CN100370624C - 增益可调制的半导体器件及具备它的逻辑电路 - Google Patents
增益可调制的半导体器件及具备它的逻辑电路 Download PDFInfo
- Publication number
- CN100370624C CN100370624C CNB2004100598948A CN200410059894A CN100370624C CN 100370624 C CN100370624 C CN 100370624C CN B2004100598948 A CNB2004100598948 A CN B2004100598948A CN 200410059894 A CN200410059894 A CN 200410059894A CN 100370624 C CN100370624 C CN 100370624C
- Authority
- CN
- China
- Prior art keywords
- grid
- semiconductor device
- source electrode
- drain electrode
- channel region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 129
- 230000005684 electric field Effects 0.000 claims abstract description 73
- 230000005669 field effect Effects 0.000 claims description 32
- 239000012535 impurity Substances 0.000 claims description 17
- 230000005611 electricity Effects 0.000 claims description 16
- 230000000694 effects Effects 0.000 claims description 12
- 230000008859 change Effects 0.000 claims description 10
- 230000004888 barrier function Effects 0.000 claims description 3
- 238000003475 lamination Methods 0.000 claims description 3
- 238000000926 separation method Methods 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 description 18
- 238000010586 diagram Methods 0.000 description 12
- MYVIATVLJGTBFV-UHFFFAOYSA-M thiamine(1+) chloride Chemical compound [Cl-].CC1=C(CCO)SC=[N+]1CC1=CN=C(C)N=C1N MYVIATVLJGTBFV-UHFFFAOYSA-M 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000014509 gene expression Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000007246 mechanism Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000033228 biological regulation Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002789 length control Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
- H01L29/7832—Field effect transistors with field effect produced by an insulated gate with multiple gate structure the structure comprising a MOS gate and at least one non-MOS gate, e.g. JFET or MESFET gate
Abstract
在通常的MOS栅极(101)、漏极(103)以及源极(104)的基础上，进一步设置的控制栅极(105)具有仅由沿着与矩形的MOS栅极(101)同一方向的直线群所规定的形状，并且，不会具有斜线形状，具有在沿着栅极的宽度方向的至少在一部分的区域中栅极长度成非均匀的形状。在由这样的控制栅极(105)形成的沟道区域中，存在强电场区域和弱电场区域。结果是，由MOS栅极(101)以及控制栅极(105)形成的整个沟道区域(120)的电导即半导体器件的增益系数β，能够与对MOS栅极(101)以及控制栅极(105)的外加电压相对应地进行调整。
Description
技术领域
本发明涉及半导体器件，更特别地涉及可模拟调制增益系数β的场效应晶体管以及具备它的逻辑电路。
背景技术
半导体器件自发明以来经过30年，其结构成为省略了一部分特殊半导体器件的3电极结构。因为以往的半导体器件由其在设计时设定的几何上的尺寸来决定其特性(增益系数β)，故以后不能再更改。即，作为半导体器件的个性特性的增益系数β被固定化。因器件的尺寸偏差引起的特性变动而使成品率降低。
为了改善这问题，下述专利文献1披露了对每一器件能够调整增益系数β的半导体器件。在国际公开第02/059979号册子中披露的半导体器件中，在通常的MOS(Metal Oxide Semiconductor，金属氧化物半导体)栅极上外，还追加配置控制栅极。对应于该控制栅极的外加电压，调制沟道方向的电场方向，能够使实效的栅极长度以及栅极宽度变化，因而，半导体器件(场效应晶体管)的增益系数β的调制成为可能。
但是，上述在PCT国际公开第WO02/059979号册子中披露的半导体器件，为了调制沟道的电场方向，控制栅极对于通常的MOS栅极，被设定为成一定的角度θ。因此，通常的MOS栅极以及控制栅极其中一个，不是仅由互相直交的直线群围成的形状，而是由与这些的直线群交叉的斜线规定的形状。
特别是，上述角度θ，作为该半导体器件的β调制参数而受到很大的影响，因此，要求用高尺寸精度来制作栅极的斜线结构。这样的栅极制造的困难性，在引起增加制造成本的同时，也成为制造品质的不稳定的因素。具体的是，成为半导体器件特性的制造偏差的原因。
发明内容
这发明的目的是提供能够增益系数β并且具有能够稳定地制造的结构的半导体器件以及其逻辑电路。
按照本发明的半导体器件，备有：源极以及漏极、用于与源极以及漏极之间形成均匀电场的沟道区域的第1栅极、用于在源极以及漏极之间形成由强电场区域以及弱电场区域构成的非均匀电场的沟道区域的第2栅极，第1以及第2栅极形成为在源极以及漏极之间的区域中从平面上看至少部分地重叠，构成为随着由第2栅极而产生的沟道区域的电导对应于第2栅极的外加电压而变化的情况，使得源极以及漏极之间的整个沟道的电导是变化，由于产生强电场区域以及弱点场区域，在由第1以及第2栅极形成的整个沟道区域中，部分地电场的方向发生变化，利用该电场方向的变化，整个沟道区域中的实效的栅极长度以及栅极宽度受到调制。
最好，第1栅极具有矩形的形状，第2栅极具有由沿着第1栅极的形状的直线群包围成的形状。
按照被发明的其它的构成的半导体器件，备有：源极以及漏极、用于在源极以及漏极之间形成沟道区域的矩形的第1栅极、用于为在源极以及漏极之间形成沟道区域的并且具有由沿着第1栅极的形状的直线群包围且沿着栅极的宽度向的栅极长度有部分不同的形状的第2栅极，第2栅极在源极以及漏极之间的区域中与第1栅极从平面上看形成至少部分地重叠。
最好，源极以及漏极之间的第2栅极设计成从平面上看覆盖所述第1栅极。
最好，第2栅极设计成在从平面上看与第1栅极重叠的区域的一部分中存在不形成第2栅极的区域的形状。
最好，第2栅极具有下述形状，即在与第1栅极从平面上看重叠的区域内、在沿着栅极宽度方向的中央部形成第2栅极而在其它区域不形成第2栅极。
或着，最好，第2栅极具有下述形状，即在与第2栅极从平面上看重叠的的区域内、在沿着栅极宽度方向的中央部分形成第2栅极而在其它区域不形成第2栅极。
最好，由第1以及第2栅极分别形成的沟道相加成的整个沟道区域的电导，对应于第1以及第2栅极的外加电压受到控制。
最好，对应于第1以及第2栅极的外加电压的比，调整由第1以及第2栅极分别形成的整个沟道区域的电场矢量。
最好，第1以及第2栅极夹有用于电气分离第1以及第2栅极的绝缘层而叠层。
或者，最好，设计第1以及第2栅极的形状以使得在源极以及漏极之间的区域中由第1以及第2栅极分别形成的沟道区域在几何上具有连续性。
最好，源极以及漏极之间的区域内的、与第1栅极从平面上看重叠的第1部分的杂质浓度与除去第1部分的区域内的与第2栅极从平面上看重叠的第2部分的杂质浓度不同。
或者，最好，源极以及漏极之间的区域内的、从平面上看与第1栅极重叠的第1部分的杂质浓度，与除去第1部分的区域内的与第2栅极从平面上看重叠的第2部分的杂质浓度实质上相同。
按照本发明的逻辑电路，备有在分别供应第1电压以及第2电压的节点之间串联连接着的、第1导电型的第1场效应晶体管以及与第1导电型相反导电型的第2场效应晶体管，第1以及第2场效应晶体管包含：源极以及漏极、用于在源极以及漏极之间形成沟道区域的矩形的第1栅极、为在源极以及漏极之间沟道区域而形成为在源极以及漏极之间的区域中与第1栅极从平面上看至少部分重叠的第2栅极，第2栅极具有由沿着所述第1栅极的形状的直线群包围并且沿着栅极宽度方向的至少一处栅极长度成不连续的形状，逻辑电路进一步具有与第1以及第2场效应晶体管的各第1栅极连接的信号输入节点、与第1以及第2场效应晶体管的连接接点连接的信号输出节点、用于控制第1以及第2场效应晶体管的第2栅极的外加电压的控制节点。
按照本发明的其它的构成的逻辑电路，备有在分别供应第1电压以及第2电压的节点之间串联连接的、第1导电型的第1场效应晶体管以及与第1导电型导电型相反的第2场效应晶体管，第1以及第2场效应晶体管备有：源极以及漏极、用于在源极以及漏极之间形成沟道区域的矩形的第1栅极、为在源极以及漏极之间形成沟道区域而具备由沿着第1栅极的形状的直线群包围并且沿着栅极宽度方向栅极长度有部分不同的形状的第2栅极，第2栅极形成为在源极以及漏极之间的区域中与第1栅极从平面上看至少部分重叠。逻辑电路进一步具有与第1以及第2场效应晶体管的各第1栅极连接的信号输入节点、与第1以及第2场效应晶体管的连接接点相连接的信号输出节点、用于控制第1以及第2场效应晶体管的第2栅极的外加电压的控制节点。
最好，控制输入节点提供对第1以及第2场效应晶体管的各控制输入节点的共有的电压。
最好，控制输入节点对提供第1以及第2场效应晶体管的各自的控制输入节点的个别电压。
按照本发明的半导体器件，在通常设置的第1栅极之外，追加设置第2栅极，对应于控制栅极的外加电压能够精确地模拟调整增益系数β。又，用现有的制造过程技术，可容易地制造出来。因此，可组入于用MOS电路构成的现有的各种LSI。因此，在各种半导体基础电路装置中能够实现可在芯片上自动调整器件参数并且修正特性偏差的机构。
特别是，不只是第1栅极，第2栅极的形状也仅由直交的直线群规定而成，因此，能缓和伴随着半导体器件的超微细化加工时的斜线加工所产生的制造时的特性偏差，得以提高制造效率。即，从控制栅极形状中去掉斜线的结构部分，能稳定半导体器件的制造品质，防止增加制造成本。
这发明的上述以及其他的目的、特征、局面以及优点，可从联系所附图面而理解的有关本发明的的详细说明中可以明白。
附图说明
图1是本发明的实施方式1的半导体器件的平面布局图。
图2是图1中的通常栅极的形状参数的示意图。
图3是图1中的控制栅极的形状参数的示意图。
图4是表示图1中的半导体器件的剖面的立体图。
图5是说明形成于图1中的半导体器件的沟道区域的平面图。
图6是说明产生于图1中的半导体器件的沟道区域的电场和控制电压的关系的概念图。
图7是详细说明在控制栅极下的沟道电导低的情况下产生于半导体器件的沟道区域的电场的图。
图8是实施方式1的半导体器件的试作结果的示意图。
图9是本发明的实施方式2的半导体器件的平面布局图。
图10是本发明的实施方式3的半导体器件的平面布局图。
图11是本发明的实施方式4的半导体器件的平面布局图。
图12A，12B是本发明的半导体器件的符号图。
图13是展示作为适用于本发明半导体器件的逻辑电路的代表例的CMOS变换器电路的符号图。
图14是展示图13中的CMOS变换器电路的第1构造例的电路图。
图15是展示图13中的CMOS变换器电路的第2构造例的电路图。
具体实施方式
以下，关于本发明的实施方式，参照图详细地说明。
实施方式1
从图1到图3，是表示本发明的实施方式1的半导体器件的平面布局图。
参照图1，实施方式1的半导体器件10，具有通常的MOS栅极(以下，单单称为“MOS栅极”)101、漏极103、源极104、新设置的控制栅极105。在MOS栅极101、漏极103、源极104以及控制栅极105上设置引出电极用的触点106。在漏极103以及源极104之间的区域中，由MOS栅极101形成沟道区域111、由控制栅极105形成沟道区域112。MOS栅极101以及控制栅极105被配置成以使得沟道区域111以及沟道区域112具有几何上的连续性。
以下，将沿着矩形的MOS栅极101的栅极长度的方向以及沿着栅极宽度的方向，分别定义为X方向以及Y方向。即，MOS栅极101，具有仅由沿着X方向以及Y方向直交的直线群包围成的平面形状。正如图2所示，MOS栅极101的平面形状是将栅极长度L以及栅极宽度W作为形状参数进行表现的。
在本发明的半导体器件中，控制栅极105也具有仅由沿着X方向以及Y方向直交的直线群包围成的平面形状。进一步，控制栅极105的栅极长度是非均匀的，而控制栅极105具有沿着栅极宽度方向(Y方向)在至少一部分上栅极长度成不连续的形状。又，控制栅极105，在漏极103以及源极104之间的区域，设计成与MOS栅极101从平面上看至少部分地重叠。
作为一例，实施方式1的半导体器件10具有有2种类型的沟道长度的I型的平面形状。I型形状的控制栅极105在漏极103以及源极104之间的区域中，被设置成从平面上看覆盖矩形MOS栅极101的状态。如图3所示，控制栅极105的I型形状由局部的栅极宽度W1，W2，W3以及局部的栅极长度L1，L2，L3(在实施方式1中L3＝L1)的形状参数来表现。
图4是表示图1的半导体器件10的剖面的立体图。
参照图4，利用向半导体基板20(例如，若为n型半导体器件，则是p型基板)上掺入杂质(若为n型半导体器件中，则是n型杂质)，形成形成有漏极103以及源极104的区域。进一步，在漏极103以及源极104之间的区域的正上方，隔着绝缘膜121，形成构成MOS栅极101的导电性的栅极层。通常，栅极层由多晶硅等来形成。进一步，在MOS栅极101的上层设置有绝缘膜123，在绝缘膜123的上层形成构成控制栅极105的栅极层。能够采用与MOS栅极101不同的栅极层，在MOS栅极101的上方重叠地形成控制栅极105。
这样，MOS栅极101以及控制栅极105之间是由绝缘膜123电气地分离开，因此，能够互相独立地控制对MOS栅极101的外加电压和对控制栅极105的外加电压。
控制栅极105能够通过在由通常的MOS晶体管的制造处理形成的MOS栅极101上进一步形成绝缘膜123以及导电膜而制作成。即，本发明的半导体器件的制造，除了新追加的控制栅极105以及追加形成使该控制栅极105与MOS栅极101电气地分离开的绝缘膜123的工序之外，与现有的形成MOS晶体管的处理工序相同。该追加工序，除了有必要为把控制栅极105以及绝缘膜123的掩模图案调整成希望的形状而作改变以外，能够与MOS栅极101以及绝缘膜123的制作工序一样。即，为了把本发明的半导体器件组入于集成电路，没有必要对制造工序作大幅度的改变。
又，控制栅极105下方的区域126，可以以与MOS栅极101下方的区域125同样的特性来制作，也可以在区域125以及126之间使得杂质浓度(若为n型半导体器件，则是p型杂质的浓度)不同而制作成。
还有，在图4展示了在MOS栅极101的上层形成控制栅极105的结构例，然而，原理上，也可以替换两者的上下关系，作成在MOS栅极101的下层形成控制栅极105的结构。
图5是说明形成于图1中的半导体器件的沟道区域的平面图。
参照图5，在实施方式1的半导体器件10中，MOS栅极101和漏极103以及源极104之间，控制栅极105下方的控制沟道区域112实际上形成为凹型。由MOS栅极101而产生的沟道区域111和由控制栅极105而产生的沟道区域112合并成的整个沟道区域120，实际上形成为I型。
其次，对半导体器件10的增益系数β的调制作说明。
图6是说明产生于图1中的半导体器件的沟道区域的电场和控制电压的关系的概念图。
在本发明的半导体器件中，由于MOS栅极101以及控制栅极105双方都存在，因此，在整个沟道区域120产生的电场，是对应于控制栅极105下方的的沟道电导而变化的。即，该电场严密地说，对应于控制栅极105的外加电压(以下，称为控制栅极电压Vgc)以及MOS栅极101的外加电压之比，实际上，是对应于控制栅极电压而变化。
在控制栅极105下方的沟道电导为非常高的情况下，在整个沟道区域120产生的电场矢量，如图6的虚线170所示的，沿着X方向为均匀。结果，整个沟道区域120的等价的沟道宽度以及沟道长度，同等于MOS栅极101的栅极长度L以及栅极宽度W。在控制栅极105下方的沟道电导为非常低的情况下，在整个沟道区域120产生的电场矢量，如图6的实线171所示，在按照控制栅极105的栅极长度的非均匀性而分割成的区域161，162以及163之间，成非均匀。具体的是，在栅极长度相对短的区域162，产生与虚线170同样地沿着X方向的电场矢量，另一方面，在栅极长度相对长的区域161，163，由电场的部分或局部的变化产生电场的迂回。
图7是详细说明在控制栅极下方的沟道电导非常低的情况下产生的电场的图。
在图7，展示了在控制栅极下方的沟道电导非常低的情况下，在源极·漏极之间外加规定电压时产生的等电位线151，152，153，154及电场矢量(图7中的箭头)的模拟结果。
在区域161以及163，由源极·漏极间的电压产生的电场，不成为沿着X方向的均匀电场，产生对应于控制栅极105的迂回。这相当于考虑到在栅极长度短的区域162中漏极103以及源极104之间形成平行平板电容情况下的电极端部的电场方向。
在相当于电容端部的区域161，163，因为栅极长度相对较长，栅极长度相对较短的区域162的电场比区域161，163的要大。即，在整个沟道区域120，形成由相对的强电场区域162以及弱电场区域161，163构成的非均匀的电场。换句话说，在本发明的半导体器件中，设计控制栅极105的形状，以使得利用这样的端部效应使部分或局部的电场产生变化并且整个沟道区域120的电场成为非均匀。这样，使控制栅极105的栅极长度设计成部分地不同(非均匀)，使沟道电阻部分地变化，在沟道区域内能产生电场强度差。
结果，弱电场区域161，163的电导g1，g3比强电场区域162的电导g2相对要小。因为沟道区域112的电导是以并列连接的区域161，162以及163各自的电导g1，g2以及g3之和来表示的，在这样的情况下，整个沟道区域120的电导比整体形成均匀电场的情况即控制栅极下方的沟道电导非常高的情况要小。
在这样的情况下，整个沟道区域120的电导，即，半导体器件的增益系数为最小值βmin。在这样的情况下的整个沟道区域120的实效的栅极长度Lgc以及栅极宽度Wgc的比(Wgc/Lgc)比MOS栅极101的栅极长度以及栅极宽度的比(W/L)要小。即，起因于产生于沟道区域内的电场强度差，整个沟道区域120的实效的栅极长度以及栅极宽度受到调制。在本发明的n型半导体器件(MOS晶体管)中，控制栅极电压Vgc越低，则沟道区域112的电导越小。另外，在本发明的p型半导体器件(MOS晶体管)中，控制栅极电压Vgc越高，则沟道区域112的电导越小。
另外，如图6所说明的，在沟道电导非常高的情况下，整个沟道区域120成为均匀的强电场区域，整个沟道区域120的电导即半导体器件的增益系数为最大值βmax。这样，在整个沟道区域120中，对应于MOS栅极电压以及控制栅极电压的比，产生对应于图6的虚线170表示的最小增益系数βmin的电场(迂回最大)、对应于图6的实线171所示的最大增益系数βmax电场(X方向均匀)或者两者的中间状态的电场。特别是，该中间状态的电场对应于MOS栅极电压以及控制栅极电压之比模拟地发生变化。
从上可知，实施方式1的半导体器件的增益系数β，能够对应于控制栅极电压Vgc在下式(1)-(3)所示的范围内是进行调制。
βmin≤β≤βmax...(1)
βmin＝(Wgc/Lgc)·μ·Cox...(2)
max＝(W/L)·μ·Cox ...(3)
并且，μ：移动度，Cox：每单位面积的栅极绝缘膜容量。
这样，最小增益系数βmin用实效的栅极长度Lgc以及栅极宽度Wgc来表示。如图7所说明的，由于实效的栅极长度以及栅极宽度的变化，是由栅极长度非均匀的控制栅极105的形状而造成，最小增益系数βmin由图3所示的形状参数W1，W2，W3以及L1，L2，L3所决定。另外，最大增益系数βmax由MOS栅极101的栅极长度以及栅极宽度，即，图2所示的形状参数L以及W所决定。
增益系数β在该范围内为多大，是依存于对MOS栅极101以及控制栅极105的各自的外加电压之比。因此，在半导体器件10导通时的MOS栅极电压被固定的条件下，实质上根据控制栅极电压Vgc调制增益系数β。
如以上说明，在本发明的实施方式1的半导体器件中，能够根据具有能在沟道区域形成非均匀电场的形状的控制栅极105的外加电压，使整个沟道区域120的电场分布模拟地变化，调制增益系数β。进一步，控制栅极105的形状由于是仅由沿着X方向以及Y方向直交的直线群构成的，不会有斜线形状，故能精确地制造出控制栅极105。结果，能够抑制半导体器件制造时的特性偏差。
还有，也能够设计成MOS栅极101下方的绝缘膜121(图4)的膜厚与控制栅极105下方的绝缘膜123(图4)的膜厚不同。在这样的情况下，最小增益系数βmin以及最大增益系数βmax虽然不同于上述(2)，(3)式，但能够调制对应于控制栅极电压Vgc的增益系数β。
这样，本发明的半导体器件的增益系数β，虽然在由MOS栅极101以及控制栅极105的形状所基本决定的范围内是可调制的，但其可调制的范围即最小增益系数βmin以及最大增益系数βmax，通过上述的栅极绝缘膜的膜厚的设计，能进一步作调整。或着，也能够利用如图4所示的区域125(MOS栅极101下方)以及区域126(控制栅极105下方)的杂质浓度，来调整可调制的范围。
图8是表示实施方式1的半导体器件的试作结果的示意图。在图8中，表示通过固定MOS栅极101的尺寸(图2所示栅极长度L以及栅极宽度W)及控制上述105的尺寸中的栅极宽度的总和(图3所示W1+W2+W3)以及端部区域的栅极长度(图3所示L1，L3)之后，变化控制栅极105的中央部分的形状参数L2、W2(图3)而试作成的8种本发明的半导体器件的β调制比实绩。
图8的横轴表示形状参数L2，纵轴表示β调制比即式(1)的βmax/βmin的实绩值。如图8所示，在实施方式1的半导体器件中，实质上对应于控制栅极105的外加电压，增益系数β能在数倍～300倍左右的范围内调制。又，所确保的调制比，能够根据控制栅极105的形状来设计。
在图8所示范围内，形状参数L2越小，而且，形状参数W2越大，则β调制比越大。即，从试作结果可确认出，越是作成图7说明的强电场区域以及弱电场区域的电场差显著的控制栅极105的形状，β调制比越能被确保。
实施方式2
图9是实施方式2的半导体器件的平面布局图。
参照图9，实施方式2的半导体器件11，同实施方式1的半导体器件10一样，具有MOS栅极101，漏极103，源极104，控制栅极105以及触点106。实施方式2的半导体器件11与半导体器件10相比，只有控制栅极105的形状不同。因此，半导体器件11的制造过程工序以及制造条件，可同实施方式1的半导体器件10的一样。
控制栅极105具有在与通常的栅极101从平面上看重叠的区域的中央部分断开并且在其它部分上形成的平面形状。即，控制栅极105在该中央部分(间歇部)上与其它部分栅极长度不一样。又，在半导体器件11中，控制栅极105也同MOS栅极101一样，具有仅由沿着X方向以及Y方向的直线群包围的平面形状，并且，形成在与通常的栅极101从平面上看重叠的区域的一部分上。
在半导体器件11中，由MOS栅极101形成的沟道区域111以及由控制栅极105形成的沟道区域112从几何上看也是连续着的，合并两者而成的整个沟道区域120成I型形状。在半导体器件11中，在控制栅极105下方的沟道电导低的情况下，对应于控制栅极105的间歇部产生强电场区域，对应于设置控制栅极105的部分产生弱电场区域。因此，在实施方式2的半导体器件11中，利用与实施方式1的半导体器件10同样的机理，也能调制增益系数β。
特别是，在实施方式2的半导体器件中，在对应于控制栅极105的间歇部的强电场区域中，产生于沟道区域的电场同控制栅极的沟道电导完全独立。因此，把在图7中说明的端部的区域161，163的端部效果增大，能进一步使产生于弱电场区域的部分的电场变化(电场的迂回)更显著。结果，在控制栅极的沟道电导非常低的情况下，端部的区域161，163的电导g1，g2，同实施方式1相比更低。因此，由于实效的栅极长度以及栅极宽度的比(Wgc/Lgc)变小，由式(2)所示的最小增益系数βmin降低，与实施方式1的半导体器件相比，确保β调制比更大。
特别是，在实施方式2的半导体器件中，整个沟道区域120的栅极长度最短部分的栅极长度，能与栅极加工工序的最小加工值一致。
实施方式3
图10是本发明的实施方式3的半导体器件的平面布局图。
参照图10，实施方式3的半导体器件12，同实施方式1的半导体器件10一样，具有MOS栅极101，漏极103，源极104，控制栅极105以及触点106。实施方式3的半导体器件12与半导体器件10的不同点，也只有控制栅极105的形状。因此，半导体器件12的加工工序以及制造条件，可同实施方式1的半导体器件10的一样。
在实施方式3的半导体器件12中，控制栅极105形成有T型的平面形状。T型形状的控制栅极105设计成，在漏极103以及源极104之间的区域中从平面上看是被矩形的MOS栅极101掩盖。这样，在半导体器件12中，控制栅极105也同MOS栅极101一样，具有仅由沿着X方向以及Y方向的直线群包围的平面形状，并且，栅极长度部分地不同。
由MOS栅极101形成的沟道区域111以及由控制栅极105形成的沟道区域112从几何上看是连续着的，合并两者而成的整个沟道区域120实质上成T型形状。在控制栅极105下方的沟道电导低的情况下，对应于栅极长度短的部分产生强电场区域，对应于栅极长度长的部分产生弱电场区域。因此，在实施方式3的半导体器件12，也能够利用与实施方式1的半导体器件10一样的机理调制增益系数β。
在半导体器件12中，最小增益系数βmin是根据由控制栅极105的相对的栅极长度差产生的强电场区域以及弱电场区域间的电场差来决定的。因此，T型形状比到此为止所示的I型形状，虽然有β调制比变小的可能性，但实施方式3的半导体器件对于栅极宽度比较窄的器件来说是有效的，能在比较窄的区域内加工源极区域以及漏极区域的宽度。又，容易确保配置于源极区域以及漏极区域的触点的空间。
实施方式4
图11是本发明的实施方式4的半导体器件的平面布局图。
参照图11，实施方式4的半导体器件13，同实施方式1的半导体器件一样，具有MOS栅极101，漏极103，源极104，控制栅极105以及触点106。实施方式4的半导体器件13与半导体器件10的不同点，也只在于控制栅极105的形状。因此，半导体器件13的制造过程工序以及制造条件，可同实施方式1的半导体器件10的一样。
控制栅极105具有只在与通常的栅极101从平面上看是重叠的区域的中央部分形成沿着X方向的桥状而在其它的部分不形成的平面形状。即，控制栅极105在该中央部分(桥状部分)和其它部分同栅极长度不一样。又，在半导体器件13中，控制栅极105也同MOS栅极101一样，具有只由沿着X方向以及Y方向的直线群包围的平面形状，并且，形成在与通常的栅极101从平面上看重叠的区域的一部分上。
结果，由通常的栅极101形成的沟道区域111以及由控制栅极105形成的沟道区域112从几何上看是连续着的，合并两者而成的整个沟道区域120，形成从矩形形状除去了与不存在控制栅极105的部分相对应的浮动漏极113以及浮动源极114之后的形状。在半导体器件13中，在控制栅极105下方的沟道电导低的情况下，对应于在MOS栅极101下方的控制栅极105的不形成部分产生强电场区域，对应于设置控制栅极105的桥状部分产生弱电场区域。因此，在实施方式4的半导体器件13，利用在实施方式1的半导体器件10一样的机理，也能够调制增益系数β。
通过作成实施方式4的控制栅极105的形状，能进一步使得显著地产生弱电场区域的电场的迂回，由于实效的栅极长度变长，式(2)所示的最小增益系数βmin进一步降低，能进一步确保增益系数β的调制范围。
特别是，对于控制栅极105的形状，桥状部分的宽度越小，越能进一步显著地产生弱电场区域的电场的迂回，能增长实效的栅极长度。该桥状部分的宽度，最小能到半导体器件制造过程的最小线宽。因此，能够将半导体器件制造中的最尖端超微细化加工技术的精度直接与β调制比的确保相结合。
实施方式5
在实施方式5中，对作为备有本发明的半导体器件的逻辑电路的代表例展示的CMOS变换器电路(“非”电路)作出说明。
图12A以及图12B是本发明的半导体器件的符号图。
在图12A中，示有本发明的n沟道MOS晶体管(以下，称为“n-MOS晶体管”)201，在图12B中，示有本发明的p沟道MOS晶体管(称为“p-MOS晶体管”)202。在n-MOS晶体管201以及p-MOS晶体管202中，适用至此所说明的实施方式1～4的半导体器件，在通常的源极S，漏极D以及栅极G之外，新设控制栅极GC。
图13是展示作为适用于本发明的半导体器件的逻辑电路的代表例的CMOS变换器电路的符号图。
参照图13，CMOS变换器电路210反转信号输入节点211的逻辑电平，向信号输出节点213输出。在变换器210中进一步输入对控制输入节点212的外加电压。
图14是图13所示的CMOS变换器电路的第1构造例的电路图。
参照图14，CMOS变换器电路210具有在对应于逻辑高电平的电源电压VCC的供给节点以及对应于逻辑低电平的电压VSS的供给节点之间串联连接的n-MOS晶体管201以及p-MOS晶体管202。p-MOS晶体管202的源极连接于电源电压VCC的供给节点，漏极连接于信号输出节点213。同样，n-MOS晶体管201的源极连接于电压VSS的供给节点，漏极连接于信号输出节点213。
n-MOS晶体管201以及p-MOS晶体管202的各栅极G，共同连接于信号输入节点211。进一步，控制栅极GC连接于共同的控制输入节点212。如在实施方式1～4所说明的，对应于控制输入节点212的电压，调制n-MOS晶体管201以及p-MOS晶体管202的增益系数β。
这样，通过将n-MOS晶体管201以及p-MOS晶体管202的控制栅极GC连接于共同的控制输入节点212，利用控制输入节点212的电压，能够调制n-MOS晶体管201以及p-MOS晶体管202的电流驱动能力之比即调制p/n比率并且微调CMOS变换器电路210的阈值。
图15是表示图13所示CMOS变换器电路210的第2构造例的电路图。
在图15所示构造例中，独立地设定分别加在构成CMOS变换器电路210的n-MOS晶体管201以及p-MOS晶体管202的控制栅极GC上的电压。具体的是，n-MOS晶体管201的控制栅极GC上连接控制输入节点212a，p-MOS晶体管202的控制栅极GC上连接控制输入节点212b。作为这样的构造，也能够独立地控制n-MOS晶体管201以及p-MOS晶体管202的增益系数β并且调整变换器210的特性。
这样，适当地组合本发明的半导体器件的n-MOS晶体管201以及p-MOS晶体管202，能适用于CMOS变换器电路等的逻辑电路。在这样的情况下，制造MOS晶体管时产生的特性偏差可由控制栅极的外加电压即控制输入来补偿。因此，能够排除制造偏差的影响，容易地形成稳定特性的逻辑电路。
虽然详细地说明了本发明，但这只是为了举例说明，不作为限定，发明的精神和范围可明白地理解为只限于权利要求的范围。
Claims (25)
1.一种半导体器件，其特征在于，具有：
源极以及漏极；
用于在所述源极以及漏极之间形成均匀电场的沟道区域的第1栅极；以及
用于在所述源极以及漏极之间形成由强电场区域以及弱电场区域构成的非均匀电场的沟道区域的第2栅极，
所述第1以及第2栅极形成为，在所述源极以及漏极之间的区域中，从平面上看至少部分地重叠，
构成为随着由所述第2栅极产生的所述沟道区域的电导对应于所述第2栅极的外加电压而变化的情况，所述源极以及漏极之间的整个沟道的电导发生变化，
由于所述强电场区域以及弱电场区域的产生，在由所述第1以及第2的栅极形成的整个沟道区域中，电场方向上部分地发生变化，利用该电场方向的变化，调制所述整个沟道区域中的实效的栅极长度以及栅极宽度。
2.如权利要求1所述的半导体器件，其特征在于，
所述第1栅极具有矩形的形状，
所述第2栅极具有由沿所述第1栅极的形状的直线群包围成的形状。
3.如权利要求1所述的半导体器件，其特征在于，
根据所述第1以及第2栅极的外加电压，控制将由所述第1以及第2栅极分别形成的沟道合并成的整个沟道区域的电导。
4.如权利要求1所述的半导体器件，其特征在于，
根据所述第1以及第2栅极的外加电压之比，调整由所述第1以及第2栅极形成的整个沟道区域的电场矢量。
5.如权利要求1所述的半导体器件，其特征在于，
所述第1以及第2栅极夹有用于将所述第1以及第2栅极间电气分离的绝缘层而叠层。
6.如权利要求1所述的半导体器件，其特征在于，
设计所述第1以及第2栅极的形状，以使得在所述源极以及漏极之间的区域中由所述第1以及第2栅极分别形成的沟道区域在几何上具有连续性。
7.如权利要求1所述的半导体器件，其特征在于，
所述源极以及漏极之间的区域内的、与所述第1栅极从平面上看重叠的第1部分的杂质浓度，与除去所述第1部分的区域内的与所述第2栅极从平面上看重叠的第2部分的杂质浓度不同。
8.如权利要求1所述的半导体器件，其特征在于，
所述源极以及漏极之间的区域内的、与所述第1栅极从平面上看重叠的第1部分的杂质浓度，与除去所述第1部分的区域内的与所述第2栅极从平面上看重叠的第2部分的杂质浓度实质上相同。
9.一种半导体器件，其特征在于，具有：
源极以及漏极；
用于在所述源极以及漏极之间形成沟道区域的矩形的第1栅极；以及
用于在所述源极以及漏极之间形成沟道区域的、具有由沿着所述第1栅极的形状的直线群包围且栅极长度沿着栅极宽度方向部分地不同的形状的第2栅极，
所述第2栅极形成为在所述源极以及漏极之间的区域中从平面上看与所述第1栅极至少部分重叠。
10.如权利要求9所述的半导体器件，其特征在于，
在所述源极以及漏极间的区域将所述第2栅极设计成从平面上看覆盖所述第1栅极。
11.如权利要求9的半导体器件，其特征在于，
以在与所述第1栅极从平面上看重叠的区域的一部分中存在不形成所述第2栅极的区域的形状，设置所述第2栅极。
12.如权利要求11所述的半导体器件，其特征在于，
所述第2栅极具有下述形状，即在与所述第1栅极从平面上看重叠的区域内、沿栅极宽度方向的中央部不形成所述第2栅极而在其它区域形成所述第2栅极。
13.如权利要求11所述的半导体器件，其特征在于，
所述第2栅极具有下述形状，即与所述第1栅极在从平面上看重叠的区域内、沿栅极宽度方向的中央部形成所述第2栅极而在其它区域不形成所述第2栅极。
14.如权利要求9所述的半导体器件，其特征在于，
对应于所述第1以及第2栅极的外加电压，控制将由所述第1以及第2栅极分别形成的沟道合并成的整个沟道区域的电导。
15.如权利要求9所述的半导体器件，其特号在于，
对应于所述第1以及第2栅极的外加电压之比，调整由所述第1以及第2栅极形成的整个沟道区域的电场矢量。
16.如权利要求9所述的半导体器件，其特征在于，
所述第1以及第2栅极夹有用于电气分离所述第1以及第2栅极的绝缘层而叠层。
17.如权利要求9所述的半导体器件，其特征在于，
设计所述第1以及第2栅极的形状，以使得在所述源极以及漏极之间的区域中由所述第1以及第2栅极分别形成的沟道区域在几何上具有连续性。
18.如权利要求9所述的半导体器件，其特征在于，
所述源极以及漏极之间的区域内的、与所述第1栅极从平面上看重叠的第1部分的杂质浓度，与除去所述第1部分的区域内的与所述第2栅极从平面上看重叠的第2部分的杂质浓度不同。
19.如权利要求9所述的半导体器件，其特征在于，
所述源极以及漏极之间的区域内的、与所述第1栅极从平面上看重叠的第1部分的杂质浓度，与除去所述第1部分的区域内的与所述第2栅极从平面上看重叠的第2部分的杂质浓度实质上相同。
20.一种逻辑电路，其特征在于，
具有串联连接在分别供给第1电压以及第2电压的节点之间的、第1导电型的第1场效应晶体管以及与所述第1导电型相反导电型的第2场效应晶体管，
所述第1以及第2场效应晶体管包含：
源极以及漏极；
用于在所述源极以及漏极之间形成沟道区域的矩形的第1栅极；以及
第2栅极，为在所述源极以及漏极之间形成沟道区域，在所述源极以及漏极之间的区域中形成为从平面上看与所述第1栅极至少部分重叠，
所述第2栅极具有由沿着所述第1栅极的形状的直线群包围并且在沿着栅极宽度方向的至少一处栅极长度成不连续的形状，
所述逻辑电路进一步具有：
与所述第1以及第2场效应晶体管的各所述第1栅极连接的信号输入节点；
与所述第1以及第2场效应晶体管的连接节点相连接的信号输出节点；以及
用于控制所述第1以及第2场效应晶体管的所述第2栅极的外加电压的控制节点。
21.如权利要求20所述的逻辑电路，其特征在于，
所述控制输入节点提供对所述第1以及第2场效应晶体管的各所述第2栅极的公共电压。
22.如权利要求20所述的逻辑电路，其特征在于，
所述控制输入节点提供对所述第1以及第2场效应晶体管的各自的所述第2栅极的个别电压。
23.一种逻辑电路，其特征在于，
具有串联连接在分别供给第1电压以及第2电压的节点之间的、第1导电型的第1场效应晶体管以及与所述第1导电型相反的第2场效应晶体管，
所述第1以及第2场效应晶体管具有：
源极以及漏极；
用于在所述源极以及漏极之间形成沟道区域的矩形的第1栅极；以及
第2栅极，用于在所述源极以及漏极之间形成沟道区域、具有由沿着所述第1栅极的形状的直线群包围并且栅极长度沿着栅极宽度方向部分地不同的形状，
所述第2栅极形成为在所述源极以及漏极之间的区域中从平面上看与所述第1栅极至少部分地重叠，
所述逻辑电路进一步具有：
与所述第1以及第2场效应晶体管的各所述第1栅极连接的信号输入节点；
与所述第1以及第2场效应晶体管的连接节点相连接的信号输出节点；以及
用于控制所述第1以及第2场效应晶体管的所述第2栅极的外加电压的控制节点。
24.如权利要求23所述的逻辑电路，其特征在于，
所述控制输入节点提供对所述第1以及第2场效应晶体管的各所述第2栅极的公共电压。
25.如权利要求23所述的逻辑电路，其特征在于，
所述控制输入节点提供对所述第1以及第2场效应晶体管的各自的所述第2栅极的个别电压。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003174703A JP4603248B2 (ja) | 2003-06-19 | 2003-06-19 | 半導体素子およびそれを備えた論理回路 |
| JP2003174703 | 2003-06-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1574396A CN1574396A (zh) | 2005-02-02 |
| CN100370624C true CN100370624C (zh) | 2008-02-20 |
Family
ID=33410980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100598948A Expired - Fee Related CN100370624C (zh) | 2003-06-19 | 2004-06-18 | 增益可调制的半导体器件及具备它的逻辑电路 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7057239B2 (zh) |
| EP (1) | EP1489663A3 (zh) |
| JP (1) | JP4603248B2 (zh) |
| CN (1) | CN100370624C (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3723563B2 (ja) | 2004-04-07 | 2005-12-07 | 廣津 総吉 | 半導体撮像素子 |
| US7429524B2 (en) * | 2005-09-14 | 2008-09-30 | Texas Instruments Incorporated | Transistor design self-aligned to contact |
| US7282772B2 (en) * | 2006-01-11 | 2007-10-16 | International Business Machines Corporation | Low-capacitance contact for long gate-length devices with small contacted pitch |
| JP4565512B2 (ja) * | 2006-09-27 | 2010-10-20 | Ｏｋｉセミコンダクタ株式会社 | Ｆｅｔの容量取得用ｔｅｇおよび容量取得方法 |
| US9484435B2 (en) * | 2007-12-19 | 2016-11-01 | Texas Instruments Incorporated | MOS transistor with varying channel width |
| JP4538528B2 (ja) | 2008-12-26 | 2010-09-08 | 廣津 和子 | 固体撮像素子 |
| CN108920845B (zh) * | 2018-07-06 | 2023-02-21 | 福州大学 | 一种实现氧化锌线状晶体管电导可调的方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4250517A (en) * | 1979-11-30 | 1981-02-10 | Reticon Corporation | Charge transfer, tetrode bucket-brigade device |
| JPH11251582A (ja) * | 1998-03-02 | 1999-09-17 | Nec Corp | トンネル素子 |
| US6144081A (en) * | 1994-07-12 | 2000-11-07 | International Business Machines Corporation | Method to suppress subthreshold leakage due to sharp isolation corners in submicron FET structures |
| JP2002231893A (ja) * | 2001-02-05 | 2002-08-16 | Mitsubishi Electric Corp | 半導体集積回路 |
| US20030030081A1 (en) * | 2001-01-26 | 2003-02-13 | Yutaka Arima | Semiconductor device |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61251063A (ja) * | 1985-04-30 | 1986-11-08 | Fuji Photo Film Co Ltd | 相補型絶縁ゲ−ト電界効果トランジスタ集積回路 |
| JP3254007B2 (ja) * | 1992-06-09 | 2002-02-04 | 株式会社半導体エネルギー研究所 | 薄膜状半導体装置およびその作製方法 |
| JPH065851A (ja) * | 1992-06-19 | 1994-01-14 | Hitachi Ltd | 半導体装置および論理回路 |
| JPH0661481A (ja) * | 1992-08-04 | 1994-03-04 | Matsushita Electron Corp | Ｍｏｓ型半導体装置 |
| JPH06350088A (ja) * | 1993-06-11 | 1994-12-22 | Sony Corp | 電界効果トランジスタおよびその製造方法 |
| JPH09162400A (ja) * | 1995-12-14 | 1997-06-20 | Hitachi Ltd | Ｍｉｓトランジスタおよびそれを用いた半導体集積回路装置 |
| JP3282965B2 (ja) * | 1996-03-26 | 2002-05-20 | シャープ株式会社 | トランジスタ |
| JP3379376B2 (ja) * | 1997-03-14 | 2003-02-24 | 松下電器産業株式会社 | 電界効果トランジスタおよびそれを用いた電力増幅器 |
| JP2000058824A (ja) * | 1998-08-14 | 2000-02-25 | Nkk Corp | 低電圧動作回路用ｍｏｓトランジスタとその製造方法 |
| JP4686829B2 (ja) * | 1999-09-17 | 2011-05-25 | ソニー株式会社 | 半導体装置および半導体装置の製造方法 |
| US6740938B2 (en) * | 2001-04-16 | 2004-05-25 | Semiconductor Energy Laboratory Co., Ltd. | Transistor provided with first and second gate electrodes with channel region therebetween |
| JP2003007723A (ja) * | 2001-06-26 | 2003-01-10 | Kitakyushu Foundation For The Advancement Of Industry Science & Technology | 半導体素子及び半導体集積回路 |
| JP2003163579A (ja) * | 2001-11-26 | 2003-06-06 | Eng Kk | 周波数可変発振回路 |
| JP2004235334A (ja) * | 2003-01-29 | 2004-08-19 | Mitsubishi Electric Corp | 半導体素子 |
| US6911701B2 (en) * | 2003-01-29 | 2005-06-28 | Mitsubishi Denki Kabushiki Kaisha | Metal oxide semiconductor transistor |
| JP2004235335A (ja) * | 2003-01-29 | 2004-08-19 | Mitsubishi Electric Corp | 半導体素子 |
-
2003
- 2003-06-19 JP JP2003174703A patent/JP4603248B2/ja not_active Expired - Fee Related
-
2004
- 2004-02-03 US US10/769,819 patent/US7057239B2/en not_active Expired - Fee Related
- 2004-06-11 EP EP04253515A patent/EP1489663A3/en not_active Withdrawn
- 2004-06-18 CN CNB2004100598948A patent/CN100370624C/zh not_active Expired - Fee Related
-
2006
- 2006-05-01 US US11/414,267 patent/US7193275B2/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4250517A (en) * | 1979-11-30 | 1981-02-10 | Reticon Corporation | Charge transfer, tetrode bucket-brigade device |
| US6144081A (en) * | 1994-07-12 | 2000-11-07 | International Business Machines Corporation | Method to suppress subthreshold leakage due to sharp isolation corners in submicron FET structures |
| JPH11251582A (ja) * | 1998-03-02 | 1999-09-17 | Nec Corp | トンネル素子 |
| US20030030081A1 (en) * | 2001-01-26 | 2003-02-13 | Yutaka Arima | Semiconductor device |
| JP2002231893A (ja) * | 2001-02-05 | 2002-08-16 | Mitsubishi Electric Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20060192252A1 (en) | 2006-08-31 |
| EP1489663A2 (en) | 2004-12-22 |
| JP2005012002A (ja) | 2005-01-13 |
| US7057239B2 (en) | 2006-06-06 |
| CN1574396A (zh) | 2005-02-02 |
| EP1489663A3 (en) | 2006-07-19 |
| US20040256676A1 (en) | 2004-12-23 |
| JP4603248B2 (ja) | 2010-12-22 |
| US7193275B2 (en) | 2007-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6995428B2 (en) | High voltage LDMOS transistor having an isolated structure | |
| US6977414B2 (en) | Semiconductor device | |
| CN104064475B (zh) | 高迁移率功率金属氧化物半导体场效应晶体管 | |
| JP2010187015A (ja) | 高スイッチングスピードのための横方向パワーｍｏｓｆｅｔ | |
| US10008561B2 (en) | Semiconductor device | |
| CN110176454A (zh) | 多晶体管器件 | |
| KR100669597B1 (ko) | 균일한 채널 농도 분포를 갖는 수평형 디모스 트랜지스터 | |
| US10700193B2 (en) | Power device | |
| CN100370624C (zh) | 增益可调制的半导体器件及具备它的逻辑电路 | |
| KR100232383B1 (ko) | 접합 전계 효과 트랜지스터를 갖는 반도체 장치 | |
| US10236284B2 (en) | Semiconductor device for preventing field inversion | |
| CN101436599B (zh) | 半导体装置及其制造方法 | |
| JP2009252972A (ja) | 半導体装置 | |
| US8097918B2 (en) | Semiconductor arrangement including a load transistor and sense transistor | |
| JPH1041499A (ja) | 高耐圧ｄｍｏｓ ｆｅｔ | |
| JP3282965B2 (ja) | トランジスタ | |
| KR101280255B1 (ko) | Ｌｄｍｏｓ 소자와 그 제조 방법 | |
| US20040137666A1 (en) | Low voltage super junction mosfet simulation and experimentation | |
| JP2015126070A (ja) | 半導体装置 | |
| US10957791B2 (en) | Power device with low gate charge and low figure of merit | |
| JPH0448655A (ja) | 半導体装置 | |
| US10931272B2 (en) | Transistor arrangement with a load transistor and a sense transistor | |
| JPH0582782A (ja) | Ｍｏｓｆｅｔ | |
| JPS6349392B2 (zh) | ||
| US20230327016A1 (en) | Semiconductor device and fabrication method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: CO., LTD. KENZAN Free format text: FORMER OWNER: HIROTSU FUSAYOSHI Effective date: 20090508 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20090508 Address after: Fukuoka Prefecture Patentee after: KK KENZAN Address before: Fukuoka Prefecture Patentee before: Hirotsu Fusayoshi |
|
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080220 Termination date: 20120618 |