CN100403551C - 高压元件结构 - Google Patents

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CN100403551C CNB2005100543155A CN200510054315A CN100403551C CN 100403551 C CN100403551 C CN 100403551C CN B2005100543155 A CNB2005100543155 A CN B2005100543155A CN 200510054315 A CN200510054315 A CN 200510054315A CN 100403551 C CN100403551 C CN 100403551C
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Abstract

一种高压元件结构设于一第一导电类型的一基底中，包含具有第二导电类型的一第一阱区及一第二阱区位于基底中、具有一第一长度的一源极扩散区及一漏极扩散区分别位于第一阱区及第二阱区中以及具有一第二长度的一导体栅极层位于基底表面。其中第二长度大于第一长度，因此形成二突出区域于导体栅极层两侧。本发明还包括二窗口分别位于各突出区域。其中该导体栅极层所覆盖的该基底表面还包括一栅极氧化层，且所述窗口暴露出部分该栅极氧化层。

Description

高压元件结构
技术领域
本发明涉及一种高压元件结构，特别是涉及一种可以抑制寄生电流(parasitical current)的高压元件结构。
背景技术
近年来，随着移动电话等电子通讯产品的蓬勃发展，其所应用的液晶显示器(liquid crystal display；LCD)的驱动器显得格外的重要。现今业界已开发出32伏特、0.18微米高压工艺技术的产品，以应用于可携式单芯片薄膜晶体管液晶显示器(thin film transistor liquid crystal display；TFT LCD)等领域，这项技术的特点是可以为栅极驱动、源极驱动及控制器提供不同的电压，使其能够嵌入超高密度的静态随机存取存储器(static random access memory；SRAM)元件中，并制造出面积更小的芯片。
请参考图1，图1为现有高压元件结构10的上视图。如图1所示，高压元件结构10形成于一P型基底(图未显示)中，包括一第一N型阱区12(如虚线所示区域)、一第二N型阱区14(如虚线所示区域)、一连接部分第一N型阱区12与第二N型阱区14的通道扩散区(channel diffusion)16(如虚线所示区域)及一覆盖于通道扩散区16上方的多晶硅栅极18。高压元件结构10还包括一源极扩散区20位于第一N型阱区12中、一漏极扩散区22位于第二N型阱区14中，以及浅沟隔离(shallow trench isolation)24位于P型基底(图未显示)，用以将源极扩散区20、漏极扩散区22及通道扩散区16作良好的隔离。其中，源极扩散区20、漏极扩散区22及多晶硅栅极18分别藉由接触插塞26、28、30、32及34连接外部电路(图未显示)。
为了避免通道扩散区的角落产生漏电流的现象，根据现有技术，高压元件结构10经过改良，使得通道扩散区16的长度大于源极扩散区20及漏极扩散区22的长度。然而，现今元件的尺寸越缩越小，造成通道扩散区16长于源极扩散区20及漏极扩散区22的突出区域36及38具有高栅极电压的地方产生许多寄生电流(parasitical current)，并造成不可预测的输出电流电压特性(I-V characteristic)曲线。
发明内容
有鉴于此，本发明的主要目的在于提供一种高压元件结构，以解决前述的问题。
为达上述目的，根据本发明的优选实施例，本发明的高压元件结构设于一第一导电类型的一基底中，且高压元件结构包含具有第二导电类型的一第一阱区及一第二阱区位于基底中、具有一第一长度的一源极扩散区及一漏极扩散区分别位于第一阱区及第二阱区中以及具有一第二长度的一导体栅极层位于基底表面。其中，第二长度大于第一长度，因此形成二突出区域于导体栅极层两侧。本发明还包括一栅极氧化层位于导体栅极层所覆盖的基底表面、一通道扩散区位于被导体栅极层所覆盖的基底中并位于部分第一阱区及第二阱区上方、至少一浅沟隔离位于基底中以隔离源极扩散区、漏极扩散区及通道扩散区以及二窗口分别位于各突出区域。其中，各窗口暴露出部分栅极氧化层。
由于本发明形成二窗口于导体栅极层两侧突出的区域，故可有效地抑制寄生电流(parasitical current)的产生，并仍保有现有高压元件结构的长通道扩散区可避免通道扩散区的角落产生漏电流现象的优点，因此本发明非常有利于小尺寸的高压元件的制作。
为了进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制。
附图说明
图1为现有高压元件结构的上视图。
图2为本发明的高压元件结构的上视图。
图3为图2中沿切线AA’的剖面示意图。
图4为图2中沿切线BB’的剖面示意图。
简单符号说明
10  高压元件结构   12  第一N型阱区
14  第二N型阱区    16  通道扩散区
18  多晶硅栅极    20  源极扩散区
22  漏极扩散区    24  浅沟隔离
26  接触插塞      28  接触插塞
30  接触插塞      32  接触插塞
34  接触插塞      36  突出区域
38  突出区域      50  高压元件结构
52  第一阱区      54  第二阱区
56  源极扩散区    58  漏极扩散区
60  导体栅极层    62  通道扩散区
64  突出区域      66  突出区域
68  窗口          70  窗口
72  接触插塞      74  接触插塞
76  接触插塞      78  接触插塞
80  接触插塞      82  浅沟隔离
84  基底          86  栅极氧化层
具体实施方式
请参考图2，图2为本发明的高压元件结构50的上视图。如图2所示，本发明的高压元件结构50设于一第一导电类型的一基底(图未显示)中，且该高压元件结构包含具有第二导电类型的一第一阱区52(如虚线所示区域)及一第二阱区54(如虚线所示区域)位于基底中、具有一第一长度L1的一源极扩散区56及一漏极扩散区58分别位于第一阱区52及第二阱区54中、具有一第二长度L2的一导体栅极层60位于基底表面、一通道扩散区62(如虚线所示区域)位于被导体栅极层60所覆盖的基底中并位于部分第一阱区52及第二阱区54上方以及一栅极氧化层(图未显示)位于导体栅极层60所覆盖的基底表面。其中，第一导电类型具有P型掺杂者，第二导电类型具有N型掺杂者，以使高压元件结构50位于P型掺杂的基底中并具有N型掺杂的第一阱区52与第二阱区54，或者第一导电类型具有N型掺杂者，第二导电类型具有P型掺杂者，以使高压元件结构50位于N型掺杂的基底中并具有P型掺杂的第一阱区52与第二阱区54。导体栅极层60可由多晶硅(poly-silicon)或金属多晶硅化合物与多晶硅所结合的双层结构等等所构成。
上述第二长度L2大于第一长度L1，因此导体栅极层60的长度L2大于源极扩散区56及漏极扩散区58的长度L1，于是形成二突出区域64与66于导体栅极层60两侧，且导体栅极层60两侧的突出区域64与66具有二窗口68与70以暴露出部分栅极氧化层。其中，本发明于定义出导体栅极层60的时候，亦同时形成窗口68与70。通道扩散区62的长度大于源极扩散区56及漏极扩散区58的长度，因此本发明可有效避免通道扩散区62的角落产生漏电流的现象。
本发明的高压元件结构50还包括接触插塞72、74、76、78及80分别位于源极扩散区56、漏极扩散区58及导体栅极层60的突出区域64上方以连接外部电路(图未显示)以及至少一浅沟隔离(shallow trench isolation)82位于基底中以隔离源极扩散区56、漏极扩散区58及通道扩散区62。
为了更清楚说明本发明的高压元件结构，请参考图3及图4，图3为图2中沿切线AA’的剖面示意图及图4为图2中沿切线BB’的剖面示意图。如图3所示，本发明的高压元件结构50位于第一导电类型的基底84中，包含具有第二导电类型的第一阱区52及第二阱区54位于基底84中、源极扩散区56及漏极扩散区58分别位于第一阱区52及第二阱区54中、导体栅极层60位于基底84表面、通道扩散区62位于被导体栅极层60所覆盖的基底84中并位于部分第一阱区52及第二阱区54上方、栅极氧化层86位于导体栅极层60与基底84表面之间以及浅沟隔离82位于基底84中以隔离源极扩散区56、漏极扩散区58及通道扩散区62。
如图4所示，导体栅极层60的突出区域64具有窗口68以暴露出部分栅极氧化层86。其中，导体栅极层60覆盖于基底84中的通道扩散区62上方，且基底84中包括浅沟隔离82以形成隔离。
相较于现有技术，由于本发明于导体栅极层两侧突出的区域形成二窗口，故可有效地避免凸出于通道扩散区的导体栅极层所导致的电压效应，进而能抑制寄生电流的产生，并能保有现有高压元件结构的长通道扩散区可避免通道扩散区的角落产生漏电流现象的优点，因此本发明非常有利于小尺寸的高压元件的制作。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (16)

1.一种高压元件结构，该高压元件结构设于一第一导电类型的一基底中，且该高压元件结构包括：
位于该基底中的具有一第二导电类型的一第一阱区及一第二阱区；
分别位于该第一阱区及该第二阱区中的具有一第一长度的一源极扩散区及一漏极扩散区；
位于该基底表面的具有一第二长度的一导体栅极层，其中该第二长度大于该第一长度，以于该导体栅极层两侧形成二突出区域；
一通道扩散区，位于被该导体栅极层所覆盖的该基底中；以及
二窗口，分别位于这些突出区域的该导体栅极层中，
其中该导体栅极层所覆盖的该基底表面还包括一栅极氧化层，且所述窗口暴露出部分该栅极氧化层。
2.如权利要求1所述的高压元件结构，其中该第一导电类型具有P型掺杂，该第二导电类型具有N型掺杂。
3.如权利要求1所述的高压元件结构，其中该第一导电类型具有N型掺杂，该第二导电类型具有P型掺杂。
4.如权利要求1所述的高压元件结构，其中该导体栅极层为多晶硅所构成。
5.如权利要求1所述的高压元件结构，其中该通道扩散区位于部分该第一阱区及该第二阱区上方。
6.如权利要求1所述的高压元件结构，还包括一接触插塞，位于这些突出区域上方。
7.如权利要求1所述的高压元件结构，还包括至少一接触插塞，位于该源极扩散区上方。
8.如权利要求1所述的高压元件结构，还包括至少一接触插塞，位于该漏极扩散区上方。
9.如权利要求1所述的高压元件结构，还包括位于该基底中的至少一浅沟隔离，以隔离该源极扩散区、该漏极扩散区及该通道扩散区。
10.一种高压元件结构，该高压元件结构设于一第一导电类型的一基底中，且该高压元件结构包括：
位于该基底中的具有一第二导电类型的一第一阱区及一第二阱区；
分别位于该第一阱区及该第二阱区中的具有一第一长度的一源极扩散区及一漏极扩散区；
位于该基底表面的具有一第二长度的一导体栅极层，其中该第二长度大于该第一长度，于该导体栅极层两侧形成二突出区域；
一栅极氧化层，位于该导体栅极层所覆盖的该基底表面；
一通道扩散区，位于被该导体栅极层所覆盖的该基底中，并位于部分该第一阱区及该第二阱区上方；
位于该基底中的至少一浅沟隔离，以隔离该源极扩散区、该漏极扩散区及该通道扩散区；以及
二窗口，分别位于这些突出区域的该导体栅极层中，且这些窗口分别暴露出部分该栅极氧化层。
11.如权利要求10所述的高压元件结构，其中该第一导电类型具有P型掺杂，该第二导电类型具有N型掺杂。
12.如权利要求10所述的高压元件结构，其中该第一导电类型具有N型掺杂，该第二导电类型具有P型掺杂。
13.如权利要求10所述的高压元件结构，其中该导体栅极层为多晶硅所构成。
14.如权利要求10所述的高压元件结构，还包括一接触插塞，位于这些突出区域上方。
15.如权利要求10所述的高压元件结构，还包括至少一接触插塞，位于该源极扩散区上方。
16.如权利要求10所述的高压元件结构，还包括至少一接触插塞，位于该漏极扩散区上方。
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* Cited by examiner, † Cited by third party
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US5973362A (en) * 1997-04-21 1999-10-26 Lg Semicon, Co., Ltd. Semiconductor device and method for fabricating the same
US6228663B1 (en) * 1997-12-19 2001-05-08 Advanced Micro Devices, Inc. Method of forming semiconductor devices using gate insulator thickness and channel length for controlling drive current strength
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