CN100508124C - 由选自半导体材料的材料层形成的多层晶片的表面处理 - Google Patents

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Abstract

本发明涉及材料具有差热特性的多层晶片的处理工艺,该工艺包括可产生二次缺陷的高温热处理步骤,其特征在于该工艺在高温热处理步骤之前包括晶片表面准备步骤。

Description

由选自半导体材料的材料层形成的多层晶片的表面处理
技术领域
本发明一般涉及由选自半导体材料的材料层形成的多层晶片的表面处理。
更确切地,本发明涉及材料具有差热特性(differential thermalcharacteristics)的多层晶片的处理工艺,该工艺包括可产生二次缺陷的高温热处理步骤。
背景技术
要指出的是,“晶片”是指可包括一层或数层的结构。
因此,多层晶片是含有数层的这种结构。
本发明涉及的晶片是包含用于微电子学应用的薄表面层(由诸如硅的材料制成)的晶片。
要指出,有用层通常是晶片的表面层,在其上制造组件。
该层必须具有非常好的质量并且没有缺陷。
下面将解释术语“差热特性”。
在多层晶片的情况下,不同层可以通过本身已知的任何类型的技术(层转移、胶粘、外延等等)互相结合。
对于微电子学应用,通常必须进行晶片的热处理——例如用于改善晶片表面层的表面状况的热处理或通过牺牲氧化而减薄。
表面处理还已知涉及高温热处理。
术语“高温热处理”在本文中是指这样的热处理:其中至少一些阶段在数百度的温度进行,例如对于石英上硅(SOQ,Silicon On Quartz)结构中的硅膜,在超过750℃进行。
要指出,这种高温热处理的定义不是绝对的:其仅是在本文的情形中给出,在本发明的情形以外其可以包含其它温度范围。
这种热处理可以按照RTA(快速热退火)模式进行有限的时间(仅在数秒至数分钟的量级)。
但是RTA模式不是限定性的,本发明适用于任何其它类型的高温热处理。
例如,这种热处理可用于本发明涉及的晶片。
例如,这种热处理可以旨在改变晶片结构和/或改善晶片的表面状况。
例如,涉及平滑(smoothing)退火的表面处理也是已知的。
特别地,这种退火将半导体材料表面层(例如硅)的表面粗糙度降至与半导体产业中的现行规格相符的值。
因此,在硅表面层的情况下,非常适合于此效果的工艺在于在还原气氛下并特别是在氢气氛下对含有该层的晶片高温(可超过950℃——例如1100℃)进行平滑退火。
“平滑退火”因此是指在还原气氛下高温进行退火——更确切是在950℃或更高的量级的温度。平滑退火因此是高温热处理的一种特定形式。
这种退火可以进行相对较长时间(例如2小时的量级)。
还可以用RTA模式在非常高的温度(1100℃或更高的量级)仅进行数秒至数分钟。
这种退火使晶片表面平滑。其还可以修复一些结构缺陷。
按照已知方法,晶片一旦制成(换言之,一旦已经事先进行了制造多层晶片所需的操作——例如层转移和胶粘和/或外延),即在晶片上进行这种高温热处理。
然而,这些已知的高温热处理不能用于所有类型的晶片,因为它们有一些局限性。
当这种高温热处理用于处理单层晶片或不同层具有差热特性的多层晶片时,可能有问题。
要指出,“差热特性”是指晶片的不同层受到给定热预算(thermalbudget)过程中的有差别的行为。
这种差别通常与构成晶片不同层的材料的热膨胀系数差异以及这些层的尺寸特性相对应。
更确切地,在本文的情形中,多层结构的“差热特性”对于本文的目的具有下列特征:
-该结构的至少一些层与不同的热膨胀系数相关,
-此外,存在至少一个接近于表面层的具有显著厚度的层(在这种情况下,术语“显著厚度”是指比表面层厚度至少大一个数量级(也就是,大10倍)的厚度),其热膨胀系数显著不同于所述表面层的热膨胀系数。
SOQ型晶片因此是层具有差热特性的这种结构的典型例子,其包括与具有显著厚度的石英支撑层直接相关的薄表面硅层。
在这种受到大热预算(例如上述处理时产生的热预算)后松弛的晶片的情形中,薄表面硅层恢复了相当大部分因晶片受到热预算所产生的机械应力。
在这种情况下,薄表面硅层(其热膨胀系数在2.5×10-6k-1的量级,是下方的石英层的相应值的5倍,后者约在0.5×10-6k-1的量级)自然趋于膨胀以松弛由加热产生的应力。
要指出,热膨胀系数是指对于每度的温度差,与参考尺寸相比的尺寸变化。该系数因此表示为k-1
但是同时,下方的石英层(表面硅层固定在其上)不趋于以相同方式膨胀,并且这对表面硅层施加应力。
在所述薄硅层的表面包含缺陷(相当于“初始”缺陷,在本文的其余部分会更详细地描述)的通常情况下,这些缺陷在所述应力的作用下变化以产生二次位错型缺陷。
稍后将定义术语“二次缺陷”。
只有非常薄的埋层具有与表面层中材料的热膨胀系数显著不同的热膨胀系数的晶片不符合上文给出的层具有“差热特性”的晶片的定义。
传统SOI(绝缘体上硅)型晶片因此是包含表面硅层的晶片的例子,在表面硅层下方首先是非常薄的SiO2层,然后是通常由硅制成的厚支撑层。
在这种情况下,埋层SiO2的热膨胀系数与硅表面层的热膨胀系数显著不同,但是没有观察到如上所述的二次缺陷生成。
在SOI的情况下,SiO2层埋在厚度与SOI层相当或更厚的两个硅层之间。
在这些条件下非常薄的SiO2层在受到高热应力时不能“强加(impose)”其机械行为。
最后,要指出,在SiO2层本身中当然可以观察到位错型二次缺陷。但是由于该层中的材料是非晶的,其不产生任何位错型晶体缺陷。
回到本发明旨在解决的问题,当层具有差热特性的晶片受到大热预算时,晶片的至少一层可能会受到因不同层在所受热负荷作用下的膨胀差异引起的高机械应力的影响。
晶片中的不同层保持互相固定。
申请人由此在如上所述的高温热处理(例如,可能是平滑退火、在中性气体下的热处理、氧化等等)之后在SOQ晶片中观察到“二次”缺陷的出现。
我们现在指出,本说明中的术语“石英”是指熔融二氧化硅。
在SOQ结构的例子中,观察到的缺陷位于硅膜中,并特别是相应于“二次缺陷”的晶体缺陷,因为它们在高温热处理过程中产生并且与晶片中已经存在的初始缺陷有关。
特别指出,二次缺陷可以是位错型缺陷,或与初始缺陷有关的其它晶体缺陷。
“初始缺陷”是指构成晶片的材料中已经存在的缺陷,或者在施加与二次缺陷出现相关的热处理之前,在晶片初始制造的其中一个步骤中产生的缺陷(特别地,这些初始缺陷可能是由将晶片从施主衬底分离后的强粗糙度造成的尖锐边缘)。
一般而言,当晶片受到高温热处理步骤(例如,热处理可以是平滑退火或RTA处理,或氧化退火,或一般是高温热处理)时,申请人已经在具有差热特性的多层晶片中观察到二次缺陷的出现。
这种不期望的效果显示在图1和2中,其代表通过TEM(透射电子显微镜)在穿过两个SOQ晶片的截面上(在其左下角一个对照标准表示该图的比例)获得的观察结果。
这两个图显示了穿过已经进行了高温热处理的SOQ晶片的上部的截面。
该顶部相当于Si表面层和插在晶片的Si表面层和石英支撑体(支撑体未显示)之间的(至少部分)SiO2层。
因此,图1显示了穿过晶体硅表面层(与图中未显示的石英层分隔开并且位于SiO2层下方)的整个厚度的位错。
这种位错对于硅表面层明显是非常严重的缺陷。
图2显示了环形位错20——其也造成了严重的缺点。
要指出的是,通过减薄层(例如在所述退火后进行抛光)不能完全消除由平滑退火产生的并有时延伸穿过表面层的整个厚度(在图1的例子中为400纳米)的这种缺陷。
申请人已经展示,当多层晶片的表面在受到退火之前具有初始缺陷时,特别会出现这种缺陷。
在这种情况下,在具有差热特性的多层晶片受到热预算而产生的机械应力的作用下,初始缺陷涉及(图1和2中的位错类型的)二次缺陷生成机制,其以高温热处理之前晶片中已经存在的初始缺陷为起点。
例如,初始缺陷可能是晶片表面上的扰动(disturbances)。
这些初始缺陷可能在施加到晶片的在先处理步骤中已经产生。
图3由此显示了在对其进行高温热处理之前的图1和2中的SOQ晶片的硅层,该图3显示了受扰的硅表面。
该表面层上的扰动可能,例如,相应于在高温热处理过程中与二次缺陷生成有关的初始缺陷。
本发明的一个目的是能够在材料具有差热特性的多层晶片的情况下消除这种二次缺陷。
本发明另一目的是在高温热处理过程中不产生缺陷线(在本文中稍后将解释这些缺陷线的含义)。
在此提及的背景和目的因此非常明确。并且在这方面应该指出,诸如US 6 500 732、WO 02/27783和US 6 150 239的已知文献不属于上述特定背景。
US 6 500 732主要致力于可以形成结构的开裂(cleaving)层的操作,从而随后开裂以制造多层晶片。
该文献因此提出抑制(或减少)开裂层的手段。
但是它没有提出在高温热处理过程中避免形成二次缺陷的任何背景或目的。
此外,该文献甚至没有提到晶片本身的任何高温热处理。该文献仅仅提及通过高温热处理来平滑的选择(通过参考US 6 171 965),仅用于处理施主晶片的残留物以使其再利用。
并且该文献也没有提到与材料具有差热特性的多层晶片相关的任何背景或问题。
WO 02/27783公开了在使一层开裂之后通过CMP抛光以降低开裂层表面粗糙度的步骤。
但是该文献没有比US 6 500 732更多地提到与高温热处理相关的任何问题或目的。
US 6 150 239没有以任何方式旨在防止在对多层晶片进行高温热处理过程中的不期望效果,例如二次缺陷的出现。
相反,该文献提出明确地旨在避免使多层受到过高温度的手段。在这方面,该文献的目的是允许降低转移过程中热处理的温度(此外应该指出,这种用于转移的热处理在任何情况下都不是“高温”热处理)。
发明内容
因此,当阅读本发明的说明时更明显的是,US 6 150 239不仅不属于本发明所述的特定背景,其还教示本领域技术人员远离任何高温处理。现在回到本发明的背景及其目的,为了实现这些目的,本发明提出了对于材料具有差热特性的多层晶片的处理工艺,该工艺包括可产生二次缺陷的高温热处理,其特征在于,该工艺包括在高温热处理步骤之前的晶片表面准备步骤。
这种工艺的优选但是非限制性的方面如下:
-所述准备步骤包括在晶片表面层上的减薄操作,
-所述准备包括抛光,
-所述抛光是机械-化学抛光,
-所述准备包括离子或化学蚀刻,
-所述差热特性相应于下列两个条件的组合:
晶片中的至少一些层与不同的热膨胀系数相关,
存在一个接近于晶片表面层的具有显著厚度的层,其相关热膨胀系数显著不同于所述表面层的相关热膨胀系数,
-晶片包括硅支撑衬底和由Ge或SiGe制成的表面层,
-高温热处理是RTA退火,
-高温热处理是平滑退火,
-该工艺包括与准备步骤相关的第二处理,其用于防止在高温热处理过程中出现缺陷线,
-所述第二处理包括第二热处理,
-所述第二热处理在准备步骤之前进行,
-所述第二热处理是用比极限热预算低的热预算进行的,超出该极限热预算,就会在高温热处理过程中出现缺陷,
-晶片是SOQ晶片,并且第二热处理是用比相应于在700℃退火两小时的热预算更低或相等的热预算进行的,
-晶片是硅上锗(Germanium on Silicon)晶片,并且第二热处理是用比相应于在500℃退火两小时的热预算更低或相等的热预算进行的,
-所述第二处理包括第二化学处理,
-所述第二化学处理在准备步骤之后进行,
-所述第二化学处理使用RIE型湿蚀刻或干蚀刻,
-第二化学处理与氧化物沉积、然后进行氧化物的选择性蚀刻以定义蚀刻图案相关,
-所述第二化学处理在突出的背面上使用蚀刻,
-所述第二处理包括第二机械处理,
-所述第二机械处理在准备步骤之后进行,
-第二机械处理使用由金刚石、激光或中性分子的离子轰击产生的侵蚀,
-第二机械处理在环(ring)上使用局部抛光以产生倾斜(bevel),
-第二处理包括界定将要从晶片表面层中的任何奇异点(singularpoints)隔离的区域,
-第二处理使用光刻,其蚀刻出在所述表面层的表面上划定所述区域的凹槽,
-所述隔离区域相应于将在晶片上形成芯片的所需位置,
-定义区域以使它们的轮廓(contour)不形成突出角(projectingangle),突出角顶部可形成可能与缺陷线相关的奇异点。
附图说明
在阅读本发明参照附图作出的下列说明之后,本发明的其它方面、目的和优点会变得更清楚,在附图中,除了上文已经提及的图1至3外:
-图4a、4b1和4b2、4c1和4c2是尚未按照本发明处理的多层晶片的顶视图。在这些图中:
图4a显示了准备步骤之前的晶片,
图4b1和4b2显示了准备步骤之后的同一晶片——图4b2(其是由图4b1获得的放大局部图)中显示了“奇异点”型缺陷,
图4c1和4c2是在准备步骤后已经经受了高温热处理的同一晶片的图示。在这种情况下,图4c2是由图4c1获得的局部放大图。这些图显示了形成二次缺陷的缺陷线。
-图5a和5b显示了在本发明的处理的一个实施方式中的步骤示意图(在这些图中,以截面显示被处理的晶片),
-图6是与图5a和5b中的图相对应的图,表明本发明的另一实施方式,
-图7a至7c显示了晶片的三个顶视示意图,表明本发明的变体实施方式。
具体实施方式
如上所述,本发明适用于具有差热特性的多层晶片。
上面已定义了“差热特性”。特别地,它们对应于晶片中两层的热膨胀系数差异,如果该差异足够大从而在晶片受到高温热处理时产生二次缺陷。
为了避免这种二次缺陷的产生并适用申请人展示的上述“起点”效应(晶片中的初始缺陷——例如在其受扰表面上的缺陷——构成起点,在高温热处理过程中由这些起点产生大得多的二次缺陷),在本发明的高温热处理之前进行待处理晶片的表面准备步骤。
该准备步骤相当于晶片表面层的减薄步骤。
这可以通过抛光实现(但是准备步骤还可包括通过离子蚀刻——离子或离子簇轰击,或通过化学蚀刻——干法或湿法而进行晶片表面层减薄)。
在通过抛光进行准备的情况下,这种准备抛光优选为机械-化学(CMP)抛光。这种抛光从其上存在缺陷的表面层去除1000
Figure C200480041518D0013160317QIETU
其还消除了晶片表面层中的初始缺陷,所述初始缺陷会产生在高温热处理(例如平滑退火)过程中观察到的二次缺陷。
申请人已经观察到,这种预抛光步骤的使用例如随后能够使平滑退火在SOQ晶片上在氢化气氛下持续大约2小时。
并且这种平滑退火不产生位错型二次缺陷(在透射式电子显微镜中可观察到),在没有先前进行抛光的类似晶片上观察到这种缺陷。
要指出的是,可以在将多层晶片从施主衬底分离(例如通过在弱化界面上施加热和/或机械能以实现分离)之后,使用本发明的工艺。
因此,本发明可用于例如Smart-Cut
Figure C200480041518D0013160326QIETU
型工艺中。
Smart-Cut
Figure C200480041518D0013160326QIETU
工艺可用于构建多层晶片并且需要将晶片从衬底分离的步骤。
在这一情形下,可以使用Smart-Cut
Figure C200480041518D0013160326QIETU
型技术制造具有差热特性的多层晶片,然后通过诸如平滑退火的高温热处理来处理这些晶片,而没有观察到二次缺陷(例如位错型的)。
在本发明的这一例示实施例中,在分离晶片和进行高温热处理之间插入准备步骤(特别是通过抛光),可以避免在高温热处理过程中出现这种二次缺陷。
并且更通常地,本发明可用于对具有差热特性的多层晶片进行高温热处理:本发明并不限于通过Smart-Cut
Figure C200480041518D0013160326QIETU
型工艺获得的晶片。
高温热处理可以是任何类型的高温热处理。
其还可以以RTA退火模式进行。
无论实施方式如何,其都可以是平滑退火。
要指出的是,可以与准备步骤结合进行第二处理(与“第一”处理相对应),用于防止在晶片的高温热处理过程中出现缺陷线。
还要指出的是,术语“第一”处理和“第二”处理不涉及这两次处理之间的任何时间顺序(chronology)或任何系统顺序。
申请人已经观察到,准备步骤本身可在晶片上产生奇异点(例如在晶片环上),并且这些奇异点在高温热处理过程中显现和增强。
例如,这些奇异点可相应于材料“微裂”点(micro-tearing point)——例如在晶片环上的微裂。
申请人由此观察到在高温热处理过程中出现的沿直线排列的缺陷(或“缺陷线”)。
这些缺陷线是由准备(特别是抛光的情况下)过程中产生的奇异点引起的。
图4a、4b1和4b2、4c1和4c2示意了这些缺陷线的产生:
图4a显示了多层晶片100的顶视图,多层晶片100包括构成下层的衬底110和表面层120。
层120具有的直径略小于层110的直径,并由此形成突出的外围肩部(peripheral shoulder),其使层110表面的外围部分暴露在外。
这种环状外围部分被称作“环”。
图4a显示了在相应于准备步骤的抛光之前的晶片100。
可以看出,围绕该环的轮廓是规则的。
图4b1和4b2显示了相应的图,代表其上已经进行抛光步骤(通常CMP抛光)之后的晶片100。
图4b2显示抛光已经在晶片环上产生微裂点130(这些奇异点以夸大方式显示在放大图中)。
图4c1和4c2显示当随后对晶片进行高温热处理时可从这些奇异点开始出现的缺陷线140。
因此,在晶片上与准备步骤结合进行第二处理以防止在高温热处理过程中出现这些缺陷线。
将会看出,表述“与准备步骤结合”不是指在准备的同时必须进行这种补充处理。
第二处理也可以在准备步骤之前或之后进行。
特别地,第二处理可以包括:
-热处理,和/或
-机械处理,和/或
-化学处理。
这种第二处理可限制这一准备步骤中的奇异点形成(其如上所述相应于在高温处理过程中可产生缺陷线的点)。
特别地,这种对奇异点的限制能够限制晶片环上的奇异点。
因此,这种第二处理将高温处理过程中缺陷线的出现减到最少或完全防止。
据说这种第二处理可以特别通过热和/或机械和/或化学过程进行。
这种第二处理的主要目的是围绕晶片环切割(换言之,使得其形成规则轮廓)。
第二化学处理优选在准备步骤之后进行。
这种第二化学处理特别可以使用湿蚀刻或干蚀刻——例如使用粒子轰击的RIE型干蚀刻,所述粒子与被轰击晶片起化学反应。
在这种情况下,需要预先保护环的暴露面。这种保护对于RIE型干蚀刻的情况尤其必需。
对于湿蚀刻,晶片背面也需要保护。
重要的是,在进行这种保护时避免使用高温热处理。
因此,这种对待保护表面的保护不能通过涉及高温热处理的氧化进行。
一种优选的构建保护层的方法包括在待保护表面上沉积氧化物。
特别地,这种氧化物可以是PECVD(等离子体增强化学汽相沉积)或LPCVD(低等离子体化学汽相沉积)型氧化物。
在这两种沉积之间的选择取决于后来选择用于围绕晶片环进行切割的操作类型,并取决于晶片层之间的热膨胀系数差异:
-PECVD型沉积在大约400℃的温度进行,并因此甚至可用在层具有明显不同膨胀系数的晶片上,
-LPCVD型沉积在大约700℃的温度使用,因此仅在晶片层的热膨胀系数还算类似的情况下才能使用。
在SOQ晶片的情况下,可以考虑这两种类型的沉积,因为观察到缺陷线从大约750℃的温度开始出现。
在硅上锗晶片的情况下,与SOQ晶片的情况相比,缺陷线可在较低的温度下出现。因此,优选使用PECVD型沉积。
在晶片所有面上沉积氧化物之后的下一步骤是选择性蚀刻在环边缘附近的氧化物以去除该氧化物。
例如,可以通过光刻进行这种选择性蚀刻。
在光刻中,如图5a所示,沉积的氧化物1000必须被树脂层1001覆盖。
该图显示了晶片100的横截面,其中外围边缘1101已经通过这种选择性蚀刻而暴露。
晶片的其它部分仍然被保护性氧化物1000覆盖。
下一步骤是去除树脂1001并围绕该环的外围边缘选择性蚀刻硅,如图5b所示(在该图中,箭头代表蚀刻操作)。
结果获得没有奇异点的具有干净光滑外围的环。
SEZ公司出售的旋转蚀刻机(Spin Etcher)型设备(注册商标)也可以用于进行环的这种选择性蚀刻。
在图6所示的变体中,晶片100在其背面上被化学蚀刻,所述背面与待围绕切割的环所在的面相反。
所述背面在这一蚀刻之前被保护性层1002覆盖。
图6显示了蚀刻产品到达(arrival)20晶片100背面上。
可以允许化学蚀刻产品在晶片的前面(在图中朝下)上稍微重叠,化学蚀刻产品的路径通过箭头象征性地显示在图中。
这使得可以侵蚀层120的外围并使该环均匀。
要指出的是,在该操作过程中将诸如氮的中性气流施加到层120的主表面上,以避免化学蚀刻溶液在该主表面上流动。
按照该变体进行的蚀刻被称作“重叠背边缘蚀刻(overlapping backedge etching)”。
还可以围绕晶片环使用机械切割以施加第二机械处理。
与上述第二化学处理过程类似,这种第二机械过程优选在抛光步骤之后进行。
这种机械处理特别可以利用:
-用于围绕该环进行切割的机械手段。这可以使用金刚石、激光或中性分子的离子轰击进行,导致该环的清洗。
-在环上局部抛光以产生倾斜。
如果使用第二热处理过程,这种处理优选在准备步骤之前进行。
要指出的是,以热处理形式进行的第二预处理还可以在准备步骤之前强化晶片层的键合界面(例如在石英层与硅层之间)。
在第二热处理的情况下,申请人已经展示存在极限热预算(limitingheat budget),如果超出该极限热预算,则随后的高温热处理就会导致额外缺陷的出现和/或促进上述缺陷线的出现。
因此,第二热处理必须用保持低于或等于该极限热预算的热预算进行,所述极限热预算相应于可以在这种预热处理过程中施加到晶片的最大热输入。
极限热预算取决于被处理晶片的层的本质。
并且特别地,申请人已经确定,这种极限热预算相应于:
-对于SOQ晶片,在700℃的温度进行两小时退火,
-对于硅上锗晶片,在500℃的温度进行两小时退火。
明显地,在第二热处理过程中,对于相同的热预算可以延长退火持续时间并降低温度,反之亦然。
从上面已经看出,不同类型的“第二“处理可以在对晶片施加高温处理的过程中将缺陷线的出现减至最少或完全防止。
要指出,本发明适用于其材料具有差热特性的所有类型的多层晶片。
本发明因此适用于上述SOQ型结构。
其还可以适用于这种晶片,其包含在支撑衬底(可能是硅)上由锗或SiGe(特别是富含锗的SiGe)制成的表面层。
按照本发明的一个变体实施方式,可能需要仅在后来将形成芯片的晶片区域中(特别是在晶片的有用层中)处理这些缺陷线。
在本发明的这一变体实施方式中,第二处理包括在晶片的表面层(图4a至4c2、5和6中的层120,在图7a至7c中使用相同的附图标记)上界定区域1200,所述区域1200将从奇异点(特别是上述围绕晶片环的外围形成的奇异点)隔离。
一个或数个芯片可位于各个区域1200。
可以通过光刻、通过蚀刻在层120表面上划定所述区域1200的凹槽,而选择性隔离区域1200。
这些区域1200相应于在晶片上形成芯片所需的位置。
图7a因此非常示意性地显示了两个晶片100,各包括三个区域1200,它们已经从围绕该环的边缘的奇异点130隔离,所述奇异点能够产生缺陷线140。
关于本发明的这种变体实施方式,申请人还确定,缺陷线优选沿给定的结晶学方向取向。
特别地,这已经在进行了高温热处理的SOQ晶片上观察到。
优选地,产生围绕区域1200的轮廓使得这些轮廓没有会形成奇异点的突出角,所述奇异点也相应于“初始缺陷”。
因此,对于区域1200,优选产生没有突出角的轮廓。例如,这些轮廓可以是圆形或椭圆形的形式。
图7b和7c因此显示了在这方面的较差构造,其中区域1200是块状,其中在外围存在优选应该避免的角。

Claims (27)

1.一种用于处理材料具有差热特性的多层晶片的工艺,
这些特性相应于下列两个条件的组合:
-晶片的至少一些层具有不同的热膨胀系数,
-存在与晶片表面层接近的具有一厚度的层,该层具有的热膨胀系数不同于与所述表面层具有的热膨胀系数,该层的厚度比所述表面层的厚度至少大十倍,
该工艺包括能够在表面层中产生二次缺陷的高温热处理步骤,二次缺陷来自于初始缺陷,即早先存在的缺陷,或晶片初始制造的其中一个步骤中产生的缺陷,其特征在于,该工艺在热处理步骤之前包括晶片表面准备步骤,
所述晶片表面准备步骤包括减薄晶片表面层的步骤,限于所述初始缺陷所位于的层。
2.如权利要求1所述的工艺,其特征在于,减薄晶片表面层的步骤的目标限于减去1000
Figure C200480041518C0002093050QIETU
的厚度。
3.如权利要求1或2所述的工艺,其特征在于,所述减薄晶片表面层的步骤包括抛光。
4.如权利要求3所述的工艺,其特征在于,抛光是机械-化学抛光。
5.如权利要求1或2所述的工艺,其特征在于,所述减薄晶片表面层的步骤包括离子或化学蚀刻。
6.如权利要求1所述的工艺,其特征在于,晶片包括硅支撑衬底和由Ge或SiGe制成的表面层。
7.如权利要求1所述的工艺,其特征在于,高温热处理是RTA退火。
8.如权利要求1所述的工艺,其特征在于,高温热处理是平滑退火。
9.如权利要求1所述的工艺,其特征在于,该工艺包括与准备步骤结合的第二处理,用于防止在高温热处理过程中出现缺陷线。
10.如权利要求9所述的工艺,其特征在于,所述第二处理包括第二热处理。
11.如权利要求10所述的工艺,其特征在于,所述第二热处理在准备步骤之前进行。
12.如权利要求10或11所述的工艺,其特征在于,所述第二热处理是用比极限热预算低的热预算进行的,超出该极限热预算时就会在高温热处理过程中出现缺陷。
13.如权利要求12所述的工艺,其特征在于,晶片是SOQ晶片,并且第二热处理是用比相应于在700℃的温度退火两小时的热预算更低或相等的热预算进行的。
14.如权利要求12所述的工艺,其特征在于,晶片是硅上锗晶片,并且第二热处理是用比相应于在500℃的温度退火两小时的热预算更低或相等的热预算进行的。
15.如权利要求9所述的工艺,其特征在于,所述第二处理包括第二化学处理。
16.如权利要求15所述的工艺,其特征在于,所述第二化学处理在准备步骤之后进行。
17.如权利要求16所述的工艺,其特征在于,所述第二化学处理使用RIE型干蚀刻或湿蚀刻。
18.如权利要求16或17所述的工艺,其特征在于,第二化学处理是氧化物沉积和然后的氧化物选择性蚀刻以界定蚀刻图案。
19.如权利要求16或17所述的工艺,其特征在于,所述第二化学处理使用重叠背面蚀刻。
20.如权利要求9所述的工艺,其特征在于,所述第二处理包括第二机械处理。
21.如权利要求20所述的工艺,其特征在于,所述第二机械处理在准备步骤之后进行。
22.如权利要求20或21所述的工艺,其特征在于,第二机械处理使用由金刚石、激光或中性分子的离子轰击产生的侵蚀。
23.如权利要求20所述的工艺,其特征在于,第二机械处理在环上使用局部抛光以产生倾斜,所述环是环状外围部分。
24.如权利要求9所述的工艺,其特征在于,第二处理包括界定要从晶片表面层中的任何奇异点隔离的区域。
25.如权利要求24所述的工艺,其特征在于,第二处理使用光刻,该光刻蚀刻出在所述表面层的表面中划定所述区域的凹槽。
26.如权利要求24或25所述的工艺,其特征在于,所述区域相应于将在晶片上形成芯片的所需位置。
27.如权利要求24所述的工艺,其特征在于,界定区域以使它们的轮廓不形成突出角,该突出角的顶部可形成能够与缺陷线相关的奇异点。
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Families Citing this family (197)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006023289A2 (en) * 2004-08-18 2006-03-02 Corning Incorporated Strained semiconductor-on-insulator structures and methods for making strained semiconductor-on-insulator structures
US7579654B2 (en) * 2006-05-31 2009-08-25 Corning Incorporated Semiconductor on insulator structure made using radiation annealing
FR2942911B1 (fr) 2009-03-09 2011-05-13 Soitec Silicon On Insulator Procede de realisation d'une heterostructure avec adaptation locale de coefficient de dilatation thermique
US9711407B2 (en) 2009-04-14 2017-07-18 Monolithic 3D Inc. Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer
US7986042B2 (en) 2009-04-14 2011-07-26 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8373439B2 (en) 2009-04-14 2013-02-12 Monolithic 3D Inc. 3D semiconductor device
US8427200B2 (en) 2009-04-14 2013-04-23 Monolithic 3D Inc. 3D semiconductor device
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US8362800B2 (en) 2010-10-13 2013-01-29 Monolithic 3D Inc. 3D semiconductor device including field repairable logics
US8384426B2 (en) 2009-04-14 2013-02-26 Monolithic 3D Inc. Semiconductor device and structure
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US8754533B2 (en) 2009-04-14 2014-06-17 Monolithic 3D Inc. Monolithic three-dimensional semiconductor device and structure
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8405420B2 (en) 2009-04-14 2013-03-26 Monolithic 3D Inc. System comprising a semiconductor device and structure
US8258810B2 (en) 2010-09-30 2012-09-04 Monolithic 3D Inc. 3D semiconductor device
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US8378715B2 (en) 2009-04-14 2013-02-19 Monolithic 3D Inc. Method to construct systems
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US8450804B2 (en) 2011-03-06 2013-05-28 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US8581349B1 (en) 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US8536023B2 (en) 2010-11-22 2013-09-17 Monolithic 3D Inc. Method of manufacturing a semiconductor device and structure
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US8476145B2 (en) 2010-10-13 2013-07-02 Monolithic 3D Inc. Method of fabricating a semiconductor device and structure
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US8148728B2 (en) 2009-10-12 2012-04-03 Monolithic 3D, Inc. Method for fabrication of a semiconductor device and structure
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8298875B1 (en) 2011-03-06 2012-10-30 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8492886B2 (en) 2010-02-16 2013-07-23 Monolithic 3D Inc 3D integrated circuit with logic
US8461035B1 (en) 2010-09-30 2013-06-11 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8541819B1 (en) 2010-12-09 2013-09-24 Monolithic 3D Inc. Semiconductor device and structure
US8373230B1 (en) 2010-10-13 2013-02-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US8901613B2 (en) 2011-03-06 2014-12-02 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US8114757B1 (en) 2010-10-11 2012-02-14 Monolithic 3D Inc. Semiconductor device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US8379458B1 (en) 2010-10-13 2013-02-19 Monolithic 3D Inc. Semiconductor device and structure
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US8283215B2 (en) 2010-10-13 2012-10-09 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
CN102412136B (zh) * 2011-05-13 2014-03-12 上海华力微电子有限公司 一种消除金属表面突起物的化学机械抛光装置及方法
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9029173B2 (en) 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9000557B2 (en) 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US8765578B2 (en) 2012-06-06 2014-07-01 International Business Machines Corporation Edge protection of bonded wafers during wafer thinning
US8686428B1 (en) 2012-11-16 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US8574929B1 (en) 2012-11-16 2013-11-05 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
CN115942752A (zh) 2015-09-21 2023-04-07 莫诺利特斯3D有限公司 3d半导体器件和结构
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
GB2544563B (en) * 2015-11-20 2019-02-06 Rfhic Corp Mounting of semiconductor-on-diamond wafers for device processing
US20180019169A1 (en) * 2016-07-12 2018-01-18 QMAT, Inc. Backing substrate stabilizing donor substrate for implant or reclamation
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
FR3078822B1 (fr) 2018-03-12 2020-02-28 Soitec Procede de preparation d’une couche mince de materiau ferroelectrique a base d’alcalin
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5395788A (en) 1991-03-15 1995-03-07 Shin Etsu Handotai Co., Ltd. Method of producing semiconductor substrate
JP2812405B2 (ja) * 1991-03-15 1998-10-22 信越半導体株式会社 半導体基板の製造方法
US5208182A (en) * 1991-11-12 1993-05-04 Kopin Corporation Dislocation density reduction in gallium arsenide on silicon heterostructures
US6150239A (en) * 1997-05-31 2000-11-21 Max Planck Society Method for the transfer of thin layers monocrystalline material onto a desirable substrate
US6500732B1 (en) * 1999-08-10 2002-12-31 Silicon Genesis Corporation Cleaving process to fabricate multilayered substrates using low implantation doses
US6368938B1 (en) * 1999-10-05 2002-04-09 Silicon Wafer Technologies, Inc. Process for manufacturing a silicon-on-insulator substrate and semiconductor devices on said substrate
US6524935B1 (en) * 2000-09-29 2003-02-25 International Business Machines Corporation Preparation of strained Si/SiGe on insulator by hydrogen induced layer transfer technique
US6660606B2 (en) * 2000-09-29 2003-12-09 Canon Kabushiki Kaisha Semiconductor-on-insulator annealing method
FR2827078B1 (fr) * 2001-07-04 2005-02-04 Soitec Silicon On Insulator Procede de diminution de rugosite de surface
JP2004055750A (ja) * 2002-07-18 2004-02-19 Shin Etsu Handotai Co Ltd Soiウェーハの製造方法
JP4147577B2 (ja) * 2002-07-18 2008-09-10 信越半導体株式会社 Soiウェーハの製造方法

Also Published As

Publication number Publication date
JP2007515789A (ja) 2007-06-14
KR20060101520A (ko) 2006-09-25
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