CN101064321A - 半导体器件及其制造方法 - Google Patents

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Abstract

提供一种高度可靠的半导体器件及该半导体器件的制造方法，其中可防止诸如栅电极层与半导体层之间的短路以及漏电流之类的或者由于半导体层对绝缘层的覆盖缺陷而导致的缺陷。为了在绝缘表面上形成多个半导体元件，不将半导体层分为多个岛形半导体层，相反，在一层半导体层中形成使用作半导体元件的多个元件区电绝缘的元件隔离区，即，具有高电阻的第一元件隔离区和与元件区接触并具有与元件区的源和漏区的导电类型相反的导电类型的第二元件隔离区。

Description

半导体器件及其制造方法
技术领域
本发明涉及具有多个半导体元件的半导体器件及其制造方法。
背景技术
当在绝缘表面上设置多个半导体元件时，采用了一种其中将形成于绝缘表面上的半导体膜通过蚀刻处理成多个岛形半导体层的方法。半导体元件具有多层薄膜的层叠结构。在平面薄膜晶体管的情况下，层叠栅绝缘层以覆盖在岛形中隔离的半导体层。
被处理成岛形的半导体层在各层的末端具有台阶；因此，在半导体层的末端形成的栅绝缘层可具有诸如薄膜厚度或膜断裂之类的缺陷。
在形成栅绝缘薄层时，可导致诸如在栅电极和半导体层之间流动的漏电流之类的半导体器件的特性缺陷。此外，如果栅绝缘层断裂，则栅电极和半导体层可具有接触并因此是被短路。
为了解决上述问题，已知一种方法，其中层叠了具有不同形状的两个栅绝缘层，使得因半导体层的末端而导致的台阶被缓和并因此改进了半导体层的覆盖(例如，参见参考文献1：日本公开专利申请第H10-242471号)。
发明内容
然而，当采用用于缓和台阶的上述方法时，不可能充分地防止诸如由半导体层和栅电极之间的接触导致的短路和漏电流等缺陷，这取决于半导体层和栅绝缘层的厚度。具体地，当半导体元件被小型化(例如，缩减到1μm或更小的栅长度)时，存在漏电流显著增大的问题。
本发明的一个目的是提供一种高度可靠的半导体器件及该半导体器件的制造方法，其中可防止诸如栅电极和半导体层之间的短路以及漏电流之类的否则由于半导体层对栅绝缘层的覆盖缺陷而导致的缺陷。
在本发明中，为了在绝缘表面上形成多个半导体元件，不将半导体层分为多个岛形半导体层，相反，在一层半导体层中形成电绝缘用作半导体元件的多个元件区的元件隔离区，即，具有高电阻的第一元件隔离区和与该元件区接触并具有与该元件区的源和漏区的导电类型相反的导电类型的第二元件隔离区。
多个元件区中的每一个被设置成由第二元件隔离区围绕，第二元件隔离区是具有与元件区的源和漏区的导电类型相反的导电类型的杂质区。此外，作为高电阻区的第一元件隔离区被设置成邻接第二元件隔离区的外侧。因此，第一元件区和第二元件区通过在第一元件区和第二元件区之间插入与第一元件区接触的第二元件隔离区、第一元件隔离区以及与第二元件区接触的第二元件隔离区而被放置成彼此接近。
当第一元件区和第二元件区的源区和漏区具有相同的导电类型，例如n型杂质区时，两元件区的第二元件隔离区是具有与元件区的导电类型相反的导电类型的p型杂质区。另一方面，当第一元件区和第二元件区具有相反的导电类型，使得第一元件区的源和漏区是n型杂质区而第二元件区的源和漏区是p型杂质区时，两元件区的第二元件隔离区相应地具有相反的导电类型，使得第一元件区的第二元件隔离区是p型杂质区而第二元件区的第二元件隔离区是n型杂质区。
接近元件区并在其与元件区之间插入了第二元件隔离区插于其间的第一元件隔离区通过用不贡献导电率的第一杂质元素选择性地掺杂一连续的半导体层来形成，以使元件区彼此电绝缘。注意，在本说明书中，短语“不贡献导电率”意思是增加元素不提高导电率。
作为不贡献导电率(不提高导电率)的第一杂质元素，可采用选自由氧、氮和碳组成的组的至少一种杂质元素。用不贡献导电率的第一杂质元素掺杂的元件隔离区的导电率被降低，而元件隔离区的电阻增加，因为其结晶度通过对掺杂处的半导体层的物理影响而被降低(该效应也可称为所谓的溅射效应)。因为具有增加的电阻的元件隔离区具有较低的电子场效应迁移率，所以它能将元件区互相电绝缘。另一方面，未用杂质元素掺杂的区域可用作元件区，因为在其中保持了足够高以使该区域用作元件的电子场效应迁移率。
第一元件隔离区的电阻率较佳的是1×1010Ω·cm或更多，且诸如氧、氮或碳之类的第一杂质元素的浓度较佳的是1×1020cm-3或更多且小于4×1022cm-3。
因为第一元件隔离区的结晶度通过添加杂质元素而被降低，所以也可以说第一元件隔离区改变为非晶态。另一方面，因为元件区是结晶半导体层，因此当利用元件区形成半导体元件时，其沟道形成区具有比第一元件隔离区高的结晶度。因此，可获得高电子场效应迁移率作为半导体元件。
作为添加到第一元件隔离区的第一杂质元素，也可采用诸如氩(Ar)、氖(Ne)、氪(Kr)或氙(Xe)之类的稀有气体元素。当除诸如氧、氮或碳之类的元素外还添加具有相对大的量的这一稀有气体元素时，可增加对半导体层的物理影响。因此，可更有效地降低第一元件隔离区的结晶度。
与元件区接触并设置在元件区和第一元件隔离区之间的第二元件隔离区通过用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂半导体层来形成。
元件区包括源区、漏区和沟道形成区。源和漏区是具有一种导电类型的杂质区(例如，或者是n型杂质区或者是p型杂质区)。通过用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂第二元件隔离区，第二元件隔离区被形成为具有与邻接的元件区的源和漏区的导电类型相反的导电类型的杂质区。即，当元件区的源和漏区是n型杂质区时，邻接的第二元件隔离区可被形成为p型杂质区，相反，当元件区的源和漏区是p型杂质区时，邻接的第二元件隔离区可被形成为n型杂质区。彼此邻接的元件区和第二元件隔离区形成PN结。因此，设置在元件区之间的第二元件隔离区可进一步将元件区彼此绝缘。
本发明的特征在于通过在半导体层中形成用于使元件区绝缘的元件隔离区，即作为用不贡献导电率的第一杂质元素掺杂的高电阻区的第一元件隔离区和作为用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂的杂质区的第二元件隔离区，来将一层连续的半导体层隔离成多个元件区。通过本发明，元件区可通过第一元件隔离区和第二元件隔离区的效果来互相隔离。因此，可获得较高的元件绝缘/隔离效应。
注意，在本说明书中，元件区包括其中还未形成元件的元件形成区。因此，即使当元件在元件的制造步骤中未完成时(在其它电极层或绝缘层形成之前的阶段)，通过作为设置在半导体层中的高电阻区的元件隔离区而与另一个元件形成区绝缘的元件形成区也将称为元件区。
用杂质元素掺杂半导体层来形成第一元件隔离区和第二元件隔离区可通过利用离子注入法、(离子)掺杂法等来进行。
此外，在元件隔离区中，第一杂质元素和第二杂质元素可具有浓度梯度。不必说，可添加第一杂质元素和第二杂质元素使得它们各自以基本均匀的浓度被包含在第一元件隔离区和第二元件隔离区中。即，第一元件隔离区中的第一杂质元素的峰值浓度和第二元件隔离区中的第二杂质元素的峰值浓度可被任意地设置。此外，因为第二元件隔离区只需是具有与邻接的元件区的源和漏区的导电类型相反的导电类型的杂质区，所以除提供相反的导电类型的杂质元素外它还可含有提供与邻接的元件区的源和漏区的导电类型相同的导电类型的低浓度的另一种杂质元素。或者，第二元件隔离区还可含有第一杂质元素。在该情况下，第二元件隔离区可通过用第二杂质元素掺杂第一元件隔离区的一部分来形成。
因此，当采用本发明时，可将半导体层隔离成多个元件区而不必分成岛形，并且不会产生因半导体层的末端而导致的台阶。因此，因为栅绝缘层在平坦半导体层上形成，所以可改进半导体层对栅绝缘层的覆盖。因此，可提供高度可靠的半导体器件及该半导体器件的制造方法，其中可防止诸如栅电极和半导体层之间的短路和漏电流之类的否则由于半导体层对栅绝缘层的覆盖缺陷而导致的缺陷。
注意，在本发明中，半导体器件指的是可通过利用半导体特性来工作的器件。通过利用本发明，可制造具有包括半导体元件的电路的器件(例如，晶体管、存储器元件和/或二极管)或诸如包括处理器电路的芯片之类的半导体器件。
本发明的一个方面是一种包括绝缘表面上的半导体层的半导体器件。该半导体层包括第一元件隔离区、第二元件隔离区和元件区。元件区包括源区、漏区和沟道形成区；第二元件隔离区与元件区接触；第一元件隔离区与第二元件隔离区接触；第一元件隔离区含有选自由氧、氮和碳组成的组的至少一种第一杂质元素；第二元件隔离区含有向第二元件隔离区提供与源区和漏区的导电类型相反的导电类型的第二杂质元素；以及第一元件隔离区具有比沟道形成区低的结晶度。
在具有以上结构的本发明的半导体器件中，元件区由第二元件隔离区围绕，且第二元件隔离区由第一元件隔离区围绕。
本发明的一个方面是一种包括绝缘表面上的半导体层的半导体器件。该半导体层包括第一元件隔离区、第二元件隔离区、第一元件区和第二元件区。第一元件区和第二元件区互相接近且第一元件隔离区和第二元件隔离区插入于其间；第一元件区包括第一源区、第一漏区和第一沟道形成区；第二元件区包括第二源区、第二漏区和第二沟道形成区；第一源区、第一漏区、第二源区和第二漏区具有相同的导电类型；第一元件隔离区含有选自由氧、氮和碳组成的组的至少一种第一杂质元素；第二元件隔离区与第一元件区和第二元件区接触；第一元件隔离区与第二元件隔离区接触；第二元件隔离区含有向第二元件隔离区提供与第一源区、第一漏区、第二源区和第二漏区的导电类型相反的导电类型的第二杂质元素；以及第一元件隔离区具有比第一沟道形成区和第二沟道形成区低的结晶度。
本发明的一个方面是一种包括绝缘表面上的半导体层的半导体器件。该半导体层包括第一元件隔离区、第二元件隔离区、第三元件隔离区、第一元件区和第二元件区。第一元件区和第二元件区互相接近且第一元件隔离区、第二元件隔离区和第三元件隔离区插入于其间；第一元件区包括第一源区、第一漏区和第一沟道形成区；第二元件区包括第二源区、第二漏区和第二沟道形成区；第一源区和第一漏区是n型杂质区；第二源区和第二漏区是p型杂质区；第一元件隔离区含有选自由氧、氮和碳组成的组的至少一种第一杂质元素；第二元件隔离区与第一元件区接触；第一元件隔离区与第二元件隔离区接触；第三元件隔离区与第二元件区接触；第一元件隔离区与第二元件隔离区和第三元件隔离区接触；第二元件隔离区含有向第二元件隔离区提供p型导电性的杂质元素；第三元件隔离区含有向第三元件隔离区提供n型导电性的杂质元素；以及以及第一元件隔离区具有比第一沟道形成区和第二沟道形成区低的结晶度。
本发明的一个方面是一种半导体器件的制造方法，它包括以下步骤：在绝缘表面上形成半导体层；用选自由氧、氮和碳组成的组的至少一种第一杂质元素选择性地掺杂该半导体层，从而在该半导体层中形成元件区和含有第一杂质元素的第一元件隔离区；用提供一种导电类型的第二杂质元素选择性地掺杂该半导体层，从而在第一元件隔离区和元件区之间形成第二元件隔离区；在元件区、第一元件隔离区和第二元件隔离区上形成绝缘层；在元件区和绝缘层上形成导电层；以及在元件区中形成具有与第二杂质元素的导电类型相反的导电类型的沟道形成区以及源和漏区。
本发明的一个方面是一种半导体器件的制造方法，它包括以下步骤：在绝缘表面上形成半导体层；用选自由氧、氮和碳组成的组的至少一种第一杂质元素选择性地掺杂该半导体层，从而在该半导体层中形成元件区和含有第一杂质元素的第一元件隔离区；用提供一种导电类型的第二杂质元素选择性地掺杂该半导体层，从而在第一元件隔离区和元件区之间形成第二元件隔离区；在元件区、第一元件隔离区和第二元件隔离区上形成绝缘层；在元件区和绝缘层上形成导电层；以及用提供与第二杂质元素的导电类型相反的导电类型的杂质元素掺杂元件区，从而形成具有与第二元件隔离区的导电类型相反的导电类型的沟道形成区以及源和漏区。
本发明的一个方面是一种半导体器件的制造方法，它包括以下步骤：在绝缘表面上形成半导体层；在半导体层上形成绝缘层；穿过该绝缘层用选自由氧、氮和碳组成的组的至少一种第一杂质元素选择性地掺杂该半导体层，从而在该半导体层中形成元件区和含有第一杂质元素的第一元件隔离区；穿过该绝缘层用提供一种导电类型的第二杂质元素选择性地掺杂该半导体层，从而在第一元件隔离区和元件区之间形成第二元件隔离区；以及在元件区中形成具有与第二杂质元素的导电类型相反的导电类型的沟道形成区及源和漏区。
本发明的一个方面是一种半导体器件的制造方法，它包括以下步骤：在绝缘表面上形成半导体层；在该半导体层上形成绝缘层；穿过该绝缘层用选自由氧、氮和碳组成的组的至少一种第一杂质元素选择性地掺杂该半导体层，从而在该半导体层中形成元件区和含有第一杂质元素的第一元件隔离区；穿过该绝缘层用提供一种导电类型的第二杂质元素选择性地掺杂该半导体层，从而在第一元件隔离区和元件区之间形成第二元件隔离区；以及用提供与第二杂质元素的导电类型相反的导电类型的杂质元素掺杂元件区，从而形成具有与第二元件隔离区的导电类型相反的导电类型的沟道形成区以及源和漏区。
当采用本发明时，可将半导体层隔离成多个元件区而不用分成岛形，使得可制造多个半导体元件。因此，不产生因半导体层的末端而导致的台阶，且栅绝缘层形成于平坦半导体层上。因此，改进了半导体层对栅绝缘层的覆盖。
因此，可提供一种高度可靠的半导体器件以及该半导体器件的制造方法，其中可防止诸如栅电极和半导体层之间的短路以及漏电流之类的否则由于半导体层对绝缘层的覆盖缺陷而导致的缺陷。因此，半导体器件的进一步小型化和更高的集成是可能的，并可获得半导体器件的更高性能。
附图说明
在附图中：
图1A是本发明的半导体器件的俯视图，而图1B和1C是其横截面图；
图2A是本发明的半导体器件的俯视图，而图2B和2C是其横截面图；
图3A是本发明的半导体器件的俯视图，而图3B和3C是其横截面图；
图4A是本发明的半导体器件的俯视图，而图4B和4C是其横截面图；
图5A到5F示出本发明的半导体器件的制造方法；
图6A到6E示出本发明的半导体器件的制造方法；
图7A到7F示出本发明的半导体器件的制造方法；
图8A到8E示出本发明的半导体器件的制造方法；
图9A到9C示出本发明的半导体器件的制造方法；
图10A到10C示出本发明的半导体器件的制造方法；
图11A是本发明的半导体器件的俯视图，而图11B是其横截面图；
图12示出半导体器件的示例性等效电路；
图13示出半导体器件的示例性等效电路；
图14示出半导体器件的示例性等效电路；
图15是本发明的半导体器件的俯视图；
图16A和16B是本发明的半导体器件的横截面图；
图17是本发明的半导体器件的俯视图；
图18A和18B是本发明的半导体器件的横截面图；
图19是半导体器件的示例性电路框图；
图20A到20D是本发明的半导体器件的俯视图；
图21A到21G示出本发明的半导体器件的应用的示例；
图22A到22C示出本发明的半导体器件的应用的示例；
图23A到23E示出本发明的半导体器件的应用的示例；
图24A和24B示出半导体器件的写操作；
图25A和25B示出半导体器件的删除操作和读操作；
图26A是本发明的半导体器件的俯视图，而图26B和26C是其横截面图；以及
图27A是本发明的半导体器件的俯视图，而图27B和27C是其横截面图。
具体实施方式
以下将参考附图详细描述本发明的实施方式。注意，本发明不限于以下描述，且本领域的技术人员可容易地理解可在不背离本发明的精神和范围的情况下进行各种改变和修改。因此，不应将本发明解释为限于以下实施方式中的描述。在以下描述的本发明的结构中，相同的参考标号用于指在不同的附图中相同的部分，并省略了其重复描述。
(实施方式1)
在该实施方式中，将参考附图描述NMOS(N沟道金属氧化物半导体)和CMOS(互补金属氧化物半导体)，作为高度可靠的半导体器件的一个示例，其中可防止诸如栅电极和半导体层之间的短路以及漏电流之类的否则由于半导体层对绝缘层的覆盖缺陷而导致的缺陷。
图1A到1C示出本实施方式的具有NMOS结构的示例性半导体器件。图1A是俯视图，图1B是沿图1A的线Q-R所取的横截面图，而图1C是沿图1A的线S-T所取的横截面图。
在具有用作半导体层的基底膜的绝缘层601的衬底600上，形成包括n沟道薄膜晶体管610a和n沟道薄膜晶体管610b的NMOS结构及绝缘层606。晶体管610a包括含有n型杂质区607a和607b和沟道形成区609a的元件区及栅电极层605a。晶体管610b包括含有n型杂质区608a和608b和沟道形成区609b的元件区和栅电极层605b。栅绝缘层604和绝缘层606在晶体管610a和610b中连续地形成。此外，提供了配线层611a，它是连接到n型杂质区607a的源电极层或漏电极层；配线层611b，它是连接到n型杂质区607b和n型杂质区608a的源电极层和漏电极层；以及配线层611c，它是连接到n型杂质区608b的源电极层或漏电极层。配线层611b电连接晶体管610a和晶体管610b(参见图1A到1C)。
在半导体层中，包括n型杂质区607a和607b及沟道形成区609a的部分地构成晶体管610a的元件区和包括n型杂质区608a和608b及沟道形成区609b的部分地构成晶体管610b的元件区通过第一元件隔离区602(602a到602e)和第二元件隔离区613(613a和613b)和614(614a和614b)互相电绝缘。
图1A到1C示出形成多个n沟道薄膜晶体管的情况。因为晶体管610a的源和漏区是n型杂质区607a和607b，所以分别与n型杂质区607a和607b接触的第二元件隔离区613a和613b被形成为p型杂质区。类似地，因为晶体管610b的源和漏区是n型杂质区608a和608b，所以分别与n型杂质区608a和608b接触的第二元件隔离区614a和614b被形成为p型杂质区。第二元件隔离区613(613a和613b)和614(614a和614b)是p型杂质区，它们可通过添加提供p型导电性的杂质元素(例如，硼(B)、铝(Al)或镓(Ga))来形成。
第一元件隔离区602a、602b和602c被设置成分别与第二元件隔离区613a、613b以及614a和614b接触。至于晶体管610a的元件区和晶体管610b的元件区，如图1B所示，第二元件隔离区613b被设置成与n型杂质区607b接触，第二元件隔离区614a被设置成与n型杂质区608a接触，而第一元件隔离区602b被设置在第二元件隔离区613b和614a之间。参考图1A的俯视图，晶体管610a和610b的元件区分别由第二元件隔离区613和614围绕，而第二元件隔离区613和614由第一元件隔离区602围绕。由此，通过设置第一元件隔离区602和第二元件隔离区613和614，晶体管610a和晶体管610b互相绝缘并由此形成为单独的元件。
在使如图1A到1C所示的具有相同的导电类型的晶体管的元件区绝缘的情况下，也可提供在两元件区之间连续的第二元件隔离区。图27A到27C示出其中第一元件隔离区和第二元件隔离区的位置不同于图1A到1C所示的NMOS结构的那些位置的示例。在图27A到27C中，晶体管610a的元件区和晶体管610b的元件区通过第一元件隔离区622(622a到622d)和第二元件隔离区615(615a到615e)来彼此绝缘。
在图27A到27C中，第二元件隔离区615b是p型杂质区，它在晶体管610a的n型杂质区607b和晶体管610b的n型杂质区608a之间连续地形成。因为n型杂质区607b、作为p型杂质区的第二元件隔离区615b以及n型杂质区608a连续地形成，所以重复地形成PNP和PN结。结果，交替地提供n型杂质区和p型杂质区。因此，具有相同导电类型的杂质区可彼此绝缘。由此，不需要为每一个元件设置第二元件隔离区，且它可以被连续地设置以围绕具有相同的导电类型的多个元件。
图4A到4C示出具有本实施方式的CMOS结构的示例性半导体器件。图4是俯视图，图4B是沿图4A的线A-B所取的横截面图，而图4C是沿图4A的线C-D所取的横截面图。
在具有用作半导体层的基底膜的绝缘层201的衬底200上，形成包括n沟道薄膜晶体管210a和p沟道薄膜晶体管210b的CMOS结构及绝缘层206。晶体管210a包括含有n型杂质区207a和207b和沟道形成区209a的元件区以及栅电极层205a。晶体管210b包括含有p型杂质区208a和208b和沟道形成区209b的元件区以及栅电极层205b。栅绝缘层204和绝缘层206在晶体管210a和210b中连续地形成。此外，提供了配线层211a，它是连接到n型杂质区207a的源电极层或漏电极层；配线层211b，它是连接到n型杂质区207b和p型杂质区208a的源电极层和漏电极层；以及配线层211c，它是连接到p型杂质区208b的源电极层或漏电极层。配线层211b电连接晶体管210a和晶体管210b(参见图4A到4C)。
在半导体层中，包括n型杂质区207a和207b及沟道形成区209a的部分地构成晶体管210a的元件区和包括p型杂质区208a和208b及沟道形成区209b的部分地构成晶体管210b的元件区通过第一元件隔离区202(202a到202e)和第二元件隔离区213(213a和213b)和214(214a和214b)互相电绝缘。
图4A到4C示出形成n沟道薄膜晶体管和p沟道薄膜晶体管的情况。因为晶体管210a的源和漏区是n型杂质区207a和207b，所以分别与n型杂质区207a和207b接触的第二元件隔离区213a和213b被形成为p型杂质区。另一方面，因为晶体管210b的源和漏区是p型杂质区208a和208b，所以分别与p型杂质区208a和208b接触的第二元件隔离区214a和214b被形成为n型杂质区。第二元件隔离区213(213a和213b)是p型杂质区，而第二元件隔离区214(214a和214b)是n型杂质区，它们可通过添加提供n型导电性的杂质元素(例如，磷(P)或砷(As))或提供p型导电性的杂质元素(例如，硼(B)、铝(Al)或镓(Ga))来形成。
第一元件隔离区202a、202b和202c被设置成分别与第二元件隔离区213a、213b和214a以及214b接触。至于晶体管210a的元件区和晶体管210b的元件区，如图4B所示，第二元件隔离区213b被设置成与n型杂质区207b接触，第二元件隔离区214a被设置成与p型杂质区208a接触，而第一元件隔离区202b被设置在第二元件隔离区213b和214a之间。参考图4A的俯视图，晶体管210a和210b的元件区分别由第二元件隔离区213和214围绕，而第二元件隔离区213和214由第一元件隔离区202围绕。由此，通过设置第一元件隔离区202和第二元件隔离区213和214，晶体管210a和晶体管210b互相绝缘并由此形成为单独的元件。
在本实施方式中，为了在绝缘表面上形成多个半导体元件，不将半导体层分为多个岛形半导体层，相反，在一层半导体层中形成使用作半导体元件的多个元件区电绝缘的元件隔离区，即，具有高电阻的第一元件隔离区和与元件区接触并具有与元件区的源和漏区的导电类型相反的导电类型的第二元件隔离区。
多个元件区中的每一个被设置成由第二元件隔离区围绕，第二元件隔离区是具有与元件区的源和漏区的导电类型相反的导电类型的杂质区。此外，作为高电阻区的第一元件隔离区被设置成邻接第二元件隔离区的外侧。因此，晶体管210a的元件区和晶体管210b的元件区通过在元件区之间插入与晶体管210a的元件区接触的第二元件隔离区213b、第一元件隔离区202b以及与晶体管210b的元件区接触的第二元件隔离区214a而被放置得彼此接近。
当晶体管210a和晶体管210b的元件区中的源区和漏区具有相同的导电类型，例如n型杂质区时，两元件区的第二元件隔离区是具有与元件区的导电类型相反的导电类型的p型杂质区。另一方面，当晶体管210a和晶体管210b的元件区中的源和漏区具有相反的导电类型，使得晶体管210a的元件区中的源和漏区是n型杂质区而晶体管210b的元件区中的源和漏区是p型杂质区时，两晶体管的第二元件隔离区相应地具有相反的导电类型，使得晶体管210a的第二元件隔离区是p型杂质区而晶体管210b的第二元件隔离区是n型杂质区。
接近元件区并在其与元件区之间插入了第二元件隔离区的第一元件隔离区通过用不贡献导电率的第一杂质元素选择性地掺杂一半导体层来形成，以使元件彼此电绝缘。注意，在本说明书中，短语“不贡献导电率”意思是增加元素不会提高导电率。
作为不贡献导电率(不提高导电率)的第一杂质元素，可采用选自由氧、氮和碳组成的组的至少一种杂质元素。用不贡献导电率的第一杂质元素掺杂的元件隔离区的导电率被降低，而元件隔离区的电阻增加，因为其结晶度通过对掺杂处的半导体层的物理影响而被降低(该效应也可称为所谓的溅射效应)。因为具有增加的电阻的元件隔离区具有较低的电子场效应迁移率，所以它能将元件区彼此电绝缘。另一方面，未用杂质元素掺杂的区域可用作元件区，因为其中保持了足够高以使该区域用作元件的电子场效应迁移率。
第一元件隔离区的电阻率较佳的是1×1010Ω·cm或更多，且诸如氧、氮或碳之类的第一杂质元素的浓度较佳的是1×1020cm-3或更多且小于4×1022cm-3。
因为第一元件隔离区的结晶度通过添加杂质元素而被降低，所以也可以说第一元件隔离区改变为非晶态。另一方面，因为元件区是结晶半导体层，因此当利用元件区形成半导体元件时，其沟道形成区具有比第一元件隔离区高的结晶度。因此，可获得高电子场效应迁移率作为半导体元件。
作为添加到第一元件隔离区的第一杂质元素，也可采用诸如氩(Ar)、氖(Ne)、氪(Kr)或氙(Xe)之类的稀有气体元素。当除诸如氧、氮或碳之类的元素外还添加具有相对大的量的这一稀有气体元素时，可增大对半导体层的物理影响。因此，可更有效地降低第一元件隔离区的结晶度。
与元件区接触并设置在元件区和第一元件隔离区之间的第二元件隔离区通过用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂半导体层来形成。
元件区包括源区、漏区和沟道形成区。源和漏区是具有一种导电类型的杂质区(例如，或者是n型杂质区或者是p型杂质区)。通过用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂第二元件隔离区，第二元件隔离区被形成为具有与邻接的元件区的源和漏区的导电类型相反的导电类型的杂质区。即，当元件区的源和漏区是n型杂质区时，邻接的第二元件隔离区可被形成为p型杂质区，相反，当元件区的源和漏区是p型杂质区时，邻接的第二元件隔离区可被形成为n型杂质区。彼此邻接的元件区和第二元件隔离区形成PN结。因此，设置在元件区之间的第二元件隔离区可进一步使元件区彼此绝缘。
本发明的特征在于通过在半导体层中形成用于使元件区绝缘的元件隔离区，即作为用不贡献导电率的第一杂质元素掺杂的高电阻区的第一元件隔离区和作为用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂的杂质区的第二元件隔离区，来将一层半导体层隔离成多个元件区。通过本发明，元件区可通过第一元件隔离区和第二元件隔离区产生的影响来互相隔离。因此，可获得较高的元件绝缘/隔离效应。
注意，在本说明书中，元件区包括其中还未形成元件的元件形成区。因此，即使当元件在元件的制造步骤中未完成时(在其它电极层或绝缘层形成前的阶段)，通过作为设置在半导体层中的高电阻区的元件隔离区来与另一个元件形成区绝缘的元件形成区也将称为元件区。
用杂质元素掺杂半导体层来形成第一元件隔离区和第二元件隔离区可通过利用离子注入法、(离子)掺杂法等来进行。
此外，在元件隔离区中，第一杂质元素和第二杂质元素可具有浓度梯度。不必说，可添加第一杂质元素和第二杂质元素使得它们各自以基本均匀的浓度包含在第一元件隔离区和第二元件隔离区中。即，第一元件隔离区中的第一杂质元素的峰值浓度和第二元件隔离区中的第二杂质元素的峰值浓度可被任意地设置。此外，因为第二元件隔离区只需是具有与邻接的元件区的源和漏区的导电类型相反的导电类型的杂质区，所以除提供相反的导电类型的杂质元素外它还可含有提供与邻接的元件区的源和漏区的导电类型相同的导电类型的低浓度的另一种杂质元素。或者，第二元件隔离区还可含有第一杂质元素。在该情况下，第二元件隔离区可通过用第二杂质元素掺杂第一元件隔离区的一部分来形成。
尽管本实施方式示出了NMOS结构和CMOS结构，但可将本发明类似地应用于PMOS结构。在PMOS结构的情况下，元件区的源和漏区是p型杂质区；因此，可用提供n型导电性的第二杂质元素掺杂邻接元件区的元件隔离区以形成n型杂质区。因此，可将本发明应用于NMOS结构、PMOS结构和CMOS结构中的任一种。
参考图1C，栅电极层605在包含于半导体层中的沟道形成区609a、第一元件隔离区602d和602e以及第二元件隔离区613c和613d上形成，并且栅绝缘层604插于该栅电极层与这些区域之间。在本发明中，元件隔离区和元件区被设置在一连续的半导体层中。因此，第一元件隔离区602d和602e、第二元件隔离区613c和613d以及作为沟道形成区609a的元件区是连续的。因此，这些区域的表面是高度平坦的并且没有陡峭的台阶。
类似地，参考图4C，栅电极层205在包含于半导体层中的沟道形成区209a、第一元件隔离区202d和202e以及第二元件隔离区213c和213d上形成，并且栅绝缘层204插于该栅电极层与这些区域之间。在本发明中，元件隔离区和元件区被设置在一连续的半导体层中。因此，第一元件隔离区202d和202e、第二元件隔离区213c和213d以及作为沟道形成区209a的元件区是连续的。因此，这些区域的表面是高度平坦的并且没有陡峭的台阶。
因为栅绝缘层604和204在高度平坦的半导体层上形成，所以半导体层的覆盖度高且膜的形状缺陷很难发生。因此，可防止诸如漏电流和元件区与分别形成于栅绝缘层604和204上的栅电极层605和205之间的短路之类的缺陷。因此，本实施方式中具有NMOS结构和CMOS结构的半导体器件可作为高度可靠的半导体器件来提供，其中可防止诸如栅电极和半导体层之间的短路以及漏电流之类的否则由于半导体层对栅绝缘层的覆盖缺陷而导致的缺陷。
在图1B中，尽管杂质区由在白色背景上的阴影示出，但这并不意味着白色背景部分不用杂质元素掺杂，而是如此示出以使得可直观地理解区域中的杂质元素的浓度分布反映了掩模或掺杂条件。注意，这同样适合本说明书中的其它附图。例如，当用杂质元素不是垂直地而是倾斜地掺杂半导体层的表面时，半导体层的掺杂区不同。
对于具有具有绝缘表面的衬底200，可采用玻璃衬底、石英衬底、蓝宝石衬底、陶瓷衬底、具有形成于其表面上的绝缘层的金属衬底。
对于绝缘层201、栅绝缘层204和绝缘层206，可采用氧化硅、氮化硅、氧氮化硅或氮氧化硅等，并可采用单层结构或两层或三层的叠层结构。注意，在本说明书中，氧氮化硅意思是其中氧的成分比高于氮的成分比的物质。因此，可将其称为含氮氧化硅。类似地，氮氧化硅意思是其中氮的成分比高于氧的成分比的物质。因此，可将其称为含氧氮化硅。
或者，绝缘层201、栅绝缘层204和绝缘层206可利用选自氮化铝、其中氧的成分比高于氮的成分比的氧氮化铝、其中氮的成分比高于氧的成分比的氮氧化铝、氧化铝、金刚石型碳(DLC)、含氮碳、聚硅氮烷以及含有无机绝缘材料的其它物质的材料来形成。还可利用含有硅氧烷的材料。注意，硅氧烷对应于具有Si-O-Si键的材料。硅氧烷具有带有硅(Si)和氧(O)键的骨架结构。作为硅氧烷的取代基，可采用至少含有氢的有机基(例如，烷基或芳基)。或者，可将氟基用作取代基。作为又一种替换，可将至少含有氢基有机基以及氟基两者用作取代基。此外，也可采用诸如光处理的聚苯并噁唑之类的噁唑树脂。
绝缘层201、栅绝缘层204和绝缘层206可通过溅射法、PVD(物理气相沉积)法、诸如低压CVD(LPCVD)或等离子体CVD等CVD(化学气相沉积)法、可选择性地形成图案的微滴排放法、可转移或描绘图案的印刷法(诸如丝网印刷或胶版印刷之类的形成图案的方法)、诸如旋涂之类的涂覆法、浸渍法、分散法等来形成。
用于将膜处理成期望的形状的蚀刻过程可通过利用等离子体蚀刻(干法蚀刻)或湿法蚀刻来进行。等离子体蚀刻适用于处理大面积的衬底。作为蚀刻气体，可采用诸如CF4或NF3之类的氟源气体或诸如Cl2或BCl3之类的氯源气体，且诸如He或Ar之类的惰性气体可适当地混入蚀刻气体中。此外，当蚀刻过程通过大气放电等离子体来进行时，局部放电处理变得可能；因此，不需要在衬底的整个表面上形成掩模层。
此外，栅绝缘层可通过对半导体层进行等离子体处理来形成。通过在氮气氛或氧气氛中进行等离子体处理，例如可将由硅形成的半导体层的表面或其附近氮化或氧化，使得可形成经氮等离子体处理的层或经氧等离子体处理的层。此外，当对栅绝缘层进行等离子体氧化处理或等离子体氮化处理时，可将栅绝缘层的表面改性以使得可获得更致密的栅绝缘层。因此，可抑制诸如针孔之类的缺陷，且可改善半导体器件的特性等。
对于通过等离子体处理的固相氧化处理或固相氮化处理，较佳的是利用由微波(一般是2.45GHz)激发并具有1×1011到1×1013cm-3(包含这两个值)的电子密度以及0.5到1.5eV(包含这两个值)的电子温度的等离子体。这是为了形成致密的绝缘层并通过500℃或更低的温度下的固相氧化处理或固相氮化处理来获得实用的反应速度。
在通过这种等离子体处理氧化半导体层的表面的情况下，等离子体处理在氧气氛(例如，含有氧(O2)或一氧化二氮(N2O)和稀有气体(含有He、Ne、Ar、Kr和Xe中的至少一种)的气氛，或含有氧或一氧化二氮、氢(H2)和稀有气体的气氛)下进行。在通过等离子体处理进行氮化的情况下，等离子体处理在氮气氛(例如，含有氮(N2)和稀有气体(含有He、Ne、Ar、Kr和Xe中的至少一种)的气氛，含有氮、氢和稀有气体的气氛，或含有NH3和稀有气体的气氛)下进行。作为稀有气体，例如可采用Ar。或者，也可使用Ar或Kr的混合气体。注意，等离子体处理包括用于半导体层、绝缘层或导电层的氧化处理、氮化处理、氧氮化处理、氢化处理和表面改性处理。当等离子体通过引入微波而被激发时，可生成具有低电子温度(3eV或更低，较佳的是1.5eV或更低)和高电子密度(1×1011cm-3或更高)的等离子体。以由高密度等离子体产生的氧基(可包括OH基)和/或氮基(可包括NH基)，可氧化或氮化半导体层的表面。当等离子体处理气体与诸如氩之类的稀有气体混和时，氧基或氮基可通过稀有气体的激发的核素来有效地生成。
通过如半导体层的典型示例那样由等离子体处理来氧化硅层的表面，可形成没有变形界面的致密氧化物层。此外，通过由等离子体处理进一步氮化氧化物层的表面来形成氮化物层以便用氮代替最外面的表面的氧，可获得更致密的膜。因此，可形成具有高耐受电压的绝缘层。
注意，本发明中的等离子体处理以晶体管的电特性不受到不利影响的条件来进行。
此外，即使在形成构成半导体器件的衬底、绝缘层、层间绝缘层或其它绝缘层、导电层等之后，也可在衬底、绝缘层或层间绝缘层的表面上进行等离子体氧化处理或等离子体氮化处理。通过由等离子体处理氧化或氮化绝缘层的表面，可对绝缘层的表面改性，使得可形成比通过CVD法或溅射法形成的绝缘层更致密的绝缘层。因此，可抑制诸如针孔之类的缺陷，并可改善半导体器件的特性等。还可对诸如栅电极层、源配线层和漏配线层之类的导电层进行上述等离子体处理。在该情况下，可氧化或氮化该层的表面或表面的附近。
半导体层较佳地利用单晶半导体或多晶半导体来形成。例如，半导体层可通过使由溅射法、等离子体CVD法或低压CVD法在衬底的整个表面上形成的半导体层结晶来获得。半导体材料较佳的是硅，且也可采用硅锗半导体。半导体层的结晶可通过激光结晶法、利用快速热退火(RTA)或退火炉的热结晶法、利用促进结晶的金属元素的结晶法或者其组合来进行。
可用p型杂质掺杂半导体层。作为p型杂质，例如使用硼，并可添加该杂质以便以约5×1015至1×1016原子/cm3的浓度被包含在半导体层中。这是为了控制晶体管的阈值电压，且杂质可通过添加到沟道形成区209a和209b而有效地起作用。
注意，晶体管的配线层和栅电极层可利用诸如氧化铟锡(ITO)、通过将氧化铟与氧化锌(ZnO)混和获得的IZO(氧化铟锌)或氧化铟和氧化硅(SiO2)的混合物；有机铟；有机锡；含有氧化钨的氧化铟；含有氧化钨的氧化铟锌；含有氧化钛的氧化铟；含有氧化钛的氧化铟锡；诸如钨(W)、钼(Mo)、锆(Zr)、铪(Hf)、钒(V)、铌(Nb)、钽(Ta)、铬(Cr)、钴(Co)、镍(Ni)、钛(Ti)、铂(Pt)、铝(Al)、铜(Cu)或银(Ag)等金属；金属的合金；或金属的氮化物等导电材料来形成。
本发明不限于该实施方式，且薄膜晶体管可具有其中在一个薄膜晶体管中形成一个沟道形成区的单栅结构、其中形成两沟道形成区的双栅结构以及其中形成三沟道形成区的三栅结构中的任何一种。此外，在外围驱动电路区中的薄膜晶体管也可具有单栅结构、双栅结构和三栅结构中的任一种。
因此，当采用本发明时，可将半导体层隔离成多个元件区而不分割成岛形，且不产生由半导体层的末端导致的台阶。因此，因为栅绝缘层形成于平面半导体层上，所以可改进半导体层的覆盖率。因此，可提供高度可靠的半导体器件以及该半导体器件的制造方法，其中可防止诸如栅电极层和半导体层之间的短路以及漏电流之类的否则由于半导体层对栅绝缘层的覆盖缺陷导致的缺陷。因此，半导体器件的进一步小型化和更高的集成是可能的，且可获得半导体器件的更高性能。此外，因为可减小诸如膜的形状缺陷之类的缺陷，所以在制造过程中能以高成品率来制造半导体器件。
(实施方式2)
在本实施方式中，参考附图描述了一种非易失性半导体存储器，作为其中可防止诸如电极层和半导体层之间的短路以及漏电流之类的否则由于半导体层对绝缘层的覆盖缺陷导致的缺陷的高度可靠的半导体器件的示例。
非易失性存储元件在结构上类似于MOSFET(金属氧化物半导体场效应晶体管)，并在沟道形成区上具有能够长时间累积电荷的区域。因为这一电荷累积区在绝缘层上形成并与周围的区域电绝缘，所以它也可称为浮置栅电极层。此外，因为浮置栅电极层具有累积电荷的功能，所以它也称为电荷累积层。在本说明书中，包括浮置栅电极层的电荷累积层主要称为电荷累积层。在浮置栅电极层上，进一步设置了控制栅电极层，并且一绝缘层插入在这两者之间。
在具有以上结构的所谓的浮置栅非易失性半导体存储器中，电荷通过施加到控制栅电极层的电压累积到电荷累积层中或从中释放。即，通过将电荷注入到电荷累积层/从电荷累积层中释放电荷，可将数据存储到存储器中或从中删除。具体地，电荷向电荷累积层的注入/从电荷累积层的释放可通过在控制栅电极层和其中形成沟道形成区的半导体层之间施加高电压来进行。此时，认为Fowler-Nordheim(F-N)隧道电流(在NAND型的情况下)或热电子(在NOR型的情况下)流过沟道形成区上的绝缘层。因此，该绝缘层也称为隧道绝缘层。
图2A到2C示出一示例性半导体器件，它在本实施方式中是非易失性半导体存储器。图2A是俯视图，图2B是沿图2A的线E-F所取的横截面图，而图2C是沿图2A的线G-H所取的横截面图。
在具有用作半导体层的基底膜的绝缘层251的衬底250上，形成作为非易失性存储元件的存储元件270及绝缘层258。存储元件270包括含有高浓度杂质区261a和261b、低浓度杂质区262a和262b以及沟道形成区253的元件区；第一绝缘层254；电荷累积层271；第二绝缘层256；控制栅电极层272；以及配线层259a和259b。第二元件隔离区273a和273b被形成为与元件区接触，而第一元件隔离区252a和252b被设置成分别邻近第二元件隔离区273a和273b的外侧(参见图2A到2C)。
高浓度杂质区261a和261b以及低浓度杂质区262a和262b含有提供n型导电性的杂质元素(例如，磷(P)或砷(As))作为提供一种导电类型的杂质元素。高浓度杂质区261a和261b是用作存储元件的源和漏的区域。
在半导体层中，包括高浓度杂质区261a和261b、低浓度杂质区262a和262b以及沟道形成区253的元件区通过周围的第二元件隔离区273(273a到273d)和第一元件隔离区252(252a到252d)来与其它存储元件电绝缘。
在本实施方式中，为了在绝缘表面上形成多个半导体元件，不将半导体层分成多个岛形半导体层，相反，在一层半导体层中形成使用作半导体元件的多个元件区电绝缘的元件隔离区，即，具有高电阻的第一元件隔离区和与元件区接触并具有与元件区的源和漏区的导电类型相反的导电类型的第二元件隔离区。
多个元件区中的每一个被设置成由第二元件隔离区围绕，第二元件隔离区是具有与元件区的源和漏区的导电类型相反的导电类型的杂质区。此外，作为高电阻区的第一元件隔离区被设置成邻接第二元件隔离区的外侧。因此，第一元件区和第二元件区通过在第一元件区和第二元件区之间插入与第一元件区接触的第二元件隔离区、第一元件隔离区以及与第二元件区接触的第二元件隔离区而被放置成彼此接近。
当第一元件区和第二元件区的源区和漏区具有相同的导电类型，例如n型杂质区时，两元件区的第二元件隔离区是具有与元件区的导电类型相反的导电类型的p型杂质区。另一方面，当第一元件区和第二元件区具有相反的导电类型，使得第一元件区的源和漏区是n型杂质区而第二元件区的源和漏区是p型杂质区时，两元件区的第二元件隔离区相应地具有相反的导电类型，使得第一元件区的第二元件隔离区是p型杂质区而第二元件区的第二元件隔离区是n型杂质区。
接近元件区并且在其与元件区之间插入了第二元件隔离区的第一元件隔离区通过用不贡献导电率的第一杂质元素选择性地掺杂一连续的半导体层来形成，以使元件区彼此电绝缘。
作为不贡献导电率(不提高导电率)的第一杂质元素，可采用选自由氧、氮和碳组成的组的至少一种杂质元素。用不贡献导电率的第一杂质元素掺杂的元件隔离区的导电率被降低，而元件隔离区的电阻增加，因为其结晶度通过对掺杂处的半导体层的物理影响而被降低(该效应也可称为所谓的溅射效应)。因为具有增加的电阻的元件隔离区具有较低的电子场效应迁移率，所以它能将元件区互相电绝缘。另一方面，未用杂质元素掺杂的区域可用作元件区，因为在其中保持了足够高以使该区域用作元件的电子场效应迁移率。
第一元件隔离区的电阻率较佳的是1×1010Ω·cm或更多，而诸如氧、氮或碳之类的第一杂质元素的浓度较佳的是1×1020cm-3或更多且小于4×1022cm-3。
因为第一元件隔离区的结晶度通过添加杂质元素而被降低，所以也可以说第一元件隔离区改变为非晶态。另一方面，因为元件区是结晶半导体层，因此当利用元件区形成半导体元件时，其沟道形成区具有比第一元件隔离区高的结晶度。因此，可获得高的电子场效应迁移率作为半导体元件。
作为添加到第一元件隔离区的第一杂质元素，也可采用诸如氩(Ar)、氖(Ne)、氪(Kr)或氙(Xe)之类的稀有气体元素。当除诸如氧、氮或碳之类的元素外还添加了具有相对大的量的这一稀有气体元素时，可增大对半导体层的物理影响。因此，可更有效地降低第一元件隔离区的结晶度。
与元件区接触并设置在元件区和第一元件隔离区之间的第二元件隔离区通过用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂半导体层来形成。
元件区包括源区、漏区和沟道形成区。源和漏区是具有一种导电类型的杂质区(例如，或者是n型杂质区或者是p型杂质区)。通过用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂第二元件隔离区，第二元件隔离区被形成为具有与邻接的元件区的源和漏区的导电类型相反的导电类型的杂质区。即，当元件区的源和漏区是n型杂质区时，邻接的第二元件隔离区可被形成为p型杂质区，相反，当元件区的源和漏区是p型杂质区时，邻接的第二元件隔离区可被形成为n型杂质区。彼此相邻的元件区和第二元件隔离区形成PN结。因此，设置在元件区之间的第二元件隔离区可进一步使元件区彼此绝缘。
本发明的特征在于通过在半导体层中形成用于使元件区绝缘的元件隔离区，即作为用不贡献导电率的第一杂质元素掺杂的高电阻区的第一元件隔离区和作为用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂的杂质区的第二元件隔离区，来将一层半导体层隔离成多个元件区。通过本发明，元件区可通过由第一元件隔离区和第二元件隔离区产生的效果来互相隔离。因此，可获得较高的元件绝缘/隔离效应。
用杂质元素掺杂半导体层来形成第一元件隔离区和第二元件隔离区可通过利用离子注入法、(离子)掺杂法等来进行。
此外，在元件隔离区中，第一杂质元素和第二杂质元素可具有浓度梯度。不必说，可添加第一杂质元素和第二杂质元素使得它们各自以基本均匀的浓度被包含在第一元件隔离区和第二元件隔离区中。即，第一元件隔离区中的第一杂质元素的峰值浓度和第二元件隔离区中的第二杂质元素的峰值浓度可被任意地设置。此外，因为第二元件隔离区只需是具有与邻接的元件区的源和漏区的导电类型相反的导电类型的杂质区，所以除提供相反的导电类型的杂质元素外它还可含有提供与邻接的元件区的源和漏区相同的导电类型的低浓度的另一种杂质元素。或者，第二元件隔离区还可含有第一杂质元素。在该情况下，第二元件隔离区可通过用第二杂质元素来掺杂第一元件隔离区的一部分而形成。
图2A到2C示出形成多个存储元件的情况。因为第二元件隔离区273(273a到273d)被设置成与高浓度n型杂质区261a和261b接触，所以第二元件隔离区273可通过用提供p型导电性的杂质元素(例如，硼(B)、铝(Al)或镓(Ga))作为提供与高浓度n型杂质区261a和261b的导电类型相反的导电类型的第二杂质元素掺杂而被形成为p型杂质区。
参考图2C，控制栅电极层272形成于包含在半导体层中的沟道形成区253、第一元件隔离区252c和252d以及第二元件隔离区273c和273d上，且第一绝缘层254、电荷累积层271和第二绝缘层256插入在该控制栅电极层与这些区域之间。在本发明中，元件隔离区和元件区被设置在一连续的半导体层中。因此，第一元件隔离区252c和252d、第二元件隔离区273c和273d以及沟道形成区253是连续的。因此，区域的表面是高度平坦的并且没有陡峭的台阶。
因为第一绝缘层254形成于高度平坦的半导体层上，所以半导体层的覆盖率很高，且膜的形状缺陷很难发生。因此，可防止诸如漏电流和沟道形成区与形成于第一绝缘层254上的电荷累积层271之间的短路之类的缺陷。因此，本实施方式中作为非易失性半导体存储器的半导体器件可被形成为高度可靠的半导体器件，其中可防止诸如电荷累积层和半导体层之间的短路以及漏电流之类的否则由于半导体层对绝缘层254的覆盖缺陷导致的缺陷。
尽管图2A到2C示出了其中半导体层中的元件区在G-H线方向上比电荷累积层271窄而在E-F线方向上比控制栅电极层272宽的示例，但本发明不限于此。图26A到26C和3A到3C示出元件区、电荷累积层以及控制栅电极层的尺寸的其它组合。注意，在图3A到3C和图26A到26C中除电荷累积层和控制栅电极层以外的组件与图2A到2C中的相同。因此，它们由与图2A到2C中相同的参考标号指示，且省略了其重复的描述。
在图26A到26C中的存储元件290中，半导体层中的元件区在G-H线方向上具有与电荷累积层291基本相同的宽度，而在E-F线方向上比控制栅电极层292宽。因此，在图26B中，重叠并且其间插入了第二绝缘层256的电荷累积层291的末端和控制栅电极层292的末端大致上互相对应。在图26C中，重叠并且其间插入了第一绝缘层254的元件区中的沟道形成区253的末端和电荷累积层291的末端大致上互相对应。
在图3A到3C中的存储元件280中，半导体层中的元件区在G-H线方向上比电荷累积层281宽而在E-F线方向上比控制栅电极层282宽。因此，在图3B中，设置在第二绝缘层256之下的电荷累积层281的末端位于控制栅电极层282的末端内侧。在图3C中，设置在第一绝缘层254之下的沟道形成区253的末端位于沟道累积层281的末端外侧。
由此，通过组合具有各种尺寸的元件区、电荷累积层以及控制栅电极层，可控制由电荷累积层、之间的第二绝缘层256以及控制栅电极层形成的电容，还可控制由电荷累积层、第一绝缘层254以及半导体层形成的电容。因此，也可控制施加到其上的电压值。
对于层间绝缘层258，可采用氧化硅、氮化硅、氧氮化硅、氮氧化硅等，并可采用单层结构或两层或三层的叠层结构。注意，在本说明书中，氧氮化硅意思是其中氧的成分比高于氮的成分比的物质。因此，也可将其称为含氮氧化硅。类似地，氮氧化硅意思是其中氮的成分比高于氧的成分比的物质。因此，也可将其称为含氧氮化硅。
或者，层间绝缘层258可利用选自氮化铝、其中氧的成分比高于氮的成分比的氧氮化铝、其中氮的成分比高于氧的成分比的氮氧化铝、氧化铝、金刚石型碳(DLC)、含氮碳、聚硅氮烷以及含有无机绝缘材料的其它物质的材料来形成。还可利用含有硅氧烷的材料。注意，硅氧烷对应于具有Si-O-Si键的材料。硅氧烷具有硅(Si)和氧(O)键的骨架结构。作为硅氧烷的取代基，可采用至少含有氢的有机基(例如，烷基或芳基)。或者，可将氟基用作取代基。作为又一种替换，可将至少含有氢的有机基和氟基两者用作取代基。此外，可采用诸如光处理的聚苯并噁唑之类的噁唑树脂。
层间绝缘层258可通过溅射法、PVD(物理气相沉积)法、诸如低压CVD(LPCVD)或等离子体CVD等CVD(化学气相沉积)法、可选择性地形成图案的微滴排放法、可转移或描绘图案的印刷法(诸如丝网印刷或胶版印刷之类的形成图案的方法)、诸如旋涂之类的涂覆法、浸渍法、分散法等来形成。
用于将薄膜处理成期望的形状的蚀刻过程可通过利用等离子体蚀刻(干法蚀刻)或湿法蚀刻来进行。等离子体蚀刻适用于处理大面积的衬底。作为蚀刻气体，可采用诸如CF4或NF3之类的氟源气体或诸如Cl2或BCl3之类的氯源气体，且诸如He或Ar之类的惰性气体可适当地混入蚀刻气体中。此外，当蚀刻过程通过大气放电等离子体来进行时，局部放电处理变得可能；因此，不需要在衬底的整个表面上形成掩模层。
半导体层较佳地利用单晶半导体或多晶半导体来形成。例如，半导体层可通过使由溅射法、等离子体CVD法或低压CVD法在衬底的整个表面上形成的半导体层结晶来获得。半导体材料较佳的是硅，且也可采用硅锗半导体。半导体层的结晶可通过激光结晶法、利用快速热退火(RTA)或退火炉的热结晶法、利用促进结晶的金属元素的结晶法或者其组合来进行。
可用p型杂质掺杂半导体层。作为p型杂质，例如使用硼，且可添加该杂质以便以约5×1015至1×1016原子/cm3的浓度包含在半导体层中。这是为了控制半导体元件的阈值电压，且杂质可通过添加到沟道形成区253来有效地起作用。
第一绝缘层254可利用氧化硅或氧化硅或氮化硅的叠层结构来形成。尽管第一绝缘层254可通过由等离子体CVD法或低压CVD法沉积绝缘层来形成，但它较佳地通过用等离子体处理的固相氧化或固相氮化形成。这是因为通过等离子体处理氧化或氮化半导体层而形成的绝缘层具有致密的膜质量、高的耐受电压和高可靠性。因为第一绝缘层254用作用于向电荷累积层271、281和291注入电荷的隧道绝缘层，所以它较佳地如以上所示的绝缘层一样强。第一绝缘层254较佳地被形成为1至20nm的厚度，较佳的是3至6nm。例如，假设栅长度是600nm，则第一绝缘层254可被形成为3至6nm的厚度。
对于通过等离子体处理的固相氧化处理或固相氮化处理，较佳的是利用由微波(一般是2.45GHz)激发的并具有1×1011到1×1013cm-3(包含这两个值)的电子密度、0.5到1.5eV(包含这两个值)的电子温度的等离子体。这是为了形成致密的绝缘层并通过500℃或更低的温度下的固相氧化处理或固相氮化处理获得实用的反应速度。
在通过这种等离子体处理来氧化半导体层的表面的情况下，等离子体处理在氧气氛(例如，含有氧(O2)或一氧化二氮(N2O)和稀有气体(含有He、Ne、Ar、Kr和Xe中的至少一种)的气氛，或含有氧或一氧化二氮、氢气(H2)和稀有气体的气氛)下进行。同时，在通过等离子体处理进行氮化的情况下，等离子体处理在氮气氛(例如，含有氮(N2)和稀有气体(含有He、Ne、Ar、Kr和Xe中的至少一种)的气氛，含有氮、氢和稀有气体的气氛，或含有NH3和稀有气体的气氛)下进行。作为稀有气体，例如可采用Ar。或者，也可使用Ar和Kr的混合气体。注意，等离子体处理包括用于半导体层、绝缘层或导电层的氧化处理、氮化处理、氧氮化处理、氢化处理和表面改性处理。当等离子体通过引入微波而被激发时，可生成具有低电子温度(3eV或更低，较佳的是1.5eV或更低)和高电子密度(1×1011cm-3或更高)的等离子体。用由高密度等离子体产生的氧基(可包括OH基)和/或氮基(可包括NH基)，可氧化或氮化半导体层的表面。当等离子体处理气体与诸如氩之类的稀有气体混和时，氧基或氮基可通过稀有气体的激发的核素来有效地生成。
参考图2A到2C，作为通过等离子体处理形成的第一绝缘层254的较佳示例，进行以下步骤：通过氧气氛下的等离子体处理在半导体层上形成3至6nm厚的氧化硅层，并通过氮气氛下的等离子体处理在氧化硅层的表面上形成经氮等离子体处理的层。具体地，通过氧气氛下的等离子体处理在半导体层上形成3至6nm厚的氧化硅层。随后通过在氮气氛下进行等离子体处理，在氧化硅层的表面上或表面的附近设置含有高浓度的氮的经氮等离子体处理的层。注意，表面的附近意思是离氧化硅层的表面约0.5至1.5nm深的区域。例如，通过在氮气氛下进行等离子体处理，获得了其中氧化硅层在距离表面约1nm深的区域中含有20到50原子％的氮的一种结构。
通过经等离子体处理来氧化作为半导体层的典型示例的硅层的表面，可形成没有变形界面的致密的氧化物层。此外，通过由等离子体处理进一步氮化氧化物层的表面形成氮化物层以便用氮代替最外面的表面的氧，可获得更致密的膜。因此，可形成具有高耐受电压的绝缘层。
在任何情况中，通过利用经等离子体处理的上述固相氧化处理或固相氮化处理，即使在使用具有700℃或更低的允许温度极限的玻璃衬底时，也可获得与在950至1050℃的温度下形成的热氧化膜基本相同的绝缘层。即，可形成具有与非易失性存储元件的隧道绝缘层一样的高可靠性的隧道绝缘层。
电荷累积层271、281和291中的每一层在第一绝缘层254上形成。电荷累积层271、281和291中的每一层可被设置为单层或多层的叠层。
注意，作为用于形成电荷累积层271、281和291的半导体材料，一般可采用硅、硅的化合物、锗、或锗的化合物。作为硅的化合物，可采用氮化硅、氮氧化硅、碳化硅、含有10原子％或更多的锗、金属氮化物、金属氧化物的硅锗等。作为锗的化合物的典型示例，可给出硅锗，在该情况下，相对于硅较佳地含有10原子％或更多的锗。
尽管为了累积电荷的目的将用作浮置栅的电荷累积层应用于根据本发明的非易失性半导体存储器，但可采用具有类似的功能的任何其它材料。例如，可采用含有锗的三元化合物半导体，或者可将半导体材料氢化。或者，作为具有非易失性存储器元件的电荷累积层的功能的材料，可采用锗的或锗的化合物的氧化物或氮化物。
或者，电荷累积层271、281和291可利用金属氧化物或金属氮化物来形成。作为金属氮化物，可采用氮化钽、氮化钨、氮化钼、氮化钛等。作为金属氧化物，可采用氧化钽、氧化钛、氧化锡等。
也可形成具有上述材料的叠层结构的电荷累积层271、281和291。当由上述的硅、硅的化合物、金属氮化物或金属氧化物制成的层在由锗或锗的化合物制成的层上形成时，上层可在制造过程中用作具有耐水性质或耐化学药品性质的阻挡层。因此，在光刻、蚀刻和清洗过程中衬底的处理变得容易，并因此可提高生产率。即，可便于电荷累积层的处理。
第二绝缘层256可通过低压CVD法或等离子体CVD法，利用氧化硅、氧氮化硅(SiOxNy，其中x＞y＞0)、氮化硅(SiNx)、氮氧化硅(SiNxOy，其中x＞y＞0)等来形成为单层或多层。或者，第二绝缘层256可利用氧化铝(AlOx)、氧化铪(HfOx)或氧化钽(TaOx)来形成。第二绝缘层256被形成为1至20nm的厚度，较佳的是5至10nm。例如，第二绝缘层256可通过沉积3nm厚的氮化硅层并在其上沉积5nm厚的氧化硅层来形成。或者，第二绝缘层256可通过使电荷累积层271、281和291的表面受到等离子体氮化处理并由此形成氮化物膜(例如，在硅用于电荷累积层271、281和291的情况下的氮化硅)来形成。在任一种情况下，通过将氮化物膜用于与电荷累积层271、281和291接触的第一绝缘层254(上面的经氮等离子体处理的层)和第二绝缘层256(下面的氮化硅层)中的一层或两层，可防止电荷累积层271、281和291被氧化。
控制栅电极层272、282和292较佳地由选自钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铬(Cr)、铌(Nb)等的金属或含有这一金属作为主要成分的合金材料或化合物材料形成。此外，还可采用以诸如磷之类的杂质元素掺杂的多晶硅。此外，控制栅电极层272、282和292可被形成为具有单层或多层，例如，金属氮化物层和上述金属层的叠层。作为金属氮化物，可采用氮化钨、氮化钼或氮化钛。通过设置金属氮化物层，可提高对第二绝缘层256的粘附性，从而可防止控制栅电极层272、282和292从第二绝缘层256剥离。当诸如氮化钽之类的具有高功函的金属氮化物用于控制栅电极层272、282和292时，第一绝缘层254可通过与第二绝缘层256的协同效应来形成得较厚。
配线层259a和259b可利用诸如氧化铟锡(ITO)、通过将氧化铟与氧化锌(ZnO)混和获得的IZO(氧化铟锌)或氧化铟和氧化硅(SiO2)的混合物；有机铟；有机锡；含有氧化钨的氧化铟；含有氧化钨的氧化铟锌；含有氧化钛的氧化铟；含有氧化钛的氧化铟锡；诸如钨(W)、钼(Mo)、锆(Zr)、铪(Hf)、钒(V)、铌(Nb)、钽(Ta)、铬(Cr)、钴(Co)、镍(Ni)、钛(Ti)、铂(Pt)、铝(Al)、铜(Cu)或银(Ag)等金属；金属的合金；或金属的氮化物等导电材料来形成。
作为用于将电子注入到电荷累积层的方法，有利用热电子的方法或利用F-N隧道电流的方法。在利用热电子的情况下，将正电压施加到控制栅电极层并将高压施加到漏以生成热电子。因此，可将热电子注入到电荷累积层中。在利用F-N隧道电流的情况下，将正电压施加到控制栅电极层使得电子通过F-N隧道电流从半导体层注入到电荷累积层中。
作为利用本发明的半导体器件的示例，可给出具有非易失性存储元件的非易失性半导体存储器件的各种模式。图12示出非易失性存储单元阵列的示例性等效电路。存储1位数据的存储单元MS01包括选择晶体管S01和非易失性存储元件M01。选择晶体管S01串联连接在位线BL0和非易失性存储元件M01之间，而选择晶体管S01的栅极连接到字线WL1。非易失性存储元件M01的栅极连接到字线WL11。当将数据写入到非易失性存储元件M01时，将字线WL1和位线BL0设置为H电平，将位线BL1设置为L电平，并将高电压施加到字线WL11，使得电荷如以上所述地累积在电荷累积层中。当删除数据时，可将字线WL1和位线BL0设置为H电平，并可将负极性的高电压施加到字线WL11。
在该存储单元MS01中，当选择晶体管S01和非易失性存储元件M01各自利用通过设置用杂质元素掺杂的元件隔离区来隔离在绝缘表面上连续形成的半导体层而形成的元件区30和32来形成时，可防止与其它选择晶体管或非易失性存储元件的相互干扰。此外，因为包含在存储单元MS01中的选择晶体管S01和非易失性存储元件M01都是n沟道晶体管，所以当这两个元件利用一个元件区来形成时，可省略用于连接这两个元件的配线。
图13示出其中非易失性存储元件连接到位线的NOR型存储单元阵列的等效电路。在该存储单元阵列中，字线WL和位线BL被设置成互相交叉，且非易失性存储元件被设置在每一个交叉部分中。在NOR型存储单元阵列中，各个非易失性存储元件的漏极连接到位线BL，而非易失性存储元件的源极共同连接到源线SL。
同样在该情况中，当存储单元MS01中的非易失性存储元件M01利用通过设置用杂质元素掺杂的元件隔离区来隔离在绝缘表面上连续形成的半导体层而形成的元件区32来形成时，可在不将半导体层分成多个岛形半导体层的情况下防止与其它非易失性存储元件的互相干扰。此外，当将多个非易失性存储元件(例如图13中所示的M01到M23)视为一个块，且一个块中的非易失性存储元件利用通过设置用杂质元素掺杂的元件隔离区来隔离在绝缘表面上连续形成的半导体层而形成的元件区来形成时，删除操作可以按每一块来进行。
NOR型存储单元阵列的工作如下。在数据写入时，将源线SL设置成0V，将高电压施加到被选中以写入数据的字线WL，并将对应于数据“0”或“1”的电位施加到位线BL。例如，将对应于“0”的H电平电位或对应于“1”的L电平电位施加到位线BL。在接收要写入数据“0”的H电平电位的非易失性存储元件中，热电子在漏极附近生成然后被注入到电荷累积层中。在写入数据“1”时，这种电子注入不发生。
在接收数据“0”的存储单元中，由于漏极和源极之间的强横向电场而在漏极附近生成的热电子被注入到电荷累积层中。其中阈值电压随着电子被注入到电荷累积层中而增加的结果状态对应于“0”。当写入“1”数据时，不生成热电子，并且保持阈值电压仍然保持为低且没有电子被注入到电荷累积层的状态，即删除状态。
当删除数据时，将约10V的正电压施加到源线SL，并将位线BL设置成浮置状态。然后，通过将负极性的高电压施加到字线WL(将负极性的高电压施加到控制栅极)，从电荷累积层中提取电子。因此，得到具有数据“1”的删除状态。
数据读取通过以下步骤进行：将源线SL设置为0V，将位线BL设置为约0.8V，将设置在数据“0”和“1”的阈值电压之间的中间值的读电压施加到选中的字线WL，并利用连接到位线BL的读出放大器来判断吸入非易失性存储元件的电流是否存在。
图14示出NAND型存储单元阵列的等效电路。位线BL连接到具有多个串联连接的非易失性存储元件的NAND型单元NS1。多个NAND型单元形成一个块BLK。图14中所示的块BLK1具有32条字线(字线WL0到WL31)。位于与块BLK1相同的行中的非易失性存储元件共同连接到对应行的字线上。
在该情况下，因为选择晶体管S1和S2以及非易失性存储元件M0到M31串联连接，所以这些元件可通过利用一个半导体层34来一起形成。因此，可省略用于连接非易失性存储元件的配线，并可提高集成度。此外，邻接的NAND型单元的隔离可容易地进行。可分离地形成NAND型单元的选择晶体管S1和S2的半导体层36以及半导体层38。当进行从非易失性存储元件M0到M31的电荷累积层中提取电荷的删除操作时，该删除操作可以按每NAND型单元来进行。此外，也可通过使用一个半导体层40来形成共同连接到一条字线(例如，在M30的行中)的非易失性存储单元。
在将NAND型单元NS1设置成删除状态(即，其中NAND型单元NS1中的每一个非易失性存储元件的阈值电压被设置为负值的状态)后进行写入操作。写入从源线SL侧上的非易失性存储元件M0开始顺序地进行。以下示例性地描述了对非易失性存储元件M0的数据写入。
图24A示出写入“0”的情况。通过将例如Vcc(电源电压)施加到选择栅极线SG2来使选择晶体管S2导通，并将位线BL设置为0V(接地电压)。通过将选择栅极线SG1设置为0V来使选择晶体管S1截止。接着，将连接到非易失性存储元件M0的字线WL0设置为高电压Vpgm(约20V)，并将其它字线设置为中间电压Vpass(约10V)。因为位线BL的电压是0V，所以所选择的非易失性存储元件M0的沟道形成区的电位也是0V。因此，字线WL0和非易失性存储元件M0的沟道形成区之间有大的电位差，并且因此，由于如上所述的F-N隧道电流，电子被注入到非易失性存储元件M0的电荷累积层中。因此，非易失性存储元件M0的阈值电压具有正值(写入“0”的状态)。
另一方面，在写入“1”的情况下，如图24B所示将位线BL设置为例如Vcc(电源电压)。因为选择栅极线SG2具有电压Vcc，所以当其栅极电压是Vth(选择晶体管S2的阈值电压)＞Vcc时，选择晶体管S2截止。因此，非易失性存储元件M0的沟道形成区成为浮置状态。接着，当将高电压Vpgm(20V)施加到字线WL0并将中间电压Vpass(10V)施加到其它字线时，非易失性存储元件M0的沟道形成区的电压通过每一字线和沟道形成区的电容性耦合而从Vcc-Vth增加到例如8V。尽管沟道形成区的电压增加，但与写入“0”的情况不同，字线WL0和非易失性存储元件M0的沟道形成区之间有小的电位差。因此，由于F-N隧道电流向非易失性存储元件M0的电荷累积层的电子注入没有发生。因此，非易失性存储元件M01的阈值电压保持为负值(写入“1”的状态)。
在进行删除操作的情况下，如图25A所示，将负极性的高电压(Vers)施加到选中的字线(WL0)，将电压Von(例如，3V)施加到未选中的非易失性存储元件的字线WL、选择栅极线SG1以及选择栅极线SG2，并将开路电压Vopen(0V)施加到位线BL和源线SL。然后，可如以上实施方式所述释放选中的非易失性存储元件的电荷累积层中的电子。结果，选中的非易失性存储元件的阈值电压在负方向上偏移。
在图25B所示的读操作中，连接到被选中以读出数据的非易失性存储元件M0的字线WL0被设置为电压Vr(例如，0V)，而连接到未选中的非易失性存储元件的字线WL1到WL31以及选择栅极线SG1和SG2被设置为略高于电源电压的中间电压Vread。即，如图13所示，除选中的非易失性存储元件外的其它非易失性存储元件用作转换晶体管。因此，检测是否有电流流入被选中以读出数据的非易失性存储元件M0。即，当存储在非易失性存储元件M0中的数据是“0”时，非易失性存储元件是截止的；因此，位线B1不被放电。另一方面，当存储在非易失性存储元件M0中的数据是“1”时，非易失性存储元件M0是导通的；因此，位线BL被放电。
图19示出非易失性半导体存储器件的电路框图的示例。在该非易失性半导体存储器件中，存储单元阵列52和外围电路54在同一衬底上形成。存储单元阵列52具有图12、13或14所示的构造。外围电路54具有以下的构造。
用于选择字线的行解码器62和用于选择位线的列解码器64被设置在存储单元阵列52的周围。将地址通过地址缓冲器56传送到控制电路58，并将内部行地址信号和内部列地址信号分别传送到行解码器62和列解码器64。
为了写入或删除数据，采用通过使电源电位升压而获得的电位。因此，设置了由控制电路58根据工作模式控制的升压电路60。将升压电路60的输出分别通过行解码器62和列解码器64提供给字线WL和位线BL。将从列解码器64输出的数据输入到读出放大器66。由读出放大器66读出的数据被保持在数据缓冲器68中，且该数据通过控制电路58的控制而被随机地访问。然后，访问的数据通过数据输入/输出缓冲器70输出。同时，将要写入的数据在通过数据输入/输出缓冲器70输入后一次保持在数据缓冲器68中，然后通过控制电路58的控制传输到列解码器64。
由此，在该非易失性半导体存储器件中，存储单元阵列52需要使用不同于电源电位的电位。因此，期望的是至少存储单元阵列52和外围电路54互相电绝缘。
因此，当采用本发明时，可将半导体层隔离成多个元件区而不分割成岛形，且不产生由半导体层的末端导致的台阶。因此，栅绝缘层可形成于平坦的半导体层上，且可改进半导体层的覆盖。因此，可提供作为高度可靠的非易失性半导体存储器件的半导体器件以及该半导体器件的制造方法，其中可防止诸如电荷累积层、控制栅电极层和半导体层之间的短路以及漏电流之类的否则由于半导体层对栅绝缘层的覆盖缺陷而导致的缺陷。因此，半导体器件的进一步小型化和更高的集成是可能的，且可获得半导体器件的更高性能。此外，因为可减少诸如膜形状缺陷之类的缺陷，所以在制造过程中能以高成品率来制造半导体器件。
(实施方式3)
本实施方式将参考附图描述具有存储元件的高度可靠的半导体器件的示例，其中可防止诸如栅电极层和半导体层之间的短路以及漏电流之类的否则由于半导体层对栅绝缘层的覆盖缺陷而导致的缺陷。图15示出本实施例方式中的半导体器件的俯视图。图16A示出沿图15的线I-J所取的横截面图，而图16B示出沿图15的线K-L所取的横截面图。
图15示出具有连接到位线BL(BL0到BL2)的非易失性存储元件M(M01到M03)的NOR型存储单元阵列的等效电路。在该存储单元阵列中，将字线WL(WL1到WL3)和位线BL(BL0到BL2)设置成互相交叉，且非易失性存储元件(M01到M03)被设置在每一个交叉部分处。在NOR型存储单元阵列中，各个非易失性存储元件(M01到M03)的漏极连接到位线BL(BL0到BL2)，而非易失性存储元件的源极共同连接到源线SL(SL0到SL2)。
在图15中，存储元件M01到M03的漏极连接到位线BL305(305a和305b)，而存储元件M01到M03的源极连接到源线306。存储元件M01包括元件区302a、电荷累积层303a和控制电极层304a。存储元件M02包括元件区302b、电荷累积层303b和控制栅电极层304b。第一绝缘层312、第二绝缘层313以及层间绝缘层314连续地形成于存储元件M01和M02中。注意，元件区302a和元件区302b中的每一个都包括沟道形成区、用作源和漏的高浓度n型杂质区以及低浓度杂质区。
在半导体层中，形成存储元件M01的元件区302a通过第一元件隔离区301(301a到301e)以及第二元件隔离区315(315a和315b)和316(316a到316d)与形成存储元件M02的元件区302b电绝缘。
在本实施方式中，为了在绝缘表面上形成多个半导体元件，不将半导体层分为多个岛形半导体层，相反，在一层半导体层中形成使用作半导体元件的多个元件区电绝缘的元件隔离区，即，具有高电阻的第一元件隔离区和与元件区接触并具有与元件区的源和漏区的导电类型相反的导电类型的第二元件隔离区。
多个元件区中的每一个被设置成由第二元件隔离区围绕，第二元件隔离区是具有与元件区的源和漏区的导电类型相反的导电类型的杂质区。此外，作为高电阻区的第一元件隔离区被设置成邻接第二元件隔离区的外侧。因此，第一元件区和第二元件区通过在第一元件区和第二元件区之间插入与第一元件区接触的第二元件隔离区、第一元件隔离区以及与第二元件区接触的第二元件隔离区来彼此接近。
当元件区302a和元件区302b的源区和漏区具有相同的导电类型，例如n型杂质区时，两元件区的第二元件隔离区是具有与元件区的导电类型相反的导电类型的p型杂质区。另一方面，当元件区302a和元件区302b具有相反的导电类型，使得元件区302a的源和漏区是n型杂质区而元件区302b的源和漏区是p型杂质区时，两元件区的第二元件隔离区相应地具有相反的导电类型，使得元件区302a的第二元件隔离区是p型杂质区而元件区302b的第二元件隔离区是n型杂质区。
接近元件区并在其与元件区之间插入了第二元件隔离区的第一元件隔离区通过用不贡献导电率的第一杂质元素选择性地掺杂一半导体层来形成，以使元件彼此电绝缘。
作为不贡献导电率(不提高导电率)的第一杂质元素，可采用选自由氧、氮和碳组成的组的至少一种杂质元素。用不贡献导电率的第一杂质元素掺杂的元件隔离区的导电率被降低，而元件隔离区的电阻增加，因为其结晶度通过对掺杂处的半导体层的物理影响而被降低(该效应也可称为所谓的溅射效应)。因为具有增加的电阻的元件隔离区具有较低的电子场效应迁移率，所以它能将元件区互相电绝缘。另一方面，未用杂质元素掺杂的区域可用作元件区，因为在其中保持了足够高以使该区域用作元件的电子场效应迁移率。
第一元件隔离区的电阻率较佳的是1×1010Ω·cm或更多，而诸如氧、氮或碳之类的第一杂质元素的浓度较佳的是1×1020cm-3或更多且小于4×1022cm-3。
因为第一元件隔离区的结晶度通过添加杂质元素而被降低，所以也可以说第一元件隔离区改变为非晶态。另一方面，因为元件区是结晶半导体层，因此当利用元件区形成半导体元件时，其沟道形成区具有比第一元件隔离区高的结晶度。因此，可获得高电子场效应迁移率作为半导体元件。
作为添加到第一元件隔离区的第一杂质元素，也可采用诸如氩(Ar)、氖(Ne)、氪(Kr)或氙(Xe)之类的稀有气体元素。当除诸如氧、氮或碳之类的元素外还添加具有相对大的量的这一稀有气体元素时，可增大对半导体层的物理影响。因此，可更有效地降低第一元件隔离区的结晶度。
与元件区接触并设置在元件区和第一元件隔离区之间的第二元件隔离区通过用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂半导体层来形成。
元件区包括源区、漏区和沟道形成区。源和漏区是具有一种导电类型的杂质区(例如，或者是n型杂质区或者是p型杂质区)。通过用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素来掺杂第二元件隔离区，第二元件隔离区被形成为具有与邻接的元件区的源和漏区的导电类型相反的导电类型的杂质区。即，当元件区的源和漏区是n型杂质区时，邻接的第二元件隔离区可被形成为p型杂质区，相反，当元件区的源和漏区是p型杂质区时，邻接的第二元件隔离区可被形成为n型杂质区。彼此邻接的元件区和第二元件隔离区形成PN结。因此，设置在元件区之间的第二元件隔离区可进一步将元件区彼此绝缘。
本发明的特征在于通过在半导体层中形成用于使元件区绝缘的元件隔离区，即作为用不贡献导电率的第一杂质元素掺杂的高电阻区的第一元件隔离区和作为用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂的杂质区的第二元件隔离区，来将一半导体层隔离成多个元件区。通过本发明，元件区可通过由第一元件隔离区和第二元件隔离区产生的效果来互相隔离。因此，可获得较高的元件绝缘/隔离效应。
用杂质元素掺杂半导体层来形成第一元件隔离区和第二元件隔离区可通过利用离子注入法、(离子)掺杂法等来进行。
此外，在元件隔离区中，第一杂质元素和第二杂质元素可具有浓度梯度。不必说，可添加第一杂质元素和第二杂质元素，使得它们各自以基本均匀的浓度包含在第一元件隔离区和第二元件隔离区中。即，第一元件隔离区中的第一杂质元素的峰值浓度和第二元件隔离区中的第二杂质元素的峰值浓度可被任意地设置。此外，因为第二元件隔离区只需是具有与邻接的元件区的源和漏区的导电类型相反的导电类型的杂质区，所以除提供相反的导电类型的杂质元素外它还可含有提供与邻接的元件区的源和漏区的导电类型相同的导电类型的低浓度的另一种杂质元素。或者，第二元件隔离区还可含有第一杂质元素。在该情况下，第二元件隔离区可通过用第二杂质元素来掺杂第一元件隔离区的一部分而形成。
图15、16A和16B示出形成多个存储元件的情况。因为第二元件隔离区315(315a和315b)和316被设置成与包括n型杂质区的元件区302a和302b接触，所以第二元件隔离区315和316可通过用提供p型导电性的杂质元素(例如，硼(B)、铝(Al)或镓(Ga))作为提供与元件区302a和302b的导电类型相反的导电类型的第二杂质元素掺杂来形成为p型杂质区。结果，可交替并邻接地设置n型杂质区和p型杂质区，并由此可使具有相同的导电类型的杂质区彼此绝缘。
参考图16B，电荷累积层303b形成于包含在半导体层中的元件区302b和第二元件隔离区316c和316d上，且在该电荷累积层和这些区域之间插入第一绝缘层312。在本发明中，元件隔离区和元件区被设置在一连续的半导体层中。因此，第一元件隔离区301d和301e、第二元件隔离区316c和316d以及元件区302b是连续的。因此，区域的表面是高度平坦的并没有陡峭的台阶。
因为第一绝缘层312形成于高度平坦的半导体层上，所以半导体层的覆盖率很高，且膜的形状缺陷很难发生。因此，可防止诸如漏电流以及元件区302a和302b与形成于第一绝缘层312上的电荷累积层303a和303b之间的短路之类的缺陷。因此，本实施方式中作为非易失性半导体存储器件的半导体器件可被形成为高度可靠的半导体器件，其中可防止诸如电荷累积层和半导体层之间的短路以及漏电流之类的否则由于半导体层对第一绝缘层的覆盖缺陷而导致的缺陷。
本实施方式可结合本说明书中的其它实施方式中的任一个来自由地实现。
因此，当采用本发明时，可将半导体层隔离成多个元件区而不分割成岛形，且不产生由半导体层的末端导致的台阶。因此，绝缘层可形成于平坦的半导体层上，且可改善半导体层对绝缘层的覆盖率。因此，可提供高度可靠的半导体器件以及该半导体器件的制造方法，其中可防止诸如电荷累积层、控制栅电极层、栅电极层和半导体层之间的短路以及漏电流之类的否则由于半导体层对栅绝缘层的覆盖缺陷而导致的缺陷。因此，半导体器件的进一步小型化和更高的集成是可能的，且可获得半导体器件的更高性能。此外，因为可减少诸如膜形状缺陷之类的缺陷，所以在制造过程中能以高成品率来制造半导体器件。
(实施方式4)
本实施方式将参考附图描述具有存储元件的高度可靠的半导体器件的示例，其中可防止诸如栅电极层和半导体层之间的短路以及漏电流之类的否则由于半导体层对绝缘层的覆盖缺陷而导致的缺陷。图17示出本实施例方式中的半导体器件的俯视图。图18A示出沿图17的线M-N所取的横截面图，而图18B示出沿图17的线O-P所取的横截面图。
在本实施方式中，参考附图描述了其中多个存储元件设置在实施方式2所示的结构中的一个元件区中的情况。注意，将省略对两个实施方式中共有的部分的描述。
在本实施方式中所示的半导体器件中，元件区322a和322b被设置在分别电连接到位线BL0和BL1的半导体层中。多个非易失性存储元件被设置在元件区322a和322b中的每一个中(参见图17、18A和18B)。具体地，在元件区322a中，包括多个非易失性存储元件M0到M30和M31的NAND型单元350a被设置在选择晶体管S1和S2之间。类似地，在元件区322b中，包括多个非易失性存储元件的NAND型单元350b被设置在选择晶体管之间。通过在元件区322a和322b之间设置第一元件隔离区321(321a到321d)和第二元件隔离区355(335a到335d)，可使互相接近的NAND型单元350a和NAND型单元350b绝缘。
当将多个非易失性存储元件设置在一个元件区中时，可将这些非易失性存储元件集成到较高的程度，并由此形成高容量的非易失性半导体存储器件。
在图17、18A和18B中，选择晶体管S1和S2以及存储元件M0、M30和M31被设置在其表面上具有绝缘层331的衬底330上。具体地，栅电极层(SG2和SG1)327a和327b、电荷累积层323a到323c、控制栅电极层(WL31、WL30和WL0)324a到324c、第一绝缘层332、第二绝缘层333以及层间绝缘层334被设置在衬底330上。选择晶体管S1连接到位线BL0，而选择晶体管S2连接到源线(SL0)326。
在半导体层中，形成NAND型单元350a的元件区322a通过第一元件隔离区321(321a到321d)和第二元件隔离区335(335a到335d)而与形成NAND型单元350b的元件区322b电绝缘。
在该实施方式中，为了在绝缘表面上形成多个半导体元件，不将半导体层分为多个岛形半导体层，相反，在一层半导体层中形成使用作半导体元件的多个元件区电绝缘的元件隔离区，即，具有高电阻的第一元件隔离区和与元件区接触并具有与元件区的源和漏区的导电类型相反的导电类型的第二元件隔离区。
多个元件区中的每一个都被设置成由第二元件隔离区围绕，第二元件隔离区是具有与元件区的源和漏区的导电类型相反的导电类型的杂质区。此外，作为高电阻区的第一元件隔离区被设置成邻接第二元件隔离区的外侧。因此，元件区322a和第二元件区322b通过在元件区之间插入与元件区322a接触的第二元件隔离区、第一元件隔离区以及与元件区322b接触的第二元件隔离区而被放置成彼此接近。
当元件区322a和元件区322b的源区和漏区具有相同的导电类型，例如n型杂质区时，两元件区的第二元件隔离区是具有与元件区的导电类型相反的导电类型的p型杂质区。另一方面，当元件区322a和元件区322b具有相反的导电类型，使得元件区322a的源和漏区是n型杂质区而元件区322b的源和漏区是p型杂质区时，两元件区的第二元件隔离区相应地具有相反的导电类型，使得元件区322a的第二元件隔离区是p型杂质区而元件区322b的第二元件隔离区是n型杂质区。
接近元件区并在其与元件区之间插入了第二元件隔离区的第一元件隔离区通过用不贡献导电率的第一杂质元素选择性地掺杂一半导体层来形成，以使元件彼此电绝缘。
作为不贡献导电率(不提高导电率)的第一杂质元素，可采用选自由氧、氮和碳组成的组的至少一种杂质元素。用不贡献导电率的第一杂质元素掺杂的元件隔离区的导电率被降低，而元件隔离区的电阻增加，因为其结晶度通过对掺杂处的半导体层的物理影响而被降低(该效应也可称为所谓的溅射效应)。因为具有增加的电阻的元件隔离区具有较低的电子场效应迁移率，所以它能将元件区互相电绝缘。另一方面，未用杂质元素掺杂的区域可用作元件区，因为在其中保持了足够高以使该区域用作元件的电子场效应迁移率。
第一元件隔离区的电阻率较佳的是1×1010Ω·cm或更多，且诸如氧、氮或碳之类的第一杂质元素的浓度较佳的是1×1020cm-3或更多且小于4×1022cm-3。
因为第一元件隔离区的结晶度通过添加杂质元素而被降低，所以也可以说第一元件隔离区改变为非晶态。另一方面，因为元件区是结晶半导体层，因此当利用元件区形成半导体元件时，其沟道形成区具有比第一元件隔离区高的结晶度。因此，可获得高的电子场效应迁移率作为半导体元件。
作为添加到第一元件隔离区的第一杂质元素，也可采用诸如氩(Ar)、氖(Ne)、氪(Kr)或氙(Xe)之类的稀有气体元素。当除诸如氧、氮或碳之类的元素外还添加具有相对大的量的这一稀有气体元素时，可增大对半导体层的物理影响。因此，可更有效地降低第一元件隔离区的结晶度。
与元件区接触并被设置在元件区和第一元件隔离区之间的第二元件隔离区通过用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂半导体层来形成。
元件区包括源区、漏区和沟道形成区。源和漏区是具有一种导电类型的杂质区(例如，或者是n型杂质区或者是p型杂质区)。通过用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂第二元件隔离区，第二元件隔离区被形成为具有与邻接的元件区的源和漏区的导电类型相反的导电类型的杂质区。即，当元件区的源和漏区是n型杂质区时，邻接的第二元件隔离区可被形成为p型杂质区，相反，当元件区的源和漏区是p型杂质区时，邻接的第二元件隔离区可被形成为n型杂质区。彼此邻接的元件区和第二元件隔离区形成PN结。因此，设置在元件区之间的第二元件隔离区可进一步将元件区彼此绝缘。
本发明的特征在于通过在半导体层中形成用于使元件区绝缘的元件隔离区，即作为用不贡献导电率的第一杂质元素掺杂的高电阻区的第一元件隔离区和作为用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂的杂质区的第二元件隔离区，来将一半导体层隔离成多个元件区。通过本发明，元件区可通过第一元件隔离区和第二元件隔离区产生的效果来互相隔离。因此，可获得较高的元件绝缘/隔离效应。
用杂质元素掺杂半导体层来形成第一元件隔离区和第二元件隔离区可通过利用离子注入法、(离子)掺杂法等来进行。
此外，在元件隔离区中，第一杂质元素和第二杂质元素可具有浓度梯度。不必说，可添加第一杂质元素和第二杂质元素，使得它们各自以基本均匀的浓度包含在第一元件隔离区和第二元件隔离区中。即，第一元件隔离区中的第一杂质元素的峰值浓度和第二元件隔离区中的第二杂质元素的峰值浓度可被任意地设置。此外，因为第二元件隔离区只需是具有与邻接的元件区的源和漏区的导电类型相反的导电类型的杂质区，所以除提供相反的导电类型的杂质元素外它还可含有提供与邻接的元件区的源和漏区的导电类型相同的导电类型的低浓度的另一种杂质元素。或者，第二元件隔离区还可含有第一杂质元素。在该情况下，第二元件隔离区可通过用第二杂质元素来掺杂第一元件隔离区的一部分而形成。
图17、18A和18B示出形成多个存储元件的情况。因为第二元件隔离区335(335a到335d)被设置成与包括n型杂质区的元件区322a和332b接触，所以第二元件隔离区335可通过用提供p型导电性的杂质元素(例如，硼(B)、铝(Al)或镓(Ga))作为提供与元件区302a和302b的导电类型相反的导电类型的第二杂质元素掺杂来形成为p型杂质区。结果，可交替并邻接地设置n型杂质区和p型杂质区，并由此可使具有相同的导电类型的杂质区彼此绝缘。
参考图18B，电荷累积层323c形成于包含在半导体层中的元件区322a和第二元件隔离区335c和335d上，且在该电荷累积层与这些区域之间插入第一绝缘层332。在本发明中，元件隔离区和元件区被设置在一连续的半导体层中。因此，第一元件隔离区321c和321d、第二元件隔离区335c和335d以及元件区322a是连续的。因此，区域的表面是高度平坦的并且没有陡峭的台阶。
因为第一绝缘层332形成于高度平坦的半导体层上，所以半导体层的覆盖率很高，且膜的形状缺陷很难发生。因此，可防止诸如漏电流以及元件区322a与形成于第一绝缘层332上的电荷累积层323a和323c之间的短路之类的缺陷。因此，本实施方式中作为非易失性半导体存储器件的半导体器件可被形成为高度可靠的半导体器件，其中可防止诸如电荷累积层和半导体层之间的短路以及漏电流之类的否则由于半导体层对第一绝缘层的覆盖缺陷而导致的缺陷。
本实施方式可结合本说明书中的其它实施方式中的任一个来自由地实现。
因此，当采用本发明时，可将半导体层隔离成多个元件区而不分割成岛形，且不产生由半导体层的末端导致的台阶。因此，绝缘层可形成于平坦的半导体层上，且可改进半导体层对绝缘层的覆盖率。因此，可提供高度可靠的半导体器件以及该半导体器件的制造方法，其中可防止诸如电荷累积层、控制栅电极层、栅电极层和半导体层之间的短路以及漏电流之类的否则由于半导体层对栅绝缘层的覆盖缺陷而导致的缺陷。因此，半导体器件的进一步小型化和更高的集成是可能的，且可获得半导体器件的更高性能。此外，因为可减少诸如膜形状缺陷之类的缺陷，所以在制造过程中能以高成品率来制造半导体器件。
(实施方式5)
本实施方式将描述作为采用本发明的半导体器件的示例的非易失性半导体存储器件。在本发明中，多个半导体元件形成于一半导体层中，而不将半导体层分割成岛形。可将本发明应用于设置在半导体器件中的半导体元件的部分或全部。可根据半导体元件所需的功能适当地应用本发明。将参考图20A到20D描述采用本发明的这一半导体器件的示例。
图20A到20D是本发明的半导体器件的俯视图，它们示意性地示出衬底和设置在衬底上的外围电路部分以及存储元件部分。在图20A到20D所示的本实施方式的半导体器件中，存储元件部分和外围电路部分形成于同一衬底上。图20A示出其中外围电路部分472和存储元件部分471被设置在衬底470上，而半导体层形成于衬底470的整个顶表面上的示例。在衬底470上，多个半导体元件通过将外围电路部分472和存储元件部分471的半导体层隔离成元件区和元件隔离区来形成。元件隔离区通过根据本发明用杂质元素掺杂半导体层来形成(即作为用杂质元素掺杂的高电阻区的第一元素隔离区和作为具有与元件区的导电类型相反的导电类型的杂质区的第二元件隔离区)。除设置在衬底470上的外围电路部分472和存储元件部分471外的区域中的半导体层可用作作为用杂质元素掺杂的高电阻区的第一元件隔离区或作为具有与元件区的导电类型相反的导电类型的杂质区的第二元件隔离区，这类似于外围电路部分472和存储元件部分471中的元件隔离区。
图20B示出其中半导体层不在衬底475的整个顶表面上形成，且除设置在衬底475上的外围电路部分477和存储元件部分476外的区域中的半导体层通过蚀刻等去除的示例。类似于图20A中的外围电路部分472和存储元件部分471，图20B中的外围电路部分477和存储元件部分476还具有其中多个半导体元件通过设置作为用杂质元素掺杂的高电阻区的第一元件隔离区和作为具有与元件区的导电类型相反的导电类型的杂质区的第二元件隔离区来形成于一半导体层中的结构。如图20B所示，没有形成半导体元件的衬底的区域上的半导体层可用作高电阻区或被去除。或者，可提供其中将本发明的元件隔离法应用于其中多个半导体元件彼此接近地放置的半导体层的区域的结构，该结构需要精细的隔离处理，同时去除其中每一个元件之间的距离相对长或者没有元件形成的半导体层的区域。
图20C示出根据每一个半导体元件所需的功能或尺寸将不同的元件隔离方法应用于设置在衬底480上的半导体元件的示例。在图20C中，设置在衬底480上的外围电路部分482包括被处理成岛形的半导体元件，且每一个半导体元件通过蚀刻去除半导体层的一部分来彼此隔离。另一方面，存储元件部分481中的每一个半导体元件通过用杂质元素掺杂半导体层形成作为高电阻区的第一元件隔离区和作为具有与元件区的导电类型相反的导电类型的杂质区的第二元件隔离区来彼此隔离。当外围电路部分中的半导体元件所需的特性与存储元件部分的特性不同时，例如，当施加到存储元件部分中的半导体元件的电压(例如，约10到20V的(写入)电压)高于施加到外围电路部分中的半导体元件的电压(例如，3到5V)时，很可能半导体层对栅绝缘层的覆盖率是差的，这导致不利的影响。因此，较佳的是将通过将一层半导体层隔离成元件区而获得的半导体元件用于存储元件部481，并且将通过将半导体层分割成岛形元件区而获得的半导体元件用于外围电路部482。因此，即使当需要约10至20V的电压用于写入或删除数据的存储元件部分和主要以约3至7V的电压控制数据输入/输出或指令的外围电路部分在同一衬底上形成时，可防止由施加到每一个元件的电压的不同而导致的相互干扰。
图20D还示出其中根据每一个半导体元件所需的功能和尺寸将不同的元件隔离法应用于设置在衬底485上的半导体元件的示例。在图20D中，设置在衬底485上的外围电路部分487b包括被处理成岛形的半导体元件，且每一个半导体元件通过蚀刻去除半导体层的一部分来彼此隔离。另一方面，外围电路部分487a和存储元件部分486中的每一个半导体元件通过用杂质元素掺杂半导体层形成作为高电阻区的第一元件隔离区和作为具有与元件区的导电类型相反的导电类型的杂质区的第二元件隔离区来彼此隔离。由此，其中外围电路部分487b的元件隔离通过将半导体层选择性地分割成岛形来进行的结构以及其中外围电路部分487a和存储元件部分486的元件隔离通过在一半导体层中设置元件隔离区来进行的结构可根据设置在衬底上的电路的结构适当地组合。
设置在衬底上的半导体元件所需的特性根据功能而不同。此外，半导体元件的形状(例如栅绝缘层的厚度等)根据半导体元件所需的特性而不同。在其中多个半导体元件彼此接近地放置的精细结构区中，半导体元件可通过在一半导体层中设置元件隔离区来形成。另一方面，在其中每一个元件之间的距离相对长的区域中，或其中栅绝缘层不需要减薄很多的区域中，多个半导体元件可通过经由去除半导体层的一部分形成岛形半导体层来制造。由此，通过根据衬底上的元件所需的特性适当地选择不同的元件隔离法，可制造具有高性能和高可靠性并能够高速响应的半导体器件。
在本实施方式中，为了在绝缘表面上形成多个半导体元件，不将半导体层分为多个岛形半导体层，相反，在一层半导体层中形成使用作半导体元件的多个元件区电绝缘的元件隔离区，即，具有高电阻的第一元件隔离区和与元件区接触并具有与元件区的源和漏区的导电类型相反的导电类型的第二元件隔离区。
多个元件区中的每一个被设置成由第二元件隔离区围绕，第二元件隔离区是具有与元件区的源和漏区的导电类型相反的导电类型的杂质区。此外，作为高电阻区的第一元件隔离区被设置成邻接第二元件隔离区的外侧。因此，第一元件区和第二元件区通过在第一元件区和第二元件区之间插入与第一元件区接触的第二元件隔离区、第一元件隔离区以及与第二元件区接触的第二元件隔离区而被放置成彼此接近。
当第一元件区和第二元件区的源区和漏区具有相同的导电类型，例如n型杂质区时，两元件区的第二元件隔离区是具有与元件区的导电类型相反的导电类型的p型杂质区。另一方面，当第一元件区和第二元件区具有相反的导电类型，使得第一元件区的源和漏区是n型杂质区而第二元件区的源和漏区是p型杂质区时，两元件区的第二元件隔离区相应地具有相反的导电类型，使得第一元件区的第二元件隔离区是p型杂质区而第二元件区的第二元件隔离区是n型杂质区。
接近元件区并在其与元件区之间插入了第二元件隔离区的第一元件隔离区通过用不贡献导电率的第一杂质元素选择性地掺杂一半导体层来形成，以使元件区彼此电绝缘。
作为不贡献导电率(不提高导电率)的第一杂质元素，可采用选自由氧、氮和碳组成的组的至少一种杂质元素。用不贡献导电率的第一杂质元素掺杂的元件隔离区的导电率被降低，而元件隔离区的电阻增加，因为其结晶度通过对掺杂处的半导体层的物理影响而被降低降低(该效应也可称为所谓的溅射效应)。因为具有增加的电阻的元件隔离区具有较低的电子场效应迁移率，所以它能将元件区互相电绝缘。另一方面，未用杂质元素掺杂的区域可用作元件区，因为在其中保持了足够高以使该区域用作元件的电子场效应迁移率。
第一元件隔离区的电阻率较佳的是1×1010Ω·cm或更多，且诸如氧、氮或碳之类的第一杂质元素的浓度较佳的是1×1020cm-3或更多且小于4×1022cm-3。
因为第一元件隔离区的结晶度通过添加杂质元素而被降低，所以也可以说第一元件隔离区改变为非晶态。另一方面，因为元件区是结晶半导体层，因此当利用元件区形成半导体元件时，其沟道形成区具有比第一元件隔离区高的结晶度。因此，可获得高的电子场效应迁移率作为半导体元件。
作为添加到第一元件隔离区的第一杂质元素，也可采用诸如氩(Ar)、氖(Ne)、氪(Kr)或氙(Xe)之类的稀有气体元素。当除诸如氧、氮或碳之类的元素外还添加具有相对大的量的这一稀有气体元素时，可增大对半导体层的物理影响。因此，可更有效地降低第一元件隔离区的结晶度。
与元件区接触并被设置在元件区和第一元件隔离区之间的第二元件隔离区通过用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂半导体层来形成。
元件区包括源区、漏区和沟道形成区。源和漏区是具有一种导电类型的杂质区(例如，或者是n型杂质区或者是p型杂质区)。通过用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂第二元件隔离区，第二元件隔离区被形成为具有与邻接的元件区的源和漏区的导电类型相反的导电类型的杂质区。即，当元件区的源和漏区是n型杂质区时，邻接的第二元件隔离区可被形成为p型杂质区，相反，当元件区的源和漏区是p型杂质区时，邻接的第二元件隔离区可被形成为n型杂质区。彼此邻接的元件区和第二元件隔离区形成PN结。因此，设置在元件区之间的第二元件隔离区可进一步将元件区彼此绝缘。
本发明的特征在于通过在半导体层中形成用于使元件区绝缘的元件隔离区，即作为用不贡献导电率的第一杂质元素掺杂的高电阻区的第一元件隔离区和作为用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂的杂质区的第二元件隔离区，来将一半导体层隔离成多个元件区。通过本发明，元件区可通过由第一元件隔离区和第二元件隔离区产生的效果来互相隔离。因此，可获得较高的元件绝缘/隔离效应。
用杂质元素掺杂半导体层来形成第一元件隔离区和第二元件隔离区可通过利用离子注入法、(离子)掺杂法等来进行。
此外，在元件隔离区中，第一杂质元素和第二杂质元素可具有浓度梯度。不必说，可添加第一杂质元素和第二杂质元素，使得它们各自以基本均匀的浓度包含在第一元件隔离区和第二元件隔离区中。即，第一元件隔离区中的第一杂质元素的峰值浓度和第二元件隔离区中的第二杂质元素的峰值浓度可被任意地设置。此外，因为第二元件隔离区只需是具有与邻接的元件区的源和漏区的导电类型相反的导电类型的杂质区，所以除提供相反的导电类型的杂质元素外它还可含有提供与邻接的元件区的源和漏区的导电类型相同的导电类型的低浓度的另一种杂质元素。或者，第二元件隔离区还可含有第一杂质元素。在该情况下，第二元件隔离区可通过用第二杂质元素来掺杂第一元件隔离区的一部分而形成。
因此，根据该实施方式，可提供具有存储元件的高度可靠的半导体器件以及该半导体器件的制造方法，其中可防止诸如电荷累积层、控制栅电极层、栅电极层和半导体层之间的短路以及漏电流之类的否则由于半导体层对栅绝缘层的覆盖缺陷而导致的缺陷。因此，具有存储元件的半导体器件的进一步小型化和更高的集成是可能的，且可获得半导体器件的更高性能。此外，因为可减少诸如膜形状缺陷之类的缺陷，所以在制造过程中能以高成品率来制造半导体器件。
(实施方式6)
本实施方式将参考附图描述具有存储元件的高度可靠的半导体器件的示例，其中可防止诸如栅电极层和半导体层之间的短路以及漏电流之类的否则由于半导体层对绝缘层的覆盖缺陷而导致的缺陷。图11A示出本实施方式中的半导体器件的俯视图，图11B示出沿图11A的线X-Y所取的横截面图。
如图11A所示，构成具有存储元件的半导体器件的存储元件部分404、电路部分421和天线431形成于衬底400上。图11A和11B示出制造过程的中间阶段的半导体器件，这对应于其中存储元件部分、电路部分和天线形成于可承受制造条件的衬底400上的状态。可采用与实施方式3相同的材料和制造工艺。
在衬底400上，形成释放层452和绝缘层453。在绝缘层453上，存储元件441被设置在存储元件部分404中，而晶体管442被设置在电路部分421中。绝缘层455形成于存储元件441和晶体管442上。
在图11B中的半导体器件中，天线431a、天线431b、天线431c和天线431d形成于绝缘层455上。天线431c被形成为在绝缘层455中形成的开口处与配线层456b接触以暴露配线层456b，且天线电连接到存储元件部分404和电路部分421。
注意，本实施方式可与本说明书中的其它实施方式中的任一个组合来自由实现。此外，当在该实施方式中制造的半导体器件在剥离步骤中从衬底剥离并粘附到柔性衬底时，可将半导体器件设置在柔性衬底上，且由此提供具有柔性的半导体器件。
通过将半导体器件粘附到柔性衬底获得的具有柔性的半导体器件也称为IC膜。IC膜是具有100μm或更小厚度的柔性半导体器件，较佳的是50μm或更小，更佳的是20μm或更小。包含在IC膜中的半导体层的厚度是100μm或更小，较佳的是70μm或更小。
柔性衬底对应于通过层叠粘性合成树脂膜(例如，丙烯酸合成树脂或环氧合成树脂)和由PET(聚对苯二甲酸乙二醇酯)、PEN(聚萘二甲酸乙二酯)、PES(聚醚砜)、聚丙烯、聚丙硫醚、聚碳酸酯、聚醚酰亚胺、对聚苯硫、聚苯醚、聚砜、聚邻苯二酰胺等制成的衬底；由聚丙烯、聚酯、聚乙烯、聚氟乙烯、聚氯乙烯等制成的膜；由纤维材料制成的纸；以及基底膜(例如，聚酯、聚酰胺、无机沉积膜或纸)中的任一个获得的膜。膜通过将热处理和压力处理应用于处理对象来获得。当进行热处理或压力处理时，设置在膜的最外面的表面上的粘性层或设置在最外面的表面上的层(不是粘性层)通过热处理熔化然后通过施加压力粘附到基底衬底。基底衬底可设有或不设有粘性层。粘性层对应于诸如热固化树脂、UV固化树脂、环氧树脂或树脂添加剂等含有粘合剂的层。
具有本发明的存储元件的半导体器件可通过在可承受处理条件(例如，温度)的第一衬底上形成存储元件然后将存储元件转移到第二衬底的步骤来制造。此外，在本说明书中，“转移”意思是“将形成于第一衬底上的存储元件从第一衬底剥离并将其移至第二衬底。”即，也可以说“将设置存储元件的位置移至另一个衬底。”
注意，对于将存储元件转移到另一个衬底的步骤，可适当采用以下方法中的任一种：其中在衬底和元件形成层之间形成释放层和绝缘层，将金属氧化物膜设置在释放层和绝缘层之间，并通过结晶削弱金属氧化物膜使得元件形成层从衬底剥离的方法；其中将含有氢的非晶硅膜设置在高耐热衬底和元件形成层之间，并通过激光辐射或蚀刻去除非晶硅膜使得元件形成区从衬底剥离的方法；或其中在衬底和元件形成层之间形成释放层和绝缘层，将金属氧化物膜设置在释放层和绝缘层之间，通过结晶削弱金属氧化物膜，并通过利用溶液或诸如NF3、BrF3或ClF3之类的氟化卤气体蚀刻来去除释放层的一部分使得在削弱的金属氧化物膜处发生分离的方法；或其中其上形成元件形成层的衬底被机械地去除或通过用溶液或诸如NF3、BrF3或ClF3之类的氟化卤气体蚀刻来去除的方法。或者，可采用其中将含有氮、氧、氢等的膜(例如，含有氢的非晶硅膜、含有氢的合金膜或含有氧的合金膜)用作释放层，并用激光辐射释放层使得包含在释放层中的氮、氧或氢消散为气体，从而促进元件形成区和衬底之间的分离的方法。
当组合上述的剥离方法时，转移步骤可容易地进行。即，在通过进行激光辐射、用气体或溶液蚀刻释放层和/或利用锋利的刀机械地去除释放层来使释放层和元件形成层彼此容易地分离后，剥离可用物理力(例如，通过机械等)来进行。
可将天线设置成与存储元件部分重叠或设置在存储元件部分周围而不重叠。此外，当将天线设置成与存储元件部分重叠时，它可与存储元件部分的一部分或整个表面重叠。当天线部分和存储元件部分互相重叠时，可减小叠加到天线传输的信号上的噪声等，或减小由于电磁感应生成的电动势的起伏的效应引起的半导体器件的故障。因此，可提高半导体器件的可靠性。此外，可减小半导体器件的尺寸。
能够进行无线数据通信的上述半导体器件的信号传输方法可以是电磁耦合法、电磁感应法、微波法等。传输方法可由专业人员根据期望的目的适当地选择，并可根据传输方法来设置最优天线。
例如，在将电磁耦合法或电磁感应法(例如，13.56MHz)用作半导体器件的信号传输方法的情况下，用作天线的导电层被形成为环形(例如，环形天线)或螺旋形(例如，螺旋天线)以便利用随磁场强度变化发生的电磁感应。
在利用微波法(例如，UHF带(860到960MHz)或2.45GHz带)作为半导体器件的信号传输方法的情况下，用作天线的导电层的形状(例如，长度)可鉴于用于信号传输的电磁波的波长来适当地设置。例如，用作天线的导电层可被形成为直线形(例如，偶极天线)、平面形(例如，接线天线)、带形等。用作天线的导电层的形状不限于直线形。例如，鉴于电磁波的波长可将导电层设置成曲线形，蛇形等。
用作天线的导电层利用导电材料通过CVD法、溅射法、诸如丝网印刷或凹板印刷之类的印刷法、微滴排放法、分散法、电镀法等形成。导电材料选自诸如铝(Al)、钛(Ti)、银(Ag)、铜(Cu)、金(Au)、铂(Pt)、镍(Ni)、钯(Pd)、钽(Ta)和钼(Mo)等元素或含有这些元素作为主要成分的合金材料或化合物材料。此外，可将导电层形成为具有单层结构或叠层结构。
例如，在通过丝网印刷法形成用作天线的导电层的情况下，它可通过选择性地印刷其中具有几nm到几十μm的微粒大小的微粒溶解或分散在有机树脂中的导电胶来提供。导电微粒可以是选自银(Ag)、金(Au)、铜(Cu)、镍(Ni)、铂(Pt)、钯(Pd)、钽(Ta)、钼(Mo)和钛(Ti)的金属微粒；微细的卤化银微粒；或分散的纳米微粒中的至少一种。此外，包含在导电胶中的有机树脂可以是用作粘合剂、溶剂、分散剂和用于金属微粒的涂层材料的有机树脂中的一种或多种。通常，诸如环氧树脂和硅树脂之类的有机树脂可作为示例给出。此外，较佳的是通过挤压导电胶并将烘焙它来形成导电层。例如，在利用含有银作为的主要成分的微细微粒(例如，微粒大小为1到100nm)用于导电胶的材料的情况下，导电层可通过在150到300℃的范围的温度下烘焙并硬化导电胶来获得。也可利用焊料或无铅焊料的微细微粒。在该情况下，较佳地采用具有20μm或更小的微粒大小的微细微粒。焊料和无铅焊料具有低成本的优点。除上述材料外，陶瓷、铁氧体等也可用于天线。
在利用电磁耦合法或电磁感应法并形成具有与金属接触的天线的半导体器件的情况下，较佳的是提供具有介于半导体器件和金属之间的磁导率的磁性材料。当具有天线的半导体器件被设置成与金属接触时，涡电流根据磁场的变化流过金属，并且进而，由涡电流生成的去磁场削弱了磁场的变化，使得通信距离减小。因此，通过设置具有介于半导体器件和金属之间的磁导率的磁性材料，可抑制流过金属的涡电流，并因此抑制通信距离的减小。作为磁性材料，可采用具有高磁导率和低高频损耗的铁氧体或金属薄膜。
此外，当设置天线时，可在一衬底上直接形成诸如晶体管之类的半导体元件和用作天线的导电层。或者，可在不同的衬底上设置半导体元件和用作天线的导电层，然后将衬底彼此粘附使得半导体元件和天线电连接。
将本发明应用于存储元件441和晶体管442。这些元件的沟道形成区形成于设置在一半导体层中的元件区中。存储元件和晶体管通过具有高电阻的第一元件隔离区和与元件区接触并具有与元件区的源和漏区的导电类型相反的导电类型的第二元件隔离区互相电绝缘。由此，当采用本发明时，可将半导体层隔离成多个元件区而不用分割成岛形，并不会产生由半导体层的末端导致的台阶。因此，绝缘层可在平坦的半导体层上形成，且可改进半导体层对绝缘层的覆盖率。
因此，根据本实施方式，可提供具有存储元件的高度可靠的半导体器件以及该半导体器件的制造方法，其中可防止诸如电荷累积层、控制栅电极层、栅电极层和半导体层之间的短路以及漏电流之类的否则由于半导体层对栅绝缘层的覆盖缺陷而导致的缺陷。因此，具有存储元件的半导体器件的进一步小型化和更高的集成是可能的，且可获得半导体器件的更高性能。此外，因为可减少诸如膜形状缺陷之类的缺陷，所以在制造过程中能以高成品率来制造半导体器件。
(实施方式7)
本实施方式将参考附图描述具有CMOS电路和存储元件的高度可靠的半导体器件，其中可防止诸如栅电极层和半导体层之间的短路以及漏电流之类的否则由于半导体层对栅绝缘层的覆盖缺陷而导致的缺陷。将参考图5A到6E详细描述本实施方式中半导体器件的制造方法。
注意，设置在存储器部分中的选择晶体管需要比设置在逻辑部分中的晶体管更高的驱动电压；因此，较佳的是改变例如设置在存储器部分中的晶体管的栅绝缘层的厚度和设置在逻辑部分中的晶体管的栅绝缘层的厚度。例如，为了获得具有低驱动电压和阈值电压变化小的晶体管，较佳的是形成具有薄的栅绝缘层的薄膜晶体管。另一方面，为了获得具有高驱动电压和高介电强度的栅绝缘层的晶体管，较佳的是形成具有厚的栅绝缘层的薄膜晶体管。
因此，本实施方式将参考附图描述形成用于逻辑部分中需要低驱动电压和阈值电压变化小的晶体管的薄绝缘层，以及形成用于存储器部分中需要高驱动电压和栅绝缘层的高介电强度的晶体管的厚绝缘层的情况。
作为具有绝缘表面的衬底100上的基底膜，由10至200nm(较佳的是50至150nm)厚的氮氧化硅膜制成的绝缘层112a和由50至200nm(较佳的是100至150nm)厚的氧氮化硅膜制成的绝缘层112b通过溅射法、PVD(物理气相沉积)法、或诸如低压CVD(LPCVD)法或等离子体CVD法之类的CVD(化学气相沉积)法层叠。或者，也可使用丙烯酸；甲基丙烯酸；其衍生物；诸如聚酰亚胺、芳族聚酰胺或聚苯并咪唑等热稳定聚合物；或硅氧烷树脂。注意，硅氧烷树脂对应于具有Si-O-Si键的树脂。硅氧烷具有硅(Si)和氧(O)键的骨架结构。作为取代基，可采用至少含有氢的有机基(例如，烷基或芳基)。或者，可将氟基用作取代基。作为又一种替换，可将至少含有氢的有机基和氟基两者用作取代基。此外，可采用诸如乙烯树脂(例如，聚乙烯醇或聚乙烯醇缩丁醛)、环氧树脂、酚醛树脂、酚醛清漆树脂、丙烯酸树脂、三聚氰胺树脂或聚氨酯树脂等其它树脂材料。此外，也可采用诸如苯并环丁烯(benzocyclobuten)、聚对二甲苯、氟化芳基醚或聚酰亚胺、或含有水溶性均聚物和水溶性共聚物的合成材料等有机材料。此外，也可使用诸如光处理的聚苯并噁唑之类的噁唑树脂。
此外，可采用微滴排放法、印刷法(诸如丝网印刷或胶版印刷之类的形成图案的方法)、诸如旋涂之类的涂覆法、浸渍法、分散法等。在该实施方式中，绝缘层112a和绝缘层112b通过等离子体CVD来形成。作为衬底100，可采用具有形成于其表面上的绝缘层的玻璃衬底、石英衬底、金属衬底或不锈钢衬底。或者，也可使用可承受本实施方式的处理温度的塑料衬底或诸如膜之类的柔性衬底。作为塑料衬底，可采用由PET(聚对苯二甲酸乙二醇酯)、PEN(聚萘二甲酸乙二酯)、PES(聚醚砜)等制成的衬底。作为柔性衬底，可采用诸如丙烯酸之类的合成树脂。
作为用作基底膜的绝缘层，可使用氧化硅、氮化硅、氧氮化硅、氮氧化硅等，并可采用单层结构或两或三层的叠层结构。
接着，在基底膜上形成半导体层。可通过各种方法(例如，溅射法、LPCVD法或等离子体CVD法)形成25至200nm厚(较佳的是30至150nm)的半导体层。在该实施方式中，较佳的是使用通过激光辐射使非晶半导体层结晶而获得的结晶半导体层。
作为形成结晶半导体层的方法，可采用各种方法(例如，激光结晶法、热结晶法或利用诸如镍之类的促进结晶的元素的热结晶法)。此外，当微晶半导体通过激光辐射来结晶时，可提高其结晶度。当不使用促进结晶的元素时，在对非晶半导体层进行激光辐射前在500℃的氮气氛下进行加热1小时，使得包含在非晶半导体层中的氢的浓度减小到1×1020原子/cm3或更低。这是因为当用激光辐射含有很多氢的非晶半导体层时，将破坏非晶半导体层。对于用于结晶的热处理，可采用加热炉、激光辐射、利用从灯发出的光的辐射(也称为灯退火)等。作为加热方法，有诸如GRTA(气体快速热退火)法和LRTA(灯快速热退火)法之类的RTA法。GRTA是利用高温气体的热处理的方法，而LRTA是利用从灯发出的光的热处理的方法。
或者，在通过使非晶半导体层结晶形成结晶半导体层的结晶步骤中，结晶可通过用促进结晶的元素(也称为催化剂元素或金属元素)掺杂非晶半导体层并向其施加热处理(550至750℃，3分钟到24小时)来进行。促进结晶的元素可以是铁(Fe)、镍(Ni)、钴(Co)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)、铂(Pt)、铜(Cu)和金(Au)中的一种或多种。
作为将金属元素引入非晶半导体层的方法，可采用将金属元素保留在非晶半导体层的表面或内部的任何方法。例如，可采用溅射法、CVD法、等离子体处理法(包括等离子体CVD法)、吸附法或涂金属盐溶液的方法。最重要的是，利用溶液的方法简单且优点在于可容易地控制金属元素的浓度。此外，为了提高非晶半导体层表面的润湿性并在非晶半导体层的整个表面上扩散水溶液，期望的是通过氧气氛下的UV辐射、热氧化法、用含羟基的臭氧水或过氧化氢的处理等来形成氧化物膜。
为了从结晶半导体层去除或减少促进结晶的元素，可将含有杂质元素的半导体层形成为与结晶半导体层接触，使得它可用作吸气宿。作为杂质元素，可采用提供n型导电性的杂质元素、提供p型导电性的杂质元素、稀有气体元素等。例如，可采用选自磷(P)、氮(N)、砷(As)、锑(Sb)、铋(Bi)、硼(B)、氦(He)、氖(Ne)、氩(Ar)、Kr(氪)和Xe(氙)的一种或多种元素。在含有促进结晶的元素的半导体层上形成含有稀有气体元素的半导体层，并向其施加热处理(550至750℃，3分钟至24小时)。促进结晶并包含在结晶半导体层中的元素向含有稀有气体元素的半导体层移动，使得促进结晶并包含在结晶半导体层中的元素被去除或减少。此后，去除含有稀有气体元素并用作吸气宿的半导体层。
激光辐射可通过相对于彼此扫描激光和半导体层来进行。此外，可形成标记以便以高精度重叠光束，或在激光辐射中控制激光辐射开始位置和激光辐射终止位置。标记可在形成非晶半导体层的同时形成于衬底上。
当采用激光辐射时，可采用连续波(CW)激光束或脉冲激光束。作为本文中的激光束，可采用以下的一种或几种：诸如Ar激光、Kr激光和受激准分子激光等气体激光；其中用诸如Nd、Yb、Cr、Ti、Ho、Er、Tm和Ta等掺杂剂中的一种或多种掺杂诸如单晶YGA、YVO4、镁橄榄石(Mg2SiO4)、YAlO3或GdVO4或多晶(陶瓷)YGA、Y2O3、YVO4、YAlO3或GdVO4等介质的激光；玻璃激光；红宝石激光；紫翠玉激光；Ti：兰宝石激光；铜蒸气激光；以及金属蒸气激光。当辐射以这一激光束的基波或基波的二次至四次谐波进行时，可获得大晶粒尺寸的晶体。例如，可采用Nd:YVO4激光(1064nm的基波)的二次谐波(532nm)或三次谐波(355nm)。这种激光可以是CW激光或脉冲层。当激光用作CW激光时，需要约0.01至100MW/cm2(较佳的是0.1至10MW/cm2)的激光功率密度，且辐射以设置在约10至2000cm/sec的扫描速率进行。
注意，尽管其中用诸如Nd、Yb、Cr、Ti、Ho、Er、Tm和Ta等掺杂剂中的一种或多种掺杂诸如单晶YGA、YVO4、镁橄榄石(Mg2SiO4)、YAlO3或GdVO4或多晶(陶瓷)YGA、Y2O3、YVO4、YAlO3或GdVO4等介质的激光；Ar离子激光；或Ti：兰宝石激光可用作CW激光，但它也可通过结合Q开关操作或锁模而被用作以10MHz或更高的重复率的脉冲激光。当采用具有10MHz或更高的重复率的激光束时，半导体层可在其由前一激光熔化后但在其凝固前用下一脉冲辐射。因此，不像利用具有低重复率的脉冲激光的情况，可将固-液界面在半导体层中连续地移动。因此，可获得在扫描方向上连续生长的晶粒。
当陶瓷(多晶)用作介质时，可将介质在短时间内以低成本形成为期望的形状。当采用单晶时，通常采用具有几mn的直径和几十mm长度的柱形的介质。然而，当采用陶瓷时，可形成比采用单晶的情况大的介质。
在采用单晶和多晶的两种情况下，不能大量改变包含于介质中直接有助于发光的诸如Nd或Yb之类的掺杂剂的浓度。因此，通过增加杂质的浓度改进激光的输出是有限的。然而，在采用陶瓷的情况下，可实现输出方面的显著改进，因为介质的尺寸可比利用单晶的情况显著地增大。
此外，在利用陶瓷的情况下，可容易地形成平行六面体形或矩形平行六面体形的介质。当采用这一介质并使振荡光在介质中以Z字形方式行进时，可使振荡路径变长。因此，可实现大的放大并获得高输出。此外，因为从具有这一形成的介质发出的激光束具有四边形横截面，所以不像利用圆形束的情况，它可容易地形成线性束的形状，这是有利的。当以此方式发出的激光束用光学器件来成形时，可容易地获得具有1mm或更小的短侧和几mm到几m的长侧的线性束。此外，当激发光均匀地照射在介质上时，可获得在长侧方向上具有均匀能量分布的线性束。此外，较佳的是激光以θ(0＜θ＜90°)的入射角照射在半导体层上以防止激光的干扰。
通过用这种线性束辐射半导体层，可更均匀地辐射半导体层的整个表面。在其中需要从线性激光束的一端到另一端的均匀辐射的情况下，有必要例如通过利用狭缝等以便屏蔽能量削弱的部分处的光来实行灵活性。
也可在诸如稀有气体或氮气之类的惰性气体中用激光辐射半导体层。因此，可抑制由激光辐射导致的半导体层的表面的粗糙度，并且可抑制由界面态密度的变化导致的晶体管的阈值电压的变化。
非晶半导体层的结晶也可通过组合热处理和激光辐射来进行。或者，热处理和激光辐射中的一种可进行多次。
可用少量的杂质元素(例如，硼或磷)掺杂如此获得的半导体层以便控制薄膜晶体管的阈值电压。或者，这种用杂质元素的掺杂可在非晶半导体层的结晶步骤前进行。当非晶半导体层用杂质元素掺杂然后受到热处理以结晶时，也可进行杂质元素的活化。此外，可改良掺杂中导致的缺陷。
用杂质元素选择性地掺杂作为结晶半导体层的半导体层以形成元件隔离区。通过元件隔离区，半导体层被隔离成多个元件区。在半导体层上形成掩模层103a到103d，然后用不贡献导电率的杂质元素104掺杂半导体层。通过用不贡献导电率的杂质元素104掺杂半导体层，形成了元件隔离区651a到651h以及通过元件隔离区互相绝缘的元件区102a到102d(见图5A)。
接着，在半导体层上形成掩模层652a到652d以便覆盖元件区102a到102d、元件隔离区651c和651d以及元件隔离区651a、651b、651e、651f、651g和651h的一部分。然后，用提供p型导电性的杂质元素653掺杂半导体层。通过用p型杂质元素653掺杂半导体层，在半导体层中形成作为p型杂质区的第二元件隔离区101a到101f(见图5B)。在未用p型杂质元素653掺杂的区域中，形成第一元件隔离区660a到660f。
接着，在半导体层上形成掩模层654a到654d以便覆盖元件区102a到102d、第一元件隔离区660a到660f以及第二元件隔离区101a到101f。然后，用提供n型导电性的杂质元素655掺杂半导体层。通过用n型杂质元素655掺杂半导体层，在半导体层中形成作为n型杂质区的第二元件隔离区656a和656b(见图5C)。在未用n型杂质元素655掺杂的区域中，形成第一元件隔离区661a和661b。
在该实施方式中，元件隔离区和元件区形成于一连续的半导体层上。因此，第一元件隔离区660a到660f、661a和661b；第二元件隔离区101a到101f、656a和656b；以及通过元件隔离区互相绝缘的元件区102a到102d是连续的。因此，区域的表面是高度平坦的且没有陡峭的台阶。
在该实施方式中，为了在绝缘表面上形成多个半导体元件，不将半导体层分为多个岛形半导体层，相反，在一层半导体层中形成使用作半导体元件的多个元件区电绝缘的元件隔离区，即，具有高电阻的第一元件隔离区和与元件区接触并具有与元件区的源和漏区的导电类型相反的导电类型的第二元件隔离区。
多个元件区中的每一个被设置成由第二元件隔离区围绕，第二元件隔离区是具有与元件区的源和漏区的导电类型相反的导电类型的杂质区。此外，作为高电阻区的第一元件隔离区被设置成邻接第二元件隔离区的外侧。因此，第一元件区和第二元件区通过在第一元件区和第二元件区之间插入与第一元件区接触的第二元件隔离区、第一元件隔离区以及与第二元件区接触的第二元件隔离区而被放置成彼此接近。
当第一元件区和第二元件区的源区和漏区具有相同的导电类型，例如n型杂质区时，两元件区的第二元件隔离区是具有与元件区的导电类型相反的导电类型的p型杂质区。另一方面，当第一元件区和第二元件区具有相反的导电类型，使得第一元件区的源和漏区是n型杂质区而第二元件区的源和漏区是p型杂质区时，两元件区的第二元件隔离区相应地具有相反的导电类型，使得第一元件区的第二元件隔离区是p型杂质区而第二元件区的第二元件隔离区是n型杂质区。
接近元件区并在其与元件区之间插入第二元件隔离区的第一元件隔离区通过用不贡献导电率的第一杂质元素选择性低掺杂一半导体层来形成，以使元件区彼此电绝缘。
作为不贡献导电率(不提高导电率)的第一杂质元素，可采用选自由氧、氮和碳组成的组的至少一种杂质元素。用不贡献导电率的第一杂质元素掺杂的元件隔离区的导电率被降低，而元件隔离区的电阻增加，因为其结晶度通过对掺杂处的半导体层的物理影响而被降低(该效应也可称为所谓的溅射效应)。因为具有增加的电阻的元件隔离区具有较低的电子场效应迁移率，所以它能将元件区互相电绝缘。另一方面，未用杂质元素掺杂的区域可用作元件区，因为在其中保持了足够高以使该区域用作元件的电子场效应迁移率。
第一元件隔离区的电阻率较佳的是1×1010Ω·cm或更多，且诸如氧、氮或碳之类的第一杂质元素的浓度较佳的是1×1020cm-3或更多且小于4×1022cm-3。
因为第一元件隔离区的结晶度通过添加杂质元素而被降低，所以也可以说第一元件隔离区改变为非晶态。另一方面，因为元件区是结晶半导体层，因此当利用元件区形成半导体元件时，其沟道形成区具有比第一元件隔离区高的结晶度。因此，可获得高的电子场效应迁移率作为半导体元件。
作为添加到第一元件隔离区的第一杂质元素，也可采用诸如氩(Ar)、氖(Ne)、氪(Kr)或氙(Xe)之类的稀有气体元素。当除诸如氧、氮或碳之类的元素外还添加具有相对大的量的这一稀有气体元素时，可增大对半导体层的物理影响。因此，可更有效地降低第一元件隔离区的结晶度。
与元件区接触并被设置在元件区和第一元件隔离区之间的第二元件隔离区通过用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂半导体层来形成。
元件区包括源区、漏区和沟道形成区。源和漏区是具有一种导电类型的杂质区(例如，或者是n型杂质区或者是p型杂质区)。通过用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂第二元件隔离区，第二元件隔离区被形成为具有与邻接的元件区的源和漏区的导电类型相反的导电类型的杂质区。即，当元件区的源和漏区是n型杂质区时，邻接的第二元件隔离区可被形成为p型杂质区，相反，当元件区的源和漏区是p型杂质区时，邻接的第二元件隔离区可被形成为n型杂质区。彼此相邻的元件区和第二元件隔离区形成PN结。因此，设置在元件区之间的第二元件隔离区可进一步将元件区彼此绝缘。
本发明的特征在于通过在半导体层中形成用于使元件区绝缘的元件隔离区，即作为用不贡献导电率的第一杂质元素掺杂的高电阻区的第一元件隔离区和作为用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂的杂质区的第二元件隔离区，来将一层半导体层隔离成多个元件区。通过本发明，元件区可通过由第一元件隔离区和第二元件隔离区产生的效果来互相隔离。因此，可获得较高的元件绝缘/隔离效应。
用杂质元素掺杂半导体层来形成第一元件隔离区和第二元件隔离区可通过利用离子注入法、(离子)掺杂法等来进行。
此外，在元件隔离区中，第一杂质元素和第二杂质元素可具有浓度梯度。不必说，可添加第一杂质元素和第二杂质元素使得它们各自以基本均匀的浓度包含在第一元件隔离区和第二元件隔离区中。即，第一元件隔离区中的第一杂质元素的峰值浓度和第二元件隔离区中的第二杂质元素的峰值浓度可被任意地设置。此外，因为第二元件隔离区只需是具有与邻接的元件区的源和漏区的导电类型相反的导电类型的杂质区，所以除提供相反的导电类型的杂质元素外它还可含有提供与邻接的元件区的源和漏区的导电类型相同的导电类型的低浓度的另一种杂质元素。或者，第二元件隔离区还可含有第一杂质元素。在该情况下，第二元件隔离区可通过用第二杂质元素来掺杂第一元件隔离区的一部分而形成。
去除掩模，并在半导体层上顺序地形成第一绝缘层105和电荷累积层106。
因为第一绝缘层105在高度平坦的半导体层上形成，所以半导体层的覆盖率高且膜的形状缺陷很难发生。因此，可防止诸如漏电流以及形成于第一绝缘层105上的电荷累积层106和元件区102c之间的短路之类的缺陷。因此，本实施方式中作为非易失性半导体存储器件的半导体器件可被形成为高度可靠的半导体器件，其中可防止诸如电荷累积层和半导体层之间的短路以及漏电流之类的否则由于半导体层对栅绝缘层的覆盖缺陷而导致的缺陷。
第一绝缘层105可通过向半导体层施加热处理、等离子体处理等来形成。例如，通过向半导体层施加高密度等离子体氧化、氮化或氧氮化处理，可将第一绝缘层105形成为半导体层上的氧化物膜、氮化物膜或氧氮化物膜。注意，第一绝缘层105也可通过等离子体CVD法或溅射法来形成。
例如，当含有Si作为主要成分的半导体层用作该半导体层，并将高密度等离子体氧化或氮化处理施加到该半导体层时，可将氧化硅层或氮化硅层形成为第一绝缘层105。此外，在通过高密度等离子体处理氧化半导体层后，可通过再次施加高密度等离子体处理来进行氮化处理。在该情况下，氧化硅层被形成为与半导体层接触且在氧化硅层的表面上或表面附近形成经氮等离子体处理的层。
这里，将第一绝缘层105形成为1至10nm的厚度，较佳的是1至5nm。例如，通过向半导体层施加高密度等离子体氧化处理而在半导体层的表面上形成约3nm厚的氧化硅层，然后向其施加高密度等离子体氮化处理以在氧化硅层的表面上或表面附近形成经氮等离子体处理的层。具体地，首先，通过氧气氛下的等离子体处理在半导体层上形成3至6nm厚的氧化硅层。之后，通过在氮气氛下进行等离子体处理，含有高氮浓度的氮的经氮等离子体处理的层被设置在氧化硅层的表面上或表面附近。这里，通过在氮气氛下进行等离子体处理，获得了其中20至50原子％的氮包含在离氧化硅层的表面深约1nm的区域中的结构。在经氮等离子体处理的层中，形成含氧和氮的硅(氧氮化硅)。此时，较佳的是在不暴露于空气的情况下连续地进行高密度等离子体氧化处理和高密度等离子体氮化处理。通过连续地进行这种高密度等离子体处理，可防止污染物的混入并可实现生产效率的提高。
在通过高密度等离子体处理来氧化半导体层的情况下，等离子体处理在氧气氛(例如，含有氧(O2)或一氧化二氮(N2O)和稀有气体(含有He、Ne、Ar、Kr和Xe中的至少一种)的气氛，或含有氧或一氧化二氮、氢气(H2)和稀有气体的气氛)下进行。同时，在通过高密度等离子体处理来氮化半导体层的情况下，等离子体处理在氮气氛(例如，含有氮(N2)和稀有气体(含有He、Ne、Ar、Kr和Xe中的至少一种)的气氛，含有氮、氢和稀有气体的气氛，或含有NH3和稀有气体的气氛)下进行。
作为稀有气体，例如可采用Ar。或者，也可使用Ar和Kr的混合气体。在稀有气体气氛下进行高密度等离子体处理的情况下，第一绝缘层105可含有用于等离子体处理的稀有气体(含有He、Ne、Ar、Kr和Xe中的至少一种)。例如，在采用Ar时，第一绝缘层105可含有Ar。
高密度等离子体处理在含有上述气体的气氛中和1×1011cm-3或更高的等离子体电子密度以及1.5eV或更低的等离子体电子温度的条件下进行。具体地，等离子体处理以1×1011至1×1013cm-3(包含这两个值)的范围中的等离子体电子密度以及0.5至1.5eV(包含这两个值)的范围中的等离子体电子温度来进行。因为等离子体电子密度高且形成于衬底100上的处理对象(这里是半导体层)的附近的电子温度低，所以可防止对处理对象的等离子体损伤。此外，因为等离子体电子密度高达1×1011cm-3或更高，所以通过等离子体处理来氧化或氮化处理对象而形成的氧化物膜或氮化物膜在膜厚度均匀性等方面优于通过CVD法、溅射法等形成的膜。因此，可获得致密膜。此外，因为将等离子体电子温度设置为低至1.5eV或更低，所以氧化或氮化处理可在比常规的等离子体处理或热氧化处理的温度低的温度下进行。例如，即使当等离子体处理在比玻璃衬底的应变点低100℃或更多的温度下进行时，也可充分地进行氧化或氮化处理。作为生成等离子体的频率，可采用诸如微波(例如，2.45GHz)之类的高频。
在该实施方式中，在通过高密度等离子体处理来氧化处理对象的情况下，引入氧气(O2)、氢气(H2)和氩气(Ar)的混合气体。这里所使用的混合气体可以0.1至100sccm的氧气流率、0.1至100sccm的氢气流率和100至5000sccm的氩气流率来引入。注意，该混合气体较佳地以氧∶氢∶氩＝1∶1∶100的比率引入。例如，混合气体可以5sccm的氧气流率、5sccm的氢气流率和500sccm的氩气流率引入。
在通过高密度等离子体处理进行氮化情况下，引入氮气(N2)和氩气(Ar)的混合气体。这里所使用的混合气体可以20至2000sccm的氮气流率和100至10000sccm的氩气流率来引入。例如，该混合气体可以200sccm的氮气流率和1000sccm的氩气流率引入。
在本实施方式中，形成于设置在存储器部分中的半导体层上的第一绝缘层105用作稍后完成的非易失性存储元件的隧道绝缘层。因此，第一绝缘层105越薄，隧道电流流过该层就越容易，因此可实现存储器的更高速的操作。此外，第一绝缘层105越薄，电荷越容易以低电压累积在稍后形成的电荷累积层中，因此可实现半导体器件的较低的功耗。因此，较佳地将第一绝缘层105形成得较薄。
作为在半导体层上形成薄绝缘层的一般方法，有热氧化法。然而，当诸如玻璃衬底之类的不具有足够高的熔点的衬底用作衬底100时，很难通过热氧化法形成第一绝缘层105。此外，通过CVD法或溅射法形成的绝缘层由于其内在缺陷而不具有足够的膜质量，并且具有当膜形成得很薄时将产生诸如针孔之类的缺陷的问题。此外，当通过CVD法或溅射法形成绝缘层时，半导体层的末端的覆盖不充分，且有稍后形成于第一绝缘层105上的导电膜等与半导体层短路的情况。因此，通过如本实施方式所示的高密度等离子体处理形成第一绝缘层105，可形成比通过CVD法、溅射法等形成的绝缘层更致密的绝缘层。结果，可实现存储器的高速操作并可改进电荷保持性质。注意，在通过CVD法或溅射法形成第一绝缘层105的情况下，较佳的是在形成绝缘层后向绝缘层的表面施加高密度等离子体氧化、氮化或氧氮化处理。
用作浮置栅的电荷累积层106可利用硅(Si)、硅的化合物、锗(Ge)或锗的化合物来形成。作为硅的化合物，可采用氮化硅、氮氧化硅、碳化硅、含有10原子％或更多的锗、金属氮化物、金属氧化物的硅锗等。作为锗的化合物的典型示例，可给出其中相对于硅较佳地包含10原子％或更多的锗的硅锗。这是因为如果锗的浓度小于10原子％，则作为组成元素的锗的作用很小，且电荷累积层的带隙不会变得有效的小。
尽管为了累积电荷的目的将电荷累积层106应用于根据本发明的半导体器件，但可采用具有类似功能的任何其它材料。例如，可采用含有锗的三元化合物半导体，或可将半导体材料氢化。或者，作为具有非易失性存储元件的电荷累积层的功能的材料，可采用锗或锗的化合物的氧化物或氮化物。
作为形成电荷累积层106的材料，可采用金属氮化物或金属氧化物。作为金属氮化物，可采用氮化钽、氮化钨、氮化钼、氮化钛等。作为金属氧化物，可采用氧化钽、氧化钛、氧化锡等。
也可形成具有上述材料的叠层结构的电荷累积层106。当由上述的硅、硅的化合物、金属氮化物或金属氧化物制成的层在由锗或锗的化合物制成的层上形成时，上层可在制造过程中用作具有耐水性质或耐化学药品性质的阻挡层。因此，在光刻、蚀刻和清洗过程中衬底的处理变得容易，并因此可提高生产率。即，可便于对电荷累积层的处理。
将第一绝缘层105和电荷累积层106处理成期望的形状，使得第一绝缘层107和电荷累积层108在用作存储元件的元件区102c上形成(参见图5E)。此外，掩模层120在电荷累积层108上形成，并利用掩模层120选择性地蚀刻电荷累积层108，从而形成电荷累积层109(参见图5F)。
接着，在元件区102d的特定区域中形成杂质区。这里，在去除掩模层120后，选择性地形成掩模层121a到121f以覆盖元件区102a到102c和元件区102d的一部分。然后，将杂质区119引入元件区102d中未由掩模层121a到121f覆盖的一部分中以形成杂质区122a和122b(参见图6A)。作为杂质元素，可采用提供n型导电性的杂质元素或提供p型导电性的杂质元素。作为n型杂质元素，可采用磷(P)、砷(As)等。作为p型杂质元素，可采用硼(B)、铝(Al)、镓(Ga)等。这里，将磷(P)作为杂质元素引入到元件区102d中。
接着，形成第二绝缘层123以覆盖元件区102d和形成于元件区102c上的第一绝缘层107和电荷累积层109。
第二绝缘层123可通过CVD法或溅射法等，利用诸如氧化硅、氮化硅、氧氮化硅(SiOxNy，其中x＞y＞0)、氮氧化硅(SiNxOy，其中x＞y＞0)等来形成为具有单层或叠层。或者，第二绝缘层123可利用氧化铝(AlOx)、氧化铪(HfOx)或氧化钽(TaOx)来形成。例如，在将第二绝缘层123设置成具有单层的情况下，可通过CVD法形成5至50nm厚的氧氮化硅膜或氮氧化硅膜。同时，在将第二绝缘层123设置成具有三层结构的情况下，将氧氮化硅膜形成为第一绝缘层，将氮化硅膜形成为第二绝缘层，并将氧氮化硅膜形成为第三绝缘层。此外，锗的氧化物或氮化物可用于第二绝缘层123。
注意，形成于元件区102c上的第二绝缘层123用作稍后完成的非易失性存储元件的控制绝缘层，而形成于元件区102d上的第二绝缘层123用作稍后完成的晶体管的栅绝缘层。
接着，形成第三绝缘层135以便覆盖元件区102a和102b。
第三绝缘层135通过利用用于形成第一绝缘层105的上述方法中的任一种来形成。例如，通过向包括元件隔离区101a到101d的半导体层施加高密度等离子体氧化、氮化或氧氮化处理，在半导体层上形成作为氧化硅膜、氮化硅膜或氧氮化硅膜的第三绝缘层135。
这里，将第三绝缘层135形成为1至20nm的厚度，较佳的是1至10nm。例如，通过向半导体层施加高密度等离子体氧化处理在包括元件区102a和102b以及元件隔离区101a到101d的半导体层的表面上形成氧化硅膜。然后，向氧化硅膜施加高密度等离子体氮化处理，使得在氧化硅膜的表面上形成氧氮化硅膜。在该情况下，同样氧化或氮化形成于元件区102c和102d上的第二绝缘层123的表面，使得形成氧化物膜和氧氮化物膜。形成于元件区102a和102b上的第三绝缘层135用作稍后完成的晶体管的栅绝缘层。
接着，形成导电膜以覆盖形成于半导体层中元件区102a和102b上的第三绝缘层135并覆盖形成于元件区102c和102d上的第二绝缘层123。这里，示出了其中第一导电膜和第二导电膜顺序地层叠为导电膜的示例。不必说，可将导电膜形成为具有单层或多于两层的叠层结构。
第一导电膜和第二导电膜可利用选自钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)等的元素或含有这一元素作为主要成分的合金材料或化合物材料来形成。或者，可采用通过氮化上述金属获得的金属氮化物膜。此外，也可采用以用诸如磷之类的杂质元素掺杂的多晶硅为代表的半导体材料。
这里，设置层叠结构使得第一导电膜利用氮化钽形成而第二导电膜利用钨层叠在其上。或者，第一导电层可利用氮化钨、氮化钼和/或氮化钛形成为单层膜或叠层膜，且第二导电膜也可利用钽、钼和/或钛形成为单层膜或叠层膜。
接着，选择性地蚀刻层叠的第一和第二导电膜以将其去除，使得第一导电膜和第二导电膜保留在半导体层中的元件区102a到102d的一部分上。因此，形成用作栅电极层的第一导电层124a到124d和第二导电层125a到125d(参见图6B)。注意，形成于设置在存储器部分中的元件区102c上的第一导电层124c和第二导电层125c用作稍后完成的非易失性存储元件的控制栅电极层。此外，第一导电层124a、124b和124d以及第二导电层125a、125b和125d用作稍后完成的晶体管的栅电极层。
接着，选择性地形成掩模层126a到126e以便覆盖元件区102a、102c和102d。然后，利用掩模层126a到126e、第一导电层124b以及第二导电层125b作为掩模，用杂质元素127掺杂元件区102b，从而形成杂质区(参见图6C)。作为杂质元素，可采用提供n型导电性的杂质元素或提供p型导电性的杂质元素。作为n型杂质元素，可采用磷(P)、砷(As)等。作为p型杂质元素，可采用硼(B)、铝(A1)、镓(Ga)等。这里，引入与图6A中引入到元件区102d的杂质元素的导电类型相反的导电类型的杂质元素(例如，硼(B))。结果，形成了形成源和漏区的高浓度杂质区132a和132b以及沟道形成区134。
接着，选择性地形成掩模层128a到128g以便覆盖元件区102b。然后，利用掩模层128a到128g、第一导电层124a、124c和124d以及第二导电层125a、125c和125d作为掩模，用杂质元素129掺杂元件区102a、102c和102d，从而形成杂质区(参见图6C)。作为杂质元素，可采用提供n型导电性的杂质元素或提供p型导电性的杂质元素。作为n型杂质元素，可采用磷(P)、砷(As)等。作为p型杂质元素，可采用硼(B)、铝(Al)、镓(Ga)等。这里，将磷(P)用作杂质元素。
在图6D中，通过引入杂质元素129，在元件区102a中形成了形成源区和漏区的高浓度杂质区130a和130b以及沟道形成区135a。在元件区102c中，形成了形成源和漏区的高浓度杂质区130c和130d、形成LDD(轻掺杂漏)区的低浓度杂质区131a和131b以及沟道形成区135b。在元件区102d中，形成了形成源和漏区的高浓度杂质区130e和130f、形成LDD区的低浓度杂质区131c和131d以及沟道形成区135c。
形成于元件区102c中的低浓度杂质区131a和131b通过在图6D中引入的穿过用作浮置栅的电荷累积层109的杂质元素来形成。因此，沟道形成区135b在元件区102c中的与第二导电层125c和电荷累积层109都重叠的区域中形成；低浓度杂质区131a和131b在元件区102c中的与电荷累积层109重叠但不与第二导电层125c重叠的区域中形成；而高浓度杂质区130c和130d在元件区102c中的既不与电荷累积层109重叠也不与第二导电层125c重叠的区域中形成。
接着，形成绝缘层133，以覆盖第二绝缘层123、第三绝缘层135、第一导电层124a到124d以及第二导电层125a到125d。然后，在绝缘层133上形成电连接到形成于元件区102a到102d中的高浓度杂质区130a到130f、132a和132b配线层136a到136h(参见图6E)。
绝缘层133可通过CVD法、溅射法等，利用诸如氧化硅(SiOx)、氮化硅(SiNx)、氧氮化硅(SiOxNy，其中x＞y＞0)或氮氧化硅(SiNxOy，其中x＞y＞0)等含氧或氮的绝缘层；诸如DLC(金刚石型碳)之类的含碳膜；诸如环氧树脂、聚酰亚胺、聚酰胺、聚乙烯苯酚、苯并环丁烯(benzocyclobuten)或丙烯酸等有机材料；和/或诸如硅氧烷树脂之类的硅氧烷材料来形成为单层或多层。
配线层136a到136h可通过CVD法、溅射法等，利用选自铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)和硅(Si)等的元素，或含有这一元素作为主要成分的合金材料或化合物材料来形成为具有单层或叠层。含有铝作为主要成分的合金材料对应于例如含有铝作为主要成分并还含有镍的材料、或含有铝作为主要成分并还含有镍以及碳或硅中的一种或两种的材料。配线层136a到136h较佳地被形成为具有阻挡膜、铝硅(Al-Si)膜和阻挡膜的叠层结构，或阻挡膜、铝硅(Al-Si)膜、氮化钛(TiN)膜和阻挡膜的叠层结构。注意，阻挡膜对应于由钛、氮化钛、钼或氮化钼制成的薄膜。具有低电阻值且不昂贵的铝和铝硅是最适合于配线层136a和136h的材料。此外，当将阻挡层设置为顶层或底层时，可防止铝或铝硅的小丘的生成。此外，当采用由作为具有极好的还原性的元素的钛制成的阻挡膜时，即使薄的自然氧化物膜在结晶半导体层上形成，该自然氧化物膜也可被化学地减小并由此可获得阻挡膜和结晶半导体层之间的极好接触。
因此，当采用本发明时，可将半导体层隔离成多个元件区而不分割成岛形，且不产生由半导体层的末端导致的台阶。因此，绝缘层可形成于平坦的半导体层上，且可改进半导体层对绝缘层的覆盖率。因此，可提供高度可靠的半导体器件以及该半导体器件的制造方法，其中可防止诸如电荷累积层、控制栅电极层、栅电极层和半导体层之间的短路以及漏电流之类的否则由于半导体层对栅绝缘层的覆盖缺陷而导致的缺陷。因此，半导体器件的进一步小型化和更高的集成是可能的，且可获得半导体器件的更高性能。此外，因为可减少诸如膜形状缺陷之类的缺陷，所以在制造过程中能以高成品率来制造半导体器件。
本实施方式可结合本说明书中的其它实施方式来自由实现。
(实施方式8)
本实施方式将参考附图描述具有CMOS电路和存储元件的高度可靠的半导体器件，其中可防止诸如栅电极层和半导体层之间的短路以及漏电流之类的否则由于半导体层对栅绝缘层的覆盖缺陷而导致的缺陷。将参考图7A到8E详细描述本实施方式中半导体器件的制造方法。本实施方式中的半导体器件与实施方式7中的半导体器件的不同之处在于栅电极层和控制栅电极层的形状。注意，两实施方式中共同的部分由共同的参考标号表示且省略了其描述。
用作基底膜的绝缘层112a和绝缘层112b层叠在具有绝缘表面的衬底100上。
接着，在基底膜上形成半导体层150。可通过各种方法(例如，溅射法或等离子体CVD法)形成25至200nm厚(较佳的是30至150nm)的半导体层。在该实施方式中，较佳地使用通过激光辐射使非晶半导体层结晶而获得的结晶半导体层。
可用少量杂质元素(例如，硼或磷)掺杂如此获得的半导体层以便控制薄膜晶体管的阈值电压。或者，这种用杂质元素的掺杂可在非晶半导体层的结晶步骤前进行。当用杂质元素掺杂非晶半导体层然后受到热处理以结晶时，还可进行杂质元素的活化。此外，可改良掺杂中导致的缺陷。
去除掩模，且在半导体层150上形成第一绝缘层105。
第一绝缘层105可通过向半导体层施加热处理、等离子体处理等来形成。例如，通过向半导体层施加高密度等离子体氧化、氮化或氧氮化处理，可将第一绝缘层105形成为半导体层上的氧化物膜、氮化物膜或氧氮化物膜。注意，第一绝缘层105也可通过等离子体CVD法或溅射法来形成。
例如，当含有Si作为主要成分的半导体层用作该半导体层，并将高密度等离子体氧化或氮化处理施加到该半导体层时，可将氧化硅层或氮化硅层形成为第一绝缘层105。此外，在通过高密度等离子体处理来氧化半导体层后，可通过再次施加高密度等离子体处理来进行氮化处理。在该情况下，氧化硅层被形成为与半导体层接触且在氧化硅层的表面上或表面附近形成经氮等离子体处理的层。
这里，将第一绝缘层105形成为1至10nm的厚度，较佳的是1至5nm。例如，通过向半导体层施加高密度等离子体氧化处理而在半导体层的表面上形成约3nm厚的氧化硅层，然后向其施加高密度等离子体氮化处理以在氧化硅层的表面上或表面附近形成经氮等离子体处理的层。具体地，首先，通过氧气氛下的等离子体处理在半导体层上形成3至6nm厚的氧化硅层。之后，通过在氮气氛下进行等离子体处理，含有高氮浓度的氮的经氮等离子体处理的层被设置在氧化硅层的表面上或表面附近。这里，通过在氮气氛下进行等离子体处理，获得了其中20至50原子％的氮包含在离氧化硅层的表面深约1nm的区域中的结构。在经氮等离子体处理的层中，形成含氧和氮的硅(氧氮化硅)。此时，较佳的是在不暴露于空气的情况下连续地进行高密度等离子体氧化处理和高密度等离子体氮化处理。通过连续地进行这种高密度等离子体处理，可防止污染物的混入并可实现生产效率的提高。
在本实施方式中，形成于设置在存储器部分中的半导体层上的第一绝缘层105用作稍后完成的非易失性存储元件的隧道绝缘层。因此，第一绝缘层105越薄，隧道电流流过该层就越容易，因此可实现存储器的更高速操作。此外，第一绝缘层105越薄，电荷越容易以低电压累积在稍后形成的电荷累积层中，因此可实现半导体器件的较低的功耗。因此，较佳地将第一绝缘层105形成得较薄。
用杂质元素穿过第一绝缘层105选择性地掺杂作为结晶半导体层的半导体层，从而形成元件隔离区。通过元件隔离区，将半导体层隔离成多个元件区。在半导体层上形成掩模层103a到103d，然后用不贡献导电率的杂质元素104掺杂半导体层。通过用不贡献导电率的杂质元素104掺杂半导体层，形成了元件隔离区651a到651h以及通过元件隔离区互相绝缘的元件区102a到102d(见图7B)。
接着，在半导体层上形成掩模层652a到652d以便覆盖元件区102a到102d、元件隔离区651c和651d以及元件隔离区651a、651b、651e、651f、651g和651h的一部分。然后，用提供p型导电性的杂质元素653穿过第一绝缘层105掺杂半导体层。通过用p型杂质元素653掺杂半导体层，在半导体层中形成作为p型杂质区的第二元件隔离区101a到101f(见图7C)。在未用p型杂质元素653掺杂的区域中，形成第一元件隔离区660a到660f。
接着，在半导体层上形成掩模层654a到654d以便覆盖元件区102a到102d、第一元件隔离区660a到660f以及第二元件隔离区101a到101f。然后，用提供n型导电性的杂质元素655掺杂半导体层。通过用n型杂质元素655掺杂半导体层，在半导体层中形成作为n型杂质区的第二元件隔离区656a和656b(见图7D)。在未用n型杂质元素655掺杂的区域中，形成第一元件隔离区661a和661b。
在该实施方式中，元件隔离区和元件区形成于一连续的半导体层上。因此，第一元件隔离区660a到660f、661a和661b；第二元件隔离区101a到101f、656a和656b；以及通过元件隔离区互相绝缘的元件区102a到102d是连续的。因此，区域的表面是高度平坦的且没有陡峭的台阶。
因为通过掺杂法等用杂质元素穿过第一绝缘层105掺杂半导体层150，所以可控制用杂质元素掺杂半导体层150所需的物理能量。因此，可将掺杂的能量减小到不导致对半导体层的损伤等的水平，且可选择性地降低半导体层的结晶度以形成元件隔离区。还可在通过用杂质元素掺杂形成元件隔离区和元件区后一次性去除第一绝缘层105然后再次形成第一绝缘层。此外，可对再次形成的绝缘层施加等离子体处理以使表面变得致密。
在本实施方式中，为了在绝缘表面上形成多个半导体元件，不将半导体层分为多个岛形半导体层，相反，在一层半导体层中形成使用作半导体元件的多个元件区电绝缘的元件隔离区，即，具有高电阻的第一元件隔离区和与元件区接触并具有与元件区的源和漏区的导电类型相反的导电类型的第二元件隔离区。
多个元件区中的每一个被设置成由第二元件隔离区围绕，第二元件隔离区是具有与元件区的源和漏区的导电类型相反的导电类型的杂质区。此外，作为高电阻区的第一元件隔离区被设置成邻接第二元件隔离区的外侧。因此，第一元件区和第二元件区通过在第一元件区和第二元件区之间插入与第一元件区接触的第二元件隔离区、第一元件隔离区以及与第二元件区接触的第二元件隔离区而被放置成彼此接近。
当第一元件区和第二元件区的源区和漏区具有相同的导电类型，例如n型杂质区时，两元件区的第二元件隔离区是具有与元件区的导电类型相反的导电类型的p型杂质区。另一方面，当第一元件区和第二元件区具有相反的导电类型，使得第一元件区的源和漏区是n型杂质区而第二元件区的源和漏区是p型杂质区时，两元件区的第二元件隔离区相应地具有相反的导电类型，使得第一元件区的第二元件隔离区是p型杂质区而第二元件区的第二元件隔离区是n型杂质区。
接近元件区并在其与元件区之间插入第二元件隔离区的第一元件隔离区通过用不贡献导电率的第一杂质元素选择性地掺杂一半导体层来形成，以使元件区彼此电绝缘。
作为不贡献导电率(不提高导电率)的第一杂质元素，可采用选自由氧、氮和碳组成的组的至少一种杂质元素。用不贡献导电率的第一杂质元素掺杂的元件隔离区的导电率被降低，而元件隔离区的电阻增加，因为其结晶度通过对掺杂处的半导体层的物理影响而被降低(该效应也可称为所谓的溅射效应)。因为具有增加的电阻的元件隔离区具有较低的电子场效应迁移率，所以它能将元件区互相电绝缘。另一方面，未用杂质元素掺杂的区域可用作元件区，因为在其中保持了足够高以使该区域用作元件的电子场效应迁移率。
第一元件隔离区的电阻率较佳的是1×1010Ω·cm或更多，且诸如氧、氮或碳之类的第一杂质元素的浓度较佳的是1×1020cm-3或更多且小于4×1022cm-3。
因为第一元件隔离区的结晶度通过添加杂质元素而被降低，所以也可以说第一元件隔离区改变为非晶态。另一方面，因为元件区是结晶半导体层，因此当利用元件区形成半导体元件时，其沟道形成区具有比第一元件隔离区高的结晶度。因此，可获得高的电子场效应迁移率作为半导体元件。
作为添加到第一元件隔离区的第一杂质元素，也可采用诸如氩(Ar)、氖(Ne)、氪(Kr)或氙(Xe)之类的稀有气体元素。当除诸如氧、氮或碳之类的元素外还添加具有相对大的量的这一稀有气体元素时，可增大对半导体层的物理影响。因此，可更有效地降低第一元件隔离区的结晶度。
与元件区接触并被设置在元件区和第一元件隔离区之间的第二元件隔离区通过用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂半导体层来形成。
元件区包括源区、漏区和沟道形成区。源和漏区是具有一种导电类型的杂质区(例如，或者是n型杂质区或者是p型杂质区)。通过用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂第二元件隔离区，第二元件隔离区被形成为具有与邻接的元件区的源和漏区的导电类型相反的导电类型的杂质区。即，当元件区的源和漏区是n型杂质区时，邻接的第二元件隔离区可被形成为p型杂质区，相反，当元件区的源和漏区是p型杂质区时，邻接的第二元件隔离区可被形成为n型杂质区。彼此邻接的元件区和第二元件隔离区形成PN结。因此，设置在元件区之间的第二元件隔离区可进一步将元件区彼此绝缘。
本发明的特征在于通过在半导体层中形成用于使元件区绝缘的元件隔离区，即作为用不贡献导电率的第一杂质元素掺杂的高电阻区的第一元件隔离区和作为用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂的杂质区的第二元件隔离区，来将一半导体层隔离成多个元件区。通过本发明，元件区可通过由第一元件隔离区和第二元件隔离区产生的效果来互相隔离。因此，可获得较高的元件绝缘/隔离效应。
用杂质元素掺杂半导体层来形成第一元件隔离区和第二元件隔离区可通过利用离子注入法、(离子)掺杂法等来进行。
此外，在元件隔离区中，第一杂质元素和第二杂质元素可具有浓度梯度。不必说，可添加第一杂质元素和第二杂质元素，使得它们各自以基本均匀的浓度包含在第一元件隔离区和第二元件隔离区中。即，第一元件隔离区中的第一杂质元素的峰值浓度和第二元件隔离区中的第二杂质元素的峰值浓度可被任意地设置。此外，因为第二元件隔离区只需是具有与邻接的元件区的源和漏区的导电类型相反的导电类型的杂质区，所以除提供相反的导电类型的杂质元素外它还可含有提供与邻接的元件区的源和漏区的导电类型相同的导电类型的低浓度的另一种杂质元素。或者，第二元件隔离区还可含有第一杂质元素。在该情况下，第二元件隔离区可通过用第二杂质元素来掺杂第一元件隔离区的一部分而形成。
因为第一绝缘层105在高度平坦的半导体层上形成，所以半导体层的覆盖度高且膜的形状缺陷很难发生。因此，可防止诸如漏电流和形成于第一绝缘层105上的电荷累积层106与元件区102c之间的短路之类的缺陷。因此，本实施方式中作为非易失性半导体存储器件的半导体器件可被形成为高度可靠的半导体器件，其中可防止诸如电荷累积层、稍后形成的控制栅电极层和半导体层之间的短路以及漏电流之类的否则由于半导体层对栅绝缘层的覆盖缺陷而导致的缺陷。
在第一绝缘层105上形成电荷累积层106(参见图7E)。
电荷累积层106可利用硅、硅的化合物、锗或锗的化合物来形成。作为硅的化合物，可采用氮化硅、氮氧化硅、碳化硅、含有10原子％或更多的锗、金属氮化物、金属氧化物的硅锗等。作为锗的化合物的典型的示例，可给出其中相对于硅较佳地包含10原子％或更多的锗的硅锗。这是因为如果锗的浓度小于10原子％，则作为组成元素的锗的作用很小，且电荷累积层的带隙不会变得有效的小。
尽管为了累积电荷的目的将电荷累积层106应用于根据本发明的半导体器件，但可采用具有类似功能的任何其它材料。例如，可采用含有锗的三元化合物半导体，或可将半导体材料氢化。或者，作为具有非易失性存储元件的电荷累积层的功能的材料，可采用锗或锗的化合物的氧化物或氮化物。
作为形成电荷累积层106的材料，可采用金属氮化物或金属氧化物。作为金属氮化物，可采用氮化钽、氮化钨、氮化钼、氮化钛等。作为金属氧化物，可采用氧化钽、氧化钛、氧化锡等。
也可形成具有上述材料的叠层结构的电荷累积层106。当由上述的硅、硅的化合物、金属氮化物或金属氧化物制成的层在由锗或锗的化合物制成的层上形成时，上层可在制造过程中用作具有耐水性质或耐化学药品性质的阻挡层。因此，在光刻、蚀刻和清洗过程中衬底的处理变得容易，并因此可提高生产率。即，可便于对电荷累积层的处理。
将第一绝缘层105和电荷累积层106处理成期望的形状，使得第一绝缘层107和电荷累积层108在用作存储元件的元件区102c上形成(参见图7F)。此外，掩模层120在电荷累积层108上形成，并利用掩模层120选择性地蚀刻电荷累积层108，从而形成电荷累积层109(参见图8A)。
接着，形成第二绝缘层123，以覆盖元件区102d和形成于元件区102c上的第一绝缘层107和电荷累积层109。
注意，形成于元件区102c上的第二绝缘层123用作稍后完成的非易失性存储元件的控制绝缘层，而形成于元件区102d上的第二绝缘层123用作稍后完成的晶体管的栅绝缘层。
接着，形成第三绝缘层135以便覆盖元件区102a和102b。
接着，形成导电膜以覆盖形成于半导体层中元件区102a和102b上的第三绝缘层135并覆盖形成于元件区102c和102d上的第二绝缘层123。这里，示出了其中第一导电膜和第二导电膜顺序地层叠为导电膜的示例。不必说，可将导电膜形成为具有多于两层的单层或叠层结构。
接着，选择性地蚀刻层叠的第一和第二导电膜以将其去除，使得第一导电膜和第二导电膜保留在半导体层中的元件区102a到102d的一部分上。因此，形成用作栅电极层的第一导电层154a到154d和第二导电层155a到155d(参见图8B)。注意，形成于设置在存储器部分中的元件区102c上的第一导电层154c和第二导电层155c用作稍后完成的非易失性存储元件的控制栅电极层。此外，第一导电层154a、154b和154d和第二导电层155a、155b和155d用作稍后完成的晶体管的栅电极层。
接着，选择性地形成掩模层156a到156e以便覆盖元件区102a、102c和102d。然后，利用掩模层156a到156e、第一导电层154b以及第二导电层155b作为掩模，用杂质元素157掺杂元件区102b，从而形成杂质区(参见图8C)。作为杂质元素，可采用提供n型导电性的杂质元素或提供p型导电性的杂质元素。作为n型杂质元素，可采用磷(P)、砷(As)等。作为p型杂质元素，可采用硼(B)、铝(Al)、镓(Ga)等。这里，引入杂质元素(例如，硼(B))。结果，在元件区102b中形成了形成源和漏区的高浓度杂质区162a和162b、形成LDD区的低浓度杂质区164a和164b以及沟道形成区165。
接着，选择性地形成掩模层158a到158g以便覆盖元件区102b。然后，利用掩模层158a到158g、第一导电层154a、154c和154d以及第二导电层155a、155c和155d作为掩模，用杂质元素159掺杂元件区102a、102c和102d，从而形成杂质区(参见图8D)。作为杂质元素，可采用提供n型导电性的杂质元素或提供p型导电性的杂质元素。作为n型杂质元素，可采用磷(P)、砷(As)等。作为p型杂质元素，可采用硼(B)、铝(Al)、镓(Ga)等。这里，将磷(P)用作杂质元素。
在图8D中，通过引入杂质元素，在元件区102a中形成了形成源区和漏区的高浓度杂质区160a和160b、形成LDD区的低浓度杂质区161e和161f以及沟道形成区167a。在元件区102c中，形成了形成源和漏区的高浓度杂质区160c和160d、形成LDD区的低浓度杂质区161a和161b以及沟道形成区167b。在元件区102d中，形成了形成源和漏区的高浓度杂质区160e和160f、形成LDD(轻掺杂漏)区的低浓度杂质区161c和161d以及沟道形成区167c。
接着，形成绝缘层163，以覆盖第二绝缘层123、第三绝缘层135、第一导电层154a到154d以及第二导电层155a到155d。然后，在绝缘层153上形成电连接到形成于元件区102a到102d中的高浓度杂质区160a到160f、162a和162b的配线层166a到166h(参见图8E)。
因此，当采用本发明时，可将半导体层隔离成多个元件区而不分割成岛形，且不产生由半导体层的末端导致的台阶。因此，绝缘层可形成于平坦的半导体层上，且可改进半导体层对绝缘层的覆盖率。因此，可提供高度可靠的半导体器件以及该半导体器件的制造方法，其中可防止诸如电荷累积层与控制栅电极层或栅电极层与半导体层之间的短路以及漏电流之类的否则由于半导体层对绝缘层的覆盖缺陷而导致的缺陷。因此，半导体器件的进一步小型化和更高的集成是可能的，且可获得半导体器件的更高性能。此外，因为可减少诸如膜形状缺陷之类的缺陷，所以在制造过程中能以高成品率来制造半导体器件。
本实施方式可结合本说明书中的其它实施方式中的任一种来自由实现。
(实施方式9)
本实施方式将参考附图描述具有CMOS电路和存储元件的高度可靠的半导体器件，其中可防止诸如栅电极层与半导体层之间的短路以及漏电流之类的否则由于半导体层对栅绝缘层的覆盖缺陷而导致的缺陷。将参考图9A到10C详细描述本实施方式中半导体器件的制造方法。本实施方式中的半导体器件与实施方式7中的半导体器件的不同之处在于第一绝缘层和第二绝缘层的形状。注意，两实施方式中共同的部分由共同的参考标号表示且省略了其描述。
在实施方式9中，制造了处于图6B所示的状态的具有CMOS电路和存储元件的半导体器件。
如图9A所示，选择性地形成掩模层170a到170e以覆盖元件区102a、102c和102d。然后，利用掩模层170a到170e、第一导电层154b以及第二导电层155b作为掩模，用杂质元素171掺杂元件区102b，从而形成杂质区(参见图9A)。作为杂质元素，可采用提供n型导电性的杂质元素或提供p型导电性的杂质元素。作为n型杂质元素，可采用磷(P)、砷(As)等。作为p型杂质元素，可采用硼(B)、铝(Al)、镓(Ga)等。结果，在元件区102b中形成了杂质区172a和172b。
接着，选择性地形成掩模层173a到173g以便覆盖元件区102b。然后，利用掩模层173a到173g、第一导电层154a、154c和154d以及第二导电层155a、155c和155d作为掩模，用杂质元素174掺杂元件区102a、102c和102d，从而形成杂质区(参见图9B)。作为杂质元素，可采用提供n型导电性的杂质元素或提供p型导电性的杂质元素。作为n型杂质元素，可采用磷(P)、砷(As)等。作为p型杂质元素，可采用硼(B)、铝(Al)、镓(Ga)等。这里，将磷(P)用作杂质元素。
在图9B中，通过引入杂质元素174，在元件区102a中形成了杂质区175a和175b；在元件区102c中形成了杂质区175c和175d；在元件区102d中形成了杂质区175e和175f。
接着，利用第一导电层154a到154d和第二导电层155a到155d作为掩模选择性地蚀刻第一绝缘层107、第二绝缘层123和第三绝缘层135，从而形成绝缘层188a、188b和189a到189c。然后，形成与第一导电层154a到154d、第二导电层155a到155d、电荷累积层109以及绝缘层188a、188b和189a到189c的侧表面接触的绝缘层(也称为侧壁)176a到176h。
如图10A所示，选择性地形成掩模层178a到178e以便覆盖元件区102a、102b和102d。然后，利用掩模层178a到178e、第一导电层154b、第二导电层155b以及绝缘层176c、176d和189a作为掩模，用杂质元素179掺杂元件区102b，从而形成杂质区(参见图10A)。作为杂质元素，可采用提供n型导电性的杂质元素或提供p型导电性的杂质元素。作为n型杂质元素，可采用磷(P)、砷(As)等。作为p型杂质元素，可采用硼(B)、铝(Al)、镓(Ga)等。这里，引入杂质元素(例如，硼)。结果，在元件区102b中形成了形成源和漏区的高浓度杂质区180a和180b、形成LDD区的低浓度杂质区187a和187b以及沟道形成区169。
接着，选择性地形成掩模层181a到181g以便覆盖元件区102b。然后，利用掩模层181a到181g、第一导电层154a、154c和154d、第二导电层155a、155c和155d以及绝缘层176a、176b、176e、176f、176g和176h作为掩模，用杂质元素182掺杂元件区102a、102c和102d，从而形成杂质区(参见图10B)。作为杂质元素，可采用提供n型导电性的杂质元素或提供p型导电性的杂质元素。作为n型杂质元素，可采用磷(P)、砷(As)等。作为p型杂质元素，可采用硼(B)、铝(Al)、镓(Ga)等。这里，将磷(P)用作杂质元素。
在图10B中，通过引入杂质元素，在元件区102a中形成了形成源区和漏区的高浓度杂质区183a和183b、形成LDD区的低浓度杂质区184a和184b以及沟道形成区198a。在元件区102c中，形成了形成源和漏区的高浓度杂质区183c和183d、形成LDD(轻掺杂漏)区的低浓度杂质区184c和184d以及沟道形成区198b。在元件区102d中，形成了形成源和漏区的高浓度杂质区183e和183f、形成LDD区的低浓度杂质区184e和184f以及沟道形成区198c。
接着，形成绝缘层199和186以覆盖第一导电层154a到154d、第二导电层155a到155d以及绝缘层176a到176h。然后，在绝缘层199和186上形成电连接到形成于元件区102a到102d中的高浓度杂质区183a到183f、180a和180b(参见图10C)的配线层185a到185h。
在本实施方式中，为了在绝缘表面上形成多个半导体元件，不将半导体层分为多个岛形半导体层，相反，在一层半导体层中形成使用作半导体元件的多个元件区电绝缘的元件隔离区，即，具有高电阻的第一元件隔离区和与元件区接触并具有与元件区的源和漏区的导电类型相反的导电类型的第二元件隔离区。
多个元件区中的每一个被设置成由第二元件隔离区围绕，第二元件隔离区是具有与元件区的源和漏区的导电类型相反的导电类型的杂质区。此外，作为高电阻区的第一元件隔离区被设置成邻接第二元件隔离区的外侧。因此，第一元件区和第二元件区通过在第一元件区和第二元件区之间插入与第一元件区接触的第二元件隔离区、第一元件隔离区以及与第二元件区接触的第二元件隔离区而被放置成彼此接近。
当第一元件区和第二元件区的源区和漏区具有相同的导电类型，例如n型杂质区时，两元件区的第二元件隔离区是具有与元件区的导电类型相反的导电类型的p型杂质区。另一方面，当第一元件区和第二元件区具有相反的导电类型，使得第一元件区的源和漏区是n型杂质区而第二元件区的源和漏区是p型杂质区时，两元件区的第二元件隔离区相应地具有相反的导电类型，使得第一元件区的第二元件隔离区是p型杂质区而第二元件区的第二元件隔离区是n型杂质区。
接近元件区并在其与元件区之间插入第二元件隔离区的第一元件隔离区通过用不贡献导电率的第一杂质元素选择性地掺杂一半导体层来形成，以使元件区彼此电绝缘。
作为不贡献导电率(不提高导电率)的第一杂质元素，可采用选自由氧、氮和碳组成的组的至少一种杂质元素。用不贡献导电率的第一杂质元素掺杂的元件隔离区的导电率被降低，而元件隔离区的电阻增加，因为其结晶度通过对掺杂处的半导体层的物理影响而被降低(该效应也可称为所谓的溅射效应)。因为具有增加的电阻的元件隔离区具有较低的电子场效应迁移率，所以它能将元件区互相电绝缘。另一方面，未用杂质元素掺杂的区域可用作元件区，因为在其中保持了足够高以使该区域用作元件的电子场效应迁移率。
第一元件隔离区的电阻率较佳的是1×1010Ω·cm或更多，且诸如氧、氮或碳之类的第一杂质元素的浓度较佳的是1×1020cm-3或更多且小于4×1022cm-3。
因为第一元件隔离区的结晶度通过添加杂质元素而被降低，所以也可以说第一元件隔离区改变为非晶态。另一方面，因为元件区是结晶半导体层，因此当利用元件区形成半导体元件时，其沟道形成区具有比第一元件隔离区高的结晶度。因此，可获得高的电子场效应迁移率作为半导体元件。
作为添加到第一元件隔离区的第一杂质元素，也可采用诸如氩(Ar)、氖(Ne)、氪(Kr)或氙(Xe)之类的稀有气体元素。当除诸如氧、氮或碳之类的元素外还添加具有相对大的量的这一稀有气体元素时，可增大对半导体层的物理影响。因此，可更有效地降低第一元件隔离区的结晶度。
与元件区接触并被设置在元件区和第一元件隔离区之间的第二元件隔离区通过用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂半导体层来形成。
元件区包括源区、漏区和沟道形成区。源和漏区是具有一种导电类型的杂质区(例如，或者是n型杂质区或者是p型杂质区)。通过用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂第二元件隔离区，第二元件隔离区被形成为具有与邻接的元件区的源和漏区的导电类型相反的导电类型的杂质区。即，当元件区的源和漏区是n型杂质区时，邻接的第二元件隔离区可被形成为p型杂质区，相反，当元件区的源和漏区是p型杂质区时，邻接的第二元件隔离区可被形成为n型杂质区。彼此邻接的元件区和第二元件隔离区形成PN结。因此，设置在元件区之间的第二元件隔离区可进一步将元件区彼此绝缘。
本发明的特征在于通过在半导体层中形成用于使元件区绝缘的元件隔离区，即作为用不贡献导电率的第一杂质元素掺杂的高电阻区的第一元件隔离区和作为用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂的杂质区的第二元件隔离区，来将一半导体层隔离成多个元件区。通过本发明，元件区可通过由第一元件隔离区和第二元件隔离区产生的效果来互相隔离。因此，可获得较高的元件绝缘/隔离效应。
用杂质元素掺杂半导体层来形成第一元件隔离区和第二元件隔离区可通过利用离子注入法、(离子)掺杂法等来进行。
此外，在元件隔离区中，第一杂质元素和第二杂质元素可具有浓度梯度。不必说，可添加第一杂质元素和第二杂质元素，使得它们各自以基本均匀的浓度包含在第一元件隔离区和第二元件隔离区中。即，第一元件隔离区中的第一杂质元素的峰值浓度和第二元件隔离区中的第二杂质元素的峰值浓度可被任意地设置。此外，因为第二元件隔离区只需是具有与邻接的元件区的源和漏区的导电类型相反的导电类型的杂质区，所以除提供相反的导电类型的杂质元素外它还可含有提供与邻接的元件区的源和漏区的导电类型相同的导电类型的低浓度的另一种杂质元素。或者，第二元件隔离区还可含有第一杂质元素。在该情况下，第二元件隔离区可通过用第二杂质元素来掺杂第一元件隔离区的一部分而形成。
因此，当采用本发明时，可将半导体层隔离成多个元件区而不分割成岛形，且不产生由半导体层的末端导致的台阶。因此，绝缘层可形成于平坦的半导体层上，且可改进半导体层对绝缘层的覆盖率。因此，可提供高度可靠的半导体器件以及该半导体器件的制造方法，其中可防止诸如电荷累积层、控制栅电极层或栅电极层与半导体层之间的短路以及漏电流之类的否则由于半导体层对栅绝缘层的覆盖缺陷而导致的缺陷。因此，半导体器件的进一步小型化和更高的集成是可能的，且可获得半导体器件的更高性能。此外，因为可减少诸如膜形状缺陷之类的缺陷，所以在制造过程中能以高成品率来制造半导体器件。
本实施方式可结合其它实施方式中的任一种来自由实现。
(实施方式10)
本实施方式将参考附图描述作为高度可靠的半导体器件的另一个示例的非易失性半导体存储器，其中可防止诸如电荷累积层、控制栅电极层与半导体层之间的短路以及漏电流之类的否则由于半导体层对栅绝缘层的覆盖缺陷而导致的缺陷。
在实施方式2至9所示的存储元件中，示出了其中金属或半导体材料用于沟道累积层的示例。在该实施方式中，例如含有导电微粒或诸如硅或锗之类的半导体微粒的绝缘层之类的绝缘层用作电荷累积层。
尽管为了累积电荷的目的将电荷累积层应用于根据本发明的非易失性半导体存储器件，但可采用具有类似功能的任何其它材料。例如，可采用具有捕获电荷的内部缺陷的绝缘层、含有导电微粒或诸如硅或锗之类的半导体微粒的绝缘层。作为这一材料的典型示例，可给出硅的化合物和锗的化合物。硅的化合物的示例包括添加氧的氮化硅、添加氮的氧化硅、添加氧和氢的氮化硅、添加氮和氢的氧化硅等。锗的化合物的示例包括氮化锗、氧化锗、添加氧的氮化锗、添加氮的氧化锗、添加氧和氢的氮化锗、添加氮和氢的氧化锗等。或者，电荷累积层可包含锗微粒或硅锗微粒。
在本实施方式中，为了在绝缘表面上形成多个半导体元件，不将半导体层分为多个岛形半导体层，相反，在一层半导体层中形成使用作半导体元件的多个元件区电绝缘的元件隔离区，即，具有高电阻的第一元件隔离区和与元件区接触并具有与元件区的源和漏区的导电类型相反的导电类型的第二元件隔离区。
多个元件区中的每一个被设置成由第二元件隔离区围绕，第二元件隔离区是具有与元件区的源和漏区的导电类型相反的导电类型的杂质区。此外，作为高电阻区的第一元件隔离区被设置成邻接第二元件隔离区的外侧。因此，第一元件区和第二元件区通过在第一元件区和第二元件区之间插入与第一元件区接触的第二元件隔离区、第一元件隔离区以及与第二元件区接触的第二元件隔离区而被放置成彼此接近。
当第一元件区和第二元件区的源区和漏区具有相同的导电类型，例如n型杂质区时，两元件区的第二元件隔离区是具有与元件区的导电类型相反的导电类型的p型杂质区。另一方面，当第一元件区和第二元件区具有相反的导电类型，使得第一元件区的源和漏区是n型杂质区而第二元件区的源和漏区是p型杂质区时，两元件区的第二元件隔离区相应地具有相反的导电类型，使得第一元件区的第二元件隔离区是p型杂质区而第二元件区的第二元件隔离区是n型杂质区。
接近元件区并在其与元件区之间插入第二元件隔离区的第一元件隔离区通过用不贡献导电率的第一杂质元素选择性地掺杂一半导体层来形成，以使元件区彼此电绝缘。
作为不贡献导电率(不提高导电率)的第一杂质元素，可采用选自由氧、氮和碳组成的组的至少一种杂质元素。用不贡献导电率的第一杂质元素掺杂的元件隔离区的导电率被降低，而元件隔离区的电阻增加，因为其结晶度通过对掺杂处的半导体层的物理影响而被降低(该效应也可称为所谓的溅射效应)。因为具有增加的电阻的元件隔离区具有较低的电子场效应迁移率，所以它能将元件区互相电绝缘。另一方面，未用杂质元素掺杂的区域可用作元件区，因为在其中保持了足够高以使该区域用作元件的电子场效应迁移率。
第一元件隔离区的电阻率较佳的是1×1010Ω·cm或更多，且诸如氧、氮或碳之类的第一杂质元素的浓度较佳的是1×1020cm-3或更多且小于4×1022cm-3。
因为第一元件隔离区的结晶度通过添加杂质元素而被降低，所以也可以说第一元件隔离区改变为非晶态。另一方面，因为元件区是结晶半导体层，因此当利用元件区形成半导体元件时，其沟道形成区具有比第一元件隔离区高的结晶度。因此，可获得高的电子场效应迁移率作为半导体元件。
作为添加到第一元件隔离区的第一杂质元素，也可采用诸如氩(Ar)、氖(Ne)、氪(Kr)或氙(Xe)之类的稀有气体元素。当除诸如氧、氮或碳之类的元素外还添加具有相对大的量的这一稀有气体元素时，可增大对半导体层的物理影响。因此，可更有效地降低第一元件隔离区的结晶度。
与元件区接触并被设置在元件区和第一元件隔离区之间的第二元件隔离区通过用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂半导体层来形成。
元件区包括源区、漏区和沟道形成区。源和漏区是具有一种导电类型的杂质区(例如，或者是n型杂质区或者是p型杂质区)。通过用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂第二元件隔离区，第二元件隔离区被形成为具有与邻接的元件区的源和漏区的导电类型相反的导电类型的杂质区。即，当元件区的源和漏区是n型杂质区时，邻接的第二元件隔离区可被形成为p型杂质区，相反，当元件区的源和漏区是p型杂质区时，邻接的第二元件隔离区可被形成为n型杂质区。彼此邻接的元件区和第二元件隔离区形成PN结。因此，设置在元件区之间的第二元件隔离区可进一步将元件区彼此绝缘。
本发明的特征在于通过在半导体层中形成用于使元件区绝缘的元件隔离区，即作为用不贡献导电率的第一杂质元素掺杂的高电阻区的第一元件隔离区和作为用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂的杂质区的第二元件隔离区，来将一半导体层隔离成多个元件区。通过本发明，元件区可通过由第一元件隔离区和第二元件隔离区产生的效果来互相隔离。因此，可获得较高的元件绝缘/隔离效应。
用杂质元素掺杂半导体层来形成第一元件隔离区和第二元件隔离区可通过利用离子注入法、(离子)掺杂法等来进行。
此外，在元件隔离区中，第一杂质元素和第二杂质元素可具有浓度梯度。不必说，可添加第一杂质元素和第二杂质元素，使得它们各自以基本均匀的浓度包含在第一元件隔离区和第二元件隔离区中。即，第一元件隔离区中的第一杂质元素的峰值浓度和第二元件隔离区中的第二杂质元素的峰值浓度可被任意地设置。此外，因为第二元件隔离区只需是具有与邻接的元件区的源和漏区的导电类型相反的导电类型的杂质区，所以除提供相反的导电类型的杂质元素外它还可含有提供与邻接的元件区的源和漏区的导电类型相同的导电类型的低浓度的另一种杂质元素。或者，第二元件隔离区还可含有第一杂质元素。在该情况下，第二元件隔离区可通过用第二杂质元素来掺杂第一元件隔离区的一部分而形成。
因此，当采用本发明时，可将半导体层隔离成多个元件区而不分割成岛形，且不产生由半导体层的末端导致的台阶。因此，绝缘层可形成于平坦的半导体层上，且可改进半导体层对绝缘层的覆盖率。因此，可提供高度可靠的半导体器件以及该半导体器件的制造方法，其中可防止诸如电荷累积层、控制栅电极层与半导体层之间的短路以及漏电流之类的否则由于半导体层对绝缘层的覆盖缺陷而导致的缺陷。因此，半导体器件的进一步小型化和更高的集成是可能的，且可获得半导体器件的更高性能。此外，因为可减少诸如膜形状缺陷之类的缺陷，所以在制造过程中能以高成品率来制造半导体器件。
本实施方式可结合其它实施方式中的任一种来自由实现。
(实施方式11)
本实施方式将参考附图描述高度可靠的半导体器件的示例，其中可防止诸如栅电极层与半导体层之间的短路以及漏电流之类的否则由于半导体层对栅绝缘层的覆盖缺陷而导致的缺陷。
在实施方式1至10示出其中半导体层被设置在具有绝缘表面的衬底上的示例。在该实施方式中，示出了其中采用由硅等制成的半导体衬底，即SOI衬底来代替上述的薄膜工艺的示例。
通过在绝缘表面上形成单晶半导体层获得的SOI(绝缘体上硅)衬底可通过晶片接合法或其中将氧离子注入到Si衬底使得绝缘层在Si衬底的内部形成的SIMOX(通过注入的氧分离)法来形成。
在本实施方式中，为了在绝缘表面上形成多个半导体元件，不将半导体层分为多个岛形半导体层，相反，在一层半导体层中形成使用作半导体元件的多个元件区电绝缘的元件隔离区，即，具有高电阻的第一元件隔离区和与元件区接触并具有与元件区的源和漏区的导电类型相反的导电类型的第二元件隔离区。
多个元件区中的每一个被设置成由第二元件隔离区围绕，第二元件隔离区是具有与元件区的源和漏区的导电类型相反的导电类型的杂质区。此外，高电阻区的第一元件隔离区被设置成邻接第二元件隔离区的外侧。因此，第一元件区和第二元件区通过在第一元件区和第二元件区之间插入与第一元件区接触的第二元件隔离区、第一元件隔离区以及与第二元件区接触的第二元件隔离区而被放置成彼此接近。
当第一元件区和第二元件区的源区和漏区具有相同的导电类型，例如n型杂质区时，两元件区的第二元件隔离区是具有与元件区的导电类型相反的导电类型的p型杂质区。另一方面，当第一元件区和第二元件区具有相反的导电类型，使得第一元件区的源和漏区是n型杂质区而第二元件区的源和漏区是p型杂质区时，两元件区的第二元件隔离区相应地具有相反的导电类型，使得第一元件区的第二元件隔离区是p型杂质区而第二元件区的第二元件隔离区是n型杂质区。
接近元件区并在其与元件区之间插入第二元件隔离区的第一元件隔离区通过用不贡献导电率的第一杂质元素选择性地掺杂一半导体层来形成，以使元件区彼此电绝缘。
作为不贡献导电率(不提高导电率)的第一杂质元素，可采用选自由氧、氮和碳组成的组的至少一种杂质元素。用不贡献导电率的第一杂质元素掺杂的元件隔离区的导电率被降低，而元件隔离区的电阻增加，因为其结晶度通过对掺杂处的半导体层的物理影响而被降低(该效应也可称为所谓的溅射效应)。因为具有增加的电阻的元件隔离区具有较低的电子场效应迁移率，所以它能将元件区互相电绝缘。另一方面，未用杂质元素掺杂的区域可用作元件区，因为在其中保持了足够高以使该区域用作元件的电子场效应迁移率。
第一元件隔离区的电阻率较佳的是1×1010Ω·cm或更多，且诸如氧、氮或碳之类的第一杂质元素的浓度较佳的是1×1020cm-3或更多且小于4×1022cm-3。
因为第一元件隔离区的结晶度通过添加杂质元素而被降低，所以也可以说第一元件隔离区改变为非晶态。另一方面，因为元件区是结晶半导体层，因此当利用元件区形成半导体元件时，其沟道形成区具有比第一元件隔离区高的结晶度。因此，可获得高的电子场效应迁移率作为半导体元件。
作为添加到第一元件隔离区的第一杂质元素，也可采用诸如氩(Ar)、氖(Ne)、氪(Kr)或氙(Xe)之类的稀有气体元素。当除诸如氧、氮或碳之类的元素外还添加具有相对大的量的这一稀有气体元素时，可增大对半导体层的物理影响。因此，可更有效地降低第一元件隔离区的结晶度。
与元件区接触并被设置在元件区和第一元件隔离区之间的第二元件隔离区通过用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂半导体层来形成。
元件区包括源区、漏区和沟道形成区。源和漏区是具有一种导电类型的杂质区(例如，或者是n型杂质区或者是p型杂质区)。通过用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂第二元件隔离区，第二元件隔离区被形成为具有与邻接的元件区的源和漏区的导电类型相反的导电类型的杂质区。即，当元件区的源和漏区是n型杂质区时，邻接的第二元件隔离区可被形成为p型杂质区，相反，当元件区的源和漏区是p型杂质区时，邻接的第二元件隔离区可被形成为n型杂质区。彼此邻接的元件区和第二元件隔离区形成PN结。因此，设置在元件区之间的第二元件隔离区可进一步将元件区彼此绝缘。
本发明的特征在于通过在半导体层中形成用于使元件区绝缘的元件隔离区，即作为用不贡献导电率的第一杂质元素掺杂的高电阻区的第一元件隔离区和作为用提供与元件区的源和漏区的导电类型相反的导电类型的第二杂质元素掺杂的杂质区的第二元件隔离区，来将一半导体层隔离成多个元件区。通过本发明，元件区可通过由第一元件隔离区和第二元件隔离区产生的效果来互相隔离。因此，可获得较高的元件绝缘/隔离效应。
用杂质元素掺杂半导体层来形成第一元件隔离区和第二元件隔离区可通过利用离子注入法、(离子)掺杂法等来进行。
此外，在元件隔离区中，第一杂质元素和第二杂质元素可具有浓度梯度。不必说，可添加第一杂质元素和第二杂质元素，使得它们各自以基本均匀的浓度包含在第一元件隔离区和第二元件隔离区中。即，第一元件隔离区中的第一杂质元素的峰值浓度和第二元件隔离区中的第二杂质元素的峰值浓度可被任意地设置。此外，因为第二元件隔离区只需是具有与邻接的元件区的源和漏区的导电类型相反的导电类型的杂质区，所以除提供相反的导电类型的杂质元素外它还可含有提供与邻接的元件区的源和漏区的导电类型相同的导电类型的低浓度的另一种杂质元素。或者，第二元件隔离区还可含有第一杂质元素。在该情况下，第二元件隔离区可通过用第二杂质元素来掺杂第一元件隔离区的一部分而形成。
因此，当采用本发明时，可将半导体层隔离成多个元件区而不分割成岛形，且不产生由半导体层的末端导致的台阶。因此，绝缘层可形成于平坦的半导体层上，且可改进半导体层对绝缘层的覆盖率。因此，可提供高度可靠的半导体器件以及该半导体器件的制造方法，其中可防止诸如栅电极层与半导体层之间的短路以及漏电流之类的否则由于半导体层对绝缘层的覆盖缺陷而导致的缺陷。因此，半导体器件的进一步小型化和更高的集成是可能的，且可获得半导体器件的更高性能。此外，因为可减少诸如膜形状缺陷之类的缺陷，所以在制造过程中能以高成品率来制造半导体器件。
本实施方式可结合其它实施方式中的任一种来自由实现。
(实施方式12)
本实施方式将描述能够进行无线数据通信的半导体器件的应用的示例，它包括利用本发明等形成的上述非易失性半导体存储器。能够进行无线数据通信的半导体器件取决于应用也称为RFID标签、ID标签、IC标签、IC芯片、RF标签、无线标签、电子标签或无线芯片。
半导体器件800具有无线数据通信的功能，并包括高频电路810、电源电路820、复位电路830、时钟生成电路840、数据解调电路850、数据调制电路860、用于控制其它电路的控制电路870、存储电路880和天线890(图22A)。高频电路810是从天线890接收信号、并将从数据调制电路860接收的信号输出到天线890的电路；电源电路820是从所接收的信号生成电源电位的电路；复位电路830是生成复位信号的电路；时钟生成电路840是基于从天线890输入的信号生成各时钟信号的电路；数据解调电路850是解调所接收的信号并将其输出到控制电路870的电路；数据调制电路860是调制从控制电路870接收的信号的电路。控制电路870包括例如代码提取电路910、代码判断电路920、CRC判断电路930和输出单元电路940。注意，代码提取电路910是提取包含在发送到控制电路870的指令中的多个代码的电路；代码判断电路920是通过将提取的代码与参考代码进行比较来判断指令的内容的电路；CRC判断电路930是基于判断的代码来检测传输差错等是否存在的电路。
接着，描述上述的半导体器件的工作的示例。首先，天线890接收无线电信号。当无线电信号通过高频电路810发送到电源电路820时，电源电路820生成高电源电位(下文中称为VDD)。将VDD提供给包含在半导体器件800中的每一个电路。此外，解调通过高频电路810发送到数据解调电路850的信号(下文中，该信号称为已解调信号)。此外，将通过高频电路810发送到复位电路830的信号以及穿过时钟生成电路840的已解调信号发送到控制电路870。发送到控制电路870的信号由代码提取电路910、代码判断电路920、CRC判断电路930等分析。然后，存储在存储电路880中的半导体器件上的数据响应于分析的信号而被输出。半导体器件的输出数据在输出单元电路940中编码。此外，半导体器件800的已编码数据在数据调制电路860中调制，然后通过天线890作为无线电信号来发送。注意，低电源电位(下文中称为VSS)对于包含在半导体器件800中的多个电路是共有的；因此，GND可用作VSS。此外，可将利用本发明形成的非易失性半导体存储器件等应用于存储电路880。
由此，通过在半导体器件800和读/写器之间传递信号，可读出半导体器件上的数据。
半导体器件800可以是其中每一电路的电源通过利用电磁波传导而不是提供内置电池的类型或其中每一电路的电源通过利用电磁波和内置电池两者来传导的内置电池类型中的任一种。
接着，描述可进行无线数据通信的半导体器件的应用的示例。包括显示部分3210的便携式终端的侧表面设有读/写器3200，且产品3220的侧表面设有半导体器件3230(图22B)。当读/写器3200被放置得接近设置在产品3220上的半导体器件3230时，在显示部分3210上显示关于产品的原料或来源、每一个生产步骤中的检查结果、销售过程的历史、产品描述等数据。此外，当在传送带上传送产品3260时，可利用读/写器3240和设置在产品3260上的半导体器件3250来进行对产品3260的检测(图22C)。由此，通过将半导体器件用于系统，可容易地进行数据采集，并由此可实现较高的功能和较高的附加值。
可将作为利用本发明形成的半导体器件的非易失性存储器件等应用于具有存储器的电子器件的各领域。例如，可将本发明的非易失性半导体存储器件应用于诸如照相机(例如，摄影机或数码照相机)、护目镜显示器(例如，安装在头部的显示器)、导航系统、音频再现装置(例如，汽车音箱或音频组件套件)、计算机、游戏机、便携式信息终端(例如，移动计算机、移动电话、便携式游戏机或电子书)以及设置有存储介质的图像再现设备(具体地，用于再现诸如DVD(数字通用盘)之类的存储介质的内容并具有用于显示所再现的图像的显示器的设备)等电子设备。图23A至23E示出这些电子设备的具体示例。
图23A和23B示出数码照相机。图23B示出图23A的后侧。该数码照相机包括外壳2111、显示部份2112、镜头2113、控制键2114、快门2115等。此外，该数码照相机还包括可移动非易失性存储器2116，且由数码照相机拾取的数据被存储在存储器2116中。将作为利用本发明形成的半导体器件的非易失性半导体存储器件等应用于存储器1225。
图23C示出作为便携式终端的一个典型示例的移动电话。该移动电话包括外壳2121、显示部分2122、控制键2123等。此外，移动电话还包括可移动非易失性存储器2125，且可将诸如移动电话的电话号码、图像数据、音频数据等数据存储在存储器2125中并再现。可将作为利用本发明形成的半导体器件的非易失性半导体存储器件等应用于存储器2125。
图23D示出作为音频设备的一个典型示例的数码播放器。图23D中所示的数码播放器包括主体2310、显示部分2131、存储部分2132、操作部分2133、一对耳机2134等。注意，可使用头戴式耳机或无线耳机来代替该对耳机2134。可将作为利用本发明形成的半导体器件的非易失性半导体存储器件等应用于存储部分2132。此外，通过利用具有20至200千兆字节(GB)的存储容量的NAND型非易失性存储器并操作操作部分2133，可记录和再现图像或音频(音乐)。注意，通过在显示部分2131的黑色背景上显示白色文本，可抑制功耗。这对于便携式音频装置特别有效。还应注意，设置在存储部分2132中的非易失性半导体存储器件是可移动的。
图23E示出电子书设备(也称为电子书阅读器)。该电子书设备包括主体2141、显示部分2142、操作键2143和存储部分2144。此外，可将调制解调器内置于主体2141中，或可采用能够进行无线数据发送/接收的结构。可将作为利用本发明形成的半导体器件的非易失性半导体存储器件等应用于存储部分2144。此外，通过利用具有20至200千兆字节(GB)的存储容量的NAND型非易失性存储器并操作操作键2143，可记录和再现图像或音频(音乐)。注意，设置在存储部分2144中的非易失性半导体存储器可以是可移动的。
如上所述，本发明的半导体器件(尤其是作为利用本发明形成的半导体器件的非易失性半导体存储器件等)的应用范围十分广泛，使得可将该半导体器件应用于具有存储器的电子设备的各领域。
(实施方式13)
根据本发明，可形成用作包括处理器电路的芯片的半导体器件(下文中也称为处理器芯片、无线芯片、无线处理器、无线存储器或无线标签)。可将本发明的半导体器件用于各种应用。例如，可将本发明应用于票据、硬币、证券、文档、不记名债券、包装容器、书、存储介质、个人财产、交通工具、食品、服装、保健品、消费产品、医学、电子设备等。
可将具有利用本发明形成的存储元件的半导体器件自由地转移到各种衬底上。因此，可选择便宜的材料用作衬底，且根据预期的用途，半导体器件可具备各种功能，此外，能以低成本制造半导体器件。因此，因为根据本发明的包括处理器电路的芯片具有低成本、小尺寸、薄主体和轻重量的特性，所以它适合于票据、硬币、经常携带的书籍、个人财产、服装等。
票据和硬币是市场中的货币，并包括在特定领域中作为真实金钱来流通的票据(现金优惠券)、纪念硬币等。证券包括支票、证书、期票等，且可设有包括处理器电路的芯片190(图21A)。文档包括驾驶执照、居民卡等，且可设有包括处理器电路的芯片191(图21B)。个人财产包括鞋、一副眼镜等，且可设有包括处理器电路的芯片197(图21C)。不记名债券包括邮票、米票、各种礼品票等。包装容器包括用于包装饭盒等的纸、塑料瓶等，且可设有包括处理器电路的芯片193(图21D)。书包括文档等，且可设有包括处理器电路的芯片194(图21E)。存储介质包括DVD软件、录像带等，且可设有包括处理器电路的芯片195(图21F)。运输装置包括诸如自行车、船等有轮的车或交通工具，且可设有包括处理器电路的芯片196(图21G)。食品包括食品产品、饮料等。服装包括衣服、鞋等。保健品包括医疗设备、保健设备等。消费产品包括家具、照明装置等。医学包括医药、农药等。电子设备包括液晶显示设备、EL显示设备、电视机(电视接收机或薄式电视接收机)、移动电话等。
将本发明的半导体器件安装在印刷板上、附连到产品的表面、或嵌入在产品中，使其固定在产品中。例如，本发明的半导体器件嵌入在书的纸中或包装的有机树脂中。本发明的半导体器件可实现紧凑的尺寸、微薄的主体和轻重量。因此，即使它被固定在产品上，也不会破坏产品本身的设计。此外，当将本发明的半导体器件应用于票据、硬币、证券、不记名债券、文档等时，可提供认证功能。此外，当将本发明的半导体器件应用于包装容器、存储介质、个人财产、食品、服装、消费产品、电子设备等时，可提高诸如检查系统之类的系统的效率。
本申请基于2006年4月28日提交给日本专利局的日本优先权申请第2006-127007号，其全部内容通过引用结合于此。

Claims (25)

1.一种半导体器件，包括：
设置在绝缘表面上的半导体层，并包括：
元件区，它包括源区、漏区和沟道形成区；
第一元件隔离区，它含有从由氧、氮和碳组成的组中选出的至少一种第一杂质元素，并与第二元件隔离区接触；以及
第二元件隔离区，它含有向所述第二元件隔离区提供与所述源区和所述漏区的导电类型相反的导电类型的第二杂质元素，并与所述元件区接触，其中所述第一元件隔离区具有比所述沟道形成区低的结晶度。
2.如权利要求1所述的半导体器件，其特征在于，进一步包括：
绝缘层，设置在所述第一元件隔离区、所述第二元件隔离区以及所述元件区上；以及
导电层，设置在所述绝缘层上，
其中所述导电层被设置成覆盖所述第一元件隔离区、所述第二元件隔离区以及所述元件区，并且所述绝缘层插入在它们之间。
3.如权利要求1所述的半导体器件，其特征在于，所述源区或所述漏区与所述第二元件隔离区形成PN结。
4.如权利要求1所述的半导体器件，其特征在于，
所述元件区由所述第二元件隔离区围绕；以及
所述第二元件隔离区由所述第一元件隔离区围绕。
5.一种半导体器件，包括：
设置在绝缘表面上的半导体层，并包括：
第一元件区，它包括第一源区、第一漏区和第一沟道形成区；
第二元件区，它包括第二源区、第二漏区和第二沟道形成区；
第一元件隔离区，它含有从由氧、氮和碳组成的组中选出的至少一种第一杂质元素，并与第二元件隔离区接触；以及
第二元件隔离区，它含有向所述第二元件隔离区提供与所述第一源区、所述第一漏区、所述第二源区和所述第二漏区的导电类型相反的导电类型的
第二杂质元素，并与所述第一元件区和所述第二元件区接触，
其中所述第一元件区和所述第二元件区彼此接近，并在两者之间插入所述第一元件隔离区和所述第二元件隔离区；
其中所述第一源区、所述第一漏区、所述第二源区和所述第二漏区具有相同的导电类型；以及
其中所述第一元件隔离区具有比所述第一沟道形成区和所述第二沟道形成区低的结晶度。
6.如权利要求5所述的半导体器件，其特征在于，进一步包括：
绝缘层，设置在所述第一元件隔离区、所述第二元件隔离区、所述第一元件区以及所述第二元件区上；以及
导电层，设置在所述绝缘层上，
其中所述导电层被设置在所述第一元件隔离区、所述第二元件隔离区以及所述第一元件区上，或者被设置在所述第一元件隔离区、所述第二元件隔离区以及所述第二元件区上，并且所述绝缘层插入它们之间。
7.如权利要求5所述的半导体器件，其特征在于，
所述第一源区或所述第一漏区与所述第二元件隔离区形成PN结；以及
所述第二源区或所述第二漏区与所述第二元件隔离区形成PN结。
8.一种半导体器件，包括：
设置在绝缘表面上的半导体层，包括：
第一元件隔离区，它含有从由氧、氮和碳组成的组中选出的至少一种第一杂质元素；
第二元件隔离区，它含有向所述第二元件隔离区提供p型导电性的杂质元素，并与所述第一元件隔离区接触；
第三元件隔离区，它含有向所述第三元件隔离区提供n型导电性的杂质元素，并与所述第一元件隔离区接触；
第一元件区，它包括第一源区、第一漏区和第一沟道形成区，并与所述第二元件隔离区接触，其中所述第一源区和所述第一漏区是n型杂质区；以及
第二元件区，它包括第二源区、第二漏区和第二沟道形成区，并与所述第三元件隔离区接触，其中所述第二源区和所述第二漏区是p型杂质区，
其中所述第一元件区和所述第二元件区彼此接近，并且两者之间插入所述第一元件隔离区、所述第二元件隔离区和所述第三元件隔离区；以及
其中所述第一元件隔离区具有比所述第一沟道形成区和所述第二沟道形成区低的结晶度。
9.如权利要求8所述的半导体器件，其特征在于，进一步包括：
绝缘层，设置在所述第一元件区、所述第二元件区、所述第一元件隔离区、所述第二元件隔离区以及所述第三元件隔离区上；以及
导电层，设置在所述绝缘层上，
其中所述导电层被设置在所述第一元件区、所述第二元件区、所述第一元件隔离区、所述第二元件隔离区以及所述第三元件隔离区上，并且所述绝缘层插入在它们之间。
10.如权利要求8所述的半导体器件，其特征在于，
所述第一源区或所述第一漏区与所述第二元件隔离区形成PN结；
所述第二源区或所述第二漏区与所述第三元件隔离区形成PN结。
11.如权利要求1所述的半导体器件，其特征在于，包含在所述第一元件隔离区中的所述第一杂质元素的浓度是1×1020cm-3或更多且小于4×1022cm-3。
12.如权利要求5所述的半导体器件，其特征在于，包含在所述第一元件隔离区中的所述第一杂质元素的浓度是1×1020cm-3或更多且小于4×1022cm-3。
13.如权利要求8所述的半导体器件，其特征在于，包含在所述第一元件隔离区中的所述第一杂质元素的浓度是1×1020cm-3或更多且小于4×1022cm-3。
14.一种半导体器件的制造方法，包括以下步骤：
在绝缘表面上形成半导体层；
用从由氧、氮和碳组成的组中选出的至少一种第一杂质元素选择性地掺杂所述半导体层，从而在所述半导体层中形成元件区和含有所述第一杂质元素的第一元件隔离区；
用提供一种导电类型的第二杂质元素选择性地掺杂所述半导体层，从而在所述第一元件隔离区和所述元件区之间形成第二元件隔离区；
在所述元件区、所述第一元件隔离区和所述第二元件隔离区上形成绝缘层；
在所述元件区和所述绝缘层上形成导电层；以及
在所述元件区中形成沟道形成区、源区和漏区，所述源区和所述漏区具有与所述第二杂质元素的导电类型相反的导电类型。
15.一种半导体器件的制造方法，包括以下步骤：
在绝缘表面上形成半导体层；
用从由氧、氮和碳组成的组中选出的至少一种第一杂质元素选择性地掺杂所述半导体层，从而在所述半导体层中形成元件区和含有所述第一杂质元素的第一元件隔离区；
用提供一种导电类型的第二杂质元素选择性地掺杂所述半导体层，从而在所述第一元件隔离区和所述元件区之间形成第二元件隔离区；
在所述元件区、所述第一元件隔离区和所述第二元件隔离区上形成绝缘层；
在所述元件区和所述绝缘层上形成导电层；以及
用提供与所述第二杂质元素的导电类型相反的导电类型的杂质元素掺杂所述元件区，从而形成沟道形成区、源区和漏区，所述源区和所述漏区具有与所述第二元件隔离区的导电类型相反的导电类型。
16.一种半导体器件的制造方法，包括以下步骤：
在绝缘表面上形成半导体层；
在所述半导体层上形成绝缘层；
用从由氧、氮和碳组成的组中选出的至少一种第一杂质元素穿过所述绝缘层选择性地掺杂所述半导体层，从而在所述半导体层中形成元件区和含有所述第一杂质元素的第一元件隔离区；
用提供一种导电类型的第二杂质元素穿过所述绝缘层选择性地掺杂所述半导体层，从而在所述第一元件隔离区和所述元件区之间形成第二元件隔离区；以及
在所述元件区中形成沟道形成区、源区和漏区，所述源区和所述漏区具有与所述第二杂质元素的导电类型相反的导电类型。
17.一种半导体器件的制造方法，包括以下步骤：
在绝缘表面上形成半导体层；
在所述半导体层上形成绝缘层；
用从由氧、氮和碳组成的组中选出的至少一种第一杂质元素穿过所述绝缘层选择性地掺杂所述半导体层，从而在所述半导体层中形成元件区和含有所述第一杂质元素的第一元件隔离区；
用提供一种导电类型的第二杂质元素穿过所述绝缘层选择性地掺杂所述半导体层，从而在所述第一元件隔离区和所述元件区之间形成第二元件隔离区；以及
用提供与所述第二杂质元素的导电类型相反的导电类型的杂质元素掺杂所述元件区，从而形成沟道形成区、源区和漏区，所述源区和所述漏区具有与所述第二元件隔离区的导电类型相反的导电类型。
18.如权利要求14所述的半导体器件的制造方法，其特征在于，所述绝缘层通过氮气氛或氧气氛下的等离子体处理来形成。
19.如权利要求15所述的半导体器件的制造方法，其特征在于，所述绝缘层通过氮气氛或氧气氛下的等离子体处理来形成。
20.如权利要求16所述的半导体器件的制造方法，其特征在于，所述绝缘层通过氮气氛或氧气氛下的等离子体处理来形成。
21.如权利要求17所述的半导体器件的制造方法，其特征在于，所述绝缘层通过氮气氛或氧气氛下的等离子体处理来形成。
22.如权利要求14所述的半导体器件的制造方法，其特征在于，包含在所述第一元件隔离区中的所述第一杂质元素的浓度是1×1020cm-3或更多且小于4×1022cm-3。
23.如权利要求15所述的半导体器件的制造方法，其特征在于，包含在所述第一元件隔离区中的所述第一杂质元素的浓度是1×1020cm-3或更多且小于4×1022cm-3。
24.如权利要求16所述的半导体器件的制造方法，其特征在于，包含在所述第一元件隔离区中的所述第一杂质元素的浓度是1×1020cm-3或更多且小于4×1022cm-3。
25.如权利要求17所述的半导体器件的制造方法，其特征在于，包含在所述第一元件隔离区中的所述第一杂质元素的浓度是1×1020cm-3或更多且小于4×1022cm-3。
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