CN101083242A - 电子器件及封装电子器件的方法 - Google Patents

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蒂莫西·约瑟夫·达尔顿
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Abstract

一种电子器件及封装电子器件的方法。该器件包括：第一衬底，第二衬底和具有第一侧面和相反第二侧面的集成电路芯片，在该集成电路芯片的第一侧面上有第一组芯片焊垫，在第二侧面上有第二组芯片焊垫，第一组芯片焊垫的芯片焊垫与第一衬底上相应地衬底焊垫物理连接且电连接，并且第二组芯片焊垫的芯片焊垫与衬底的衬底焊垫物理连接且电连接。

Description

电子器件及封装电子器件的方法
技术领域
本发明涉及集成电路领域，更特别地，涉及双面芯片附着模块。
背景技术
随着半导体器件，例如场效应和双极晶体管，变得越来越小，封装得越来越密集，提供足够的布线级(wiring level)以完全利用这些小器件的潜力变得越来越难，因为布线的尺寸不会随着器件尺寸的缩小而缩小，同时布线级之间存在形貌干扰(topographical interference)。因此，需要提供具有提高的布线能力的集成电路器件。
发明内容
本发明的第一个方面是一种电子器件，包括：第一衬底，在该第一衬底的第一表面上具有第一组导电衬底焊垫，在该第一衬底的第二表面上具有第二组导电衬底焊垫，并且多个导电线将第一组衬底焊垫的衬底焊垫与第二组衬底焊垫的衬底焊垫连接起来；第二衬底，在该第二衬底的第一表面上具有第三组的导电衬底焊垫，该第二衬底内的多个导电线使第三组衬底焊垫的衬底焊垫组合互连；和集成电路芯片，其具有第一侧面和相反的第二侧面，该集成电路芯片的第一侧面上具有第一组芯片焊垫，在其第二侧面上具有第二组芯片焊垫，第一组芯片焊垫的芯片焊垫与第一组衬底焊垫的相应衬底焊垫物理连接且电连接，第二组芯片焊垫的芯片焊垫与第三组衬底焊垫的相应衬底焊垫物理连接且电连接。
本发明的第二个方面包括第一个方面，进一步包括：第一组焊料突块(solder bump)，其将第一组芯片焊垫的芯片焊垫与第一组衬底焊垫的相应衬底焊垫物理连接且电连接；和第二组焊料突块，其将第二组芯片焊垫的芯片焊垫与第三组衬底焊垫的相应衬底焊垫物理连接且电连接。
本发明的第三个方面包括第一个方面，进一步包括：一组焊料突块，其将第一组芯片焊垫的芯片焊垫与第一组衬底焊垫的相应衬底焊垫物理连接且电连接；和一组丝焊(wire bond)，其将第二组芯片焊垫的芯片焊垫与第三组衬底焊垫的相应衬底焊垫物理连接且电连接。
本发明的第四个方面包括第一个方面，但进一步包括：热沉，其物理地附着在第二衬底的第二表面上，该衬底第二表面与第二衬底的第一表面相反。
本发明的第五个方面包括第一个方面，其中第一衬底的第一表面和第二表面彼此相反。
本发明的第六个方面包括第一个方面，其中第一衬底的第一表面和第二表面分享一个共同的边缘，并且基本上相互垂直。
本发明的第七个方面包括第一个方面，其中第一衬底是单级或多级陶瓷衬底，或单级或多级有机衬底，或玻璃纤维衬底，或印刷电路板，或带式自动接合(tape automated bonding)衬底，并且其中第二衬底是单级或多级陶瓷衬底，或玻璃纤维衬底，或印刷电路板，或带式自动接合衬底。
本发明的第八个方面包括第一个方面，进一步包括：附加的集成电路芯片，其具有第一侧面和相反的第二侧面，在该附加的集成电路芯片的第一侧面上有附加的第一组芯片焊垫，其第二侧面上有附加的第二组芯片焊垫，附加的第一组芯片焊垫的芯片焊垫与第一组衬底焊垫的相应衬底焊垫物理连接且电连接，附加的第二组芯片焊垫的芯片焊垫与第二组衬底焊垫的相应衬底焊垫物理连接且电连接。
本发明的第九个方面与第八个方面基本相同，其中第二衬底的一个或多个布线将集成电路芯片第二组芯片焊垫的所选芯片焊垫和附加的集成电路芯片附加的第二组芯片焊垫的所选芯片焊垫电连接。
本发明的第十个方面包括第一个方面，该集成电路芯片包括：在绝缘体上硅(silicon-on-insulator)衬底内的一个或多个器件，该绝缘体上硅衬底包括位于氧化物层上表面上的硅层和位于硅层上面的金属前(pre-metal)电介质层；一个或多个位于该金属前电介质层上表面上的第一布线级，第一布线级的每个布线级包括位于相应电介质层内的导电线；与器件的导电第一接触，该第一接触的一个或多个从金属前电介质层的上表面延伸到该器件，该第一布线级的最下布线级的一个或多个线与第一接触物理接触并且电接触；与器件的导电第二接触，该第二接触的一个或多个从氧化物层的下表面延伸到该器件；和一个或多个位于氧化物层下表面上方的第二布线级，该第二布线级的每个布线级包括位于相应电介质层内的导电线，该第二布线级的最下布线级的一个或多个线与第二接触物理接触且电接触。
本发明的第十一个方面包括第一个方面，该集成电路芯片包括：第一绝缘体上硅衬底的一个或多个第一器件，该第一绝缘体上硅衬底包括第一氧化物层，位于第一氧化物层上的第一硅层，和位于第一硅层上的第一最下电介质层；第二绝缘体上硅衬底的一个或多个第二器件，该第二绝缘体上硅衬底包括第二氧化物层，位于第二氧化物层上的第二硅层，和位于第二硅层上的第二最下电介质层；与第二氧化物层的上表面结合的第一氧化物层的上表面；与第二器件的导电第一接触，该第一接触从第二最下电介质层的上表面延伸通过第二最下电介质层到第一器件；与第一器件的导电第二接触，该第二接触从第二最下电介质层的上表面延伸通过第二最下电介质层，并通过第一和第二氧化物层到形成于第二硅层内的第二器件的那些部分；和一个或多个位于第二最下电介质层上的布线级，第二布线级的每个布线级包括位于相应电介质层内的导电线，该第二布线级的最下布线级的一个或多个线与第一和第二接触物理接触并且电接触。
附图说明
本发明的特点在附加的权利要求书中提出。然而，在联系附图阅读时，通过参考下文详细说明的例证性实施例，能够对本发明具有最佳的理解，其中：
图1A是根据本发明第一实施例的单芯片模块的剖面图，图1B，1C，1D和1E是多芯片模块的剖面图；
图2是根据本发明实施例的示例模块衬底的布线级的剖面图；
图3A是根据本发明第二实施例的单芯片模块的剖面图，图3B是多芯片模块的剖面图；
图4A是根据本发明第三实施例的单芯片模块的剖面图，图4B和4C是多芯片模块的剖面图；
图5A是根据本发明第四实施例的单芯片模块的剖面图，图5B和5C是多芯片模块的剖面图；
图6是适用于本发明任何一个实施例的示例第一类型双面集成电路芯片的剖面图；和
图7是适用于本发明任何一个实施例的示例第二类型双面集成电路芯片的剖面图。
具体实施方式
图1A是根据本发明第一实施例的单芯片模块的剖面图，图1B，1C，1D和1E是多芯片模块的剖面图。在图1A中，双面集成电路芯片100通过集成电路芯片第一侧面上的第一焊料突块(也称作可控芯片蹋落连接(controlled chip collapse connections)，C4s)110与衬底(substrate)105物理连接且电连接，并通过集成电路芯片100第二相反侧面上的第二焊料突块120与衬顶(suprastrate)115物理连接且电连接，从而形成单个双面芯片模块125。第一和第二焊料突块110和120如下文所述地与集成电路芯片100内的芯片焊垫相连。衬底105包括一个或多个布线层，其包括布线130，其埋置在电介质母片(matrix)内，或者将第一焊料突块110与位于衬底上和第一焊料突块相反的侧面上的焊料球135层压连接(laminate connect)。焊料球135用于将模块125附着在电子器件封装的下一级上。衬顶115包括一个或多个布线层140，其埋置在电介质母片内，或者层压连接第二焊料突块120。
因此，除了物理地位于集成电路芯片100内的布线层之外，衬顶115提供了附加的集成电路布线能力。在一个实例中，衬顶115使集成电路芯片100内不同电路的输入端和输出端互连。在一个实例中，衬顶115向集成电路芯片100的不同电路提供功率分配(powerdistribution)。
衬底105和衬顶115两者都可以包括具有铜或其它导电金属布线的陶瓷或有机基材料构成的单个或多个层。有机材料的实例包括玻璃纤维板(也称作印刷电路板)，柔性电路载体(flexible circuit carrier)和带式自动接合(TAB)封装。选择地，焊接球135可以用铜球、焊料柱、管脚或引线框代替。在一个实例中，焊料突块110和120以及焊料球包括铅或铅/锡混合物。任选地，衬顶115可以具有热沉150。在一个实例中，热沉150包含铝。
在图1B中，多双面芯片模块125A与图1A中的单双面芯片模块125的不同之处在于，多个集成电路芯片100与衬底105A物理地并电连接，衬顶115与各集成电路芯片物理地且电学地连接。
尽管图1B中图解了三个集成电路芯片100，但是与衬底105A连接的也可以是两个或多个集成电路。尽管在图1中，衬顶115与全部三个集成电路芯片100相连，但是并非所有的集成电路芯片都必须与同一个衬顶(见图1C)相连，因为可以有超过1个的衬顶，每个衬顶与不同组的集成电路芯片相连。传统上，单面集成电路芯片还可以和衬底105A物理地且电学地连接(见图1D)。尽管附图中，任选的热沉150A位于所有三个集成电路芯片100的上面，但是热沉可以更小，并且位于选择的集成电路的上面(见图1E)。
在图1C中，两个集成电路芯片100与衬底115B物理地且电学地连接，集成电路芯片100与衬底115物理地且电学地连接。在图1D中，两个集成电路芯片100与衬顶115B和衬底105A物理地并且电连接，一个单面集成电路芯片170也与衬底105A相连。在图1E中，热沉150C只在一个(中间)集成电路芯片100的上面与衬顶115A相连。
图2是根据本发明实施例的示例模块衬底布线级的剖面图。在图中，衬底105B包括多个电介质层151，152，153，154，155，156和157，其分别包含下衬底焊垫161，通孔162，布线163，通孔164，布线165，通孔166和上衬底焊垫167，它们在第一焊料突块110和焊料球135之间提供电连接。
图3A是根据本发明第二实施例的单芯片模块的剖面图，图3B是多芯片模块的剖面图。在图3A中，集成电路芯片100通过第一焊料突块110与第一衬底180A1的上表面175A1物理地且电学地连接。第一焊料突块110通过形成于第一衬底内的布线195A1与第一衬底180A1一个边缘190A1上的边缘焊料突块190A1电连接。边缘190A1与上表面175A1相邻。集成电路芯片100通过第二焊料突块120与第二衬底180B1的上表面175B1物理地且电学地连接。第二焊料突块120通过形成于第二衬底内的布线195B1与第一衬底180B1一个边缘190B1上的边缘焊料突块190B1电连接。边缘190B1与上表面175B1相邻。边缘190A1和边缘190B1共面，从而边缘焊料突块190A1和190B1可以附着在下一个封装级(例如，印刷电路板)的平坦表面。
分别附着在下表面200A1和200B1上的是任选的热沉205A1和205B1。下表面200A1与上表面175A1相反，下表面200B1与上表面175B1相反。
衬底180A1和180B1两者都可以包括具有铜或其它导电材料布线的陶瓷或有机基材料构成的单个或多个层。选择地，边缘焊料球185A1和185B1可以用铜球，焊料柱，管脚或引线框代替。在一个实例中，热沉205A1和205B1包含铝。
图3B与图3A相似，只是在第一和第二衬底180B1和180B2之间附着有两个集成电路芯片100。尽管在图3B中只显示了两个集成电路芯片，但是本发明的第二实施例并不仅限于两个集成电路芯片。
图4A是根据本发明第三实施例的单芯片模块的剖面图，图4B和4C是多芯片模块的剖面图。在图4A中，集成电路芯片100通过焊料突块110物理地且电学地附着于第一柔性电路载体210A的上表面。柔性电路载体210A包括布线215A，该布线将焊料突块110与形成于柔性电路载体210A上表面上的焊料突块220A电连接。
在图4B中，集成电路芯片100通过焊料突块120物理地且电学地附着到第二柔性电路载体210B的上表面。柔性电路载体210B包括布线215B，该布线将焊料突块120与形成于第二柔性电路载体210B上表面上的焊料突块220B电连接。
在图4C中，第一和第二柔性电路载体是210A和210B，并且彼此相反弯曲，以便使焊料突块220A和220B共面。接着，焊料突块220A和220B物理地且电学地附着在印刷电路板225或另一种类型的电子衬底上。尽管图4C中只显示了一个集成电路芯片100，但是柔性电路载体210A和210B的尺寸可以增加，以便容纳多个集成电路芯片。任选的热沉230A和230B可以分别附着在第一和第二柔性电路载体210A和210B上。
在一个实例中，柔性电路载体210A和210B包含聚酰亚胺或其它柔性聚合物，布线215A和215B包含铜、铝或金。
图5A是根据本发明第四实施例的单芯片模块的剖面图，图5B和5C是多芯片模块的剖面图。在图5A中，集成电路芯片100通过集成电路芯片第一侧面上的焊料突块110物理地且电学地附着在衬底105C上。集成电路芯片100还通过接合于集成电路芯片100第二相反侧面的接合焊垫240上的丝焊235物理地且电学地附着在衬底105上。在一个实例中，丝焊235包含金或铝布线。图5B与图5A相似，只是有多个集成电路100附着在衬底105D上。图5C与图5B相似，只是单侧面集成电路芯片170还附着在衬底105E上。
图6是适用于本发明任何一个实施例的示例第一类型双面集成电路芯片100的剖面图。在图6中，集成电路芯片100包括一个埋置的氧化层(BOX)315，其形成一个单晶硅层320。在硅层320内形成场效应晶体管(FETs)的沟槽隔离325和源极/漏极335和沟道区340。在硅层320内还形成硅区350。在沟道区340上方还形成栅电介质(未显示)和FET的栅345，以及一个伪栅(dummy gate)346。在源极/漏极335、栅345和扩散接触350的暴露硅表面上形成一个导电金属硅化物层352。在硅层320的上面形成一个金属前电介质(PMD)层355。在PMD层355内形成接触360A和360B。接触360A和360B可以导电。接触360A与源极/漏极335上及硅接触350上的硅化物层352电接触。一些接触360A是延伸到沟槽隔离325的伪接触。接触360B与栅345和伪栅346上的硅化物层352接触。PMD层355和接触360A和360B可以看作一个布线级。
在PMD层355上形成一个第一级间电介质层(ILD)365，其包括与接触360A和360B电接触的导电双镶嵌布线370。在ILD365上形成一个第二ILD380，其包括与布线370电接触的导电双镶嵌布线380。在ILD375上形成一个第三ILD385，其包括与布线380电接触的导电双镶嵌I/O和功率焊垫390。
在第三ILD385和I/O及功率焊垫390上形成电介质钝化层395。通过BOX315和硅层320形成导电第一类型接触405。接触405从BOX315的上表面延伸到源极/漏极335和硅接触350上的硅化物层352。通过BOX315和沟槽隔离325形成导电第二类型接触410。接触410从BOX315的上表面延伸到伪栅346上的硅化物层352，以及延伸到所选接触360A。在伪栅346的实例中，接触410也延伸通过栅电介质层(未显示)。
在BOX315上形成第一级间电介质层(ILD)365A，其包括与接触360A电接触的导电双镶嵌布线370A。ILD 365A上形成ILD380A，其包括与布线370A电接触的导电双镶嵌布线380A。在ILD375A上形成第三ILD 385A，其包括与布线380A电接触的导电双镶嵌I/O和功率焊垫390A。在第三ILD 385A和I/O及功率焊垫390A上形成电介质钝化层395A。
通过电介质钝化层395内的开口在I/O和功率焊垫390上方形成导电钝化层415，并且在导电钝化层415上方形成焊料突块110。通过电介质钝化层395A内的开口在I/O和功率焊垫390A上方形成导电钝化层415A，并且在导电钝化层415A的上方形成焊料突块120。
图7是适用于本发明任何一个实施例的示例第二类型双面集成电路芯片100的剖面图。集成电路芯片100包括一个形成于硅衬底上的第一埋置氧化物层(BOX)315和一个形成于BOX315上的第一单晶硅层320。在硅层320内形成场效应晶体管的第一沟槽隔离325和源极/漏极335及沟道区340。在硅层320内还形成硅区350。在沟道区340上面形成一个栅电介质(未显示)和FET的栅345。在源极/漏极335、栅345和扩散接触350的暴露的硅表面上形成金属硅化物层352。
在硅层320上面形成一个第一PMD层355。在PMD层355内形成接触360。接触360可以导电，并且与源极/漏极335、栅345和硅接触350电接触。PMD层355和接触360可以看作一个布线级。在PMD层355上形成一个第一级间电介质层(ILD)365，其包括与接触360电接触的导电双镶嵌布线370。在ILD 365上形成一个第二ILD380，其包括与布线370电接触的导电双镶嵌布线380。在ILD 375上形成第三ILD 385，其包括与布线380电接触的导电双镶嵌I/O和功率焊垫390。
集成电路芯片100还包括一个形成于第一BOX层315上的第二埋置氧化物层(BOX)315A，和一个形成于BOX层315A上的第二单晶硅层320A。在硅层320A内形成场效应晶体管的第二沟槽隔离325A、源极/漏极336和沟道区341。在沟道区341上形成FET的栅电介质(未显示)和栅346。在源极/漏极336和栅346的暴露硅表面上形成金属硅化物层352A。
在硅层320A的上面形成第二PMD层335A。在PMD层335A内形成接触360。接触360A可以导电，并与源极/漏极336、栅346和硅接触350A电接触。PMD层355A和接触360A可以看作一个布线级。PMD层355A上形成第四ILD 365A，其包括与接触360A电接触的导电双镶嵌布线370A。在ILD 365A上形成第五ILD 380A，其包括与布线370A电接触的导电双镶嵌布线380A。在ILD 375A上形成第六ILD 385A，其包括与布线380A电接触的导电双镶嵌I/O和功率焊垫390A。
通过电介质钝化层395内的开口在I/O和功率焊垫390上形成导电钝化层415，并且在导电钝化层415上面形成焊料突块110。通过电介质钝化层395A内的开口在I/O和功率焊垫390A上面形成导电钝化层415A，并且在导电钝化层415A的上面形成焊料突块120。
这样，本发明的实施例提供了具有增强的布线能力的集成电路芯片。
上面给出的本发明实施例说明只是出于更好地理解本发明。应当理解，本发明不仅限于本文说明的特殊实施例，而是能够有多种修改、重布局和替换，并且现在对于本领域技术人员而言，在不背离本发明范围的前提下进行各种修改、重布局和替换是显而易见的事。
例如，在本发明的各个实施例中，双面集成电路芯片可以布置成单行或单列，或者可以布置成两行或更多行及两列及更多列的二维阵列。
因此，期望权利要求书涵盖本发明精神和范围内的所有这些修改和变化。

Claims (42)

1.一种电子器件，包括：
第一衬底，在所述第一衬底的第一表面上具有第一组导电衬底焊垫，在所述第一衬底的第二表面上具有第二组导电衬底焊垫，多个导电线将所述第一组衬底焊垫的衬底焊垫与所述第二组衬底焊垫的相应衬底焊垫相连；
第二衬底，在所述第二衬底的第一表面上具有第三组导电衬底焊垫，所述第二衬底内的多个导电线使所述第三组衬底焊垫的衬底焊垫的组合互连；以及
集成电路芯片，其具有第一侧面和相反的第二侧面，在所述集成电路芯片的所述第一侧面上具有第一组芯片焊垫，在所述第二侧面上具有第二组芯片焊垫，所述第一组芯片焊垫的芯片焊垫与所述第一组衬底焊垫的相应衬底焊垫物理连接且电连接，并且所述第二组芯片焊垫的芯片焊垫与所述第三组衬底焊垫的相应衬底焊垫物理连接且电连接。
2.根据权利要求1的电子器件，进一步包括：
第一组焊料突块，其将所述第一组芯片焊垫的所述芯片焊垫与所述第一组衬底焊垫的所述相应衬底焊垫物理连接且电连接；以及
第二组焊料突块，其将所述第二组芯片焊垫的所述芯片焊垫与所述第三组衬底焊垫的所述相应衬底焊垫物理连接且电连接。
3.根据权利要求1的电子器件，进一步包括：
一组焊料突块，其将所述第一组芯片焊垫的所述芯片焊垫与所述第一组衬底焊垫的所述相应焊垫物理连接且电连接；以及
一组丝焊，其将所述第二组芯片焊垫的所述芯片焊垫与所述第三组衬底焊垫的所述相应衬底焊垫物理连接且电连接。
4.根据权利要求1的电子器件，进一步包括：
热沉，其物理地附着在所述第二衬底的第二表面上，所述衬底的所述第二表面与所述第二衬底的所述第一表面相反。
5.根据权利要求1的电子器件，其中所述第一衬底的所述第一表面和所述第二表面彼此相反。
6.根据权利要求1的电子器件，其中所述第一衬底的所述第一表面和所述第二表面分享共同的边缘，并且基本上相互垂直。
7.根据权利要求1的电子器件，其中所述第一衬底是单级或多级陶瓷衬底，或单级或多级有机衬底，或玻璃纤维衬底，或印刷电路板，或带式自动接合衬底，并且其中所述第二衬底是单级或多级陶瓷衬底，或玻璃纤维衬底，或印刷电路板，或带式自动接合衬底。
8.根据权利要求1的电子器件，进一步包括：
附加的集成电路芯片，其具有第一侧面和相反的第二侧面，在所述附加的集成电路芯片的第一侧面有附加的第一组芯片焊垫，在所述第二侧面上有附加的第二组芯片焊垫，所述附加的第一组芯片焊垫的芯片焊垫与所述第一组衬底焊垫的相应衬底焊垫物理连接且电连接，所述附加的第二组芯片焊垫的芯片焊垫与所述第二组衬底焊垫的相应衬底焊垫物理连接且电连接。
9.根据权利要求8的电子器件，其中所述第二衬底的一个或多个所述线将所述集成电路芯片的所述第二组芯片焊垫的所选芯片焊垫与所述附加的集成电路芯片的所述附加的第二组芯片焊垫的所选芯片焊垫电连接。
10.根据权利要求1的电子器件，所述集成电路芯片包括：
绝缘体上硅衬底内的一个或多个器件，所述绝缘体上硅衬底包括位于氧化物层上表面上的硅层和位于所述硅层上表面上的金属前电介质层；
一个或多个位于所述金属前电介质层上表面上的第一布线级，所述第一布线级的每个布线级包括位于相应电介质层内的导电线；
与所述器件的导电第一接触，所述第一接触的一个或多个从所述金属前电介质层的所述上表面延伸到所述器件，所述第一布线级的最下布线级的一个或多个线与所述第一接触物理接触且电接触；
与所述器件的导电第二接触，所述第二接触的一个或多个从所述氧化物层的所述下表面延伸到所述器件；以及
一个或多个位于所述氧化物层下表面上方的第二布线级，所述第二布线级的每个布线级包括位于相应电介质层内的导电线，所述第二布线级的最下布线级的一个或多个线与所述第二接触物理接触且电接触。
11.根据权利要求1的电子器件，所述集成电路芯片包括：
第一绝缘体上硅衬底的一个或多个第一器件，所述第一绝缘体上硅衬底包括第一氧化物层，位于所述第一氧化物层上的第一硅层，和位于所述第一硅层上的第一最下电介质层；
第二绝缘体上硅衬底的一个或多个第二器件，所述第二绝缘体上硅衬底包括第二氧化物层，位于所述第二氧化物层上的第二硅层和位于所述第二硅层上的第二最下电介质层；
与所述第二氧化物层的上表面接合的所述第一氧化物层的上表面；
与所述第二器件接触的导电第一接触，所述第一接触从所述第二最下电介质层的上表面延伸通过所述第二最下电介质层到所述第一器件；
与所述第一器件接触的导电第二接触，所述第二接触从所述第二最下电介质层的所述上表面延伸通过所述第二最下电介质层，通过所述第一和第二氧化物层到形成于所述第二硅层内的所述第二器件的那些部分；以及
一个或多个位于所述第二最下电介质层上的第二布线级，所述第二布线级的每个布线级包括位于相应电介质层内的导电线，所述第二布线级的最下布线级的一个或多个线与所述第一和第二接触物理接触并且电接触。
12.一种电子器件，包括：
第一衬底，在所述第一衬底的第一表面上具有第一组导电衬底焊垫和第二组导电衬底焊垫，并且多个导电线将所述第一组衬底焊垫的衬底焊垫与所述第二组衬底焊垫的相应衬底焊垫相连；
第二衬底，在所述第二衬底的第一表面上具有第三组导电衬底焊垫和多个导电第四衬底焊垫，并且多个导电线将所述第三组衬底焊垫的衬底焊垫与所述第四组衬底焊垫的相应衬底焊垫相连；以及
集成电路芯片，其具有第一侧面和相反的第二侧面，在所述集成电路芯片的所述第一侧面上具有第一组芯片焊垫，在所述第二侧面上具有第二组芯片焊垫，所述第一组芯片焊垫的芯片焊垫与所述第一组衬底焊垫的相应衬底焊垫物理连接且电连接，并且所述第二组芯片焊垫的芯片焊垫与所述第三组衬底焊垫的相应衬底焊垫物理连接且电连接。
13.根据权利要求12的电子器件，进一步包括：
第一组焊料突块，其将所述第一组芯片焊垫的所述芯片焊垫与所述第一组衬底焊垫的所述相应衬底焊垫物理连接且电连接；以及
第二组焊料突块，其将所述第二组芯片焊垫的所述芯片焊垫与所述第三组衬底焊垫的所述相应衬底焊垫物理连接且电连接。
14.根据权利要求11的电子器件，进一步包括：
热沉，其物理地附着在所述第一衬底的第二表面上，所述衬底的所述第二表面与所述第一衬底的所述第一表面相反。
15.根据权利要求14的电子器件，进一步包括：
附加的热沉，其物理地附着在所述第二衬底的第二表面上，所述衬底的所述第二表面与所述第二衬底的所述第一表面相反。
16.根据权利要求12的电子器件，其中所述第一和第二衬底是柔性电路载体。
17.根据权利要求12的电子器件，进一步包括：
附加的集成电路芯片，其具有第一侧面和相反的第二侧面，在所述附加的集成电路芯片的所述第一侧面上的附加的第一组芯片焊垫，在所述附加的集成电路芯片的所述第二侧面上的附加的第二组芯片焊垫，所述附加的第一组芯片焊垫的芯片焊垫与所述第一组衬底焊垫的相应衬底焊垫物理连接且电连接，所述附加的第二组芯片焊垫的芯片焊垫与所述第三组衬底焊垫的相应衬底焊垫物理连接且电连接。
18.根据权利要求17的电子器件，其中所述第一衬底的一个或多个所述线将所述集成电路芯片的所述第一组芯片焊垫的所选芯片焊垫与所述附加的集成电路芯片的所述附加的第一组芯片焊垫的所选芯片焊垫电连接。
19.根据权利要求18的电子器件，其中所述第二衬底的一个或多个所述线将所述集成电路芯片的所述第二组芯片焊垫的所选芯片焊垫与所述附加的集成电路芯片的所述附加的第二组芯片焊垫的所选芯片焊垫电连接。
20.根据权利要求12的电子器件，所述集成电路芯片包括：
绝缘体上硅衬底内的一个或多个器件，所述绝缘体上硅衬底包括位于氧化物层上表面上的硅层和位于所述硅层上表面上的金属前电介质层；
一个或多个位于所述金属前电介质层上表面上的第一布线级，所述第一布线级的每个布线级包括位于相应电介质层内的导电线；
与所述器件的导电第一接触，所述第一接触的一个或多个从所述金属前电介质层的所述上表面延伸到所述器件，所述第一布线级的最下布线级的一个或多个线与所述第一接触物理接触且电接触；
与所述器件的导电第二接触，所述第二接触的一个或多个从所述氧化物层的所述下表面延伸到所述器件；以及
一个或多个位于所述氧化物层下表面上方的第二布线级，所述第二布线级的每个布线级包括位于相应电介质层内的导电线，所述第二布线级的最下布线级的一个或多个线与所述第二接触物理接触且电接触。
21.根据权利要求12的电子器件，所述集成电路芯片包括：
第一绝缘体上硅衬底的一个或多个第一器件，所述第一绝缘体上硅衬底包括第一氧化物层，位于所述第一氧化物层上的第一硅层，和位于所述第一硅层上的第一最下电介质层；
第二绝缘体上硅衬底的一个或多个器件，所述第二绝缘体上硅衬底包括第二氧化物层，位于所述第二氧化物层上的第二硅层和位于所述第二硅层上的第二最下电介质层；
与所述第二氧化物层的上表面接合的所述第一氧化物层的上表面；
与所述第二器件接触的导电第一接触，所述第一接触从所述第二最下电介质层的上表面延伸通过所述第二最下电介质层到所述第一器件；
与所述第一器件接触的导电第二接触，所述第二接触从所述第二最下电介质层的所述上表面延伸通过所述第二最下电介质层，通过所述第一和第二氧化物层到形成于所述第二硅层内的所述第二器件的那些部分；以及
一个或多个位于所述第二最下电介质层上的第二布线级，所述第二布线级的每个布线级包括位于相应电介质层内的导电线，所述第二布线级的最下布线级的一个或多个线与所述第一和第二接触物理接触并且电接触。
22.一种封装电子器件的方法，包括：
提供第一衬底，其在所述第一衬底的第一表面上具有第一组导电衬底焊垫，在所述第一衬底的第二表面上具有第二组导电衬底焊垫，并且多个导电线将所述第一组衬底焊垫的衬底焊垫与所述第二组衬底焊垫的相应衬底焊垫相连；
提供第二衬底，其在所述第二衬底的第一表面上具有第三组导电衬底焊垫，所述第二衬底内的多个导电线将所述第三组衬底焊垫的衬底焊垫的组合互连；以及
将集成电路芯片附着在所述第一和第二衬底上，所述集成电路芯片具有第一侧面和相反的第二侧面，在所述集成电路芯片的所述第一侧面上具有第一组芯片焊垫，在所述第二侧面上具有第二组芯片焊垫，所述第一组芯片焊垫的芯片焊垫与所述第一组衬底焊垫的相应衬底焊垫物理连接且电连接，并且所述第二组芯片焊垫的芯片焊垫与所述第二组衬底焊垫的相应衬底焊垫物理连接且电连接。
23.根据权利要求22的方法，进一步包括：
用第一组焊料突块将所述第一组芯片焊垫的所述芯片焊垫与所述第一组衬底焊垫的所述相应衬底焊垫物理连接且电连接；以及
用第二组焊料突块将所述第二组芯片焊垫的所述芯片焊垫与所述第三组衬底焊垫的所述相应衬底焊垫物理连接且电连接。
24.根据权利要求22的方法，进一步包括：
用一组焊料突块将所述第一组芯片焊垫的所述芯片焊垫与所述第一组衬底焊垫的所述相应焊垫物理连接且电连接；以及
用一组丝焊将所述第二组芯片焊垫的所述芯片焊垫与所述第三组衬底焊垫的所述相应焊垫物理连接且电连接。
25.根据权利要求22的方法，进一步包括：
将热沉物理地附着在所述第二衬底的第二表面上，所述衬底的所述第二表面与所述第二衬底的所述第一表面相反。
26.根据权利要求22的方法，其中所述第一衬底的所述第一表面和所述第二表面彼此相反。
27.根据权利要求22的方法，其中所述第一衬底的所述第一表面和所述第二表面分享共同的边缘，并且基本上相互垂直。
28.根据权利要求22的方法，其中所述第一衬底是单级或多级陶瓷衬底，或单级或多级有机衬底，或玻璃纤维衬底，或印刷电路板，或带式自动接合衬底，并且其中所述第二衬底是单级或多级陶瓷衬底，或玻璃纤维衬底，或印刷电路板，或带式自动接合衬底。
29.根据权利要求22的方法，进一步包括：
将附加的集成电路芯片附着在所述第一衬底和第二衬底上，所述附加的集成电路芯片具有第一侧面和相反的第二侧面，在所述附加的集成电路芯片的第一侧面有附加的第一组芯片焊垫，在所述第二侧面上有附加的第二组芯片焊垫，所述附加的第一组芯片焊垫的芯片焊垫与所述第一组衬底焊垫的相应衬底焊垫物理连接且电连接，所述附加的第二组芯片焊垫的芯片焊垫与所述第二组衬底焊垫的相应衬底焊垫物理连接且电连接。
30.根据权利要求29的方法，其中所述第二衬底的一个或多个所述线将所述集成电路芯片的所述第二组芯片焊垫的所选芯片焊垫与所述附加的集成电路芯片的所述附加的第二组芯片焊垫的所选芯片焊垫电连接。
31.根据权利要求22的方法，所述集成电路芯片包括：
绝缘体上硅衬底内的一个或多个器件，所述绝缘体上硅衬底包括位于氧化物层上表面上的硅层和位于所述硅层上表面上的金属前电介质层；
一个或多个位于所述金属前电介质层上表面上的第一布线级，所述第一布线级的每个布线级包括位于相应电介质层内的导电线；
与所述器件的导电第一接触，所述第一接触的一个或多个从所述金属前电介质层的所述上表面延伸到所述器件，所述第一布线级的最下布线级的一个或多个线与所述第一接触物理接触且电接触；
与所述器件的导电第二接触，所述第二接触的一个或多个从所述氧化物层的所述下表面延伸到所述器件；以及
一个或多个位于所述氧化物层下表面上方的第二布线级，所述第二布线级的每个布线级包括位于相应电介质层内的导电线，所述第二布线级的最下布线级的一个或多个线与所述第二接触物理接触且电接触。
32.根据权利要求22的方法，所述集成电路芯片包括：
第一绝缘体上硅衬底的一个或多个第一器件，所述第一绝缘体上硅衬底包括第一氧化物层，位于所述第一氧化物层上的第一硅层，和位于所述第一硅层上的第一最下电介质层；
第二绝缘体上硅衬底的一个或多个器件，所述第二绝缘体上硅衬底包括第二氧化物层，位于所述第二氧化物层上的第二硅层和位于所述第二硅层上的第二最下电介质层；
与所述第二氧化物层的上表面接合的所述第一氧化物层的上表面；
与所述第二器件接触的导电第一接触，所述第一接触从所述第二最下电介质层的上表面延伸通过所述第二最下电介质层到所述第一器件；
与所述第一器件接触的导电第二接触，所述第二接触从所述第二最下电介质层的所述上表面延伸通过所述第二最下电介质层，通过所述第一和第二氧化物层到形成于所述第二硅层内的所述第二器件的那些部分；以及
一个或多个位于所述第二最下电介质层上的第二布线级，所述第二布线级的每个布线级包括位于相应电介质层内的导电线，所述第二布线级的最下布线级的一个或多个线与所述第一和第二接触物理接触并且电接触。
33.一种封装电子器件的方法，包括：
提供第一衬底，在所述第一衬底的第一表面上具有第一组导电衬底焊垫和第二组导电衬底焊垫，并且多个导电线将所述第一组衬底焊垫的衬底焊垫与所述第二组衬底焊垫的相应衬底焊垫相连；
提供第二衬底，在所述第二衬底的第一表面上具有第三组导电衬底焊垫和多个导电第四衬底焊垫，并且多个导电线将所述第三组衬底焊垫的衬底焊垫与所述第四组衬底焊垫的相应衬底焊垫相连；以及
将集成电路芯片附着在所述第一和第二衬底上，所述集成电路芯片具有第一侧面和相反的第二侧面，在所述集成电路芯片的所述第一侧面上具有第一组芯片焊垫，在所述第二侧面上具有第二组芯片焊垫，所述第一组芯片焊垫的芯片焊垫与所述第一组衬底焊垫的相应衬底焊垫物理连接且电连接，并且所述第二组芯片焊垫的芯片焊垫与所述第三组衬底焊垫的相应衬底焊垫物理连接且电连接。
34.根据权利要求33的方法，进一步包括：
用第一组焊料突块将所述第一组芯片焊垫的所述芯片焊垫与所述第一组衬底焊垫的所述相应衬底焊垫物理连接且电连接；以及
用第二组焊料突块将所述第二组芯片焊垫的所述芯片焊垫与所述第三组衬底焊垫的所述相应衬底焊垫物理连接且电连接。
35.根据权利要求32的方法，进一步包括：
将热沉物理地附着在所述第一衬底的第二表面上，所述衬底的所述第二表面与所述第一衬底的所述第一表面相反。
36.根据权利要求35的方法，进一步包括：
将附加的热沉物理地附着在所述第二衬底的第二表面上，所述衬底的所述第二表面与所述第二衬底的所述第一表面相反。
37.根据权利要求33的方法，其中所述第一和第二衬底是柔性电路载体。
38.根据权利要求33的方法，进一步包括：
将附加的集成电路芯片附着在所述第一和第二衬底上，所述附加的集成电路芯片具有第一侧面和相反的第二侧面，在所述附加的集成电路芯片的所述第一侧面上有附加的第一组芯片焊垫，在所述第二侧面上有附加的第二组芯片焊垫，所述附加的第一组芯片焊垫的芯片焊垫与所述第一组衬底焊垫的相应衬底焊垫物理连接且电连接，所述附加的第二组芯片焊垫的芯片焊垫与所述第三组衬底焊垫的相应衬底焊垫物理连接且电连接。
39.根据权利要求38的方法，其中所述第一衬底的一个或多个所述线将所述集成电路芯片的所述第一组芯片焊垫的所选芯片焊垫与所述附加的集成电路芯片的所述附加的第一组芯片焊垫的所选芯片焊垫电连接。
40.根据权利要求39的方法，其中所述第二衬底的一个或多个所述线将所述集成电路芯片的所述第二组芯片焊垫的所选芯片焊垫与所述附加的集成电路芯片的所述附加的第二组芯片焊垫的所选芯片焊垫电连接。
41.根据权利要求33的方法，所述集成电路芯片包括：
绝缘体上硅衬底内的一个或多个器件，所述绝缘体上硅衬底包括位于氧化物层上表面上的硅层和位于所述硅层上表面上的金属前电介质层；
一个或多个位于所述金属前电介质层上表面上的第一布线级，所述第一布线级的每个布线级包括位于相应电介质层内的导电线；
与所述器件的导电第一接触，所述第一接触的一个或多个从所述金属前电介质层的所述上表面延伸到所述器件，所述第一布线级的最下布线级的一个或多个线与所述第一接触物理接触且电接触；
与所述器件的导电第二接触，所述第二接触的一个或多个从所述氧化物层的所述下表面延伸到所述器件；以及
一个或多个位于所述氧化物层下表面上方的第二布线级，所述第二布线级的每个布线级包括位于相应电介质层内的导电线，所述第二布线级的最下布线级的一个或多个线与所述第二接触物理接触且电接触。
42.根据权利要求33的方法，所述集成电路芯片包括：
第一绝缘体上硅衬底的一个或多个第一器件，所述第一绝缘体上硅衬底包括第一氧化物层，位于所述第一氧化物层上的第一硅层，和位于所述第一硅层上的第一最下电介质层；
第二绝缘体上硅衬底的一个或多个器件，所述第二绝缘体上硅衬底包括第二氧化物层，位于所述第二氧化物层上的第二硅层和位于所述第二硅层上的第二最下电介质层；
与所述第二氧化物层的上表面接合的所述第一氧化物层的上表面；
与所述第二器件接触的导电第一接触，所述第一接触从所述第二最下电介质层的上表面延伸通过所述第二最下电介质层到所述第一器件；
与所述第一器件接触的导电第二接触，所述第二接触从所述第二最下电介质层的所述上表面延伸通过所述第二最下电介质层，通过所述第一和第二氧化物层到形成于所述第二硅层内的所述第二器件的那些部分；以及
一个或多个位于所述第二最下电介质层上的第二布线级，所述第二布线级的每个布线级包括位于相应电介质层内的导电线，所述第二布线级的最下布线级的一个或多个线与所述第一和第二接触物理接触并且电接触。
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