CN101268453A - 对情形敏感的存储器性能 - Google Patents

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Abstract

本发明提供一种非易失性存储器系统，其使其性能适应一个或一个以上系统相关情形。如果发生存储器将需要多于所分配的时间来完成操作的情形，则所述存储器可从其正常操作模式切换到高性能模式，以便足够迅速地完成所述操作。相反，如果出现可靠性可成为问题的情形(例如部分页编程)，则控制器可切换到高可靠性模式。在任一情况下，一旦触发的系统情形已经返回正常，所述存储器便回复到正常操作。对这些情形的检测可用于编程和数据重新定位两种操作。示范性实施例是基于固件可编程的性能。

Description

对情形敏感的存储器性能
技术领域
本发明大体上涉及可重新编程的非易失性存储器系统及其操作，且更具体来说涉及优化编程性能的技术。
背景技术
可重新编程的非易失性存储器产品在商业上是成功的，且如今广泛可用，特别是采用小形态因数卡的形式，例如CompactFlash卡(CF)、安全数字卡(SD)、多媒体卡(MMC)和记忆棒卡，其由包含SanDisk公司在内的各种厂商生产。此类卡通常使用快闪电可擦除可编程只读存储器(EEPROM)存储器单元的阵列。快闪EEPROM存储器单元阵列通常生产为NOR阵列或NAND阵列。
NOR阵列
在典型的NOR阵列中，存储器单元连接在邻近的位线源极与漏极扩散之间，所述扩散在列的方向上延伸，其中控制栅极连接到沿着单元的行延伸的字线。一个典型的存储器单元具有源极与漏极扩散之间的“分裂沟道”。单元的电荷存储元件位于沟道的一个部分上，且字线(也称为控制栅极)位于另一沟道部分上且位于电荷存储元件上。这有效地形成具有两个串联的晶体管的单元，一个(存储器晶体管)具有电荷存储元件上的电荷量与控制可流动穿过其沟道的部分的电流量的字线上的电压的组合，且另一个(选择晶体管)具有单独充当其栅极的字线。字线在电荷存储元件的行上延伸。第5,070,032号、第5,095,344号、第5,315,541号、第5,343,063号和第5,661,053号美国专利以及1999年1月27日申请的共同待决的第09/239,073号美国专利申请案中给出了此种单元的实例、其在存储器系统中的使用及其制造方法。
修改这个分裂沟道快闪EEPROM单元会添加位于电荷存储元件与字线之间的导引栅极。阵列的每个导引栅极在电荷存储元件的一个列上垂直于字线而延伸。效果是使得字线无须在读取或编程选定单元时同时执行两种功能。这两种功能是(1)充当选择晶体管的栅极，因而需要用适当的电压来接通和关断选择晶体管，和(2)通过字线与电荷存储元件之间的电场(电容性)耦合将电荷存储元件的电压驱动到所需水平。通常难以用单个电压以最佳方式执行这两种功能。通过添加导引栅极，字线只需要执行功能(1)，而添加的导引栅极执行功能(2)。举例来说，在第5,313,421和6,222,762号美国专利中描述了在快闪EEPROM阵列中使用导引栅极。
存在各种用于通过栅极介质从衬底向浮动栅极存储元件上注射电子的编程技术。Brown与Brewer编辑的书“Nonvolatile Semiconductor Memory Technology”(IEEEPress，1.2节，第9-25页(1998))中描述了最常见的编程机制。一种称为沟道“热电子注射”(1.2.3节)的技术将电子从单元的沟道注射到浮动栅极的邻近于单元漏极的区中。另一种称为“源极侧注射”(1.2.4节)的技术以在沟道的远离漏极的区中创造电子注射的条件的方式，沿着存储器单元沟道的长度控制衬底表面电势。Kamiya等人的文章“EPROM Cell with High Gate Injection Efficiency”(IEDM Technical Digest，1982，第741-744页)和第4,622,656号和第5,313,421号美国专利中也描述了源极侧注射。
在上述两种类型的NOR存储器单元阵列两者中使用两种从电荷存储元件中移除电荷以擦除存储器单元的技术。一种是通过向源极、漏极和其它栅极施加适当电压来擦除到衬底，所述电压导致电子隧穿存储元件与衬底之间的介电层的一部分。另一擦除技术是将电子穿过位于存储元件与另一栅极之间的隧道介电层从存储元件转移到另一栅极。在上述第一类型的单元中，为此目的提供第三擦除栅极。在上述第二类型的单元中，由于使用了导引栅极而已经具有三个栅极，将电荷存储元件擦除到字线，而无需添加第四个栅极。虽然此后者技术又添加了字线执行的第二个功能，但这些功能是在不同时间执行的，因而无须因两种功能而作出折衷。当利用任一擦除技术时，将大量存储器单元分组在一起以便以“快闪”的方式同时擦除。在一种方法中，所述群组包含足够的存储器单元，以便存储存储在磁盘扇区中的用户数据的量(即512字节)加上一些额外开销数据。在另一种方法中，每个群组中含有足够的单元以保持几千字节的用户数据，其等于许多磁盘扇区的数据量。第5,297,148号美国专利中描述了多区块擦除、缺陷管理和其它快闪EEPROM系统特征。
与大多全部集成电路应用中一样，快闪EEPROM系统也存在缩小实施某种集成电路功能所需的硅衬底面积的压力。始终需要增加可存储在给定的硅衬底面积中的数字数据的量，以便增加给定大小的存储卡和其它类型的封装的存储容量，或者既增加容量又减少大小。一种增加数据的存储密度的方式是每个存储器单元存储一个以上数据位。通过将存储元件电荷电平电压范围的窗口划分成两种以上状态来实现这种效果。使用四个此种状态允许每个单元存储两个数据位，使用八个状态允许每个单元存储三个数据位，依此类推。第5,043,940号和第5,172,338号美国专利中描述了多状态快闪EEPROM结构和操作。
另一种类型的存储器单元包含两个存储元件，其也可在每个存储元件上以多个状态操作。在这种类型的单元中，两个存储元件包含在其位于源极与漏极扩散之间的沟道上，且二者之间具有选择晶体管。沿着存储元件的每个列包含导引栅极，且在其上沿着存储元件的每个行提供字线。当存取给定存储元件以进行读取或编程时，将含有所关注存储元件的单元的另一存储元件上的导引栅极提高得足够高，以便接通另一存储元件下的沟道，而不论其上面存在何种电荷电平。这有效地消除了其它存储元件作为在读取或编程同一存储器单元中的所关注存储元件的因素。举例来说，流动穿过单元的可用来读取其状态的电流量接着是所关注存储元件而不是同一单元中的其它存储元件上的电荷量的函数。第5,712,180号、第6,103,573号和第6,151,248号美国专利中描述了这种单元阵列结构和操作技术的实例。
NAND阵列
另一种快闪EEPROM结构利用NAND阵列，其中例如16或32的两个以上存储器单元的串联串连同各个位线之间的一个或一个以上选择晶体管以及参考电势连接以形成单元的列。字线在大量这些列内的单元上延伸。通过促使串中的其余单元硬接通以使得流动穿过串的电流取决于存储在所寻址的单元中的电荷电平，来在编程期间读取和核实列内的各个单元。NAND结构阵列及其作为存储器系统的一部分的操作的实例参看第5,570,315号、第5,774,397号和第6,046,935号美国专利。
在以上引用的专利和文章中论述的当前快闪EEPROM阵列的电荷存储元件最常见的是导电浮动栅极，通常由掺杂的多晶硅材料形成。可用于快闪EEPROM系统的另一种类型的存储器单元利用不导电的介电材料代替导电的浮动栅极来以非易失性方式存储电荷。在Chan等人的文章“A True Single-Transistor Oxide-Nitride-Oxide EEPROMDevice”(IEEE Electron Device Letters，EDL-8卷，第3期，1987年3月，第93-95页)中描述了此单元。由氧化硅、氮化硅和二氧化硅(ONO)形成的三层电介质夹在导电性控制栅极与存储器单元沟道上方的半导电衬底的表面之间。通过将电子从单元沟道注射到氮化物中(电子在此处被捕获和存储在有限的区中)来编程单元。这个存储的电荷接着以可检测到的方式改变单元的沟道的一部分的阈值电压。通过将热电子注射到氮化物中来擦除单元。也参看Nozaki等人的“A 1-Mb EEPROM with MONOS MemoryCell for Semiconductor Disk Application”(IEEE Journal of Solid-State Circuits，26期，第4号，1991年4月，第497-501页)，其描述了分裂栅极配置的类似单元，其中掺杂的多晶硅栅极在存储器单元沟道的一部分上延伸，以便形成单独的选择晶体管。
第5,851,881号美国专利描述了使用彼此邻近地定位在存储器单元沟道上的两个存储元件的使用，一个是此介电元件，且另一个是导电性浮动栅极。存储两个数据位，一个在介电元件中，且另一个在浮动栅极中。通过将两个栅极中的每一者编程成两种不同的电荷电平范围之一，将存储器单元编程成四种不同的阈值电平组合之一，其代表四种存储状态之一。
Eitan等人的“NROM：A Novel Localized Trapping，2-Bit Nonvolatile Memory Cell”(IEEE Electron Device Letters，21卷，第11期，2000年11月，第543-545页)中已经描述了另一种利用介电存储元件在每个单元中存储两个位的方法。ONO介电层在源极与漏极扩散之间的沟道上延伸。一个数据位的电荷定位在邻近于漏极的介电层中，且另一个数据位的电荷定位在邻近于源极的介电层中。通过单独读取电介质内的空间上隔开的电荷存储区的二态来获得多状态数据存储。
大擦除区块
将典型非易失性快闪阵列的存储器单元划分成一起擦除的离散的单元区块。也就是说，区块是擦除单位。每个区块通常存储一个或一个以上数据页，页是编程和读取的单位，但是可在单个操作中编程或读取一个以上页。每个页通常存储一个或一个以上数据扇区，扇区的大小由主机系统界定。一个实例是一个扇区中有512字节的用户数据，接下来是由磁盘驱动器建立的标准，加上关于用户数据和/或存储所述用户数据的区块的某一数目字节的额外开销信息。
有时必须擦除区块以便将其释放以用于写入操作。在此情况下，先将待擦除的区块(原始区块)内的数据的有效页合并和复制到另一区块(更新区块)，然后擦除原始区块。这个过程称为“垃圾收集”。在垃圾收集期间，将来自原始区块的剩余的有效数据页从原始区块复制到更新区块。一旦完成复制操作，便擦除原始区块，且接着更新区块变成原始区块。
此种存储器系统的操作是性能方面与可靠性和功率消耗方面之间的折衷。存储器的操作参数被选择以使得允许有足够的时间用于所有既定操作。如果时间容许量过高且存储器缓慢运行，则可能导致超时或低性能情形；而如果时间容许量过短且存储器快速运行，则可靠性和功率消耗将受到影响。一旦就主机侧的选定超时达成一致，便将卡的性能设计成足以使所有既定操作均可在所分配的时间内执行的水平。为了设计成较高的性能水平，要付出可靠性较低、功率消耗较大或者通常是两者皆有的代价。
在实现更大的块的结构的过程中，导致超时的罕见的系统情形的可能性增大。实例将包含特别复杂的垃圾收集或编程错误。在编程时间较长的多状态存储器中，尤其会出现这种情况。可通过改进编程时间以适应这些非常情形来处理这个问题，但代价是对于绝大多数正常操作情形来说可靠性较差或功率使用较高。相反，其它操作需要的时间远远少于所分配的时间，或者是具有可靠性问题的情形。在这些情况下，系统以高于必要的功率消耗或低于必要的可靠性模式操作。
发明内容
一般来说，本发明提供一种非易失性存储器系统，其根据一个或一个以上系统相关情形调适其性能。如果发生所述存储器将需要多于所分配的时间来完成操作的情形，则存储器可从其正常操作模式切换到高性能模式，以便足够迅速地完成所述操作。这允许卡避免超时问题，同时将减少编程时间的可靠性问题最小化。此种高等待时间操作的检测可用于编程和数据重新定位两种操作。举例来说，在垃圾收集操作期间，如果发生错误或需要重新定位特别大量的数据，则可减少对所述数据执行的错误检测和校正操作的量。作为另一实例，为了提高此情形中的编程速度，可提高系统的时钟速率，或可更改编程脉冲的特征(例如大小或持续时间)。
相反，如果出现可靠性可能成问题的情形(例如部分页编程)，则控制器可切换到高可靠性模式。特殊的高可靠性序列的实例可包含使用较高级的ECC、较慢的时钟速率或破坏性较低的编程序列。在任一情况下，一旦触发系统的操作情形已经返回到正常，存储器便回复到正常操作。示范性实施例是基于固件可编程性能。
本发明的额外方面、特征和优点包含在对具体代表性实施例的以下描述中，所述描述应当结合下图来理解。
附图说明
图1是可实施本发明的第一非易失性存储器系统的方框图。
图2是可实施本发明的第一非易失性存储器系统的方框图。
图3展示芯片上复制优化的实例。
图4展示编程优化的实例。
具体实施方式
图1是可实施本发明的第一非易失性存储器系统的方框图。大量可单独寻址的存储器单元11布置成行和列的规则阵列，但是单元的其它物理布置当然是可能的。这个系统特别适合于NOR类型的阵列11，所述类型如上文在背景技术和并入本文中的参考内容中所述。本文中指示为沿着单元阵列11的列延伸的位线通过线路15与位线解码器和驱动器电路13电连接。本描述内容中指示为沿着单元阵列11的行延伸的字线通过线路17电连接到字线解码器和驱动器电路19。沿着阵列11中的存储器单元的列延伸的导引栅极通过线路23电连接到导引栅极解码器和驱动器电路21。解码器13、19和21中的每一者通过总线25从存储器控制器27接收存储器单元地址。解码器和驱动电路也通过各自的控制和状态信号线29、31和33连接到控制器27。施加到导引栅极和位线的电压通过总线22协调，所述总线22将解码器和驱动器电路13与21互连。控制器包含各种类型的寄存器和其它存储器，其中包含易失性随机存取存储器(RAM)28。
控制器27可通过线路35连接到主机装置(未图示)。主机可以是个人计算机、笔记本计算机、数码相机、音频播放器、各种其它手持电子装置等。图1的存储器系统一般将实施在根据若干现存的物理和电气标准之一的卡中，所述标准例如是PCMCIA、CompactFlashTM协会、MMCTM协会等中的一者。当采用卡的格式时，线路35在卡上的连接件中终止，所述连接件与主机装置的互补连接件介接。许多卡的电接口遵守ATA标准，其中存储器系统在主机看来仿佛是磁盘驱动器。也存在其它存储卡接口标准。作为对卡的格式的替代，图1所示的类型的存储器系统可永久地嵌入在主机装置中。
解码器和驱动器电路13、19和21在阵列11中其相应线路中产生适当电压以执行编程、读取和擦除功能，所述相应线路是根据各自的控制和状态线29、31和33中的控制信号通过总线25寻址的。阵列11通过相同的控制和状态线29、31和33向控制器27提供任何状态信号，其中包含电压电平和其它阵列参数。电路13内的多个读出放大器接收指示阵列11内的所寻址存储器单元的状态的电流或电压电平，并在读取操作期间通过线路41向控制器27提供关于那些状态的信息。通常使用大量读出放大器，以便能够并行读取大量存储器单元的状态。在读取和编程操作期间，通常通过电路19一次寻址一个单元行，以便存取所寻址行中由电路13和21选择的若干单元。在擦除操作期间，许多行中的每一者中的所有单元通常均一起寻址以作为用于同时擦除的区块。
在上文背景技术的NOR阵列一节中识别的专利和文章中且在转让给本申请案受让者SanDisk公司的其它专利中进一步描述了例如图1中所说明的存储器系统的操作。此外，2001年2月26日申请的第09/793,370号美国专利申请案描述了一种数据编程方法，该申请案在此以引用的形式并入本文中。
图2是其中可实施本发明的另一非易失性存储器系统的方框图。存储器单元阵列1包含多个布置成矩阵的存储器单元M，所述矩阵由列控制电路2、行控制电路3、c源极控制电路4和c-p阱控制电路5控制。存储器单元阵列1可以是NAND类型的，所述类型在上文中在背景技术和以引用的形式并入本文中的参考内容中有所描述。控制电路2连接到存储器单元阵列1的位线(BL)以用于读取存储在存储器单元(M)中的数据，以用于在编程操作期间确定存储器单元(M)的状态，并用于控制位线(BL)的电势电平以促进编程或抑制编程。行控制电路3连接到字线(WL)以选择字线(WL)之一、施加读取电压、施加与列控制电路2所控制的位线电势电平组合的编程电压，并施加与形成存储器单元(M)的p型区的电压耦合的擦除电压。c源极控制电路4控制连接到存储器单元(M)的共用源极线(图2中标记为“c源极”)。c-p阱控制电路5控制c-p阱电压。
存储在存储器单元(M)中的数据由列控制电路2读出，且经由I/O线和数据输入/输出缓冲器6输出到外部I/O线。将待存储在存储器单元中的编程数据经由外部I/O线输入到数据输入/输出缓冲器6，并传递到列控制电路2。外部I/O线连接到控制器43。控制器43包含各种类型的寄存器和其它存储器，通常是易失性随机存取存储器(RAM)50。
将用于控制快闪存储器装置的命令数据输入到命令电路7，所述命令电路7连接到与控制器43连接的外部控制线。命令数据通知快闪存储器请求哪个操作。将输入命令传递到状态机8，其控制列控制电路2、行控制电路3、c源极控制电路4、c-p阱控制电路5和数据输入/输出缓冲器6。状态机8可输出快闪存储器的状态数据，例如READY/BUSY或PASS/FAIL。状态机8还包含若干寄存器和其它易失性随机存取存储器45。
控制器43与主机系统连接或可与其连接，所述主机系统例如是个人计算机、数码相机或个人数字助理。主机起始例如向存储器阵列1存储数据或从其读取数据等命令，并分别提供或接收此类数据。控制器将此类命令转换成可由命令电路7解译和执行的命令信号。控制器还通常含有用于正被写入到存储器阵列或从中读取的用户数据的缓冲存储器。典型的存储器系统包含一个包含控制器43的集成电路芯片47以及一个或一个以上集成电路芯片49，其每一者含有存储器阵列和相关联的控制、输入/输出和状态机电路。当然，趋势是将系统的存储器阵列和控制器电路集成在一个或一个以上集成电路芯片上。
图1和2的存储器系统中的任一者可嵌入以作为主机系统的一部分，或者可包含在存储卡中，所述存储卡可以可移除的形式插入到主机系统的相配的插槽中。此卡可包含整个存储器系统，或者控制器和存储器阵列连同相关联的外围电路可在单独的卡中提供。举例来说，在第5,887,145号美国专利中描述了若干卡的实施方案，该专利的全文以引用的方式明确并入本文中。
根据本发明的主要方面，存储器使其性能适应一个或一个以上系统相关情形。举例来说，如果发生所述存储器将需要多于所分配的时间来完成操作的情形，则存储器可从其正常操作模式切换到高性能模式，以便足够迅速地完成所述操作。这允许卡避免超时问题，同时将减少编程时间的可靠性问题最小化。相反，如果出现可靠性可能成问题的情形，则可切换到高可靠性模式；举例来说，这可减少部分编程导致的编程干扰问题。在任一情况下，一旦触发系统情形已经返回到正常，存储器便回复到正常操作。示范性实施例是基于固件可编程性能。
固件将发出特殊命令序列以在严重的超时环境期间进入快速编程/低耐久性模式。在其它时候，将不使用这个模式，而将使用较慢/高耐久性模式。这将显著减少因编程时间与耐久性之间的折衷而导致的装置设计中的设计工作。互补的方面是在部分页编程和可能导致可靠性问题的其他情形期间使用较慢的方法来减少干扰效应。
更具体来说，本发明解决例如由于较大的区块大小(由技术驱使)导致的地址问题、垃圾收集期间的编程时间和主机接口等待时间问题等问题。举例来说，SD卡的规范规定250ms的超时。执行垃圾收集的时间通常是：
T垃圾＝(数据传递时间*垃圾收集的扇区)+(编程时间+读取时间)*(垃圾收集的扇区)/并行度+擦除时间
这三个组分中的第二个组分通常是最大的部分。第6,266,273号美国专利和在2004年5月13日申请的第10/846,289号美国专利申请案、在2004年8月9日申请的第10/915,039号美国专利申请案和在2004年12月21日申请的第11/022,350号美国专利申请案中论述了数据重新定位和垃圾收集的各种方面。(虽然因为历史原因将数据重新定位操作称为芯片上复制，但更一般来说，重新定位可能是针对另一芯片或同一芯片上的子阵列(平面)。这在2004年12月21日申请的共同待决的第11/022,462号美国专利申请案中进一步描述。)
可采用各种方法来减少这个时间，这对于避免高等待时间问题来说是至关重要的。通常其属于若干类别：
1.减少的数据传递或数据传递时间，
2.减少编程时间，
3.提高的并行度
所有这些技术均试图抵消增加经受同时进行的垃圾收集的扇区数目的趋势。通常，前两个会影响到可靠性，因为其通常涉及速度与可靠性之间的折衷。2004年7月28日申请的美国专利申请案10/901,849和2004年12月21日申请的美国专利申请案11/022,350中描述了减少数据传递量的方法，所述数据传递例如是因芯片上复制和相关联的数据采样而导致的数据传递。通常通过装置设计和优化来减少编程时间，例如背景技术中提到的各种参考内容中所描述的，与用于提高并行度的方法一样。
然而，从系统角度来看，最差情况的垃圾收集没有典型的垃圾收集那样常见。本发明利用这个事实且只在需要时执行一些影响到可靠性的优化。系统可一直检测其何时处于高等待时间情形，且可按照需要触发这些方法。通过只在这些时候执行影响到可靠性的优化，会在改进总体可靠性的同时避免超时。
可在存储器系统操作期间充当触发事件的系统相关情形的实例包含：
1.命令需要超过阈值数目扇区的垃圾收集。
2.编程错误导致错误垃圾收集。
3.在垃圾收集操作期间发生编程错误，其需要后续的额外的垃圾收集。
数据重新定位可能相对耗时，特别是如果对数据进行检验和校正的话。对于大多此种垃圾收集，分配了足够的时间；然而，如果通常大量的数据需要移动，则可能导致超时。即使被重新定位的扇区数目低于这个阈值，如果垃圾收集是编程错误的结果或在重新定位期间发生编程，则所有组合操作的额外时间仍可能超出阈值。特别是在通常要求较长编程时间的多状态存储器中，此种情形可能导致超时情形的危险。如果控制器检测到这些情形中的任一者即将发生或已经发生，则存储器可切换到较高性能的模式。
根据本发明的各种实施例，有若干单独或组合的优化是可能的。这些可能性包含
1.减少对芯片上复制的ECC数据采样，甚至可能没有。
2.在特殊模式下使用对存储器不同的命令序列，以便利用快速编程序列或减少功率消耗。举例来说，如果在低功率模式下，系统可使用无写入缓存编程序列来减少功率消耗。
3.修改存储器参数，以便相对于正常的编程参数加速编程时间。
4.扩展到以二态写入以用于快速操作。
2004年12月21日申请的美国专利申请案11/022,350描述这样的技术：其中基于采样或其它方法，不是在每次传递期间均检验ECC数据，而是只针对一些传递进行检验。为了在时间紧要的情形中提高性能，可使用这种机制，且可减少甚至跳过ECC检验。至于修改存储器参数(例如在背景技术中提到的关于NAND存储器阵列的参考内容中描述的那些)，实例可包含更改编程脉冲大小或持续时间，或验证技术。在2004年7月6日申请的第10/886,302号美国专利申请案和第5,930,167号专利中提供了可以二态模式(用于提高的速度或可靠性)或多状态模式(用于较高的存储密度)操作的存储器的细节；虽然用途略有不同，但这些方法可适于本发明。这些和其它用以改进性能的方式可单独或组合使用，其中更加优选的技术可能视应用而不同。此外，其可用分级方式来组合，以便提供若干等级的提高的性能，以便只有在最极端的情况下才调用更有力的技术。
图3展示芯片上复制优化的实例。示范性芯片上复制过程开始于301处，其中步骤303确定是否存在与高等待时间操作相关联的系统相关情形。典型高等待时间事件的实例包含完全垃圾收集、编程期间的错误、垃圾收集期间的错误或所描述的其它各种触发事件。如果发现此情形，存储器便在步骤305中切换到这样一种模式：其中减少或缩减芯片上复制(OCC)操作中的ECC检验，以便提高速度。举例来说，可提高关于何时校正ECC错误(例如在复制或写入后读取期间)的阈值。
也可能将数据传递(或其它长等待时间操作)分布在传递之间的若干繁忙周期中。这类在若干循环中重新调度或分布操作可能有助于改善高等待时间操作，所述操作是步骤305的操作或下文相对于图4所论述的步骤405的操作。
返回图3，如果没有即将发生的高等待时间操作的指示，则步骤307可检验可能的可靠性问题。高可靠性问题的实例包含部分页编程或低电压情形。如果没有与可靠性问题相关联的系统相关情形，则在309处使用正常的编程序列。如果确定可靠性情形，则在步骤311处可改为使用特殊序列。改进可靠性的方法的实例包含降低关于何时校正ECC错误的阈值或通过较大数量的较小编程步骤来增加编程时间。
图3的示范性实施例包含针对高等待时间操作和高可靠性情形两者优化的芯片上复制。这些是独立的方面，且过程不需要具有步骤303和307两者。举例来说，可消除高可靠性问题的确定，从而移除步骤307(和步骤311)，且使得来自303的“否”路径直接去往309。或者，可消除步骤303(和步骤305)，流程直接从301去往307。在实际的实施方案中，可能会出现这样的系统性使用的情况：其将导致连续或至少长期地使用经优化的数据重新定位。在此种情况下，优选包含用以确保最终以某一时间间隔来检验数据的ECC的机制。
存储器可依据实施方案而以若干不同方式返回其正常操作模式。举例来说，可能需要针对每个循环指定特殊模式、特殊模式限于特定命令序列的持续时间、命令用来返回正常模式或这些情况的某一组合。
图4展示基于与系统操作有关的相关情形来优化编程的实施例的实例，其中各种分支与图3的分支相似。步骤403和407分别确定是否存在高等待时间操作或可靠性问题，其中这些情形的实例与芯片上复制情况中的一样。如果存在具有超时风险的高等待时间情形，则可采用快速编程序列(步骤405)，可能是以可靠性、功率消耗或这两者为代价。如果系统的情形指示高等待时间不成问题，但可靠性可能成问题，则可利用较高可靠性的程序序列(步骤411)。(虽然是在可靠性方面呈现的，但如果有充足的时间，可类似地实施利用较低功率的模式的情况，其可或可不与高可靠性序列相同)。当既没有可靠性问题也没有超时风险时，可使用正常的编程序列(步骤409)。
可能需要补偿更差的可靠性序列的系统相关情形的一个特定实例是部分编程。部分编程是由于干扰机制而更难优化的NAND参数之一。然而，从系统的角度来看，系统知道何时需要部分编程序列。在此情况下可使用特殊的缓慢或低干扰机制。在有些情况下，NAND存储器本身可能能够检测到这个序列并将其自身优化，而不是需要单独的命令序列。
有若干用于在步骤405中加速存储器的可能的实施例，所述实施例可单独或组合使用。一个实施方案是改变存储器上的时钟速度；例如，以30MHz操作的较低功率系统可切换到60MHz，且标准的60MHz系统可改为更快的时钟。在其它实施方案中，可切换编程脉冲的特性(持续时间、步距等)。(相反，在步骤411的特殊可靠性序列中，所有这些种类的改变可在另一方向上切换。)
在并入有写入后读取以确保正确写入数据的系统中，可在快速模式中跳过这个步骤。在紧要情形下，可缩减用来改进存储器可靠性的擦洗操作(例如第5,532,962号美国专利中描述的那些操作)和损耗均衡操作。此外，可以功率消耗为代价来修改电压调节器或其它电源以便实现改进的速度/可靠性，例如在高电流或低电流模式之间切换。
许多用于特殊的高可靠性编程序列的实施方案是上文针对步骤405所描述的实施方案的反操作。这些实施方案包含添加写入后读取或其它此类系统特征、修改电压调节器或其它电源以实现改进的可靠性对功率消耗、改变编程脉冲的特性等。
依据所使用的存储器的特定特性，可能需要解决各种实施问题。举例来说，改变写入特性(改为较快或较慢)可能会改变数据状态的分布并影响数据的回读。当可能出现这些问题时，系统优选具有按照需要在读取过程期间追踪或检测不同的写入条件的机制。这可包含在数据回读期间更改读取裕度(或使用“巨大的”读取序列)。
虽然此处单独展示图3和图4的实施例，但所述两个实施例连同其变化形式可组合；举例来说，在出现高等待时间情形的芯片上复制操作中，与步骤305的芯片上复制相关联的编程可采用步骤405的快速编程序列。此外，与图3一样，图4包含针对高等待时间操作和高可靠性情形的优化。与之前一样，这些是独立的方面。
此外，虽然步骤305和405涉及单个高性能模式，但更一般来说，可使用若干分级的高性能模式。依据情形的严重性，可选择适当的性能模式。类似地，可在步骤311和411中使用若干经分级等级的增加的可靠性。与上述其它方面一样，可用硬件、软件或在优选实施例中通过可编程的固件来实施这些各种方面。
以上呈现了用于改进存储器系统的性能的各种技术。2004年7月28日申请的第10/901,849号美国专利申请案和2004年7月6日申请的第10/886,302号美国专利申请案(两者均在上文中提到)中描述了用于改进性能的若干其它技术。这些应用的各种方面是互补的且可组合。
虽然已经相对于特定示范性实施例描述了本发明的各个方面，但将了解，本发明在所附权利要求书的完整范围内受到保护。
上文识别的专利、专利申请案、文章和书刊部分的全文在此全部以这些引用的形式明确并入此背景技术中。
权利要求书(按照条约第19条的修改)
根据PCT第19条(1)款的声明
依照PCT第1.9条(1)款和第46.4条规定，在此递交附上的替换权利要求书来替换起初提交的权利要求书。此信函是根据PCT第46.5条规定所写，且权利要求书的带有标记的副本用于指出被替换页与替换页之间的差异。
1. 一种存储器系统，其包括：
存储器，其具有可重写的数据存储部分；以及
控制器，其用于管理存储在所述存储器中的数据，并控制所述存储器系统与所述存储器系统所连接到的主机之间的数据传递，其中所述控制器一般以第一性能水平操作所述存储器，且响应于系统相关情形以不同的第二性能水平操作所述存储器。
2. 根据权利要求1所述的存储器系统，其中所述第二性能水平的性能高于所述第一性能水平的性能。
3. 根据权利要求2所述的存储器系统，其中所述控制器响应于高等待时间情形而以所述第二性能水平操作所述存储器。
4. 根据权利要求3所述的存储器系统，其中所述高等待时间情形是编程期间的错误。
5. 根据权利要求3所述的存储器系统，其中所述高等待时间情形是数据重新定位操作期间的错误。
6. 根据权利要求3所述的存储器系统，其中所述高等待时间情形是垃圾收集操作。
7. 根据权利要求2所述的存储器系统，其中所述第二性能水平使用等级比所述第一性能水平低的错误检测和校正。
8. 根据权利要求2所述的存储器系统，其中所述第二性能水平使用比所述第一性能水平快的编程序列。
9. 根据权利要求8所述的存储器系统，其中所述第二性能水平使用比所述第一性能水平快的时钟速度。
10. 根据权利要求9所述的存储器系统，其中所述第二性能水平使用持续时间比所述第一性能水平长的编程脉冲。
11. 根据权利要求9所述的存储器系统，其中所述第二性能水平使用振幅比所述第一性能水平大的编程脉冲。
12. 根据权利要求2所述的存储器系统，其中所述控制器响应于额外的系统相关情形而以第三性能水平额外地操作所述存储器，其中所述第三性能水平的可靠性大于所述第一性能水平的可靠性。
13. 根据权利要求1所述的存储器系统，其中所述第二性能水平的可靠性大于所述第一性能水平的可靠性。
14. 根据权利要求1所述的存储器系统，其中所述系统相关情形是部分页编程。
15. 根据权利要求1所述的存储器系统，其中所述系统相关情形是低电压条件。
16. 根据权利要求1所述的存储器系统，其中所述第二性能水平利用程度比所述第一性能水平高的错误检测和校正。
17. 根据权利要求1所述的存储器系统，其中所述第二性能水平利用比所述第一性能水平慢的编程序列。
18. 根据权利要求17所述的存储器系统，其中所述第二性能水平利用比所述第一性能水平慢的时钟速率。
19. 根据权利要求17所述的存储器系统，其中所述第二性能水平利用持续时间比所述第一性能水平短的编程脉冲。
20. 根据权利要求17所述的存储器系统，其中所述第二性能水平使用具有较小振幅的编程脉冲。
21. 一种操作存储器系统的方法，所述存储器系统包括具有可重写的数据存储部分的存储器以及用于管理存储在所述存储器中的数据并控制所述存储器系统与所述存储器系统所连接到的主机之间的数据传递的控制器，所述方法包括：
以第一性能水平操作所述存储器；
由所述控制器确定系统相关情形；以及
响应于所述确定系统相关情形，以不同于所述第一性能水平的第二性能水平操作所述存储器。
22. 根据权利要求21所述的方法，其中所述第二性能水平的性能高于所述第一性能水平的性能。
23. 根据权利要求22所述的方法，其中所述控制器响应于高等待时间情形而以所述第二性能水平操作所述存储器。
24. 根据权利要求23所述的方法，其中所述高等待时间情形是编程期间的错误。
25. 根据权利要求23所述的方法，其中所述高等待时间情形是数据重新定位操作期间的错误。
26. 根据权利要求23所述的方法，其中所述高等待时间情形是垃圾收集操作。
27. 根据权利要求22所述的方法，其中所述第二性能水平使用等级比所述第一性能水平低的错误检测和校正。
28. 根据权利要求22所述的方法，其中所述第二性能水平使用比所述第一性能水平快的编程序列。
29. 根据权利要求28所述的方法，其中所述第二性能水平使用比所述第一性能水平快的时钟速度。
30. 根据权利要求29所述的方法，其中所述第二性能水平使用持续时间比所述第一性能水平长的编程脉冲。
31. 根据权利要求29所述的方法，其中所述第二性能水平使用振幅比所述第一性能水平大的编程脉冲。
32. 根据权利要求22所述的方法，其进一步包括：
通过所述控制器确定额外的系统相关情形；以及
响应于所述确定额外的系统相关情形，响应于额外的系统相关情形以第三性能水平操作所述存储器，其中所述第三性能水平的可靠性高于所述第一性能水平。
33. 根据权利要求21所述的方法，其中所述第二性能水平的可靠性高于所述第一性能水平的可靠性。
34. 根据权利要求21所述的方法，其中所述系统相关情形是部分页编程。
35. 根据权利要求21所述的方法，其中所述系统相关情形是低电压条件。
36. 根据权利要求21所述的方法，其中所述第二性能水平利用程度比所述第一性能水平高的错误检测和校正。
37. 根据权利要求21所述的方法，其中所述第二性能水平利用比所述第一性能水平慢的编程序列。
38. 根据权利要求37所述的方法，其中所述第二性能水平利用比所述第一性能水平慢的时钟速率。
39. 根据权利要求37所述的方法，其中所述第二性能水平利用持续时间比所述第一性能水平短的编程脉冲。
40. 根据权利要求37所述的方法，其中所述第二性能水平使用具有较小振幅的编程脉冲。

Claims (40)

1. 一种存储器系统，其包括：
存储器，其具有可重写的数据存储部分；以及
控制器，其用于管理存储在所述存储器中的数据，并控制所述存储器系统与所述存储器系统所连接到的主机之间的数据传递，其中所述控制器一般以第一性能水平操作所述存储器，且响应于系统相关情形以不同的第二性能水平操作所述存储器。
2. 根据权利要求1所述的存储器系统，其中所述第二性能水平的性能高于所述第一性能水平的性能。
3. 根据权利要求2所述的存储器系统，其中所述控制器响应于高等待时间情形而以所述第二性能水平操作所述存储器。
4. 根据权利要求3所述的存储器系统，其中所述高等待时间情形是编程期间的错误。
5. 根据权利要求3所述的存储器系统，其中所述高等待时间情形是数据重新定位操作期间的错误。
6. 根据权利要求3所述的存储器系统，其中所述高等待时间情形是垃圾收集操作。
7. 根据权利要求2所述的存储器系统，其中所述第二性能水平使用等级比所述第一性能水平低的错误检测和校正。
8. 根据权利要求2所述的存储器系统，其中所述第二性能水平使用比所述第一性能水平快的编程序列。
9. 根据权利要求8所述的存储器系统，其中所述第二性能水平使用比所述第一性能水平快的时钟速度。
10. 根据权利要求9所述的存储器系统，其中所述第二性能水平使用持续时间比所述第一性能水平长的编程脉冲。
11. 根据权利要求9所述的存储器系统，其中所述第二性能水平使用振幅比所述第一性能水平大的编程脉冲。
12. 根据权利要求2所述的存储器系统，其中所述控制器响应于额外的系统相关情形而以第三性能水平额外地操作所述存储器，其中所述第三性能水平的可靠性大于所述第一性能水平的可靠性。
13. 根据权利要求1所述的存储器系统，其中所述第二性能水平的可靠性大于所述第一性能水平的可靠性。
14. 根据权利要求1所述的存储器系统，其中所述系统相关情形是部分页编程。
15. 根据权利要求1所述的存储器系统，其中所述系统相关情形是低电压条件。
16. 根据权利要求1所述的存储器系统，其中所述第二性能水平利用程度比所述第一性能水平高的错误检测和校正。
17. 根据权利要求1所述的存储器系统，其中所述第二性能水平利用比所述第一性能水平慢的编程序列。
18. 根据权利要求17所述的存储器系统，其中所述第二性能水平利用比所述第一性能水平慢的时钟速率。
19. 根据权利要求17所述的存储器系统，其中所述第二性能水平利用持续时间比所述第一性能水平短的编程脉冲。
20. 根据权利要求17所述的存储器系统，其中所述第二性能水平使用具有较小振幅的编程脉冲。
21. 一种操作存储器系统的方法，所述存储器系统包括具有可重写的数据存储部分的存储器以及用于管理存储在所述存储器中的数据并控制所述存储器系统与所述存储器系统所连接到的主机之间的数据传递的控制器，所述方法包括：
以第一性能水平操作所述存储器；
由所述控制器确定系统相关情形；以及
响应于所述确定系统相关情形，以不同于所述第一性能水平的第二性能水平操作所述存储器。
22. 根据权利要求21所述的方法，其中所述第二性能水平的性能高于所述第一性能水平的性能。
23. 根据权利要求22所述的方法，其中所述控制器响应于高等待时间情形而以所述第二性能水平操作所述存储器。
24. 根据权利要求23所述的方法，其中所述高等待时间情形是编程期间的错误。
25. 根据权利要求23所述的方法，其中所述高等待时间情形是数据重新定位操作期间的错误。
26. 根据权利要求23所述的方法，其中所述高等待时间情形是垃圾收集操作。
27. 根据权利要求22所述的方法，其中所述第二性能水平使用等级比所述第一性能水平低的错误检测和校正。
28. 根据权利要求22所述的方法，其中所述第二性能水平使用比所述第一性能水平快的编程序列。
29. 根据权利要求28所述的方法，其中所述第二性能水平使用比所述第一性能水平快的时钟速度。
30. 根据权利要求29所述的方法，其中所述第二性能水平使用持续时间比所述第一性能水平长的编程脉冲。
31. 根据权利要求29所述的方法，其中所述第二性能水平使用振幅比所述第一性能水平大的编程脉冲。
32. 根据权利要求22所述的方法，其进一步包括：
通过所述控制器确定额外的系统相关情形；以及
响应于所述确定额外的系统相关情形，响应于额外的系统相关情形以第三性能水平操作所述存储器，其中所述第三性能水平的可靠性高于所述第一性能水平。
33. 根据权利要求21所述的方法，其中所述第二性能水平的可靠性高于所述第一性能水平的可靠性。
34. 根据权利要求21所述的方法，其中所述系统相关情形是部分页编程。
35. 根据权利要求21所述的方法，其中所述系统相关情形是低电压条件。
36. 根据权利要求21所述的方法，其中所述第二性能水平利用程度比所述第一性能水平高的错误检测和校正。
37. 根据权利要求21所述的方法，其中所述第二性能水平利用比所述第一性能水平慢的编程序列。
38. 根据权利要求37所述的方法，其中所述第二性能水平利用比所述第一性能水平慢的时钟速率。
39. 根据权利要求37所述的方法，其中所述第二性能水平利用持续时间比所述第一性能水平短的编程脉冲。
40. 根据权利要求37所述的方法，其中所述第二性能水平使用具有较小振幅的编程脉冲。
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