CN101371314B - 减少非易失性存储装置的读取干扰 - Google Patents

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Abstract

本发明揭示一种用于减少或去除非易失性存储装置中的一种形式的读取干扰的系统。一个实施例通过消除存储器元件的沟道的升压或将其减到最小来设法防止读取干扰。举例来说，一个实施方案防止或减少在读取过程期间NAND串沟道的源极侧的升压。因为所述NAND串沟道的所述源极侧未升压，所以至少一种形式的读取干扰被减到最小或未发生。

Description

减少非易失性存储装置的读取干扰
技术领域
本文所描述的技术涉及非易失性存储器。
背景技术
半导体存储器已变成愈来愈普遍用在各种电子装置中。举例来说，非易失性半导体存储器用于蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计算装置和其它装置中。电可擦除可编程只读存储器(EEPROM)和快闪存储器是最普遍的非易失性半导体存储器之一。
EEPROM和快闪存储器二者均利用半导体衬底中定位在沟道区上方且绝缘于沟道区的浮动栅极。浮动栅极定位在源极区与漏极区之间。控制栅极提供在浮动栅极上方且绝缘于浮动栅极。晶体管的阈值电压受控于浮动栅极上所保留的电荷量。即，在接通晶体管之前必须施加到控制栅极以允许在其源极与漏极之间的传导的最小电压量由浮动栅极上的电荷电平来控制。
当编程EEPROM或快闪存储器装置(例如NAND快闪存储器装置)时，通常将编程电压施加到控制栅极且位线接地。来自沟道的电子被注入到浮动栅极中。当电子累积于浮动栅极中时，浮动栅极变成带负电荷的，且存储器单元的阈值电压升高，使得存储器单元处于已编程状态。关于编程的更多信息可查阅第6,859,397号美国专利和第6,917,542号美国专利，所述两个专利全文均以引用的方式并入本文中。
通常，施加到控制栅极的编程电压是作为一连串脉冲来施加的。脉冲的量值随每一脉冲增加预定步长。在介于脉冲之间的周期中，进行检验操作。即，在每一编程脉冲之间读取正被并行编程的每一单元的编程电平，以确定其是否等于或大于其将被编程达到的检验电平。检验编程的一种方法是测试特定比较点处的传导。
传导表示对应于电流流过装置的沟道的装置的“接通”状态。“断开”状态对应于没有电流流过源极与漏极之间的沟道。通常，快闪存储器单元将在施加到控制栅极的电压大于阈值电压的情况下传导，且存储器单元在施加到控制栅极的电压小于阈值电压的情况下将不传导。通过将存储器单元的阈值电压设置为适当值，可使存储器单元对于给定组的所施加电压而传导或不传导电流。因此，通过确定存储器单元在给定组的所施加电压下是否传导电流，可确定存储器单元的状态。
通过将p阱升高到擦除电压(例如，20伏)且使存储器单元的选定区块(或其它单位)的字线接地来擦除快闪存储器单元。源极线和位线是浮动的。可在整个存储器阵列、单独区块或单元的另一单位上执行擦除。电子从浮动栅极转移到p阱，且阈值电压变为负的。
适用于实施本发明的非易失性存储器系统的一个实例使用NAND快闪存储器结构，其包括在两个选择栅极之间串联布置多个晶体管。串联的晶体管和选择栅极称作NAND串。图1是展示一个NAND串的俯视图。图2是图1的等效电路图。图1和图2中所描绘的NAND串包括四个晶体管100、102、104和106，其串联连接且夹在第一选择栅极120与第二选择栅极122之间。选择栅极120将NAND串连接到位线接点126。选择栅极122将NAND串连接到源极线接点128。选择栅极120通过将适当电压施加到控制栅极120CG而被控制。选择栅极122通过将适当电压施加到控制栅极122CG而被控制。晶体管100、102、104和106中的每一者具有控制栅极和浮动栅极。晶体管100具有控制栅极100CG和浮动栅极100FG。晶体管102包括控制栅极102CG和浮动栅极102FG。晶体管104包括控制栅极104CG和浮动栅极104FG。晶体管106包括控制栅极106CG和浮动栅极106FG。控制栅极100CG连接到字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，且控制栅极106CG连接到字线WL0。在一个实施例中，晶体管100、102、104和106每一者是存储器单元。在其它实施例中，存储器单元可包括多个晶体管，或可与图1和图2中所描绘的不同。选择栅极120连接到选择线SGD。选择栅极122连接到选择线SGS。
图3提供上述NAND串的横截面图。如图3中所描绘，NAND串的晶体管形成于p阱区140中。每一晶体管包括堆叠栅极结构，所述结构由控制栅极(100CG、102CG、104CG和106CG)和浮动栅极(100FG、102FG、104FG和106FG)组成。浮动栅极形成于氧化物或其它介电膜的顶部上的p阱的表面上。控制栅极在浮动栅极上方，其中多晶硅间介电层分隔控制栅极与浮动栅极。存储器单元(100、102、104和106)的控制栅极形成字线。N+掺杂层130、132、134、136和138共享于相邻单元之间，借此所述单元彼此串联连接以形成NAND串。这些N+掺杂层形成单元中的每一者的源极和漏极。举例来说，N+掺杂层130用作晶体管122的漏极和晶体管106的源极，N+掺杂层132用作晶体管106的漏极和晶体管104的源极，N+掺杂层134用作晶体管104的漏极和晶体管102的源极，N+掺杂层136用作晶体管102的漏极和晶体管100的源极，且N+掺杂层138用作晶体管100的漏极和晶体管120的源极。N+掺杂层126连接到NAND串的位线，而N+掺杂层128连接到多个NAND串的共用源极线。
请注意，尽管图1-3展示NAND串中的四个存储器单元，但使用四个晶体管仅作为实例而提供。结合本文所描述的技术一起使用的NAND串可具有四个以下存储器单元或四个以上存储器单元。举例来说，一些NAND串将包括8个存储器单元、16个存储器单元、32个存储器单元、64个存储器单元等。本文的论述并不限于NAND串中存储器单元的任何特定数目。
每一存储器单元可存储以模拟或数字形式表示的数据。当存储一个数字数据位时，存储器单元的可能阈值电压范围可分为两个范围，其被指定为逻辑数据“1”和“0”。在NAND快闪存储器的一个实例中，电压阈值在擦除存储器单元之后是负的，且定义为逻辑“1”。阈值电压在编程操作之后为正的，且定义为逻辑“0”。当阈值电压为负且通过施加0伏到控制栅极而尝试读取时，存储器单元将接通以指示逻辑一被存储。当阈值电压为正且通过施加0伏到控制栅极而尝试读取操作时，存储器单元将不接通，其指示逻辑零被存储。
存储器单元还可存储多个状态(称为多状态存储器单元)，因此存储多个数字数据位。在存储数据的多个状态的情况下，阈值电压窗分为若干状态。举例来说，如果使用四个状态，那么将存在指定为数据值“11”、“10”、“01”和“00”的四个阈值电压范围。在NAND型存储器的一个实例中，擦除操作之后的阈值电压是负的且定义为“11”。正阈值电压用于状态“10”、“01”和“00”。在一些实施方案中，使用格雷码指定来将数据值(例如，逻辑状态)指定到阈值范围，使得如果浮动栅极的阈值电压错误地移位到其相邻物理状态，那么仅有一位将受影响。编程到存储器单元中的数据与单元的阈值电压范围之间的特定关系取决于存储器单元所采用的数据编码方案。举例来说，第6,222,762号美国专利和2003年6月13日申请的题为“用于存储器系统的跟踪单元(Tracking Cells For A Memory System)”的第10/461,244号美国专利申请案描述了用于多状态快闪存储器单元的各种数据编码方案，所述两个专利全文均以引用的方式并入本文中。
NAND型快闪存储器及其操作的相关实例提供于以下美国专利/专利申请案中，所有专利/专利申请案全文均以引用的方式并入本文中：第5,570,315号美国专利；第5,774,397号美国专利；第6,046,935号美国专利；第5,386,422号美国专利；第6,456,528号美国专利；和第09/893,277号(公开号US2003/0002348)美国专利申请案。
快闪EEPROM系统中有用的另一类型的存储器单元利用非传导介电材料来替代传导浮动栅极，从而以非易失性方式存储电荷。此单元描述于IEEE电子装置快报(IEEEElectron Device Letters)1987年3月，第3期，第EDL-8卷，第93-95页，Chan等人的题为“真正单晶体管氧化物-氮化物-氧化物EEPROM装置(A True Single-TransistorOxide-Nitride-Oxide EEPROM Device)”的论文中。由氧化硅、氮化硅和氧化硅形成的三层电介质(“ONO”)夹在存储器单元沟道上方的传导控制栅极与半传导衬底的表面之间。单元通过将电子从单元沟道注入到氮化物中而被编程，电子在氮化物中被捕获且存储在限制区中。此存储电荷接着以可检测的方式改变单元的沟道的一部分的阈值电压。所述单元通过将热空穴注入到氮化物中而被擦除。同样参见IEEE固态电路期刊(IEEE Journalof Solid-State Circuits)1991年4月，第4期，第26卷，第497-501页，Nozaki等人的题为“用于半导体磁盘应用的具有MONOS存储器单元的1-Mb EEPROM(A 1-MbEEPROM with MONOS Memory Cell for Semiconductor Disk Application)”的论文，其描述分裂栅极配置中的类似单元，在所述分裂栅极配置中掺杂多晶硅栅极在存储器单元沟道的一部分上延伸以形成单独选择晶体管。上述两篇论文全文以引用的方式并入本文中。还描述了在以引用的方式并入本文中的由William D.Brown和Joe E.Brewer编辑的“非易失性半导体存储器技术(Nonvolatile Semiconductor Memory Technology)”(1998年，IEEE出版社)的第1.2章节中提及的编程技术，在所述章节中将所述编程技术描述为可应用于介电电荷捕获装置。
IEEE电子装置快报(IEEE Electron Device Letters)2000年11月，第11期，第21卷，第543-545页，Eitan等人的题为“NROM：新颖的局部化捕获，2位非易失性存储器单元(NROM：A Novel Localized Trapping，2-Bit Nonvolatile Memory Cell)”的论文已描述了在每一单元中存储两位的另一方法。ONO介电层在源极与漏极扩散之间的沟道上延伸。用于一个数据位的电荷局限于介电层中邻近于漏极，且用于另一数据位的电荷局限于介电层中邻近于源极。通过分别读取电介质内的空间上分隔的电荷存储区的二元状态来获得多状态数据存储。
使用NAND结构的快闪存储器系统的典型构造将包括若干NAND串。举例来说，图4展示存储器阵列的三个NAND串202、204和206，所述存储器阵列具有更多NAND串。图4的NAND串的每一者包括两个选择晶体管和四个存储器单元。举例来说，NAND串202包括选择晶体管220和230以及存储器单元222、224、226和228。NAND串204包括选择晶体管240和250以及存储器单元242、244、246和248。每一串通过其选择晶体管(例如，选择晶体管230和选择晶体管250)而连接到源极线。选择线SGS用以控制源极侧选择栅极。各种NAND串通过由选择线SGD控制的选择晶体管220、240等而连接到各自位线。在其它实施例中，选择线并非必须是共用的。字线WL3连接到存储器单元222和存储器单元242的控制栅极。字线WL2连接到存储器单元224、存储器单元244和存储器单元252的控制栅极。字线WL1连接到存储器单元226和存储器单元246的控制栅极。字线WL0连接到存储器单元228和存储器单元248的控制栅极。如图可见，每一位线和各自NAND串包含存储器单元阵列的列。字线(WL3、WL2、WL1和WL0)包含存储器单元阵列的行。
在NAND快闪存储器的典型读取和检验操作中，选择栅极(SGD和SGS)升高到近似3伏且未选定字线升高到读取通过电压(例如，5伏)以使晶体管作为通过栅极而操作。选定字线连接到一电压，所述电压的电平针对每一读取和检验操作而规定，以便确定有关存储器单元的阈值电压是否已达到所述电平。举例来说，在存储器单元244(假定其为二级存储器)的读取操作中，选定字线WL2可接地使得检测到阈值电压是否高于0V且未选定字线WL0、WL1和WL3是否为5伏。在检验操作中，选定字线WL2连接到(例如)1V，使得检验到阈值电压是否达到至少1V。源极与p阱处于零伏。将选定位线预充电到(例如)0.7V的电平。如果阈值电压高于施加到选定字线的检验或读取电平，那么有关位线的电势电平由于非传导存储器单元的缘故而维持高电平。另一方面，如果阈值电压低于读取或检验电平，那么有关位线的电势电平由于传导存储器单元的缘故而降低到低电平，例如小于0.5V。通过连接到位线的感测放大器来检测存储器单元的状态。
图5是描绘在读取操作期间各种信号的行为的时序图。最初，所有所描绘信号都为低。在时间t1，漏极侧选择栅极的栅极电压(SGD)升高到1.5到4.5伏以接通漏极侧选择栅极。在本实例中，假设存储器单元244被读取。经选择以用于读取的位线BL_sel(例如，NAND串204的位线)最初为零伏。未选定位线BL_unsel(例如，NAND串202和206的位线)被设置为零伏。在时间t2，未选定字线WL_unsel(例如，WL0、WL1和WL3)升高到读取通过电压(Vread)，且选定字线L_sel升高到读取比较电压(例如，用以确定读取电平或检验电平的电压值)。在时间t4，选定位线BL_sel升高到预充电值(例如，0.7伏)。在时间t6，源极侧选择栅极的栅极接收1.5到4.5伏的电压SGS，使得源极侧选择栅极将接通，从而提供接地的路径。如果施加到选定字线WL_sel上的电压大于存储器单元244的阈值电压，那么位线BL_sel上的电压将经由源极线而耗散。如果施加到选定字线WL_sel上的电压不大于存储器单元244的阈值电压，那么位线BL_sel上的电压将维持。感测放大器用以感测位线电压被维持还是耗散。
如果被读取的选定存储器单元处于编程状态，那么选定存储器单元在将字线倾斜到读取比较电压的过程期间可不接通。如果选定存储器单元在将选定字线倾斜到读取比较电压的同时不接通，那么由于未选定字线斜升到读取通过电压(Vread)，所以NAND串沟道的源极侧(相对于选定和未选定位线上的选定存储器单元)升压。在接通源极侧选择栅极以用于读取/感测操作之前，此升压沟道可导致未选定存储器单元(源极侧邻近者)与选定存储器单元之间的区中的热电子注入，其随着时间可导致电子注入于作为选定存储器单元的源极侧邻近者的存储器单元的浮动栅极中，因此升高所述源极侧邻近者的阈值电压。实验已展示，如果存储器单元经历了许多读取操作(例如，100,000或更多)而没有编程或擦除操作，那么阈值电压将随着时间增加。此行为称作读取干扰。在读取存储器单元244的上述实例中，沿着字线WL1的存储器单元可经历此类型的读取干扰。此行为可在选定和未选定位线上发生，但在未选定位线上较严重。此现象有可能与快闪存储器装置的收缩大小有联系。
类似地，如果接通漏极侧选择栅极(并非SGS)用以触发存储器单元的读取，那么NAND串沟道的漏极侧将升压，且可导致选定存储器单元的漏极侧邻近者上出现读取干扰。
存在可需要能够执行许多读取操作而不需执行插入的编程或擦除操作的一些应用。举例来说，存在使用快闪存储器来存储BIOS代码的计算装置。在一些状况下，对BIOS代码编程一次且接着在加电和/或重置时读取多次。因此，BIOS代码可能经受读取干扰。
另外，一些手持式计算装置和移动电话使用快闪存储器以存储操作系统代码。此代码通常被写入一次且被读取多次。这些装置普遍在每次开启装置时读取操作系统代码。在一些状况下，装置(整个装置、处理器或存储器系统)可在预定的不活动量之后关机，以便将电池使用减到最小。当再次使用装置时，相关组件恢复通电且再次读取操作系统代码。因此，对于频繁使用的装置(例如，用于商务)，操作系统代码有可能在一天内被读取多次。如果装置被使用足够长的时间，那么存储操作系统代码的存储器可能经受由读取干扰引起的错误，从而导致操作系统代码被破坏。
另外，快闪存储器正与需要用于鉴认的读取密钥的置信存储卡一起使用。此类装置通常写入密钥一次，且接着读取所述密钥多次。如果所述卡被使用足够长的时间，那么存储密钥的存储器可能经受由读取干扰引起的错误，从而导致密钥被破坏。
一些用以避免读取干扰的先前所实施的尝试包括使用ECC来校正错误、通过执行编程操作来周期性地更新数据，或周期性地将数据重新写入到另一位置。然而，这些解决方案可能需要额外的硬件或可能负面地影响性能。
发明内容
本文所描述的技术涉及一种用于减少或去除存储装置中的读取干扰的系统。一个实施例通过消除或存储器元件的沟道的升压或将其减到最小来设法防止读取干扰。举例来说，一个实施方案防止或减少在读取过程期间NAND串沟道的源极侧的升压。因为所述NAND串沟道的所述源极侧未升压，所以上述热电子注入并未发生。在接通漏极侧选择栅极以触发存储器单元的读取的实施例中，可使用本文所描述的技术来防止或减少在读取过程期间NAND串沟道的漏极侧的升压。
一个实施例包括为一群非易失性存储元件设置读取条件，在设置读取条件的同时防止非易失性存储元件升压，且通过在读取条件期间感测与非易失性存储元件相关联的电荷的消散而确定用于非易失性存储元件中的至少一者的数据。本文所描述的用于读取数据的过程可用作读取操作的一部分或用作编程过程期间的验证操作的一部分。
另一实施例包括接通NAND串的第一选择栅极，在第一选择栅极保持接通时将一个或一个以上读取通过电压施加到NAND串的未选定非易失性存储元件，在施加一个或一个以上读取通过电压的同时防止NAND串的升压，将电荷施加到NAND串的位线，在施加电荷之后接通第二选择栅极，以及感测位线。在一个实施方案中，防止升压包括在施加一个或一个以上读取通过电压的同时使第二选择栅极接通，且随后在施加电荷之前断开第二选择栅极。在另一实施方案中，防止升压包括在将一个或一个以上读取通过电压施加到NAND串的未选定非易失性存储元件的同时将所述一个或一个以上读取通过电压中的一者作为控制栅极电压施加到NAND串的选定非易失性存储元件，且随后在接通第二选择栅极之前使控制栅极电压降低到读取比较电压。
在一个示范性实施方案中，一种非易失性存储系统包括多个非易失性存储元件和与所述非易失性存储元件通信的一个或一个以上管理电路。一个或一个以上管理电路建立用于未选定非易失性存储元件的读取条件，且防止非易失性存储元件在设置读取条件的同时升压。一个或一个以上管理电路基于读取条件而感测用于至少一个选定非易失性存储元件的数据。
附图说明
图1是NAND串的俯视图。
图2是NAND串的等效电路图。
图3是NAND串的横截面图。
图4描绘一组NAND串。
图5是在读取非易失性存储器时使用的过程的信号图。
图6是非易失性存储器系统的框图。
图7是非易失性存储器阵列的框图。
图8是描绘感测放大器和锁存器的框图。
图9描绘一组示范性阈值电压分布。
图10描绘一组示范性阈值电压分布。
图11A-C展示各种阈值电压分布且描述用于编程非易失性存储器的过程。
图12是描述用于编程非易失性存储器的过程的一个实施例的流程图。
图13是描述用于读取非易失性存储器的过程的一个实施例的流程图。
图14是描绘在读取非易失性存储器时使用的过程的一个实施例的信号图。
图15是捕绘在读取非易失性存储器时使用的过程的一个实施例的信号图。
具体实施方式
图6是可实施本文所描述的用于减少或去除存储装置中的读取干扰的技术的快闪存储器系统的一个实施例的框图。存储器单元阵列302由列控制电路304、行控制电路306、c源极控制电路310和p阱控制电路308来控制。列控制电路304连接到存储器单元阵列302的位线，以用于读取存储在存储器单元中的数据、用于确定在编程操作期间存储器单元的状态，和用于控制位线的电势电平以促进或抑制编程和擦除。行控制电路306连接到字线，以选择字线中的一者、施加读取电压和施加编程电压。c源极控制电路310控制连接到存储器单元的共用源极线(在图7中标记为“源极”)。p阱控制电路308控制p阱电压且可提供擦除电压。
存储在存储器单元中的数据由列控制电路304读出且经由数据输入/输出缓冲器312而输出到外部I/O线。待存储在存储器单元中的编程数据经由外部I/O线输入到数据输入/输出缓冲器312，且传递到列控制电路304。外部I/O线连接到控制器318。
用于控制快闪存储器装置的命令数据输入到控制器318中。命令数据通知快闪存储器请求了什么操作。输入命令被传递到作为控制电路315的一部分的状态机316。状态机316控制列控制电路304、行控制电路306、c源极控制310、p阱控制电路308和数据输入/输出缓冲器312。状态机316还可输出快闪存储器的状态数据，例如就绪/忙(READY/BUSY)或通过/失败(PASS/FAIL)。在些实施例中，状态机316负责管理编程过程、检验过程和读取过程，包括以下所描述的流程图中描绘的过程。
控制器318连接到主机系统或可与其相连接，所述主机系统例如个人计算机、数码相机或个人数字助理等。控制器318与起始命令的主机通信，所述命令例如将数据存储到存储器阵列302或从存储器阵列302读取数据，以及提供或接收所述数据。控制器318将此类命令转换为命令信号，其可由作为控制电路315的一部分的命令电路314解译和执行。命令电路314与状态机316通信。控制器318通常含有用于写入到存储器阵列或从存储器阵列读取的用户数据的缓冲存储器。
一个例示性存储器系统包含一个包括控制器318的集成电路和一个或一个以上集成电路芯片，每一芯片含有存储器阵列和相关联的控制、输入/输出和状态机电路。存在将存储器阵列和系统的控制器电路一起集成在一个或一个以上集成电路芯片上的趋势。存储器系统可作为主机系统的一部分被嵌入，或可包括在可移除地插入在主机系统中的存储卡(或其它封装)中。此卡可包括整个存储器系统(例如，包括控制器)或仅包括具有相关联的外围电路的存储器阵列(其中控制器或控制功能嵌入在主机中)。因此，控制器可嵌入在主机中或包括在可移除存储器系统内。
在一些实施方案中，可组合图6的一些组件。在各种设计中，可将图6的组件中除了存储器单元阵列302以外的一个或一个以上组件(单独或组合)看作管理电路。举例来说，一个或一个以上管理电路可包括命令电路、状态机、行控制电路、列控制电路、阱控制电路、源极控制电路或数据I/O电路中的任一者或组合。
在一个实施例中，存储器单元阵列302包括NAND快闪存储器。在其它实施例中，可使用其它类型的快闪存储器和/或其它类型的非易失性存储装置，包括上文所描述的存储装置以及上文未描述的其它存储装置。
参看图7，描述存储器单元阵列302的示范性结构。作为一个实例，描述NAND快闪EEPROM，其被分割为1,024个区块。存储在每一区块中的数据被同时擦除。在一个实施例中，区块是被同时擦除的单元的最小单位。在此实例中，在每一区块中，存在分为偶数列和奇数列的8,512个列。位线也分为偶数位线(BLe)和奇数位线(BLo)。图7展示串联连接以形成NAND串的四个存储器单元。尽管展示四个单元包括于每一NAND串中，但可使用四个以上或不足四个的存储器单元。NAND串的一个端子经由选择晶体管SGD连接到相应位线，且另一端子经由第二选择晶体管SGS连接到c源极。
在读取和编程操作的一个实施例期间，同时选择4,256个存储器单元。选定的存储器单元具有相同字线和相同种类的位线(例如，偶数位线或奇数位线)。因此，可同时读取或编程532字节的数据。这些可同时读取或编程的532字节的数据形成逻辑页。因此，一个区块可存储至少八个逻辑页(四个字线，每一字线具有奇数和偶数页)。当每一存储器单元存储两个数据位(例如，多状态存储器单元)，其中这两位中的每一位存储在不同页中时，一个区块存储16个逻辑页。其它大小的区块和页也可与本发明一起使用。另外，也可使用不同于图6和图7的结构来实施本发明。举例来说，在一个实施例中，位线并未分为奇数和偶数位线，使得所有位线同时(或非同时)被编程和读取。
通过将p阱升高到擦除电压(例如，20伏)且使选定区块的字线接地来擦除存储器单元。源极线和位线是浮动的。可在整个存储器阵列、单独区块或单元的另一单位上执行擦除。电子从浮动栅极转移到p阱区，且阈值电压变为负的(在一个实施例中)。
如上所述，每一区块可分为若干页。在一个实施例中，页是编程的单位。在一些实施方案中，个别页可分为段，且段可含有作为基本编程操作而一次写入的最少数目的单元。数据的一个或一个以上页通常存储在一行存储器单元中。页可存储一个或一个以上区段。区段包括用户数据和额外开销数据。额外开销数据通常包括已从区段的用户数据计算得出的错误校正码(ECC)。控制器的一部分计算在数据被编程到阵列中时的ECC，且还在从阵列中读取数据时对其进行检查。或者，ECC和/或其它额外开销数据存储在与其所属的用户数据不同的页中，或甚至不同的区块中。在其它实施例中，存储器装置的其它部分(例如，状态机)可计算ECC。
用户数据的一区段通常为512个字节，对应于磁盘驱动器中一区段的大小。额外开销数据通常是额外的16-20个字节。大量的页形成一区块，例如在8页到32、64或更多页之间的任何数目。
在读取或检验操作期间，通过连接到位线的感测放大器来检测存储器单元的状态。图8描绘图6的列控制电路304的一部分，其包括感测放大器。每一对位线(例如，BLe和BLo)耦合到感测放大器400。感测放大器连接到三个数据锁存器：第一数据锁存器402、第二数据锁存器404和第三数据锁存器406。三个数据锁存器中的每一者能够存储一个数据位。感测放大器感测选定位线在读取或检验操作期间的电势电平，以二进制方式存储所感测的数据，且控制在编程操作期间的位线电压。感测放大器通过选择信号“偶数BL”和“奇数BL”中的一者而选择性地连接到选定位线。数据锁存器402、404和406耦合到I/O线408以输出读取的数据且存储编程数据。I/O线408连接到图6的数据输入/输出缓冲器312。数据锁存器402、404和406还耦合到状态线410以接收和发送状态信息。在一个实施例中，对于每一对(偶数和奇数)位线存在感测放大器、第一数据锁存器402、第二数据锁存器404和第三数据锁存器406。
图9说明当每一存储器单元存储两个数据位时存储器单元阵列的阈值电压分布。图9展示经擦除存储器单元的第一阈值电压分布E。还描绘了用于已编程存储器单元的三个阈值电压分布A、B和C。在一个实施例中，E分布中的阈值电压是负的，且A、B和C分布中的阈值电压是正的。
图9的每一不同阈值电压范围对应于数据位组的预定值。编程到存储器单元中的数据与单元的阈值电压电平之间的特定关系取决于单元所采用的数据编码方案。一个实例向阈值电压范围E(状态E)指定“11”，向阈值电压范围A(状态A)指定“10”，向阈值电压范围B(状态B)指定“00”且向阈值电压范围C(状态C)指定“01”。然而，在其它实施例中，使用其它方案。
图9还展示用于从存储器单元读取数据的三个读取参考电压Vra、Vrb和Vrc。通过测试给定存储器单元的阈值电压是高于还是低于Vra、Vrb和Vrc，系统可确定存储器单元所处的状态。举例来说，如果存储器单元在Vra、Vrb和Vrc施加到其控制栅极时接通，那么存储器单元处于状态E。如果存储器单元在Vrb和Vrc施加到其控制栅极时而非在Vra施加到其控制栅极时接通，那么存储器单元处于状态A。如果存储器单元在Vrc施加到其控制栅极时而非在Vra或Vrb施加到其控制栅极时接通，那么存储器单元处于状态B。如果存储器单元未响应于Vra、Vrb或Vrc施加到其控制栅极而接通，那么存储器单元处于状态C。
图9还展示三个检验参考电压Vva、Vvb和Vvc。当将存储器单元编程为状态A时，系统将测试那些存储器单元是否具有大于或等于Vva的阈值电压。经编程为状态A的存储器单元将继续被编程，直至其阈值电压处于或高于Vva为止。当将存储器单元编程为状态B时，系统将测试存储器单元是否具有大于或等于Vvb的阈值电压。经编程为状态B的存储器单元将继续被编程，直至其阈值电压处于或高于Vvb为止。当将存储器单元编程为状态C时，系统将确定存储器单元是否具有大于或等于Vvc的阈值电压。经编程为状态C的存储器单元将继续被编程，直至其阈值电压处于或高于Vvc为止。
在一个实施例中，可将存储器单元从擦除状态E直接编程到已编程状态A、B或C中的任一者(如弯箭头所描绘)(称为全序列编程)。举例来说，可首先擦除待编程的一群存储器单元，使得所述群中的所有存储器单元处于擦除状态E。当一些存储器单元从状态E被编程到状态A时，其它存储器单元从状态E被编程到状态B和/或从状态E被编程到状态C。
图10说明编程多状态存储器单元的两遍技术(two-pass technique)的实例，所述多状态存储器单元存储两不同页(下页和上页)的数据。描绘了四个状态：状态E(11)、状态A(10)、状态B(00)和状态C(01)。对于状态E，两页均存储“1”。对于状态A，下页存储“0”且上页存储“1”。对于状态B，两页均存储“0”。对于状态C，下页存储“1”且上页存储“0”。请注意，尽管已对状态的每一者指定了特定位模式，也可指定不同的位模式。在第一遍编程中，根据待编程到下逻辑页中的位来设置存储器单元的阈值电压电平。如果所述位是逻辑“1”，那么阈值电压不改变，因为其由于先前已被擦除而处于适当状态。然而，如果待编程的位是逻辑“0”，那么单元的阈值电平增加到状态A，如箭头530所示。这样第一遍编程结束。
在第二遍编程中，根据编程到上逻辑页中的位来设置单元的阈值电压电平。如果上逻辑页位将存储逻辑“1”，那么不发生编程，因为单元根据下页位的编程而处于状态E或A中的一者中，所述两个状态均载有上页位“1”。如果上页位将为逻辑“0”，那么阈值电压偏移。如果第一遍导致单元保持在擦除状态E中，那么在第二阶段，单元被编程，使得阈值电压增加而处于状态C内，如箭头534所描绘。如果单元已由于第一遍编程而被编程到状态A中，那么存储器单元在第二遍中被进一步编程使得阈值电压增加而处于状态B内，如箭头532所描绘。第二遍的结果是将单元编程到经指定以使上页存储逻辑“0”而不改变下页的数据的状态中。
在一个实施例中，如果写入足够的数据以填充整页，那么系统可经设置以执行全序列写入。如果对于全页未写入足够的数据，那么编程过程可用所接收的数据来编程下页。当接收到随后的数据时，系统将接着编程上页。在另一实施例中，系统可以编程下页的模式而开始写入，且如果随后接收到足够的数据，那么转换为全序列编程模式以填充整个(大多数)字线的存储器单元。此实施例的更多细节揭示于发明人Sergy AnatolievichGorobets和Yan Li在12/14/04申请的题为“使用早期数据对非易失性存储器进行管线编程(Pipelined Programming of Non-Volatile Memories Using Early Data)”的第11/013,125号美国专利申请案中，所述专利申请案全文以引用的方式并入本文中。
图11A-C揭示编程非易失性存储器的另一过程，其通过以下方式来减少浮动栅极与浮动栅极的耦合：对于任何特定存储器单元，在对相邻存储器单元写入先前页之后，对所述特定存储器单元写入特定页。在由图11A-C教示的过程的实施方案的一个实例中，非易失性存储器单元使用四个数据状态来对于每个存储器单元存储两个数据位。举例来说，假定状态E是擦除状态，且状态A、B和C是已编程状态。状态E存储数据11。状态A存储数据01。状态B存储数据10。状态C存储数据00。这是非格雷编码的实例，因为两位均在相邻状态A与B之间改变。也可使用数据到物理数据状态的其它编码。每一存储器单元存储两个数据页。出于参考的目的，这些数据页将称作上页和下页；然而，可给予其其它标记。参考图11的过程的状态A，上页存储位0且下页存储位1。参考状态B，上页存储位1且下页存储位0。参考状态C，两页均存储位数据0。
图11A-C的编程过程是两步骤过程。在第一步骤中，对下页编程。如果下页将保持数据1，那么存储器单元状态保持状态E。如果数据将被编程为0，那么存储器单元的电压的阈值升高，使得存储器单元被编程为状态B′。因此图11A展示存储器单元从状态E到状态B′的编程。图11A中所描绘的状态B′是中间状态B；因此，检验点被描绘为Vvb′，其低于Vvb。
在一个实施例中，在存储器单元从状态E编程到状态B′之后，其在相邻字线上的邻近者存储器单元将接着关于其下页而被编程。在对邻近者存储器单元编程之后，浮动栅极与浮动栅极的耦合效应将升高处于状态B′的处于考虑中的存储器单元的表观阈值电压。这将具有将状态B′的阈值电压分布加宽到如图11B的阈值电压分布550所描绘的效果。阈值电压分布的此表观加宽将在对上页编程时得到补救。
图11C描绘对上页编程的过程。如果存储器单元处于擦除状态E且上页将保持处于1，那么存储器单元将保持处于状态E。如果存储器单元处于状态E且其上页数据将被编程为0，那么存储器单元的阈值电压将升高使得存储器单元处于状态A。如果存储器单元处于中间阈值电压分布550且上页数据将保持处于1，那么存储器单元将被编程为最终状态B。如果存储器单元处于中间阈值电压分布550且上页数据将变为数据0，那么存储器单元的阈值电压将升高使得存储器单元处于状态C。
图11A-C所描绘的过程减少了浮动栅极与浮动栅极耦合的效应，因为仅邻近者存储器单元的上页编程将对给定存储器单元的表观阈值电压具有影响。替代状态编码的实例为当上页数据是1时从分布550移动到状态C，且当上页数据是0时移动到状态B。尽管图11A-C提供关于四个数据状态和两个数据页的实例，但图11A-C所教示的概念可适用于具有四个以上或不足四个状态以及不同于两页的其它实施方案。关于各种编程方案的更多细节可查阅2003年12月2日颁布的Shibata等人的第6,657,891号美国专利，所述专利全文以引用的方式并入本文中。
图12是描述用于编程的高电平过程的一个实施例的流程图。可在控制器、状态机或其它装置处接收对编程数据的请求。响应于所述请求，根据图12的过程将数据(一个或一个以上信息位)写入到快闪存储器阵列302。在图12的步骤604中，系统将选择存储器的适当部分来进行编程。这可包括选择区块和/或页和/或区段来进行写入。在一个实施例中，图12的过程将数据写入到页，其包括将数据写入到连接到共用字线的存储器单元。在步骤606中，对存储器的选定部分进行预编程，其提供快闪存储器的均匀磨损。将所选择区段或页中的所有存储器单元编程到相同阈值电压范围。步骤606是可选步骤。在步骤608中，接着擦除待编程的存储器单元。举例来说，步骤608可包括将所有存储器单元移动到状态E(参见图9-11)。在一些实施例中，步骤608还包括执行软编程过程。在擦除过程期间，一些存储器单元有可能使其阈值电压降低到低于分布E(参见图9-11)的值。软编程过程将向存储器单元施加编程电压脉冲，使得其阈值电压将增加到阈值电压分布E内。
在步骤610中，待编程的数据存储在适当的锁存器/寄存器中。在一个实施例中，图12的过程将用于编程一个数据页。经编程的所有存储器单元处于同一字线上。每一存储器单元将具有其自身的位线和与所述位线相关联的一组锁存器。这些锁存器将存储待编程用于相关联存储器单元的数据的指示。在步骤612中，设置第编程脉冲的量值。在一些实施例中，在编程过程期间施加到字线的电压是一组编程脉冲，其中每一脉冲在量值上从先前脉冲增加一步长(例如，2v-4v)。在步骤614中，将把编程计数(PC)最初设置为零。
在步骤616中，将编程脉冲施加到适当的字线。在步骤618中，检验所述字线上的存储器单元以查看其是否达到目标阈值电压电平。如果所有存储器单元均已达到目标阈值电压电平(步骤620)，那么在步骤622中已成功完成编程过程(状态＝通过)。如果并未检验所有存储器单元，那么在步骤624中确定编程计数PC是否小于20(或另一适当值)。如果编程计数不小于20，那么编程过程失败(步骤626)。如果编程计数小于20，那么在步骤628中，编程电压信号Vpgm的量值对于下一脉冲递增步长(例如，3v)且编程计数PC递增。请注意，那些已达到其目标阈值电压的存储器单元被锁定以防在当前编程循环的剩余部分中编程。在步骤628之后，图12的过程在步骤616处继续且施加下一编程脉冲。
图13是描述用于读取已被编程的数据的过程的一个实施例的流程图。可在控制器、状态机或另一装置处接收读取数据的请求。响应于所述请求，根据图13的过程从快闪存储器阵列302读取数据(一个或一个以上信息位)。在步骤702中，接收读取数据的请求。此请求将包括待读取的数据的标识。此标识用以确定在步骤704中将读取阵列302中的哪些存储器单元。在步骤706中，在适当位线和字线上建立适当条件以使数据能够被读取。将在下文参看图14和15来描述步骤706的更多细节。在步骤708中，使用一个或一个以上感测放大器来感测来自选定存储器单元的数据。如果存储器单元以两个状态(擦除和已编程)操作，那么步骤706和708每一者仅执行一次。如果存储器单元是多状态存储器单元，那么步骤706和708执行多次(例如，对于每一读取/检验比较值执行一次)。举例来说，如果存在四个状态(例如，图9的状态E、A、B和C)，那么步骤706和708对于Vra执行一次，对于Vrb执行一次且对于Vrc执行一次。在步骤710中，确定所存储的数据。如果存储器单元将数据存储在两个状态中，那么数据直接对应于存储器单元是否响应于读取条件而接通。如果存储器单元将数据存储在多个状态中且步骤706和708被执行多次，那么步骤710包括基于步骤706和708的各种迭代而确定数据。在步骤712中，将数据报告给状态机、控制器和/或主机装置。
图14是描述在读取过程的一个实施例期间的各种信号的行为的时序图。图14中所描绘的行为在图13的步骤706和708的一个实施例期间发生。在一个实施例中，由图14的时序图描述的过程并不用于编程期间的检验。事实上，可使用先前使用的读取过程来进行检验。然而，在一些实施例中，图14的时序图也适用于在编程期间执行的检验过程。
图14中所描绘的所有信号以0伏(或接近0伏)开始。未选定位线BL_unsel和源极线(源极)在图14中所描绘的时间周期内维持在0伏。SGD(漏极侧选择栅极的控制栅极电压)在时间t1变为高(例如，1.5到4.5伏)，且在图14中所描绘的时间周期内保持在所述电压。在时间t1，SGS(源极侧选择栅极的控制栅极)变为高(例如，1.5到4.5伏)，且保持为高直至时间t3。在时间t2，未选定字线W__unsel斜升到Vread(读取通过电压，例如约5伏)，且选定字线WL_sel斜升到适当读取/检验比较电压(例如，Vra、Vrb、Vrc、Vva、Vvb或Vvc)以建立读取条件。因为漏极侧选择栅极接通且选定位线(BL_sel)接地，所以由于电荷可经由位线而消散，NAND串的漏极侧上的沟道(相对于选定存储器单元)并未升压。因为源极侧选择栅极接通且源极线接地，所以由于电荷可经由源极线而消散，NAND串的源极侧上的沟道(相对于选定存储器单元)并未升压。因为不存在升压，所以不存在可导致读取干扰的热电子注入。在字线已斜升并到达稳定状态后，源极侧选择栅极(SGS)可在时间t3断开。这是因为沟道的升压通常将仅在字线斜升时发生。请注意在一些实施例中，不同的未选定字线可接收不同的读取通过电压。
在时间t4，对选定位线BL_sel预充电，在一个实施例中，所述选定位线BL_sel可以是全部偶数位线或全部奇数位线(但在其它实施例中，可选择其它子集或可选择所有位线)。在一个实例中，将选定位线预充电到0.7伏。还可使用预充电电压的其它值。在时间t6，SGS升高(例如，1.4到4.5伏)。如果施加到选定字线WL_sel上的电压小于存储器单元的阈值电压，那么存储器单元将不接通且电流将不在沟道中流动。结果，位线电压将维持在预充电电平，如线802所描绘。如果施加到选定字线WL_sel上的电压大于存储器单元的阈值电压，那么存储器单元将接通且允许电流在沟道中流动。结果，位线电压将开始消散，如线804所描绘。可使用感测放大器来确定位线电压是否消散。一组示范性时序值包括t1＝0.0usec、t2＝0.3usec、t3＝3.3usec、t4＝4.8usec和t6＝12.0usec。
图15是描述在读取过程的另一实施例期间各种信号的行为的时序图。图15中所描绘的行为在图13的步骤706和708的另一实施例期间发生。图15的时序图还适用于编程期间的检验过程。所有信号以0伏(或接近0伏)开始。未选定位线BL_unsel和源极线在图15中所描绘的时间周期内保持在0伏。SGD(漏极侧选择栅极的控制栅极电压)在时间t1变为高(例如，1.5到4.5伏)，且在图15中所描绘的时间周期保持在所述电压。在时间t2，未选定字线WL_unsel和选定字线WL_sel斜升到读取通过电压Vread(例如，5伏)。因为选定字线WL_sel斜升到Vread，且Vread高于选定存储器单元的阈值电压中的任一者，所以在字线的斜升期间，选定存储器单元将在某一点接通且防止/消散NAND串的沟道的任何升压。因为不存在升压，所以不存在可导致读取干扰的热电子注入。在字线已斜升到Vread且到达稳定状态后，选定字线WL_sel在时间t3降低到适当读取/检验比较电压(例如，Vra、Vrb、Vrc、Vva、Vvb或Vvc)。
在一个实施例中，当选定字线WL在时间t2斜升到某电压时(与未选定字线WL_unsel斜升到读取通过电压同时)，选定字线WL可斜升到不同于施加到未选定字线WL_unsel上的电压的电压。举例来说，未选定字线WL_unsel可斜升到读取通过电压，而选定字线WL可斜升到高于或低于读取通过电压的电压。
在时间t4，对选定位线预充电，在一个实施例中，所述选定位线可以是全部偶数位线或全部奇数位线(但在其它实施例中，可选择其它子集或可选择所有位线)。在一个实例中，将选定位线预充电到0.7伏。在时间t6，SGS升高到1.5到4.5伏。如果施加到选定字线WL_sel上的电压小于存储器单元的阈值电压，那么存储器单元将不接通且电流将不在沟道中流动。结果，位线电压将维持在预充电电平，如线812所描绘。如果施加到选定字线WL_sel上的电压大于存储器单元的阈值电压，那么存储器单元将接通且允许电流在沟道中流动。结果，位线电压将开始消散，如线814所描绘。可使用感测放大器来确定位线电压是否消散。
请注意，图14和15用直线将信号的变换展示为理想变换。然而，许多变换是非线性的(例如，非直线)。举例来说，使用虚线椭圆来突出显示未选定字线WL_unsel斜升到Vread且选定字线WL_sel斜升到Vread，且接着返回降至适当的读取/检验比较电压(例如，Vra、Vrb、Vrc、Vva、Vvb或Vvc)。如图可见，这些信号是曲线。
在上述实施方案中，使用源极侧选择栅极来触发感测过程。如果实施方案使用漏极侧选择栅极来触发感测过程，那么图15的上述解决方案也将适用。图14的解决方案也可适用，其中改变之处在于：漏极侧选择栅极将在字线斜升到Vread的时间周期内接通，接着漏极侧选择栅极断开以进行预充电，接着在预充电后使漏极侧选择栅极恢复接通。
已出于说明和描述的目的呈现以上详细描述。其并不希望是详尽的或将本发明限于所揭示的精确形式。根据上述教示，许多修改和变化是可能的。选择所描述的实施例以便最佳解释本发明的原理及其实践应用，从而使所属领域的技术人员能够以各种实施例来最佳地利用本发明，且作出适于所预期的特定用途的各种修改。希望本发明的范围由所附权利要求书来界定。

Claims (18)

1.一种用于从非易失性存储器进行读取的方法，其包含：
为一群非易失性存储元件设置读取条件；
在设置所述读取条件的同时防止所述非易失性存储元件升压，其中设置读取条件包括将通过电压施加到所述非易失性存储元件的至少一子集，且防止升压包括在设置所述读取条件之前接通所述非易失性存储元件的第一选择栅极和第二选择栅极，以及在设置所述读取条件之后但在感测数据之前断开所述第一选择栅极；以及
通过在所述读取条件期间感测与所述非易失性存储元件相关联的电荷的消散而确定用于所述非易失性存储元件中的至少一者的数据，其中确定数据包括在所述断开所述第一选择栅极之后将所述电荷施加到所述非易失性存储元件，在施加所述电荷之后接通所述第一选择栅极，以及感测所述电荷是否有改变。
2.根据权利要求1所述的方法，其中：
所述非易失性存储元件具有浮动栅极；
所述非易失性存储元件是NAND串的一部分，所述NAND串具有所述第一选择栅极和所述第二选择栅极；
所述设置读取条件包括接通所述NAND串的所述第一选择栅极和所述第二选择栅极，以及在所述第一选择栅极和所述第二选择栅极接通时将通过电压施加到非易失性存储元件的至少一子集；且
由感测放大器对所述NAND串执行所述感测。
3.根据权利要求1所述的方法，其中：
所述非易失性存储元件是NAND串的一部分，所述NAND串具有所述第一选择栅极和所述第二选择栅极；
所述第一选择栅极是源极侧选择栅极；
所述设置读取条件包括在漏极侧选择栅极接通时将通过电压施加到所述NAND串的字线的子集，所述漏极侧选择栅极是所述第二选择栅极；
所述电荷提供于所述NAND串的位线上；且
所述感测包括使用感测放大器来确定所述位线上的所述电荷是否消散。
4.根据权利要求1所述的方法，其中：
所述非易失性存储元件是NAND快闪存储器装置。
5.根据权利要求1所述的方法，其中：
所述非易失性存储元件是多状态快闪存储器装置。
6.一种用于从非易失性存储器进行读取的方法，其包含：
为一群非易失性存储元件设置读取条件；
在设置所述读取条件的同时防止所述非易失性存储元件升压，其中设置读取条件包括将读取通过电压施加到所述非易失性存储元件的至少一子集，且防止升压包括在将所述读取通过电压施加到非易失性存储元件的所述子集的同时施加所述读取通过电压作为用于选定非易失性存储元件的控制栅极电压，以及随后使用于所述选定非易失性存储元件的所述控制栅极电压从所述读取通过电压降低到读取比较电压；以及
通过在所述读取条件期间感测与所述非易失性存储元件相关联的电荷的消散而确定用于所述非易失性存储元件中的至少一者的数据。
7.根据权利要求6所述的方法，其中：
所述非易失性存储元件是NAND串的一部分；
所述设置读取条件包括接通所述NAND串的选择栅极；
所述电荷提供于所述NAND串的位线上；且
由感测放大器对所述NAND串执行所述感测。
8.一种非易失性存储系统，其包含：
多个非易失性存储元件；以及
一个或一个以上管理电路，其与所述非易失性存储元件通信，所述一个或一个以上管理电路建立用于未选定非易失性存储元件的读取条件且防止所述非易失性存储元件在设置所述读取条件的同时升压，所述一个或一个以上管理电路通过在所述读取条件期间感测与所述非易失性存储元件相关联的电荷的消散而确定用于所述非易失性存储元件中的至少一者的数据；
所述一个或一个以上管理电路通过将读取通过电压施加到所述未选定非易失性存储元件而建立读取条件；
所述一个或一个以上管理电路通过以下方式来防止升压：在所述建立读取条件之前接通所述未选定非易失性存储元件的第一选择栅极和第二选择栅极，且在所述建立读取条件之后但在感测数据之前断开所述第一选择栅极；且
所述一个或一个以上管理电路通过以下方式来感测数据：在所述断开所述第一选择栅极之后将所述电荷施加到所述未选定非易失性存储元件和选定非易失性存储元件，在施加所述电荷之后接通所述第一选择栅极，且感测所述电荷是否有改变。
9.根据权利要求8所述的非易失性存储系统，其中：
所述非易失性存储元件是一个或一个以上NAND串的一部分，每个所述NAND串具有所述第一选择栅极之一和所述第二选择栅极之一；
所述建立读取条件包括接通所述NAND串的所述第一选择栅极和所述第二选择栅极，以及在所述第一选择栅极和所述第二选择栅极接通时将所述读取通过电压施加到所述未选定非易失性存储元件的字线；且
所述一个或一个以上管理电路包括与所述NAND串的位线通信的感测放大器，所述感测由所述感测放大器来执行。
10.根据权利要求8所述的非易失性存储系统，其中：
所述非易失性存储元件是一个或一个以上NAND串的一部分，每个所述NAND串具有所述第一选择栅极之一和所述第二选择栅极之一；
所述第一选择栅极是源极侧选择栅极，所述第二选择栅极是漏极侧选择栅极；
所述建立条件包括在所述漏极侧选择栅极接通时将读取通过电压施加到所述NAND串的字线的子集；
所述电荷提供于所述NAND串的位线的至少一子集上；且
所述一个或一个以上管理电路包括与所述NAND串的位线通信的感测放大器，所述感测通过使用所述感测放大器来监视位线的所述子集上的所述电荷是否消散来执行。
11.根据权利要求8所述的非易失性存储系统，其中：
所述多个非易失性存储元件是多状态快闪存储器装置；且
所述一个或一个以上管理电路建立读取条件、防止升压并感测用于不同编程状态的数据。
12.根据权利要求8所述的非易失性存储系统，其中：
所述一个或一个以上管理电路建立读取条件、防止升压并响应于读取请求而感测数据。
13.根据权利要求8所述的非易失性存储系统，其中：
所述一个或一个以上管理电路建立读取条件、防止升压并作为编程过程期间的验证操作的一部分而感测数据。
14.根据权利要求8所述的非易失性存储系统，其中：
所述一个或一个以上管理电路包括状态机、解码器、感测电路、感测放大器和控制器中的一者或一者以上。
15.根据权利要求8所述的非易失性存储系统，其中：
所述多个非易失性存储元件是NAND快闪存储器装置。
16.根据权利要求8所述的非易失性存储系统，其中：
所述多个非易失性存储元件包括浮动栅极。
17.一种非易失性存储系统，其包含：
多个非易失性存储元件；以及
一个或一个以上管理电路，其与所述非易失性存储元件通信，所述一个或一个以上管理电路建立用于未选定非易失性存储元件的读取条件且防止所述非易失性存储元件在设置所述读取条件的同时升压，所述一个或一个以上管理电路通过在所述读取条件期间感测与所述非易失性存储元件相关联的电荷的消散而确定用于所述非易失性存储元件中的至少一者的数据；
所述一个或一个以上管理电路通过将读取通过电压施加到所述未选定非易失性存储元件来建立读取条件；且
所述一个或一个以上管理电路通过以下方式来防止升压：在将所述读取通过电压施加到所述未选定非易失性存储元件的同时将所述读取通过电压作为控制栅极电压施加到选定非易失性存储元件，且随后在所述感测与所述非易失性存储元件相关联的电荷的消散之前使所述选定非易失性存储元件的所述控制栅极电压从所述读取通过电压降低到读取比较电压。
18.根据权利要求17所述的非易失性存储系统，其中：
所述非易失性存储元件是一个或一个以上NAND串的一部分；
所述一个或一个以上管理电路通过接通所述NAND串的漏极侧选择栅极而建立读取条件；且
所述一个或一个以上管理电路包括与所述NAND串的位线通信的感测放大器，所述感测由所述感测放大器来执行。
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