CN101405814B - 使用不同电压的用于非易失性存储装置的检验操作 - Google Patents

使用不同电压的用于非易失性存储装置的检验操作 Download PDF

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Abstract

当在编程非易失性存储元件期间(或在一些情况下，在编程之后的读取操作期间)执行数据感测操作(包括检验操作)时，将第一电压(Vrd1)用于已受到编程操作的非选定字线(464、466、468)，且将第二电压(Vrd2)用于尚未受到编程操作的非选定字线(472、474、476、478)。在一些实施例中，所述第二电压低于所述第一电压。

Description

使用不同电压的用于非易失性存储装置的检验操作
技术领域
本发明涉及用于非易失性存储器的技术。
背景技术
半导体存储器已越来越普遍运用在各种电子装置中。举例来说，蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计算装置和其它装置中均使用非易失性半导体存储器。电可擦除可编程只读存储器(EEPROM)和快闪存储器是最普遍的非易失性半导体存储器。
EEPROM和快闪存储器两者均利用在半导体衬底中定位在沟道区上方且与沟道区绝缘的浮动栅极。所述浮动栅极定位在源极区与漏极区之间。控制栅极提供在浮动栅极上方且与浮动栅极绝缘。晶体管的阈值电压受浮动栅极上所保留的电荷量控制。也就是说，在接通晶体管以准许在其源极与漏极之间传导之前必须施加到控制栅极的最小电压量受浮动栅极上的电荷电平控制。
当编程EEPROM或快闪存储器装置(例如NAND快闪存储器装置)时，通常将编程电压施加到控制栅极且使位线接地。来自沟道的电子被注入到浮动栅极中。当电子在浮动栅极中积累时，浮动栅极变成带负电荷的，且存储器单元的阈值电压上升，使得存储器单元处于已编程状态。关于编程的更多信息可参阅题为“用于非易失性存储器的源极侧自增压技术(Source Side Self Boosting Technique for Non-Volatile Memory)”的第6,859,397号美国专利、题为“对已编程存储器的检测(Detecting Over ProgrammedMemory)”的第6,917,542号美国专利和题为“编程非易失性存储器(ProgrammingNon-Volatile Memory)”的第6,888,758号美国专利，所有引用的三个专利的全文均以引用的方式并入本文中。
在许多情况下，将编程电压施加到控制栅极作为一连串脉冲(称为编程脉冲)，其中所述脉冲的量值对于每一脉冲而增加。在编程脉冲之间，执行一组一个或一个以上检验操作，以确定正被编程的存储器单元是否已达到其目标电平。如果存储器单元已达到其目标电平，那么停止编程所述存储器单元。如果存储器单元尚未达到其目标电平，那么将继续编程所述存储器单元。
快闪存储器系统的一个实例使用NAND结构，其包括在两个选择栅极之间串联布置多个晶体管。所述串联的晶体管和所述选择栅极被称为NAND串。
在典型的NAND快闪存储器装置中，按某种顺序编程存储器单元，其中首先编程紧邻源极侧选择栅极的字线上的存储器单元。随后，编程相邻字线上的存储器单元，接着编程下一相邻字线上的存储器单元，以此类推，直到编程紧邻漏极侧选择栅极的最后字线上的存储器单元为止。
随着编程NAND串中的更多存储器单元，在非选定字线下方的沟道区域的传导性将减小，因为经编程的存储器单元的阈值电压高于处于经擦除状态的存储器单元的阈值电压。此增加的沟道电阻改变存储器单元的IV特性。当正在编程(且检验)特定存储器单元时，高于选定字线的字线上的所有存储器单元仍处于经擦除状态。因此，在那些字线下方的沟道区域非常好地进行传导，从而导致在实际检验操作期间产生相对较高的单元电流。然而，在所述NAND串的所有存储器单元均已被编程到其所需状态之后，随着大部分单元将被编程到已编程状态中的一者(同时较少数目(平均25％)将保持经擦除状态)，位于那些字线下方的沟道区域的传导性通常减小。结果，IV特性改变，因为与在编程期间执行的先前检验操作相比将有较小电流流动。所减低的电流造成存储器单元的阈值电压的虚假移位，这可在读取数据时导致错误。此效应称为向后模式效应。
发明内容
本文描述用于减少来自向后模式效应的错误的技术。当在编程非易失性存储元件期间(或在一些情况下，在编程之后的读取操作期间)执行数据感测操作(包括检验操作)时，将第一电压用于已受到编程操作的非选定字线，且将第二电压用于尚未受到编程操作的非选定字线。
一个实施例包括：将特定电压施加到一群组经连接的非易失性存储元件中的特定非易失性存储元件；将第一电压施加到所述群组中的自从上一相关擦除以来已经受到一个或一个以上编程过程的一个或一个以上非易失性存储元件；将第二电压施加到所述群组中的自从上一相关擦除以来尚未受到编程过程的两个或两个以上非易失性存储元件；和响应于所述特定电压的施加而感测与所述特定非易失性存储元件相关的状况。在施加所述特定电压的同时施加所述第一电压和第二电压。
一个实施例包括：将特定电压施加到一群组经连接的非易失性存储元件中的特定非易失性存储元件；将第一电压施加到所述群组中的位于所述特定非易失性存储元件的源极侧上的一个或一个以上非易失性存储元件；将第二电压施加到所述群组中的位于所述特定非易失性存储元件的漏极侧上的两个或两个以上非易失性存储元件；和感测与所述特定非易失性存储元件和所述特定电压相关的状况。结合施加所述特定电压，施加所述第一电压和所述第二电压。
一个实施例包括：将特定电压施加到一群组经连接的非易失性存储元件中的特定非易失性存储元件；将第一电压施加到所述群组中的自从上一相关擦除以来已经受到一个或一个以上编程过程的一个或一个以上非易失性存储元件；将第二电压施加到所述群组中的自从上一相关擦除以来尚未受到编程过程的一个或一个以上非易失性存储元件；将第三电压施加到作为所述特定非易失性存储元件的邻近者的非易失性存储元件；和感测与所述特定非易失性存储元件和所述特定电压相关的状况。配合所述特定电压，施加所述第一电压、第二电压和第三电压。
一个实施例包括：将特定电压施加到一群组经连接的非易失性存储元件中的特定非易失性存储元件；将第一电压施加到所述群组中的位于所述特定非易失性存储元件的源极侧上的一个或一个以上非易失性存储元件；将第二电压施加到所述群组中的位于所述特定非易失性存储元件的漏极侧上的一个或一个以上非易失性存储元件的第一集合；将所述第一电压施加到所述群组中的位于所述特定非易失性存储元件的所述漏极侧上的一个或一个以上非易失性存储元件的第二集合；和感测与所述特定非易失性存储元件相关的状况，作为包括施加所述第一电压和所述第二电压的读取操作的部分。
一个实例性实施方案包括：多个非易失性存储元件；和管理电路，其与所述多个非易失性存储元件通信且用于执行本文中所论述的过程。
附图说明
图1是NAND串的俯视图。
图2是NAND串的等效电路图。
图3是NAND串的横截面图。
图4是NAND快闪存储器单元阵列的一部分的框图
图5是非易失性存储器系统的框图。
图6是非易失性存储器系统的框图。
图7是描绘感测模块的一个实施例的框图。
图7A是存储器阵列的框图。
图8是描述用于编程非易失性存储器的过程的一个实施例的流程图。
图9是施加到非易失性存储器单元的控制栅极的实例性波形。
图10是解释在读取/检验操作期间某些信号的行为的时序图。
图10A描绘NAND串和在检验操作期间施加到所述NAND串的一组电压。
图10B描绘NAND串和在读取操作期间施加到所述NAND串的一组电压。
图10C是描述编程和读取过程的一个实施例的流程图。
图11描绘一组实例性阈值电压分布。
图12描绘一组实例性阈值电压分布。
图13A到C展示各种阈值电压分布且描述用于编程非易失性存储器的过程。
图14是描绘在一个实施例中编程非易失性存储器的顺序的表格。
图15描绘NAND串和在检验过程期间施加到所述NAND串的一组电压。
图16A描绘NAND串和在检验过程期间施加到所述NAND串的一组电压。
图16B描绘NAND串和在读取过程期间施加到所述NAND串的一组电压。
图16C描绘NAND串和在读取过程期间施加到所述NAND串的一组电压。
具体实施方式
适合实施本发明的存储器系统的一个实例使用NAND快闪存储器结构，其包括在两个选择栅极之间串联布置多个晶体管。所述串联的晶体管和所述选择栅极被称为NAND串。图1是展示一个NAND串的俯视图。图2是其等效电路。图1和2所描绘的NAND串包括串联并夹在第一选择栅极120与第二选择栅极122之间的四个晶体管100、102、104和106。选择栅极120门控与位线126的NAND串连接。选择栅极122门控与源极线128的NAND串连接。通过将适当电压施加到控制栅极120CG来控制选择栅极120。通过将适当电压施加到控制栅极122CG来控制选择栅极122。晶体管100、102、104和106中的每一者具有控制栅极和浮动栅极。晶体管100具有控制栅极100CG和浮动栅极100FG。晶体管102包括控制栅极102CG和浮动栅极102FG。晶体管104包括控制栅极104CG和浮动栅极104FG。晶体管106包括控制栅极106CG和浮动栅极106FG。控制栅极100CG连接到(或作为)字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，且控制栅极106CG连接到字线WL0。在一个实施例中，晶体管100、102、104和106每一者均为存储器单元。在其它实施例中，存储器单元可包括多个晶体管，或可能不同于图1和2所描绘的存储器单元。选择栅极120连接到选择线SGD。选择栅极122连接到选择线SGS。
图3提供上文所描述的NAND串的横截面图。如图3所描绘，NAND串的晶体管形成在p阱区140中。每一晶体管包括堆叠栅极结构，其由控制栅极(100CG、102CG、104CG和106CG)和浮动栅极(100FG、102FG、104FG和106FG)组成。控制栅极和浮动栅极通常通过沉积多晶硅层而形成。浮动栅极形成在氧化物或其它介电膜顶部上的p阱表面上。控制栅极位于浮动栅极上方，其中多晶硅间介电层使控制栅极与浮动栅极分开。存储器单元(100、102、104和106)的控制栅极形成字线。邻近单元之间共享N+掺杂扩散区130、132、134、136和138，通过此使所述单元互相串联连接以形成NAND串。这些N+掺杂区形成所述单元中的每一者的源极和漏极。举例来说，N+掺杂区130充当晶体管122的漏极和晶体管106的源极，N+掺杂区132充当晶体管106的漏极和晶体管104的源极，N+掺杂区134充当晶体管104的漏极和晶体管102的源极，N+掺杂区136充当晶体管102的漏极和晶体管100的源极，且N+掺杂区138充当晶体管100的漏极和晶体管120的源极。N+掺杂区126连接到用于所述NAND串的位线，而N+掺杂区128连接到用于多个NAND串的共用源极线。
请注意，虽然图1到3展示在所述NAND串中有四个存储器单元，但是使用四个晶体管仅提供作为实例。连同本文所描述的技术一起使用的NAND串可具有少于四个存储器单元或多于四个存储器单元。举例来说，一些NAND串将包括8个存储器单元、16个存储器单元、32个存储器单元、64个存储器单元等等。本文中的论述不限于NAND串中的任何特定数目的存储器单元。
每一存储器单元可存储以模拟或数字形式表示的数据。当存储一位数字数据时，存储器单元的可能阈值电压范围被划分成两个范围，其被指派逻辑数据“1”和“0”。在NAND型快闪存储器的一个实例中，在存储器单元被擦除之后电压阈值为负且被定义为逻辑“1”。在编程操作之后阈值电压为正且被定义为逻辑“0”。当阈值电压为负且通过施加0伏到控制栅极来尝试读取时，存储器单元将接通以指示正在存储逻辑“1”。当阈值电压为正且通过施加0伏到控制栅极来尝试读取操作时，存储器单元将不接通，其指示存储逻辑“0”。存储一位数字数据的存储器单元被称为二元存储器单元。
存储器单元还可存储多位数字数据。此存储器单元被称为多状态存储器单元。多状态存储器单元的阈值电压窗被划分成多个状态。举例来说，如果使用四种状态，那么将有四个阈值电压范围指派给数据值“11”、“10”、“01”和“00”。在NAND型存储器的一个实例中，在擦除操作之后阈值电压为负且被定义为“11”。正阈值电压用于状态“10”、“01”和“00”。
在以下美国专利/专利申请案中提供NAND型快闪存储器和其操作的相关实例，所有所述专利/专利申请案的全文均以引用的方式并入本文中：第5,570,315号美国专利；第5,774,397号美国专利；第6,046,935号美国专利；第5,386,422号美国专利；第6,456,528号美国专利；和第09/893,277号美国专利申请案(第US2003/0002348号公开案)。除了NAND快闪存储器以外的其它类型的非易失性存储器也可与本发明一起使用。举例来说，所谓的TANOS结构(由硅衬底上的TaN-Al2O3-SiN-SiO2堆叠层构成)也可与本发明一起使用，所述TANOS结构基本上是使用氮化物层(而非浮动栅极)中的电荷捕获的存储器单元。
对快闪EEPROM系统有用的另一类型的存储器单元利用非传导介电材料来取代传导浮动栅极以用非易失性方式存储电荷。在1987年3月IEEE电子装置快报第EDL-8卷第3号第93到95页的陈(Chan)等人的“真实单晶体管氧化物-氮化物-氧化物EEPROM装置(A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device)”文章中描述此单元。由氧化硅、氮化硅和氧化硅形成的三层式电介质(“ONO”)夹在传导控制栅极与在存储器单元沟道上方的半传导性衬底的表面之间。通过将电子从单元沟道注入到氮化物(此处电子被捕获并存储在受限区中)中来编程单元。接着，此存储的电荷以可检测的方式改变所述单元的沟道的一部分的阈值电压。通过将热空穴注入到氮化物中来擦除单元。还请参阅1991年4月IEEE固态电路杂志第26卷第4号第497到501页的野崎(Nozaki)等人的“用于半导体磁盘应用的具有MONOS存储器单元的1-Mb EEPROM(A1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application)”，其描述一种分裂栅极配置的类似单元，其中经掺杂的多晶硅栅极在存储器单元沟道的一部分上方延伸以形成单独的选择晶体管。前述两篇文章的全文均以引用的方式并入本文中。在1998年由IEEE出版社出版的由威廉·D.布朗(William D.Brown)和乔·E.布鲁尔(Joe E.Brewer)编辑的“非易失性半导体存储器技术(Nonvolatile Semiconductor MemoryTechnology)”的第1.2节中所提及的编程技术(其以引用的方式并入本文中)在所述章节中也描述为适用于介电电荷捕获装置。
图4说明NAND单元阵列的实例，例如图1到3中所展示的NAND单元。沿着每一列，位线206耦合到用于NAND串150的漏极选择栅极的漏极端子126。沿着每一行NAND串，源极线204可连接所述NAND串的源极选择栅极的所有源极端子128。作为存储器系统的部分的NAND结构阵列和其操作的实例请参阅第5,570,315号、第5,774,397号和第6,046,935号美国专利。
存储器单元阵列被划分成大量存储器单元区块。正如快闪EEPROM系统常见的，区块是擦除单位。也就是说，每一区块含有可一起擦除的最少数目的存储器单元。每一区块通常被划分成多个页。页是编程单位。在一个实施例中，各个页可被划分成若干区段，且所述区段可含有作为基本编程操作而一次写入的最少数目的单元。一页或一页以上数据通常被存储在一行存储器单元中。页可存储一个或一个以上扇区。扇区包括用户数据和额外开销数据。额外开销数据通常包括已从所述扇区的用户数据计算出的错误校正码(ECC)。控制器(在下文中描述)的一部分在正将数据编程到阵列中时计算所述ECC，且当正从阵列读取数据时还检查所述ECC。替代地，将ECC和/或其它额外开销数据存储在与其所属的用户数据不同的页或甚至不同的区块中。一扇区的用户数据通常是512个字节，其对应于磁盘驱动器中的扇区的大小。额外开销数据通常是额外的16到20个字节。大量页形成一区块，从8个页到(例如)多达32、64、128或更多页。
图5说明根据本发明一个实施例的存储器装置296，其具有用于并行读取和编程一页存储器单元的读取/写入电路。存储器装置296可包括一个或一个以上存储器电路小片298。存储器电路小片298包括二维存储器单元阵列300、控制电路310和读取/写入电路365。在一些实施例中，存储器单元阵列可以是三维的。存储器阵列300可经由行解码器330通过字线寻址且经由列解码器360通过位线寻址。读取/写入电路365包括多个感测区块400，且允许并行地读取或编程一页存储器单元。通常，在与一个或一个以上存储器电路小片298相同的存储器装置296(例如，可移除式存储卡)中包括控制器350。命令和数据经由线路320在主机与控制器350之间传送，且经由线路318在所述控制器与所述一个或一个以上存储器电路小片298之间传送。
控制电路310与读取/写入电路365协作以对存储器阵列300执行存储器操作。控制电路310包括状态机312、芯片上地址解码器314和功率控制模块316。状态机312提供存储器操作的芯片级控制。芯片上地址解码器314提供在主机或存储器控制器使用的地址与解码器330和360使用的硬件地址之间的地址接口。功率控制模块316控制在存储器操作期间供应到字线和位线的功率和电压。
在一些实施方案中，可组合图5的一些组件。在各种设计中，图5的除存储器单元阵列300外的一个或一个以上组件(单独式或组合式)可视为管理电路。举例来说，管理电路可包括以下各项中的任一者或组合：控制电路310、状态机312、解码器314/360、功率控制316、感测区块400、读取/写入电路365、控制器350等。
图6说明图5所示的存储器装置296的另一布置。由各种外围电路对存储器阵列300的存取是在所述阵列的相对侧处以对称方式实施，使得每一侧上的存取线路和电路的密度减少一半。因此，行解码器被分裂成行解码器330A和330B，且列解码器被分裂成列解码器360A和360B。类似地，读取/写入电路被分裂成读取/写入电路365A(其从阵列300底端连接到位线)和读取/写入电路365B(其从阵列300顶端连接到位线)。以此方式，使读取/写入模块的密度实质上减小一半。图6的装置还可包括控制器，如上文针对图5的装置所描述。
图7是个别感测区块400的框图，所述感测区块被分割成核心部分(称为感测模块380)和共用部分390。在一个实施例中，对于每一位线将有单独的感测模块380，且对于一组多个感测模块380将有一个共用部分390。在一个实例中，感测区块将包括一个共用部分390和八个感测模块380。一群组中的每一感测模块将经由数据总线372与相关联的共用部分通信。进一步细节请参阅2004年12月29日申请的题为“具有用于读出放大器集合体的共享处理的非易失性存储器和方法(Non-Volatile Memory & Methodwith Shared Processing for an Aggregate of Sense Amplifiers)”的第11/026,536号美国专利申请案，所述申请案的全文以引用的方式并入本文中。
感测模块380包含感测电路370，所述感测电路确定所连接的位线中的传导电流高于还是低于预定阈值电平。感测模块380还包括位线锁存器382，所述位线锁存器用于设定所连接的位线上的电压状况。举例来说，锁存于位线锁存器382中的预定状态将导致所连接的位线被拉到指定编程禁止的状态(例如，Vdd)。
共用部分390包含处理器392、一组数据锁存器394和耦合于所述组数据锁存器394与数据总线320之间的I/O接口396。处理器392执行计算。举例来说，其功能之一是确定所感测的存储器单元中所存储的数据，且将所确定的数据存储于所述组数据锁存器中。所述组数据锁存器394用于存储在读取操作期间处理器392所确定的数据位。其还用于存储在编程操作期间从数据总线320导入的数据位。所导入的数据位表示打算编程到存储器中的写入数据。I/O接口396提供数据锁存器394与数据总线320之间的接口。
在读取或感测期间，系统的操作是在状态机312的控制下，所述状态机312控制将不同的控制栅极电压供应到所寻址的单元。随着逐步通过对应于存储器所支持的各种存储器状态的各种预界定的控制栅极电压，感测模块380可能在这些电压中的一者处跳闸，且将把输出经由总线372从感测模块380提供到处理器392。此时，处理器392通过考虑感测模块的跳闸事件和关于经由输入线路393从状态机施加的控制栅极电压的信息来确定所得存储器状态。接着，处理器计算所述存储器状态的二进制编码，且将所得数据位存储到数据锁存器394中。在核心部分的另一实施例中，位线锁存器382具有双重用途，其作为用于锁存感测模块380的输出的锁存器且还作为如上文所述的位线锁存器。
预期一些实施方案将包括多个处理器392。在一个实施例中，每一处理器392将包括输出线(图7中未描绘)，使得所述输出线的每一者以线“或”方式连接在一起。在一些实施例中，所述输出线在连接到所述线“或”线之前先被反转。此配置实现在编程检验过程期间快速确定何时已完成编程过程，因为接收线“或”的状态机可确定所有正被编程的位何时已达到所需电平。举例来说，当每一位已达到其所需电平时，所述位的逻辑“0”将被发送到所述线“或”线(或数据“1”被反转)。当所有位输出数据“0”(或数据“1”被反转)时，那么状态机知道要终止编程过程。在每一处理器与八个感测模块通信的实施例中，状态机需要读取线“或”线八次，或将用以累加相关联的位线的结果的逻辑添加到处理器392，使得状态机仅需要读取线“或”线一次。
在编程或检验期间，从数据总线320将待编程的数据存储在所述组数据锁存器394中。在状态机的控制下，编程操作包含施加到所寻址存储器单元的控制栅极的一连串编程电压脉冲。在每一编程脉冲之后进行检验操作，以确定所述存储器单元是否已被编程到所需状态。处理器392相对于所需存储器状态来监视所检验的存储器状态。当所述两者一致时，处理器392设定位线锁存器384，以便致使将位线拉到指定编程禁止的状态。这禁止进一步编程耦合到所述位线的单元，即使其控制栅极上有编程脉冲出现。在其它实施例中，处理器最初加载位线锁存器382，且感测电路在检验过程期间将其设定为禁止值。
数据锁存器堆叠394含有对应于感测模块的一堆叠数据锁存器。在一个实施例中，每个感测模块380有三个数据锁存器。在一些实施方案中(但并非必须)，数据锁存器经实施为移位寄存器，使得存储于其中的并行数据被转换成用于数据总线320的串行数据，反之亦然。在优选实施例中，对应于m个存储器单元的读取/写入区块的所有数据锁存器可链接在一起以形成区块移位寄存器，使得可通过串行传送来输入或输出数据区块。明确地说，含r个读取/写入模块的存储器组经调适以使得其所述组数据锁存器的每一者将把数据循序移入或移出数据总线，犹如其是用于整个读取/写入区块的移位寄存器的部分。
关于非易失性存储装置的各种实施例的结构和/或操作的额外信息可参阅：(1)2004年3月25日公开的题为“具有减少的源极线偏置错误的非易失性存储器和方法(Non-Volatile Memory And Method With Reduced Source Line Bias Errors)”的第2004/0057287号美国专利申请公开案；(2)2004年6月10日公开的题为“具有改进的感测的非易失性存储器和方法(Non-Volatile Memory And Method with ImprovedSensing)”的第2004/0109357号美国专利申请公开案；(3)发明人劳尔-阿德里安·塞尼(Raul-Adrian Cernea)于2004年12月16日申请的题为“用于低电压操作的改进的存储器感测电路和方法(Improved Memory Sensing Circuit And Method For Low VoltageOperation)”的第11/015,199号美国专利申请案；(4)发明人陈键(Jian Chen)于2005年4月5日申请的题为“补偿非易失性存储器的读取操作期间的耦合(Compensating forCoupling During Read Operations of Non-Volatile Memory)”的第11/099,133号美国专利申请案；以及(5)发明人陈小龙(Siu Lung Chan)和劳尔-阿德里安·塞尼(Raul-AdrianCernea)于2005年12月28日申请的题为“用于非易失性存储器的参考读出放大器(Reference Sense Amplifier For Non-Volatile Memory)”的第11/321,953号美国专利申请案。以上列出的五份专利文献的全文均以引用的方式并入本文中。
参看图7A，描述存储器单元阵列302的示范性结构。作为一个实例，描述一种被分割成1,024个区块的NAND快闪EEPROM。可以同时擦除每一区块中存储的数据。在一个实施例中，区块是被同时擦除的存储器单元的最小单位。在此实例中，每一区块中有对应于位线BL0、BL1、...、BL8511的8,512个列。在一个实施例中，在读取和编程操作期间，可同时选择区块的所有位线。沿共用字线且连接到任何位线的存储器单元可被同时编程。
在另一实施例中，位线被划分成偶数位线和奇数位线。在奇数/偶数位线结构中，对沿共用字线且连接到奇数位线的存储器单元进行一次编程，且对沿共用字线且连接到偶数位线的存储器单元进行另一次编程。
图7A展示串联连接以形成NAND串的四个存储器单元。虽然展示每一NAND串中包括四个单元，但是可使用四个以上或以下单元(例如，16、32或另一数目)。NAND串的一个终端经由漏极选择栅极(其连接到选择栅极漏极线SGD)而连接到相应位线，且另一终端经由源极选择栅极(其连接到选择栅极源极线SGS)而连接到共用源极。
图8是描述用于编程非易失性存储器的方法的一个实施例的流程图。在一个实施方案中，在编程之前先擦除存储器单元(以区块为单位或其它单位)。在一个实施例中，通过以下方式来擦除存储器单元：使p阱上升到擦除电压(例如，20伏)达一充分时间周期，且使选定区块的字线接地，同时源极线和位线处于浮动状态。由于电容性耦合，非选定字线、位线、选择线和共用源极也上升到所述擦除电压的显著分数。因此，施加强电场到选定存储器单元的隧道氧化物层，且由于浮动栅极的电子被发射到衬底侧(通常通过福勒-诺德海姆(Fowler-Nordheim)穿隧机制)，所以选定存储器单元的数据被擦除。随着电子从浮动栅极转移到p阱区，选定单元的阈值电压被降低。可对整个存储器阵列、单独的区块或其它单位的单元执行擦除。
在图8的步骤401中，由控制器发布“数据加载”命令且由控制电路310接收所述命令。在步骤402中，从控制器或主机将指定页地址的地址数据输入到解码器314。在步骤404中，将用于所寻址页的一页编程数据输入到数据缓冲器以进行编程。所述数据被锁存在适当组的锁存器中。在步骤406中，由控制器向状态机312发布“编程”命令。
通过“编程”命令的触发，将使用图9的施加到适当字线的步进式脉冲来将在步骤404中所锁存的数据编程到由状态机312控制的选定存储器单元中。在步骤408中，将编程电压Vpgm初始化为开始脉冲(例如，12伏或其它值)，且将状态机312所维持的编程计数器PC初始化为0。在步骤410中，将第一Vpgm脉冲施加到选定字线。如果在特定数据锁存器中存储指示应编程相应存储器单元的逻辑“0”，那么将相应位线接地。另一方面，如果在特定锁存器中存储指示相应存储器单元应保持其当前数据状态的逻辑“1”，那么将相应位线连接到Vdd以禁止编程。
在步骤412中，针对非选定字线使用不同电压来检验选定存储器单元的状态，如下文论述。如果检测到选定单元的目标阈值电压已达到适当电平，那么将相应数据锁存器中所存储的数据改变为逻辑“1”。如果检测到阈值电压尚未达到适当电平，那么不改变相应数据锁存器中所存储的数据。以此方式，在其相应数据锁存器中存储有逻辑“1”的位线不需要编程。当所有数据锁存器均正存储逻辑“1”时，状态机(经由上文所述的线“或”型机制)知道已编程所有选定单元。在步骤414中，检查是否所有数据锁存器均正存储逻辑“1”。如果是的话，那么编程过程完成且成功，因为所有选定存储器单元均已经编程且检验。在步骤416中报告“通过”状态。
如果在步骤414中确定并非所有数据锁存器均正存储逻辑“1”，那么编程过程继续进行。在步骤418中，对照编程限制值PCMAX来检查所述编程计数器PC。编程限制值的一个实例为20；然而，也可使用其它数字。如果编程计数器PC不小于20，那么编程过程已失败且在步骤420中报告“失败”状态。在一些实施例中，在达到最大循环次数之后，系统检查是否少于预定数量的单元尚未完成编程。如果少于所述预定数量尚未完成编程，那么所述编程过程仍视为通过。如果编程计数器PC小于20，那么在步骤422中将Vpgm电平增加步长大小且递增所述编程计数器PC。在步骤422之后，过程循环回到步骤410，以施加下一Vpgm脉冲。
图9展示施加到经选择用以编程的字线的一连串编程脉冲。在编程脉冲之间是一组检验脉冲(未描绘)。在一些实施例中，对于正在将数据编程到其中的每一状态可能有一检验脉冲。在其它实施例中，可能有更多或更少的检验脉冲。
在一个实施例中，将数据编程到沿共用字线的存储器单元。因此，在施加图9的编程脉冲之前，选择所述字线中的一者以进行编程。此字线将称为选定字线。区块的其余字线称为非选定字线。选定字线可具有一个或两个邻近字线。如果选定字线具有两个邻近字线，那么位于漏极侧的邻近字线称为漏极侧邻近字线，且位于源极侧的邻近字线称为源极侧邻近字线。举例来说，如果图7A的WL2是选定字线，那么WL1是源极侧邻近字线且WL3是漏极侧邻近字线。
图10是描绘在感测一个或一个以上存储器单元的状况的感测操作的一个迭代期间各种信号的行为的时序图。因此，可使用图10中所描绘的过程来执行检验操作或(运用下文论述的一些修改)读取操作。举例来说，如果存储器单元是二元存储器单元，那么在步骤412的迭代期间，针对每一存储器单元执行图10的过程一次。如果存储器单元是具有四种状态(例如，E、A、B和C)的多状态存储器单元，那么在步骤412的迭代期间，可针对每一存储器单元执行图10的过程三次。
一般来说，在读取和检验操作期间，将选定字线连接到一电压，针对每一读取和检验操作指定所述电压的电平，以便确定所关注的存储器单元的阈值电压是否已达到此电平。在施加字线电压之后，测量存储器单元的传导电流，以确定存储器单元是否响应于经施加到字线的电压而接通。如果测量出传导电流大于某一值，那么假设存储器单元接通，且施加到字线的电压大于存储器单元的阈值电压。如果未测量出传导电流大于所述某一值，那么假设存储器单元未接通，且施加到字线的电压不大于存储器单元的阈值电压。
存在许多方式用以在读取或检验操作期间测量存储器单元的传导电流。在一个实例中，以读出放大器中的专用电容器的放电或充电速率来测量存储器单元的传导电流。在另一实例中，选定存储器单元的传导电流允许(或无法允许)包括所述存储器单元的NAND串将相应位线放电。在一段时期之后测量位线上的电压，以查看其是否已被放电。
图10展示在Vss(约0伏)处开始的信号SGD、WL_非选定_D、WL_非选定_S、WLn、SGS、选定BL和源极。SGD表示提供到漏极侧选择栅极的栅极的信号。SGS是提供到源极侧选择栅极的栅极的信号。WLn是提供到经选择用于读取/检验的字线的信号。WL_非选定_S是提供到位于选定字线WLn的源极侧上的非选定字线的信号。举例来说，如果选定字线是WL2，那么WL_非选定_S被施加到WL0和WL1。WL_非选定_D是提供到位于选定字线WLn的漏极侧上的非选定字线的信号。举例来说，如果选定字线是WL1，那么WL_非选定_D被施加到图7A的WL2和WL3。选定BL是经选择用于读取/检验的位线。源极是存储器单元的源极线(请参阅图7A)。请注意，图10中描绘两种版本的SGS和选定BL。一组这些信号SGS(B)和选定BL(B)描绘通过确定位线是否已经放电来测量存储器单元的传导电流的存储器单元阵列的读取/检验操作。另一组这些信号SGS(C)和选定BL(C)描绘通过读出放大器中专用电容器的放电速率来测量存储器单元的传导电流的存储器单元阵列的读取/检验操作。
首先，将相对于SGS(B)和选定BL(B)来论述在检验期间通过确定位线是否已经放电来测量存储器单元的传导电流中所涉及的感测电路和存储器单元阵列的行为。在图10的时间t1处，SGD上升到Vsg(例如，约4到4.5伏)，WL_非选定_S上升到Vrd1(例如，约4.5到6伏)，WL_非选定_D上升到Vrd2(例如，约2到4伏，其低于Vrd1；然而，在其它实施例中，对于Vrd2，可使用比Vrd1甚至更低的其它值)，选定字线WLn上升到Vcgv(例如，图11的Vva、Vvb或Vvc)，以用于检验操作。选定位线选定BL(B)被预充电到约0.7伏。电压Vrd1和Vrd2充当通过电压，因为其充分高而足以致使非选定存储器单元接通且充当通过门。在时间t2处，通过使SGS(B)上升到Vsg而使源极侧选择栅极接通。这提供用以对位线放电的路径。如果经选择用于读取的存储器单元的阈值电压高于施加到选定字线WLn的Vcgr，那么选定存储器单元将不接通且位线将不被放电，如信号线450所描绘。如果经选择用于读取的存储器单元的阈值电压低于施加到选定字线WLn的Vcgv，那么经选择用于读取的存储器单元将接通(传导)且位线将被放电，如曲线452所描绘。在时间t2之后且在时间t3之前的某点处(由特定实施方案确定)，读出放大器将确定位线是否已放电到充分低的电压电平。在时间t3处，所描绘的信号将降低到Vss(或用于待机或恢复的另一值)。请注意，在其它实施例中，可改变一些信号的时序。
接下来，将相对于SGS(C)和选定BL(C)来论述在检验期间通过读出放大器中专用电容器的放电或充电速率来测量存储器单元的传导电流的感测电路和存储器单元阵列的行为。在图10的时间t1处，SGD上升到Vsg(例如，约4到4.5伏)，非选定字线WL_非选定_S上升到Vrd1，非选定字线WL_非选定_D上升到Vrd2，且选定字线WLn上升到Vcgv(例如，图11的Vva、Vvb或Vvc)。在此情况下，读出放大器使位线电压保持恒定而不管选定NAND串是否正在传导电流，所以读出放大器在使位线“箝位”到所述电压的情况下测量流动通过选定NAND串的电流。在时间t1之后且在时间t3之前的某点处(由特定实施方案确定)，读出放大器将确定读出放大器中的电容器是否已放电或充电到足够量。在时间t3处，所描绘的信号将降低到Vss(或用于待机或恢复的另一值)。请注意，在其它实施例中，可改变一些信号的时序。
以上文相对于图10论述的相同方式来执行读取操作，不同之处只是将Vcgr(例如，图11的Vra、Vrb或Vrc)施加到WLn且WL_非选定_D通常将接收Vrd1。
图10A描绘NAND串和在图10所描绘的检验操作期间施加到所述NAND串的一组电压。图10A的NAND串包括八个存储器单元464、466、468、470、472、474、476和478。所述八个存储器单元的每一者包括浮动栅极(FG)和控制栅极(CG)。介于浮动栅极的每一者之间是源极/漏极区490。在一些实施方案中，存在P型衬底(例如，硅)、所述衬底内的N阱和所述N阱内的P阱(图中均未描绘以使图式更易读)。请注意，所述P阱可含有所谓的沟道植入(其通常是P型植入)，以确定或有助于确定存储器单元的阈值电压和其它特性。源极/漏极区490是形成于所述P阱中的N+扩散区。在所述NAND串的一个末端处是漏极侧选择栅极484。漏极选择栅极484经由位线触点494将所述NAND串连接到相应位线。在所述NAND串的另一末端处是源极选择栅极482。源极选择栅极482将所述NAND串连接到共用源极线492。
在检验操作期间，选定存储器单元470接收所述检验比较电压Vcgv。位于选定存储器单元470的源极侧上的非选定存储器单元464、466和468在其控制栅极处接收Vrd1。自从上次擦除图10A的NAND串以来，存储器单元464、466和468已经受到一个或一个以上编程过程，所述编程过程潜在地造成编程那些存储器单元中所存储的一页或一页以上数据。位于选定存储器单元470的漏极侧上的非选定存储器单元472、474、476和478在其控制栅极处接收Vrd2。自从上次擦除图10A的NAND串以来，存储器单元472、474、476和478尚未受到编程过程，所述编程过程潜在地造成编程那些存储器单元中所存储的一页或一页以上数据。也就是说，在对存储器单元470执行检验操作时，位于选定存储器单元470的源极侧上的所述非选定存储器单元464、466和468可能处于状态E、A、B或C(请参阅图11到图13)。另一方面，位于选定存储器单元470的漏极侧上的存储器单元472、474、476和478将处于经擦除状态E(请参阅图11到图13)。
存储器单元464、466和468被称为位于选定存储器单元470的源极侧上，因为其位于与选定存储器单元470相同的NAND串上且位于与源极侧选择栅极482相同的选定存储器单元470的同一侧上。虽然图10A展示在源极侧上有三个存储器单元，但在源极侧上可有一个或一个以上存储器单元。存储器单元472、474、476和478被称为位于选定存储器单元470的漏极侧上，因为其位于与选定存储器单元470相同的NAND串上且位于与漏极侧选择栅极484相同的选定存储器单元470的同一侧上。虽然图10A展示在漏极侧上有四个存储器单元，但在漏极侧上可有一个或一个以上存储器单元；或在漏极侧上可有两个或两个以上存储器单元。
图10B描绘NAND串和在读取操作期间施加到所述NAND串的一组电压。在读取操作期间，选定存储器单元470接收所述读取比较电压Vcgr。所有非选定存储器单元464、466、468、472、474和476均在其控制栅极处接收Vread。在一个实施例中，Vread＝Vrd1。
图10C是描述编程和读取过程的一个实施例的流程图。在许多应用中，编程区块的所有字线。继所述编程之后，可一次或一次以上读取全部数据或数据子集。在一些实施例中，从源极侧朝向漏极侧编程所述字线。举例来说，在步骤500中，编程连接到第一字线(例如，WL0)的存储器单元。在步骤502中，编程连接到第二字线(例如，WL1)的存储器单元。在步骤504中，编程连接到第三字线的存储器单元。以此类推，直到在步骤506中编程连接到最后字线(例如，紧邻漏极侧选择栅极的字线)的存储器单元为止。在其它实施例中，还可使用其它编程顺序，包括并非从源极侧选择栅极朝向漏极侧选择栅极前进的编程顺序。在编程所有字线之后，可读取与所述字线中的任一者相关联的区块的任何一个或一个以上存储器单元。请考虑存储一组图片的数码相机的实例。很有可能将横跨多个区块来存储所述图片，进而在任何读取操作之前先编程所有字线。请注意，可实施不同于图10C所示的操作顺序的其它操作顺序。
每一字线可受到一个或一个以上编程过程。举例来说，字线可与多页数据相关联。每一编程过程可针对单独页的数据。也就是说，可单独针对每页数据执行图8的过程。举例来说，步骤500到506中的每一者可包括多个编程过程。在其它实施例中，与字线相关联的所有页数据可被一起编程，或字线可仅与一页数据相关联。
在成功编程(具有检验)过程的末端处，存储器单元的阈值电压应处于经编程存储器单元的一个或一个以上阈值电压分布内或处于经擦除存储器单元的阈值电压分布内(根据恰当情况)。图11说明当每一存储器单元存储两位数据时存储器单元阵列的实例性阈值电压分布。图11展示经擦除存储器单元的第一阈值电压分布E。还描绘经编程存储器单元的三种阈值电压分布A、B和C。在一个实施例中，E分布中的阈值电压是负值，且A、B和C分布中的阈值电压是正值。
图11的每一相异阈值电压范围对应于用于所述组数据位的预定值。在编程到存储器单元中的数据与所述单元的阈值电压电平之间的具体关系取决于所述单元所采用的数据编码方案。举例来说，第6,222,762号美国专利和2003年6月13日申请的题为“跟踪存储器系统的单元(Tracking Cells For A Memory System)”的第2004/0255090号美国专利申请公开案(所述两者的全文均以引用的方式并入本文中)描述用于多状态快闪存储器单元的各种数据编码方案。在一个实施例中，使用格雷码指派将数据值指派给所述阈值电压范围，使得如果浮动栅极的阈值电压错误地移位到其邻近物理状态，那么只有一个位将受到影响。一个实例指派“11”给阈值电压范围E(状态E)，指派“10”给阈值电压范围A(状态A)，指派“00”给阈值电压范围B(状态B)，且指派“01”给阈值电压范围C(状态C)。然而，在其它实施例中，不使用格雷码。虽然图11展示四种状态，但是也可配合其它多状态结构(包括具有四种以上或四种以下状态的多状态结构)使用本发明。
图11还展示用于从存储器单元读取数据的三个读取参考电压Vra、Vrb和Vrc。通过测试给定存储器单元的阈值电压高于还是低于Vra、Vrb和Vrc，系统可确定所述存储器单元所处的状态。
图11还展示三个检验参考电压Vva、Vvb和Vvc。当将存储器单元编程到状态A时，系统将测试那些存储器单元是否具有大于或等于Vva的阈值电压。当将存储器单元编程到状态B时，系统将测试存储器单元是否具有大于或等于Vvb的阈值电压。当将存储器单元编程到状态C时，系统将确定存储器单元是否具有大于或等于Vvc的阈值电压。
在一个实施例中，称为全序列编程，可将存储器单元从擦除状态E直接编程到所述已编程状态A、B或C中的任一者。举例来说，可首先擦除待编程的一群体存储器单元，使得所述群体中的所有存储器单元均处于经擦除状态E。在一些存储器单元正被从状态E编程到状态A的同时，其它存储器单元正被从状态E编程到状态B和/或从状态E编程到状态C。
图12说明编程多状态存储器单元的两进程技术的实例，所述多状态存储器单元存储两个不同页(下部页和上部页)的数据。描绘四种状态：状态E(11)、状态A(10)、状态B(00)和状态C(01)。对于状态E，所述两个页均存储“1”。对于状态A，下部页存储“0”且上部页存储“1”。对于状态B，所述两个页均存储“0”。对于状态C，下部页存储“1”且上部页存储“0”。请注意，虽然已将特定位模式指派给每一状态，但是也可指派不同的位模式。
在第一编程进程中，根据待编程到下部逻辑页中的位来设定单元的阈值电压电平。如果所述位是逻辑“1”，那么阈值电压不改变，因为其由于早先已被擦除而处于适当状态。然而，如果待编程的位是逻辑“0”，那么单元的阈值电平增加到状态A，如箭头530所示。
在第二编程进程中，根据正被编程到上部逻辑页中的位来设定单元的阈值电压电平。如果所述上部逻辑页位将存储逻辑“1”，那么不发生任何编程，因为所述单元依据下部页位的编程而处于状态E或A中的一者，所述两种状态均携载上部页位“1”。如果上部页位将为逻辑“0”，那么使阈值电压移位。如果第一进程导致所述单元保持在经擦除状态E，那么在第二阶段中编程所述单元，使得阈值电压增加到处于状态C内，如箭头534所描绘。如果第一编程进程导致所述单元已被编程为状态A，那么在第二进程中进一步编程所述存储器单元，使得阈值电压增加到处于状态B内，如箭头532所描绘。第二进程的结果是将所述单元编程为经指定以针对上部页存储逻辑“0”的状态，而不改变下部页的数据。
在一个实施例中，可将系统设置为如果写入足以填满字线的数据，那么执行全序列写入。如果未写入足够数据，那么编程过程可用所接收的数据来编程下部页。当接收到后续数据时，系统将接着编程上部页。在又一实施例中，系统可开始以编程下部页的模式进行写入，且如果随后接收到足以填满整个(或大部分)字线的存储器单元的数据，那么转换到全序列编程模式。此实施例的更多细节请参阅发明人塞吉·阿纳托利耶维奇·戈罗别茨(Sergy Anatolievich Gorobets)和李严(Yan Li)于2004年12月14日申请的题为“使用早期数据对非易失性存储器进行管线式编程(Pipelined Programming ofNon-Volatile Memories Using Early Data)”的第11/013,125号美国专利申请案，所述专利申请案的全文以引用的方式并入本文中。
图13A到C揭示另一种用于编程非易失性存储器的过程，其通过以下方式减小浮动栅极到浮动栅极耦合的效应：对于任何特定存储器单元，继针对先前页写入到相邻存储器单元之后，相对于特定页写入到所述特定存储器单元。在图13A到C所教示的过程的实施方案的一个实例中，非易失性存储器单元使用四种数据状态来每存储器单元存储两位数据。举例来说，假设状态E是经擦除状态，且状态A、B和C是已编程状态。状态E存储数据11。状态A存储数据01。状态B存储数据10。状态C存储数据00。这是非格雷编码的实例，因为所述两个位在相邻状态A与B之间改变。也可使用其它的将数据编码到物理数据状态的方法。每一存储器单元存储两页数据。出于参考用途，这些数据页将被称为上部页和下部页；然而，也可给予它们其它称号。参看图13A到C的过程的状态A，上部页存储位0且下部页存储位1。参看状态B，上部页存储位1且下部页存储位0。参看状态C，所述两个页均存储位数据0。
图13A到C的编程过程是两步骤式过程。在第一步骤中，编程下部页。如果下部页将保持数据1，那么存储器单元状态保持在状态E。如果数据将被编程为0，那么使存储器单元的电压阈值上升，使得将所述存储器单元编程到状态B′。因此，图13A展示将存储器单元从状态E编程到状态B′。图13A中所描绘的状态B′是中间状态B；因此，检验点被描绘为Vvb′，其低于Vvb。
在一个实施例中，在将存储器单元从状态E编程为状态B′之后，接着将相对于其下部页来编程NAND串中的邻近存储器单元(WLn+1)。举例来说，回头参看图7A，在编程存储器单元600的下部页之后，将编程存储器单元602的下部页。在编程存储器单元602之后，如果存储器单元602的阈值电压从状态E上升到状态B′，那么浮动栅极到浮动栅极耦合效应将使存储器单元600的表观阈值电压上升。这将具有使状态B′的阈值电压分布加宽的效应。当编程上部页时，将补救阈值电压分布的此表观加宽。
图13C描绘编程上部页的过程。如果存储器单元处于经擦除状态E且上部页将保持在1，那么存储器单元将保持在状态E。如果存储器单元处于状态E且其上部页数据将编程到0，那么存储器单元的阈值电压将上升，使得存储器单元处于状态A。如果存储器单元处于中间阈值电压分布550中且上部页数据将保持在1，那么存储器单元将被编程到最终状态B。如果存储器单元处于中间阈值电压分布550中且上部页数据将变成数据0，那么存储器单元的阈值电压将上升，使得存储器单元处于状态C。图13A到C所描绘的过程减小浮动栅极到浮动栅极耦合效应，因为只有邻近存储器单元的上部页编程将影响给定存储器单元的表观阈值电压。替代性状态编码的实例是当上部页数据为1时，从分布550移动到状态C，且当上部页数据为0时，移动到状态B。
虽然图13A到C相对于四种数据状态和两页数据提供实例，但是图13A到C所教示的概念可应用于具有多于或少于四种状态和不同于两页的其它实施方案。
图14是描述利用图13A到C的编程方法来编程存储器单元的顺序的一个实施例的表格。对于连接到字线WL0的存储器单元，下部页形成页0且上部页形成页2。对于连接到字线WL1的存储器单元，下部页形成页1且上部页形成页4。对于连接到字线WL2的存储器单元，下部页形成页3且上部页形成页6。对于连接到字线WL3的存储器单元，下部页形成页5且上部页形成页7。存储器单元是根据页数以数字顺序(从页0到页7)予以编程的。在其它实施例中，还可使用其它编程顺序，包括并非从源极侧选择栅极朝向漏极侧选择栅极前进的编程顺序。
图15展示当根据图13A到C和图14的实施例进行编程时在检验操作期间选定NAND串的偏压状况。选定存储器单元470在其控制栅极处接收Vcgv。位于选定存储器单元470的源极侧上的非选定存储器单元在其控制栅极处接收Vrd1。存储器单元472(选定存储器单元470的漏极侧邻近者)接收Vrd3。位于选定存储器单元470的漏极侧上的其它非选定存储器单元在其控制栅极处接收Vrd2。在一个实施例中，Vrd2<Vrd3<Vrd1。在一个实例中，Vrd3比Vrd1小1伏。在另一实施例中，Vrd2<Vrd3≤Vrd1。
相对于图13到图15，当正在写入选定字线的上部页时，在漏极侧上紧邻所述选定字线的字线可能已经含有处于中间状态550的数据。在此情况下，字线电压Vrd2将导致在所述存储器单元下方的沟道区域的传导性太低。结果，在检验操作期间流动通过NAND串的电流可能太低，并且可能不会发生适当的检验操作。为了避免此情况，应将高于Vrd2的电压Vrd3施加到所述字线。
如上文相对于图10C所述，字线通常受到从源极侧到漏极侧的编程，且通常在读取区块的任何字线之前先编程所述区块的所有字线。依据实施方案、使用和/或数据而存在一些例外。举例来说，有可能在所有字线均受到编程过程之前先尝试从区块读取数据。当并未编程NAND串中的所有字线时，最精确的读取方法是施加相同偏压到非选定字线，如同在上一检验步骤期间对所述NAND串中的最后经编程字线所进行的动作。
图16A到C预期当在任何读取操作之前已编程存储器单元464、466、468、470和472但尚未编程存储器单元474、476和478的实例。图16A展示在存储器单元472的检验操作期间的偏压状况。具体地说，存储器单元464、466、468和470正在其控制栅极处接收Vrd1，且存储器单元474、476和478正在其控制栅极处接收Vrd2。选定存储器单元472在其控制栅极处接收Vcgv。
图16B描绘当尝试读取存储器单元472(针对所述NAND串所编程的最后存储器单元)时的情况。在此实例中，存储器单元464、466、468和470正在其控制栅极处接收Vrd1，且存储器单元474、476和478正在其控制栅极处接收Vrd2。选定存储器单元472在其控制栅极处接收Vcgr。
图16C描绘当尝试读取已被编程的存储器单元(但所述存储器单元不是所述NAND串待编程的最后存储器单元)时的情况。在图16C的实例中，所述NAND串的待编程的最后存储器单元是存储器单元472；然而，选择存储器单元468以进行编程。因此，存储器单元468在其控制栅极处接收Vcgr。位于存储器单元468的源极侧上的已经编程的存储器单元464和466在其控制栅极处接收Vrd1。位于存储器单元468的漏极侧上的已经编程的存储器单元470和472在其控制栅极处接收Vrd1。位于存储器单元468的漏极侧上的尚未编程的存储器单元474、476和478在其控制栅极处接收Vrd2。图16C描绘已受到编程过程的存储器单元接收Vrd1，且尚未受到编程过程的那些存储器单元接收Vrd2。因此，当读取在最后经编程字线下方的字线时(如图16C所描绘)，最精确的方法是在已经被编程的非选定字线上使用偏压Vrd1，且在仍未被编程的非选定字线上使用偏压Vrd2。
虽然图16C展示在源极侧上有两个存储器单元，但在源极侧上可有一个或一个以上存储器单元。虽然图16C展示位于漏极侧上的两个存储器单元接收Vrd1，但在漏极侧上可有一个或一个以上存储器单元且接收Vrd1。同样，在漏极侧上可有一个或一个以上(或，两个或两个以上)存储器单元且接收Vrd2。
虽然上文是理想操作，但在实际情形中，由于需要知道某一NAND串正被编程到哪个字线，所以这可能是复杂的。这需要在控制器电路中或在NAND存储器装置本身中有额外智能和/或数据存储装置。然而，在大部分情况下，使用常规读取操作(其中施加Vread到所有非选定字线)将是足够精确的。在仍未被编程的字线上使用Vread而非Vrd2的结果将是，与在检验操作期间的某一存储器单元的IV特性相比，在读取操作期间的实际IV特性将向上移位到某一程度。结果，选定存储器的阈值电压将呈现为稍微低于在检验操作期间的电压。一般来说，往较低方向的阈值电压移位不会像往较高方向的移位那样糟糕。向上的阈值电压移位可造成所谓的过度编程，其中存储器单元的阈值电压跨越下一状态的读取电平。结果，原本既定编程到A状态的存储器单元可能被不正确地读取为B状态单元。在单元往较低方向移位的情况下，由于某一状态的检验电平与读取电平之间始终存在充分的边限，所以将不会立即发生失败。此边限通常用于确保充分的数据保持，因为经编程的存储器单元的阈值电压往往会随时间往较低方向移位。此外，NAND串被部分编程的可能性不会像通常写入大型数据文件那样非常高，且以依次顺序填充NAND阵列，从而精细地用数据填满逐个NAND串。
已经出于说明和描述的目的而呈现前文对本发明的详细描述。其并不希望为详尽的或将本发明限于所揭示的确切形式。鉴于以上教示，能够作出许多修改和变化。选择所述实施例是为了最佳地解释本发明的原理和其实际应用，进而使得所属领域的其他技术人员能够以各种实施例且以适合所预期的特定使用的各种修改来最佳地利用本发明。希望本发明的范围由随附的权利要求书来界定。

Claims (20)

1.一种用于使用非易失性存储装置的方法，其包含：
将特定电压施加到一组经连接的非易失性存储元件中的特定非易失性存储元件；
将第一电压施加到所述组中自从上一相关擦除以来已经受到一个或一个以上编程过程的一个或一个以上非易失性存储元件，在施加所述特定电压的同时施加所述第一电压；
将第二电压施加到所述组中自从所述上一相关擦除以来尚未受到编程过程的两个或两个以上非易失性存储元件，在施加所述特定电压的同时施加所述第二电压，所述第二电压不同于所述第一电压；
响应于所述特定电压的所述施加，感测与所述特定非易失性存储元件相关的状况；
编程所述组中自从所述上一相关擦除以来尚未受到编程过程的所述两个或两个以上非易失性存储元件；和
在所述编程之后对所述特定非易失性存储元件执行读取过程，所述感测状况的步骤在编程所述特定非易失性存储元件的同时作为检验过程的部分予以执行，通过将共用控制栅极电压施加到所述组中的所述一个或一个以上非易失性存储元件和所述组中的所述两个或两个以上非易失性存储元件来执行所述读取过程。
2.根据权利要求1所述的方法，其中：
所述第二电压低于所述第一电压。
3.根据权利要求1所述的方法，其中：
所述特定电压是检验参考电压；
所述第一电压充分高而足以接通所述组中已经受到一个或一个以上编程过程的所述一个或一个以上非易失性存储元件；且
所述第二电压低于所述第一电压。
4.根据权利要求1所述的方法，其中：
所述组的经连接的非易失性存储元件是作为共用NAND串的部分的NAND快闪存储器装置。
5.根据权利要求1所述的方法，其进一步包含：
将第三电压施加到作为所述特定非易失性存储元件的邻近者的非易失性存储元件。
6.根据权利要求1所述的方法，其进一步包含：
在所述检验操作之前编程所述特定非易失性存储元件。
7.根据权利要求1所述的方法，其中：
所述组中已经受到一个或一个以上编程过程的所述一个或一个以上非易失性存储元件位于所述特定非易失性存储元件的源极侧上；且
所述组中尚未受到编程过程的所述非易失性存储元件位于所述特定非易失性存储元件的漏极侧上。
8.根据权利要求1所述的方法，其中：
所述组的经连接的非易失性存储元件是作为共用NAND串的部分的多状态NAND快闪存储器装置。
9.根据权利要求1所述的方法，其中：
所述方法包括编程所述特定非易失性存储元件；
所述感测状况是读取操作的部分，所述读取操作是在所述编程所述特定非易失性存储元件之后但在完成编程所有所述组的经连接的非易失性存储元件之前执行的；且
所述第二电压低于所述第一电压。
10.根据权利要求9所述的方法，其中：
所述组中已经受到一个或一个以上编程过程的所述一个或一个以上非易失性存储元件的第一子集位于所述特定非易失性存储元件的源极侧上；
所述组中已经受到一个或一个以上编程过程的所述一个或一个以上非易失性存储元件的第二子集位于所述特定非易失性存储元件的漏极侧上；且
所述组中尚未受到编程过程的所述非易失性存储元件位于所述特定非易失性存储元件的所述漏极侧上。
11.一种非易失性存储系统，其包含：
一组经连接的非易失性存储元件；和
管理电路，其与所述组的经连接的非易失性存储元件通信，所述管理电路将特定电压施加到所述组中的特定非易失性存储元件，在将所述特定电压施加到所述特定非易失性存储元件的同时，所述管理电路将第一电压施加到所述组中自从所述组的上一擦除以来已经受到一个或一个以上编程过程的一个或一个以上非易失性存储元件，且将第二电压施加到所述组中自从擦除所述组以来尚未受到编程过程的两个或两个以上非易失性存储元件，所述管理电路感测与所述特定非易失性存储元件和所述特定电压相关的状况，所述管理电路编程所述组中自从所述上一相关擦除以来尚未受到编程过程的所述两个或两个以上非易失性存储元件，所述管理电路在所述编程之后对所述特定非易失性存储元件执行读取过程，所述感测状况的步骤在编程所述特定非易失性存储元件的同时作为检验过程的部分予以执行，通过将共用控制栅极电压施加到所述组中的所述一个或一个以上非易失性存储元件和所述组中的所述两个或两个以上非易失性存储元件，所述管理电路执行所述读取过程，所述第二电压不同于所述第一电压。
12.根据权利要求11所述的非易失性存储系统，其中：
所述第二电压低于所述第一电压。
13.根据权利要求11所述的非易失性存储系统，其中：
所述组的经连接的非易失性存储元件是作为共用NAND串的部分的NAND快闪存储器装置。
14.根据权利要求13所述的非易失性存储系统，其中：
所述第一电压充分高而足以接通所述组中已经受到一个或一个以上编程过程的所述一个或一个以上非易失性存储元件；
所述第二电压充分高而足以接通所述组中尚未受到编程过程的一个或一个以上非易失性存储元件；
所述第二电压低于所述第一电压。
15.根据权利要求13所述的非易失性存储系统，其中：
所述第一电压充分高而足以接通所述组中已经受到一个或一个以上编程过程的所述一个或一个以上非易失性存储元件；
所述第二电压充分高而足以接通所述组中尚未受到编程过程的一个或一个以上非易失性存储元件；且
所述第二电压低于所述第一电压。
16.根据权利要求15所述的非易失性存储系统，其中：
所述管理电路将第三电压施加到作为所述特定非易失性存储元件的邻近者的非易失性存储元件。
17.根据权利要求15所述的非易失性存储系统，其中：
所述组中已经受到一个或一个以上编程过程的所述一个或一个以上非易失性存储元件位于所述特定非易失性存储元件的源极侧上；且
所述组中尚未受到编程过程的所述非易失性存储元件位于所述特定非易失性存储元件的漏极侧上。
18.根据权利要求11所述的非易失性存储系统，其中：
所述感测状况是读取操作的部分，所述读取操作是在所述编程所述特定非易失性存储元件之后但在完成编程所有所述组的经连接的非易失性存储元件之前由所述管理电路予以执行；且
所述第二电压低于所述第一电压。
19.根据权利要求18所述的非易失性存储系统，其中：
所述组中已经受到一个或一个以上编程过程的所述一个或一个以上非易失性存储元件的第一子集位于所述特定非易失性存储元件的源极侧上；
所述组中已经受到一个或一个以上编程过程的所述一个或一个以上非易失性存储元件的第二子集位于所述特定非易失性存储元件的漏极侧上；且
所述组中尚未受到编程过程的所述非易失性存储元件位于所述特定非易失性存储元件的所述漏极侧上。
20.根据权利要求11所述的非易失性存储系统，其中：
所述管理电路包括控制器、状态机、命令电路、控制电路和解码器中的任一者或组合。
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