CN101427224A - 用于提供存储器定序提示的存储器集线器和方法 - Google Patents

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CN101427224A CNA2005800175058A CN200580017505A CN101427224A CN 101427224 A CN101427224 A CN 101427224A CN A2005800175058 A CNA2005800175058 A CN A2005800175058A CN 200580017505 A CN200580017505 A CN 200580017505A CN 101427224 A CN101427224 A CN 101427224A
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Abstract

一种存储器模块包括耦合至多个存储器设备的存储器集线器。存储器集线器还被耦合以便从系统控制器中接收包含存储器提示的存储器分组，所述存储器提示表示存储器设备的后续操作。所述存储器模块使用所述提示来调整存储器模块的操作，所述提示诸如是持续打开的页数或者待取出的高速缓存行。

Description

用于提供存储器定序提示的存储器集线器和方法
相关申请的交叉引用
本申请要求了于2004年3月29日申请的第10/812,950号、题目为“MEMORY HUB AND METHOD FOR PROVIDING MEMORYSEQUENCING HINTS”的美国专利申请的优先权，将其引入于此以供参考。
技术领域
本发明涉及计算机系统，具体而言，涉及一种具有存储器集线器的计算机系统，所述存储器集线器用于把若干个存储器设备耦合至处理器或者其它存储器访问设备。
背景技术
计算机系统使用诸如动态随机访问存储器(“DRAM”)设备之类的存储器设备来存储可由处理器访问的数据。这些存储器设备通常用作计算机系统中的系统存储器。在典型的计算机系统中，处理器通过处理器总线和存储器控制器与系统存储器通信。处理器发布存储器请求，其包括诸如读命令之类的存储器命令，以及用于指定要从中读取数据或者指令的位置的地址。存储器控制器使用命令和地址来生成适当的命令信号以及行地址和列地址，这些信号和地址被应用于系统存储器。响应于所述命令和地址，数据得以在系统存储器和处理器之间转送。存储器控制器通常是系统控制器的一部分，其还包括总线桥接电路，用于把处理器总线耦合至扩展总线，所述扩展总线诸如是PCI总线。
虽然存储器设备的运行速度已经不断地增加，但是运行速度方面的这种增加无法跟上处理器运行速度的增加。用于耦合处理器至存储器设备的存储器控制器的运行速度甚至增加地更慢。相对低速的存储器控制器和存储器设备限制了处理器和存储器设备之间的数据带宽。
除了处理器和存储器设备之间的带宽受限以外，计算机系统的性能也因等待时间问题而受到限制，所述等待时间问题增加了从系统存储器设备读取数据所需要的时间。更具体地说，当把存储器设备读命令耦合至诸如同步DRAM(“SDRAM”)设备之类的系统存储器设备时，只能在延迟若干个时钟周期以后再从SDRAM设备输出所读取的数据。因此，虽然SDRAM设备能够以高数据率同步输出突发数据；但是最初提供数据时的延迟会明显减缓使用这种SDRAM设备的计算机系统的运行速度。
用于缓和存储器等待时间问题的一种方法是：使用通过存储器集线器耦合至处理器的多个存储器设备。在存储器集线器体系结构中，把系统控制器或者存储器控制器耦合至若干个存储器模块，每个存储器模块均包括一个耦合至若干个存储器设备的存储器集线器。存储器集线器在控制器和存储器设备之间有效地路由存储器请求和响应。采用这种体系结构的计算机系统可以具有更高的带宽，这是因为处理器可以访问一个存储器设备，同时另一存储器设备可以响应先前的存储器访问。例如，处理器可以向系统中的存储器设备之一输出写数据，同时系统中的另一存储器设备可以准备向处理器提供读取的数据。
虽然使用存储器集线器的计算机系统可以提供优越的性能，但是由于多种原因，它们仍无法以最佳速度来运行。例如，即便存储器集线器可以向计算机系统提供更大的存储器带宽，但是它们仍受到上述类型的等待时间问题的影响。更具体地说，虽然处理器可以与一个存储器设备通信，同时另一存储器设备在准备转送数据，但是在来自一个存储器设备的数据可以被使用之前，有时还必需从另一个存储器设备中接收数据。如果从一个存储器设备中接收的数据可以被使用以前必须从另一个存储器设备接收数据，则等待时间问题会进一步减缓这种计算机系统的运行速度。
已经用于降低存储器设备中的等待时间的一种技术是：在执行的程序请求数据之前，从系统存储器中预取数据，即，读数据。通常，待预取的数据是根据先前取出的数据的模式来选择的。所述模式可以像地址序列那样简单，从地址序列中可以取出数据，由此在所执行的程序需要数据之前，能够从序列中的后续地址中取出该数据。当然，所述模式(也称为“跨距”)也可以更加复杂。
此外，即便存储器集线器可以向计算机系统提供更大的存储器带宽，但是它们仍受到吞吐量问题的影响。例如，在从存储单元的特定行中读取数据以前，通常，通过均衡阵列中的数位线来对阵列中的数位线预充电。然后，通过把所述行中的存储单元耦合至各个列中的数位线来打开所述特定行。然后，耦合在每一列中的数位线之间的各个读出放大器响应对应于各个存储单元中所存储的数据的电压变化。一旦已经打开所述行，就可以通过耦合数位线来把数据从打开行的每一列耦合至数据读取通路。因此，打开一个行(也称为页)只耗费有限的时间量，并且对存储器吞吐量进行限制。
最后，是否预取数据(以及要预取哪些数据)、是否预充电或者打开一个行，以及是否高速缓存所访问的数据的最佳判定可以随时间而改变，并且可以作为耦合至存储器集线器的处理器所执行的应用程序的功能而改变。
因此，需要这样一种计算机体系结构，其提供存储器集线器体系结构的优势，并且还最小化这种系统中普遍存在的等待时间和/或吞吐量问题，从而提供具有高带宽、高吞吐量和低等待时间的存储器设备。人们还期望，这种系统允许存储器集线器的操作随时间而改变。
发明内容
根据本发明的一个方面，提供了包括多个存储器设备和一个存储器集线器的存储器模块和方法。所述存储器集线器包含链路接口，诸如光学输入/输出端口，其接收用于访问所述存储器设备中的至少一个中的存储单元的存储器请求。所述存储器集线器还包含耦合至所述存储器设备的存储器设备接口，所述存储器设备接口用于把存储器请求耦合至存储器设备，以便访问所述存储器设备中的至少一个中的存储单元，并且用于响应于所述存储器请求中的至少一些来接收读数据。所述存储器集线器还被耦合至系统控制器，所述系统控制器用于生成存储器提示。所述存储器集线器还包含耦合至所述链路接口和存储器设备接口的存储器定序器。所述存储器定序器用于响应于从所述链路接口接收的存储器请求来把存储器请求耦合至存储器设备接口。所述存储器定序器还用于响应于存储器提示来动态调整可操作性。
附图说明
图1是根据本发明一个示例的计算机系统的方框图，其中多个存储器模块的每一个中均包括存储器集线器。
图2是根据本发明示例的用于图1的计算机系统的存储器集线器的方框图。
图3是根据本发明一个示例的写命令分组的示意图。
图4是根据本发明一个示例的读命令分组的示意图。
图5是根据本发明示例的用于图1的计算机系统的存储器集线器的方框图。
具体实施方式
图1中示出了根据本发明一个示例的计算机系统100。计算机系统100包括处理器104，用于执行各种计算功能，诸如运行特定软件以执行特定计算或者任务。处理器104包括处理器总线106，其通常包括地址总线、控制总线和数据总线。处理器总线106通常耦合至高速缓存108，正如前面提到的那样，高速缓存108通常是静态随机访问存储器(“SRAM”)。最后，处理器总线106耦合至系统控制器110，其有时还被称为“北桥”或者“存储器控制器”。
系统控制器110作为处理器104与各种其他部件的通信通路。更具体地说，系统控制器110包括图形端口，图形端口通常耦合至图形控制器112，图形控制器112又耦合至视频终端114。系统控制器110还耦合至一个或多个输入设备118，诸如键盘或者鼠标，以便允许操作者与计算机系统100进行接口。通常，计算机系统100还包括一个或多个输出设备120，诸如打印机，其经由系统控制器110耦合至处理器104。一个或多个数据存储设备124也通常经由系统控制器110耦合至处理器104，以允许处理器104存储数据或者从内部或外部存储介质(未示出)中检索数据。典型的存储设备124的示例包括硬盘和软盘、盒式磁带和光盘只读存储器(CD-ROM)。
系统控制器110耦合至若干个存储器模块130a，b...n，这些存储器模块充当计算机系统100的系统存储器。存储器模块130最好经由高速链路134耦合至系统控制器110，高速链路134可以是光学或者电学通信通路，或者可以是其它类型的通信通路。高速链路134可以是双向链路，或者它可以包括两个独立的双向链路，其中之一用于把来自系统控制器110的信号耦合至存储器模块130，另一条用于把来自存储器模块130的信号耦合至系统控制器110。在高速链路134实现为光学通信通路的情况下，光学通信通路例如可以具有一条或多条光纤的形式。在此情况下，系统控制器110和存储器模块将包括耦合至光学通信通路的光学输入/输出端口或者独立的输入和输出端口。所示出的存储器模块130按照点对点耦合布局方式耦合至系统控制器110，其中使用独立的高速链路134段来把每一个存储器模块130相互耦合或者将它们耦合至系统控制器110。然而，可以理解的是，还可以使用其他拓扑结构，诸如多点布局，其中把单个高速链路(未示出)耦合至所有存储器模块130。还可以使用交换拓扑结构，其中系统控制器110经由交换机(未示出)被选择性地耦合至每个存储器模块130。对于本领域普通技术人员来说显而易见的是，还可以使用其它拓扑结构。
高速链路134充当用于在系统控制器110和存储器模块之间传送命令、地址和数据信号的通路。可以假定所述命令、地址和数据信号具有各种格式。然而，在图1中所示的实施例中，所述命令、地址和写数据信号全部被嵌入在存储器分组中，所述存储器分组从系统控制器100被发送至存储器模块130。包含读数据信号的存储器分组被嵌入在从存储器模块130耦合至系统控制器110的分组中。
每个存储器模块130均包括存储器集线器140，用于控制对32个存储器设备148的访问，在图1所示的例子中，所述存储器设备是同步动态随机访问存储器(“SDRAM”)设备。然而，还可以使用更少或者更多的存储器设备148，并且当然还可以使用不同于SDRAM设备的存储器设备。在图1所示的示例中，存储器集线器140在高速链路134上的4条独立的存储器通道149上通信。在此例子中，虽然在图1中未示出，但是提供了均用于从一个存储器通道149接收数据的4个存储器集线器控制器128。然而，还可以使用更少或更多的存储器通道149。把存储器集线器140经由总线系统150耦合至每个系统存储器设备148，所述总线系统通常包括控制总线、地址总线和数据总线。
图2中示出了根据本发明实施例的存储器集线器200。存储器集线器200可以被图1的存储器集线器140所代替。图2中所示的存储器集线器200被耦合至四个存储器设备240a-d，在本示例中，所述存储器设备是传统的SDRAM设备。在可替代的实施例中，存储器集线器200耦合至四个不同的存储器设备库，而不仅仅是四个不同的存储器设备240a-d，每个库通常具有多个存储器设备。然而，出于提供示例的目的，当前的描述将参照耦合至四个存储器设备240a-d的存储器集线器200做出。可以理解的是，对存储器集线器200进行必要的修改以便容纳多个存储器库在本领域普通技术人员的知识范围内。
存储器集线器200中还包括有链路接口210a-d和212a-d，用于把其上具有存储器集线器200的存储器模块分别耦合至第一高速数据链路220和第二高速数据链路222。如先前针对图1所论述的那样，高速数据链路220、222可以使用光学或电学通信通路或者其它类型的通信通路来实现。链路接口210a-d、212a-d是传统的，并且包括用来转送往返于高速数据链路220、222的数据、命令和地址信息的电路。众所周知，这种电路包括所属技术领域已知的发射器和接收器逻辑。可以理解的是，本领域普通技术人员足以了解如何修改链路接口210a-d、212a-d以使其可供特定类型的通信通路使用，并且对链路接口210a-d、212a-d的这种修改可以在不脱离本发明的范围的情况下做出。例如，如果使用光学通信通路来实现高速数据链路220、222，那么链路接口210a-d、212a-d将包括光学输入/输出端口，其可以把经由光学通信通路耦合的光信号转换为电信号。
链路接口210a-d、212a-d经由多条总线和信号线路(由总线214表示)耦合至交换机260。总线214是传统的，并且包括写数据总线和读数据总线，不过作为选择，还可以提供单个双向数据总线来经由链路接口210a-d、212a-d沿双向耦合数据。本领域普通技术人员可以理解，以举例的方式提供了总线214，并且总线214可以包括更少或更多条信号线路，诸如还包括请求线路和侦听线路，这些线路可用来保持高速缓存相关性。
链路接口210a-d、212a-d包括允许存储器集线器200在具有各种配置的系统存储器中得以连接的电路。例如，如图1所示，可以通过把每一个存储器模块130经由链路接口210a-d或者212a-d耦合至另一存储器模块130或者存储器集线器控制器128，来实现点到点布局。由于多种原因，此类互连提供了处理器104和存储器集线器200之间的更好的信号耦合，所述原因包括电容相对较低、用于反映信号的线路不连续性相对较少并且信号通路相对较短。作为选择，可以通过串联耦合存储器模块来实现多点或者菊花链配置。例如，链路接口210a-d可用于耦合第一存储器模块，而链路接口212a-d可用于耦合第二存储器模块。存储器模块将经由一组链路接口耦合到处理器或者系统控制器，并且经由另一组链路接口进一步耦合至其它存储器模块。在本发明的一个实施例中，存储器模块的存储器集线器200根据多点布局耦合至处理器。
交换机260还被耦合至四个存储器接口270a-d，所述存储器接口又分别耦合至系统存储器设备240a-d。通过为每个系统存储器设备240a-d分别提供分离的和独立的存储器接口270a-d，存储器集线器200可避免总线或者存储器库冲突，这些冲突通常发生在单通道存储器体系结构中。经由多条总线和信号线路(由总线274表示)把交换机260耦合至每一个存储器接口。总线274包括写数据总线、读数据总线和请求线路。然而，应该理解的是，作为选择，也可以使用单个双向数据总线来代替分离的写数据总线和读数据总线。另外，总线274可以包括比先前所描述的那些更多或更少数目的信号线路。
在本发明的实施例中，每一个存储器接口270a-d特别适用于与其耦合的系统存储器设备240a-d。更具体地说，每一个存储器接口270a-d特别适用于提供并且接收由与其耦合的系统存储器设备240a-d分别接收和生成的特定信号。此外，存储器接口270a-d能够与系统存储器设备240a-d以不同的时钟频率操作。因此，存储器接口270a-d使处理器104避免改变，这种改变会出现在存储器集线器230和耦合至存储器集线器200的存储器设备240a-d之间的接口处，并且其提供了一种使存储器设备240a-d可以与其接口的更加受控的环境。
耦合链路接口210a-d、212a-d和存储器接口270a-d的交换机260可以是任何各式各样的常规交换机或者是以后开发的交换机。例如，交换机260可以是能使链路接口210a-d、212a-d和存储器接口270a-d以各种布局相互耦合的横杆交换机。交换机260也可以是一组多路复用器，其不提供与横杆交换机的连接性相同的水平，然而却能够把链路接口210a-d、212a-d的某些或者全部耦合至每一个存储器接口270a-d。交换机260还可以包括判优逻辑(未示出)，用于确定哪些存储器访问应该接收超过其它存储器访问的优先级。执行此功能的总线判优对于本领域技术人员而言是公知的。
进一步参照图2，每一个存储器接口270a-d均包括各自的存储器控制器280、各自的写缓冲器282和各自的高速缓存单元284。存储器控制器280通过向与其耦合的系统存储器设备240a-d提供控制、地址和数据信号并且从与其耦合的系统存储器设备240a-d接收数据信号，来执行与常规存储器控制器相同的功能。写缓冲器282和高速缓存单元284包括缓冲器和高速缓存的标准组件，包括标记存储器、数据存储器、比较器等等，如本领域众所周知的那样。用于写缓冲器282和高速缓存单元284的存储器设备可以是DRAM设备、静态随机访问存储器(“SRAM”)设备、其它类型的存储器设备或者是所有上述三种设备的组合。此外，这些存储器设备的任一或者所有以及用于高速缓存单元284的其它组件可以是嵌入式的或者是独立设备。
在服务于读请求的同时，每一个存储器接口270a-d中的写缓冲器282用来存储写请求。在这种系统中，处理器104能向系统存储器设备240a-d发布写请求，即使写请求被引导于其中的存储器设备正忙于先前的写或读请求。使用这种方法，由于当服务于后续读请求时可以把早先的写请求存储在写缓冲器282中，所以存储器请求能够无序服务。缓冲写请求以便允许读请求得以服务的能力极大地降低了存储器读等待时间，这是因为无论其年月日次序如何，读请求都被给予第一优先级。例如，可以把交替有读请求的一系列写请求存储在写缓冲器282中，以便允许以流水线方式服务读请求后以流水线方式服务存储的写请求。因此，把写请求耦合至存储器设备270a-d并随后把读请求耦合至存储器设备270a-d以交替写请求和读请求之间的漫长的调整时间得以避免。
如果最近从存储器设备240a-d中读取过或者向其中写入过数据，那么在每一个存储器接口270a-d中使用高速缓存单元284能够使处理器104响应于指向各自的系统存储器设备240a-d的读指令来接收数据，而无需等待存储器设备240a-d提供这种数据。由此，高速缓存单元284减少了系统存储器设备240a-d的读取等待时间，使计算机系统的存储器带宽最大化。同样，处理器104可以在高速缓存单元284中存储写数据，然后执行其它功能，而同一存储器接口270a-d中的存储器控制器280把写数据从高速缓存单元284转送至与其耦合的系统存储器设备240a-d。
存储器集线器200中还包括经由诊断总线292耦合至交换机260的嵌入式自测(BIST)和诊断引擎290。诊断引擎290还耦合至维护总线296，诸如系统管理总线(SMBus)或者符合联合测试行动小组(JointTest Action Group，JTAG)和IEEE 1149.1标准的维护总线。SMBus和JTAG标准都是本领域普通技术人员所公知的。通常，维护总线296向用户提供对诊断引擎290的访问以便执行存储器通道和链路的诊断。例如，所述用户可以把独立的PC主机经由维护总线296耦合以便进行诊断测试或者监控存储器系统的操作。通过使用维护总线296来访问诊断测试结果，如先前论述的那样，可以避免与测试探头的使用有关的问题。将理解的是，在不脱离本发明的范围的情况下，可以根据常规总线标准来修改维护总线296。将进一步理解的是，在采用了这种标准维护总线的地方，诊断引擎290应该适应维护总线296的标准。例如，在使用了这种维护总线的地方，诊断引擎应该具有符合JTAG总线标准的维护总线接口。
存储器集线器200中还包括经由总线288耦合至交换机260的DMA引擎286。DMA引擎286使存储器集线器200能把数据块从系统存储器中的一个位置移动到系统存储器中的另一位置，而无需处理器104的介入。总线288包括多条常规的总线线路和信号线路，诸如地址、控制、数据总线等等，用于处理系统存储器中的数据转送。DMA引擎286可以实现本领域普通技术人员众所周知的常规DMA操作。DMA引擎286能够读取系统存储器中的链路表，以便在没有处理器介入的情况下执行DMA存储器操作，从而使得处理器104和带宽受限系数总线不用执行所述存储器操作。DMA引擎286还可以包括用于适应对多通道、例如对每个系统存储器设备240a-d的DMA操作的电路。这种多通道DMA引擎在所属领域是公知的，并且可以使用常规的技术来实现。
诊断引擎290和DMA引擎286最好是存储器集线器200中的嵌入电路。然而，耦合至存储器集线器200的独立诊断引擎和独立DMA设备也包括在本发明的范围内。
如上所述，所述命令、地址和数据信号最好在存储器集线器控制器128和存储器模块130之间以存储器分组的形式耦合。根据本发明的一个实施例，作为表示所期待的存储器模块130的未来性能的比特的“提示”被嵌入在存储器分组中，并且被耦合至存储器模块130中的一个或多个存储器集线器140。所述一个或多个提示修改一个或多个存储器集线器140的行为，如下面更加详细说明的那样。特别的是，所述提示根据控制器128所获知或者估计的信息来修改存储器定序。例如，控制器128可以访问诸如存储器请求方或地址跨距之类的寻址信息。
在寻址提示的一个示例中，控制器128传递这样一个命令，即：把集线器140置于页模式并且识别多个页以保持打开。在另一示例中，控制器128提供与预取相关的提示——诸如将跟随1、2或者4个高速缓存行。在又一示例中，控制器128向集线器140传递跨距——诸如跳过接下来的1、2或者4个高速缓存行。在另一提示示例中，控制器128可以表明是否把特定的高速缓存行放在集线器高速缓存中。当然，还可以使用其它提示，或者具有所述提示的其它具体信息。
图3描述了包括提示301的写指令分组300。写指令分组300由控制器128生成并且被传递至集线器140。分组300包括提示301和命令码302。写指令分组300还包括写数据310、写地址信息305，并且可以包括其它信息，诸如标记311、跨距312、保留区313、长度314和错误检查信息315。
图4描述了包括提示351的读指令分组350。读指令分组350由控制器128生成并且被传递至集线器140。分组350包括提示351和命令码352。读指令分组350还包括读地址信息355，并且可以包括其它信息，诸如标记361、跨距362、保留区363、长度364和错误检查信息365。
诸如分组300和350的读和写命令分组被发送给集线器140。图5中示出了集线器140用于接收分组300和/或350的一种实现方式。从输入链路400接收读或写分组。请求解码器405接收所述分组并且解码所述请求和任何提示，将其提供给请求队列410。请求解码器405还解码读地址，并且把读地址提供给比较器415。写缓冲器队列420还从输入链路400接收分组，并且把写地址提供给比较器415。比较器415把读地址和写地址进行比较，并且通知请求队列410任何写冲突。如果请求队列410识别出读缓冲器命中，那么它访问预取缓冲器425以便满足所述请求。把请求和提示提供给连接至存储器接口435的存储器定序器430。存储器定序器430对任何提示信息进行动作，并且经由存储器接口435发送请求。如果适合，那么存储器读数据被耦合到预取缓冲器425中以便存储。
根据先前描述将理解的是，虽然已经出于举例说明的目的在此描述了本发明的具体实施例，但是在不偏离本发明的精神和范围的情况下可以做出各种修改。因此，本发明应当只受限于所附的权利要求书。

Claims (42)

1、一种存储器模块，包括：
多个存储器设备；和
耦合至所述存储器设备的存储器集线器，所述存储器集线器包括：
链路接口，其接收对于访问所述存储器设备中的至少一个中的存储器单元的存储器请求，所述存储器请求中的至少一些包括相应的存储器提示，所述存储器提示提供与所述存储器设备的后续操作有关的信息；
耦合至所述存储器设备和所述链路接口的存储器设备接口，所述存储器设备接口用于把存储器请求耦合至存储器设备，以访问所述存储器设备中的至少一个中的存储器单元，并且用于响应于所述存储器请求中的至少一些来接收读数据；以及
耦合至所述链路接口和所述存储器设备接口的存储器定序器，所述存储器定序器用于响应于从所述链路接口接收的存储器请求把存储器请求耦合至所述存储器设备接口，所述存储器定序器还用于响应于所述存储器提示来动态调整所述存储器设备的可操作性。
2、如权利要求1所述的存储器模块，其中所述链路接口包括光学输入/输出端口。
3、如权利要求1所述的存储器模块，其中所述提示中的至少一个包括把所述存储器设备设置于页模式的信号。
4、如权利要求3所述的存储器模块，其中所述提示中的至少一个包括数个页保持打开。
5、如权利要求1所述的存储器模块，其中所述提示中的至少一个包括预取提示。
6、如权利要求1所述的存储器模块，其中所述提示中的至少一个包括将要发送的数个高速缓存行。
7、如权利要求1所述的存储器模块，其中所述提示中的至少一个包括表示将要从中取出数据的地址的序列的跨距。
8、如权利要求1所述的存储器模块，其中所述提示中的至少一个包括数个要跳过的高速缓存行。
9、如权利要求1所述的存储器模块，其中所述存储器设备包括动态随机访问存储器设备。
10、如权利要求1所述的存储器模块，还包括耦合至所述链路接口和所述存储器定序器的请求解码器，所述请求解码器用于解码所述存储器请求中的提示。
11、一种存储器集线器，包括：
链路接口，其接收对于访问所述存储器设备中的至少一个中的存储器单元的存储器请求，所述存储器请求中的至少一些包括相应的存储器提示，所述存储器提示提供与所述存储器设备的后续操作有关的信息；
耦合至所述存储器设备的存储器设备接口，所述存储器设备接口用于把存储器请求耦合至存储器设备，以访问所述存储器设备中的至少一个中的存储器单元，并且用于响应于所述存储器请求中的至少一些来接收读数据；以及
耦合至所述链路接口和所述存储器设备接口的存储器定序器，所述存储器定序器用于响应于从所述链路接口接收的存储器请求把存储器请求耦合至所述存储器设备接口，所述存储器定序器还用于响应于所述存储器提示来动态调整所述存储器设备的可操作性。
12、如权利要求11所述的存储器集线器，其中所述链路接口包括光学输入/输出端口。
13、如权利要求11所述的存储器集线器，其中所述提示中的至少一个包括把所述存储器设备设置于页模式的信号。
14、如权利要求13所述的存储器集线器，其中所述提示中的至少一个包括数个页保持打开。
15、如权利要求11所述的存储器集线器，其中所述提示中的至少一个包括预取提示。
16、如权利要求11所述的存储器集线器，其中所述提示中的至少一个包括将要发送的数个高速缓存行。
17、如权利要求11所述的存储器集线器，其中所述提示中的至少一个包括表示从中将要取出数据的地址的序列的跨距。
18、如权利要求11所述的存储器集线器，其中所述提示中的至少一个包括数个要跳过的高速缓存行。
19、如权利要求11所述的存储器集线器，其中所述存储器设备包括动态随机访问存储器设备。
20、如权利要求12所述的存储器集线器，还包括耦合至所述链路接口和所述存储器定序器的请求解码器，所述请求解码器用于解码所述提示。
21、一种计算机系统，包括：
中央处理单元(“CPU”)；
耦合至所述CPU的系统控制器，所述系统控制器具有输入端口和输出端口；
经由所述系统控制器耦合至所述CPU的输入设备；
经由所述系统控制器耦合至所述CPU的输出设备；
经由所述系统控制器耦合至所述CPU的存储设备；
多个存储器模块，每个存储器模块包括：
多个存储器设备；以及
耦合至所述系统控制器和所述存储器设备的存储器集线器，所述存储器集线器包括：
链路接口，其从所述系统控制器接收对于访问所述存储器设备中的至少一个中的存储器单元的存储器请求，所述存储器请求中的至少一些包括相应的存储器提示，所述存储器提示提供与所述存储器设备的后续操作有关的信息；
耦合至所述存储器设备和所述链路接口的存储器设备接口，所述存储器设备接口用于把存储器请求耦合至存储器设备，以访问所述存储器设备中的至少一个中的存储器单元，并且用于响应于所述存储器请求中的至少一些来接收读数据；以及
耦合至所述链路接口和所述存储器设备接口的存储器定序器，所述存储器定序器用于响应于从所述链路接口接收的存储器请求把存储器请求耦合至所述存储器设备接口，所述存储器定序器还用于响应于所述存储器提示来动态调整所述存储器设备的可操作性。
22、如权利要求21所述的存储器系统，其中所述链路接口包括光学输入/输出端口。
23、如权利要求21所述的存储器系统，其中由所述系统控制器产生的所述提示中的至少一个包括把所述存储器设备设置于页模式的信号。
24、如权利要求21所述的存储器系统，其中由所述系统控制器产生的所述提示中的至少一个包括数个页保持打开。
25、如权利要求21所述的存储器系统，其中由所述系统控制器产生的所述提示中的至少一个包括预取提示。
26、如权利要求21所述的存储器系统，其中所述提示中的至少一个包括将要从所述系统控制器发送的数个高速缓存行。
27、如权利要求21所述的存储器系统，其中由所述系统控制器产生的所述提示中的至少一个包括表示从中将要取出数据的地址的序列的跨距。
28、如权利要求21所述的存储器系统，其中所述提示中的至少一个包括数个要跳过的高速缓存行。
29、如权利要求21所述的存储器系统，其中所述存储器设备包括动态随机访问存储器设备。
30、如权利要求21所述的存储器系统，还包括耦合至所述链路接口和所述存储器定序器的请求解码器，所述请求解码器用于解码所述提示。
31、一种用于调整包含多个存储器设备的存储器模块中的存储器定序的方法，包括：
生成对于访问位于所述存储器模块上的存储器设备的存储器请求，所述存储器请求中的至少一些包括存储器提示；提供与所述存储器设备的后续操作有关的信息；
在所述存储器模块接收所述存储器请求；
根据所述存储器提示来调整存储器模块的可操作性；并且
响应于所接收的存储器请求把所述存储器请求耦合至所述存储器设备。
32、如权利要求31所述的方法，其中根据所述存储器提示来调整所述存储器模块的可操作性的动作包括根据所述存储器提示来调整存储器定序器的可操作性。
33、如权利要求31所述的方法，其中根据所述存储器提示来调整所述存储器模块的可操作性的动作包括根据所述存储器提示来调整所述存储器设备的可操作性。
34、如权利要求31所述的方法，其中把所述存储器请求耦合至所述存储器设备的动作包括经由包括光学输入/输出端口的链路接口来耦合所述存储器请求。
35、如权利要求31所述的方法，其中调整所述存储器模块的可操作性的动作包括把所述存储器设备设置于页模式。
36、如权利要求31所述的方法，其中调整所述存储器模块的可操作性的动作包括保持数个页打开。
37、如权利要求31所述的方法，其中由系统控制器生成的提示包括预取提示。
38、如权利要求31所述的方法，其中由系统控制器生成的提示包括将要发送的数个高速缓存行。
39、如权利要求31所述的方法，其中由系统控制器生成的提示包括表示将要从中取出数据的地址的序列的跨距。
40、如权利要求31所述的方法，其中所述提示包括数个要跳过的高速缓存行。
41、如权利要求31所述的方法，其中所述存储器设备包括动态随机访问存储器设备。
42、如权利要求31所述的方法，还包括利用请求解码器来解码所述提示。
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