CN101431082B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的目的在于不用复杂的工艺、器件就能制造具有所要求特性的薄膜晶体管。其目的还在于，通过对薄膜晶体管的特性进行精密、自由的控制，提供一种能以低成本高合格率来制造可靠性高电特性好的半导体器件的技术。本发明的薄膜晶体管，在被栅极电极层覆盖的半导体层的源极区域侧或漏极区域侧制作低浓度的掺杂区域。低浓度掺杂区域是通过将栅极电极层作为掩膜，对着半导体层表面斜着进行掺杂而形成的。因而，能进行薄膜晶体管的精细特性的控制。

Description

半导体器件及其制造方法
本发明申请是申请人于2005年6月14日提交的，申请号为200510079030.7，发明名称为“半导体器件及其制造方法”的发明专利申请的分案申请。
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
用于半导体器件的薄膜晶体管根据该半导体器件的目的或功能的不同，所要求的特性也不一样。为了满足其要求，重要的是控制薄膜晶体管的特性，这里研究了制造具有与使用目的相符的特性的薄膜晶体管用的技术(参照例如专利文献1)。
在专利文献1中，利用侧壁形成具备LDD(Lightly Doped Drain)结构的掺杂区域的薄膜晶体管，来减小薄膜晶体管截止时的泄漏电流。
[专利文献1]
特开平9-27624号公报
发明内容
本发明的目的在于不用复杂的工艺、器件就能制造具有所要求特性的薄膜晶体管。其目的还在于，通过对薄膜晶体管的特性进行精密、自由的控制，提供一种能以低成本高合格率来制造可靠性高电特性好的半导体器件的技术。
本发明的薄膜晶体管，在被栅极电极层覆盖的半导体层的源极区域侧或漏极区域侧制作低浓度的掺杂区域。低浓度掺杂区域是通过将栅极电极层作为掩膜，对着半导体层表面斜着进行掺杂而形成的。因而，如在半导体层上形成包含使其成为与该薄膜晶体管的导电型不同的导电型的杂质元素的掺杂区域，就能进行薄膜晶体管的精细特性的控制。而且，通过照射激光来进行半导体膜的晶体化，通过沿激光的扫描方向形成拉得很长的单晶的晶粒，至少能形成基本上没有妨碍薄膜晶体管的载流子移动的晶粒界面的半导体膜。而且，本发明的半导体器件通过在源极区域和漏极区域形成硅化物(金属硅化物)，使源极区域和漏极区域为低阻抗区，以提高半导体器件的电特性，以便快速动作。
还有，本说明书中的半导体器件，是指利用半导体特性能得到所要求的功能的器件。采用本发明能制造多层布线层、ID芯片等的半导体器件。
采用本发明能制造显示装置。在能采用本发明的显示装置中有以下显示装置：将发现称为电子荧光(以下也称为[EL])的发光的有机物、或包含有机物和无机物的混合物的介质和介于电极间的发光元件及TFT连接的发光显示装置、或具有液晶材料的液晶元件作为显示元件使用的液晶显示装置等。
本发明的一种半导体器件，在半导体层上有栅极绝缘层，半导体层有沟道形成区域、源极区域、漏极区域、以及在沟道形成区域与源极区域之间有掺杂区域，沟道形成区域与漏极区域连接设置，在沟道形成区域和掺杂区域上经栅极绝缘层有栅极电极层，在源极区域和漏极区域的表面有硅化物。
本发明的一种半导体器件，在半导体层上有栅极绝缘层，上述半导体层有沟道形成区域、源极区域、漏极区域、以及在上述沟道形成区域与上述漏极区域之间的掺杂区域，上述沟道形成区域与上述源极区域连接设置，在上述沟道形成区域和上述掺杂区域上经上述栅极绝缘层有栅极电极层，
本发明的一种半导体器件，在半导体层上有栅极绝缘层，半导体层有沟道形成区域、源极区域以及漏极区域，在沟道形成区域与源极区域之间有第1掺杂区域、在源极区域与第1掺杂区域之间有第2掺杂区域，在漏极区域与沟道形成区域之间有第3掺杂区域，沟道形成区域与第3掺杂区域连接设置，在沟道形成区域和第1掺杂区域上经栅极绝缘层有栅极电极层，在源极区域和漏极区域的表面有硅化物，在第2掺杂区域、第3掺杂区域、源极区域以及漏极区域有使其成为一种导电型的杂质元素，第2掺杂区域和第3掺杂区域的使其成为一种导电型的元素的浓度低于源极区域和漏极区域的使其成为一种导电型的杂质元素的浓度。
本发明的一种半导体器件，在半导体层上有栅极绝缘层，半导体层有沟道形成区域、源极区域以及漏极区域，在沟道形成区域与漏极区域之间有第1掺杂区域、在源极区域与沟道形成区域之间有第2掺杂区域，沟道形成区域与第2掺杂区域连接设置，在漏极区域与第1掺杂区域之间有第3掺杂区域，在沟道形成区域和第1掺杂区域上经栅极绝缘层有栅极电极层，在源极区域和漏极区域的表面有硅化物，在第2掺杂区域、第3掺杂区域、源极区域以及漏极区域有使其成为一种导电型的杂质元素，第2掺杂区域和第3掺杂区域的使其成为一种导电型的元素的浓度低于源极区域和漏极区域的使其成为一种导电型的杂质元素的浓度。
本发明的一种半导体器件，在第1半导体层和第2半导体层上有栅极绝缘层，第1半导体层有第1沟道形成区域、第1源极区域及第1漏极区域，第2半导体层有第2沟道形成区域、第2源极区域及第2漏极区域，在第1沟道形成区域与第1源极区域之间有第1掺杂区域，在第2沟道形成区域与第2漏极区域之间有第2掺杂区域，第1沟道形成区域与第1漏极区域连接设置，第2沟道形成区域与第2源极区域连接设置，在第1沟道形成区域和第1掺杂区域上经栅极绝缘层有第1栅极电极层，在第2沟道形成区域和第2掺杂区域上经栅极绝缘层有第2栅极电极层，在第1源极区域、第2源极区域、第1漏极区域以及第2漏极区域的表面有硅化物。
Figure G2008101843146D0003173643QIETU
本发明的一种半导体器件的制造方法是，在绝缘表面上形成非晶质半导体膜，向非晶质半导体膜照射激光以形成晶体性半导体膜，对晶体性半导体膜制作布线图案以形成半导体层，在半导体层上形成栅极绝缘层，在栅极绝缘层上形成栅极电极层，将栅极电极层作为掩模，在半导体层上，对着半导体层表面斜着从一个方向添加使其成为第1种导电型的杂质元素以形成第1掺杂区域，将栅极电极层作为掩模，在半导体层上，对着半导体层表面垂直地添加使其成为第2种导电型的杂质元素以形成第2掺杂区域、第3掺杂区域、第4掺杂区域、以及沟道形成区域，在栅极电极层的侧面形成侧壁结构的绝缘层，将栅极电极层和侧壁结构的绝缘层作为掩模，去除半导体层上的第3掺杂区域和第4掺杂区域上的栅极绝缘层，将栅极电极层和侧壁结构的绝缘层作为掩模，在半导体层上，对着半导体层表面垂直地添加使其成为第3种导电型的杂质元素以形成源极区域、与源极区域连接的第5掺杂区域、漏极区域、以及与漏极区域连接的第6掺杂区域，在源极区域和漏极区域形成硅化物，第5掺杂区域和第6掺杂区域的具有第2种导电型的杂质元素和使其成为第3种导电型的杂质元素的浓度低于源极区域和漏极区域的具有第2种导电型的杂质元素和使其成为第3种导电型的杂质元素的浓度，第2掺杂区域形成在沟道形成区域与第5掺杂区域之间的，被栅极电极层覆盖的半导体层中，第6掺杂区域与沟道形成区域连接形成。
本发明的一种半导体器件的制造方法是，在绝缘表面上形成非晶质半导体膜，向非晶质半导体膜照射激光以形成晶体性半导体膜，对晶体性半导体膜制作布线图案以形成半导体层，在半导体层上形成栅极绝缘层，在栅极绝缘层上形成栅极电极层，将栅极电极层作为掩模，在半导体层上，对着半导体层表面斜着从一个方向添加使其成为第1种导电型的杂质元素以形成第1掺杂区域，将栅极电极层作为掩模，在半导体层上，对着半导体层表面垂直地添加使其成为第2种导电型的杂质元素以形成第2掺杂区域、第3掺杂区域、第4掺杂区域、以及沟道形成区域，在栅极电极层的侧面形成侧壁结构的绝缘层，将栅极电极层和侧壁结构的绝缘层作为掩模，去除半导体层上的第3掺杂区域和第4掺杂区域上的栅极绝缘层，将栅极电极层和侧壁结构的绝缘层作为掩模，在半导体层上，对着半导体层表面垂直地添加使其成为第3种导电型的杂质元素以形成源极区域、与源极区域连接的第5掺杂区域、漏极区域、以及与漏极区域连接的第6掺杂区域，在源极区域和漏极区域形成硅化物，第5掺杂区域和第6掺杂区域的具有第2种导电型的杂质元素和使其成为第3种导电型的杂质元素的浓度低于源极区域和漏极区域的具有第2种导电型的杂质元素和使其成为第3种导电型的杂质元素的浓度，第2掺杂区域形成在沟道形成区域与第6掺杂区域之间的，被栅极电极层覆盖的半导体层中，第5掺杂区域与沟道形成区域连接形成。
本发明的一种半导体器件的制造方法是，在绝缘表面上形成非晶质半导体膜，向非晶质半导体膜照射激光以形成晶体性半导体膜，对晶体性半导体膜制作布线图案以形成第1半导体层和第2半导体层，在第1半导体层和第2半导体层上形成栅极绝缘层，在栅极绝缘层上形成第1栅极电极层和第2栅极电极层，将第1栅极电极层和第2栅极电极层作为掩模，在第1半导体层和第2半导体层上，对着第1半导体层表面和第2半导体层表面斜着从一个方向添加使其成为第1种导电型的杂质元素在第1半导体层上形成第1掺杂区域，在第2半导体层上形成第2掺杂区域，将第1栅极电极层和第2栅极电极层作为掩模，在第1半导体层和第2半导体层上，对着第1半导体层表面和第2半导体表面垂直地添加使其成为第2种导电型的杂质元素在第1半导体层上形成第3掺杂区域、第1源极区域、第1漏极区域以及第1沟道形成区域，在第2半导体层上形成第4掺杂区域、第2源极区域、第2漏极区域以及第2沟道形成区域，在第1源极区域、第2源极区域、第1漏极区域以及第2漏极区域的表面形成硅化物，形成与硅化物连接的第1源极电极层、第2源极电极层、第1漏极电极层以及第2漏极电极层，第3掺杂区域形成在第1沟道形成区域与第1源极区域之间的，被第1栅极电极层覆盖的第1半导体层中，第4掺杂区域形成在第2沟道形成区域与第2漏极区域之间的，被第2栅极电极层覆盖的第2半导体层中，第1漏极区域与第1沟道形成区域连接形成，第2源极区域与第2沟道形成区域连接形成。
根据本发明，不用复杂的工艺、装置就能制造具有所要求特性的薄膜晶体管。而且，通过对薄膜晶体管的特性进行精密、自由的控制，能以低成本高合格率来制造可靠性高电特性好的半导体器件。
附图说明
图1是说明本发明用的图。
图2是说明本发明用的图。
图3是说明本发明用的图。
图4是说明本发明的半导体器件的制造方法用的图。
图5是说明本发明的半导体器件的制造方法用的图。
图6是说明本发明的半导体器件的制造方法用的图。
图7是说明本发明的半导体器件的制造方法用的图。
图8是说明本发明的半导体器件的制造方法用的图。
图9是说明本发明的半导体器件的制造方法用的图。
图10是说明本发明的半导体器件的制造方法用的图。
图11是说明本发明的半导体器件的制造方法用的图。
图12是说明本发明的半导体器件的制造方法用的图。
图13是说明本发明的半导体器件的制造方法用的图。
图14是说明本发明的半导体器件的制造方法用的图。
图15是说明本发明的半导体器件的制造方法用的图。
图16是说明本发明的半导体器件的制造方法用的图。
图17是表示本发明的半导体器件的立体图。
图18是本发明的半导体器件的剖面图。
图19是表示本发明的半导体器件结构的方框图。
图20是表示本发明的半导体器件结构的方框图。
图21是表示使用本发明的半导体器件的应用例的示意图。
图22是表示使用本发明的半导体器件的应用例的示意图。
图23是用于模拟实验的模式图和结果图。
图24是用于模拟实验的模式图和结果图。
图25是用于模拟实验的模式图和结果图。
图26是用于模拟实验的模式图和结果图。
图27是Lov定义的示意图。
图28是表示半导体层的横方向和纵方向的杂质元素浓度分布的示意图。
图29是说明本发明的半导体器件的制造方法用的图。
图30是表示本发明的半导体器件结构的方框图。
图31是说明本发明的半导体器件的制造方法用的图。
图32是说明本发明的半导体器件的制造方法用的图。
图33是在本发明能使用的掺杂装置的简要图。
图34是说明本发明的概要用的图。
图35是在本发明能使用的掺杂装置的简要图。
具体实施方式
以下，使用附图来详细说明本发明的实施方式。但是，本发明不限于以下的说明，对于本领域的技术人员来说，很容易理解不脱离本发明的宗旨和范围对其方式和详细内容能作各种各样的变更。因而，本发明不是限于以下所示的实施方式的内容而作的解释。还有，在以下说明的本发明的结构中，对相同部分或具有相同功能的部分在不同的附图间共用相同的标号，其重复说明省略。
(实施方式1)
使用图1至图3来说明本实施方式的薄膜晶体管的制造方法。
在具有绝缘表面的衬底100的上面，采用溅射法，PVD法(Physical VaporDeposition)、低压CVD法(LPCVD法)、或等离子CVD法等的CVD法(ChemicalVapor Deposition)等使用氧氮化硅膜(SiNO)形成厚为10～200nm(最好为50～100nm)的底膜101a，使用氧氮化硅膜(SiON)层叠成厚为50～200nm(最好为100～150nm)的底膜101b作为底膜。在本实施方式中，使用等离子CVD法形成底膜101a、底膜101b。作为衬底100可以使用在玻璃衬底、石英衬底、硅衬底、金属衬底或不锈钢衬底的表面形成绝缘膜的衬底。另外，既可以使用具有能承受本实施方式的处理温度的耐热性的塑料衬底，也可以使用薄膜那样的软性衬底。另外，作为底膜既可以使用两层结构的，也可以使用底(绝缘)膜的单层膜或迭层两层以上的结构。
接着，在底膜上形成半导体膜。半导体膜采用众所周知的方法(溅射法、LPCVD法、或等离子VCD法等)形成厚为25～200nm(最好是30～150nm)的膜即可。在本实施方式中，最好使用对非晶质半导体膜进行激光晶体化，使其成为晶体性半导体膜。
形成半导体膜的材料能使用用气相成长法或溅射法使用以硅烷或锗烷为代表的半导体材料气体制作而成的非晶质半导体(以下也称为[非晶质型半导体：AS])、利用光能或热能使该非晶质半导体晶体化的多晶半导体、或半非晶形(也称为微晶或微形晶体。以下称为[SAS])半导体等。
SAS是一种具有非晶质与晶体结构(包括单晶、多晶)中间的结构、具有自由能量的稳定的第3种状态的半导体，包含具有短距离次序的晶格倾斜的晶体质的区域。至少在膜中的一部分的区域能观察到0.5～20nm的晶体区域，在以硅为主要成分的情况下，喇曼光谱移向比520cm-1低的频率一侧。在X线衍射中能观察到硅晶体光栅而来的(111)、(220)的衍射峰值。作为未结合(悬挂链)的中和剂至少含有1％原子或其以上的氢或卤元素。SAS是对硅化物进行辉光放电分解(等离子CVD)而形成的。作为硅化物气体能使用SiH4、其它的还有Si2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4等。还可以将F2、GeF4混合。也可以将该硅化物气体用从H2、或H2与He、Ar、Kr、Ne中选择的一种或多种的稀有气体元素来稀释。稀释率在2～1000倍的范围，压力在大概0.1Pa～133Pa的范围，电源频率为1MHz～120MHz，最好为13MHz～60MHz。衬底加热温度最好小于等于300℃，也可以在100～200℃的衬底加热温度形成。这里，作为成膜时主要掺入的杂质元素，希望由氧、氮、碳等的空气成分而来的杂质在1×1020cm-3以下，特别是希望氧浓度在5×1019cm-3以下，最好在1×1019cm-3以下。另外，通过包含氦、氩、氪、氖等的稀有气体元素更助长了光栅的倾斜以增加稳定性能得到良好的SAS。另外作为半导体膜，也可以在由含有氟的硅化物气体的SAS层上层叠由含有氢的硅化物气体形成的SAS层。
作为非晶质半导体，代表的有氢化非晶质硅，作为晶体性半导体代表的有多晶硅等。在多晶硅(多晶体硅)包含将经800℃以上的成形温度形成的多晶硅作为主要材料使用的所谓高温多晶硅、在600℃以下的成形温度形成的多晶硅作为主要材料使用的所谓低温多晶硅、或添加促进晶体化元素等使其晶体化的多晶硅等。当然，如上所述，也可以在半非晶质半导体或半导体膜的一部分使用含有晶体相的半导体。
在半导体膜使用晶体性半导体膜的情况下，该晶体性半导体膜的制造方法只要使用众所周知的方法(激光晶体化法、热晶体化法、或使用镍等助长晶体化的元素的热晶体化法等)即可。另外，对SAS即微晶体半导体照射激光使其晶体化能提高晶体性。在没有引入助长晶体化元素的情况下，在对非晶质半导体膜照射激光之前，通过在氮气气氛下以500℃加热一个小时使非晶质半导体膜的含氢浓度释放至1×1020atoms/cm3以下。这是因为如对含氢多的非晶质半导体膜照射激光，就会破坏非晶质半导体膜。
作为向非晶质半导体膜引入金属元素的方法，只要是能使该金属元素存在于非晶质半导体膜的表面或其内部的方法，不作特别的限定，例如能使用溅射法、CVD法、等离子处理法(也含有等离子CVD法)、吸附法、涂布金属氯化物溶液的方法。其中使用溶液的方法较简便，在容易调整金属元素的浓度这一点上是很有用的。另外，为了改善这时的非晶质半导体膜表面的湿润性，水溶液遍布整个非晶质半导体膜的表面，希望通过在氧气气氛中照射UV光、热氧化法、含有羧基游离基的臭氧水或双氧水的处理来形成氧化膜。
使用可连续振荡的固体激光器，通过照射基波的第2高次谐波至第4高次谐波的激光，能得到大粒径的晶体。例如代表的有使用Nd:YVO4激光器(基波1064nm)的第2高次谐波(532nm)或第3高次谐波(355nm)。具体就是，将从连续振荡的YV04激光器射出的激光利用非线性光学元件变换成高次谐波，得到输出数W以上的激光。然后，最好利用光学系统在照射面形成矩形或椭圆形的激光来照射半导体膜。这时的能量密度为0.001～100MW/cm2左右(最好为0.1～10MW/cm2)。然后，设扫描速度为0.5～2000cm/sec左右(最好为10～200cm/sec)，进行照射。
还有激光器能使用众所周知的连续振荡的气体激光器或固体激光器。作为气体激光器，有Ar激光器、Kr激光器等，作为固体激光器，有YAG激光器、YVO4激光器、YLF激光器、YAlO3激光器、Y2O3激光器、玻璃激光器、红宝石激光器、金缘石激光器、Ti:蓝宝石激光器等。
另外，也可以设脉冲振荡的激光的振荡频率为0.5MHz，使用相比于一般使用的数十Hz～数百Hz的频带明显高的高频带进行激光晶体化。从对半导体膜照射以脉冲振荡形式的激光至半导体膜完全硬化的时间需要数十秒至数百秒。因而通过使用上述频带，半导体膜从经激光熔化至硬化的过程中能照射其后的脉冲激光。因而，由于能使半导体膜中的固液界面连续移动，因此朝着扫描方向能形成具有连续成长的晶体粒的半导体膜。具体就是，能形成所含晶体粒的扫描方向的宽度为10～30μm，相对于扫描方向垂直的方向的宽度为1～5μm左右的晶体粒的集合。通过沿着该扫描方向形成拉长的单晶的晶粒，至少能形成铝薄膜晶体管的沟道方向基本上没有晶粒界面的半导体膜。
另外，也可以在惰性气体或氮气等惰性气体气氛中照射激光。由此，通过激光照射能抑制半导体表面的粗糙，能抑制因界面能级密度的离散而产生的阈值的偏离。
非晶质半导体膜的晶体化，既可以通过将热处理和激光照射的晶体化组合，也可以单独、多次进行热处理或激光照射。
作为半导体，能使用有机半导体材料，用印刷法、喷射法、旋转涂布法、液吐出法等来形成。在该情况下，由于不需上述刻蚀工序，因此能削减工序数目。作为有机半导体，能用低分子材料、高分子材料等，也能使用有机色素、导电性高分子材料等的材料。作为本发明使用的有机半导体材料，希是其骨架由共轭双键构成的π电子起共轭系的高分子材料。代表的有聚噻吩、聚芴、聚(3—烷基噻吩)、聚噻吩衍生物、并五苯等可溶性高分子材料。
作为其他本发明能使用的有机半导体材料，有通过在将可溶性的前驱体成膜之后进行处理来形成半导体层的材料。还有，作为这样的有机半导体材料，有聚亚噻吩基—亚乙烯基(ポリチェニレンビニレン)、聚(2，5-亚噻吩基—亚乙酰基)、聚乙炔、聚乙炔衍生物、聚丙炔亚乙烯基等。
在将前驱体变换成有机半导体时，不仅进行加热处理，还进行添加氯化氢气体等的反应触媒。另外，作为使这些可溶性有机半导体材料溶解的代表性的溶媒，能适用的有甲苯、二甲苯、氯苯、二氯苯、苯甲醚、氯仿、二氯甲烷、γ—丁内酯、丁基溶纤剂、环己烷、NMP(N-甲基-2-吡咯烷酮)、环己酮、2—丁酮、二噁烷、二甲基甲酰胺(DMF)或THF(四氢呋喃)等。
在本实施方式中，使用非晶质硅在底膜101b上形成非晶质半导体膜115。通过对非晶质半导体膜115沿箭头171的方向一边扫描一边照射激光170，使其晶体化来形成晶体性半导体膜116(参照图1(A))。
对于这样而得到的半导体膜，为了控制薄膜晶体管的阈值电压，可以掺杂微量的杂质元素(硼或磷)，但在本实施方式中，制作n沟道型薄膜晶体管，控制薄膜晶体管的阈值电压以便得到低浓度p型掺杂区域。因而，适用本发明，因也可以不进行控制阈值电压用的掺杂工序，因此就能简化工序。
接着，使用掩模对晶体性半导体膜制作图案。在本实施方式中制作光掩模，利用使用光刻法的图案处理来形成半导体层102。
制作图案时的刻蚀加工既可以采用等离子刻蚀(干式刻蚀)，也可以采用湿式刻蚀，但处理大面积衬底时适合采用等离子刻蚀。作为刻蚀气体，使用CF4、NF3、Cl2、BCl3等的含氟气体或含氯气体，也可以适当地加入He或Ar等惰性气体。另外，如适用大气压放电的刻蚀加工，因可以进行局部放电加工，因此不必在整个衬底上形成掩模层。
本发明中，也可以对形成布线层或电极层的导电层或形成规定图案用的掩模层等采用液滴吐出法那样的有选择地形成图案的方法。液滴吐出(喷出)法(根据其方式，也可以称为液滴喷射法)能有选择地吐出(喷出)以特定目的调合的合成物的液滴来形成规定图案(导电层或绝缘层等)。这时，也可以进行在被形成区域形成氧化钛膜等的前期处理。另外，也可以使用能复印、或描画图案的方法，例如印刷法(丝网印刷或胶版印刷等形成图案方法)等。
在本实施方式中，采用的掩模使用环氧树脂、丙烯树脂、苯酚树脂、热塑性酚醛树脂、密胺树脂、聚胺酯树脂等的树脂材料。另外，也可以使用苯并环丁烯、パリレン、フレア具有透气性的聚酰亚胺等的有机材料，通过对硅氧烷聚合物等的聚合而得到的化合物材料、含有水溶性均聚合物和水溶性共聚体的合成物材料。或着，也可以采用含有感光剂的市场上出售的抗蚀材料，例如，代表的有正型抗蚀剂，即热塑性酚醛树脂和感光剂的萘醌二叠氮化合物，负型抗蚀剂，基础树脂、二苯基甲硅烷二醇以及氧发生剂等。在采用液滴吐出法的情况下，不管使用哪种材料，其表面张力和粘度，可通过调整溶媒的浓度或添加界面活性剂等来作适当调整。
接着，形成覆盖半导体层102的栅极绝缘层105。栅极绝缘层105采用等离子CVD法或溅射法由厚为10～150nm的硅氟绝缘膜形成。作为栅极绝缘层105只要是由硅的氧化物材料或氮化物材料等众所周知的材料形成，迭层、单层都可以。在本实施方式中，栅极绝缘层采用迭层结构。在半导体层102上形成膜厚为1～100nm，最好为1～10nm，更好为2～5nm的薄的氧化硅膜。通过采用GRTA(Gas Rapid Thermal Anneal)法、LRTA(Lamp Rapid Thermal Anneal)法等作为第一层绝缘层的形成方法对半导体区域表面进行氧化，形成热氧化膜，能够形成膜厚较薄的第一层绝缘层。在本实施方式中，在第一层的绝缘层上进行氮化硅膜、氧化硅膜、氮化硅膜的三层层叠的方法。另外，这些也可以是氧化氮化硅膜的单层、双层构成的迭层。还可以适当使用质地细密的氮化硅膜。还有，以低的成膜温度形成栅极漏电少的细密的绝缘膜时，也可以让反应气体含中氩气等惰性气体，混入形成的绝缘膜中。
接着，在栅极绝缘层105上层叠膜厚为20～100nm的第1导电膜106和膜厚为100～400nm的第2导电膜107形成栅极电极层(参照图1(B))。第1导电膜106和第2导电膜107能采用溅射法、蒸镀法、CVD法等众所周知的方法来形成。第1导电膜和第2导电膜只要是从钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、钕(Nd)选出的元素，或是将上述元素作为主要成分的合金材料或化合物材料形成的即可。另外，作为第1导电膜和第2导电膜也可以采用掺入磷等的杂质元素的多晶硅膜所代表的半导体膜、或AgPdCu合金。另外，不限于双层结构，也可以采用例如，依次将膜厚为50nm的钨膜、膜厚为500nm的铝和硅的合金(Al-Si)膜、膜厚为30nm的氮化钛膜层叠的三层结构。另外，在采用三层结构的情况下，取代第1导电膜的钨，可使用氮化钨，取代第2导电膜的铝和硅的合金(Al-Si)膜，可使用铝和钛的合金膜(Al-Si)，取代第3导电膜的氮化钛膜，可使用钛膜。另外，也可以是单层结构。在本实施方式中，氮化钽(TaN)用作第1导电膜106，钨(W)用作第2导电膜107。
接着，采用光刻法形成有抗蚀剂构成的掩模，对第1导电膜107制作图案来形成第1栅极电极层205。使用ICP(Inductively Coupled Plasma：感应耦合型等离子)刻蚀法，通过适当调节刻蚀条件(施加在绕组型电极层的电量、施加在衬底侧的电极层的电量、衬底侧的电极温度等)，能够将第1导电膜刻成所希望的锥形。还有作为刻蚀用的气体，可适当地使用以Cl2、BCl3、SiCl4或CCl4为代表的含氯气体、以CF4、SF6或NF3为代表的含氟气体或O2。
通过将栅极绝缘层的宽度D1缩小，能够形成可快速动作的薄膜晶体管。缩小形成第1栅极电极层205的宽度的两种方法示于图3。图3(A)与图1(B)对应，在衬底100上形成到第1导电膜107为止的薄膜。
首先，使用图3(B)、(C)、(F)来说明第1种方法。在第1导电膜107上形成由抗蚀剂构成的掩模220。掩模220采用光刻法或液滴吐出法来形成。如图3(B)所示，使用掩模220对第1导电膜107进行刻蚀来形成第1栅极电极层210。然后，不去除掩模220，进而朝着箭头225方向对第1栅极电极层210进行刻蚀。使第1栅极电极层210的宽度缩小到第1栅极电极层205，形成第1栅极电极层205(参照图3(C))。然后去除掩模220，如图3(F)所示，能做成栅极电极的宽度D1为10nm～1000nm，最好为200nm～700nm的第1栅极电极层205。
接着，用图3(D)、(E)、(F)来说明第2种方法。在第1导电膜107上形成由抗蚀剂构成的掩模220。掩模220使用光刻法或液滴吐出法来形成。进而朝着箭头256的方向，通过刻蚀、灰化等进行细化，形成宽度更细的掩模221(参照图3(E))。使用精细的线宽细的掩模221，对第1导电膜107制作图案，然后去除掩模221，同样能形成栅极电极层的宽度D1窄的第1栅极电极层205。
图33(A)是本发明掺杂装置的一个例子的立体图。
离子源12由设在等离子室即腔体内的热电子放出用灯丝和在腔体周围极性交替的多个配置的环状的永久磁铁构成。
另外，加速电极部分13由在腔体下部开口部分保持与阳极的腔体同电位的离子封入电极、保持在比离子封入电极低数千伏电位的引出电极、以及保持在比引出电极低数十千伏电位的加速电极。还有，离子封入电极、引出电极、以及加速电极是网格电极。
另外，也可以通过设置遮住离子束的挡板进行开关操作来控制照射的开关。
使从气体导入口导入到腔体内的工作气体(氢气、膦、乙硼烷等)作用从灯丝放出的电子生成等离子，其由永久磁铁的磁场封入腔体内，并通过施加由引出电极产生的电场使等离子中的离子通过离子封入电极引出，用加速电极的电场对其加速来产生离子束14。
然后，在掺杂室11内照射离子束14，对呈倾斜状态的衬底10注入离子。衬底10以倾斜轴16为中心倾斜、保持。对整个衬底的掺杂处理如下进行：使离子束14的断面为线状或长方形，使衬底沿相对于离子束14的长度方向垂直的方向移动。
当衬底的倾斜按照水平状态和倾斜状态变换时，通过衬底平台或搬送机器人等来进行衬底倾斜角度的变更。向扫描衬底的方向的移动不限于机器人，也可以使用轨道和驱动用齿轮电动机。平台的角度调节能通过测角器等的角度调节手段来进行。设置测角器的平台称为测角平台，在平台上方有倾斜中心，将其作为支点倾斜，是台面倾斜的平台。另外，离子束14的长度方向与衬底10的主表面的夹角的角度为θ。衬底的倾斜是以倾斜轴16为轴而进行的。倾斜轴16可设在衬底上的任何位置，在图33中，在衬底表面与衬底的边方向平行地设置，但也可以斜着设置在衬底表面的对角线上。在该情况下，将对角线作为倾斜轴，衬底10倾斜，呈倾斜状态。
由于本发明的掺杂装置利用衬底平台保持倾斜状态不动来移动衬底进行掺杂处理，因此可处理大面积的衬底。另外，由于离子束的断面形状为四角形，因此所有的离子束照射在衬底上，能进行高效的离子照射。另外，由于衬底不倾斜，因此能降低离子束长度方向的宽度。
另外，本发明不特别限定于上述装置结构，因有粒子问题，也可以是接近于衬底垂直竖起的状态的倾斜状态将离子束朝水平方向照射的装置结构。
图35表示衬底以直立状态进行掺杂的例子。图35(A)所示的掺杂装置采用如下装置结构：衬底661呈直立状态，通过离子束照射单元663将离子束662沿水平方向照射。另外，保持衬底的衬底平台连接机器人，设置能一边搬送衬底，一边进行不同的轻度倾斜的轴，设计成能进行两种不同的动作方式。一种是，如图35(B)所示，将衬底661倾斜成衬底面与离子束的照射方向成θ角度来搬送衬底，进行掺杂的方法。另一种是，如图35(C)所示，以角度θ照射离子束的方法。另外，在照射离子束期间，可以将衬底平台固定在某一个角度，也可以在某个角度范围内一直改变角度。
另外，本发明不特别限定于上述装置结构，取代衬底平台，可以用衬底搬运辊，来保持和搬运呈倾斜状态的衬底。在该情况下，衬底面朝下地保持在搬运辊等的保持构件上，利用侧导板来保持倾斜下端。侧导板通过使下端支撑辊与衬底下端相接，从侧向来保持衬底，能够起到抑制向衬底的斜下方移动的作用。
另外，本发明的掺杂装置，不特别限于上述装置结构，也可以附加现有的离子掺杂技术中众所周知的离子收敛装置或离子质量分离装置。
另外，斜着保持衬底进行掺杂在栅极电极的下方形成掺杂区域时，也必须考虑TFT的配置。图33(B)是简单地表示掺杂室11内的衬底状态的示意图。如图33(B)所示，理想的是倾斜衬底的衬底平台活动方式与沟道长度方向17结合在一起设计含有TFT的电路。由此，必须与决定衬底平台活动方式的倾斜轴16的设置位置一致配置含有TFT的电路。
图34表示说明本实施方式的半导体器件的掺杂工序的平面图(A)、平面图(A)的线I-J的剖面图(B)、线G-H的剖面图(C)、(D)。如图34所示，在衬底30上，形成多个半导体层31、栅极电极层32、栅极绝缘层33。对本发明中的半导体层31斜着与半导体层表面呈角度θ进行杂质元素的掺入。图34(A)所示的衬底30以与线I-J平行的倾斜轴为轴来倾斜。固定在倾斜状态不变，进行杂质元素的掺入，结果如图34(C)和(D)所示，斜着注入杂质元素35。另一方面，与倾斜轴平行的线I-J的剖面图即图34(B)中，杂质元素35以与半导体层31表面垂直的角度θb，始终向半导体层31掺杂。在与倾斜轴垂直的线G-H的剖面图即图34(C)、(D)中，根据衬底30的倾斜方式，在半导体层31中杂质元素35以角度θe1或角度θc2斜着掺杂。通过改变该角度θc1、角度θc2，能够将杂质元素34a、杂质元素34b形成如图34(C)、(D)那样的不同结构。
掺入的杂质元素35与半导体表面之间的角度θ最好为30度到90度、或90度到150度。另外，在这样地进行两种掺杂时，最好设定角度θc1与角度θc2之差大于等于5度。
将第1栅极电极层205作为掩模对第1导电膜106进行刻蚀，形成具有与第1栅极电极层205大致相同的栅极电极层宽度的第2栅极电极层202(参照图1(C))。由此，能这样形成由第1栅极电极层205和第2栅极电极层202构成的栅极电极层，其栅极电极层的宽度D1为狭长。通过将栅极电极层的宽度D1设定在相当的范围内，以后能形成沟道长度短的薄膜晶体管，能制作可快速动作的半导体器件。在本实施方式中，由于在刻蚀时使用选择比高的材料来形成第1导电膜106和第2导电膜107，因此通过两个阶段的刻蚀工序来形成由第1栅极电极层205和第2栅极电极层202构成的栅极电极层。但是，如果第1导电膜106和第2导电膜107的刻蚀选择比不是很高，那么用一次的刻蚀就能同时进行刻蚀，来形成第1栅极电极层205和第2栅极电极层202。
接着，将第1栅极电极层205和第2栅极电极层202作为掩模，添加使其成为p型的杂质元素251。这里，对于半导体层102的表面以30度到90度、或90度到150度的角度θ1添加使其成为p型的杂质元素来形成第1p型杂质元素103a、第1p型杂质元素103b(参照图1(C))。在本实施方式中，将θ1设定在30度到90度的范围内。由于使其成为p型的杂质元素对着半导体层表面斜着掺入，因此也添加到被第1栅极电极层205覆盖的半导体层102的区域，形成第1p型掺杂区域103b。另一方面，使其成为p型的杂质元素的一部分由于被第1栅极电极层205遮盖，因此第1p型掺杂区域103a不包含被栅极电极层205覆盖的半导体区域。由此，在半导体层102能有选择地形成p型掺杂区域，形成第1p型掺杂区域103a、第1p型掺杂区域103b(参照图1(D))。这里，在第1p型掺杂区域103a、第1p型掺杂区域103b中添加使其成为p型的浓度为5×1017～5×1018/cm3左右的杂质元素。另外，也可以添加使其成为p型的浓度为5×1016～1×1017/cm3左右的杂质元素。在本实施方式中，作为使其成为p型的杂质元素使用硼(B)。
在本实施方式中，经栅极绝缘层掺杂区域与栅极电极层重叠的区域示为Lov区域，经栅极绝缘层掺杂区域与栅极电极层不重叠的区域示为Loff区域。使用图27和图28来说明薄膜晶体管的沟道长度L、沟道长度方向的Lov区域2602a长度Lov。另外，在本实施方式中，薄膜晶体管的沟道长度L、沟道长度方向的Lov区域2602a的长度Lov定义为如图27(A)所示的长度。基本上，如图27(A)所示，栅极电极层2600的宽度＝L+Lov的式子成立。在对着衬底斜着进行掺杂之后，通过相对温度较高的加热处理扩散掺入的杂质元素的情况下，很难明确沟道形成区域2603的晶界，但能简单地识别图27(A)所示的结构图。在图27中用影阴线和空白来表示Lov区域，但图中，空白部分并不是表示没有添加杂质元素，而是想使该区域的杂质元素的浓度分布能直觉地理解反映掺杂条件。还有，该情况在本说明书的其他图中也一样。由此，想使图1(D)的第1p型掺杂区域103a、第1掺杂区域103b的形状也能直觉地理解掺杂的角度θ1。
根据掺杂条件，如图27(B)中的虚线所示，浓度轮廓线2604的峰值有的情况下位于沟道形成区域2606的上侧或栅极绝缘层2601。在图27(B)中，与栅极电极层2600重叠的Lov区域2605的长度Lov和沟道形成区域2606的沟道长度L与图27(A)相同。
根据掺杂条件，如图27(C)中的虚线所示，浓度轮廓线2607的峰值有的情况下还位于半导体层下面的底层绝缘膜或衬底。在该情况下，栅极电极层2600的宽度＝L+Lov的式子不成立。由于沟道形成在沟道形成区域2609与栅极绝缘层601的界面，因此沟道长度L变成图27(C)所示的长度，与栅极电极层2600重叠的Lov区域2608a指的是长度Lov为最长的部位。图27(C)所示的结构是在使用半导体衬底的情况下，由于互相的浓度轮廓线在栅极下方重叠，或互相靠得太近，因此其结果如果不是沟道长度长的薄膜晶体管，就制作不出。
接着，使用图28来说明图27(A)中Lov区域2602的横向和纵向的杂质元素的浓度分布。图28(A)是放大图28(A)中的一方的Lov区域2602a。图28(B)表示图28(A)的Lov区域深度方向(Y-Z)的杂质元素的浓度分布，图28(C)表示同样的横向(V-X：深度方向和垂直方向)的杂质浓度的分布。
如图28(B)所示，在Lov区域中，在衬底一侧和栅极电极层一侧产生杂质元素的浓度梯度。另外，如图28(C)所示，在Lov区域中，产生杂质元素的浓度梯度。
还有，关于深度方向和横向的浓度梯度，如图27(B)、图27(C)所示，有各种各样的梯度。
再次将第1栅极电极层205作为掩模，添加使其成为n型的杂质元素252。以对半导体层102的表面大致垂直的角度θ2添加使其成为n型的杂质元素252，来形成第1n型掺杂区域104a、第1n型掺杂区域104b(参照图1(E))。由于在第1n型掺杂区域104a、第1n型掺杂区域104b中已经添加了使其成为p型的杂质元素，因此为了从p型向n型反转，添加浓度比第1p型掺杂区域103a、第1p型掺杂区域103b的使其成为p型的杂质元素浓度高的使其成为n型的杂质元素。然后，在第1n型掺杂区域104a、第1n型掺杂区域104b中例如形成含有浓度为1×1017～5×1018/cm3使其成为n型的杂质元素。在本实施方式中，作为使其成为n型的杂质元素使用磷(P)。
这里，由于使用第1栅极电极层205自行整合地添加使其成为n型的杂质元素252，因此在第1p型掺杂区域103b中的与第1栅极电极层205重叠的区域不添加使其成为n型的杂质元素252，留作p型掺杂区域。由此，在半导体层102中形成第2p型掺杂区域208，第2p型掺杂区域208是Lov区域。另一方面，由于第1n型掺杂区域104a、第1n型掺杂区域104b没有被栅极电极层205和栅极电极层202覆盖，是Loff区域。
接着，在形成覆盖第1导电膜106、栅极电极层205等的绝缘层之后，利用RIE(Reactive ion etching：反应性离子刻蚀)对其进行各向异性的刻蚀加工，在栅极电极层205的侧壁自行整合地形成侧壁(侧壁隔板)201(参照图2(A))。另外，在形成侧壁201时，将半导体层102作为刻蚀阻挡层，使半导体层102露出来形成绝缘层701。绝缘层可以由热CVD、等离子CVD、常压CVD、偏置ECRCVD、溅射法等方法来形成。这里，对绝缘层不特别限定，最好是TEOS(Tetra-Ethyl-Orso-Silicate)或硅烷等与氧气或一氧化氮等反应而形成的台阶覆盖性好的氧化硅。另外，利用侧壁，能够防止栅极电极层、半导体层中的源极区域和漏极区域具有的硅化物的短路。
在本实施方式中，在刻蚀绝缘层时，形成侧壁201使其呈绝缘层残留在第1栅极电极层205上的形状。另外，也可以在刻蚀绝缘层直到露出栅极电极层205形成侧壁之后，在第1栅极电极层205上形成保护膜。这样通过保护第1栅极电极层205，在刻蚀加工时，能够防止第1栅极电极层205的膜的损耗。刻蚀方法既可以采用干式刻蚀法，也可以采用湿式刻蚀法，能够采用众所周知的刻蚀方法。在本实施方式中，作为刻蚀用的气体，可适当地使用以Cl2、BCl3、SiCl4或CCl4等为代表的含氯气体、以CF4、SF6或NF3等为代表的含氟气体或O2。
接着将侧壁201和第1栅极电极层205作为掩模，在半导体层102对着半导体层102的表面大致垂直地添加使其成为n型的杂质元素253，来形成第2n型掺杂区域203a、第2n型掺杂区域203b(参照图2(B))。这里，在第2n型掺杂区域203a、第2n型掺杂区域203b中添加含有浓度为5×1019～5×1020/cm3使其成为n型的杂质元素。本实施方式中作为使其成为P型的杂质元素使用磷(P)。将侧壁201作为掩模不添加使其成为n型的杂质元素的区域为第3n型掺杂区域206a、第3n型掺杂区域206b。第2n型掺杂区域203a、第2n型掺杂区域203b、第3n型掺杂区域206a、第3n型掺杂区域206b是没有被栅极电极层202覆盖的Loff区域。还有，在半导体层102中形成沟道形成区域207(参照图2(B))。
第2n型掺杂区域203a、第2n型掺杂区域203b是使其成为n型的杂质元素浓度高的高浓度掺杂区域，作为源极区域和漏极区域起作用。而低浓度杂质区域的第3n型掺杂区域206a、第3n型掺杂区域206b，由于是Loff，因此能缓和漏极附近的电场以防止热载流子的注入而产生的恶化，同时具有降低截止电流的效果。其结果，能制造可靠性高、功耗低的半导体器件。
为了激活杂质元素，可以进行加热处理、照射强光、或照射激光。激活的同时能够使对栅极绝缘层的等离子损伤、对栅极绝缘层与半导体层之界面的等离子损伤修原。
在半导体层102、侧壁201上形成导电膜702(参照图2(C))。作为导电膜702的材料，能对含有钛(Ti)、镍(Ni)、钨(W)、钼(Mo)、钴(Co)、锆(Zr)、铪(Hf)、钽(Ta)、钒(V)、铌(Nb)、铬(Cr)、铂(Pt)、钯(Pd)等膜成膜。这里，利用溅射法形成钛膜。
接着，利用加热处理、GRTA法、LRTA法等，使露出的源极区域及漏极区域的半导体层中的硅和导电膜702反应，形成硅化物703a、703b。另外，也可用激光照射或灯的的光照射成硅化物。此外，除去与半导体层不反应的导电膜702(参照图5(D))。
接着，形成含氢的绝缘膜108作为钝化膜。作为该绝缘膜108，能用等离子CVD法或溅射法，形成厚为100～200nm的含硅绝缘膜。绝缘膜108不限定于氮化硅膜，可以用等离子CVD制得的氧氮化硅(SiNO)膜，也可以使用含有其他硅元素的单层或迭层结构的绝缘膜。
进而，在氮气气氛中，在300～500℃进行1～12小时的热处理，进行对半导体层的氢化工序。最好在400～500℃进行。该工序是利用绝缘膜108所含氢对半导体层的悬空链进行终端处理工序。
绝缘膜108能选用含有以下物质的材料形成：氧化硅、氮氧化硅(SiON)、氧氮化硅(SiNO)、氮化铝(AlN)、氧氮化铝(AlON)、氮含量比氧含量高的氮氧化铝(AlNO)、氧化铝、金刚石碳(DLC)、氮碳膜(CN)等。另外，通过硅(Si)和氧(O)的结合构成骨架结构，在置换基中至少含有氧的材料，也可以使用在置换基中至少含有氟、烷基、或芳香族碳化氢中的任一种的材料。
接着，形成成为层间绝缘膜的绝缘层109(参照图2(B))。在本发明中，作为使其平整而设置的层间绝缘膜要求耐热性和绝缘性好、且平整率高的绝缘层。作为形成这样的绝缘层的方法最好是用以旋涂法为代表的涂布法。
在本实施方式中，作为绝缘层109的材料使用硅氧烷树脂。还有，硅氧烷树脂，是指相当于含有Si-O-Si结构的树脂。硅氧烷是由硅(Si)和氧(O)的结合构成骨架结构。作为置换基使用至少含氢的有机基(例如烷基、芳香族碳化氢)。作为置换基，也可以使用氟代基。另外作为置换基，也可以使用至少含氢有机基和氟代基。烧结之后的膜称为含烷基的氧化硅(SiOx)。含有该烷基的氧化硅(SiOx)是能承受300℃以上的加热处理的。
绝缘层109能采用液滴、喷射涂布、刮刀、辊涂、水平轴涂抹、刀抹、CVD法、蒸镀法等。也可以利用液滴吐出法来形成绝缘层109。在使用液滴吐出法的情况下，能节约材料液。另外，如液滴吐出法这样的图案复印、或描画的方法，能使用例如印刷法(丝网印刷或胶版印刷等形成图案的方法)等。也可以是用旋涂或无机材料，这时，能使用氧化硅、氮化硅、氧氮化硅。
绝缘膜109除了以硅(Si)和氧(O)的结合构成骨架结构的绝缘膜外，只要是耐热性好、平整性好的材料，可以使用无机材料(氧化硅、氮化硅、氧氮化硅、氮氧化硅PSG(磷玻璃)、BPS(磷硼玻璃)、氧化铝膜等)、感光性或非感光性的有机材料(有机树脂材料)(聚酰亚胺、丙烯、聚酰胺、聚酰亚胺酰胺、苯环丁烯、等)、抗蚀剂、低介电率的低k材料等的一种、或多种构成的膜，或这些膜的迭层。
接着，使用由抗蚀剂构成的掩模在绝缘层109、绝缘膜108、栅极绝缘层105上形成达到半导体层102的连接槽(开口部分)。根据使用材料的选择比，刻蚀既可以一次进行，也可以多次进行。在本实施方式中，在取得绝缘层109及绝缘膜108、和栅极绝缘层105的选择比的条件下，进行第一次刻蚀，去除绝缘层109和绝缘膜108。接着通过第二次刻蚀，去除栅极绝缘层105，形成达到源极区域或漏极区域即硅化物703a、硅化物703b的开口部分。
进行第一次刻蚀，去除绝缘层109和绝缘膜108。进行刻蚀(湿式刻蚀或干蚀刻蚀)。可以在使用的刻蚀用气体中添加惰性气体。作为添加的惰性元素，可以使用从He、Ne、Ar、Kr、Xe中选出的一种或多种。其中，最好使用相对来说原子半径较大、且低价的氩。在本实施方式中，使用CF4、O2、He、Ar。进行干式刻蚀时的刻蚀条件为：CF4的流量为380sccm、O2的流量为290sccm、He的流量为500sccm、Ar的流量为500sccm、RF功率为3000W，压力为25Pa。利用上述条件能减少刻蚀残渣。
还有，为了使在栅极绝缘层105上不留有残渣地进行刻蚀，也可以以10～20％左右的比例增加刻蚀时间，进行过量刻蚀。既可以以一次的刻蚀来形成锥形，也可以通过多次刻蚀来形成锥形。进而，也可以使用CF4、O2、He，在CF4的流量为550sccm、O2的流量为450sccm、He的流量为350sccm、RF功率为3000W，压力为25Pa的条件下，进行第二次干式刻蚀来形成锥形。
接着，作为第二次刻蚀，对栅极绝缘层105进行刻蚀，形成达到源极区域、漏极区域的开口部分。开口部分在对绝缘层109进行刻蚀之后，可再次形成掩模，或将刻蚀的绝缘层109作为掩模，对绝缘膜108和栅极绝缘层105进行刻蚀，形成开口部分。在刻蚀用气体中使用CHF3和Ar进行绝缘层105的刻蚀处理。利用上述的刻蚀，能减少刻蚀残渣，形成凹凸少的平整性高的连接槽。还有，为了使在硅化物上不留残渣进行刻蚀，也可以以10～20％左右的比例增加刻蚀时间。
形成导电膜，对导电膜进行刻蚀来形成与各个硅化物703a、硅化物703b的一部分分别电连接的源极电极层或漏极电极层112。该源极电极层或漏极电极层112与其后形成的布线等连接，是薄膜晶体管与布线连接的布线。可以在采用PVD法、CVD法、蒸镀法等形成导电膜之后，刻蚀成希望的形状而形成源极电极层或漏极电极层112。另外，采用液滴吐出法、印刷法、电镀法等，能在规定的部位有选择地形成导电层。进而也可以采用反流法、金银线织锦缎(ダマシン)法。源极电极层或漏极电极层112的材料，可以使用Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Si、Ge、Zr、Ba等的金属或其合金、或其金属氮化物。另外，也可以是Ti/Al/Ti那样的迭层结构。在本实施方式中，使用由Al和Ni构成的合金，制作图案成希望的形状，来形成源极电极层或漏极电极层112。
由于薄膜晶体管150是硅化物结构，因此能得到低阻抗的源极区域和漏极区域，能实现半导体器件的快速化。另外，由于在低电压下能够动作，因此能减低功耗。
根据以上工序，在半导体层上能形成具有高浓度掺杂区域的第2n型掺杂区域203a、第2n型掺杂区域203b、低浓度掺杂区域的第3n型掺杂区域206a、第3n型掺杂区域206b、第2p型掺杂区域208、沟道形成区域207的薄膜晶体管150(参照图2(E))。如图2(E)所示，第2p型掺杂区域208的宽度D2最好为5～200nm，第3n型掺杂区域206a、第3n型掺杂区域206b的宽度最好为10～200nm。将第2p型掺杂区域D2和第3n型掺杂区域的宽度D1定在上述范围内，能制作偏移阈值、且能降低截止电流的n沟道型薄膜晶体管。
在本实施方式中，在n沟道型薄膜晶体管形成低浓度p型掺杂区域，但同样也可以在p沟道型薄膜晶体管形成低浓度n型掺杂区域。另外，在本实施方式中制作的薄膜晶体管150的与第2p型掺杂区域208的区域相同，添加使其成为n型的杂质元素，能形成n型的掺杂区域。在该情况下，在源极一侧或漏极一侧的Lov区域能制作具有n型掺杂区域的n沟道型薄膜晶体管。同样，在p沟道型薄膜晶体管，若如本实施方式所示，斜着进行掺杂来形成p型掺杂区域，则在源极一侧或漏极一侧的Lov区域能制作具有p型掺杂区域的薄膜晶体管。
另外，采用以下方法，能从图1和图2所示的衬底100中剥离薄膜晶体管150。作为剥离方法有以下三种方法：第一，在衬底100上，使用具有300～500度左右的耐热性的衬底，在衬底100与薄膜晶体管150之间设置金属氧化膜，通过晶体化使该金属氧化膜变脆，来剥离薄膜晶体管150。第二，在衬底100与薄膜晶体管150之间设置含氢非晶质硅膜，对其照射激光，或用气体、溶液的刻蚀去除非晶质硅膜，来剥离薄膜晶体管150的方法。第三，对形成有薄膜晶体管150的衬底100进行机械削除、或通过溶液或CF3等的气体对其进行刻蚀，来分开薄膜晶体管150。另外，分开的薄膜晶体管150能根据其用途贴在各种各样的材质或性质的物质上。例如只要用市场上出售的粘结剂即可贴在软性基板上，也可以用环氧树脂系列的粘结剂或树脂添加剂等的粘结剂。
如上所述，若将分开的薄膜晶体管150贴在软性基板上，则能提供一种厚度薄、轻、即使掉落也不会碎的半导体器件。另外，由于软性基板有挠性，能贴在曲面或各种不同的形状上，实现各种各样的用途。另外，如再次利用衬底100，就能提供低价的半导体器件。另外，以本实施方式形成的薄膜晶体管由于有侧壁结构，能在亚微米结构的薄膜晶体管中形成LDD区域。
若使用本发明，则在半导体层，由于具有含有使其成为不同导电型的杂质元素的掺杂区域，因此能精细地控制薄膜晶体管特性。由此，通过简单的工序，就能形成具有所要求的功能的薄膜晶体管，以低成本制造可靠性或电特性高的半导体器件。由于本实施方式的薄膜晶体管是具有低浓度的p型掺杂区域的n沟道型薄膜晶体管，因此能形成一种能快速动作、且功耗低的半导体器件。
另外，以本实施方式形成的半导体器件，由于能使用晶体性半导体膜，因此不用高价的单晶半导体衬底，就能制作半导体器件。因此，能减低成本。进而通过分开以本实施方式制作的薄膜晶体管150，粘结在软性基板上，能制造薄型的半导体器件。
(实施方式2)
用图1、图2和图31来说明本发明的实施方式。本实施方式表示在实施方式1制作的半导体器件中对半导体层掺杂的角度θ1不同的情况。由此，相同部分或有相同功能的部分的重复说明省略。
如实施方式1所示，在衬底100上形成半导体层102，形成栅极绝缘层105、第1栅极电极层205、第2栅极电极层202(参照图1(C))。
实施方式1的对半导体层掺入杂质元素的角度θ1在30度到90度的范围内(参照图1(D))。本实施方式中，角度θ1设定在90度到150度的范围内。由于使其成为p型的杂质元素651朝着半导体层表面斜着掺杂，因此也添加到被第1栅极电极层205覆盖的半导体层102的区域，形成第1p型掺杂区域603a。另一方面，由于使其成为p型的杂质元素的一部分被第1栅极电极层205遮盖，因此第1p型掺杂区域603b不包括被栅极电极层205覆盖的半导体区域。由此，在半导体层102能有选择地形成p型掺杂区域、即第1p型掺杂区域603a、第1p型掺杂区域603b(参照图31(A))。这里，在第1p型掺杂区域603a、第1p型掺杂区域603b添加含有浓度为5×1017～5×1018/cm3左右的使其成为p型的杂质元素。另外，也可以添加含有浓度为5×1016～1×1017/cm3左右的使其成为p型的杂质元素。在本实施方式中，作为使其成为p型的杂质元素使用硼(B)。
图31(B)表示以本实施方式制作的薄膜晶体管650。在本实施方式中，由于掺入使其成为p型的杂质元素651的角度θ1设定在90度到150度的范围内，因此低浓度p型掺杂区域即第2p型掺杂区域608形成在第3n型掺杂区域206a与沟道形成区域207之间。这样，通过控制对半导体层的掺杂角度θ，就能制作掺杂区域结构不同的薄膜晶体管，能控制薄膜晶体管的电特性。
若使用本发明，由于在半导体层上具有含有使其成为不同导电型的杂质元素的掺杂区域，因此能精细地控制薄膜晶体管的特性。由此，通过简单的工序，就能形成具有所要求的功能的薄膜晶体管，以低成本制造可靠性或电特性高的半导体器件。由于本实施方式的薄膜晶体管是具有低浓度的p型掺杂区域的n沟道型薄膜晶体管，因此能形成一种能快速动作、且功耗低的半导体器件。
(实施方式3)
用图3至图5来说明本发明的实施方式。本实施方式表示在以实施方式1制作的半导体器件中，薄膜晶体管150的栅极电极层、半导体层中的掺杂区域的结构不同的例子。由此，相同部分或有相同功能的部分的重复说明省略。
与实施方式1相同，在衬底100上层叠底膜101a、底膜101b作为底膜，来形成半导体层102。半导体层102是通过对非晶质半导体膜照射激光使其晶体化，再对形成的晶体性半导体膜制作图案而形成的。在半导体层102上形成栅极绝缘层105来形成第2导电膜107(参照图4(A))。在实施方式1中，栅极电极层为迭层结构，但在本实施方式中，由于栅极绝缘层是单层结构，因此只形成第2导电膜107。将第2导电膜107如图3所示地刻蚀成细线来形成第1栅极电极层205。
将第1栅极电极层205和第2栅极电极层202作为掩模，对着半导体层102表面倾斜30度到90度，或90度到150度的角度θ1添加使其成为p型的杂质元素251来形成第1p型掺杂区域103a、第1p型掺杂区域103b(参照图4(B))。在本实施方式中，θ1设定在30度到90度的范围内。由于斜着掺入使其成为p型的杂质元素251，因此第1p型掺杂区域103b也形成在被第1栅极电极层205覆盖的半导体层上。另一方面，由于第1栅极电极层205成了掩模，遮盖使其成为p型的杂质元素251，因此，第1p型掺杂区域103a不形成在形成第1栅极电极层205下面的半导体层上。这里，在第1p型掺杂区域103a、第1p型掺杂区域103b添加包含浓度为5×1017～5×1018/cm3左右使其成为p型的杂质元素。另外，也可以添加包含浓度为5×1016～1×1017/cm3左右使其成为p型的杂质元素。在本实施方式中，作为使其成为p型的杂质元素使用硼(B)。
接着，将第1栅极电极层205作为掩模，在半导体层102，以对半导体层102的表面大致垂直的角度θ2添加使其成为n型的杂质元素，来形成第1n型掺杂区域104a、第1n型掺杂区域104b(按照图4(C))。由于在第1n型掺杂区域104a、第1n型掺杂区域104b中已经添加了使其成为p型的杂质元素，因此为了从p型向n型反转，添加浓度比第1p型掺杂区域103a、第1p型掺杂区域103b的使其成为p型杂质元素浓度要高的使其成为n型的杂质元素。然后，在第1n型掺杂区域104a、第1n型掺杂区域104b中形成例如含有浓度为1×1017～5×1018/cm3使其成为n型的杂质元素。在本实施方式中，作为使其成为n型的杂质元素使用磷(P)。由于使其成为n型的杂质元素252大致垂直地掺入，因此被第1栅极电极层205遮盖，不能添加进被第1栅极电极层覆盖的半导体层的区域。由此，残存一部分形成在第1栅极电极层205下面的半导体层中的第1p型掺杂区域，成为第2p型掺杂区域208。第2p型掺杂区域208是经栅极绝缘层105与栅极电极层205重叠形成的Lov区域，另一方面第1n型掺杂区域104a、第1n型掺杂区域104b是Loff区域。
在本实施方式中，在栅极绝缘层105和第1栅极电极层205上形成绝缘层，进行各向异性的刻蚀，在第1栅极电极层205的侧面形成侧壁201(参照图4(D))。另外，在形成侧壁201时，将半导体层102作为刻蚀阻挡层，使半导体层102露出来形成绝缘层701(参照图4(D))。利用侧壁，能够防止栅极电极层、半导体层中的源极区域和漏极区域具有的硅化物的短路。也可以不形成侧壁201，将栅极电极层205作为掩模除去栅极绝缘层105，在该情况下，绝缘层701具有与栅极电极层205相同的形状。
在半导体层102、侧壁201上形成导电膜702(参照图5(B))。作为导电膜510的材料，能对含有钛(Ti)、镍(Ni)、钨(W)、钼(Mo)、钴(Co)、锆(Zr)、铪(Hf)、钽(Ta)、钒(V)、铌(Nb)、铬(Cr)、铂(Pt)、钯(Pd)等膜成膜。这里，利用溅射法形成钛膜。
接着，采用加热处理、GRTA法、LRTA法等，使露出的源极区域和漏极区域的半导体层中的硅和导电膜702反应形成硅化物703a、703b。然后，去除与半导体层不反应的导电膜702(参照图5(C))。
为了使杂质元素激活，进行加热处理或激光照射等，适当地形成氢化用的绝缘膜108。通过加热处理来进行氢化，形成绝缘层109(参照图5(C))。激活杂质元素用的加热处理既可以在氢化用的加热处理的同一工序中进行，这样能简化工序。
在绝缘层109、绝缘膜108、栅极绝缘层105上形成到达源极区域和漏极区域的开口部分(连接槽)204(参照图5(C))。在开口部分204形成与源极区域或漏极区域连接的漏极电极层112。由此，来制作本实施方式的薄膜晶体管150(参照图5(D))。另外，在本实施方式中，若交换添加使其成为n型的杂质元素和使其成为p型的杂质元素的区域，则能在同区域中形成具有使其成为相反的导电型的掺杂区域的薄膜晶体管。在该情况下，第2p型掺杂区域208成为n型掺杂区域，第1n型掺杂区域104a、第1n型掺杂区域104b成为p型掺杂区域，能形成将低浓度n型掺杂区域作为Lov区域具有的p沟道型薄膜晶体管。使用这样的本发明的具有低浓度n型掺杂区域的p沟道型薄膜晶体管可靠性高、且能进行快速动作。
由于薄膜晶体管150是硅化物结构，因此能得到低阻抗的源极区域和漏极区域，能使半导体器件快速化。另外，由于能在低电压下动作，因此能降低功耗。
若使用本发明，由于在半导体层上具有含有使其成为不同导电型的杂质元素的掺杂区域，因此能精细地控制薄膜晶体管的特性。由此，通过简单的工序，就能形成具有所要求的功能的薄膜晶体管，以低成本制造可靠性或电特性高的半导体器件。由于本实施方式的薄膜晶体管是具有低浓度的p型掺杂区域的n沟道型薄膜晶体管，因此能形成一种能快速动作、且功耗低的半导体器件。
本实施方式能分别与实施方式1和2组合在一起使用。
(实施方式4)
用图6、图7和图29来说明本发明的实施方式。本实施方式表示在同一衬底上作为以实施方式1制作的薄膜晶体管150、n沟道型薄膜晶体管、p沟道型薄膜晶体管形成的半导体器件制作CPU等的处理器的例子。由此，相同部分或有相同功能的部分的重复说明省略。
与实施方式1相同，在衬底300上层叠底膜301a、底膜301b作为底膜，形成半导体层302、半导体层303、半导体层304。半导体层302、半导体层303、半导体层304是通过对非晶质半导体膜照射激光使其晶体化，再对形成的晶体性半导体膜制作图案而形成的。在本实施方式中，作为半导体层的材料使用硅，对非晶质硅膜进行照射，形成具有连续成长的晶粒的晶体性硅膜。
使用图29来说明本实施方式的半导体层的晶体化方法。图29(A)是本实施方式的形成半导体层的衬底的立体图，图29(B)是图29(A)的晶体性半导体膜的一部分即区域808的放大图。在图29(B)中，半导体层304、半导体层302、半导体层303与图6和图7的薄膜晶体管的半导体层对应，图6和图7是图29的线(A)-(B)、线(C)-(D)的剖面图。
在衬底300上形成底膜301a、底膜301b，在底膜上形成非晶质半导体膜801。还有，在图29(A)中，统称底膜301a、底膜301b为底膜301。对非晶质半导体膜801照射激光802来形成晶体性半导体膜803。在本实施方式中，如图29(A)所示，将作为激光802的脉冲振荡激光的振荡频率为80MHz的激光向非晶质半导体膜801照射，形成朝着箭头所示的扫描方向804具有连续成长的晶粒的晶体性半导体膜803。通过形成沿该扫描方向拉长的单晶的晶粒，至少能形成基本上没有妨碍薄膜晶体管的载流子移动的晶界的半导体膜。
接着，如图6(A)所示，通过光刻工序在晶体性半导体膜上形成掩模，使用该掩模对晶体性半导体膜的一部分进行刻蚀来形成半导体层302、半导体层303、以及半导体层304。还有，刻蚀半导体层302、半导体层303、以及半导体层304，使得其后形成的薄膜晶体管的沟道形成区域与激光802的扫描方向804平行。
如图29(B)所示，半导体层302、半导体层303以及半导体层304的沟道形成区域302a、沟道形成区域303a以及沟道形成区域304a分别与激光的扫描方向804平行。半导体层302、半导体层303、半导体层304分别逐次起到其后形成的p沟道型薄膜晶体管330的激活区域、n沟道薄膜晶体管331的激活区域、具有低浓度p型掺杂区域的n沟道型薄膜晶体管332的激活区域的功能。
在半导体层302、半导体层303、半导体层304上形成栅极绝缘层395，形成第1导电膜396和第2导电膜397(参照图6(A))。在本实施方式中，作为半导体层302、半导体层303、半导体层304上的第一层绝缘膜，采用GRTA(GasRapid Thermal Anneal)法形成膜厚为2～5nm的薄的氧化硅膜，在第一层的绝缘膜上层叠氮化硅膜、氧化硅膜、氮化硅膜三层用作栅极绝缘层395。采用溅射法使用TaN来形成第1导电膜396，使用W来形成第2导电膜397。
将第1导电膜396和第2导电膜397刻蚀成图3所示的细线，形成第1栅极电极层305、第1栅极电极层306、第1栅极电极层307、第2栅极电极层380、第2栅极电极层381、第2栅极电极层382，形成由迭层结构构成的栅极电极层。
形成由抗蚀剂构成的掩模361使其覆盖半导体层302、半导体层303。将第1栅极电极层307和栅极电极层382作为掩模，以对着半导体层304的表面呈30度到90度、90度到150度的角度θ1向半导体层304添加使其成为p型的杂质元素351，来形成第1p型掺杂区域308a、第1p型掺杂区域308b(参照图6(B))。在本实施方式中，将θ1设定在30度到90度的范围。由于使其成为p型的杂质元素351斜着掺入，因此第1p型掺杂区域308b也形成在被第1栅极电极层307覆盖的半导体层304。另一方面，因为使第1栅极电极层307成为掩模，遮盖使其成为p型的杂质元素351，所以第1p型掺杂区域308a不形成在形成第1栅极电极层307下面的半导体层304。这里，在第1p型掺杂区域308a、第1p型掺杂区域308b添加含有浓度为5×1017～5×1018/cm3左右的使其成为p型的杂质元素。另外，也可以添加含有浓度为5×1016～1×1017/cm3左右的使其成为p型的杂质元素。在本实施方式中，作为使其成为p型的杂质元素使用硼(B)。
接着，去除掩模361形成覆盖半导体层302的由抗蚀剂构成的掩模362。掩模362可以新形成，也可以对掩模361加工后形成。将第1栅极电极层306、第1栅极电极层307作为掩模，以与半导体层表面大致呈垂直的角度θ2向半导体层303、半导体层304添加使其成为n型的杂质元素，形成第1n型掺杂区域309a、第1n型掺杂区域309b、第1n型掺杂区域310a、第1n型掺杂区域310b(参照图6(C))。由于在第1p型掺杂区域308a、第1p型掺杂区域308b没有添加使其成为p型的杂质元素，添加使其成为n型的杂质元素而反转成n型掺杂区域。形成第1n型掺杂区域309a、第1n型掺杂区域309b、第1n型掺杂区域310a、第1n型掺杂区域310b，使其例如以浓度1×1017～5×1018/cm3含有使其成为n型的杂质元素。在本实施方式中，作为使其成为n型的杂质元素使用磷(P)。由于使其成为n型的杂质元素352大致垂直地添加，因此被第1栅极电极层306、第1栅极电极层307遮盖，使其成为n型的杂质元素352添加不进被第1栅极电极层306、第1栅极电极层307覆盖的半导体层303、半导体层304的区域。由此，残留部分形成在第1栅极电极层307下面的半导体层中的第1p型掺杂区域，成为第2p型掺杂区域324。作为Lov区域形成第2p型掺杂区域324。
利用刻蚀等来去除掩模362，形成由覆盖半导体膜303、半导体膜304的抗蚀剂构成的掩模364，将掩模364、第1栅极电极层305、以及第2栅极电极层380作为掩模，以与半导体层302表面大致呈垂直的方向向半导体层302添加使其成为p型的杂质元素354，来形成第3p型掺杂区域316a、第3p型掺杂区域316b(参照图6(D))。这里，向第3p型掺杂区域316a、第3p型掺杂区域316b添加浓度1×1020～5×1021/cm3含有使其成为p型的杂质元素。在本实施方式中，作为使其成为p型的杂质元素使用硼(B)。
利用刻蚀等来去除掩模364，在栅极绝缘层395、第1栅极电极层305、第1栅极电极层306、第1栅极电极层307、第2栅极电极层380、第2栅极电极层381以及第1栅极电极层382上形成绝缘层。在绝缘层上进行各向异性刻蚀，在第1栅极电极层305、第2栅极电极层380、第1栅极电极层306、第2栅极电极层381、第1栅极电极层307、以及第1栅极电极层382的侧面形成侧壁311、侧壁312、侧壁313(参照图7(A))。本实施形态中采用氧化硅作为形成侧壁的绝缘层。另外，在形成侧壁311、侧壁312、侧壁313时，将半导体层302、半导体层303以及半导体层304作为刻蚀阻挡层，使半导体层302、半导体层303以及半导体层304露出来形成绝缘层701、绝缘层712、以及绝缘层713。利用侧壁，能够防止栅极电极层，和半导体层中的源极区域及漏极区域具有的硅化物短路。
在本实施方式中，在刻蚀绝缘层时，形成侧壁311、侧壁312、侧壁313使其呈绝缘层残留在第1栅极电极层305、第1栅极电极层306、第1栅极电极层307上的形状。另外，也可以在刻蚀绝缘层直到露出第1栅极电极层305、第1栅极电极层306、第1栅极电极层307以形成侧壁之后，在第1栅极电极层305、第1栅极电极层306、第1栅极电极层307上形成保护膜。这样通过保护第1栅极电极层305、第1栅极电极层306、第1栅极电极层307，在刻蚀加工时，能够防止第1栅极电极层305、第1栅极电极层306、第1栅极电极层307的膜的损耗。
接着，形成由覆盖半导体层302的抗蚀剂构成的掩模363。将侧壁312、侧壁313、第1栅极电极层306、以及第1栅极电极层307作为掩模，以与半导体层表面大致垂直地向半导体层303、半导体层304添加使其成为n型的杂质元素353，来形成第2n型掺杂区域314a、第2n型掺杂区域314b、第2n型掺杂区域315a、第2n型掺杂区域315b(参照图7(B))。由于被侧壁覆盖的半导体层中没有添加使其成为n型的杂质元素353，因此成为低浓度n型区域即第3n型掺杂区域320a、第3n型掺杂区域320b、第3n型掺杂区域322a、第3n型掺杂区域322b。还有，在半导体层303、半导体层304、半导体层370形成沟道形成区域321、沟道形成区域323。由于第2n型掺杂区域314a、第2n型掺杂区域314b、第2n型掺杂区域315a、第2n型掺杂区域315b是高浓度掺杂区域，因此作为源极区域或漏极区域起作用。在第2型掺杂区域314a、第2n型掺杂区域314b、第2n型掺杂区域315a、第2n型掺杂区域315b添加以浓度为5×1019～5×1020/cm3含有使其成为n型的杂质元素。在本实施方式中，作为使其成为n型的杂质元素使用磷(P)。
另一方面低浓度掺杂区域即第3n型掺杂区域320a、第3n型掺杂区域320b、第3n型掺杂区域322a、第3n型掺杂区域322b，由于没有被栅极电极层覆盖成为Loff区域，因此能缓和漏极附近的电场以防止热载流子注入而产生的恶化，同时还有降低截止电流的效果。其结果，可制造出既能快速动作，又可靠性高、功耗低的半导体器件。
接着形成由覆盖半导体层303、半导体层304的抗蚀剂构成的掩模365。掩模365既可以不除去掩模364而直接使用，也可以对掩模364进行加工而形成，当然也可以是新形成的。将掩模365和第1栅极电极层305作为掩模，以与半导体层302表面垂直的方向向半导体层302添加使其成为p型的杂质元素355，来形成第4p型掺杂区域317a、第4p型掺杂区域317b、第5p型掺杂区域318a、第5p型掺杂区域318b(参照图7(C))。这里，在第4p型掺杂区域317a、第4p型掺杂区域317b添加浓度为5×1018～5×1019/cm3左右含有使其成为p型的杂质元素。在第5p型掺杂区域318a，第5p型掺杂区域318b添加按浓度为5×1018～5×1019/cm3左右含有使其成为p型的杂质元素。在本实施方式中，作为使其成为p型的杂质元素使用硼(B)。还有，在半导体层302形成沟道形成区域319。
第4p型掺杂区域317a、第4p型掺杂区域317b是高浓度掺杂区域，作为源极区域或漏极区域起作用。另外，第5p型掺杂区域318a、第5p型掺杂区域318b是低浓度掺杂区域，形成没有被栅极电极层覆盖的Loff区域。由于第5p型掺杂区域318a、第5p型掺杂区域318b没有被栅极电极层覆盖，因此能缓和漏极附近的电场以防止热载流子注入而产生的恶化，同时还有降低截止电流的效果。其结果，能制造出既能快速动作，又可靠性高、功耗低的半导体器件。
接着，在形成半导体层302、半导体层303、半导体层304、侧壁311、侧壁312、以及侧壁313上形成导电膜714(参照图7(D))。作为导电膜714的材料，能对含有钛(Ti)、镍(Ni)、钨(W)、钼(Mo)、钴(Co)、锆(Zr)、铪(Hf)、钽(Ta)、钒(V)、铌(Nb)、铬(Cr)、铂(Pt)、钯(Pd)等膜成膜。这里，利用溅射法形成钛膜。
接着，采用加热处理、GRTA法、LRTA法等，使露出的源极区域和漏极区域的半导体层中的硅和导电膜714反应形成硅化物715a硅化物715b、硅化物716a、硅化物716b、硅化物717a、硅化物717b。然后，去除与半导体层不反应的导电膜714(参照图8(A))。
为了使杂质元素激活，进行加热处理或激光照射等，适当地形成氢化用的绝缘膜325。通过加热处理来进行氢化，形成绝缘层326。激活杂质元素用的加热处理可以和氢化用的加热处理在同一工序中进行，这样能简化工序。
在本实施方式中，采用旋涂法形成成为层间绝缘膜中一层的绝缘层326。在绝缘层326、绝缘膜325、栅极绝缘层395形成到达形成在源极区域和漏极区域的硅化物715a、硅化物715b、硅化物716a、硅化物716b、硅化物717a以及硅化物717b的开口部分(连接槽)。在开口部分形成与源极区域或漏极区域连接的源极电极层或漏极电极层328a、源极电极层或漏极电极层328b、源极电极层或漏极电极层329a、源极电极层或漏极电极层329b、源极电极层或漏极电极层327a、源极电极层或漏极电极层327b(参照图8(B))。由此，制作本实施方式的p沟道型薄膜晶体管330、n沟道型薄膜晶体管331、具有p型掺杂区域的n沟道型薄膜晶体管332，用这些来制造半导体器件。在本实施方式中，能在同一基板上制作设置有CMOS电路、特性受到控制的薄膜晶体管的处理器。
由于本实施方式的p沟道型薄膜晶体管330、n沟道型薄膜晶体管331、具有p型掺杂区域的n沟道型薄膜晶体管332是硅化物结构，因此能得到低阻抗的源极区域和漏极区域，能实现半导体器件的快速动作。另外，由于在低电压下能够动作，因此能减低功耗。
若使用本发明，则在半导体层，由于具有含有使其成为不同导电型的杂质元素的掺杂区域，因此能精细化控制薄膜晶体管的特性。由此，通过简单的工序，就能形成具有所要求的功能的薄膜晶体管，以低成本制造可靠性或电特性高的半导体器件。即在同一基板上能形成处理器、DRAM、图像处理电路、音频处理电路等注重快速动作的功能电路等和缓冲电路、移位寄存器、电位移位电路以及采样电路等注重高耐压特性的驱动电路等。因此，能在同一基板上制作系统LSI等具有各种各样功能和结构的元件的半导体器件。由于本实施方式的薄膜晶体管是具有低浓度的p型掺杂区域的n沟道型薄膜晶体管，因此能形成一种能快速动作、且功耗低的半导体器件。
本实施方式能分别与实施方式1至3组合使用。
(实施方式5)
用图9至图12来说明本发明的实施方式。本实施方式表示在用实施方式3制作的半导体器件中形成具有两种低浓度p型掺杂区域的n沟道型薄膜晶体管的例子。由此，相同部分或有相同功能的部分的重复说明省略。
与实施方式3相同，在衬底300上层叠底膜301a、底膜301b作为底膜，形成半导体层302、半导体层303、半导体层304、半导体层370。半导体层302、半导体层303、半导体层304、半导体层370是通过对非晶质半导体膜照射激光使其晶体化，再对形成的晶体性半导体膜制作图案而形成的。在本实施方式中，作为半导体层的材料使用硅，对非晶质硅膜进行照射，形成具有连续成长的晶粒的晶体性硅膜。还有，形成半导体层302、半导体层303、半导体层304、半导体层370，使得其后形成的薄膜晶体管的沟道形成区域与激光的扫描方向平行。
在半导体层302、半导体层303、半导体层304、半导体层370上形成栅极绝缘层395，并形成第1导电膜396和第2导电膜397(参照图9(A))。在本实施方式中，半导体层302、半导体层303、半导体层304、半导体层370上的第一层绝缘膜，采用GRTA(Gas Rapid Thermal Anneal)法形成膜厚为2～5nm的薄的氧化硅膜，在第一层的绝缘膜上层叠氮化硅膜、氧化硅膜、氮化硅膜共三层用作栅极绝缘层395。采用溅射法使用TaN来形成第1导电膜396，使用W来形成第2导电膜397。
将第1导电膜396和第2导电膜397刻蚀成图3所示的细线，形成第1栅极电极层305、第1栅极电极层306、第1栅极电极层307、第1栅极电极层371、第2栅极电极层380、第2栅极电极层381、第2栅极电极层382、第2栅极电极层379。在半导体层302、半导体层303上分别层叠由抗蚀剂构成的掩模361覆盖半导体层302、半导体层303形成栅极电极层。
将第1栅极电极层307、第2栅极电极层382、第1栅极电极层371和第2栅极电极层379作为掩模，在半导体层304、半导体层370上对着半导体层表面以30度到90度，或90度到150度的角度θ1添加使其成为p型的杂质元素351来形成第1p型掺杂区域308a、第1p型掺杂区域308b(参照图9(B))。在本实施方式中，θ1设定在30度到90度的范围内。由于斜着掺入使其成为p型的杂质元素351，因此第1p型掺杂区域308b和第1p型掺杂区域385b也形成在被第1栅极电极层307、第1栅极电极层371覆盖的半导体层304、半导体层370。另一方面，由于第1栅极电极层307、第1栅极电极层371成了掩模，遮盖使其成为p型的杂质元素351，因此，第1p型掺杂区域308a、第1p型掺杂区域385a不形成在形成第1栅极电极层307上、第1栅极电极层371下面的半导体层304、半导体层370。这里，在第1p型掺杂区域308a、第1p型掺杂区域308b、第1p型掺杂区域385a、第1p型掺杂区域385b添加包含浓度为5×1017～5×1018/cm3左右使其成为p型的杂质元素。另外，也可以添加包含浓度为5×1016～1×1017/cm3左右使其成为p型的杂质元素。在本实施方式中，作为使其成为p型的杂质元素使用硼(B)。
本实施方式在具有其后形成的半导体层304的薄膜晶体管中将形成第1p型掺杂区域308b的区域作为漏极区域，在具有半导体层370的薄膜晶体管中将形成第1p型掺杂区域385b的区域作为源极区域。通过使半导体层的沟道形成区域与激光的扫描方向平行排列，且从将栅极电极层作为掩模通过沿一方的方向斜着添加杂质元素，能够只在源极区域或漏极区域的某一方的一侧形成与该薄膜晶体管的一种导电性不同的导电型的掺杂区域。若使用本发明，则能在同一工序形成在源极区域有该不同的一种导电型的掺杂区域的薄膜晶体管和在漏极区域有不同的另一种导电型的掺杂区域的薄膜晶体管两者。将哪一区域设计成源极区域、漏极区域，能根据连接的布线等自由设计，本发明能充分应对这样的电路。由此，由于能更精细控制薄膜晶体管的特性，能制作各种各样的薄膜晶体管，因此能可靠性高地制作多个需要有不同功能的电路的高精度的半导体器件。
接着，去除掩模361来形成覆盖半导体层302的由抗蚀剂构成的掩模362。掩模362即可以新形成，也可以对掩模361加工来形成。将第1栅极电极层306、第1栅极电极层307、第1栅极电极层371作为掩模，以与半导体层表面大致呈垂直的角度θ2向半导体层303、半导体层304、半导体层370添加使其成为n型的杂质元素，来形成第1n型掺杂区域309a、第1n型掺杂区域309b、第1n型掺杂区域310a、第1n型掺杂区域310b、第1n型掺杂区域372a、第1n型掺杂区域372b(参照图9(C))。由于在第1p型掺杂区域308a、第1p型掺杂区域308b、第1p型掺杂区域385a、第1p型掺杂区域385b没有添加使其成为p型的杂质元素，添加使其成为n型的杂质元素使其反转成n型掺杂区域。形成第1n型掺杂区域309a、第1n型掺杂区域309b、第1n型掺杂区域310a、第1n型掺杂区域310b、第1n型掺杂区域372a、第1n型掺杂区域372b，使其例如浓度1×1017～5×1018/cm3含有使其成为n型的杂质元素。在本实施方式中，作为使其成为n型的杂质元素使用磷(P)。由于使其成为n型的杂质元素352大致垂直地添加，因此被第1栅极电极层306、第1栅极电极层307、第1栅极电极层371遮盖，在被第1栅极电极层306、第1栅极电极层307、第1栅极电极层371覆盖的半导体层303、半导体层304、半导体层370的区域不添加使其成为n型的杂质元素352。由此，残留部分形成在第1栅极电极层307、第1栅极电极层371下面的半导体层中的第1p型掺杂区域，成为第2p型掺杂区域324、第2p型掺杂区域377。第2p型掺杂区域324在漏极一侧、第2p型掺杂区域377在源极一侧分别形成Lov区域。
利用刻蚀等来去除掩模362，形成由覆盖半导体膜303、半导体膜304、半导体层370的抗蚀剂构成的掩模364，将掩模364和第1栅极电极层305作为掩模，以与半导体层302表面大致呈垂直的方向向半导体层302添加使其成为p型的杂质元素354，来形成第3p型掺杂区域316a、第3p型掺杂区域316b(参照图10(A))。这里，在第3p型掺杂区域316a、第3p型掺杂区域316b添加浓度1×1020～5×1021/cm3左右含有使其成为p型的杂质元素。在本实施方式中，作为使其成为p型的杂质元素使用硼(B)。
利用刻蚀等去除掩模364，在栅极绝缘层395、第1栅极电极层305、第1栅极电极层306、第1栅极电极层307、第1栅极电极层371、第2栅极电极层380、第2栅极电极层381、第2栅极电极层382以及第2栅极电极层379上形成绝缘层。在绝缘层上进行各向异性刻蚀，在第1栅极电极层305、第2栅极电极层380、第1栅极电极层306、第2栅极电极层381、第1栅极电极层307、第2栅极电极层382、第1栅极电极层371以及第2栅极电极层379的侧面形成侧壁311、侧壁312、侧壁313、侧壁373(参照图10(B))。利用侧壁，能够防止栅极电极层、和半导体层中的源极区域及漏极区域具有的硅化物的短路。在本实施方式中，作为形成侧壁的绝缘层使用氧化硅。另外，当形成侧壁311、侧壁312、侧壁313以及侧壁373时，将半导体层302、半导体层303、半导体层304以及半导体层370作为刻蚀阻挡层进行刻蚀，使半导体层302、半导体层303、半导体层304以及半导体层370露出来形成绝缘层721、绝缘层722、绝缘层723以及绝缘层724。
在本实施方式中，在刻蚀绝缘层时，形成侧壁311、侧壁312、侧壁313以及侧壁373使其呈绝缘层残留在第1栅极电极层305、第1栅极电极层306、第1栅极电极层307、以及第1栅极电极层371上的形状。另外，也可以在刻蚀绝缘层直到露出第1栅极电极层305、第1栅极电极层306、第1栅极电极层307以及第1栅极电极层371形成侧壁之后，在第1栅极电极层305、第1栅极电极层306、第1栅极电极层307、以及第1栅极电极层371上分别形成保护膜。这样通过保护第1栅极电极层305、第1栅极电极层306、第1栅极电极层307、以及第1栅极电极层371，在刻蚀加工时，能够防止第1栅极电极层305、第1栅极电极层306、第1栅极电极层307、第1栅极电极层371的膜的损耗。
接着，形成由覆盖半导体层302的抗蚀剂构成的掩模363。将侧壁312、侧壁313、侧壁373、第1栅极电极层306、第1栅极电极层307、第1栅极电极层371作为掩模，以与半导体层表面大致垂直地向半导体层303、半导体层304、半导体层370添加使其成为n型的杂质元素353，来形成第2n型掺杂区域314a、第2n型掺杂区域314b、第2n型掺杂区域315a、第2n型掺杂区域315b、第2n型掺杂区域374a、第2n型掺杂区域区374b(参照图10(C))。由于被侧壁覆盖的半导体层中没有添加使其成为n型的杂质元素353，因此成为低浓度n型区域即第3n型掺杂区域320a、第3n型掺杂区域320b、第3n型掺杂区域322a、第3n型掺杂区域322b、第3n型掺杂区域375a、第3n型掺杂区域375b。还有，在半导体层303、半导体层304、半导体层370形成沟道形成区域321、沟道形成区域323、沟道形成区域376。由于第2n型掺杂区域314a、第2n型掺杂区域314b、第2n型掺杂区域315a、第2n型掺杂区域315b、第2n型掺杂区域374a、第2n型掺杂区域区374b是高浓度掺杂区域，因此作为源极区域或漏极区域起作用。在本实施方式中，将形成第2p型掺杂区域324一侧即第3n型掺杂区域322b作为漏极区域，将形成第2p型掺杂区域377的一侧即第3n型掺杂区域374b作为源极区域。由此，第2n型掺杂区域315a作为源极区域、第2n型掺杂区域374a作为漏极区域起作用。在第2n型掺杂区域314a、第2n型掺杂区域314b、第2n型掺杂区域315a、第2n型掺杂区域315b添加以浓度为5×1019～5×1020/cm3左右含有使其成为n型的杂质元素。在本实施方式中，作为使其成为n型的杂质元素使用磷(P)。
另一方面低浓度掺杂区域即第3n型掺杂区域320a、第3n型掺杂区域320b、第3n型掺杂区域322a、第3n型掺杂区域322b、第3n型掺杂区域375a、第3n型掺杂区域375b，由于没有被第1栅极电极层和第2栅极电极层覆盖成为Loff区域，因此能缓和漏极附近的电场以防止热载流子注入而产生的恶化，同时还有降低截止电流的效果。其结果，能制造出既能快速动作，又可靠性高、功耗低的半导体器件。
接着形成由覆盖半导体层303、半导体层304、半导体层370的抗蚀剂构成的掩模365。掩模365即可以不除去掩模364而直接使用，也可以对掩模364进行加工而形成，当然也可以是新形成的。将掩模365和第1栅极电极层305作为掩模，以与半导体层302表面垂直的方向向半导体层302添加使其成为p型的杂质元素355，来形成第4p型掺杂区域317a、第4p型掺杂区域317b、第5p型掺杂区域318a、第5p型掺杂区域318b(参照图11(A))。这里，在第4p型掺杂区域317a、第4p型掺杂区域317b添加浓度为1×1020～5×1021/cm3左右含有使其成为p型的杂质元素。另外，在第5p型掺杂区域318a、第5p型掺杂区域318b添加浓度为5×1018～5×1019/cm3左右含有使其成为p型的杂质元素。在本实施方式中，作为使其成为p型的杂质元素使用硼(B)。还有，在半导体层302形成沟道形成区域319。
第4p型掺杂区域317a、第4p型掺杂区域317b是高浓度掺杂区域，作为源极区域或漏极区域起作用。另外，第5p型掺杂区域318a、第5p型掺杂区域318b是低浓度掺杂区域，形成没有被栅极电极层覆盖的Loff区域。由于第5p型掺杂区域318a、第5p型掺杂区域318b没有被栅极电极层覆盖，因此能缓和漏极附近的电场以防止热载流子注入而产生的恶化，同时还有降低截止电流的效果。其结果，能制造出既能快速动作，又可靠性高、功耗低的半导体器件。
接着，在形成半导体层302、半导体层303、半导体层304、半导体层370、侧壁311、侧壁312、侧壁313、以及侧壁373上形成导电膜714(参照图11(B))。作为导电膜714的材料，能对含有钛(Ti)、镍(Ni)、钨(W)、钼(Mo)、钴(Co)、锆(Zr)、铪(Hf)、钽(Ta)、钒(V)、铌(Nb)、铬(Cr)、铂(Pt)、钯(Pd)等膜成膜。这里，利用溅射法形成钛膜。
接着，采用加热处理、GRTA法、LRTA法等，使露出的源极区域和漏极区域的半导体层中的硅和导电膜714反应来形成硅化物715a硅化物715b、硅化物716a、硅化物716b、硅化物717a、硅化物717b、硅化物725a以及硅化物725b。然后，去除与半导体层不反应的导电膜714(参照图11(C))。
为了使杂质元素激活，进行加热处理或激光照射等，适当地形成氢化用的绝缘膜325。通过加热处理来进行氢化，形成绝缘层326。激活杂质元素用的加热处理可以和氢化用的加热处理在同一工序中进行，这样能简化工序。
接着，在绝缘层326、绝缘膜325、栅极绝缘层395形成到达源极区域和漏极区域的开口部分(连接槽)。在开口部分形成与源极区域或漏极区域连接的源极电极层或漏极电极层328a、源极电极层或漏极电极层328b、源极电极层或漏极电极层329a、源极电极层或漏极电极层329b、源极电极层或漏极电极层327a、源极电极层或漏极电极层327b、源极电极层或漏极电极层398a、源极电极层或漏极电极层398b(参照图12)。在本实施方式中，源极电极层或漏极电极层327a为源极电极层，源极电极层或漏极电极层327b为漏极电极层。而源极电极层或漏极电极层398a为漏极电极层，源极电极层或漏极电极层398b为源极电极层。由此，来制作本实施方式的p沟道型薄膜晶体管330、n沟道型薄膜晶体管331、在漏极区域一侧具有p型掺杂区域的n沟道型薄膜晶体管332，在源极区域一侧具有低浓度p型掺杂区域的n沟道型薄膜晶体管378，用这些来制造半导体器件。在本实施方式中，在同一基板上制作设有CMOS电路、特性受到控制的薄膜晶体管的处理器。
由于本实施方式的p沟道型薄膜晶体管330、n沟道型薄膜晶体管331、在漏极区域一侧具有p型掺杂区域的n沟道型薄膜晶体管332、在源极区域一侧具有低浓度p型掺杂区域的n沟道型薄膜晶体管378是硅化物结构，因此能得到低阻抗的源极区域和漏极区域，能实现半导体器件的快速化。另外，由于在低电压下能够动作，因此能减低功耗。
若使用本发明，则在半导体层，由于具有含有使其成为不同导电型的杂质元素的掺杂区域，因此能精细地控制薄膜晶体管的特性。由此，通过简单的工序，就能形成具有所要求的功能的薄膜晶体管，以低成本制造可靠性或电特性高的半导体器件。即在同一基板上能形成处理器、DRAM、图像处理电路、音频处理电路等注重快速动作的功能电路和缓冲电路、移位寄存器、电位移位电路以及采样电路等注重高耐压特性的驱动电路等。因此，能在同一基板上制作系统LSI等具有各种各样功能和结构的元件的半导体器件。由于本实施方式的薄膜晶体管是具有低浓度的p型掺杂区域的n沟道型薄膜晶体管，因此能形成一种能快速动作、且功耗低的半导体器件。
本实施方式能分别与实施方式1至4组合使用。
(实施方式6)
用图9至图12、图32来说明本发明的实施方式。本实施方式表示在实施方式4制作的半导体器件中形成具有两种低浓度p型掺杂区域的n沟道型薄膜晶体管的例子。由此，相同部分或有相同功能的部分的重复说明省略。
在实施方式5中，通过使具有相同结构的掺杂区域的薄膜晶体管的源极区域和漏极区域不一样，来制作具有不同特性的两种低浓度p型掺杂区域的n沟道型薄膜晶体管。在本实施方式中，通过控制掺入杂质元素的角度，使掺杂区域的结构不同，来制作具有不同特性的两种低浓度p型掺杂区域的n沟道型薄膜晶体管。
在实施方式5中，如图9(B)所示，在形成第1p型掺杂区域308a、第1p型掺杂区域308b、第1p型掺杂区域385a、第1p型掺杂区域385b时，以设定为30度到90度的θ1掺入使其成为p型的杂质元素。在本实施方式中，向半导体层304和半导体层370掺入使其成为p型的杂质元素是以不同的角度，在不同的工序中进行的。
首先，形成覆盖半导体层370的掩模361b，以与半导体层304表面呈角度θ1向半导体层304添加使其成为p型的杂质元素951。将第1栅极电极层307和第2栅极电极层382作为掩模，以与半导体层表面呈30度到90度的角度θ1向半导体层304斜着添加使其成为p型的杂质元素351，来形成第1p型掺杂区域308a、第1p型掺杂区域308b(参照图32(A))。由于使其成为p型的杂质元素951是斜着掺入的，因此第1p型掺杂区域308b也形成在被第1栅极电极层307和第2栅极电极层382覆盖的半导体层304上。另一方面，由于第1栅极电极层307和第2栅极电极层382成为掩模，遮住使其成为p型的杂质元素951，第1p型掺杂区域308a不形成在形成第1栅极电极层307下面的半导体层304上。
接着，去除覆盖半导体层370的掩模361b，形成覆盖半导体层302、半导体层303、以及半导体层304的掩模366，以与半导体层370表面呈角度θ3向半导体层370添加使其成为p型的杂质元素。将第1栅极电极层371和第2栅极电极层379作为掩模，以与半导体层表面呈90度到150度的角度θ3向半导体层370斜着添加使其成为p型的杂质元素356，形成第1p型掺杂区域985a、第1p型掺杂区域985b(参照图32(B))。由于使其成为p型的杂质元素356是斜着掺入的，因此第1p型掺杂区域985a也形成在被第1栅极电极层371和第2栅极电极层379覆盖的半导体层370上。另一方面，由于第1栅极电极层371和第2栅极电极层379成为掩模，遮住使其成为p型的杂质元素356，第1p型掺杂区域398b不形成在形成第1栅极电极层371下面的半导体层370上。
这里，在第1p型掺杂区域308a、第1p型掺杂区域308b、第1p型掺杂区域985a、第1p型掺杂区域985b添加以浓度5×1017～5×1018/cm3左右含有使其成为p型的杂质元素。另外，也可以添加浓度5×1016～5×1017/cm3左右含有使其成为p型的杂质元素。在本实施方式中，作为使其成为n型的杂质元素使用硼(B)。
这样，通过改变掺入使其成为p型的杂质元素的角度θ，能够使半导体层304、半导体层370中的第1p型掺杂区域的形成区域不一样。
以本实施方式制作的半导体器件如图32(C)所示。能制作本实施方式的p沟道型薄膜晶体管330、n沟道型薄膜晶体管331、具有p型掺杂区域的n沟道型薄膜晶体管332、具有p型掺杂区域的n沟道型薄膜晶体管978，能用这些来制造半导体器件。
以本实施方式制作的薄膜晶体管332使低浓度p型掺杂区域即第2p型掺杂区域324在沟道形成区域323和第3n型掺杂区域322b之间。而以本实施方式制作的薄膜晶体管978使低浓度p型掺杂区域即第2p型掺杂区域977在沟道形成区域376和第3n型掺杂区域375a之间
通过使半导体层的沟道形成区域与激光的扫描方向平行排列，且从将栅极电极层作为掩模从一方的方向斜着添加杂质元素，能够只在源极区域或漏极区域的某一侧形成与该薄膜晶体管的导电性不同的一种导电类型的掺杂区域。若使用本发明，则能在同一基板上形成在源极区域有该不同的一种导电类型的掺杂区域的薄膜晶体管和在漏极区域有不同的一种导电类型的掺杂区域的薄膜晶体管。由此，由于能更精细控制薄膜晶体管的特性，能制作各种各样的薄膜晶体管，因此能可靠性高地制作多个具有不同功能的电路的高精度的半导体器件。
本实施方式能分别与实施方式1至5组合使用。
(实施方式7)
用图13至图16来说明本发明的实施方式。本实施方式表示在实施方式4制作的半导体器件中形成半导体永久存储元件(以下称为存储晶体管)的例子。由此，相同部分或有相同功能的部分的重复说明省略。
与实施方式4相同，在衬底400上层叠底膜401a、底膜401b作为底膜，形成半导体层402、半导体层403、半导体层404、半导体层405。半导体层402、半导体层403、半导体层404、半导体层405是通过对非晶质半导体膜照射激光使其晶体化，再对形成的晶体性半导体膜制作图案而形成的。在本实施方式中，作为半导体层的材料使用硅，对非晶质硅进行照射，形成具有连续成长的晶粒的晶体性硅膜。还有，形成半导体层402、半导体层403、半导体层404、半导体层405，使得其后形成的薄膜晶体管的沟道形成区域与激光的扫描方向平行。在本实施方式中，作为激光使用脉冲振荡激光的振荡频率为80MHz的激光。通过形成沿该扫描方向拉长的单晶的晶粒，至少能形成基本上没有妨碍薄膜晶体管的载流子移动的晶界的半导体膜。
在半导体层402、半导体层403、半导体层404、半导体层405以及基板400上形成绝缘膜480、绝缘膜481、绝缘膜482、绝缘膜483，然后在这些膜上面形成绝缘膜406。绝缘膜480、绝缘膜481、绝缘膜482、绝缘膜483和在这些膜上形成的绝缘膜406的迭层希望膜厚为1～100nm，最好为1～10nm，更好为2～5nm。绝缘膜480、绝缘膜481、绝缘膜482、绝缘膜483和在这些膜上形成的绝缘膜406其后在存储晶体管中作为沟道氧化膜，在薄膜晶体管中作为栅极绝缘层的一部分起作用。因此，绝缘膜480、绝缘膜481、绝缘膜482、绝缘膜483和在这些膜上形成的绝缘膜406的膜厚越薄隧道电流越易流过，就能快速动作，因此是理想的。另外，绝缘膜480、绝缘膜481、绝缘膜482、绝缘膜483和在这些膜上形成的绝缘膜406的膜厚越薄，就越容易以低电压在浮栅电极积蓄电荷。其结果，能减低其后形成的半导体器件的功耗。
作为绝缘膜480、绝缘膜481、绝缘膜482、绝缘膜483的形成方法，可以使用GRTA法、LRTA法等对半导体区域表面进行氧化形成热氧化膜，以形成膜厚薄的绝缘膜。另外，除了该方法外，也可以使用CVD法、涂布法来形成。作为绝缘膜406，能够以氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜来形成。另外，也可以是从基板100一侧开始依次层叠氧化硅膜、氮化硅膜、或氧化硅膜、氮化硅膜、氧化硅膜等的层叠结构。
在本实施方式中，作为绝缘膜480、绝缘膜481、绝缘膜482、绝缘膜483可以形成氧化硅膜，作为绝缘膜406可以形成氮化硅膜。在去除形成在半导体层402、半导体层403、半导体层404、半导体层405的表面的自然氧化膜之后，在含有羧基的臭氧水中暴露数十秒至数分钟，在半导体层402、半导体层403、半导体层404、半导体层405表面形成氧化硅膜。然后，采用GRTA法使氧化硅膜更加致密，形成膜厚为1～2nm的绝缘膜480、绝缘膜481、绝缘膜482、绝缘膜483。用该方法，由于能进行短时间且高温的处理，因此基板不会伸缩，并且能形成致密、膜厚薄的绝缘膜。接着，在氧化硅膜上形成膜厚为1～5nm的氮氧化硅膜作为绝缘膜406。
在绝缘膜406上形成分散的导电性粒子或半导体粒子(以下示为分散粒子)407(参照图13(A))。作为分散粒子的制作方法，能够使用溅射法、等离子CVD法、LPCVD法、蒸镀法、液滴吐出法等众所周知的方法。若以等离子CVD法、LPCVD法、蒸镀法、液滴吐出法等形成分散粒子，则由于能减低成膜时对绝缘膜406的冲击，因此能抑制绝缘膜406产生缺陷。其结果，能制造可靠性高的半导体器件。另外，采用上述方法形成导电性膜或半导体膜之后，能够刻蚀成希望的形状形成分散粒子。分散粒子的大小为0.1～10nm，最好为2～5nm。另外，作为导电性粒子的材料，能使用金、银、铜、钯、铂、钴、钨、镍等。作为半导体粒子的材料能够使用硅(Si)、锗(Ge)、或硅锗合金等。在本实施方式中，采用等离子CVD来形成硅微晶体作为分散粒子407。
在分散粒子407和绝缘膜406上形成绝缘膜。作为绝缘膜采用等离子CVD法形成膜厚为10～20nm的氮化硅膜、或氮氧化硅膜。
接着，在以后成为存储晶体管的半导体层402上的分散粒子407上形成掩模。
使用掩模对分散粒子407的一部分进行刻蚀，以形成具有浮栅电极410的绝缘层408。作为绝缘膜和分散粒子407的去除方法，能采用干式刻蚀法、湿式刻蚀法等众所周知的刻蚀方法。在本实施方式中，采用干式刻蚀法除去绝缘膜使分散粒子407露出。还有，若在形成分散粒子407的绝缘膜406的膜厚很薄的情况下采用干式刻蚀法，则因等离子的冲击可能在绝缘膜406上产生缺陷。因此，最好采用湿式刻蚀法来进行去除。这里，采用使用NMD3溶液(含有0.2～0.5％氢氧化四甲铵的水溶液)的湿式刻蚀法来去除分散粒子即硅微晶体。
浮栅电极以分散的粒子形式形成。因此，能避免在作为隧道氧化膜起作用的绝缘膜406上存在缺陷的情况下，积蓄在浮栅电极上的所有电荷从缺陷流到半导体区域。其结果，能形成可靠性高的半导体存储晶体管。
接着，在去除掩模之后，在具有浮栅电极410的绝缘层408和绝缘层406上形成绝缘膜409(参照图13(B))。绝缘膜409的膜厚希望为1～100nm，最好为10～70nm，更好为10～30nm。绝缘膜409必须保持在存储晶体管中的浮栅电极410和其后形成的栅极电极层间的绝缘性。因此，其间漏电流不增加程度的膜厚是理想的。绝缘膜409与绝缘膜406相同，能够以氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜来形成。另外，也可以是从基板100一侧开始依次层叠氧化硅膜、氮化硅膜、或氧化硅膜、氮化硅膜、氧化硅膜等的层叠结构。还有，若形成与半导体层连接的氧化硅膜，则由于极绝缘膜与半导体区域之界面能级降低，是理想的。这里，作为绝缘膜409，以膜厚为10nm氧化硅膜和膜厚为20nm的氮化硅膜的层叠结构来形成。
然后，在形成绝缘膜409之后，形成覆盖分散粒子和绝缘膜409的掩模图案，也可以形成第2浮栅电极。进而，也可以重复同样的工序，形成多次层叠的浮栅电极。
在绝缘膜409上使用钨形成导电膜。在本实施方式中，使用钨作为栅极电极层。将导电膜刻蚀成图3所示的细线，形成栅极电极层411、栅极电极层412、栅极电极层413、栅极电极层414(参照图13(C))。形成由抗蚀剂构成的掩模461来覆盖半导体层402、半导体层403、半导体层404。
将栅极电极层414作为掩模，以与半导体层表面呈30度到90度、90度到150度的角度θ1向半导体层405斜着添加使其成为p型的杂质元素451，来形成第1p型掺杂区域415a、第1p型掺杂区域415b(参照图13(D))。在本实施方式中，θ1设定在30度到90度的范围内。由于使其成为p型的杂质元素451是斜着掺入的，因此第1p型掺杂区域415b也形成在被栅极电极层414覆盖的半导体层405上。另一方面，由于栅极电极层414成为掩模，遮住使其成为p型的杂质元素451，第1p型掺杂区域415a不形成在形成栅极电极层414下面的半导体层405上。这里，在第1p型掺杂区域415a、第1p型掺杂区域415b添加浓度5×1017～5×1018/cm3左右含有使其成为p型的杂质元素。在本实施方式中，作为使其成为n型的杂质元素使用硼(B)。另外，也可以添加包含浓度为5×1016～1×1017/cm3左右使其成为p型的杂质元素。在本实施方式中，作为使其成为p型的杂质元素使用硼(B)。
接着，去除掩模461形成覆盖半导体层403的由抗蚀剂构成的掩模462。掩模462既可以新形成，也可以对掩模461加工来形成。将栅极电极层411、栅极电极层413、栅极电极层414作为掩模，以与半导体层表面大致呈垂直的角度θ2向半导体层402、半导体层404、半导体层405添加使其成为n型的杂质元素，形成第1n型掺杂区域416a、第1n型掺杂区域416b、第1n型掺杂区域417a、第1n型掺杂区域417b、第1n型掺杂区域418a、第1n型掺杂区域418b(参照图14(A))。由于在第1p型掺杂区域415a、第1p型掺杂区域415b没有添加使其成为p型的杂质元素，添加使其成为n型的杂质元素而反转成n型掺杂区域。形成第1n型掺杂区域416a、第1n型掺杂区域416b、第1n型掺杂区域417a、第1n型掺杂区域417b、第1n型掺杂区域418a、第1n型掺杂区域418b，例如按浓度1×1018～5×1018/cm3左右含有使其成为n型的杂质元素。在本实施方式中，作为使其成为n型的杂质元素使用磷(P)。由于使其成为n型的杂质元素452大致垂直地添加，因此被栅极电极层411、栅极电极层413、栅极电极层414遮盖，在被栅极电极层411、栅极电极层413、栅极电极层414覆盖的半导体层402、半导体层404、半导体层405的区域不能添加入使其成为n型的杂质元素352。由此，残存部分形成在栅极电极层414下面的半导体层中的第1p型掺杂区域，成为第2p型掺杂区域435。形成第2p型掺杂区域435作为Lov区域。
利用刻蚀等去除掩模462，形成由覆盖半导体膜402、半导体膜404、半导体层405的抗蚀剂构成的掩模463a、463b，将掩模463a、463b和栅极电极层412作为掩模，以与半导体层403表面大致呈垂直的方向向半导体层403添加使其成为p型的杂质元素453，来形成第3p型掺杂区域420a、第3p型掺杂区域420b(参照图14(B))。这里，在第3p型掺杂区域420a、第3p型掺杂区域420b中添加浓度1×1020～5×1021/cm3左右含有使其成为p型的杂质元素。在本实施方式中，作为使其成为p型的杂质元素使用硼(B)。
利用刻蚀等来去除掩模463a、掩模463b，在绝缘膜409、栅极绝缘层411、栅极电极层412、栅极电极层413以及栅极电极层414上形成绝缘层，进行各向异性刻蚀，在栅极电极层411、栅极电极层412、栅极电极层413以及栅极电极层414的侧面形成侧壁421、侧壁422、侧壁423、侧壁424(参照图14(C))。利用侧壁，能够防止栅极电极层、和半导体层中的源极区域及漏极区域具有的硅化物短路。在本实施方式中，作为形成侧壁的绝缘层使用氧化硅。另外，当形成侧壁421、侧壁422、侧壁423以及侧壁424时，将半导体层402、半导体层403、半导体层404以及半导体层405作为刻蚀阻挡层进行刻蚀，使半导体层402、半导体层403、半导体层404以及半导体层405露出。其结果，绝缘膜409、绝缘膜406、绝缘层480、绝缘层481、绝缘层482、绝缘层488被刻蚀，分别在半导体层402上形成绝缘膜738、绝缘膜734、绝缘层730，在半导体层403上形成绝缘膜739、绝缘膜735、绝缘层731，在半导体层404上形成绝缘膜740、绝缘膜736、绝缘层732，在半导体层405上形成绝缘膜741、绝缘膜737、绝缘层733。
在本实施方式中，在形成侧壁421、侧壁422、侧壁423、侧壁424时，使其呈绝缘层残留在栅极电极层411、栅极电极层412、栅极电极层413以及栅极电极层414上的形状。另外，也可以在栅极绝缘层上形成保护膜。若这样地保护栅极电极层，则能够防止刻蚀加工时栅极电极层的膜的损耗。
接着，形成由覆盖半导体层403的抗蚀剂构成的掩模464。将侧壁422、侧壁423、侧壁424、栅极电极层411、栅极电极层413、栅极电极层414作为掩模，以与半导体层表面大致垂直地向半导体层402、半导体层404、半导体层405添加使其成为n型的杂质元素454，形成第2n型掺杂区域425a、第2n型掺杂区域425b、第2n型掺杂区域428a、第2n型掺杂区域428b、第2n型掺杂区域431a、第2n型掺杂区域区431b(参照图15(A))。由于被侧壁覆盖的半导体层中没有添加使其成为n型的杂质元素454，因此成为低浓度n型区域即第3n型掺杂区域426a、第3n型掺杂区域426b、第3n型掺杂区域432a、第3n型掺杂区域432b。由于第2n型掺杂区域425a、第2n型掺杂区域425b、第2n型掺杂区域428a、第2n型掺杂区域428b、第2n型掺杂区域431a、第2n型掺杂区域区431b是高浓度掺杂区域，因此作为源极区域或漏极区域起作用。在第2n型掺杂区域425a、第2n型掺杂区域425b、第2n型掺杂区域428a、第2n型掺杂区域428b、第2n型掺杂区域431a、第2n型掺杂区域区431b添加浓度为5×1019～5×1020/cm3左右含有使其成为n型的杂质元素。在本实施方式中，作为使其成为n型的杂质元素使用磷(P)。
另一方面低浓度掺杂区域即第3n型掺杂区域426a、第3n型掺杂区域426b、第3n型掺杂区域429a、第3n型掺杂区域429b、第3n型掺杂区域432a、第3n型掺杂区域432b，由于在没有覆盖栅极电极层411、栅极电极层413、栅极电极层414的Loff区域形成，因此能缓和漏极附近的电场以防止热载流子注入而产生的恶化，同时还有降低截止电流的效果。其结果，既能快速动作，又能制造可靠性高、功耗低的半导体器件。还有，在半导体层402、半导体层404、半导体层405形成沟道形成区域427、沟道形成区域430、沟道形成区域434。
接着形成由覆盖半导体层402、半导体层404、半导体层405的抗蚀剂构成的掩模465a、465b。将掩模465a、465b、侧壁422以及栅极电极层412作为掩模，以与半导体层403表面垂直的方向向半导体层403添加使其成为p型的杂质元素455，形成第4p型掺杂区域436a、第4p型掺杂区域436b、第5p型掺杂区域437a、第5p型掺杂区域437b(参照图15(B))。这里，在第4p型掺杂区域436a、第4p型掺杂区域436b添加浓度为1×1020～5×1021/cm3左右含有使其成为p型的杂质元素。另外，在第5p型掺杂区域337a、第5p型掺杂区域337b添加浓度为5×1018～5×1019/cm3左右含有使其成为p型的杂质元素。在本实施方式中，作为使其成为p型的杂质元素使用硼(B)。还有，在半导体层403形成沟道形成区域438。
第4p型掺杂区域436a、第4p型掺杂区域436b是高浓度掺杂区域，作为源极区域或漏极区域起作用。另外，第5p型掺杂区域437a、第5p型掺杂区域437b是低浓度掺杂区域，在没有被栅极电极层覆盖的Loff区域形成。由于第5p型掺杂区域437a、第5p型掺杂区域437b没有被栅极电极层覆盖，因此能缓和漏极附近的电场以防止热载流子注入而产生的恶化，同时还有降低截止电流的效果。其结果，既能快速动作，又能制造可靠性高、功耗低的半导体器件。
接着，在半导体层402、半导体层403、半导体层404、半导体层405、侧壁421、侧壁422、侧壁423、以及侧壁424上形成导电膜742(参照图15(C))。作为导电膜742的材料，能对含有钛(Ti)、镍(Ni)、钨(W)、钼(Mo)、钴(Co)、锆(Zr)、铪(Hf)、钽(Ta)、钒(V)、铌(Nb)、铬(Cr)、铂(Pt)、钯(Pd)等膜成膜。这里，利用溅射法形成钛膜。
接着，采用加热处理、GRTA法、LRTA法等，使露出的源极区域和漏极区域的半导体层中的硅和导电膜742反应来形成硅化物743a、硅化物743b、硅化物744a、硅化物744b、硅化物745a、硅化物745b、硅化物746a以及硅化物746b。然后，去除与半导体层不反应的导电膜742(参照图16(A))。
为了使杂质元素激活，进行加热处理或激光照射等，适当地形成氢化用的绝缘膜433。通过加热处理来进行氢化，形成绝缘层446。激活杂质元素用的加热处理既可以和氢化用的加热处理在同一工序中进行，这样能简化工序。在本实施方式中，作为绝缘层446，可以为将氮氧化硅膜和氧氮化硅膜连续成膜的层叠结构。
接着，在绝缘层446、绝缘膜443形成到达源极区域和漏极区域的开口部分(连接槽)。在开口部分形成源极电极层或漏极电极层439a、源极电极层或漏极电极层439b、与源极区域或漏极区域连接的源极电极层或漏极电极层440a、源极电极层或漏极电极层440b、源极电极层或漏极电极层441a、源极电极层或漏极电极层441b、源极电极层或漏极电极层442a、源极电极层或漏极电极层442b(参照图16(B))。在本实施方式中，作为源极电极层或漏极电极层采用Al/Ti/Al的迭层。
另外，如图16(B)所示，在源极电极层或漏极电极层上形成到达源极电极层或漏极电极层的开口部分的绝缘层444，也可以采用在开口部分形成布线层445的结构。在本实施方式中，作为绝缘层444使用含有硅氧烷聚合物的绝缘层，布线层445采用Al/Ti的迭层。
能够在同一基板上形成具有存储晶体管470、p沟道型薄膜晶体管471、n沟道型薄膜晶体管472、具有低浓度p型掺杂区域的n沟道型薄膜晶体管473。由于本实施方式的半导体器件的存储晶体管和薄膜晶体管是在沟道方向基本上不存在晶界的半导体区域中形成的，因此能快速动作。另外，由于具有含有低浓度p型掺杂区域的n沟道型薄膜晶体管，因此能形成一种能快速动作、且功耗低的ID芯片等半导体器件。
由于本实施方式的存储晶体管470、p沟道型薄膜晶体管471、n沟道型薄膜晶体管472、具有p型掺杂区域的n沟道型薄膜晶体管473是硅化物结构，因此能得到低阻抗的源极区域和漏极区域，能实现半导体器件的快速化。另外，由于在低电压下能够动作，因此能减低功耗。
另外，以本实施方式制作的p沟道型薄膜晶体管471、n沟道型薄膜晶体管472、以及具有低浓度p型掺杂区域的n沟道型薄膜晶体管采用由在各自的半导体层表面上形成的绝缘膜481、绝缘膜482、绝缘膜483、和形成在这些膜上的绝缘膜406以及绝缘膜409构成的迭层来作为栅极绝缘层。因此，能制成耐压性高，具有高耐压特性的薄膜晶体管。还有，若去除绝缘膜409并将栅极绝缘层与绝缘膜481、绝缘膜482、绝缘膜483，还有在这些膜上形成的绝缘膜406层叠在一起，就能得到可快速动作的薄膜晶体管。这样，根据所要求的功能，就能制作具有能与其对应的特性的薄膜晶体管，来制造半导体器件。
若使用本发明，则在半导体层，由于具有含有使其成为不同导电型的杂质元素的掺杂区域，因此能精细地控制薄膜晶体管的特性。由此，通过简单的工序，就能形成具有所要求的功能的薄膜晶体管，以低成本制造可靠性或电特性高的半导体器件。即在同一基板上能形成处理器、DRAM、图像处理电路、音频处理电路等注重快速动作的功能电路和缓冲电路、移位寄存器、电位移位电路以及采样电路等注重高耐压特性的驱动电路等。因此，能在同一基板上制作系统LSI等具有各种各样功能和结构的元件的半导体器件。由于本实施方式的薄膜晶体管是具有低浓度的p型掺杂区域的n沟道型薄膜晶体管，因此能形成一种能快速动作、且功耗低的半导体器件。
本实施方式能分别与实施方式1至6组合使用。
(实施方式8)
能使用本发明的制作方法形成的半导体器件之一一是ID芯片。ID芯片是以无线方式识别信息等的可收发数据的半导体器件，不断在各个领域中得到使用。ID芯片也称为无线电标签、RFID(Radio Frequency Identification，无线电频率识别)标签、IC标签。另外，也能将使用玻璃基板的ID芯片称为IDG芯片(Identification Glass Chip，识别玻璃芯片)，将使用具有挠性的基板的ID芯片称为IDF芯片(Identification Flexible Chip)，本发明无论哪一种都能适用。
图30表示作为本发明的半导体器件的代表例子的非接触型RFID(RadioFrequency Identification)标签、无线电标签等代表的ID芯片的典型方框图。在图30表示了具有读出认证数据等固定数据的简单功能的结构。在图30中，ID芯片由天线1302、高频电路1303、电源电路1304、复位电路1305、时钟发生电路1306、数据解调电路1307、数据调制电路1308、控制电路1309、永久存储器(也称为NVM)1310、ROM1311构成。
在本实施方式中，作为永久存储器1310适宜使用按照实施方式5制作的存储晶体管，并适宜使用与各个电路所要求的功能相对应、使用本发明控制电特性的薄膜晶体管。也就是说，作为构成高频电路1303、复位电路1305、时钟发生电路1306、数据解调电路1307、数据调制电路1308、控制电路1309、ROM1311的晶体管，在需要快速动作的晶体管的情况下，使用本发明能在同一工序制作可快速动作的晶体管。另外，在需要具有高耐压特性的晶体管作为构成电源电路1304的晶体管的情况下，使用本发明能在与存储晶体管同时制作具有高耐压特性的晶体管。如上所述，在同一基板上能高效地制作RFID标签。进而，还能实现ID芯片1301的低成本化和小型化。
另外，图30所示的电路全部形成在玻璃基板上、软性基板上、半导体基板上。天线1302也可以形成在上述玻璃基板上、软性基板上、半导体基板上，也可以在基板外部与基板内部的半导体集成电路连接。
高频电路1303是通过天线1302接收模拟信号、或将数据调制电路1308收到的模拟信号通过天线1302输出的电路。电源电路1304是根据接收信号生成电源的电路，复位电路1305是生成复位信号的电路，时钟发生电路1306是产生时钟信号的电路，数据解调电路1307是根据接收的信号抽出数据的电路，数据调制电路1308是根据控制电路接收到的数字信号生成向天线输出的模拟信号、或使天性特性变化的电路，由以上的电路构成模拟部分。
另一方面，控制电路1309接受从接收信号中抽出的数据，进行数据读出。具体就是，生成NVM1310或ROM1311的地址信号，进行数据读出，将读出的数据送到数据调制电路中。由以上的电路来构成数字部分。
这样，使用本发明，能制作高可靠性、高性能的ID芯片。本实施方式能分别与实施方式1至7组合使用。
(实施方式9)
图17(A)表示本发明的一个半导体器件即ID芯片的一个方式的立体图。作为集成电路，能使用具有各种各样信号处理功能的集合体的处理器、具有将处理器作为系统具有的系统处理器。1101是集成电路，1102相当于天线，天线1102与集成电路1101连接。1103是也能起到封装件的功能的支撑体，1110相当于封装件。集成电路1101和天线1102形成在支撑体1103上，封装件1110与支撑体1103重叠覆盖集成电路1101和天线1102。还有，封装件1110未必一定要使用，但通过用封装件1110来覆盖集成电路1101和天线1102，能提高ID芯片的机械强度。
图17(B)表示本发明的一个半导体器件即IC卡的一个方式的立体图。1105是集成电路，1106相当于天线，天线1106与集成电路1105连接。1108是作为引入线薄板起作用的基板，1107、1109相当于封装件。集成电路105和天线1106形成在基板1108上，基板1108夹在两个封装件1107、封装件1109之间。还有本发明的IC卡也可以具有与集成电路1105连接的显示装置。
接着图18(A)和(B)表示图17(A)所示的ID芯片的E-F线的剖面图。但是，图18是不用封装件1104，而用更薄的封装膜1105来封装的，在支撑体上形成集成电路的例子。当然也可以在封装膜1105上形成封装件1104。ID芯片利用也起封装件作用的支撑体1103和封装膜1105进行封装，具有集成电路1101和与其连接的天线1102。
集成电路1101能使用实施方式1至8中的任一个所示的集成电路来形成。另外，用于集成电路1101的半导体元件不限于这些。例如，除了薄膜晶体管之外，也可以使用存储元件、二极管、光电变换元件、电阻元件、线圈、电容元件、电感等。
如图18(A)所示，在集成电路1101的薄膜晶体管上形成层间绝缘膜1110，在层间绝缘膜1110上形成天线1102，用起到保护膜作用的封装膜1105来进行封装。
另一方面，如图18(B)所示，也可以在层间绝缘膜1110上形成由氮化硅膜等构成的阻挡膜1121，在其上形成天线1102。
通过设置阻挡膜，集成电路1101不会被污染，能提供可靠性高的ID芯片。另外在图18中，由于在集成电路1101与支撑体1103之间形成由氮化硅等构成的底膜，是用具有氮化硅膜等的阻挡膜功能的膜覆盖集成电路的结构，因此能进一步防止水分等的污染，提高可靠性。
天线1102希望是金、银、铜、铝或用这些电镀后的金属。
在本实施方式中，表示用不同的封装件粘结具有集成电路和在集成电路的层间绝缘膜上形成的天线的层叠体的例子，但不限于这些，也可以用粘结剂来固定形成天线的封装件和集成电路。这时，使用各向异性的导电粘结剂或各向异性的导电薄膜，通过进行UV处理或超声波处理来连接集成电路和天线，但本发明不限于该方法，能使用各种各样的方法。另外，天线也不必一定要与ID芯片的大小相等，可以是更大一些，也可以更小一点，可以作适当的设定。另外，信号的收发能用无线电等的电波、光等。
在本实施方式中，集成电路可直接形成在支撑体上，作为封装膜1105使用氮化硅等致密的膜，但也可以利用剥离工序形成集成电路，粘结在支撑体和封装件上的结构。支撑体、封装件能使用塑料、有机树脂、纸、纤维、碳石墨等具有挠性的材料。通过封装件使用原分解性树脂，能将其分解成各种各样的细菌回归到土壤中。另外，进一步，由于本实施方式的集成电路是由硅、铝、氧气、氮气等形成的，因此能形成无公害的ID芯片。另外，通过封装材料使用纸、纤维、碳石墨等焚烧后无公害的母材，用后的ID芯片能焚烧、或裁断。另外，由于使用这些材料的ID芯片即使焚烧也不会产生有毒气体，因此是无公害的。
将利用剥离工序形成的集成电路粘结在支撑体、封装件上时，夹在支撑体、封装件中的集成电路的厚度为小于等于5μm，最好在0.1μm～3μm之间。另外，设重叠支撑体、封装件时的厚度为d，那么支撑体、封装件的厚度最好(d/2)±30μm，更好为(d/2)±10μm。另外，希望支撑体1103、第2封装件的厚度在10μm～200μm之间。进而，集成电路1101的面积最好小于等于5mm×5mm(25mm2)，希望具有0.3mm×0.3mm～4mm×4mm方角(0.09mm2～16mm2)的面积。若支撑体1103、封装件用有机树脂材料形成，则有折弯性强的特性。另外，利用剥离工序形成的集成电路，与单晶半导体相比，有折弯性强的特性。而且，由于能使集成电路、支撑体、封装材料没有空隙地封接，因此形成的ID芯片本身具有折弯性强的特性。用这样的支撑体、封装件封装的集成电路，既可以配置在其他的物体的表面或内部，也可以埋入纸中。
本实施方式能分别与实施方式1至8组合使用。
(实施方式10)
在本实施方式中，使用图19来说明本发明的半导体器件的代表例子即处理器(CPU等)的一个芯片的方框图。
首先，若操作码输入到数据总线接口1001时，则在分析电路1003(也称为Instruction Decode)中解读码，信号输入到控制信号发生电路1004(CPUTiming Control)中。一旦信号输入，就从控制信号发生电路1004中，向运算电路1009(以下示为ALU)和存储电路1010(以下示为寄存器)输出控制信号。
还有，在控制信号发生电路1004中包含控制ALU1009的ALU控制器1005(以下，用ACON表示)、控制寄存器1010的电路1006(以下，表RCON表示)、控制时间的时间控制器1007(以下，用TCON表示)和控制中断的中断控制器1008(以下，用ICON表示)。
另一方面，若操作数输入到数据总线接口1001时，则向ALU1009和寄存器1010输出。然后，根据控制信号发生电路1004输入的控制信号进行处理(例如，存储读出循环、存储写入循环、或I/O读出循环、I/O写入循环)。
还有，寄存器1010由通用寄存器、堆栈指示器(SP)、程序计数器(PC)等构成。
另外，地址控制器1011(以下，用ADRC表示)输出16位地址。
还有，本实施方式所示的处理器结构只是使用本发明的制造方法而形成的处理器的一个例子，不是限定本发明的结构的。因而，也可以使用本实施方式所示的结构以外的众所周知的处理器的结构。
本实施方式能分别与实施方式1至9组合使用。
(实施方式11)
用图20说明本发明的半导体器件的一个例子即用于系统LSI的情况。
还有，系统LSI，是指装有在假想特定用途的装置内部，构成进行装置的控制或数据处理的系统LSI。用途很广，能使用在例如手机、PDA、DSC、电视装置、打印机、传真机、游戏机、导航系统、DVD播放机等。
图20所示的是系统LSI的一个例子。典型的系统LSI由处理器(CPU)核心1601、永久存储器(用NVM表示)1604、时钟控制器1603、主存储器1602、存储控制器1605、中断控制器1606、I/O端1607等构成。当然图20表示简化了的系统LSI的一个例子，实际的系统LSI根据其用途能进行各种各样的电路设计。作为I/O端口1607可采用能使用具有信号即所有频率的电磁波(无线电等)、光等天线等的装置。
NVM1604能使用以实施方式7制作的存储晶体管。
另外，作为构成处理器(CPU)核心1601、时钟控制器1603、主存储器1602、存储控制器1605、中断控制器1606、I/O端口1607的晶体管，能使用由本发明制作的可快速动作的晶体管。由此，能在同一基板上制作各种各样的电路。
本实施方式能分别与实施方式1至10组合使用。
(实施方式12)
本发明的半导体器件的通途很广，例如本发明的半导体器件的一个方式即ID芯片20能设置在纸币、硬币、有价证券类、证书类、无记名债券类、包装用容器类、书籍类、记录介质、随身的物品、交通工具类、食品类、服装类、保健用品类、生活用品类、药品类和电子设备等而使用。另外，代替ID芯片，也可以使用处理芯片。
纸币、硬币，是指在市场上流通的金钱，包括在特定地区如同货币一样通用的金券、纪念硬币等。有价证券，是指支票、证券、期票等，能设置ID芯片20(参照图21(A))。证书类，是指驾驶证、身份证等，能设置ID芯片21(参照图21(B))。无记名债券类，是指邮票、米券、各种礼物券等，包装用容器类，是指盒饭等包装纸、塑料瓶等，能设置ID芯片23(参照图21(D))。书籍类，是指书、簿子等，能设置ID芯片24(参照图21(E))。记录介质，是指DVD软件、录像带等，能设置ID芯片25(参照图21(F))。随身的物品，是指包、眼镜等，能设置ID芯片26(参照图21(G))。交通工具，是指自行车等的车辆、船舶等，能设置ID芯片27(参照图21(H))。食品类，是指食品、饮料等。服装类，是指衣服、鞋子等。保健用品类，是指医疗器械、健身器械等。生活用品类，是指家具、照明器具等。药品类，是指医药品、农药等。电子设备，是指液晶显示装置、EL显示装置、电视装置(电视接收机、薄型电视接收机)、手机等。
通过在纸币、硬币、有价证券类、证书类、无记名债券类等设置ID芯片，能防止伪造。另外，通过在包装用容器类、书籍类、记录介质等、身边的物品、食品类、生活用品类、电子设备等设置ID芯片。能够力图提高检验产品系统或租赁店的系统等的效率。通过在交通工具、保健用品类、药品类等设置ID芯片，能防止伪造或盗窃，如果是药品则能防止服错药。作为ID芯片的设置，贴在物品的表面，也可埋入物品中。例如，如为书则可埋入纸中，如为有机树脂构成的徽章则可埋入该有机树脂中。
处理芯片能用作测量评定生物的生物体反应(生物体信号(脑电波、心电图、肌肉电图、血压等))的装置，能应用在医疗领域。图21(C)表示通过在人体安装多个处理芯片，测量脑电波的例子。解析从设置在人体的多个处理芯片22a、处理芯片22b、处理芯片22c得到的信息，测量脑电波。根据脑电波或从处理芯片得到的信息能够知道肌体的健康状态或精神状态。另外，由于处理芯片小而轻，因此能减轻对志愿者的负担。
另外，使用图22来说明能应用于物品的管理或流通的系统的例子。图中，说明向商品安装ID芯片的例子。如图22(A)所示，在啤酒瓶1400上使用标签1401来安装ID芯片(处理芯片)1402。
在ID芯片1402中，记录了生产日期、生产地址、使用材料等的基本事项。这样的基本事项，由于没有必要改写能使用掩模ROM或本发明的存储晶体管等不能改写的存储器来纪录。ID芯片1402还记录了各啤酒瓶的发送地址、发送日期等的个别事项。例如，如图22(B)所示，啤酒瓶1400利用传送带1412传送，当通过读出装置1413时，能记录各发送地址、发送日期。这样的个别事项，也可以记录在EEROM等可改写、能消除的存储器中。
另外从投送处购买的商品信息通过网络向物流管理中心发送时，也可以构筑根据该商品信息，读出装置或控制该读出装置的个人电脑等能算出发送地址、发送日期，记录到ID芯片的系统。
另外由于发送是以每一箱来计算的，因此也可以在每个箱子，或每批箱子为单位安装ID芯片，记录个别事项。
记录这样的多个投送地址的商品，通过安装ID芯片，能削减手工输入所化的时间，从而能减低由此产生的输入错误。而且能削减在物流管理领域中成本最高的人工费。因而，通过安装ID芯片，能进行出错少、成本低的物流管理。
进而在投送处，也可以记录与啤酒相配的食品、或使用啤酒的烹调法等应用事项。其结果，能同时进行食品等的宣传，能提高消费者的购买欲。这样的应用事项可使用EEROM等可改写、能消除的存储器来记录。通过这样安装ID芯片(处理芯片)，由于能加大向消费者提供的信息，因此消费者能安心地购买商品。
(实施例1)
在本实施例中，根据实验结果来说明本发明的效果。
对使用本发明制作的薄膜晶体管的电流电压(I-V)特性进行了模拟实验。测量的薄膜晶体管是n沟道型薄膜晶体管(结构A)，四种具有低浓度p型掺杂区域的n沟道型薄膜晶体管(结构B、结构C、结构D、结构E)、p沟道型薄膜晶体管(结构F)、四种具有低浓度n型掺杂区域的p沟道型薄膜晶体管(结构G、结构H、结构I、结构J)，共计十种。图23(B)、图24(B)、图25(B)、图26(B)表示薄膜晶体管的各种结构。
使用图23和图24来说明具有低浓度p型掺杂区域的n沟道型薄膜晶体管的电流电压(I-V)特性的模拟结果。图23(A)表示假想图23(B)所示的模型图，在标准的n沟道型薄膜晶体管和漏极一侧设置低浓度p型掺杂区域(以下，示为p-)的n沟道型薄膜晶体管的I-V特性。
图23(B)表示各个薄膜晶体管的结构。结构A是具有Loff的标准的n沟道型薄膜晶体管，结构B是设p-的宽度为100nm的n沟道型薄膜晶体管，结构C是设p-的宽度为300nm的n沟道型薄膜晶体管。另外，设各个薄膜晶体管的L/W为1000/20000nm，Loff区域宽度为300nm，栅极绝缘层的膜厚为20nm，源极区域和漏极区域(以n+表示)的杂质浓度为1×1020cm-3，Loff区域的杂质浓度为1×1018cm-3，p-的杂质浓度为1×1018cm-3，来进行I-V特性的模拟。
图23(A)中的实线表示结构A的I-V特性，虚线分别表示具有p-的结构B和结构C的I-V特性。从中可知，由于具有p-，薄膜晶体管的阈值向正侧偏移。另外，还可知p-的宽度越宽(即，结构C大于结构B)，阈值偏移量越大。
图24表示在源极一侧具有p-的薄膜晶体管的I-V特性的模拟结果。图24(A)表示假想图24(B)所示的模型图，在标准的n沟道型薄膜晶体管和源极一侧具有第2p型掺杂区域(以下，示为p-)的n沟道型薄膜晶体管的I-V特性。
图24(B)表示各个薄膜晶体管的结构。结构A与图23(B)所示的标准n沟道型薄膜晶体管相同，结构D是设p-的宽度为100nm的n沟道型薄膜晶体管，结构E是设p-的宽度为300nm的n沟道型薄膜晶体管。而且，各个薄膜晶体管的L/W、Loff区域宽度、栅极绝缘层的膜厚、n+的浓度使用与图23中用的值相同的值。
图24(A)中的实线表示结构A的I-V特性，虚线分别表示具有p-的结构D和结构E的I-V特性。由于具有p-，薄膜晶体管的阈值向正侧偏移。另外，p-的宽度越宽(即，结构E大于结构D)，阈值偏移量越大。进而，截止电流(Icut)与标准n沟道型薄膜晶体管相比而下降。截止电流，是指在Id-Vg特性中，栅极电压Vg为0V时漏极电流Id的值。
如上所述，通过使用被栅极电极覆盖、且在沟道形成区域和源极区域、或漏极区域中的一个区域上具有低浓度p型掺杂区域的n沟道型薄膜晶体管，能偏移阈值、降低截止电流。过去，需要快速动作的处理器、DRAM、图像处理电路、音频处理电路等的薄膜晶体管是短沟道结构，但若沟道长度很短，则存在阈值下降，截止电流增加的问题。但是，本实施例的薄膜晶体管，是短沟道结构也能降低截止电流。通过在关键部位使用这样的薄膜晶体管，能降低整个半导体器件的功耗。例如，通过在逻辑电路用薄膜晶体管与电源之间连接这样的晶体管，动作时作为导通状态，不动作时作为截止状态，从而能降低待机时的功耗。或者，特别在不需要快速动作的逻辑电路中，通过用该薄膜晶体管来形成逻辑电路，也能降低功耗。
用图25和图26来说明具有低浓度n型掺杂区域的p沟道型薄膜晶体管的电流电压(I-V)特性的模拟结果。图25(A)表示假想图25(B)所示的模型图，在标准的p沟道型薄膜晶体管和漏极一侧设置低浓度n型掺杂区域(以下，示为n-)的p沟道型薄膜晶体管的I-V特性。
图25(B)表示各个薄膜晶体管的结构。结构E是具有Loff的标准的p沟道型薄膜晶体管，结构F是设n-的宽度为100nm的p沟道型薄膜晶体管，结构C是设n-的宽度为300nm的p沟道型薄膜晶体管。另外，设各个薄膜晶体管的L/W为1000/20000nm，Loff区域宽度为300nm，栅极绝缘层的膜厚为20nm，源极区域和漏极区域(示为p+)的杂质浓度为1×1020cm-3，Loff区域的杂质浓度为1×1018cm-3，p-的杂质浓度为1×1018cm-3，来进行I-V特性的模拟。
图25(A)中的实线表示结构A的I-V特性，虚线分别表示具有p-的结构G和结构H的I-V特性。从中可知，由于具有n-，薄膜晶体管的阈值向负侧偏移。另外，还可知n-的宽度越宽(即，结构H大于结构G)，阈值偏移量越大。
图26表示在源极一侧具有n-的薄膜晶体管的I-V特性的模拟结果。图26(A)表示假想图26(B)所示的模型图，在标准的p沟道型薄膜晶体管和源极一侧具有第2n型掺杂区域(以下，用n-表示)的p沟道型薄膜晶体管的I-V特性。
图26(B)表示各个薄膜晶体管的结构。结构F与图26(B)所示的标准p沟道型薄膜晶体管相同，结构I是设n-的宽度为100nm的p沟道型薄膜晶体管，结构J是设n-的宽度为300nm的p沟道型薄膜晶体管。而且，各个薄膜晶体管的L/W、Loff区域宽度、栅极绝缘层的膜厚、p+的浓度使用与图26相同的值。
图26(A)中的实线表示结构F的I-V特性，虚线分别表示具有n-的结构I和结构J的I-V特性。由于具有n-，薄膜晶体管的阈值向负侧偏移。另外，n-的宽度越宽(即，结构J大于结构1)，阈值偏移量越大。进而，截止电流(Icut)与标准p沟道型薄膜晶体管相比而下降。即，与n沟道型薄膜晶体管相同，可快速动作，且能降低功耗。

Claims (8)

1.一种半导体器件，其特征在于，
在第1半导体层和第2半导体层上有栅极绝缘层，
所述第1半导体层有第1沟道形成区域、第1源极区域、第1漏极区域、在所述第1沟道形成区域与所述第1源极区域之间的第1掺杂区域，
所述第2半导体层有第2沟道形成区域、第2源极区域、第2漏极区域、在所述第2沟道形成区域与所述第2漏极区域之间的第2掺杂区域，
所述第1沟道形成区域与所述第1漏极区域连接设置，
所述第2沟道形成区域与所述第2源极区域连接设置，
在所述第1沟道形成区域和所述第1掺杂区域上经所述栅极绝缘层有第1栅极电极层，
在所述第2沟道形成区域和所述第2掺杂区域上经所述栅极绝缘层有第2栅极电极层，
在所述第1源极区域、所述第2源极区域、所述第1漏极区域以及所述第2漏极区域的表面有硅化物，
利用同一工序将所述第1掺杂区域和所述第2掺杂区域分别形成在所述第1半导体层和所述第2半导体层的相同的一侧。
2.如权利要求1所述的半导体器件，其特征在于，
所述第1源极区域、所述第2源极区域、所述第1漏极区域以及所述第2漏极区域有使其成为n型的杂质元素，
所述第1掺杂区域和所述第2掺杂区域有使其成为p型的杂质元素。
3.如权利要求1所述的半导体器件，其特征在于，
所述第1源极区域、所述第2源极区域、所述第1漏极区域以及所述第2漏极区域有使其成为p型的杂质元素，
所述第1掺杂区域和所述第2掺杂区域有使其成为n型的杂质元素。
4.一种半导体器件的制造方法，其特征在于，包括下述步骤：
在绝缘表面上形成非晶质半导体膜，
向所述非晶质半导体膜照射激光以形成晶体性半导体膜，
对所述晶体性半导体膜制作布线图案以形成第1半导体层和第2半导体层，
在所述第1半导体层和第2半导体层上形成栅极绝缘层，
在所述栅极绝缘层上形成第1栅极电极层和第2栅极电极层，
将所述第1栅极电极层和第2栅极电极层作为掩膜，在所述第1半导体层和第2半导体层上，对着所述第1半导体层表面和所述第2半导体层表面斜着从一个方向添加使其成为第1种导电型的杂质元素在所述第1半导体层上形成第1掺杂区域，在所述第2半导体层上形成第2掺杂区域，
将所述第1栅极电极层和所述第2栅极电极层作为掩膜，在所述第1半导体层和所述第2半导体层上，对着所述第1半导体层表面和所述第2半导体层表面垂直地添加使其成为第2种导电型的杂质元素在所述第1半导体层上形成第3掺杂区域、第1源极区域、第1漏极区域以及第1沟道形成区域，在第2半导体层上形成第4掺杂区域、第2源极区域、第2漏极区域以及第2沟道形成区域，
在所述第1源极区域、所述第2源极区域、所述第1漏极区域以及所述第2漏极区域的表面形成硅化物，
形成与所述硅化物连接的第1源极电极层、第2源极电极层、第1漏极电极层以及第2漏极电极层，
所述第3掺杂区域形成在所述第1沟道形成区域与所述第1源极区域之间的，被所述第1栅极电极层覆盖的所述第1半导体层中，
所述第4掺杂区域形成在所述第2沟道形成区域与所述第2漏极区域之间的，被所述第2栅极电极层覆盖的所述第2半导体层中，
所述第1漏极区域与所述第1沟道形成区域连接形成，
所述第2源极区域与所述第2沟道形成区域连接形成，
利用同一工序将所述第3掺杂区域和所述第4掺杂区域分别形成在所述第1半导体层和所述第2半导体层的相同的一侧。
5.如权利要求4所述的半导体器件的制造方法，其特征在于，
添加使其成为p型的杂质元素作为使其成为所述第1种导电型的杂质元素以形成所述第1掺杂区域、所述第2掺杂区域、所述第3掺杂区域以及第4掺杂区域，
添加使其成为n型的杂质元素作为使其成为所述第2种导电型的杂质元素以形成所述第1源极区域、所述第2源极区域、所述第1漏极区域以及第2漏极区域。
6.如权利要求4所述的半导体器件的制造方法，其特征在于，
添加使其成为n型的杂质元素作为使其成为所述第1种导电型的杂质元素以形成所述第1掺杂区域、所述第2掺杂区域、所述第3掺杂区域以及所述第4掺杂区域，
添加使其成为p型的杂质元素作为使其成为所述第2种导电型的杂质元素以形成所述第1源极区域、所述第2源极区域、所述第1漏极区域以及所述第2漏极区域。
7.如权利要求4所述的半导体器件的制造方法，其特征在于，
所述激光是连续振荡的激光。
8.如权利要求4所述的半导体器件的制造方法，其特征在于，
所述激光是脉冲振荡的激光，所述脉冲振荡的频率大于等于0.5MHz。
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