CN101673766A - (110)取向p沟道具有高k栅极电介质的沟槽型mosfet - Google Patents

(110)取向p沟道具有高k栅极电介质的沟槽型mosfet Download PDF

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Abstract

一种半导体器件，具有覆在金属衬底之上的重掺杂p型(110)半导体层。该半导体器件还包括：第一金属层和覆在第一金属层之上的第一p型半导体层。所述第一p型半导体层是重掺杂的，并且具有(110)的表面晶向，且特征在于第一电导率。第二p型半导体层覆在第一p型半导体层之上，且具有(110)的表面晶向以及低于第一电导率的第二电导率；栅极介电层，具有高介电常数材料，所述栅极介电层沿着第二p型半导体层中的(110)晶面布置。第二金属层覆在第二p型半导体层之上。在第一金属层和第二金属层之间的电流传导的特征在于沿着<110>晶向和在(110)晶面上的空穴迁移率。

Description

(110)取向P沟道具有高K栅极电介质的沟槽型MOSFET
相关申请的交叉参考
本申请涉及于2008年7月16日提交的第12/174,030号美国专利申请(代理案号第018865-024100US)，其全部内容通过引证结合在此。本申请还涉及于2005年7月25日提交的第11/189,163号美国专利申请(代理案号第018865-017300US)，其全部内容通过引证结合在此。
技术领域
本发明一般性地涉及半导体器件，并且更具体地，涉及一种用于在金属衬底上的硅(SOM)的(110)取向上制造沟道型FET的方法和结构，沟道型FET具有高介电常数(高k)栅极电介质。
背景技术
传统的半导体制造使用多个工艺以在衬底上形成半导体结构。在某些器件中，使用衬底作为电流传导路径的一部分。例如，含固态开关的衬底起着很重要的作用，该固态开关是用于分立器件应用和集成电路的关键半导体结构。固态开关包括，例如，功率金属氧化物半导体场效应晶体管(功率MOSFET)、绝缘栅双极型晶体管(IGBT)和各种类型的半导体闸流管。一些定义的功率开关的性能特征是，它的导通电阻(如漏-源导通电阻，RDSon)，击穿电压，以及开关速度。
通常地，典型的MOSFET器件的开关速度、导通电阻、击穿电压、以及功率消耗会受到布局，尺寸以及材料的影响。实际的工业设计在探索尽可能地保持低MOSFET的导通电阻，以降低电导功率损耗并且增加电流密度。例如，在垂直功率MOSFET器件中，导通电阻由几个电阻组成，诸如沟道电阻，漂移区域(外延层)电阻，和衬底电阻。用在漏源极间的传导路径中的材料的类型和尺寸会直接地影响这种垂直功率MOSFET器件(以及其他MOSFET器件)的导通电阻。因此，对于垂直功率器件，诸如功率MOSFET，衬底是关键的性能器件。
另外地，衬底可以影响MOSFET中栅极电介质的特性和质量。因此，形成栅极电介质的方法在确定MOSFET的性能和可靠性中起着重要的作用。
虽然传统的技术已经被使用以利用各种各样的衬底材料制造垂直功率器件，但是相关这些传统技术的局限性还是存在的。以下会详细讨论这些局限性中的若干。
因此，存在用于制造具有合意的衬底和电介质特性的垂直器件同时可以保持一个简单的工艺过程的需求。
发明内容
根据本发明的实施例，描述了利用p型(110)轴取向硅材料形成垂直器件的多种技术，所述p型(110)轴取向硅材料提供在(110)面和<110>方向上的电流传导中增大的空穴迁移率，以及用于减小衬底电阻并形成较好的欧姆接触的重掺杂p型区。另外地，还提供了一种用于形成具有高介电常数的栅极电介质的方法，以对比传统的热氧化物在(110)硅面上获得更好的质量。在一个实施例中，形成一层重掺杂(110)硅材料然后将其转移至支撑衬底。接着垂直元件制造，支撑衬底被金属接触件所取代并且支撑层换为重掺杂(110)硅材料。在本发明的一个变化中，在轻掺杂(110)硅衬底上形成一层重掺杂(110)硅材料。在器件制造之后，在初始的机械打磨之后用选择性蚀刻工艺将衬底移除。因此，本发明的实施例将(110)p型材料中较高的空穴迁移率、(110)面上的改善的高k栅极电介质、和重掺杂(110)p型材料的低电阻系数结合在一起，以改善p型垂直半导体器件的器件性能。
根据本发明的一个实施例，提供了一种用于在重掺杂p型(110)半导体层上形成半导体器件的方法。该方法先提供重掺杂p型(110)硅层，并且在p重掺杂型(110)硅层上形成轻掺杂p型(110)硅层。该方法还包括形成p沟道MOSFET，其具有沿着轻掺杂p型(110)硅层中的<110>晶面的沟道区以允许在<110>方向上的电流传导。p沟道MOSFET还包括具有高介电常数材料的沿着(110)晶面布置的栅极介电层。所述方法进一步包括在所述轻掺杂p型(110)硅层上形成顶部导电层，以及在所述重掺杂p型(110)硅层上形成底部导电层。根据实施例，p沟道MOSFET可以是沟槽栅极MOSFET、屏蔽栅极MOSFET、或是横向(lateral)MOSFET等等。在这些器件的每一个中，从顶部导电层到底部导电层的电流传导的特征在于沿着<110>晶向和在(110)面上的空穴迁移率。以下将详细描述用于形成这些器件的方法。
在一个实施例中，重掺杂p型(110)硅层覆在第一支撑沉底之上。顶部导电层形成之后，该方法包括粘结第二支撑衬底至顶部导电层。然后，将第一支撑衬底移除以暴露重掺杂p型(110)硅层的后表面，并形成底部导电层，以连接在重掺杂p型(110)硅层的所暴露的后表面。继而，将第二支撑沉底移除。
在一个实施例中，第一支撑衬底包括覆在硅衬底之上的氧化层，其特征在于(100)晶向、p型电导率、和轻掺杂。在特定实施例中，p型重掺杂(110)硅层的形成如下。在作为轻掺杂p型(110)衬底的第一硅衬底上形成p型重掺杂(110)硅层。在所述p型重掺杂(110)硅层上形成第一氧化物层。将氢离子注入至重掺杂(110)硅层中，以在其中形成由氢足够削弱的区，以允许沿着该区裂解重掺杂(110)硅层，以形成上部(110)层和下部(110)层。在一个实施例中，在第一支撑硅衬底上形成第二氧化物层。该方法包括粘结第一衬底至第一支撑硅衬底，并沿着该区域裂解p型重掺杂(110)硅层，留下粘结在第一支撑硅衬底之上的第二二氧化硅层上的下部层。所述下部(110)层的特征在于p型电导率和重掺杂。在特定实施例中，通过打磨硅衬底、用氧化物层作为蚀刻阻止剂来蚀刻剩余硅衬底，以及用p型重掺杂(110)硅层作为蚀刻阻止剂来蚀刻氧化物层以将第一支撑衬底移除。
在另一实施例中，第一支撑衬底包括硅衬底，其特征在于具有(110)晶向、p型电导率、和轻掺杂，以及用外延工艺或离子注入工艺形成p型重掺杂(110)硅层。在特定实施例中，通过打磨硅衬底并用重掺杂p型硅作为蚀刻阻止剂来蚀刻剩余硅衬底，以将第一支撑沉底移除。例如，用包括KOH或EDP的湿蚀刻工艺能够将第一支撑硅衬底移除。
重掺杂(110)p型硅层提供低电阻系数器件区。在一个特定实施例中，重掺杂(110)p型硅层的特征在于具有杂浓度高于6×1019cm-3。在另一个实施例中，重掺杂(110)p型硅层的特征在于1×1017cm-3或更高的掺杂浓度。用p型重掺杂(110)硅层的薄层能够进一步减小电阻系数。例如，该层可以具有在大约0.5μm到大约3μm之间的厚度。另一方面，底部金属层具有足够的厚度以支撑半导体器件。在一个特定实施例中，底部导电层具有的厚度约为50μm。
在一个实施例中，高介电常数材料具有比二氧化硅更高的介电常数。仅仅作为示例，高介电常数材料具有约为5nm至50nm的厚度。用原子层沉积(ALD)工艺能够形成诸如HfO2的高介电常数材料。在一个实施例中，栅极介电层包括覆在高介电常数材料之上的薄的界面介电层。薄的界面介电层可以包括氮氧化物、化学氧化物、或热氧化物。
根据本发明的另一实施例，半导体器件包括底部导电层和覆在底部导电层之上的第一p型半导体层。第一p型半导体层是重掺杂的并且具有(110)表面晶向和第一电导率的特征。半导体器件包括覆在所述第一p型半导体层之上的第二p型半导体层。第二半导体层也是p型的并且具有低于第一电导率的电导率的特征。此外，半导体器件具有包括高介电常数材料的栅极介电层。在第二p型半导体层中的(110)晶面上形成栅极介电层。顶部金属层覆在第二p型半导体层之上并且形成与该器件的顶部接触。在该半导体器件中，从顶部金属层至底部金属层并穿过第二p型半导体层的电流传导沿着<110>晶向和在(110)晶面上具有空穴迁移率的特征。
在半导体器件的一个特定实施例中，第一p型半导体层具有1E17cm-3或更高的掺杂浓度的特征。在另一个实施例中，第一p型半导体层具有掺杂浓度高于6E19cm-3的特征。
在一个特别实施例中，半导体器件包括具有延伸进入第二p型半导体区的沟槽的沟槽栅极MOSFET。栅极介电层沿着沟槽的侧壁和底部布置。沟槽栅极MOSFET包括沟槽中的栅极电介质之上的栅极电极和在沟槽中的栅极电极的每侧的侧面的p型源极区。MOSFET还包括p型漂移区、延伸至漂移区之上的n型体区、以及邻近沟槽的体区中的p型源极区。
在另一个实施例中，半导体器件包括具有延伸至第二半导体层的沟槽的屏蔽栅极沟槽MOSFET。屏蔽电介质沿着沟槽的侧壁和底面布置。屏蔽栅极沟槽MOSFET包括沟槽的下部的屏蔽电极，并通过屏蔽电介质与第二半导体层绝缘。极间电介质覆在屏蔽电极之上，以及栅极电介质沿着沟槽侧壁的上部布置。屏蔽栅极沟槽MOSFET还包括极间电介质之上的沟槽的上部中的栅极电极。栅极电极通过栅极电介质与第二半导体层绝缘。在一个实施例中，第二半导体层包括p型源极区、延伸在漂移区之上的N型体区、以及邻近沟槽的体区中的p型源极区。
而根据本发明的另一实施例，一种用于形成具有金属衬底上的重掺杂p型(110)半导体层的场效应晶体管的方法，包括：提供重掺杂p型(110)硅层；在所述重掺杂p型(110)硅层上形成轻掺杂p型(110)硅层；形成p沟道MOSFET，其具有沿着轻掺杂p型(110)硅层中的<110>晶面的沟道区，以允许在<110>方向上的电流传导。p沟道MOSFET还包括具有高介电常数材料的沿着(110)晶面布置的栅极介电层；在轻掺杂p型(110)硅层上形成顶部导电层；以及在重掺杂p型(110)硅层上形成底部导电层，其中，从顶部导电层到底部导电层的电流传导具有沿着<110>晶向和在(110)面上的空穴迁移率特征。
在一个实施例中，该方法进一步包括：提供第一支撑衬底；以及在第一支撑衬底上形成重掺杂p型(110)硅层。
在另一个实施例中，该方法进一步包括：粘结第二支撑衬底至顶部导电层；移除第一支撑沉底以暴露重掺杂p型(110)硅层的后表面；形成底部导电层，以连接在重掺杂p型(110)硅层的所暴露的后表面；以及移除第二支撑衬底。
在另一个实施例中，第一支撑衬底包括具有(110)晶向、p型电导率和轻掺杂特征的硅衬底。
在另一个实施例中，形成p型重掺杂(110)硅层包括离子注入工艺或装置(in-situ)掺杂外延工艺以形成在第一支撑衬底之下的p型重掺杂(110)硅层。
在另一个实施例中，移除第一支撑衬底包括用重掺杂p型硅层作为蚀刻阻止剂来蚀刻硅衬底。
在另一个实施例中，移除第一支撑衬底包括用包括KOH或EDP的湿蚀刻工艺移除硅衬底。
在另一个实施例中，形成覆在第一支撑衬底之上的p型重掺杂(110)硅层包括：提供第一硅衬底，第一硅衬底具有(110)晶向、p型导电率和轻掺杂特征；在第一硅衬底之上形成p型重掺杂(110)硅层；在p型重掺杂(110)硅层上形成第一氧化物层；注入氢离子至重掺杂(1100硅层，以形成由其间氢足够削弱的区域，以允许沿着该区域裂解重掺杂(110)硅层以形成上部层(110)和较低部层(110)；粘结第一硅衬底至第一支撑衬底；以及沿着该区域裂解p型重掺杂(110)硅层留下部层(110)粘结至第一支撑衬底之上的第二二氧化硅层
在另一个实施例中，第一支撑衬底包括覆在硅衬底之上的氧化物层，硅衬底具有(110)晶向、p型电导率和轻掺杂特征。
在另一个实施例中，第一支撑衬底的移除包括：打磨硅衬底；用氧化物层作为蚀刻阻止剂蚀刻剩余硅衬底；以及用p型重掺杂(110)硅层作为蚀刻阻止剂蚀刻氧化物层。
在另一个实施例中，重掺杂(110)p型硅层具有掺杂浓度高于6×1019cm-3的特征。
在另一个实施例中，重掺杂(110)p型硅层具有1×1017cm-3或更高的掺杂浓度的特征。
在另一个实施例中，所述p型重掺杂(110)硅层具有的厚度在大约0.5μm到大约3μm之间。
在另一个实施例中，底部金属层具有用于支撑半导体元件的足够厚度。
在另一个实施例中，底部导电层具有厚度约为50μm。
在另一个实施例中，高介电常数材料具有比硅的二氧化物高的介电常数。
在另一个实施例中，所述高的介电常数材料具有约为5nm至50nm的厚度
在另一个实施例中，形成所述栅极电介质包括用原子层沉积(ALD)工艺以形成高介电常数材料。
在另一个实施例中，高介电常数材料包括HfO2。
在另一个实施例中，栅极介电层包括在高介电常数材料之下的薄界面介质层。
在另一个实施例中，该方法包括在形成高介电常数材料之前形成薄的氮氧化物层。
在另一个实施例中，该方法进一步包括在形成高介电常数材料之前形成化学氧化物层。
在另一个实施例中，p沟道MOSFET是沟槽栅极p沟道MOSFET，以及该方法进一步包括：在轻掺杂p型(110)层的上部形成N型实体层，保留轻掺杂p型(110)层的下部作为p型漂移层；在轻掺杂p型(110)层的顶部和N型实体层上形成p型源极层；形成延伸经过p型源极层、N型实体层、并且进入到轻掺杂p型漂移层的沟槽，在(110)晶面上所述沟槽具有侧壁，其中邻近沟槽的每侧的侧面的实体层的一部分形成沟道区；形成在(110)晶面中沿着沟槽侧壁布置的具有高的介电常数材料的栅极介电层；以及形成沟槽中的栅极电介质上的栅极电极。
在另一个实施例中，p沟道MOSFET是屏蔽栅极p沟道MOSFET，以及该方法进一步包括：在轻掺杂p型(110)层的上部形成N型实体层，保留轻掺杂p型(110)层作为p型漂移层；在轻掺杂p型(110)层的顶部和N型实体层上形成p型源极层；形成延伸经过p型源极层、N型实体层，并且进入到轻掺杂p型漂移层的沟槽，在(110)晶面上沟槽具有侧壁，其中邻近沟槽的每一个的侧面的实体层的一部分形成沟道区；沿着沟槽的每一个的底面和侧壁形成屏蔽电介质；在沟槽的每一个的下部形成屏蔽电极，屏蔽电极通过屏蔽电介质与沟槽绝缘；形成覆在屏蔽电极之上的极间电极电介质；形成具有沿着沟槽中的每一个的上部的(110)晶面中的沟槽侧壁的高介电常数材料的栅极介电层；以及在极间电极电介质上的沟槽中的上部形成栅极电极，栅极电极通过栅极电介质与沟道区绝缘。
在另一个实施例中，p沟道MOSFET是横向p沟道MOSFET以及该方法进一步包括：在轻掺杂p型(110)层的上部形成N型阱区；在N型阱区的每一个的定部和所述N型阱区的表面部分形成重掺杂p型源极区；形成沟道区，用于提供沿着(110)面中的<110>方向的电流传导路径；形成沟道的每一个的表面部分中的(110)晶面上的高介电常数材料的栅极介电层，并且形成沟道区的每一个上的栅极电极，栅极电极覆在栅极电介质之上。
以下详细的描述和附图提供了本发明的特征和优点的更好理解。
附图说明
图1A和图1B是示出了根据本发明的实施例的(110)晶片中的晶体取向的简化图。
图2是示出了根据本发明的一个实施例的P型沟槽型栅极MOSFET的简化截面图。
图3是示出了根据本发明的另一个实施例的P型屏蔽栅极沟槽型MOSFET的简化截面图。
图4A到图4F是示出了根据本发明的一个实施例的用于形成重掺杂P型(110)取向衬底结构的简单过程流的简化截面图。
图5A到图5H是示出了根据本发明的一个实施例的用于使用重掺杂P型(110)取向衬底形成半导体器件的过程流的简化截面图。
图6是示出了根据本发明的一个实施例的硅蚀刻速率变化作为硼浓度的函数的简化图。
图7A到图7G是示出了根据本发明的可选实施例的用于使用重掺杂P型(110)取向衬底形成垂直器件的另一过程流的简化截面图。
图8A至8I是示出了根据本发明的一个实施例的用于形成P型沟槽型栅极MOSFET的简化过程流的简化截面图。
图9A至9E是示出了根据本发明的一个实施例的用于形成P型屏蔽栅极MOSFET的简化过程流的简化截面图。
图10是示出了根据本发明的一个实施例的用于形成P型平面功率MOSFET的简化截面图。
具体实施方式
本发明的实施例提供了多种使用P型(110)取向硅材料和高介电常数栅极电介质形成半导体器件的技术，高介电常数的栅极电介质可以提供增大的电流传导，改善的栅极电介质质量，以及减少的衬底电阻。依靠实施例，本发明包括多种可以使用的特征。这些特征包括以下所述。在本发明的实施例中，高迁移率的P沟道器件是在(110)/<110>结晶学地(crystallographicaly)配置的硅晶片上实现的，以在沟道区域中达到高空穴迁移率。此处使用符号(110)/<110>以表示沿着<110>晶向和(110)晶面上的电流传导。在一些实施例中，(110)硅衬底对器件导通电阻的作用是通过使用薄的重掺杂(110)衬底而减少的。本发明的实施例也提供了允许基本改善的RDSon而不增加垂直功率沟槽型期间处的栅极电荷的(110)取向硅的金属上硅(SOM)结构。此外，本发明的实施例还提供了一种具有高介电常数电介质材料的栅极电介质，该材料是通过沉积(deposition)方法形成的，用于提升(110)硅表面上栅极电介质的质量。
上述特征可以存在于以下实施例中的一个或多个实施例中。这些特征仅仅是示例而已，并不过度地限制本权利要求的范围。本领域的技术人员应当承认多种变化、修改、以及其他选择。
用于功率MOSFET器件技术发展的关键包括减少导通电阻(RDSon)和栅极电荷，尤其是栅-源电荷(Qgd)。例如，在沟道型MOSFET中，伴随着沟槽浓度(concentration)的增加，RDSon可以通过减小器件间距(device pitch)而减小。然而，这种方法通常会导致更高的Qgd。它还会增加重体(heavy body)区域和源区域的接触形成的难度。由于重体工艺产生的缺陷，间距的小型化还可能导致更到的泄漏失效率。因此，用于减少沟道电阻的其他方法是迫切需要的。
根据本发明的一个实施例，提供了一种方法以在(110)-取向晶片上制造P沟道沟槽型MOSFET器件，来减小沟道电阻，(110)取向晶片在结晶学的<110>方向上具有平面(凹口)。众所周知，反转层(inversion layer)中的空穴迁移率可以比在<110>方向((110)/<110>)上的硅(110)平面上的两倍还有多，比在<100>方向((100)/<100>)上的(100)平面上还要多。空穴迁移率和沟道电阻之间的关系可以表达为以下等式：
R ch = L Z &mu; p C ox ( V G - V T )
其中L为沟道长度，Z为沟道宽度，Cox为每单位面积的栅极氧化物电容，VG为栅极电压，μp是沟道区域中的空穴迁移率，以及VT为阈值电压。因而，由于改善的μp，构造在(110)/<110>结晶学地配置的晶片上的P沟道器件具有显著减少的Rch。
如图1A所示，可以通过使用具有平行于(110)晶向的平面(凹口)的(110)取向硅晶片实现(110)/<110>结构。如图1B所示，这种类型的晶片上的垂直凹槽在(110)平面上具有凹槽底部和侧壁，而从沟槽顶部到沟槽底部的电流的方向是<110>方向。然而，为了受益于高空穴迁移率，需要克服器件加工中的一些问题。
应用功率MOSFET器件的(110)/<110>晶片中的问题是缺乏易得的重掺杂(110)取向晶片，这是由与增长的重掺杂硼(110)取向的Czochralski(CZ)硅晶片相关联的困难导致的。由于在(110)取向硅晶体上的很小的硼偏析(segregation)系数，硼的结合是非常受限制的。这种锭铁的电阻系数在10Ω-cm的范围内。为了构造垂直功率沟槽器件，拥有重硼掺杂(110)取向衬底以及一种减少衬底对器件导通电阻的作用的技术是必须的。重硼掺杂(110)取向衬底的实例具有数量级为100mΩ-cm或更低的电阻系数，然而，在本发明的实施例中，具有大约在10Ω-cm和更高的范围内的电阻系数的衬底被认为是轻掺杂。在一个实施例中，重硼掺杂(110)取向衬底可以具有1×107cm-3或更高的掺杂浓度。本发明的实施例提供了多个形成用于器件应用的重掺杂(110)取向硅层的方法。在一个特别的实施例中，本发明还提供了多个用于进一步减小漏极电阻，其中，金属层上具有薄的重掺杂(110)取向硅层。
根据本发明的一个示例性实施例，以下简单地对用于形成重掺杂p型(110)层的过程流进行总述。具有低的电阻系数的重掺杂的薄(110)硅外延层(epi layer)生长在轻掺杂(110)取向硅种子晶片(seed wafer)。可选择地，这种重掺杂的薄(110)硅层可以通过在轻掺杂(110)硅种子晶片上离子注入或扩散来形成。然后，热的硅的二氧化物层生长在薄的重掺杂层的顶部上。接着，通过硅的二氧化物层将氢离子/分子注入到重掺杂(110)种子晶片上。然后，种子晶片被联结到顶端具有热的硅氧化物层的支持衬底上。然后，所联结的晶片对经受两阶段低温退火过程，用于进行种子晶片的重硼掺杂(110)层沿着由氢注入能量定义的裂面(cleaving plane)的分离。在特定的实施例中，所转移的重掺杂p型(110)层的厚度范围可以为0.5-1.5μm。之后，使用这种重掺杂p型(110)硅层能够形成各种器件结构。以下结合图4A至图4F提供了用于该方法的更详细的描述。
在一个可选实施例中，利用外延工艺或离子注入工艺能够在轻掺杂(110)硅种子晶片上形成重掺杂的薄(110)硅层。使用重掺杂的薄(110)层作为起始材料能够形成各种器件结构。继而，利用选择性蚀刻工艺能够将轻掺杂衬底移除。以下结合图7A至图7F提供用于该方法的更详细描述。
应用功率沟槽型MOSFET器件的(110)/<110>配置的晶片中的问题是在(110)面上形成高质量栅极氧化物的难点。一个问题是减少固定氧化物电荷和界面陷阱浓度(Dit)以获得可接收的阈值电压和阈值电压稳定性。已经确定Dit和表面上的已有的键(bond)的浓度是成比例的。表一总结了不同晶面的硅的特性。面(100)和(111)处的Dit分别是2×1010l/cm2-eV和2×1011l/cm2-eV。在面(110)上每单位面积存在的键介于(100)与(111)面之间的事实指示了面(110)的Dit将在2×1010l/cm2-eV与2×1011l/cm2-eV之间，即使没有数据存在。根据本发明的实施例，减少氧化物生长率和增加附加的氢退火能够进一步地减小Dit和固定氧化物电荷并改善栅极氧化物完整性。
表1.硅的物理特性
  取向   表面密度l/cm2   可用的键l/cm2   沟中处的Dit l/cm2-eV
  (100)   6.8×1014   6.8×1014   2×1010
  (110)   9.6×1014   9.6×1014
  (111)   7.85×1014   11.8×1014   2×1011
随着集成电路的继续小型化，栅极电介质被按比例调整为更小的厚度。因为SiO2具有相对较低的约为3.9的介电常数，这样的尺度导致SiO2层非常薄(范围接近于～1.0nm)，使得额外的漏电流能够包括器件性能。因此，更高的介电常数(～15-25)栅极电介质已提议作为可选择物。根据本发明的实施例，包括覆在薄的底层上的高介电常数(高k)的材料的电介质适合作为(110)硅面上的栅极电介质。在一个特定实施例中，为包括了在薄的底层上由原子层沉积(ALD)形成的高的k电介质材料的栅极电介质提供了一种方法。这样的栅极电介质可以优选地使用，以克服(110)硅面上的热的SiO2栅极电介质所引起的困难。根据实施例，高k电介质材料可以包括HfO2、ZrO2、Gd2O3、La2O3、CeO2、TiO2、Y2O3、Ta2O5以及Al2O3或其他薄膜。
根据实施例，底层可以是薄的热的SiO2、通常在化学晶片清洗工艺中形成的化学氧化物、或氮氧化物层。在一个实施例中，底层的厚度可以在大约
Figure G2009101708168D00151
范围内。当然，可以存在其他的变化和选择。
在一个实施例中，原子层沉积(ALD)工艺用来形成相对独立于底层衬底的表面取向的等角(conformal)电介质薄膜。进一步地，原子层沉积能够使介电常数得到控制和选择。在ALD中，气体前驱物质(gaseous precursor)可以以脉冲形式引入到反应腔内的衬底表面，所述反应腔通常是低气压下的。在脉冲间，抽空反应腔和/或使用惰性气体对反应腔进行清洗。在每个反应步骤中，前驱物质在衬底上是饱和的并被化学吸收。具有清洗气体的随后的脉冲将过量的前驱物质从反应腔内移除。进一步的脉冲阶段引入第二前驱物质至一个衬底上，该衬底上发生了需要的薄膜的生长反应。生长反应之后，将过量的前驱物质和反应副产品从反应腔内清洗掉。
在特定实施例中，在ALD过程中，利用H2/HfCl4化学作用生长诸如HfO2薄膜的高介电常数材料。首先，在衬底上形成底层。底层是在高介电常数材料下面的薄的界面介电层。例如，界面层可以是薄的氮氧化物层、薄的热氧化物层、或化学氧化物层。例如，在潮湿的化学晶片清洗工艺中可以形成化学氧化物层。在实施例中，这个界面层用于使衬底表面平整。
底层准备好后，晶片被装填在ALD工艺腔内，在此腔内，HfO2薄膜在300℃的条件下生长。HfO2生长的一个周期可以包括一个H2O的脉冲，接着是一个HfCl4脉冲，每个都由N2流携带并且之间间隔几秒钟。生长间的总气压可以维持在，例如，1-10Torr。沉积温度可以在大约180℃-600℃范围内。前驱物质的脉冲的持续时间和数量能够控制HfO2薄膜的厚度。例如，根据本实施例，厚度可以从大约
Figure G2009101708168D00161
至大约
Figure G2009101708168D00162
本实施例。
根据本发明的形成重掺杂p型(110)薄的衬底和高介电常数栅极电介质的形成的工艺可以应用到各种不同功率MOSFET工艺的过程流中。在一个实施例中，此过程可以用在沟槽型MOSFET的制造中。可选地，沟槽形成工艺可以用于形成其他的诸如屏蔽栅极FET的沟槽型FET结构中。以下提供沟槽栅极MOSFET和屏蔽栅极MOSFET的实例。
图2是示出了根据本发明一个实施例的具有沿着<110>晶向和(110)晶面上((110)/<110>)的传导电流的P型沟槽型栅极MOSFET100的简化截面图。然而，应理解，本发明的技术原理应用到离散器件上以及使用任何工艺技术的集成电路上。如本文描述的其他附图一样，应理解，图中所描述的各种器件和部件的相对尺寸和大小并不准确地反映实际尺寸而只是为了说明目的。
如图2所示，MOSFET100包括栅极端子G，其连接至形成在沟槽102内部的栅极电极110。沟槽102从N-势阱体区104延伸终至p型漂移或外延区106。在一个实施例中，沟槽102与薄介电层108为一线并且还包括诸如掺杂质的多晶硅的导电材料110。在相邻沟槽102的N-势阱体区104内部形成P型源极区112。MOSFET100包括N-势阱体区104内部形成的N+重体区117。MOSFET100还有金属源极层116。将MOSFET100的漏极端子D连接至沉积在p型重掺杂硅层114的后表面的金属衬底118上。外延层106和体区104形成沉积在重掺杂p型硅层114上的半导体结构层107。
如图2所标记的，p型重掺杂硅层114，p型漂移或外延区106，和N势阱体区104都具有(110)晶向。此外，在P型源极区112和p型漂移区106间的沟槽侧壁也具有(110)晶向。因此，形成在沟槽侧壁之上的沟道区使传导电流沿着<110>晶向和在(110)晶面上从顶部金属层116到底部金属层118流过。如上所述，该空穴传导的特征是高空穴迁移率。因此，沿着<110>晶向在(110)晶面上的增加的空穴迁移率改善了P型沟槽型栅极MOSFET100的器件性能。
另外地，图2中所示的栅极介电层108包括位于沟槽侧壁之上的薄界面介电层上的高k介电层。根据本发明的一个实施例，由化学氧化、热氧化或具有厚度约为例如
Figure G2009101708168D00171
的氮氧化能够形成薄界面介电层。在一个实施例中，在沉积温度约为180℃-600℃时，由原子层沉积(ALD)工艺形成高k介电层。根据实施例，高k介电层具有厚度如
Figure G2009101708168D00172
因而，对比传统p型沟槽型MOSFET，本发明的此实施例示出了P型沟槽型栅极MOSFET100可以提供增大的空穴迁移率和在(110)晶面上的改善的栅极氧化物质量。
图3是示出了根据本发明实施例的具有改善的(110)/<110>空穴迁移率的P型屏蔽栅极沟槽型MOSFET200的简化截面图。如图所示，MOSFET200包括栅极端子G，其连接至形成在沟槽202内部的栅极电极210。沟槽202从N-势阱体区204的上表面延伸终至p型漂移或外延区206。在一个实施例中，沟槽202的上端部分与薄栅极介电层208为一线并且包括形成栅极电极的诸如掺杂质的多晶硅的导电材料210。由诸如掺杂质的多晶硅的导电材料制作的屏蔽栅极电极211与具有屏蔽介电层209的沟槽202的底端部分是绝缘的。在相邻沟槽202的N-势阱体区204内部形成P型源极区212。MOSFET200还包括N-势阱体区204内部形成的N+重体区217。MOSFET200还包括金属源极层216。将MOSFET200的漏极端子D连接至沉积在p型重掺杂硅层214的后表面上的金属层218上。外延层206和体区204形成沉积在重掺杂p型硅层214上的半导体结构层207。
与图2的器件100类似，图3中的P型屏蔽栅极沟槽型MOSFET200中包括p型重掺杂硅层214，p型漂移或外延区206，和N势阱体区204，三者都具有(110)晶向。此外，沟槽侧壁也具有(110)晶向以及形成在沟槽侧壁之上的沟道区，其使得传导电流从顶部金属层到底部金属层流过并通过第二p型半导体层。该传导电流的特征在于沿<110>晶向和在(110)晶面上的空穴迁移率。另外地，图3中的栅极介电层208包括薄界面介电层上的高k介电层，与图1中的栅极介电层108类似。因而，对比传统p型屏蔽栅极MOSFET，P型屏蔽栅极MOSFET200可以提供增大的空穴迁移率和在(110)晶面上的改善的栅极氧化物质量。
图4A至图4F是示出了根据本发明一个实施例的用于形成重掺杂P型(110)基片结构的过程流的简化截面图。图4A示出了由诸如硼的掺质剂可以掺杂的种子(110)硅材料402的截面图。在一个实施例中，硅材料402可以是轻掺杂p型(110)硅衬底。具有电阻系数小于100mΩ-cm(掺质剂浓度＞1×1017cm-3)和厚度小于3μm的重掺杂p型外延层404生长在轻掺杂(110)取向硅衬底上。可选地，重掺杂层404可以通过在硅材料402中注入掺质剂来形成。之后，具有厚度
Figure G2009101708168D00181
的热的硅氧化物层406在重掺杂层404的顶部上生长。以剂量为3×1016cm-2和能量为60-170Kev穿过硅二氧化物层注入氢离子/分子。在一个实施例中，此处包括层402、404、和406的晶片称为种子晶片407。在一个实施例中，氢注入会增加外延层404中虚线所描述的富氢区405。
在一个实施例中，以足够深度和势能配置氢离子的浓度以形成富氢区或分裂(cleavable)区405，其具有约1-2μm间的示例厚度。由于氢脆化(hydrogen embrittlement)，分裂区405晶格比没有氢掺杂的硅晶格要弱。
图4B示出了根据本发明的实施例的第一支撑衬底308的一个示例的截面图。在一个实施例中，第一支撑衬底308是(100)硅衬底。在另一个实施例中，由硅氧化物(SiO2)层305覆盖(100)硅衬底。SiO2层305被用作蚀刻阻止层，并且实际上可以是使用便利的任何厚度。例如，在一个实施例中，SiO2层305可以大约是1000至
Figure G2009101708168D00191
之间。在另一个实施例中，SiO2层305可以大约是2500至
Figure G2009101708168D00192
之间。实际上利用任何SiO2层形成工艺，均可以在支撑衬底308上生长或沉积SiO2层305。例如，可以利用热氧化工艺生长SiO2层305。
将图4C中的第一支撑衬底308和氧化层305键合(bonded)在图4A所示的包括层402、404、和406的种子晶片407上。在特定实施例中，在键合过程中，将氧化层305和406键合在一起以形成氧化层306。键合可以使用多种键合技术中的任一种。例如，在湿化学法和去离子(DI)水处理以用亲水表面作为SiO2层305和406之后，SiO2层305和种子晶片407可以利用传统键合技术在室温下进行键合。
在图4D中，进行裂解(cleaving)工艺以将外延层404分成两个单独层114A和114B。裂解工艺将重掺杂(110)p型硅的下层114B留在第一支撑衬底308上而将外延层的剩余层部分114A留在种子硅材料402上。利用许多裂解工艺中的任何一个都可以进行裂解以分裂裂解区405的晶格结构。在一个实施例中，裂解工艺包括在温度为150℃和300℃之间下退火种子晶片407和起始衬底308大约5小时至10小时。在另一个实施例中，裂解工艺包括在温度大约为450℃下退火种子晶片407和第一支撑衬底308约15分钟。在特定实施例中，所键合的晶片对经受两个阶段的低温退火过程。在150℃-300℃下10-20小时的第一退火用来熔融键合预增强(pre-strengthening)，以及在450℃下45分钟的第二退火用作种子晶片的重硼掺杂(110)层沿着由氢注入能量所定义的裂面分裂。因此，由氢注入的能量来定义转移的重硼掺杂(110)层的厚度并且在一个特定实施例中其厚度范围为0.5-1.5μm。
图4E到4F是示出了图4D中所描述的裂解工艺中形成的两个部分的简单截面图。在图4E中，形成包括轻掺杂p型(110)硅晶片402和重p型掺杂(110)外延层114A的合成材料420。在一个实施例中，合成材料420能够用来形成另一个种子晶片，如图4A中的种子晶片407，并且可以在图4A-4D所描述的过程中重复使用。图4F示出了合成材料430，其包括覆在第一支撑衬底308上的现在标号为306的氧化层之上的重掺杂p型(110)层114B。在一个实施例中，层114B具有远远小于商业已有的(110)硅晶片的电阻系数，为8mΩ-cm。在一个实施例中，该层用于形成垂直器件并为背面金属层提供好的欧姆接触。以下将讨论用于形成垂直器件的方法的示例。
图5A至图5H是示出了根据本发明实施例的用于利用重掺杂p型(110)取向衬底形成半导体器件的过程流的简化截面图。图5A示出了依次覆盖在支撑衬底308上的氧化层306上的重掺杂p型(110)硅层114B的截面图。该结构与图4F中的半导体工艺结构430类似。在一个实例中，支持层308可以是轻掺杂(100)硅层。在一个特定实例中，层114B具有1E17/cm3或更高的掺杂浓度。在一个实施例中，图5A中的结构可以利用图4A-4F中所描述的工艺来形成。可选地，图5A中的结构可以用另一种方法形成。
在图5B中，轻掺杂p型(110)外延层106形成在掺杂p型(110)硅层114B之上。可选地，裂解的掺杂硅层114B可以在CVD腔中预处理，以准备用于外延层106形成的硅层114B。可以使用预处理产生更均匀的表面。
在图5C中，在外延层106内部和上面形成半导体器件702并且形成半导体结构层107。可以通过任何一种传统的半导体结构形成技术完成半导体结构层107的形成。例如，可以利用诸如成层、图样化、和掺杂的传统半导体结构工艺步骤在外延层106上和/或内部形成半导体结构702。半导体结构702也可以形成在掺杂硅层114B上和/或整体形成在掺杂硅层114B上。在一个实例中，半导体结构层107可以包括上述所讨论的与图2相关的沟槽栅极MOSFET结构。在另一个示例中，图5C中的半导体结构层107可以包括上述所讨论的与图3相关的屏蔽栅极沟槽MOSFET结构。以下将结合图8A-8I描述用于形成具有(110)/<110>向的沟槽栅极MOSFET的方法。以下将结合图9A-9E提供用于形成具有(110)/<110>向的屏蔽栅极MOSFET的方法。
回来参照图5C，在MOSFET的一个实施例中，例如，金属层116形成在半导体结构702之上。实际上可以利用任何工艺应用金属层116，本文描述了其中的一些工艺。在另一个实施例中，形成器件层107之后，起始衬底308、SiO2层306、掺杂硅层114B和半导体结构层107一同形成另一个中间半导体处理结构507。
在图5D中，将第二支撑衬底802(例如玻璃晶片)安装在半导体结构层107上的金属层116上，以支撑用于处理的半导体处理结构507。例如，用UV可释放双面胶带将第二支撑衬底802装在半导体处理结构507上，UV可释放双面胶带提供足够强度粘性的粘合剂以安全地粘牢用于处理的中间半导体处理结构。
在图5E中，由衬底打薄工艺将起始支撑层308(例如(100)硅衬底)打薄。可选地，在一个实施例中，用诸如机械抛光/打磨的机械打薄工艺将初始衬底308打薄，以形成较薄的衬底308A。初始衬底308可以被打薄至例如约8mils，以用化学法使其快速移除。
在图5F中，用衬底蚀刻工艺将剩余衬底308A移除。在一个过程中，使用埋入的SiO2层306作为蚀刻阻止层，用化学蚀刻工艺对衬底308A进行化学蚀刻，以将衬底308A移除。由于SiO2层306被配置为阻止化学蚀刻的过程，硅层114B和半导体结构层107保持不化学接触，来蚀刻初始衬底308A。化学蚀刻由任何工艺完成以移除初始衬底308A。例如，蚀刻工艺可以用诸如酸、氢氧化物等化学物质来完成，移除起始衬底308A而不蚀刻埋入的SiO2层306。在一个过程中，用以下方程式可以说明移除起始衬底308A的化学蚀刻工艺：
Si+OH-+2H2O→SiO2(OH)2-+H2
其中SiO2(OH)2-是可溶性复合物(complex)。
在图5G中，通过蚀刻工艺移除SiO2层306。可以用可溶性HF将埋入的SiO2层306化学蚀刻掉。在该结构中，重掺杂(110)硅层114B用作蚀刻阻止。例如，SiO2层306可以在室温下用49wt％的可溶性HF被蚀刻掉。该特定可溶性物质可以以约为2.5μm/分钟蚀刻SiO2层306。用于移除层306的蚀刻工艺可以用以下化学方程式说明：
SiO2+6HF→H2SiF6(aq)+2H2O
在图5H中，金属衬底118形成在掺杂硅层114B上。在一个实施例中，金属衬底118实际上可以用任何工艺形成，如电镀和/或用诸如等离子体气相沉积(PVD)、化学气相沉积(CVD)等等的沉积工艺。在另一个实例中，金属衬底118可以电镀在掺杂硅层114B上。金属衬底118实际上可以包括有利于使用的诸如铜、铝、或合金(如焊料)等等的任何金属或导体。
在图5H中，移除了支撑层802。用多种技术中的任何一种技术可以移除支撑层802。例如，用紫外光处理可以移除支撑层802，其中，当粘结胶带在预定的持续时间暴露至足够UV光量时，其被配置以释放。接着，根据本发明的实施例可以将图5H中的半导体工艺结构500切成单独器件(小片)。
如与图4A-4F和图5A-5H相关的上述讨论，本发明提供了一种用于在(110)取向硅材料上制造p沟道沟槽型MOSFET器件，以促进<110>方向上的空穴电流传导，以减小沟道电阻的方法。在一个特定实施例中，该类型晶片上的垂直沟槽在(100)面上具有沟槽底部和侧壁，而从沟槽顶部到沟槽底部(沟道方向)的电流方向是<110>方向。用该方法能够形成诸如沟槽栅极MOSFET或屏蔽栅极沟槽型MOSFET的垂直器件，增强了垂直器件中在垂直方向上的传导电流。例如，在图5H中，在金属层116与118之间可以传导电流并经过器件层107，其中，器件层107可以包括沟槽栅极MOSFET或屏蔽栅极沟槽型MOSFET。在可选实施例中，器件层107也可以包括其他的诸如二极管或IGBT的垂直器件。
图6是示出了根据本发明的实施例的硅衬底的蚀刻率与其硼浓度的关系的简化图。该图仅仅是示例，不应该过度地限定本文中所述权利要求的范围。本领域的技术人员应当承认其他的变化、修改以及选择。如图所示，当增长其硼浓度超过约为1×1019cm-3时硅蚀刻率急剧下降。特别地，用KOH或二胺磷苯二酚(ehtylenendiamine/pytocatechol/water)(EDP)中的任一种，在重硼掺杂硅衬底与轻硼掺杂硅衬底之间存在显著的蚀刻率差别。例如，EDP溶液中在81℃时，对比于硼浓度1×1020cm-3处的蚀刻率为0.1μm/hr，在硼浓度＜1×1019cm-3处蚀刻率约为20μm/hr。蚀刻率的差别可以大到200倍。在KOH化学物中也观察到相似的蚀刻率差别。这种蚀刻率差别能够将重硼掺杂硅层作为蚀刻阻止。轻掺杂p型硅重与掺杂p型硅之间的这种蚀刻选择性可以被有利地用在本发明实施例的方法中。
图7A至图7G是示出了根据本发明的可选实施例的用于利用重掺杂p型(110)取向衬底形成垂直器件的另一个过程流的简化截面图。首先，在图7A中，重硼掺杂(110)层114(具有浓度＞6×1019cm-3)通过硼注入外延生长或形成在(110)取向硅晶片708上。仅仅作为实例，在1060℃下用B2H6掺杂物(在5000ppm的浓度下用H2混合)进行外延处理。可选地，由硼离子注入可以形成重掺杂层114。注入可以是60KeV的含1×1016cm-2剂量的进行半个小时，以生成重掺杂硅层114。该过程之后，生长需要的器件外延层106，如图7B所示。然后，晶片进入器件制造工艺以构造器件。在图7C中，形成器件层107和金属层116。器件层107可以包括任何垂直器件，其可以包括如图5A-5H中所描述的沟槽栅极MOSFET和屏蔽栅极沟槽型MOSFET。然后，将完成的晶片粘结在支撑衬底802(例如，如图7D所示的玻璃载片)上，并准备衬底转移。
在图7E中，通过机械打磨和酸蚀刻将支撑衬底晶片708的大部分(如90％)移除直至剩余轻掺杂(110)取向硅晶片708A的某些厚度，如5μm。由EDP或KOH将最后5μm厚度的硅708A移除。由于EDP/KOH蚀刻的高选择性，硅蚀刻将在重掺杂硼硅114处停止。在图7F中，然后，该晶片准备背面金属沉积118并且通过移除玻璃衬底802来支持金属转移，形成图7G中所示的器件结构。该方法包括诸如垂直器件制造、支撑层键合、金属沉积等特定过程，与结合图5A-5H所描述的相应的工艺类似。
如上述所描述，图7A至图7G是示出了根据本发明的可选实施例的用于在(110)p型硅中形成垂直器件，以增强空穴迁移率的可选方法的简化截面图，增强的空穴迁移率还可以提供用于减小电阻系数的重掺杂(110)p型漏极区和金属层。如图所示，该过程可以由重掺杂p型硅与轻掺杂p型硅间的蚀刻选择性进行简化。
图8A至图8I是示出了根据本发明的实施例的用于形成具有垂直(110)<110>空穴传导路径(类似于图2的器件100)的p型沟槽栅极MOSFET的简化过程流的简化截面图。在图8A中，重掺杂p型层114设置在支持衬底上。根据本发明的实施例，p型层114为具有(110)晶向的单晶层。在一个特定实施例中，支撑衬底可以是介电层和硅晶片的合成体，类似于图4F的层306和308，其中，由图4A-4F中说明的裂解方法能够形成层p型层114。在另一实施例中，支撑衬底可以是图7A的(110)p型硅晶片，其中由离子注入和扩散能够形成p型层114。
在图8B中，用传统技术将具有(110)晶向的p型外延层106形成在重掺杂p型层114上。在图8C中，由注入和扩散n型传导性掺杂剂至外延层106中，以在外延层106中形成n型体区104。
在图8D中，用传统源极注入技术在体区104中形成高掺杂p型源极区112。在图8E中，例如，还可以使用传统离子注入技术形成N型重体区117。P型源极区112和N型重体区117中的掺杂剂在同样的扩散过程或在单独的扩散步骤中能够被赶进(drive in)并激活。注意，在这个特定实施例中，在沟槽形成之前执行高温扩散工艺。在可选实施例中，源极区和重体区可以在沟槽形成之后形成。
在图8F中，由传统方法在体区104顶部形成掩膜层(未示出)。在掩膜层形成图案以定义开口处，经由此开口形成沟槽102。可以使用传统的各向异性的硅蚀刻以蚀刻延伸经过体区104并且终至体区104的底面以下的沟槽。如图8F所示，沟槽102的侧壁具有(110)晶向。另外地，沿着侧壁形成沟道区，侧壁允许传导电流沿着(110)晶面中的<110>方向在源极区112与漏极区之间流过。因而，可以获得增强的空穴迁移率，以得到p型MOSFET的改善的性能。
在特定实施例中，能够执行氢退火工艺。氢退火不但减少了硅层的缺陷浓度，也使得沟槽102的角变得圆滑。
在图8G中，形成了与沟槽102的侧壁和底部一线的薄的栅极电介质108。栅极电介质108可以由上述的ALD栅极电介质工艺形成并且包括覆盖在与沟槽侧壁一线的薄的界面介电层上的高k介电层。根据本发明的实施例，由化学氧化、热氧化或氮氧化能够形成具有厚度约为
Figure G2009101708168D00261
的薄的界面介电层。如上所述，由沉积温度约为180-600℃的原子层沉积(ALD)工艺形成高k介电层。根据此实施例，高k介电层可以具有例如
Figure G2009101708168D00262
的厚度。在此实施例中，已经进行了诸如源极区112和重体区117的扩散的高温步骤。因此，栅极电介质108避免了任何高温处理，这些高温处理能够反过来影响由ALD工艺形成的栅极电介质的质量。用该栅极电介质形成工艺，对比传统方法制造的(110)硅衬底上的热栅极氧化物，栅极电介质108具有高质量。
在图8H中，用传统技术在沟槽102中形成隐藏式(recessed)栅极电极110(例如，包含多晶硅)。因而，在源极区112与衬底层(或漏极接触)114间沿着每个沟槽102侧形成场效应晶体管的活性区。在图8I中，隐藏式栅极电极110被电介质覆盖，并且形成源极金属116。在接下来的过程中(未示出)，可以进行后端(back end)过程以形成一些剩余层和结构，诸如互连层和钝化。
注意图8I中的p型沟槽栅极器件结构与图5或图7中的器件结构类似。可以使用图5D-5H或图7D-7G中所描述的工艺移除图8I中的支撑衬底并形成图2中的p型沟槽栅极MOSFET 100。应注意，p型MOSFET 100具有覆盖在金属衬底上的薄的重掺杂p型漏极层114、增强空穴迁移率的沿着(110)晶面上的<110>方向的沟道传导路径、以及(110)晶面上的改善的栅极电介质。
描述在沟槽形成工艺模块之前和之后的各种步骤的沟槽型MOSFET的实例能够在申请号为11/140,567的题为“用于利用重体区形成最小间距的沟槽栅极FET的结构和方法”的美国专利申请中可以找到，其全部内容通过引证结合在此。
图9A至图9E是示出了根据本发明的实施例的用于在(110)/<110>方向上形成具有沟道传导路径的p型屏蔽栅极MOSFET的简化过程流的简化截面图。如图9A所示，示出了类似图8F的器件结构的器件结构，以及用图8A-8F中描述的类似工艺可以形式的器件结构。
如图9A所示，将重掺杂p型层214沉积在支撑衬底上。重掺杂p型层214是具有(110)晶向的单晶层。类似于图4F中的层306和308，支撑衬底可以是介电层和硅晶片的合成物，其中，由图4A-4F中所示的裂解方法能够形成层p型层114。在另一实施例中，支撑衬底可以是图7A的(110)p型硅晶片，其中由离子注入和扩散能够形成p型层114。
在图9A中，由重掺杂p型层214之上的具有(110)晶向的p型外延层形成漂移区。图9A也示出了n型体区204、漂移或外延层206、高掺杂p型源极区212、以及N型重体区217。如图所示，沟槽202在(110)晶向上具有侧壁表面。另外地，沿着侧壁形成沟道区，侧壁允许传导电流在源极区112与漏极区之间沿着(110)晶面中的<110>方向流过。如上所述，能够获得增强的空穴迁移率以得到p型MOSFET的改善的性能。
在图9B中，沿着沟槽202的侧壁形成屏蔽电介质209。接下来，用公知技术在沟槽202的底部部分形成屏蔽电极211。例如，首先形成导电材料(例如，包括掺杂或不掺杂的多晶硅)，填充到沟槽中并且延伸至台面区域(mesa region)。用公知技术将导电材料凹进深入至沟槽202以形成屏蔽电极211。然后，将屏蔽电介质沿着沟槽侧壁的暴露上端和台面表面上移除。
在图9C中，厚的内电极电介质(IED)层213形成于屏蔽电极211之上。接下来，沿着沟槽侧壁的上部延伸形成栅极介电层208。在一个实施例中，可以用ALD工艺(类似于结合图8G所描述的工艺)形成栅极介电层208。
在图9D中，用公知技术在沟槽202中形成隐藏式栅极电极210(例如，多晶硅沉积和背面蚀刻)。在图9E中，用介电层覆盖栅极电极，然后形成源极金属216。
注意，图9E中的p型屏蔽栅极器件结构与图5或图7中的器件结构类似。可以使用图5D-5H或图7D-7G中所描述的过程移除图9E中的支撑衬底，并形成类似于图3中器件200的p型屏蔽栅极MOSFET。应注意，p型MOSFET 200具有覆盖在金属衬底上的薄的重掺杂p型漏极层214、增强空穴迁移率的沿着(110)晶面上的<110>方向的沟道传导路径、以及(110)晶面上的改善的栅极电介质。
根据本发明的实施例，屏蔽栅极FET中的屏蔽电极可以是浮动的(即，无电偏置的)、偏置至源极电位(例如，地电位)、或偏置至与栅极电极相同的电位。栅极与屏蔽电极间的电接触可以形成在诸如端子或死区边缘的任何非活性区。
尽管上文包括了本发明的特定实施例的描述，我们还是可以使用各种修改、变化、和选择。例如，虽然给出硅作为衬底材料的实例，但其他材料也可以使用。虽然本发明用沟槽型MOSFET进行说明，但是仅仅通过反转衬底的极性其能够很容易地应用到其他诸如IGBT的沟槽-栅极结构。类似地，给出的注入作为引入掺杂剂的实例，但只要使用了合适的掩膜，仍可以使用其他的诸如气体或局部的掺杂剂源的掺杂方法以提供用于扩散的掺杂剂。所描述的工艺次序是用于p沟道FET，但是根据本披露，修改这些工艺次序以形成N沟道FET对于本领域的技术人员是很显而易见的。同样，尽管示出了上述所讨论的一些沟槽在外延层内部终结，沟槽可以选择性地经由外延层延伸并在衬底区内终结。进一步地，本发明不限于沟槽栅极结构，而可以用于形成诸如平面栅极垂直MOSFET、平面栅极垂直IGBT、二极管、以及各种类型晶体管的其他器件中。
仅仅作为示例，图10是示出了根据本发明实施例的p型平面功率MOSFET 1000的简化截面图。P型平面功率MOSFET 1000具有沿着(110)面在<110>方向上的导电沟道1020和高的介电常数栅极电介质1016。沿着(110)面在<110>方向上的增强的空穴迁移率与栅极电介质的改善的质量结合，得到更好的器件性能。
如图10所示，轻掺杂p型(110)漂移区1004延伸于沉积在金属衬底1018上的薄的高掺杂p型(110)半导体区1002之上。N型体区(或阱区)1006位于漂移区1004的上端部分。高的掺杂p型源极区1012位于体区1006的上端部分，以及重体接触区1008位于相邻源极区1012的体区1006中。
在图10中，栅极1010延伸于体区1006的表面上并且与源极区1012和漂移区1004重叠。由栅极电介质1016将栅极1018与其上的区域绝缘。直接在栅极1018之下的体区1006的部分形成MOSFET沟道区1020。在本发明的实施例中，沟道区表面具有(110)晶向。沟道区1020提供沿着(110)面在<110>方向上的传导电流路径，其中，空穴迁移率被增强。另外地，由用于形成上述所讨论的在(110)硅面上的高质量电介质的高k电介质的方法能够形成栅极电介质1016。
在图10中，源极导体1030电接触源极区1012和重体区1008，以及金属衬底1018接触高的掺杂p型(110)半导体区1002，其功能用作漏极区。用诸如铜、铝等金属可以形成源极和漏极导体。在平面MOSFET 1000中，金属层的顶部和底部提供用于在<110>方向上电流传导的外部接触。
应注意，具有高的掺杂p型(110)半导体区1002的薄层以减少电阻是迫切需要的。然而，重掺杂p型(110)衬底商业上不是通常存在的。根据本发明的实施例，可以使用上述所讨论的各种方法形成漂移区1004及其下面的高的掺杂半导体区1002。在一个实施例中，漂移区1004及其下面的高的掺杂半导体区1002都是外延层。在另一个实施例中，高的掺杂半导体区1002是由离子注入到轻的掺杂(110)p型衬底中而形成的P+衬底。能够使用各种衬底转移工艺以获得高的掺杂p型(110)半导体区1002的薄层。衬底转移工艺中的一些工艺为结合图4A-4F、5A-5H、6、以及7A-7G上所描述的。
虽然本发明的某些实施例已经被阐明和描述，但是有权使用本发明指导的本领取的技术人员应该承认本发明不只局限于这些实施例。大量的修改、改变、变化、替代以及等同替换对本领域的技术人员是显而易见的。因此，本发明意指覆盖下述权利要求的范围之内的所有的变化、修改和等同替换。

Claims (25)

1.一种半导体器件，具有覆在金属衬底之上的重掺杂p型(110)半导体层，所述半导体器件包括：
第一金属层；
第一p型半导体层，覆在所述第一金属层之上，所述第一p型半导体层是重掺杂的，并且具有(110)的表面晶向，所述第一p型半导体层的特征在于第一电导率；
第二p型半导体层，覆在所述第一p型半导体层之上，所述第二半导体层具有(110)的表面晶向以及低于所述第一电导率的第二电导率；
栅极介电层，包括高介电常数材料，所述栅极介电层沿着所述第二p型半导体层中的(110)晶面布置；以及
第二金属层，覆在所述第二p型半导体层之上；
其中，在所述第一金属层和所述第二金属层之间的电流传导的特征在于沿着<110>晶向和在(110)晶面上的空穴迁移率。
2.根据权利要求1所述的器件，其中，所述高介电常数材料的介电常数高于二氧化硅的介电常数。
3.根据权利要求1所述的器件，其中，所述高介电常数材料具有约5nm至约50nm的厚度。
4.根据权利要求1所述的器件，其中，所述栅极电介质包括使用原子层沉积ALD形成的高介电常数材料。
5.根据权利要求1所述的器件，其中，所述高介电常数材料包括HfO2。
6.根据权利要求1所述的器件，其中，所述栅极介电层包括在所述高介电常数材料下方的薄的界面介电层。
7.根据权利要求1所述的器件，其中，所述薄的界面介电层具有约为5-
Figure A2009101708160003C1
的厚度。
8.根据权利要求1所述的器件，其中，所述栅极介电层包括在所述高介电常数材料下方的薄的氧化物层或氮氧化物层。
9.根据权利要求1所述的器件，其中，所述第一p型半导体层具有不多于约3μm的厚度。
10.根据权利要求1所述的器件，其中，所述第一p型半导体层的特征在于掺杂浓度为1×1017cm-3或更高。
11.根据权利要求1所述的器件，其中，所述第一p型半导体层的特征在于掺杂浓度高于6×1019cm-3。
12.根据权利要求1所述的器件，其中，所述第一p型半导体层的厚度在大约0.5μm到大约3μm之间。
13.根据权利要求1所述的器件，其中，所述第一p型半导体层和所述第二p型半导体层的每一个均是外延层。
14.根据权利要求1所述的器件，其中，所述底部金属层具有足够的厚度，以支撑所述垂直半导体器件。
15.根据权利要求1所述的半导体器件，其中，所述半导体器件包括沟槽栅极MOSFET，所述沟槽栅极MOSFET进一步包括：
沟槽，延伸进入所述第二p型半导体区；
沟道区，沿着(110)晶面与沟槽侧壁相邻，以允许在(110)方向上的电流传导，所述栅极介电层沿着邻近所述沟道区的所述沟槽侧壁布置；
栅极电极，在所述沟槽中的所述栅极电介质之上；
p型源极区，在所述沟槽中的所述栅极电极的每侧的侧面；
p型漂移区；
N型体区，延伸在所述漂移区之上；以及
p型漏极区，包括重掺杂的所述第一p型半导体层的至少一部分。
16.根据权利要求1所述的半导体器件，其中，所述半导体器件包括屏蔽栅极沟槽MOSFET，所述屏蔽栅极沟槽MOSFET进一步包括：
沟槽，延伸进入所述第二p型半导体层；
屏蔽电介质，沿着所述沟槽的侧壁和底面布置；
屏蔽电极，在所述沟槽的下部，所述屏蔽电极通过所述屏蔽电介质而与所述第二半导体层绝缘；
极间电介质，覆在所述屏蔽电极之上；
沟道区，沿着(110)晶面与沟槽侧壁相邻，以允许在(110)方向上的电流传导，所述栅极介电层沿着邻近所述沟道区的所述沟槽侧壁布置；以及
栅极电极，在所述沟槽的上部，在所述极间电介质之上，所述栅极电极通过所述栅极电介质而与所述第二p型半导体层绝缘。
17.根据权利要求16所述的半导体器件，其中，所述第二p型半导体层包括：
p型漂移区；
N型体区，延伸在所述漂移区之上；以及
p型源极区，在邻近所述沟槽的所述体区中。
18.根据权利要求1所述的半导体器件，其中，所述半导体器件包括平面MOSFET器件，所述平面MOSFET器件进一步包括：
漏极区，包括所述第一p型半导体层的至少一部分；
漂移区，包括所述轻掺杂p型(110)层的至少一部分；
N型阱区，在所述漂移区的上部，所述N型阱区的表面部分配置为沿着(110)面中的<110>方向提供电流传导路径；
重掺杂p型源极区，在所述N型阱区中，所述源极区与所述漂移区之间的所述N型阱区的表面部分被配置作为所述沟道区；以及
栅极电极，覆在所述栅极电介质上，所述栅极电介质覆在所述沟道区上。
19.一种形成在(110)衬底上的垂直沟槽栅极MOSFET器件，包括：
底部金属层；
重掺杂(110)p型半导体层，覆在所述底部金属层之上；
轻掺杂(110)p型半导体层，覆在所述重掺杂(110)p型半导体层之上；
N型体区，在所述轻掺杂(110)p型半导体层中；以及
沟槽，延伸经过所述体区并且进入在所述体区下方的所述轻掺杂(110)p型半导体层的底部；
沟道区，沿着(110)晶面与沟槽侧壁相邻，以允许在(110)方向上的电流传导；
栅极介电层，具有高介电常数材料，沿着邻近所述沟道区的所述沟槽侧壁布置；
栅极电极，在所述沟槽中的所述栅极电介质之上；
p型源极区，在所述沟槽中的所述栅极电极的每侧的侧面；
p型漏极区，包括所述重掺杂(110)p型半导体层的至少一部分；
顶部金属层，覆在所述轻掺杂(110)p型半导体层之上，所述顶部金属层连接至所述源极区和所述体区；以及
其中，所述第一金属层和所述第二金属层提供用于<100>方向中的所述电流传导的外部接触。
20.根据权利要求19所述的器件，其中，所述重掺杂(110)p型半导体层的特征在于掺杂浓度为1×1017cm-3或更高。
21.根据权利要求19所述的器件，其中，所述重掺杂(110)p型半导体层的特征在于掺杂浓度高于6×1019cm-3。
22.一种形成在(110)衬底上的垂直屏蔽栅极沟槽MOSFET器件，包括：
底部金属层；
第一p型半导体层，覆在所述底部金属层之上，所述第一p型半导体层的特征在于(110)的表面晶向和第一电导率，所述第一p型半导体层是重掺杂的；
第二p型半导体层，具有(110)的表面晶向，并且覆在所述第一p型半导体层之上，所述第二p型半导体层的特征在于低于所述第一电导率的电导率；
N型体区，在所述第二p型半导体层中；
沟槽，延伸经过所述体区并且进入在所述体区下方的所述第二p型半导体层的底部；
屏蔽电介质，沿着所述沟槽的侧壁和底面布置，所述屏蔽电介质包括第一屏蔽氧化物层；
屏蔽电极，在所述沟槽的下部中，所述屏蔽电极通过所述屏蔽电介质而与所述半导体区绝缘；
极间电介质，覆在所述屏蔽电极之上；
沟道区，沿着(110)晶面与沟槽侧壁相邻，以允许在(110)方向上的电流传导；
栅极介电层，具有高电介质常数材料，沿着邻近所述沟道区的所述沟槽侧壁布置；
栅极电极，在所述极间电介质之上的所述沟槽的上部中，所述栅极电极通过所述栅极电介质与所述半导体区绝缘；
p型源极区，在所述沟槽中的所述栅极电极的每侧的侧面；
p型漏极区，包括所述重掺杂(110)p型半导体层的至少一部分；以及
顶部金属层，覆在所述第二p型半导体层之上，所述顶部金属层连接至所述源极区和所述体区，
其中，所述第一金属层和所述第二金属层提供用于沿<100>方向的所述电流传导的外部接触。
23.根据权利要求22所述的器件，其中，所述第一p型半导体层的特征在于掺杂浓度为大约1×1017cm-3或更高。
24.根据权利要求22所述的器件，其中，所述第一p型半导体层的特征在于掺杂浓度高于大约6×1019cm-3。
25.一种平面功率MOSFET器件，所述器件包括：
底部金属层；
重掺杂(110)p型漏极区，覆在所述底部金属层之上；
轻掺杂(110)p型漂移区，覆在所述重掺杂(110)p型半导体层之上；
N型阱区，所述N型阱区的表面部分被配置在所述漂移区的上部中；
重掺杂p型源极区，在所述N型阱区中，在所述源极区与所述漂移区之间的所述N型阱区的表面部分被配置作为所述沟道区，以提供沿着(110)面中<110>方向的电流传导路径；
栅极介电层具有高的电介质常数材料，其覆在所述沟道区之上；以及
栅极电极，覆在所述栅极电介质之上，所述栅极电介质覆在所述沟道区之上；
顶部金属层，连接至所述源极区和所述体区；以及
其中，所述顶部金属层和所述底部金属层提供用于沿<100>方向的所述电流传导的外部接触。
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WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20100317