CN101908553B - 一种存储器装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种存储器装置及其制造方法。此装置包括具有第一与第二区域的基底。第一区域包括第一场效应晶体管。第一场效应晶体管包括：基底内的被水平通道区隔开的第一与第二掺杂区；栅极，位于水平通道区上；第一介电层，覆盖栅极。第二区域包括第二场效应晶体管。第二场效应晶体管包括：第一端，穿过第一介电层而延伸以接触基底；第二端，位于第一端上且具有顶面；垂直通道区，将第一端与第二端隔开。第二场效应晶体管还包括位于第一介电层上且邻近垂直通道区的栅极。栅极具有与第二端的顶面共面的顶面。第二介电层将栅极与垂直通道区隔开。

Description

一种存储器装置及其制造方法
技术领域
本发明是有关于基于相变存储材料(包括基于硫属化物(chalcogenide)的材料)以及基于其它可编程电阻材料的高密度存储器装置以及制造这种装置的方法。
背景技术
利用适合在集成电路中实施的电流电平，可造成基于相变的存储材料(像基于硫属化物的材料以及类似的材料)在非晶态(amorphous state)与晶态(crystalline state)之间改变相位(phase)。以非晶态为主的特征在于电阻率高于以晶态为主，而后者容易被感测以指示数据。这些特性已经引起了人们对利用可编程电阻材料来形成非易失性存储器电路的关注，这种非易失性存储器电路可通过随机存取来进行读写。
从非晶态变成晶态通常是低电流操作。从晶态变成非晶态(本说明书中称为复位(reset))则通常是高电流操作，其包括较短的高电流密度脉冲以将晶体结构熔化或分解，然后相变材料迅速冷却下来，使熔化的相变材料骤冷(quenching)，且使得相变材料的至少一部分能够稳定在非晶态。
复位所需的电流强度可通过减小存储单元中的相变材料元件的尺寸与/或电极与相变材料之间的接触面积来减小，以利用流经相变材料的较小绝对电流值(absolute current value)来达到高电流密度。
使存储单元中的相变元件的尺寸减小的一种方法是通过刻蚀一层相变材料来形成小相变元件。然而，通过刻蚀来减小相变元件的尺寸会因为与刻蚀剂的反应不均匀而对相变材料造成损害，导致空隙(voids)、成分及粘合变异(compositional and bonding variation)的形成以及非易失性副产物的形成。这种损害会导致整个存储单元阵列中的相变元件出现形状差异与不均匀，造成存储单元的电性能与机械性能问题。
另外，为了得到高密度存储器装置，想要减小存储单元阵列中的个体存储单元的横剖面积或占地面积(footprint)。然而，传统的场效应晶体管(field effect transistor)存取装置是具有水平导向栅极(horizontally orientedgate)的水平结构，此水平导向栅极位于水平导向的通道区上面，这造成场效应晶体管具有较大的横剖面积，限制了存储单元阵列的密度。试图减小水平导向场效应晶体管的横剖面积会因场效应晶体管的较低的电流驱动而在获取诱发相变所需的电流时出现问题。
因此，目前推荐的是既包括垂直导向场效应晶体管又包括水平导向场效应晶体管的存储器装置。例如，参见美国专利第7,116,593号。然而，垂直导向场效应晶体管与水平导向场效应晶体管的整合(integration)很难，且加深了设计与制造过程的复杂度。因此，既包括垂直导向场效应晶体管又包括水平导向场效应晶体管的存储器装置需要解决的问题有制造成本与简单性。
虽然双极结晶体管(bipolar junction transistors)与二极管能够提供比场效应晶体管大的电流驱动，但是要使用双极结晶体管或二极管来控制存储单元中的电流以使电流足以进行多位操作(multi-bit operation)却很难。另外，双极结晶体管与互补式金属氧化物半导体(complementary metaloxide semiconductor，CMOS)周边电路的整合也很难，且可能导致设计与制造过程高度复杂。
因此，为了应用于高密度存储器装置以及需要在一个芯片上具备两种晶体管的其它元件，想要在相同的基底上提供垂直导向场效应晶体管与水平导向场效应晶体管。此外，也想要提供能够提供诱发相变所需的电流以及解决上述的刻蚀损害问题的存储器装置。
发明内容
将要描述的是既包括垂直导向场效应晶体管又包括水平导向场效应晶体管的装置以及其制造方法。本说明书所述的一种装置包括基底，此基底具有第一区域与第二区域。第一区域包括第一场效应晶体管，此第一场效应晶体管包括基底内的第一掺杂区与第二掺杂区，其被水平通道区隔开。第一场效应晶体管的栅极位于水平通道区上面，且第一介电层覆盖此栅极。基底的第二区域包括第二场效应晶体管，此第二场效应晶体管包括：第一端，穿过第一介电层而延伸以接触基底；第二端，位于第一端上面，且具有一顶面；以及垂直通道区，将第一端与第二端隔开。第二场效应晶体管的栅极位于第一介电层上，且邻近垂直通道区。此栅极具有一顶面，此顶面与第二端的顶面共面(co-planar)。第二介电层将第二场效应晶体管的栅极与垂直通道区隔开。
在实施例中，此装置是一种存储器装置，在此存储器装置中，第一区域是周边区域，第二区域是存储器区域，且第二区域更包括可编程电阻存储元件。可编程电阻存储元件电性地耦接至场效应晶体管的第二端。
在实施例中，第二区域更包括：多条字线，位在第一介电层上；以及包括多个场效应晶体管的阵列，这些场效应晶体管包括第二场效应晶体管。此第二场效应晶体管的栅极耦接至这些字线中的对应的字线。
在本说明书所述的实施例中，晶体管的第二端与字线都利用平坦化工艺(planarization process)(诸如化学机械抛光(chemical mechanical polish，CMP))来进行平坦化，使得第二端的顶面与字线的顶面共面。然后，可执行硅化物工艺(silicide process)来在第二端的顶面上形成包含硅化物的导电盖(conductive cap)，同时在字线的顶面上形成包含硅化物的导电层。
在实施例中，对应的字线内可形成垂直场效应晶体管，使得阵列中的存储单元被分配到的横剖面积可完全取决于字线与位线的尺寸，从而使阵列具有高存储器密度。
通道区与第一端、第二端垂直地排列，使得场效应晶体管可具有小横剖面积，同时还能提供足够的电流来诱发相变。此装置的通道长度取决于通道区的高度，且可制造得很小，而此装置的通道宽度则取决于通道区的周长，且可制造得比长度相对大一些。如此一来，就可得到较大的宽长比，以获得较强的复位电流。
本说明书所述的一种制造装置的方法包括形成基底以及在此基底上形成第一介电层。于第一介电层中形成多个开口，以将基底的一部分暴露出来。将各别场效应晶体管的第一端、第二端以及通道区形成于这些开口的对应的开口内，其中第一端接触基底。将第一介电层的一部分移除，以将通道区的外表面暴露出来，且在通道区的暴露的外表面上形成第二介电层。在第一介电层的剩余部分上以及第二介电层的周围形成字线材料，且字线材料经图案化以形成多条字线。形成可编程电阻存储材料，使其电性地耦接至场效应晶体管的第二端，且在可编程电阻存储材料上形成导电材料。
此外，在本说明书所述的实施例中，周边区域中的逻辑元件与具垂直通道晶体管的存储单元是同时制造的。存储单元的晶体管的第一端与周边区域中的逻辑元件的栅极介电层可都形成在同一基底的顶面上。此外，字线形成在覆盖着周边区域中的逻辑元件的栅极结构的介电层的材料上。因此，本说明书所述的存储器装置包括与CMOS周边电路兼容的且能够解决设计整合及制造过程复杂性的垂直通道晶体管。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1绘示为一种存储单元阵列的一部分的示意图，此存储单元阵列是利用具垂直通道场效应晶体管以及存储元件的存储单元来实施，其中存储元件包括存储平面的可编程电阻材料。
图2A与图2B绘示为图1的存储单元阵列中排列的存储单元的实施例的一部分的横剖面图。
图2C与图2D绘示为可另选的实施例的横剖面图，此实施例中省略了图2A与图2B所示的阵列中的电极，且存储元件的存储材料延伸到介电层中的开口内以接触导电盖。
图3至图11B绘示为制造图2A与图2B所示的存储单元阵列的制造步骤。
图12是一种包括存储单元阵列的集成电路的简化方块图，其中存储单元阵列是利用具有存储平面的存储单元来实施，而存储平面位于垂直通道场效应晶体管存取装置上面。
图13绘示为一种存储单元阵列的一部分的示意图，此存储单元阵列是利用具垂直通道场效应晶体管以及存储元件的存储单元来实施，其中存储元件包括可编程电阻材料，而晶体管是以共享源极的组态来排列。
图14A至图14B绘示为图13的阵列中排列的存储单元的实施例的一部分的横剖面图。
图15至图16B绘示为制造图14A至图14B所示的存储单元阵列的制造步骤。
图17是一种包括存储单元阵列的集成电路的简化方块图，存储单元阵列是利用具垂直通道场效应晶体管存取装置的存储单元来实施，而垂直通道场效应晶体管存取装置是以共享源极的组态来排列。
【主要元件符号说明】
100、2912、3000、3412：存储单元阵列
110、3010：存储单元
115、3015：场效应晶体管
120、120a～120d、2920、3420：位线
122：第一端
124：第二端
123：通道区
125、3025：相变存储元件
127：导电盖
128：主动区
130、130a～130d、2916、3416：字线
140：导电材料
150、2914、3414：字线译码器/驱动器
160、2918、3418：位线译码器
165、2924、3424：感测放大器/数据输入结构
170、2970：存储平面终端电路
200：半导体基底
201：顶面
205：阱
224：第一尺寸
224、226：第二尺寸
230、270、1996、2300、2700：介电层
232：沟道隔离结构
250：电极
252：宽度
290：可编程电阻存储材料
292：厚度
295：存储平面
1900、3100：存储器区域
1910：周边区域
1950、1965、1995：接触窗
1960、1997：导线
1986：逻辑元件
1987：栅极结构
1988、1989：掺杂区
1993：栅极介电层
2310：开口
2500：掺杂柱体
2910、3410：集成电路
2922、2926、3422、3426：总线
2928、3428：数据输入线
2930、3430：其它电路
2932、3432：数据输出线
2934、3434：控制器
2936、3436：偏压配置供应电压及电流源
3110：共享掺杂区
3150、3150a～3150d：条状体
3300：存储材料层
3310：导电位线材料
具体实施方式
下面将参照特定结构实施例及方法来描述本发明。容易理解的是，并非要将本发明局限于具体揭露的实施例及方法，而是本发明也可使用其它特征、元件、方法及实施例来实施。描述较佳实施例是为了举例说明本发明，而非限制其范围，本发明的范围是由权利要求范围来界定的。本领域中具有通常技艺者当能够根据以下的描述来识别多种等同的变体。不同实施例中的相同元件通常用相同的元件符号来表示。
图1绘示为一种存储单元阵列100的一部分的示意图。如本说明书所述，此存储单元阵列100是利用具垂直通道场效应晶体管以及存储元件的存储单元来实施，其中存储元件包括存储平面(memory plane)的可编程电阻材料。
如图1的示意图所示，存储单元阵列100中的每个存储单元包括场效应晶体管存取装置与存储元件，其以电性方式串联地排列。存储元件能够被设定为多个电阻状态之一，因而能够储存一个或多个位的数据。
存储单元阵列100包括多条位线120，其包括位线120a、120b、120c、120d，这些位线沿着第一方向平行地延伸，且与位线译码器(decoder)160进行电性通讯。存储单元阵列100中的场效应晶体管具有充当源极或漏极的第一端，其耦接至对应的位线120。
包括字线130a、130b、130c、130d的多条字线沿着第二方向平行地延伸，且与字线译码器/驱动器150进行电性通讯。如同下文参照图2A与图2B来详细描述的，字线130位于位线120上面。字线130邻近场效应晶体管的垂直通道，充当这些晶体管的栅极端。在可另选的实施例中，字线130可完全或部分围绕着通道，或位于通道附近，且透过栅极介电层来与通道隔开。
存储单元阵列100中的存储单元的存储元件包括存储平面的可编程电阻存储材料的各别部分(将在下文参照图2A与图2B来详细描述)，其中存储平面位于阵列100的位线130与字线120上面。存储单元的存储元件是透过电极250来电性耦接至场效应晶体管的第二端，其中电极250在场效应晶体管与存储元件之间提供小接触面积。
存储平面包括可编程电阻存储材料上的导电材料140(将在下文参照图2A与图2B来详细描述)。存储平面的导电材料140电性地耦接至存储平面终端电路170。在所绘示的实施例中，此存储平面终端电路170是接地端，但是也可包括电压源，用来施加共享电压在存储平面的导电材料上，而非使之接地。
存储单元110是存储单元阵列100中的存储单元的代表，其包括电性地串联在存储平面与对应的位线120之间的场效应晶体管115与相变存储元件125。字线130b是充当场效应晶体管115的栅极端，且第一端(充当场效应晶体管115的源极或漏极)耦接至位线120b。相变存储元件125电性地耦接于场效应晶体管115的第二端与存储平面的导电材料140之间，此存储元件125包括位于字线130与位线120上面的存储平面的可编程电阻存储材料。
施加适当的电压在对应的字线130b上以及施加适当的电压或电流在对应的位线120b上，以诱发流经存储元件125的电流，这样就能对存储单元阵列100中的存储单元110进行读取或写入。所施加的电压/电流的电平与持续时间取决于所执行的操作，例如，读取操作或写入操作。
在存储单元110的复位(擦除)操作中，施加在字线130b与位线120b上的复位脉冲诱发流经存储元件125的电流，以使得存储元件125的主动区变成非晶相，从而将相变材料设定为与复位状态有关的阻值范围内的电阻。复位脉冲是一种高能脉冲，足以使存储元件125的至少主动区的温度上升至高于相变材料的转变温度(结晶温度)，也高于熔化温度，使至少主动区处于液态。然后，复位脉冲迅速终止，随着主动区迅速冷却至转变温度以下的产生快速骤冷时间，使得主动区稳定在以非晶相为主的状态。
在存储单元110的设定操作(编程操作)中，将编程脉冲以适当的振幅与持续时间来施加在字线130b与位线120b上，以诱发流经存储元件125的电流，此电流足以使存储元件125的主动区的至少一部分的温度上升至高于转变温度，且使得主动区的至少一部分从非晶相变成晶相，此转变使存储元件125的电阻降低，且将存储单元110设定为想要的状态。
在存储单元110所储存的数据值的读取操作(感测操作)中，将读取脉冲以适当的振幅与持续时间施加在对应的字线130b与对应的位线120b上，以诱发流经存储元件125的电流，这不会导致存储元件125发生电阻状态变化。流经存储单元110的电流取决于存储元件125的电阻，进而取决于存储单元110所储存的数据值。储存在存储单元110中的数据值可(例如)利用区块165中的感测放大器来比较位线120b上的电流与适当的参考电流而确定。可选择的是，储存在存储单元110中的数据值也可(例如)采用源极侧感测(source side sensing)通过比较存储平面的导电材料140上的电流与适当的参考电流来确定。
图2A与图2B绘示为存储单元阵列100中排列的存储单元(包括作为代表的存储单元110)的实施例的一部分的横剖面图，图2A是沿着字线130而取得，而图2B是沿着位线120而取得。
存储单元阵列100包括位于单晶的半导体基底200上的存储器区域1900与周边区域1910。半导体基底200具有实质上是平面的顶面201。术语“实质上是平面”意指包含基底200形成过程中的工艺容忍度(tolerance)。术语“实质上是平面”也意指包含基底200形成之后所执行的可造成顶面201的平面性差异的制造过程。
周边区域1910包括逻辑元件1986，此逻辑元件1986具有位于栅极介电层1993上的栅极结构1987。栅极介电层1993是在基底200的顶面201上。栅极结构1987包括栅介电层1993上的一层掺杂多晶硅以及此掺杂多晶硅上的一层硅化物。
逻辑元件1986包括基底200内的掺杂区1988、1989，其充当源极区与漏极区。逻辑元件1986上是介电层1996，其包括一层或多层介电材料。
接触窗1965耦接至掺杂区1989，且延伸至介电层1996顶面的导线1960。接触窗1995耦接至掺杂区1988，且延伸至介电层1996顶面的线1997。线1997伸入存储器区域1900，且透过接触窗1950而耦接至存储平面295的导电材料140，其中接触窗1950延伸穿过介电层1996。
存储单元阵列100包括单晶的半导体基底200，此单晶的半导体基底200包括具有第一导电类型的阱205以及阱205内的位线120。位线120沿着第一方向伸入伸出图2A所示的横剖面，且被阱205内的介电质沟道隔离结构232隔开。位线120包括具有第二导电类型的掺杂基底材料，其中第二导电类型是与第一导电类型相反的。在所绘示的实施例中，位线120的掺杂基底材料包括半导体基底200的高度掺杂N型(N+)材料，且阱205包括半导体基底200的P型掺杂材料。
存储单元110的场效应晶体管115包括：第一端122，其包括位于对应的位线120b上面的掺杂半导体材料；通道区123，其包括位于第一端122上面的掺杂半导体材料；以及第二端124，其包括位于通道区123上面的掺杂半导体材料。
第二端124上面是包含硅化物的导电盖127。此导电盖127可包括(例如)含钛(Ti)、钨(W)、钴(Co)、镍(Ni)或钽(Ta)的硅化物。导电盖127在第二端124与电极250之间提供低电阻接触。
在所绘示的实施例中，第一端122与第二端124包括高度掺杂的N型材料，且通道区123包括掺杂的P型材料。
第一端122、第二端124、通道区123以及导电盖127形成一叠层，此叠层被介电层230包围着，介电层230将通道区123与对应的字线130b隔开。
字线130伸入、伸出图2B所示的横剖面，其包括字线130b，充当存储单元110的场效应晶体管115的栅极，且字线130包括掺杂多晶硅材料以及掺杂多晶硅材料上的硅化物层。由第一端122、第二端124、通道区123以及导电盖127所形成的叠层穿过字线130b中的通孔(via)而延伸，将位线120b电性耦接至电极250，字线130b中的通孔具有侧壁表面135，其包围着通道区123。
电极250位于导电盖127上，且穿过介电层270而延伸至存储元件125，此存储元件125包括存储平面295的可编程电阻存储材料290的一部分。此可编程电阻存储材料可包括(例如)锗(Ge)、锑(Sb)、碲(Te)、硒(Se)、铟(In)、钛(Ti)、镓(Ga)、铋(Bi)、锡(Sn)、铜(Cu)、钯(Pd)、铅(Pb)、银(Ag)、硫(S)、硅(Si)、氧(O)、磷(P)、砷(As)、氮(N)以及金(Au)所组成的群组中的一个或多个元素。
电极250可包括(例如)氮化钛(TiN)或氮化钽(TaN)。在存储材料290包括GST的实施例中(下文将做详细讨论)，较佳的是氮化钛，因为氮化钛与GST接触良好，其是半导体制造中使用的常用材料，且在GST发生转变的高温(通常是在600℃～700℃范围内)下能够提供良好的扩散势垒(diffusion barrier)。可选择的是，电极250可包括(例如)钛(Ti)、钨(W)、钼(Mo)、铝(Al)、钽(Ta)、铜(Cu)、铂(Pt)、铱(Ir)、镧(La)、镍(Ni)、氮(N)、氧(O)以及钌(Ru)所组成的群组中的一个或多个元素。
存储平面295的导电材料140位于可编程电阻存储材料290上面，且耦接至共享电压。在实施例中，导电材料140可包括一个或多个导电层，其中每个导电层包括(例如)由钛(Ti)、钨(W)、钼(Mo)、铝(Al)、钽(Ta)、铜(Cu)、铂(Pt)、铱(Ir)、镧(La)、镍(Ni)、氮(N)、氧(O)以及钌(Ru)所组成的群组中的一个或多个元素。导电材料140具有至少两个导电层的优点包括选择与存储平面295的可编程电阻存储材料290兼容的第一导电层的材料，而位于第一导电层上的第二导电层的材料可经选择以实现其它优点，诸如导电率高于第一导电层。
在操作中，耦接至导电材料140的共享电压以及提供给字线130b与位线120b的电压能够诱发电流，此电流从位线120b经由第一端122、通道区123、第二端124、导电盖127、电极250以及可编程电阻存储材料290而流至导电材料140，或反过来从导电材料140流至位线120b。
主动区128是存储元件125的区域，此区域中的存储材料被诱发到在至少两种固相(solid phases)之间变化。容易理解的是，在所绘示的结构中，主动区128可制造得极小，从而减小诱发相变所需的电流强度。可编程电阻存储材料290的厚度292可采用薄膜沉积技术来建立。在一些实施例中，此厚度292小于100nm，例如介于10nm与100nm之间。另外，电极250的宽度252小于导电盖127的宽度，且对于用来形成存储单元阵列100中的字线130的工艺(通常是光刻工艺(lithographic process))来说，较佳的是小于最小特征尺寸。因此，电极250具有一顶面，此顶面与存储平面295的可编程电阻存储材料290相接触，电极250的顶面的表面积小于导电盖127的顶面。电极250的小顶面使得电流密度集中在邻近电极250的存储平面290的一部分中，从而减小诱发主动区128中所发生的相变所需的电流强度。此外，介电层270可为主动区128提供一部分热隔离，这也有助于减小诱发相变所需的电流量。
从图2A与图2B中可看出，存储器区域1910中的存取晶体管的第一端122与栅极介电层1993两者都位于基底的实质上是平面的顶面201上。如下文参照图3至图11来详细描述的，周边区域中的逻辑元件1986与具垂直通道的存储单元可同时制造。如此一来，存储器装置减小复杂度，且周边区域与存储器区域的设计整合问题得以解决，从而降低成本。
在图2A与图2B中，主动区128呈“蘑菇”形，因此电极250与存储元件125的组态通常称为蘑菇型组态。可选择的是，也可采用其它类型的组态。
图2C与图2D绘示为可另选的实施例的横剖面图，此实施例中省略了图2A与图2B所示的阵列中的电极250，且存储元件125的可编程电阻存储材料290延伸到介电层270的开口内，与导电盖127相接触，形成孔型(pore-type)存储单元。
在图2A与图2B所示的横剖面图中，可编程电阻存储材料290是一整层的可编程电阻存储材料，其全面地延伸，与存储单元阵列100中的存储单元的电极250相接触，因此存储单元阵列100未遭受上述的刻蚀损害问题。在图2A与图2B中，导电材料140包括位于整层的可编程电阻存储材料上的一整层导电材料。在一些实施例中，可编程电阻存储材料290与导电材料140例如可被图案化而形成块(patches)、条状体(strips)或格子(grids)，块、条状体或格子的形成使得从主动区上隔开以使主动区免受刻蚀损害的存储材料被移除。
在所绘示的实施例中，通道区123的俯视横剖面通道面积是由沿着图2A所示的字线130的第一方向的第一尺寸224以及沿着图2B所示的位线120的第二方向的第二尺寸226来界定的，其中第二方向垂直于第一方向。在一些实施例中，可编程电阻存储材料290可图案化成多个存储块，每个存储块具有俯视横剖面块面积。此块面积可(例如)大于或等于通道区123的俯视横剖面积的十倍，使得相邻的存储单元之间能够共享这些存储块，且主动区免受刻蚀损害。
在其它实施例中，导电材料140可图案化成(例如)条状体或格子结构，同时保持存储平面的整层存储材料。
如图2A所示，由于场效应晶体管具有垂直通道结构，所以沿着字线130b的存储单元密度取决于位线120的宽度以及相邻的位线120之间的间距。如图2B所示，沿着位线120b的存储单元密度取决于字线130的宽度以及相邻的字线130之间的间距。因此，存储单元阵列100中的存储单元的横剖面积完全取决于字线130与位线120的尺寸，这就实现了阵列的高存储器密度。
另外，由于通道区123与第一端122、第二端124是垂直排列的，所以场效应晶体管可具有较小的横剖面积，同时提供足够大的电流来诱发相变。此装置的通道长度取决于通道区123的高度，且可制造得很小，而此装置的通道宽度取决于通道区123的周长(circumference)，且可制造得比长度相对大一些。如此一来，可得到较大的宽长比，以获得较强的复位电流。
存储平面的可编程电阻材料290的实施例包括基于相变的存储材料，其包括基于硫属化物的材料以及其它材料。硫族元素(chalcogens)包括氧(O)、硫(S)、硒(Se)及碲(Te)这四种元素中的任一元素，这四种元素构成元素周期表的VIA族的一部分。硫属化物包括硫族元素与更具正电性(electropositive)的元素或自由基(radical)的化合物。硫属化物合金包括硫属化物与诸如过渡金属的其它材料的结合。硫属化物合金通常含有元素周期表的IVA族中的一种或多种元素，诸如锗(Ge)与锡(Sn)。通常，硫属化物合金包括锑(Sb)、镓(Ga)、铟(In)以及银(Ag)中的一个或多个元素的组合。技术文献中已描述了许多基于相变的存储材料，包括以下的合金：镓/锑(Ga/Sb)、铟/锑(In/Sb)、铟/硒(In/Se)、锑/碲(Sb/Te)、锗/碲(Ge/Te)、锗/锑/碲(Ge/Sb/Te)、铟/锑/碲(In/Sb/Te)、镓/硒/碲(Ga/Se/Te)、锡/锑/碲(Sn/Sb/Te)、铟/锑/锗(In/Sb/Ge)、银/铟/锑/碲(Ag/In/Sb/Te)、锗/锡/锑/碲(Ge/Sn/Sb/Te)、锗/锡/硒/碲(Ge/Sb/Se/Te)以及碲/锗/锑/硫(Te/Ge/Sb/S)。在锗/硒/碲(Ge/Sb/Te)合金族中，可使用的合金组合范围很广，这些组合可归纳为TeaGebSb100-(a+b)。有位研究员将最有用的合金描述为在沉积而成的材料中碲(Te)的平均浓度远低于70％，通常低于约60％，且一般是从低为大约23％至高为大约58％Te的范围内，且最佳是从大约48％至58％Te。此材料中锗的浓度高于约5％，且平均浓度是从约8％至约30％，一般保持在50％以下。最佳的是，锗的浓度是从约8％至约40％。此组合的主要构成元素的剩余元素是锑(Sb)。这些百分数是指构成元素的原子总和100％的原子百分数。(Ovshinsky 5,687,112专利第10-11栏)。经另一位研究员评估的特殊合金包括Ge2Sb2Te5、GeSb2Te4以及GeSb4Te7(Noboru Yamada：“高数据率记录所用的Ge-Sb-Te相变光盘的电位”，SPIE第3109卷第28-37页(1997))。一般而言，诸如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)的过渡金属以及其混合物或合金可与锗/锑/碲(Ge/Sb/Te)结合在一起，形成具可编程电阻特性的相变合金。Ovshinsky‘112第11-13栏中给出了有用的存储材料的特定示例，这些示例已并入本说明书作为参考。
有些实施例在硫属化物及其它相变材料中掺入杂质以利用掺杂的硫属化物来改良存储元件的导电性、转变温度、熔化温度及其它特性。对硫属化物进行掺杂所用的代表性杂质包括氮、硅、氧、二氧化硅、氮化硅、铜、银、金、铝、氧化铝、钽、氧化钽、氮化钽、钛以及氧化钛。请参见(例如)美国专利第6,800,504号与美国专利申请公开案第U.S.2005/0029502号。
相变合金能够在第一结构状态与第二结构状态之间变换，其中第一结构状态是指材料以非晶固相为主，第二结构状态是指在存储单元的主动通道区中材料局部有序地以结晶固相为主。这些合金是至少双稳态的(bistable)。术语“非晶”是指比单晶无序的相对无序结构，与晶相相比具有诸如高电阻率的可检测特性。术语“结晶”是指比非晶结构有序的相对有序结构，与非晶相相比具有诸如低电阻率的可检测特性。通常，相变材料可跨越完全非晶态与完全晶态之间的频谱(spectrum)在不同的可检测局部有序状态之间进行电性变换。受非晶相与晶相之间变化的影响的其它材料特征包括原子有序(atomic order)、自由电子密度以及活化能(activationenergy)。此材料既可变换成不同的固相又可变换成两种或多种固相的混合，提供完全非晶态与完全晶态之间的灰阶(gray scale)。此材料的电特性可对应地发生变化。
利用电脉冲，相变合金就能够从一种相态变成另一种相态。经观察，短而高振幅的脉冲往往将相变材料变成以非晶态为主。长而低振幅的脉冲往往将相变材料变成以晶态为主。短而高振幅的脉冲中的能量高到足以使晶体结构的键(bonds)断裂，且短到足以避免原子重新组合成晶态。无需不当的试验，就能确定脉冲的适当轮廓，特别适用于特定的相变合金。在本说明书的下文中，相变材料是指GST，可以理解的是，也可使用其它类型的相变材料。用来实施本说明书所述的PCRAM的材料是Ge2Sb2Te5。
本发明的其它实施例中可使用其它的可编程电阻存储材料，包括使用不同的结晶相变来确定电阻的其它材料，或使用电脉冲来改变电阻状态的其它存储材料。示例包括电阻式随机存取存储器(resistance random accessmemory，RRAM)中使用的材料，诸如包括氧化钨(WOx)、氧化镍(NiO)、五氧化二铌(Nb2O5)、二氧化铜(CuO2)、五氧化二钽(Ta2O5)、氧化铝(Al2O3)、氧化钴(CoO)、氧化铁(Fe2O3)、二氧化铪(HfO2)、二氧化钛(TiO2)、钛酸锶(SrTiO3)、锆酸锶(SrZrO3)、钛酸锶钡((BaSr)TiO3)在内的金属氧化物。额外的示例包括磁阻式随机存取存储器(magnetoresistance random access memory，MRAM)(诸如旋转力矩转移(spin-torque-transfer，STT)磁阻式随机存取存储器)中使用的材料，例如钴铁硼(CoFeB)、铁(Fe)、钴(Co)、镍(Ni)、钆(Gd)、镝(Dy)、钴铁(CoFe)、镍铁(NiFe)、锰砷(MnAs)、锰铋(MnBi)、锰锑(MnSb)、二氧化铬(CrO2)、MnOFe2O3、FeOFe2O5、NiOFe2O3、MgOFe2、氧化铕(EuO)以及钇铁石榴石(Y3Fe5O12)的至少其中之一。例如参见美国公开案第2007/0176251号，标题为「磁性存储器装置及制造该存储器装置的方法」，此文献已并入本说明书作为参考。额外的示例包括可编程金属化存储单元(programmable-metallization-cell，PMC)存储器或纳米离子存储器(nano-ionic memory)所用的固体电解质材料，诸如掺银硫化锗电解质与掺铜硫化锗电解质。例如参见N.E.Gilbert等人的「可编程金属化存储单元装置的巨模型」，固态电子学49(2005)1813-1819，此文献已并入本说明书作为参考。
形成硫属化物材料所采用的一种示范方法是在1mTorr～100mTorr的压力下利用氩气、氮气与/或氦气等源气体来执行物理气相沉积-溅射法(PVD-sputtering)或磁控溅射法(magnetron-sputtering)。沉积通常是在室温下完成的。可使用长宽比(aspect ratio)为1～5的准直器(collimator)来改良填充效能(full-in performance)。为了改良填充效能，也可使用几十伏特至几百伏特的直流偏压。另一方面，可同时使用直流偏压与准直器的组合。
形成硫属化物材料所采用的一种示范方法是使用诸如标题为「硫属化物材料的化学气相沉积」的美国公开案第2006/0172067号中揭露的化学气相沉积(chemical vapor deposition，CVD)，此文献已并入本说明书作为参考。
选择性地在真空环境或氮气环境下执行沉积后退火处理(post-deposition annealing treatment)，以改良硫属化物材料的晶态。退火温度通常在100℃至400℃范围内，退火时间不超过30分钟。
图3至图11绘示为制造图2A与图2B所示的存储单元阵列所适用的制造步骤。
图3绘示为包括形成基底200的步骤，其中基底200包括阱205以及阱205内的沟道隔离结构232，且伸入与伸出图3所示的横剖面。阱205可透过本领域中众所周知的注入工艺(implantation process)与活化退火工艺来形成。在所绘示的实施例中，阱包括硅基底200的P型掺杂材料。基底200具有顶面201。
接着，在图3的基底200的周边区域1910的顶面201上形成栅极介电层1993。通过沉积并图案化经掺杂的多晶硅材料来形成栅极结构1987，然后在经掺杂的多晶硅材料上形成包括硅化物的导电盖，从而产生图4的横剖面图所绘示的结构。可选择的是，也可采用其它技术来形成栅极结构1987。
接着，在阱205内形成位线120，且在周边区域1910内形成充当源极与漏极的掺杂区1988、1989，从而产生图5的横剖面图所绘示的结构。在所绘示的实施例中，位线120与掺杂区1988、1989是通过离子注入来形成的。
接着，在图5所示的结构上形成介电层2300，且在介电层2300中形成多个开口2310，以将位线120的一部分暴露出来，产生图6所示的结构。介电层2300可包括(例如)硼磷硅玻璃(boro-phospho-silicate glass，BPSG)或磷硅玻璃(phospho-silicate glass，PSG)。
接着，在开口2310内执行选择性外延工艺(selevtive epitaxial process)，以在位线120上形成掺杂区(第一端)122，从而产生图7的横剖面图所绘示的结构。在所绘示的实施例中，掺杂区122包括N型掺杂硅。
接着，在开口2310内执行另一次选择性外延工艺，且执行诸如化学机械抛光的平坦化工艺来形成掺杂柱体2500，从而产生图8的横剖面图所绘示的结构。掺杂柱体2500具有与掺杂区122相反的导电类型，且在所绘示的实施例中包括P型掺杂硅。
接着，执行注入工艺以将掺杂物注入到柱体2500的上部中，以形成与掺杂区122具有相同导电类型的掺杂区(第二端)124，从而产生图9的横剖面图所绘示的结构。介于掺杂区122与124之间的柱体2500的剩余部分就是存取晶体管的通道区123。
可选择的是，掺杂区122、124以及通道区123可利用单一的选择性外延工艺来形成，而不是像图7至图9所示的实施例那样利用两次选择性外延工艺来形成。例如，在一个可另选的实施例中，在图6的结构的开口2310内执行选择性外延工艺以形成填充开口2310的掺杂柱体，此掺杂柱体具有第一导电类型。接着，将掺杂物注入到掺杂柱体中以形成具有第二导电类型的通道区，且在此通道区上形成具有第一导电类型的第二端，其中第二导电类型与第一导电类型相反。位于通道区下面的掺杂柱体的部分就是第一端。
回过头来参照图9所示的结构，接着将介电层2300的一部分移除以将掺杂区122、124与通道区123的外表面暴露出来，且在暴露的外表面上形成介电层2700，从而产生图10的横剖面图所示的结构。
然后，在图10所示的结构上沉积字线材料(例如多晶硅)，且对字线材料进行平坦化以使掺杂区124的顶面暴露出来。然后字线材料被图案化，且执行硅化物工艺以在掺杂区124上形成导电盖127，以及在字线顶端形成导电层，从而产生图11A的横剖面图与图11B的俯视图所示的结构。导电盖127与字线顶端的导电层包括含有(例如)钛(Ti)、钨(W)、钴(Co)、镍(Ni)或钽(Ta)的硅化物。在一实施例中，导电盖127与导电层包括硅化钴(CoSi)。沉积钴并执行快速热工艺(rapid thermal process，RTP)，以使得钴与掺杂区124中的硅发生反应来形成导电盖127，且使钴与字线材料发生反应来形成导电层，导电盖127与导电层就是这样形成的。可以理解的是，与本说明书使用钴作为示范所描述的一样，也可按照相同的方式通过沉积钛、砷、掺杂镍或其合金来形成其它硅化物。
接着，在图11A与图11B所示的结构上形成介电层270，且穿过此介电层270而形成具有各别宽度的开口，以使导电盖127的一部分暴露出来。
例如，通过在介电层270上形成隔离层以及在此隔离层上形成牺牲层(sacrificial layer)，就能形成具有次光刻宽度(sublithographic widths)的开口。接着，在牺牲层上形成具有多个开口的掩模(mask)，这些开口接近或等于创造此掩模所用的工艺中的最小特征尺寸。然后利用此掩模来选择性地刻蚀隔离层与牺牲层，从而在隔离层与牺牲层中形成通孔，且将介电层270的顶面暴露出来。将掩模移除之后，对这些通孔执行选择性底部刻蚀(undercutting etch)，使得隔离层被刻蚀，而牺牲层与介电层270则保持原样。然后在通孔中形成填充材料，这是因为选择性底部刻蚀工艺造成每个通孔内形成填充材料自对准空隙。接着，对填充材料执行非等向性(anisotropic)刻蚀工艺以打开这些空隙，且继续进行刻蚀，直到介电层270暴露在通孔下面的区域中为止，从而在每个通孔内形成包括填充材料的侧壁间隙壁(sidewall spacer)。此侧壁间隙壁的开口尺寸实质上取决于空隙的尺寸，因此可小于光刻工艺的最小特征尺寸。接着，利用侧壁间隙壁作为刻蚀掩模来对介电层270进行刻蚀，从而形成宽度小于最小光刻特征尺寸的开口。通过诸如化学机械抛光的平坦化工艺可移除隔离层与牺牲层。例如参见美国专利7351648与美国专利申请案11/855979，这两个文件已并入本说明书作为参考。
接着，在介电层270的开口内形成电极250以接触导电盖127。例如，使用化学气相沉积法在介电层270的开口内沉积电极材料，然后执行诸如化学机械抛光的平坦化工艺，这样就形成了电极250。在实施例中，如上所述，开口是利用隔离层与牺牲层来形成的，而在可另选的实施例中，电极材料可沉积在开口内，且位于隔离层与牺牲层上面。然后执行后续的诸如化学机械抛光的平坦化工艺来移除隔离层与牺牲层。
接着，可通过全面沉积一层存储材料来形成可编程电阻存储材料290，且通过全面沉积一层或多层位于可编程电阻存储材料290上面的导电材料140来形成导电材料140。然后，形成介电层1996，形成接触窗1950、1995、1965，且形成导线1997、1960，从而产生图2A与图2B的横剖面图所示的结构。
在可另选的实施例中，上文所讨论的在介电层270的开口内形成电极250的步骤可省略。取而代之的是，在此结构上以及介电层270的开口内形成可编程电阻存储材料290，且在可编程电阻存储材料290上形成导电材料140，从而产生图2C与图2D所示的结构。
由于周边区域中的逻辑元件与存储器区域中的具垂直通道存取晶体管的存储单元在所述的制造步骤中是同时制造的，所以存储器装置的复杂性降低，且周边区域与存储器区域的设计整合问题得以解决。
图12是一种包括存储单元阵列2912的集成电路2910的简化方块图，存储单元阵列2912是利用存储单元来实施的，而存储单元具有存储平面，此存储平面如本说明书所述的那样位于垂直通道场效应晶体管存取装置上面。存储平面终端电路2970耦接至存储单元阵列2912，且提供共享电压给存储单元阵列2912的存储平面。具有读取模式、设定模式以及复位模式的字线译码器2914耦接至存储单元阵列2912中的按列来排列的多条字线2916，并与这些字线2916进行电性通讯。位线(行)译码器2918与存储单元阵列2912中的按行来排列的多条位线2920进行电性通讯，以读取、设定以及复位存储单元阵列2912中的相变存储单元(未绘示)。地址通过总线(bus)2922而被提供给字线译码器及驱动器2914以及位线译码器2918。区块2924中的感测放大器及数据输入结构经由数据总线2926而耦接至位线译码器2918，此感测放大器及数据输入结构包括读取模式、设定模式及复位模式所用的电压源与/或电流源。数据从集成电路2910上的输入/输出端(input/output ports)或从集成电路2910内部或外部的其它数据源经由数据输入线2928而被提供给区块2924中的数据输入结构。集成电路2910上可包括其它电路2930，诸如通用处理器(general purposeprocessor)或专用应用电路(special purpose application circuitry)，或能够提供存储单元阵列2912所支持的系统单芯片(system-on-a-chip)功能的模块的组合。数据从区块2924中的感测放大器经由数据输出线2932而被提供给集成电路2910上的输入/输出端，或提供给集成电路2910内部或外部的其它数据目的地(destination)。
在本例中，控制器2934是利用偏压配置状态机(bias arrangement statemachine)来实施的，其控制着偏压配置供应电压及电流源2936的应用，诸如读取、编程、擦除、擦除验证(erase verify)及编程验证电压与/或电流。控制器2934可利用本领域中众所周知的专用逻辑电路(special purposelogic circuitry)来实施。在可另选的实施例中，控制器2934包括通用处理器，此通用处理器可在相同的集成电路上实施，以执行计算机程序来控制装置的操作。在其它实施例中，可使用专用逻辑电路与通用处理器的组合来实施控制器2934。
图13绘示为一种存储单元阵列3000的一部分的示意图，此存储单元阵列3000是利用具垂直通道场效应晶体管以及存储元件的存储单元来实施，其中存储元件包括可编程电阻材料，晶体管是以共享源极的组态来排列。
在共享源极组态中，存储单元的源极端耦接至共享电压，且输入与输出分别是栅极端与漏极端。因此，操作时，诱发出电流从位线120经由漏极端、通道区以及存储元件而流至源极端，或反之从源极端流至位线120。
在图13中，源极端耦接至地(ground)。可选择的是，源极端可耦接至电压源以施加共享电压，而不是耦接至地。
存储单元3010是存储单元阵列3000中的存储单元的代表，此存储单元3010包括场效应晶体管3015与相变存储元件3025。字线130b充当场效应晶体管3015的栅极端，且充当场效应晶体管3015的漏极的第二端经由相变存储元件3025而耦接至位线120b。
施加适当的电压给对应的字线130且施加适当的电压或电流给对应的位线120以诱发流经存储元件的电流，就能对存储单元阵列3000中的存储单元进行读取或写入。所施加的电压/电流的电平与持续时间取决于所执行的操作，例如，读取操作或写入操作。
图14A与图14B绘示为存储单元阵列3000中所排列的存储单元(包括代表性的存储单元3010)的实施例的一部分的横剖面图，图14A是沿着字线130而取得的，图14B是沿着位线120而取得的。
在图14A与图14B中，存储单元阵列3000包括位于单晶的半导体基底200上的存储器区域3100与周边区域1910。
存储器区域3100包括共享掺杂区3110，其位于存储单元阵列300的存取晶体管的第一端122下面，以共享源极的组态来耦接这些晶体管。共享掺杂区3110具有与阱205相反的导电类型，且在所绘示的实施例中包括N型掺杂材料。共享掺杂区3110(例如)透过接触窗阵列(未绘示)来耦接至共享电压。
从图14A与图14B中可看出，电极250上面的可编程电阻存储材料包括存储材料的条状体3150。位线120包括位于条状体3150上面的导电材料。存储单元阵列3000中的存储元件包括邻近对应的电极250的条状体3150的一部分。例如，存储单元3010的存储元件3025包括条状体3150b的一部分。
从图14A与图14B可看出，存储器区域3100中的存取晶体管的第一端122与栅极介电层1993都是位于基底的实质上是平面的顶面201上。下文将参照图15至图16来详细描述的是，周边区域中的逻辑元件1986与具垂直通道的存储单元可同时制造。因此，存储器装置的复杂性降低，且周边区域与存储器区域的设计整合问题得以解决，从而降低了成本。
在图14A与图14B中，存储单元是以蘑菇型组态来实施。可选择的是，也可采用其它类型的组态。在一可另选的实施例中，图14A与图14B所示的阵列中的电极250被省略，且条状体3150的存储材料延伸到介电层270的开口内以接触导电盖127，因而产生与图2C与图2D相同的孔型组态。
图15至图16绘示为制造图14A与图14B所示的存储单元阵列所适用的制造步骤。
在阱205中形成沟道隔离结构232，在半导体基底200的周边区域1910的顶面201上形成栅极介电层1993，以及在栅极介电层1993上形成栅极结构1987。阱205、沟道隔离结构232、栅极介电层1993以与栅极结构1987可按照(例如)上文参照图3至图4所述的方式来形成。接着，在周边区域1910内形成共享掺杂区3110以及掺杂区1988、1989，产生图15的横剖面图所示的结构。在所绘示的实施例中，共享掺杂区3110与掺杂区1988、1989是通过单一的离子注入工艺来形成，因此是同时形成的。
接着，按照上文参照图6至图11所述的方式来形成字线130、第一端122、第二端124以及通道区123。接着，例如按照上文参照图11A与图11B所述的方式来形成介电层270与电极250。
接着，在电极250上形成存储材料层3300，且在此存储材料层3300上形成导电位线材料3310，产生图16A与图16B的横剖面图所示的结构。然后，存储材料层3300与导电位线材料3310经图案化以形成存储材料的条状体3150以及在条状体3150上面形成位线120。在导电位线材料3310上形成光刻掩模，然后对存储材料层3300与导电位线材料3310进行刻蚀，形成了条状体3150与位线120。然后，形成介电层1996，形成接触窗1950、1995、1965，以及形成导线1997、1960，从而产生图14A与图14B的横剖面图所示的结构。
图17是包括存储单元阵列3412的集成电路3410的简化方块图，存储单元阵列3412是利用具垂直通道场效应晶体管存取装置的存储单元来实施，如本说明书所述，这些垂直通道场效应晶体管存取装置是以共享源极的组态来排列。具读取模式、设定模式以及复位模式的字线译码器3414耦接至存储单元阵列3412中的按列来排列的多条字线3416，且与这些字线3416进行电性通讯。位线(行)译码器3418与存储单元阵列3412中的按行来排列的多条位线3420进行电性通讯，以读取、设定以及复位存储单元阵列3412中的相变存储单元(未绘示)。地址通过总线3422来提供给字线译码器及驱动器3414以及位线译码器3418。区块3424中的感测放大器及数据输入结构经由数据总线3426而耦接至位线译码器3418，此感测放大器及数据输入结构包括执行读取模式、设定模式以及复位模式所用的电压源与/或电流源。数据从集成电路3410上的输入/输出端或从集成电路3410内部或外部的其它数据源经由数据输入线3428而提供给区块3424中的数据输入结构。集成电路3410上可包括其它电路3430，诸如通用处理器或专用应用电路，或可提供存储单元阵列3412所支持的系统单芯片功能的模块的组合。数据从区块3424中的感测放大器经由数据输出线3432而提供给集成电路3410上的输入/输出端，或提供给集成电路3410内部或外部的其它数据目的地。
在本例中，控制器3434是利用偏压配置状态机来实施，其控制着偏压配置供应电压及电流源3436的应用，诸如读取、编程、擦除、擦除验证以及程序验证电压与/或电流。控制器3434可利用本领域中众所周知的专用逻辑电路来实施。在可另选的实施例中，控制器3434包括通用处理器，此通用处理器可在相同的集成电路上实施以执行计算机程序来控制装置的操作。在其它实施例中，可使用专用逻辑电路与通用处理器的组合来实施控制器3434。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定的范围为准。

Claims (28)

1.一种存储器装置，其特征在于，包括：
一基底，具有一第一区域与一第二区域；
所述第一区域包括：
一第一场效应晶体管，包括位于所述基底内的一第一掺杂区与一第二掺杂区，所述第一掺杂区与所述第二掺杂区被一水平通道区隔开，所述第一场效应晶体管的一栅极位于所述水平通道区上面，且一第一介电层覆盖着所述第一场效应晶体管的所述栅极；
所述第二区域包括：
一第二场效应晶体管，包括：
一第一端，穿过所述第一介电层而延伸以接触所述基底；
一第二端，位于所述第一端上面，且具有顶面；
一垂直通道区，将所述第一端与所述第二端隔开；
所述第二场效应晶体管的一栅极，位于所述第一介电层上面且邻近所述垂直通道区，所述第二场效应晶体管的所述栅极具有与所述第二端的顶面共面的顶面；以及
一第二介电层，将所述第二场效应晶体管的所述栅极与所述垂直通道区隔开。
2.根据权利要求1所述的存储器装置，其特征在于，所述第一区域是周边区域，所述第二区域是存储器区域，且所述第二区域更包括一存储元件，所述存储元件电性地耦接至所述第二场效应晶体管的所述第二端。
3.根据权利要求1所述的存储器装置，其特征在于，所述第一区域是周边区域，所述第二区域是存储器区域，且所述第二区域更包括：
多条字线，在所述第一介电层上；
一阵列，包括多个场效应晶体管，所述多个场效应晶体管包括所述第二场效应晶体管，所述第二场效应晶体管的所述栅极耦接至所述字线中的对应的字线；以及
一可编程电阻存储材料，电性地耦接至所述第二场效应晶体管的所述第二端，且一导电材料在所述可编程电阻存储材料上面。
4.根据权利要求3所述的存储器装置，其特征在于：
位于所述可编程电阻存储材料上面的所述导电材料包括多条位线；以及
所述第二区域更包括一共享掺杂区，所述共享掺杂区在所述基底内，且位于所述阵列的所述第二场效应晶体管的所述第一端下面，以共享源极的组态来耦接所述阵列。
5.根据权利要求4所述的存储器装置，其特征在于，所述可编程电阻存储材料包括多个条状体，所述条状体位于所述位线中的对应的位线下面。
6.根据权利要求3所述的存储器装置，其特征在于，更包括多条位线，所述位线在所述基底内，且位于所述第二场效应晶体管的所述第一端下面，所述第二场效应晶体管的所述第一端与所述位线中的对应的位线相接触。
7.根据权利要求6所述的存储器装置，其特征在于，所述可编程电阻存储材料与所述导电材料是一存储平面，所述存储平面包括一整层的所述可编程电阻存储材料，所述可编程电阻存储材料位于所述阵列的所述第二场效应晶体管的所述第二端上面，所述导电材料耦接至一共享电压。
8.根据权利要求7所述的存储器装置，其特征在于：
所述第二场效应晶体管的所述垂直通道区具有一俯视横剖面通道面积；以及
所述存储平面包括所述可编程电阻存储材料的多个存储块，所述多个存储块中的每一个存储块的一俯视横剖面块面积大于或等于所述俯视横剖面通道面积的十倍。
9.根据权利要求3所述的存储器装置，其特征在于，更包括多个通孔，所述通孔在所述字线内，所述通孔中的一个通孔具有一侧壁表面，所述侧壁表面包围着所述垂直通道区以及所述第二场效应晶体管的所述第二端。
10.根据权利要求9所述的存储器装置，其特征在于，所述第二场效应晶体管的所述第一端、所述第二端以及所述垂直通道区构成叠层，所述叠层穿过对应的通孔而延伸。
11.根据权利要求3所述的存储器装置，其特征在于，更包括多个电极，所述电极中的对应的电极电性地耦接至所述第二场效应晶体管的所述第二端。
12.根据权利要求11所述的存储器装置，其特征在于，更包括含有硅化物的导电盖，所述导电盖位于所述第二场效应晶体管的所述第二端上面，所述对应的电极穿过一第三介电层而延伸以接触所述导电盖的顶面。
13.根据权利要求12所述的存储器装置，其特征在于，所述对应的电极具有与所述可编程电阻存储材料相接触的顶面，所述对应的电极的顶面的表面积小于所述导电盖的顶面的表面积。
14.根据权利要求3所述的存储器装置，其特征在于，所述可编程电阻存储材料穿过一第三介电层中的开口而延伸，所述第三介电层位于所述第二场效应晶体管的所述第二端上面。
15.一种制造存储器装置的方法，其特征在于，包括：
在一基底的一第一区域中形成一第一场效应晶体管，所述第一场效应晶体管的形成包括：
在所述基底内形成一第一掺杂区与一第二掺杂区，所述第一掺杂区与所述第二掺杂区被一水平通道区隔开；
形成所述第一场效应晶体管的一栅极，所述第一场效应晶体管的所述栅极位于所述水平通道区上面；以及
在所述第一区域中的所述基底上形成一第一介电层，且所述第一介电层覆盖着所述第一场效应晶体管的所述栅极；以及
在所述基底的一第二区域中形成一第二场效应晶体管，所述第二场效应晶体管的形成包括：
形成一第一端，所述第一端穿过所述第一介电层而延伸以接触所述基底；
形成一第二端，所述第二端位于所述第一端上面，且具有顶面；
形成一垂直通道区，所述垂直通道区将所述第一端与所述第二端隔开；
形成所述第二场效应晶体管的一栅极，所述第二场效应晶体管的所述栅极位于所述第一介电层上面，且邻近所述垂直通道区，所述第二场效应晶体管的所述栅极具有与所述第二端的顶面共面的顶面；以及
形成一第二介电层，所述第二介电层将所述第二场效应晶体管的所述栅极与所述垂直通道区隔开。
16.根据权利要求15所述的制造存储器装置的方法，其特征在于，所述第一区域是周边区域，所述第二区域是存储器区域，且所述第二区域的形成更包括形成一存储元件，所述存储元件电性地耦接至所述第二场效应晶体管的所述第二端。
17.根据权利要求15所述的制造存储器装置的方法，其特征在于，所述第一区域是周边区域，所述第二区域是存储器区域，且所述第二区域的形成更包括：
在所述第一介电层上形成多条字线；
形成包括多个场效应晶体管的一阵列，所述场效应晶体管包括所述第二场效应晶体管，所述第二场效应晶体管的所述栅极耦接至所述字线中的对应的字线；以及
形成一可编程电阻存储材料，所述可编程电阻存储材料电性地耦接至所述第二场效应晶体管的所述第二端，且在所述可编程电阻存储材料上形成一导电材料。
18.一种制造存储器装置的方法，其特征在于，包括：
形成一基底；
在所述基底上形成一第一介电层；
在所述第一介电层中形成多个开口，以将所述基底的一部分暴露出来；
在所述开口的对应的开口内分别形成一场效应晶体管的一第一端、一第二端及一通道区，所述第一端接触所述基底；
将所述第一介电层的一部分移除，以暴露所述通道区的外表面；
在所述通道区的暴露的外表面上形成一第二介电层；
在所述第一介电层的剩余部分上以及所述第二介电层的周围形成一字线材料；
图案化所述字线材料，以形成多条字线；
形成一可编程电阻存储材料，所述可编程电阻存储材料电性地耦接至所述场效应晶体管的所述第二端；以及
在所述可编程电阻存储材料上形成一导电材料。
19.根据权利要求18所述的制造存储器装置的方法，其特征在于，在所述开口的对应的开口内分别形成所述场效应晶体管的所述第一端、所述第二端以及所述通道区包括：
在所述开口内执行一第一次选择性外延工艺，以形成具有一第一导电类型的所述第一端；
在所述开口内执行一第二次选择性外延工艺，以在所述第一端上形成一掺杂柱体，所述掺杂柱体具有与所述第一导电类型相反的一第二导电类型；以及
将一掺杂物注入到所述掺杂柱体的上部中，以形成具有所述第一导电类型的所述第二端，其中具有所述第二导电类型的所述掺杂柱体的剩余部分为所述通道区。
20.根据权利要求18所述的制造存储器装置的方法，其特征在于，在所述开口的对应的开口内分别形成所述场效应晶体管的所述第一端、所述第二端以及所述通道区包括：
在所述开口内执行一选择性外延工艺，以形成具有一第一导电类型的一掺杂柱体；以及
将一掺杂物注入到所述掺杂柱体内，以形成具有一第二导电类型的所述通道区，所述第二导电类型与所述第一导电类型相反，且在所述通道区上形成具有所述第一导电类型的所述第二端，其中位于所述通道区下面的所述掺杂柱体的一部分为所述第一端。
21.根据权利要求18所述的制造存储器装置的方法，其特征在于，所述字线材料的形成包括：
在所述第二介电层上沉积所述字线材料，且所述字线材料位于所述第二端上面；
将所述字线材料平坦化，以将所述第二端的顶面暴露出来；以及
执行一硅化物工艺，以在所述第二端的顶面上形成包括硅化物的一导电盖，且在所述字线的顶面上形成包括硅化物的一导电层。
22.根据权利要求18所述的制造存储器装置的方法，其特征在于，在所述可编程电阻存储材料上形成所述导电材料包括形成多条位线，且更包括在所述基底内以及在所述第一端下面形成一共享掺杂区，以共享源极的组态来耦接所述场效应晶体管；所述可编程电阻存储材料的形成包括形成多个条状体，所述条状体位于所述位线中的对应的位线下面。
23.根据权利要求18所述的制造存储器装置的方法，其特征在于，更包括在所述基底内以及在所述场效应晶体管的所述第一端下面形成多条位线，所述场效应晶体管的所述第一端与所述位线中的对应的位线相接触。
24.根据权利要求18所述的制造存储器装置的方法，其特征在于，形成所述可编程电阻存储材料与形成所述导电材料的步骤包括形成一存储平面，所述存储平面的形成包括：
在所述场效应晶体管的所述第二端上面形成一层所述可编程电阻存储材料；以及
在所述可编程电阻存储材料上面形成一层导电层，所述导电层耦接至一共享电压。
25.根据权利要求24所述的制造存储器装置的方法，其特征在于，所述场效应晶体管的所述通道区具有一俯视横剖面通道面积，所述可编程电阻存储材料的形成包括形成一整层的所述可编程电阻存储材料，以及
对整层的所述可编程电阻存储材料进行图案化以形成多个存储块，所述多个存储块中的每一个存储块的一俯视横剖面块面积大于或等于所述俯视横剖面通道面积的十倍。
26.根据权利要求18所述的制造存储器装置的方法，其特征在于，更包括形成多个电极，所述电极分别电性地耦接至所述场效应晶体管的所述第二端。
27.根据权利要求26所述的制造存储器装置的方法，其特征在于，更包括在所述场效应晶体管的所述第二端上形成包括硅化物的一导电盖，其中所述电极的形成包括形成穿过一第三介电层而延伸的所述电极，以分别接触所述场效应晶体管的所述导电盖的顶面，所述电极具有与所述可编程电阻存储材料相接触的各别的顶面，所述电极的顶面的表面积小于对应的导电盖的顶面的表面积。
28.根据权利要求18所述的制造存储器装置的方法，其特征在于，所述可编程电阻存储材料的形成包括形成穿过一第三介电层中的开口而延伸且分别位于所述第二端上面的所述可编程电阻存储材料。
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