CN102281051A - 数据输入电路 - Google Patents

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Abstract

本发明公开了一种数据输入电路，包括时钟采样单元、最终时钟发生单元和写入锁存信号发生单元。所述采样单元被配置为产生移位信号以及产生采样时钟，所述移位信号包括在经过了写入潜伏时间之后产生的脉冲，所述采样信号是通过在实质上从移位信号的脉冲产生的时刻起的突发时间段期间对内部时钟进行采样而产生的。最终时钟发生单元被配置为与采样时钟同步地锁存移位信号来产生电平信号，并响应于突发信号从电平信号产生最终时钟。写入锁存信号发生单元被配置为通过锁存最终时钟来产生使能信号，并响应于使能信号来产生用于锁存和输出被对齐了的数据的写入锁存信号。

Description

数据输入电路
相关申请的交叉引用
本申请要求2010年6月9日向韩国知识产权局提交的韩国申请No.10-2010-0054316的优先权，其全部内容通过引用合并在本文中。
技术领域
本发明的示例性实施例涉及数据输入电路。
背景技术
随着半导体存储器件的集成密度增加，已进行了许多努力以提高半导体存储器件的操作速度。为了提高半导体存储器件的操作速度，提出了能够与从存储器芯片外部提供的时钟同步地操作的同步存储器件。
早期的同步存储器件是与外部时钟的上升沿同步地输入/输出数据的单数据速率(single data rate，SDR)同步存储器件。
然而，SDR同步存储器件不能充分满足系统的高速要求。为此，提出了在每个时钟周期的上升沿和下降沿都处理数据的双数据速率(double datarate，DDR)同步存储器件。
因此，在不需要提高时钟的频率的情况下，DDR同步存储器件能够实现现有SDR同步存储器件的至少两倍的带宽。因此，DDR同步存储器件能够更好地实现高速操作。
同时，DDR同步存储器件使用在内部每次处理多个比特的多比特预取(prefetch)法。多比特预取法指的是这样的方法：与数据选通信号同步地将相继输入的数据并行地对齐，并每次将多比特的数据储存到存储器单元阵列中，所述多比特的数据是利用与外部时钟信号同步地输入的写入命令而对齐的。
图1是说明数据输入电路的现有的多比特预取方法的时序图。
当写入操作开始时，内部数据IDATA与上升数据选通信号DQS_R和下降数据选通信号DQS_F同步地被对齐。也就是说，内部数据IDATA与上升数据选通信号DQS_R和下降数据选通信号DQS_F同步地被锁存，并与下降数据选通信号DQS_F的最后一个脉冲同步地被输出作为第一至第四对齐数据ALGND1至ALGND4。第一至第四对齐数据ALGND1至ALGND4与数据输入时钟DIN_CLK同步地被传送至写入驱动器(未图示)。
当完成了内部数据IDATA的输入时，数据选通信号DQS在后同步信号(postamble)时间段期间处于预充电状态。同时，如X1所示，数据选通信号DQS在后同步信号期间可能出现振铃(ringing)。当数据选通信号DQS出现振铃时，上升数据选通信号DQS_R和下降数据选通信号DQS_F也可能出现振铃，如X2所示。这是因为上升数据选通信号DQS_R是与数据选通信号DQS的上升沿同步地产生的，而下降数据选通信号DQS_F是与数据选通信号DQS的下升沿同步地产生的。
上升数据选通信号DQS_R和下降数据选通信号DQS_F出现的振铃可能会在内部数据IDATA无效时锁存内部数据IDATA。因此，被有效锁存的第一至第四对齐数据ALGND1至ALGND4可能被重写成无效的数据，导致写入操作中的错误。
发明内容
本发明的实施例提供一种数据输入电路，所述数据输入电路能够防止由于数据选通信号在后同步信号时间段内的振铃而导致的在写入操作中的错误。
在一个实施例中，一种数据输入电路包括：数据对齐单元，被配置为与第一内部选通信号和第二内部选通信号同步地将内部数据对齐，以产生上升数据和下降数据；数据选通信号检测电路，被配置为检测数据选通信号的最后一个下降沿，并产生写入锁存信号；以及数据锁存单元，被配置为响应于写入锁存信号来锁存上升数据和下降数据，并输出锁存的数据。
在另一个实施例中，一种数据输入电路包括：时钟采样单元，被配置为产生移位信号以及产生采样时钟，所述移位信号包括在经过了写入潜伏时间之后产生的脉冲，所述采样时钟是通过在实质上从移位信号的脉冲产生的时刻开始的突发时间段期间对内部时钟进行采样而产生的；最终时钟发生单元，被配置为通过与采样时钟同步地锁存移位信号来产生电平信号，并响应于突发信号从电平信号来产生最终时钟；以及写入锁存信号发生单元，被配置为通过锁存最终时钟来产生使能信号，并响应于使能信号来产生用于锁存和输出对齐的数据的写入锁存信号。
在本发明的一个实施例中，一种数据输入电路可以接收与数据选通信号的上升沿和下降沿同步的预定数量的输入数据块。例如，每个数据块可以是32比特的数据，所述预定数量可以是4个数据块。相应地，数据选通信号可以包括两个脉冲，可以经由这两个脉冲的相应的上升沿或下降沿来接收每个数据块。每个脉冲可以与数据选通信号的周期相对应。
数据选通信号的周期可以包括脉冲的逻辑高部分及随后的逻辑低部分。然后，可以将所接收的数据对齐，使得可以由单个触发信号来锁存预定数量的数据块。可以通过检测数据选通信号的最后一个下降沿来产生单个触发信号。被对齐了的数据可以由单个触发脉冲的领先边沿来锁存，其中，所述单个触发信号的领先边沿出现在数据选通信号的最后一个周期中的逻辑低部分。数据选通信号的周期可以从逻辑高部分开始，后面紧跟着逻辑低部分。
附图说明
根据结合附图所进行的以下详细描述将会更加清楚地理解上述和其它方面、特征和其它优点，在附图中：
图1是说明数据输入电路的现有的多比特预取法的时序图；
图2是说明根据本发明的一个实施例的数据输入电路的结构的框图；
图3是说明在图2的数据输入电路中包括的数据选通信号检测电路的结构的框图；
图4是说明在图3的数据选通信号检测电路中包括的时钟采样单元的电路图；
图5是说明图4的时钟采样单元的操作的时序图；
图6是说明在图3的数据选通信号检测电路中包括的最终时钟发生单元的电路图；
图7是说明图6的最终时钟发生单元的操作的时序图；
图8是说明在图3的数据选通信号检测电路中包括的写入锁存信号发生单元的电路图；
图9是说明在图2的数据输入电路中包括的数据锁存单元和传输单元的详细电路图；以及
图10是说明图2的数据输入电路的操作的时序图。
具体实施方式
下面将参照附图来描述本发明的实施例。然而，各种实施例仅仅是示例性的而并非意图来限制本发明的范围。
图2是说明根据本发明的一个实施例的数据输入电路的结构的框图。
如图2所示，根据本发明的一个实施例的数据输入电路包括数据缓冲器10、数据选通信号缓冲器11、命令缓冲器12、时钟缓冲器13、数据对齐单元2、数据选通检测电路3、数据锁存单元4、数据输入时钟发生单元5、传输单元6和写入驱动器7。
数据缓冲器10被配置为缓冲数据DATA并产生内部数据IDATA。数据选通信号缓冲器11被配置为接收数据选通信号DQS和反相的数据选通信号DQSB，并产生第一内部选通信号DQS_R和第二内部选通信号DQS_F。第一内部选通信号DQS_R是与数据选通信号DQS的上升沿同步地产生的，第二内部选通信号DQS_F是与数据选通信号DQS的下降沿同步地产生的。命令缓冲器12被配置为缓冲外部命令EXTCMD，并产生用于写入操作的写入命令WT_CMD。时钟缓冲器13被配置为缓冲时钟CLK并产生内部时钟ICLK。
数据对齐单元2包括第一锁存器20、第二锁存器21、第三锁存器22、第一延迟器23、第四锁存器24、第五锁存器25和第二延迟器26。第一锁存器20被配置为与第一内部选通信号DQS_R同步地锁存内部数据IDATA。第二锁存器21被配置为与第二内部选通信号DQS_F同步地锁存第一锁存器20的输出信号，并输出第一上升数据D1R。第三锁存器22被配置为与第一内部选通信号DQS_R同步地锁存第一上升数据D1R，并输出第二上升数据D2R。第一延迟器23被配置为将第二上升数据D2R延迟预定的时间，并输出第三上升数据D3R。
第四锁存器24被配置为与第二内部选通信号DQS_F同步地锁存内部数据IDATA，并输出第一下降数据D1F。第五锁存器25被配置为与第一内部选通信号DQS_R同步地锁存第一下降数据D1F，并输出第二下降数据D2F。第二延迟器26被配置为将第二下降数据D2F延迟预定的时间，并输出第三下降数据D3F。可以用D触发器来实现第一锁存器20、第二锁存器21、第三锁存器22、第四锁存器24和第五锁存器25。在本发明的一个实施例中，第一延迟器23和第二延迟器26还可以是例如被配置为与第二内部选通信号同步地锁存数据的锁存器。
可以注意到，“锁存器”一般既可以指边沿触发器件也可以指电平触发器件。
从数据对齐单元2输出的第一上升数据D1R、第三上升数据D3R、第一下降数据D1F和第三下降数据D3F被对齐，然后被输出。
如图3所示，数据选通信号检测电路3包括时钟采样单元30、最终时钟发生单元31和写入锁存信号发生单元32。
如图4所示，时钟采样单元30包括移位器300、反相器IV30、段(section)信号发生器301、驱动器302、锁存器303和与非门ND30。移位器300被配置为将写入命令WT_CMD移位由第一至第四写入潜伏时间信号WL<1:4>设定的写入潜伏时间。反相器IV30被配置为以将移位器300的输出信号反相并缓冲并且输出移位信号WR_WL的缓冲器的方式操作。段信号发生器301被配置为产生段信号SECT。段信号SECT在从写入命令WT_CMD输入的时刻到由写入潜伏时间和突发时间段所确定的时刻被禁止为逻辑低电平，所述写入潜伏时间由第一至第四写入潜伏时间信号WL<1:4>设定，所述突发时间段由第一突发信号BL4和第二突发信号BL8设定。
驱动器302包括PMOS晶体管P30以及NMOS晶体管N30和N31，所述PMOS晶体管P30以及NMOS晶体管N30和N31被配置为响应于移位信号WR_WL和段信号SECT来驱动驱动信号DRV。锁存器303被配置为锁存驱动信号DRV。与非门ND30被配置为以在驱动信号DRV为逻辑高电平的时间段内传输内部时钟ICLK作为采样时钟SPL_CLK的传输元件的方式操作。
当第一写入潜伏时间信号WL<1>处在逻辑高电平时，写入潜伏时间被设置为1。因此，在写入命令WT_CMD之后，用于写入操作的数据输入在经过内部时钟ICLK的一个周期之后开始。此外，当第二写入潜伏时间信号WL<2>处在逻辑高电平时，写入潜伏时间被设置为2。因此，在写入命令WT_CMD之后，用于写入操作的数据输入在经过内部时钟ICLK的两个周期之后开始。另外，当第一突发信号BL4处在逻辑高电平时，相继输入数据的突发时间段被设置为内部时钟ICLK的四个周期。当第二突发信号BL8处在逻辑高电平时，突发时间段被设置为内部时钟ICLK的八个周期。
下面参照图5描述时钟采样单元30的操作。假设第一写入潜伏时间信号WL<1>被设置为逻辑高电平，且第一突发信号BL4被设置为逻辑高电平。
当在时刻t30输入写入命令WT_CMD时，移位器300将写入命令WT_CMD移位内部时钟ICLK的一个周期。因此，反相器IV30在时刻t31输出移位信号WR_WL。
此时，从写入命令WT_CMD输入的时刻t30到经过了写入潜伏时间(内部时钟ICLK的一个周期)和突发时间段(内部时钟ICLK的四个周期)的时刻，段信号发生器所产生的段信号SECT被禁止为逻辑低电平。
在移位信号WR_WL的逻辑低电平脉冲输入的时刻t31，驱动器302的PMOS晶体管P30导通而NMOS晶体管N30关断，这允许驱动器302将驱动信号DRV上拉驱动。当移位信号WR_WL和段信号SECT在时刻t32都为逻辑高时，驱动器302的NMOS晶体管N30和N31将驱动信号DRV下拉驱动。因此，在驱动信号DRV被驱动为逻辑高电平的从大约时刻t31到大约时刻t32的期间，内部时钟ICLK被传输以产生采样时钟SPL_CLK。
如图6所示，最终时钟发生单元31包括第一电平信号发生器310、第二电平信号发生器311、第三电平信号发生器312、第四电平信号发生器313、反相器IV31、与非门ND31、反相器IV32、与非门ND32、反相器IV33、与非门ND33、传输门T31、传输门T32和缓冲器314。
第一电平信号发生器310被配置为与采样时钟SPL_CLK同步地锁存移位信号WR_WL，并产生第一电平信号LEV1。第二电平信号发生器311被配置为与采样时钟SPL_CLK同步地锁存第一电平信号LEV1，并且产生第二电平信号LEV2。第三电平信号发生器312被配置为与采样时钟SPL_CLK同步地锁存第二电平信号LEV2，并且产生第三电平信号LEV3。第四电平信号发生器313被配置为与采样时钟SPL_CLK同步地锁存第三电平信号LEV3，并且产生第四电平信号LEV4。反相器IV31被配置为将第二电平信号LEV2反相。
与非门ND31被配置为对第一电平信号LEV1和反相器IV31的输出信号执行“与非”运算，并产生第一输出信号OUT1。反相器IV32被配置为将第四电平信号LEV4反相。与非门ND32被配置为对第三电平信号LEV3和反相器IV32的输出信号执行“与非”运算，并产生第二输出信号OUT2。反相器IV33被配置为将第一输出信号OUT1反相。与非门ND33被配置为对第一输出信号OUT1和第二输出信号OUT2执行“与非”运算，并产生第三输出信号OUT3。
传输门T31被配置为在第一突发信号BL4处于逻辑高电平时传输反相器IV33的输出信号。传输门T32被配置为在第二突发信号BL8处于逻辑高电平时传输与非门ND33的输出信号。缓冲器314被配置为缓冲来自于传输门T31和T32的信号，并传输所缓冲的信号作为最终时钟FIN_CLK。可以用例如D触发器来实现第一至第四电平信号发生器310至313。
下面将参照图7来描述最终时钟发生单元31的操作。假设第二突发信号BL8被设置为逻辑高电平。
在移位信号WR_WL的逻辑低电平脉冲输入之后，第一电平信号发生器310产生第一电平信号LEV1，所述第一电平信号LEV1在采样时钟SPL_CLK的上升沿即时刻t33变为逻辑高电平。此外，第二至第四电平信号发生器311至313产生与采样时钟SPL_CLK的后续的上升沿同步而分别在t34、t35、t36变为逻辑高电平的第二至第四电平信号LEV2至LEV4。从第一电平信号LEV1变为逻辑高电平的时刻t33到第二电平信号LEV2变为逻辑高电平的时刻t34，与非门ND31所输出的第一输出信号OUT1为逻辑低电平。
此外，从第三电平信号LEV3变为逻辑高电平的时刻t35到第四电平信号LEV4变为逻辑高电平的时刻t36，第二输出信号OUT2为逻辑低电平。第三输出信号OUT3与第一输出信号OUT1和第二输出信号OUT2相对应。按照上面的假设，具有逻辑高电平的第二突发信号BL8使传输门T32导通，第三输出信号OUT3被缓冲并输出作为最终时钟FIN_CLK。因此，在从时刻t33到时刻t36的时间段期间，产生最终时钟FIN_CLK。
如图8所示，写入锁存信号发生单元32包括使能信号发生器320和脉冲发生器321。使能信号发生器320被配置为锁存最终时钟FIN_CLK并产生使能信号EN。脉冲发生器321被配置为响应于使能信号来产生写入锁存信号WR_LAT。
使能信号发生器320包括时钟锁存器3200和使能信号驱动器3201。时钟锁存器3200被配置为当具有逻辑高电平的延迟内部选通信号DQS_Fd输入时锁存最终时钟FIN_CLK，并产生上拉信号PU和下拉信号PD。使能信号驱动器3201被配置为响应于上拉信号PU和下拉信号PD来驱动使能信号。延迟内部选通信号DQS_Fd是通过将第二内部选通信号DQS_F延迟预定的时间而产生的。使能信号发生器320在具有逻辑高电平的延迟内部选通信号DQS_Fd输入时锁存逻辑高电平的最终时钟FIN_CLK，并产生上拉信号PU和下拉信号PD。因此，使能信号EN被驱动为逻辑低电平。当延迟内部选通信号DQS_Fd或最终时钟FIN_CLK变为逻辑低电平时，被驱动至逻辑低电平的使能信号EN变为逻辑高电平。
脉冲发生器321包括反相延迟器3210和逻辑电路3211。反相延迟器3210被配置为将使能信号EN反相并延迟。逻辑电路3211被配置为对使能信号EN和反相延迟器3210的输出信号执行“与”运算，并产生写入锁存信号WR_LAT。从使能信号EN变为逻辑高电平的时刻开始在反相延迟器3210的延迟时间期间，写入锁存时钟WR_LAT被使能为逻辑高电平。
如图9所示，数据锁存单元4包括第一数据锁存器40、第二数据锁存器41、第三数据锁存器42、第四数据锁存器43。第一数据锁存器40被配置为与写入锁存信号WR_LAT同步地锁存第三上升数据D3R，并产生第一输入数据DIN<1>。第二数据锁存器41被配置为与写入锁存信号WR_LAT同步地锁存第一上升数据D1R，并产生第二输入数据DIN<2>。第三数据锁存器42被配置为与写入锁存信号WR_LAT同步地锁存第一下降数据D1F，并产生第三输入数据DIN<3>。第四数据锁存器43被配置为与写入锁存信号WR_LAT同步地锁存第三下降数据D3F，并产生第四输入数据DIN<4>。可以用例如D触发器来实现第一至第四数据锁存器40至43。
数据锁存单元4与写入锁存信号WR_LAT的上升沿同步地锁存第三上升数据D3R、第一上升数据D1R、第一下降数据D1F和第三下降数据D3F，并输出第一至第四输入数据DIN<1:4>。因此，第一至第四输入数据DIN<1:4>被输出为这样的信号：所述信号具有从写入锁存信号WR_LAT的上升沿开始的内部时钟ICLK的两个周期期间的脉冲宽度。这是因为，产生写入锁存信号WR_LAT的最终时钟FIN_CLK的周期与内部时钟ICLK的两个周期相对应。
数据输入时钟发生单元5通过将内部时钟ICLK延迟预定的时间来产生数据输入时钟DIN_CLK。由于数据输入时钟DIN_CLK的发生部是根据本说明书来确定的，因此可以相应地设定数据输入时钟发生单元5的延迟部。
如图9所示，传输单元6包括NMOS晶体管N60至N63。NMOS晶体管N60至N63被配置为以传输元件的方式来操作，所述传输元件与数据输入时钟DIN_CLK同步地将第一至第四输入数据DIN<1:4>传输至写入驱动器7。
将参照图10来描述具有上文参照图1至图8所描述的结构的数据输入电路的操作。假设第一写入潜伏时间信号WL<1>被设置为逻辑高电平，且第一突发信号BL4被设置为逻辑高电平。
首先，数据缓冲器10缓冲数据DATA并产生内部数据IDATA；数据选通信号缓冲器11接收数据选通信号DQS和反相的数据选通信号DQSB，并产生第一内部选通信号DQS_R和第二内部选通信号DQS_F。命令缓冲器12缓冲外部命令EXTCMD并产生用于写入操作的写入命令WT_CMD。时钟缓冲器13缓冲时钟CLK并产生内部时钟ICLK。
然后，数据对齐单元2与第一内部选通信号DQS_R和第二内部选通信号DQS_F同步地顺序地锁存内部数据IDATA，并在时刻t5将第一上升数据D1R、第三上升数据D3R、第一下降数据D1F和第三下降数据D3F对齐。
数据选通信号检测电路3检测第二内部选通信号DQS_F的最后一个下降沿，并产生最终时钟FIN_CLK，所述最终时钟FIN_CLK包括从时刻t4到时刻t6被产生为逻辑高电平的脉冲。这是因为第一写入潜伏时间信号WL<1>处在逻辑高电平，由此内部时钟ICLK从时刻t2开始被输出作为采样时钟SPL_CLK；而第一突发信号BL4处在逻辑高电平，由此最终时钟发生器31选择并输出在从时刻t4开始的内部时钟ICLK的1个周期期间具有逻辑高电平的脉宽的脉冲。
此外，数据选通信号检测电路3的写入锁存信号发生单元32与延迟内部选通信号DQS_Fd同步地锁存最终时钟FIN_CLK，并产生写入锁存信号WR_LAT。写入锁存信号WR_LAT是与延迟内部选通信号DQS_Fd的最后一个下降沿同步地产生的。
数据锁存电路4与写入锁存信号WR_LAT的上升沿同步地锁存第三上升数据D3R、第一上升数据D1R、第一下降数据D1F和第三下降数据D3F，并产生第一至第四输入数据DIN<1:4>。
传输单元6与数据输入时钟DIN_CLK同步地将第一至第四输入数据DIN<1:4>传输至写入驱动器7。
如上所述，根据本发明的所述实施例的数据输入电路检测第二内部选通信号DQS_F的最后一个脉冲以产生写入锁存信号WR_LAT，与写入锁存信号WR_LAT的上升沿同步地锁存第三上升数据D3R、第一上升数据D1R、第一下降数据D1F和第三下降数据D3F，并输出第一至第四输入数据DIN<1:4>。此时，写入锁存信号WR_LAT是从最终时钟FIN_CLK产生的，所述最终时钟FIN_CLK包括这样的脉冲：所述脉冲是基于与写入潜伏时间和突发时间段相关的信息而在用于写入操作的数据输入的末段产生的。因此，在数据选通信号DQS输入完成的时刻t6之后的后同步信号时间段内，写入锁存信号WR_LAT不受数据选通信号DQS的振铃Y1的影响。也就是说，即使由于数据选通信号DQS的振铃Y1的缘故而在第一内部选通信号DQS_R和第二内部选通信号DQS_F中产生振铃Y2，但是通过锁存最终时钟FIN_CLK而产生的写入锁存信号WR_LAT不受数据选通信号DQS的振铃Y1以及第一内部选通信号DQS_R和第二内部选通信号DQS_F的振铃Y2的影响。
此外，由于写入锁存信号WR_LAT是由周期与内部时钟的两个周期相对应的最终时钟FIN_CLK产生的，因此写入锁存信号WR_LAT也具有与内部时钟ICLK的两个周期相对应的周期。因此，从数据锁存单元4将与写入锁存信号WR_LAT同步地输出的第一至第四输入数据DIN<1:4>输出作为脉宽与内部时钟ICLK的两个周期相对应的信号。因此，当传输单元6与数据输入时钟DIN_CLK同步地输出第一至第四输入数据DIN<1:4>时，能够充分地保证余量。
参见图10，下面提供简化的描述。数据对齐单元2可以与数据选通信号DQS的上升沿和下降沿同步地接收预定数量的输入数据块，例如接收四个输入数据块。虽然数据块的大小可能取决于设计/实现，但是示例性的数据块可以是8、16、32或64比特的数据。相应地，数据选通信号可以包括两个脉冲，可以分别在时刻t2、t3、t4和t5经由这两个脉冲的相应上升沿或下降沿来接收每个数据块D1、D2、D3和D4。
每个脉冲可以与数据选通信号的周期相对应。数据选通信号的周期可以包括例如脉冲的逻辑高部分及后面的逻辑低部分。因此，数据选通信号DQS可以包括从时刻t2到t4的第一周期和从t4到t6的第二周期。
随后，接收的数据D1、D2、D3和D4大体可以在时刻t5被对齐，使得它们可以被单个触发信号锁存，即被写入锁存信号WR_LAT锁存。当数据选通检测到电路3检测到数据选通信号DQS的最后一个下降沿时，可以由写入锁存信号发生单元32产生写入锁存信号WR_LAT。
经对齐的数据D1、D2、D3和D4可以在比时刻t6稍早的时刻由写入锁存信号WR_LAT的领先(leading)边沿锁存。相应地，写入锁存信号WR_LAT的领先边沿出现在数据选通信号DQS的最后一个周期中从时刻t5到时刻t6的逻辑低部分内。
为了避免太多的复杂性，在各种功能性描述中可能没有明确提出在从一个事件的发生到后续事件的发生之间存在延迟。然而，可以理解的是，经过任何电子器件或元件都存在有限的传输延迟。
出于说明的目的上文已经公开了本发明的实施例。本领域技术人员会理解的是，在不脱离所附权利要求书所公开的本发明的范围和精神的前提下，可以进行各种修改、添加和替换。

Claims (24)

1.一种数据输入电路，包括：
数据对齐单元，所述数据对齐单元被配置为与第一内部选通信号和第二内部选通信号同步地将内部数据对齐，以产生上升数据和下降数据；
数据选通信号检测电路，所述数据选通信号检测电路被配置为检测数据选通信号的最后一个下降沿并产生写入锁存信号；以及
数据锁存单元，所述数据锁存单元被配置为响应于所述写入锁存信号来锁存所述上升数据和所述下降数据，并输出锁存的数据。
2.如权利要求1所述的数据输入电路，其中，所述第一内部选通信号是与所述数据选通信号的上升沿同步地产生的，而所述第二内部选通信号是与所述数据选通信号的下降沿同步地产生的。
3.如权利要求1所述的数据输入电路，其中，所述数据对齐单元包括：
第一锁存器，所述第一锁存器被配置为与所述第一内部选通信号同步地锁存所述内部数据；
第二锁存器，所述第二锁存器被配置为与所述第二内部选通信号同步地锁存所述第一锁存器的输出信号，并输出第一上升数据；
第三锁存器，所述第三锁存器被配置为与所述第一内部选通信号同步地锁存所述第一上升数据，并输出第二上升数据；以及
第一延迟器，所述第一延迟器被配置为将所述第二上升数据延迟预定的时间，并输出第三上升数据。
4.如权利要求3所述的数据输入电路，其中，所述数据对齐单元包括：
第四锁存器，所述第四锁存器被配置为与所述第二内部选通信号同步地锁存所述内部数据，并输出第一下降数据；
第五锁存器，所述第五锁存器被配置为与所述第一内部选通信号同步地锁存所述第一下降数据，并输出第二下降数据；以及
第二延迟器，所述第二延迟器被配置为将所述第二下降数据延迟预定的时间，并输出第三下降数据。
5.如权利要求1所述的数据输入电路，其中，所述数据选通信号检测电路包括：
时钟采样单元，所述时钟采样单元被配置为产生移位信号以及产生采样时钟，所述移位信号包括在经过了写入潜伏时间之后产生的脉冲，所述采样时钟是通过在从所述移位信号的脉冲产生的时刻起的突发时间段期间对内部时钟进行采样而产生的；
最终时钟发生单元，所述最终时钟发生单元被配置为通过与所述采样时钟同步地锁存所述移位信号来产生电平信号，并且响应于突发信号而从所述电平信号产生最终时钟；以及
写入锁存信号发生单元，所述写入锁存信号发生单元被配置为通过锁存所述最终时钟来产生使能信号，并响应于所述使能信号来产生所述写入锁存信号。
6.如权利要求5所述的数据输入电路，其中，所述时钟采样单元包括：
移位器，所述移位器被配置为响应于写入潜伏时间信号来将写入命令移位所述写入潜伏时间；
缓冲器，所述缓冲器被配置为缓冲所述移位器的输出信号，并产生所述移位信号；
段信号发生器，所述段信号发生器被配置为接收所述写入命令、所述写入潜伏时间信号和所述突发信号，并产生段信号；
驱动器，所述驱动器被配置为响应于所述移位信号和所述段信号来驱动驱动信号；以及
传输元件，所述传输元件被配置为响应于所述驱动信号来传输所述内部时钟作为所述采样时钟。
7.如权利要求6所述的数据输入电路，其中，所述段信号在实质上从所述写入命令输入的时刻到由所述写入潜伏时间信号和所述突发信号确定的时刻被驱动为逻辑低状态。
8.如权利要求6所述的数据输入电路，其中，所述驱动器被配置为实质上从所述移位信号的脉冲输入的时刻到所述段信号被使能的时刻上拉驱动所述驱动信号。
9.如权利要求8所述的数据输入电路，其中，所述传输元件被配置为在所述驱动信号被上拉驱动时传输所述内部时钟作为所述采样时钟。
10.如权利要求5所述的数据输入电路，其中，所述最终时钟发生单元包括：
第一电平信号发生器，所述第一电平信号发生器被配置为与所述采样时钟同步地锁存所述移位信号，并产生第一电平信号；
第二电平信号发生器，所述第二电平信号发生器被配置为与所述采样时钟同步地锁存所述第一电平信号，并产生第二电平信号；
第一逻辑元件，所述第一逻辑元件被配置为产生第一输出信号，所述第一输出信号具有实质上从所述第一电平信号的电平改变的时刻到所述第二电平信号的电平改变的时刻的脉宽；以及
第一传输元件，所述第一传输元件被配置为响应于第一突发信号来缓冲并传输所述第一逻辑元件的输出信号。
11.如权利要求10所述的数据输入电路，其中，所述最终时钟发生单元还包括：
第三电平信号发生器，所述第三电平信号发生器被配置为与所述采样时钟同步地锁存所述第二电平信号，并产生第三电平信号；
第四电平信号发生器，所述第四电平信号发生器被配置为与所述采样时钟同步地锁存所述第三电平信号，并产生第四电平信号；
第二逻辑元件，所述第二逻辑元件被配置为产生第二输出信号，所述第二输出信号具有实质上从所述第三电平信号的电平改变的时刻到所述第四电平信号的电平改变的时刻的脉宽；以及
第二传输元件，所述第二传输元件被配置为响应于第二突发信号来缓冲并传输所述第二逻辑元件的输出信号。
12.如权利要求5所述的数据输入电路，其中，所述写入锁存信号发生单元包括：
时钟锁存器，所述时钟锁存器被配置为响应于所述第二内部选通信号来锁存所述最终时钟，并产生上拉信号和下拉信号；以及
使能信号驱动器，所述使能信号驱动器被配置为响应于所述上拉信号和所述下拉信号来驱动所述使能信号。
13.如权利要求12所述的数据输入电路，其中，所述时钟锁存器被配置为在延迟内部选通信号的脉冲输入的时间段内锁存所述最终时钟，所述延迟内部选通信号是通过延迟所述第二内部选通信号而产生的。
14.如权利要求1所述的数据输入电路，还包括：
数据输入时钟发生单元，所述数据输入时钟发生单元被配置为将内部时钟延迟预定的时间并产生数据输入时钟；以及
传输单元，所述传输单元被配置为与所述数据输入时钟同步地将所述锁存的数据传输到写入驱动器。
15.一种数据输入电路，包括：
时钟采样单元，所述时钟采样单元被配置为产生移位信号以及产生采样时钟，所述移位信号包括在经过了写入潜伏时间之后产生的脉冲，所述采样时钟是通过在实质上从所述移位信号的脉冲产生的时刻起的突发时间段期间对内部时钟进行采样而产生的；
最终时钟发生单元，所述最终时钟发生单元被配置为通过与所述采样时钟同步地锁存所述移位信号来产生电平信号，并响应于突发信号从所述电平信号产生最终时钟；以及
写入锁存信号发生单元，所述写入锁存信号发生单元被配置为通过锁存所述最终时钟来产生使能信号，并响应于所述使能信号来产生用于锁存并输出经对齐的数据的写入锁存信号。
16.如权利要求15所述的数据输入电路，其中，所述时钟采样单元包括：
移位器，所述移位器被配置为响应于写入潜伏时间信号而将写入命令移位所述写入潜伏时间；
缓冲器，所述缓冲器被配置为缓冲所述移位器的输出信号，并产生所述移位信号；
段信号发生器，所述段信号发生器被配置为接收所述写入命令、所述写入潜伏时间信号和所述突发信号，并产生段信号；
驱动器，所述驱动器被配置为响应于所述移位信号和所述段信号来驱动驱动信号；以及
传输元件，所述传输元件被配置为响应于所述驱动信号来传输所述内部时钟作为所述采样时钟。
17.如权利要求16所述的数据输入电路，其中，所述段信号在实质上从所述写入命令输入的时刻到由所述写入潜伏时间信号和所述突发信号所确定的时刻被禁止。
18.如权利要求16所述的数据输入电路，其中，所述驱动器被配置为实质上从所述移位信号的脉冲输入的时刻到所述段信号被使能的时刻上拉驱动所述驱动信号。
19.如权利要求16所述的数据输入电路，其中，所述传输元件被配置为在所述驱动信号被上拉驱动时传输所述内部时钟作为所述采样时钟。
20.如权利要求15所述的数据输入电路，其中，所述最终时钟发生单元包括：
第一电平信号发生器，所述第一电平信号发生器被配置为与所述采样时钟同步地锁存所述移位信号，并产生第一电平信号；
第二电平信号发生器，所述第二电平信号发生器被配置为与所述采样时钟同步地锁存所述第一电平信号，并产生第二电平信号；
第一逻辑元件，所述第一逻辑元件被配置为产生第一输出信号，所述第一输出信号具有实质上从所述第一电平信号的电平改变的时刻到所述第二电平信号的电平改变的时刻的脉宽；以及
第一传输元件，所述第一传输元件被配置为响应于第一突发信号来缓冲并传输所述第一逻辑元件的输出信号。
21.如权利要求20所述的数据输入电路，其中，所述最终时钟发生单元还包括：
第三电平信号发生器，所述第三电平信号发生器被配置为与所述采样时钟同步地锁存所述第二电平信号，并产生第三电平信号；
第四电平信号发生器，所述第四电平信号发生器被配置为与所述采样时钟同步地锁存所述第三电平信号，并产生第四电平信号；
第二逻辑元件，所述第二逻辑元件被配置为产生第二输出信号，所述第二输出信号具有实质上从所述第三电平信号的电平改变的时刻到所述第四电平信号的电平改变的时刻的脉宽；以及
第二传输元件，所述第二传输元件被配置为响应于第二突发信号来缓冲并传输所述第二逻辑元件的输出信号。
22.如权利要求15所述的数据输入电路，其中，所述写入锁存信号发生单元包括：
时钟锁存器，所述时钟锁存器被配置为响应于内部选通信号来锁存所述最终时钟，并产生上拉信号和下拉信号；以及
使能信号驱动器，所述使能信号驱动器被配置为响应于所述上拉信号和所述下拉信号来驱动所述使能信号。
23.如权利要求22所述的数据输入电路，其中，所述时钟锁存器被配置为在通过延迟所述内部选通信号而产生的延迟内部选通信号的脉冲输入的时间段内锁存所述最终时钟，所述内部选通信号是与数据选通信号的下降沿同步地产生的。
24.一种方法，包括以下步骤：
接收与数据选通信号的上升沿和下降沿同步的预定数量的输入数据块；
将所接收的数据对齐；
根据最后一个下降沿的检测来产生单个触发信号；以及
在所述单个触发信号的领先边沿锁存被对齐了的接收的数据，其中，所述数据选通信号的周期从所述数据选通信号的领先边沿开始，并且所述单个触发信号的领先边沿是在所述数据选通信号的最后一个周期内产生的。
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