CN102859598A - 平衡式裸片上终结 - Google Patents

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Abstract

通过在设置于相同存储器模块上和/或相同集成电路封装体内并且耦合到高速信令链路的多个集成电路存储器器件内同时接合裸片上终结结构来实现高速串行链路的终结。

Description

平衡式裸片上终结
技术领域
本发明主要地涉及电子通信领域，并且更具体地涉及在集成电路器件之间的信令。
背景技术
裸片上终结(on-die termination)(ODT)普遍用来在现代集成电路(IC)存储器器件中终结高速数据链路。遗憾的是，信令电流在到达裸片上终结之前流过IC封装体电感(即，由IC封装体内的传导结构(比如过孔、接线键合等)形成)，因此往往产生向功率轨并且因此向邻近信号信令链路传送的依赖于数据的切换噪声，从而降低系统内的净信噪比(SNR)。
附图说明
在附图的各图中通过例子而非通过限制来说明本发明，并且在附图中，相似标号指代相似单元，而且在附图中：
图1对比旧式单器件终结模式与示例平衡式多器件终结模式；
图2A-图2E图示了用于存储器系统内的平衡式裸片上终结的示例方式，该存储器系统具有用于插入可移除存储器模块的一个或者多个槽(或者连接器)；
图3A-图3D图示了用于存储器系统内的平衡式终结的示例方式，该存储器系统具有由多列存储器模块填充的单独存储器模块槽；
图4A图示了多列存储器模块的一个实施例，该模块无论模块是否包含正在写入的存储器器件列(rank)都能够在存储器写入操作期间应用平衡式裸片上终结；
图4B图示了可以在图4A的双列存储器模块内启用的裸片上终结的示例集合；
图4C图示了存储器控制器为了建立图4B中所示模块平衡式终结配置而可以执行的示例系统初始化操作；
图4D图示了图4A中所示存储器控制器可以在插入的存储器模块的存储器器件内初始化终结设置之后执行的示例写入操作；
图4E图示了根据图4A-图4D的存储器系统内的写入操作序列；并且
图5图示了可以用来实施参照图2A和图4A描述的裸片上终结电路的终结/驱动器电路的一个实施例。
具体实施方式
在这里公开的各种实施例中，通过在多个集成电路存储器器件(这些存储器器件设置于相同存储器模块(或者其它衬底上和/或设置于相同集成电路封装体内)并且耦合到高速信令链路)内同时接合裸片上终结结构来启用高速信令链路的终结。通过在多个相同模块的存储器器件内同时启用裸片上终结，大量减少依赖于数据的切换噪声，因为信令电流在多个存储器器件之间或者中间拆分并且因此流过大量减少的净封装体电感。减少的切换噪声提高系统功率完整性(即减少经由功率轨的噪声传送)并且因此减少裕度下降的串扰和时序抖动从而产生可以允许更快信令速率和宽松化系统设计的提高总信令裕度。
图1对比旧式单器件终结模式与示例平衡式多器件终结模式。在100处大体上示出的单器件终结模式中，在给定存储器模块或者其它衬底的存储器器件101内接合(即通过响应于终结控制信号TC操作切换元件107a、107b)裸片上终结元件105a、105b，由此将净裸片上终结负载Rterm耦合到在存储器控制器103与存储器器件101之间延伸的信令链路104。因而信令电流‘isig’在流过上拉和下拉终结元件105a、105b(描绘为2Rterm，但是从小信号或者AC观点来看在效果上并联设置并且因此等效于Rterm；即乘积2Rterm*2Rterm除以求和2Rterm+2Rterm)之前流过封装体电感Lpkg(例如可能由于封装体到存储器模块的互连以及包括迹线、过孔、裸片互连等的封装体内布线结构而产生的寄生电感)以在接收器109的输入处形成可检测信号电压。
对照而言，在150处示出的平衡式多器件终结模式中，在存储器模块的两个存储器器件151、161中接合裸片上终结元件155a、155b、165a、165b(即响应于终结信号(TC)经由元件157a、157b、167a、167b耦合到信令链路154的裸片上部分)，而每个存储器器件内的有效终结负载具有所需终结负载的电阻(或者阻抗)的两倍(即在每个存储器器件中为4Rterm上拉和4Rterm下拉，并且因此在每个存储器器件中为2Rterm的有效电阻)以建立在两个存储器器件151与161之间平衡的净所需终结负载Rterm。因而信令电流的一半isig/2流过两个存储器器件151、161中的每个存储器器件的封装体电感，从而在效果上使净信号电流流过的净封装体电感减半，并且因此使信号终结产生的依赖于数据的总切换噪声减半。也就是说，由于同时切换输出(SSO)噪声主要或者至少部分是流过净封装体电感的信令电流的方向和/或电平方面的依赖于数据的改变的函数(即SSO噪声近似为Lpkgdi/dt)，所以通过使信令电流流过的净封装体电感减半的平衡式终结方式，可以在效果上使SSO噪声减半。可以通过分别针对单器件和多器件终结模式比较在102处和152处示出的终结电路模型来认识这一噪声减少。平衡式终结也可以相对于常规终结方式减少信号反射幅度，并且因此在由于降低的SSO噪声而产生的益处之上并且超过这些益处产生提高的时序和电压裕度。
如图所示，终结式信令链路154可以建模为具有特性阻抗Z0并且至少从存储器控制器153向存储器IC 151和161设置于其上的存储器模块延伸的传输线路。虽然未具体示出，但是在存储器控制器与存储器IC 151和161之间的总信令信道可以包括诸多这样的信令链路，每个信令链路可以是双向链路(例如用于从存储器器件151、161向存储器控制器153传送读取数据并且从存储器控制器153向存储器器件151、161传送写入数据)或者单向链路(例如用于从存储器控制器向存储器器件传送控制/地址/时序信息)。在单模块槽实施例中，存储器系统具有仅一个存储器-模块槽(或者用于允许插入/移除存储器模块的连接器或者其它结构)，并且因此可以通过仅用更高容量(和/或更高带宽)的存储器模块替换现有存储器模块来扩展。在替选实施例中，存储器系统包括多个存储器模块槽，每个槽例如在沿着它的长度的不同点或者在星形配置中并联耦合到信令链路。在图1中通过引用“去往不同存储器模块上的其它存储器IC”来指示这样的多槽实施例。
存储器器件151和161在图1中描绘为设置于(或者处于)相同存储器模块上并且如下文讨论的那样假设为更具体地彼此相反紧接设置于存储器模块衬底的前和后表面上。因此，在两个存储器器件的共同耦合输入/输出节点之间的距离很小(即相对于在设置于不同存储器模块上的存储器器件之间的距离)，并且两个器件相对于彼此的物理位置被安排成不可改变(即器件不旨在相对于彼此可移动(对照在各自可以在不同模块槽中移除和再插入的相应存储器模块上的器件))。取而代之(或者除此之外)，两个存储器器件151和161还可以在共同IC封装体内相对于彼此固着于固定邻近位置(例如存储器器件是在IC封装体内堆叠或者并排设置的相应存储器IC)或者设置于本身相互邻近堆叠或者以别的方式粘附的相应IC封装体内。两个存储器器件151和161也可以彼此相邻设置于母板、子板(例如图形卡、线路卡等)或者任何其它芯片装配衬底的相同表面或者相反表面上(即在衬底夹入于两个存储器器件之间的蛤壳(clam-shell)布置中)。更一般而言，尽管主要关于设置于相同存储器模块上的存储器器件呈现在图1的150处示出的平衡式终结及其在下文公开的其它实施例中的实施方式和替选方式，但是公开的结构和方法可以运用于实质上任何如下存储器器件布置中，在这些存储器器件布置中，充分近邻设置为了终结给定信号线路而共同启用的多个存储器器件(这些存储器器件可以是IC裸片或者相应IC封装体)，从而多器件裸片上终结使终结的净电感相对于仅运用存储器器件之一终结的净电感而言减少(和/或改进信令链路的其它特性)。例如，共同终结存储器器件可以限于在彼此相距5、10或者15毫米内的物理设置，但是更小或者更大距离限制可以适用；或者限于如下物理互连，在这些物理互连中，耦合于多个存储器器件之间的迹线和/或其它互连结构的电感例如少于存储器器件本身的封装体/裸片电感的2、3、4或者5倍，但是更大或更小的电感比率可以适用。另外，尽管结合存储器器件(即具有用于易失性和/或非易失性存储电子系统或者装置内的数据的大量存储器单元阵列的集成电路器件(例如包括而不限于静态、动态和所有其它形式的随机存取存储器以及闪存和所有形式的非易失性存储器))描述终结技术，但是也可以关于其它类型的集成电路器件(在这些集成电路器件中可以实现裸片上终结式信令(包括而不限于设置于存储器模块上用于向存储器控制器呈现第一高速信令接口并且呈现关于一个或者多个存储器器件或者存储器器件集合的一个或者多个附加信令接口的缓冲器IC))运用所有这样的终结技术。在缓冲器IC的情况下，平衡式裸片上终结可以实现为在缓冲器IC之间(例如在相应存储器控制器接口中)和/或在经由共享式高速信令链路耦合到缓冲器IC的两个或者更多存储器器件之间。存储器控制器本身(例如图1的单元153)可以实施为专用功能IC，或者可以与专用IC(ASIC)内的其它功能和/或与通用或者专用处理器内的一个或者多个处理芯组合。
虽然在图1和下文描述的其它实施例中描绘并联上拉和下拉终结方案，但是取而代之可以仅经由上拉或者下拉实现给定集成电路器件内的终结，该选择可以按照设计来固定、在系统生产期间加以配置或者甚至在系统运行期期间被动态配置(例如通过将适当值编程到一个或者多个配置寄存器中)。另外，尽管在图1中所示平衡式裸片上终结布置中并且在下文描述的实施例中描绘精确相等终结阻抗，但是在为了共同终结给定信令链路而启用的在存储器器件内的裸片上终结阻抗无需精确相等并且可以甚至有意地非均匀。在一个实施例中，例如两个或者更多存储器器件可以施加非均匀裸片上终结阻抗以补偿短线链路(这些短线链路将存储器器件附着到终结的信令链路)的差异。取而代之，将由两个或者更多存储器器件向信令链路共同施加的终结阻抗(即作为共同或者平衡式终结的部分)可以调谐至在校准或者其它调谐操作期间确定的相应可能不同值以最大化所需信令特性(比如数据眼宽度和/或高度)。因而术语“平衡式”这里广义地用来涵盖来自例如设置于相同存储器模块上和/或相同集成电路封装体内的多个集成电路器件的均匀和非均匀终结贡献。
图2A-图2E图示了用于存储器系统内的平衡式裸片上终结的示例方式，该存储器系统具有用于插入可移除存储器模块的一个或者多个槽(或者连接器)。参照图2A的基于模块的示例存储器系统180，假设一个或者多个存储器模块185中的每个存储器模块包括设置于模块衬底186的相应相反面上的至少两列存储器器件(列A和列B)。在模块上的每个存储器器件191(即两列的存储器器件)经由模块控制/地址(MAC)链路的共同(即共享)集合(该集合例如可以包括而不限于地址链路(Addr[n-1:0])、命令链路(Cmd[m-1:0])和一个或者多个与时序有关的链路(例如时钟链路Clk和时钟启用链路ClkEn))耦合到存储器控制器181。对照而言，两列存储器器件耦合到列控制(RC)链路的相应集合，每个RC链路集合可以例如包括而不限于片选链路(CSA用于列A存储器器件而CSB用于列B存储器器件)和终结控制链路(TCA用于列A存储器器件而TCB用于列B存储器器件)。另外，在给定列内，每个存储器器件耦合到双向数据链路(DQ)和单向数据控制链路的相应集合(后者可以例如包括而不限于一个或者多个数据掩码链路(DM)和一个或者多个数据时序链路(DQS；例如用于传送选通信号、时钟信号或者其它时序信号，该信号控制数据目的地内的数据链路采样的时序))。另外，与数据有关的链路的每个集合(DQ、DM、DQS)耦合到每列内的相应存储器器件，从而在描绘的两列模块185中，两个存储器器件(彼此相反直接设置于存储器模块衬底186的前表面和后表面上的存储器器件)共同耦合到与数据有关的链路的每个相应集合。
图2中描绘的每个个别信令链路可以由多段形成，这些段包括而不限于：从存储器控制器181内的终结、接收和/或发送电路向存储器控制器的外部接触延伸的控制器上段；从存储器控制器181的外部接触向存储器模块槽(即模块槽1、模块槽2等)中的至少一个槽内的连接器接触延伸的控制器到模块段；从连接器接触192(例如设置于存储器模块的边缘处以配对至连接器的对应接触)向在插入于模块槽内的存储器模块上设置的至少一个存储器器件191的外部接触延伸的模块上段；以及从至少一个存储器器件的外部接触经过封装体布线结构(例如过孔、键合接线等)向存储器IC裸片上的终结、接收和/或发送电路延伸的存储器上段。信令链路的控制器到模块段和模块上段可以例如而不限于由设置于印刷电路板衬底(例如衬底186)的表面层和/或内部层上的传导迹线、设置于不同衬底层上的用于耦合这样的迹线的过孔和/或各种类型的柔性或者刚性线缆(例如具有形成于其上的传导迹线的聚酰亚胺带)形成。
仍然参照图2A，存储器系统180可以仅包括单个模块槽(例如“模块槽1”)或者可以包括附加模块槽(例如“模块槽2”…“模块槽N”)以允许插入一个或者多个附加存储器模块。在后一种情况(多个模块槽)下，模块控制/地址链路可以并联耦合到所有填充的模块槽中的存储器器件，而列控制链路的相异集合可以耦合到每个填充的模块槽中的相应存储器器件列(因此用于示例存储器系统180的列控制链路的总集合描绘为CSA[N:1]、CSB[N:1]、TCA[N:1]、TCB[N:1]，其中N个模块槽中的每个槽可以由双列存储器模块185填充)。与数据有关的链路的每个集合可以并联耦合到每列的存储器器件，从而每个与数据有关的个别链路耦合到数目与存储器系统的列总数相等的存储器器件(N)。
在示例存储器系统180中，关于所选列的所有并联器件实现存储器读取和写入操作。也就是说，存储器控制器181确立N个片选信号之一(即CSA[N-1:0]之一以选择N个存储器模块之一上的列A器件，或者CSB[N-1:0]之一以选择N个存储器模块之一上的列B器件)以使所选列的存储器器件191能够经由模块命令/地址线路(MCA)接收存储器访问命令，并且也根据需要确立终结控制信号以建立所选列的信令链路终结。在一个实施例中，如具体视图193中所示，在给定列内的每个存储器器件191包括单个存储器集成电路，该集成电路具有通过选择三个裸片上终结状态之一对传入终结控制和片选信号(在表示为在存储器列A内包括描绘的器件的例子中为TCA和CSA)做出响应的控制逻辑194：OFF(即高阻抗或者关断并且因此无终结)、R1(第一终结阻抗)或者R2(第二终结阻抗)。更具体而言，如果传入终结控制信号在逻辑‘0’状态(即，TCA＝0，该状态根据有源逻辑(active logic)状态可以是高或者低信号)中，则选择OFF状态并且禁用终结。对照而言，如果终结控制信号在逻辑‘1’状态中，那么如果片选信号在逻辑低状态(CSA＝0)中或者如果传入命令不是存储器写入命令(CMD<>写入)，则施加终结值R1；或者如果片选信号在逻辑高状态(CSA＝1)并且传入命令是存储器写入命令(CMD＝写入)中则选择终结值R2。在图2A中，复用器196及其响应于来自控制逻辑194的复用器控制信号198而产生的输出选择在概念上描绘裸片上终结模式选择。可以在替选实施例中使用其它选择电路。也如图所示，可以提供一个或者多个寄存器195以存储R1和R2终结阻抗设置，可以禁用任一终结阻抗设置(即，使得施加高阻抗)。根据终结模式选择，向终结电路199施加适当终结设置信号以在接收器197的输入建立指定的裸片上终结。尽管未具体示出，但是发送器(该发送器可以包括下拉、上拉驱动器元件，这些元件形成终结电路199的部分或者全部)也可以耦合到传入信令链路(例如耦合到双向DQ和DQS链路)以启用双向信号传输。
图2B图示了图2A的系统内的存储器控制器可以启用的裸片上终结设置的示例表210。出于举例的目的，假设存储器系统由两个存储器模块(模块1、模块2)填充，每个存储器模块包括两列存储器器件(列A、列B)。如表210示范的那样，存储器控制器根据正在写入的列在四个存储器列内启用不同终结设置(尽管未示出，但是假设控制器在存储器读取操作期间在所有存储器列内禁用裸片上终结)。更具体而言，在所示例子中，假设在包含正在写入的列(即通过确立列的片选信号来选择的列)的存储器模块内希望相对高阻抗裸片上终结(即弱终结(这里称为“软”终结)，而在包含非被选列(即“非被选存储器模块”)的存储器模块内希望相对低阻抗裸片上终结(即强终结(这里称为“硬”终结))。例如在一个实施例中，软终结为120欧姆而硬终结为40欧姆或者60欧姆，但是根据系统特性可以应用任何其它硬终结和/或软终结。
在仅在被选择用于存储器写入的列中启用选择R2终结阻抗(即，要求个别存储器器件寄存传入写入命令以便选择R2终结)的一个实施例中，R2终结值可以编程为匹配于所需软终结值(RSoft)，而R1终结值可以编程为所需硬终结值的两倍(即2RHard，其中RHard是所需硬终结)。通过这一操作，可以通过在非被选存储器模块的每列存储器器件内启用平衡式裸片上终结来实现所需硬终结，而可以通过使写入操作涉及另一存储器模块的两列之一来实现所需软终结。更具体而言，如表210示范的那样，当向模块1的列A写入时，存储器控制器向模块2的列A和列B确立终结控制信号，由此在每列中建立平衡式并联裸片上终结2RHard，并且建立用于每个信号链路的所需净终结RHard。如讨论的那样，由于经由给定信令链路向非被选存储器模块内的终结元件流动的信号电流(或者终结电流)在两个终结启用器件之间拆分，所以信号电流流过净封装体电感，该净封装体电感是如果仅在非被选存储器模块的两列中的仅一列中启用裸片上终结则将施加的电感的近似一半。在其中每个存储器器件包括明显封装体电感(例如由于存在封装体过孔和其它信号传导结构)的实施方式中，可以大量减少同时切换输出(SSO)噪声的电平，从而提高系统功率完整性并且因此总体上提高信令裕度。
仍然参照表210并且继续向模块1的列A写入，禁用模块1的列B(即非被选列)内的终结(例如通过向该列去确立终结控制信号)，因为向模块1的列A写入将启用所需软终结RSoft的终结。
当向模块1的列B写入时，如上文讨论的那样在非被选存储器模块(模块2)内启用平衡式裸片上终结(即在非被选存储器模块的两列中的每列中启用R1(2RHard)终结，因此实现每个链路的所需终结，但是在效果上减少封装体电感)，并且反转向模块1的列A和列B确立的终结控制信号。也就是说，去确立供给列A的终结控制信号，而确立供给列B的终结控制信号，因此响应于传入写入命令的配准(registration)使列B能够施加所需软终结RSoft(R2)。
继续参见图2B，在涉及模块2的列A和列B的写入操作期间的终结控制除了在两个存储器模块内施加的终结反转之外与在向模块1的列A和列B写入期间实质上相同。也就是说，在向模块2的列A或者列B写入时，在模块1的两列内启用平衡式裸片上终结2RHard(因此实现每个链路的所需终结(RHard)，但是在效果上减少封装体电感)，而仅在模块2中的正在写入的列中启用终结RSoft(在模块2的非被选列中禁用终结)。
图2C图示了图2A的存储器控制器181为了建立图2B中所示终结配置(包括在存储器写入期间在非被选存储器模块内的平衡式裸片上终结)而可以执行的示例系统初始化操作。起初，在221处，存储器控制器确定用于每个插入存储器模块的填充模块槽数目(MC)和存储器列数目(RC)，并且也将模块索引(‘i’)和列索引(‘j’)初始化成零。因此从图2B的两个模块、每个模块两列的例子推而广之，模块计数的范围可以从一到给定系统中的可用模块槽的数目，并且在每个存储器模块内包括的列数目可以独立变化(即列计数从一个模块到下一模块不同)并且可以范围从一到存储器列的任何实用数目。反言之，模块计数可以在给定系统中固定，和/或每个模块的列数目可以固定，从而可以省略在221处的操作中的全部或者部分。在任何情况下，存储器控制器可以通过查询模块槽、通过读取串行存在检测(SPD)或者其它模块上非模块存储单元、通过从其它系统部件(例如执行启动代码的处理器等)或者从任何其它来源接收关于系统配置(例如模块数目、在每个模块内包括的列数目)的信息。
继续参见图2C，在223处，存储器控制器将用于模块[i]列[j]的每个存储器器件的终结值R1设置成RC*RHard，其中*表示乘法，并且‘RC’是用于模块[i]的列计数并且因此是存储器(在这些存储器器件中将同时启用裸片上终结以终结耦合到模块[i]的给定信令链路)数目。在225处，存储器控制器将用于模块[i]列[j]的每个存储器器件的终结值R2设置成RSoft(正在写入的列将施加的所需裸片上终结)。在一个实施例中，存储器控制器通过经由模块命令/地址线路发出一个或者多个寄存器写入命令在存储器器件列内设置终结值R1和R2，从而为编程的存储器列确立片选信号(或者如果将响应于广播指令对多列编程则确立多个片选信号)。也可以通过模块命令/地址线路或者部分或者全部经由与数据有关的信令链路(例如DQ和/或DM)发送终结值设置(即，代表将在启用裸片上终结时施加的阻抗的位模式)。在任何情况下，确立的片选信号选择的存储器器件通过在指定寄存器内存储终结值设置对寄存器写入命令做出响应，因此实现寄存器编程操作。
仍然参照图2C，在227递增、然后在229处评估列索引以确定是否已经对用于给定模块的末列的终结值设置编程。如果尚未对末列编程，则针对新列重复在223处和225处的编程操作(即设置终结值R1和R2)，然后再次在227处和229处递增和评估列索引。在确定已经对用于存储器模块[i]的末列编程(在229处为肯定确定)时，在231处递增模块索引(并且列索引重置成零)，并且在235评估模块索引。如果尚未对用于最后模块的列的终结设置编程(在235为否定确认)，则重复在223处、225处、227处和229处的操作以依次对下一存储器模块的列编程。否则，如果已经对用于最后模块的终结值设置编程(在235处为肯定确定)，则认为在存储器模块内初始化裸片上终结设置完成。
仍然参照图2C，应当注意可以在单个寄存器写入操作而不是在223处、225处示出的两个操作中对终结设置R1和R2中的单个终结设置编程。也可以经由共享式命令或者命令集合(通过并行确立多个片选信号向多列有效传播的寄存器写入命令)对在给定存储器模块的列内或者甚至在多个存储器模块的列内的终结值设置编程，并且因此在比所示逐列、逐模块的例子中更少的编程操作中建立这些终结值设置。更一般而言，可以在器件和/或系统制造而不是在图2C示出的初始化过程或者下文示出和描述的其它初始化实施例期间预设终结配置。
图2D图示了存储器控制器可以在插入的存储器模块的存储器器件内初始化终结设置之后执行的示例写入操作。在251处，存储器控制器确立用于模块[i]的列[j](即正在写入的列)的终结控制信号，并且在253处，存储器控制器去确立用于模块[i]的除了列[j]之外的每列的终结控制信号。在255处，存储器控制器确立用于除了模块[i]之外的每个模块的所有列的终结控制信号。通过这一操作，在除了模块[i]之外的所有多列存储器模块内启用平衡式多器件裸片上终结。当如在257处所示向模块[i]的列[j]发出写入命令(可以与确立/去确立终结控制信号并行、在确立/去确立终结控制信号之前或者之后发出该命令)时，列[j]的存储器器件中的每个存储器器件将通过施加裸片上终结值RSoft以终结与数据有关的信令链路的相应集合(例如DQ、DM、DQS)来做出响应，因此建立图2B中所示终结布置。除此之外(或者取而代之)，平衡式裸片上终结还可以终结其它信令链路(例如MCA链路)。在布尔逻辑方面，可以如在258处所示地表达在由双列模块填充的系统内的存储器控制器生成的终结控制信号(即如图2A中所示)。也就是说，如果(1)确立(或者将确立)用于给定模块的存储器列A的片选信号作为写入操作的部分(即用信令发送CSA[i]高和写入操作(WR)，因此指示向模块[i]的列A的写入)或者(2)用信令发送写入操作，但是用于模块的两列的片选信号为低或者将为低(即如/CSA[i]*/CSB[i]*WR所示的涉及另一模块的写入操作，其中‘/’表示逻辑‘NOT’并且‘*’表示逻辑AND)，则存储器控制器确立用于该列的终结控制信号(即TCA[i])。类似地，如果(1)确立(或者将确立)用于给定模块的存储器列B的片选信号作为写入操作的部分(即用信令发送CSB[i]高和写入操作(WR))或者(2)用信令发送写入操作，但是用于模块的两列的片选信号为低(/CSA[i]*/CSB[i]*WR)，则存储器控制器确立用于该列的终结控制信号(即TCB[i])。在替选实施例中可以运用其它逻辑条件以确定终结控制信号的状态。也在所示例子中，如果未满足用于为给定列确立终结控制信号的条件，则存储器控制去确立终结控制信号。
在一个实施例中，存储器控制器可以在每个写入操作之后将终结控制信号重置成去确立状态。取而代之，存储器控制器可以仅在传入命令流规定时改变终结控制信号的状态。因此，在多个两列存储器模块填充的系统中，存储器控制器可以在向给定存储器模块的列A的存储器写入期间为该存储器模块确立TCA控制信号，并且去确立TCB信号，并且然后在确定下一存储器访问操作也是向存储器模块的列A的存储器写入时让那些终结控制信号状态不变(即维持终结控制信号状态)。(类似地，即使在给定模块内的正在写入的列从一个写入操作改变成下一写入操作，为了建立净裸片上终结RHard而向非被选模块施加的终结控制信号仍然可以保持不变。)如果后继存储器访问操作将是向相同存储器模块的列B的写入，则存储器控制器然后可以交换TCA和TCB信号的状态(确立TCB并且去确立TCA)以建立所需终结。在图2E的271、273和275指示的写入操作序列中图示了这一信号状态转变以部分强调与下文描述的替选实施例的区别。
图3A-图3D图示了用于存储器系统内的平衡式终结的示例方式，该存储器系统具有由多列存储器模块填充的单独存储器模块槽(即，图2A的存储器系统108限于单个模块槽)。更具体而言，图3A呈现存储器控制器(例如图2A的单元181)可以在向双列存储器模块内的存储器器件列写入时选择的平衡式终结设置的表(280)。由于系统包括仅一个存储器模块，所以该存储器模块的一列或者另一列将在所有写入操作中将是写入数据目的地(即正在写入的列)。因而在一个实施例中，通过将R1终结设置编程为2*RSoft(RSoft是所需终结)并且通过禁用施加终结值R2(或者通过将R2也设置成2*RSoft)来在存储器模块内建立软终结。通过这一操作，可以通过在写入操作期间向列A和列B这两者确立终结控制信号来建立平衡式多器件裸片上终结，从而流过给定信令链路的信号电流在相应列中的两个终结启用存储器器件之间拆分并且因此流过净封装体电感，该净封装体电感是如果仅在两列存储器器件之一中实现裸片上终结则将施加的电感的近似一半。除了上文讨论的功率完整性益处(即可以大量减少依赖于数据的终结电流产生的SSO噪声从而提高系统功率完整性并且因此总体上提高信令裕度)之外，还可以在正在写入的列从列A改变成列B或者相反时维持终结控制信号而无改变(并且因此避免终结切换延迟和/或有关开销)。这在图3A中因终结控制选择(用于两列的R1)无论正在写入的列如何都状态相同而变得清楚。
仍然参照图3A，在单模块系统中施加的软终结可以比在参照图2B描述的多模块系统中施加的软终结更强。例如在一个实施例中，软终结是40欧姆或者60欧姆(例如与在多模块系统中的硬终结相似)，但是可以施加任何其它更高或者更低软终结值。
图3B图示了存储器控制器为了建立图3A中所示平衡式裸片上终结配置而执行的示例系统初始化操作。起初在291处，存储器控制器确定(或者检测)单独模式存在以及每个模块的列数目(即仅出于距离的目的而结合图3A假设两列)。如在图2C的初始化操作中那样，存储器控制器可以通过查询一个或者多个模块槽、通过读取SPD存储器或者其它模块上非易失性存储单元、通过从其它系统部件或者从任何其它来源接收关于系统配置(例如单独模块和其中的列数目)的信息来接收该信息。存储器控制器也可以假设给定列计数在系统内固定。例如，如果存储器控制器被配置成与至少一个存储器模块槽中的双列模块一起操作，则存储器控制器可以假设存在两个存储器列并且从该假设继续。
继续图3B的操作293，存储器控制器将用于列[j]的每个存储器器件的终结值R1设置成RC*RSoft，其中‘*’表示乘法并且‘RC’是列计数并且因此是存储器器件(在这些存储器器件中将同时启用裸片上终结以终结耦合到模块的给定信令链路)数目。在295处，存储器控制器禁用施加终结值R2(或者将用于列[j]的每个存储器器件的终结值R2设置成RC*RSoft，因此匹配于R1终结值)。存储器控制器可以通过实现主要如上文参照图2C描述的寄存器编程操作在每列存储器器件内设置终结值R1或者R2(包括禁用施加终结值R2)。
仍然参照图3B，在297处递增、然后在299处评估列索引以确定是否已经对末列编程。如果不是，则针对新列(即由递增的列索引指示)重复在297处和299处的编程操作，然后再次在297处和299处递增和评估列索引。在确定已经对所有列编程(在299处为肯定确定)时，认为裸片上终结设置初始化完成。如参照图2B讨论的那样，可以通过确立用于多列(或者所有列)的片选信号以使终结编程命令能够在效果上向耦合到确立的片选信号的所有器件广播来同时在存储器列中的两列或者更多(或者所有)列内对裸片上终结设置编程。
图3C图示了存储器控制器可以在初始化终结设置之后执行的示例写入操作。如图所示，存储器控制器在311处确立用于安装的单独存储器模块的列[j]的终结控制信号，因此建立图3A中所示终结布置。因而当如在311处所示向给定存储器器件列发出写入命令(可以与确立终结控制信号并行、在确立终结控制信号之前或者之后发出该命令)时，用来至少传送数据、数据掩码和/或数据时序信号(并且可能传送其它信号(比如在MCA链路上传送的信号))的信令电流将在相应存储器列的存储器器件之间拆分。也就是说，每个信令链路将由相同有效终结(在这一例子中为RSoft)终结，但是根据参与平衡式裸片上终结的存储器器件列数目减少(即按照近似1/RC的因子)净SSO噪声。
图3D图示了在参照图3A-图3C描述的单模块系统内的背对背写入操作331、333、335的示例序列，从而强调无需在将写入数据目的地从一个存储器列改变成另一存储器列时变更终结控制信号。如讨论的那样，这可以减少在涉及存储器模块的不同列的背对背写入操作中的总系统延时，因为无需改变终结控制信号设置。
暂时回顾图3A，可见两列存储器器件无论正在写入的列如何都施加相同终结值。更一般而言，在具有RC列的模块中，所有列可以启用和禁用裸片上终结并且在锁定步骤中施加相同裸片上终结。因而在一个实施例中，多列存储器模块具有单独终结控制输入，该输入共同耦合到存储器模块的所有存储器器件的终结控制输入(对照多个终结控制输入耦合到图2A的示例存储器模块185中的相应列的存储器器件)。另外，在更大系统中，仅一个终结控制链路需要向存储器模块(或者存储器模块槽)寻路由，并且在存储器控制器IC内仅需提供一个终结控制输出以控制存储器模块上的终结设置。
图4A图示了多列存储器模块345的一个实施例，该模块无论模块是否包含正在写入的存储器器件列并且因此无论系统中的存储器模块输入如何都能够在存储器写入操作期间应用平衡式裸片上终结(即，对照图2B中所示示例终结配置，其中仅在非被选存储器模块内施加平衡式裸片上终结)。如图所示，存储器模块可以经由与在图2A的存储器模块185与存储器控制器181之间完全相同的信令链路集合(MCA、DQ、DQS、DM和RCA)耦合到存储器控制器343，并且因此可以与该存储器模块完全管脚兼容。另外除了两个终结控制链路TCA、TCB中的每个终结控制链路耦合到每个存储器列中的每个存储器器件(而不是相应列中的存储器器件)之外，传入信号链路可以用与图2A中所示完全相同的方式向个别存储器器件350寻路由。因而，如具体视图352中所示，每个存储器器件350包括：两个终结控制输入TC1和TC2，分别耦合成接收TCA和TCB终结控制信号；以及控制逻辑364，根据终结控制信号用信令发送四个可能终结控制状态中的哪个终结控制状态(例如针对第四裸片上终结设置，反转四个状态之一)选择至少三个裸片上终结设置OFF、R1和R2之一。更具体而言，如果在两个输入的终结控制信号为低(即TC1＝TC2＝0)，则控制逻辑禁用裸片上终结(即将裸片上终结电路369从信号链路去耦合并且因此向信号链路呈现高阻抗状态)，否则根据两个终结控制信号中的哪个终结控制信号升高来启用任一终结值R1或者R2以施加给裸片上终结电路369。如提到的那样，例如针对第三终结电阻，反转如果两个终结控制信号为高(即TC1＝TC2＝‘1’)则将施加的终结设置(这本身可以例如通过在输入CS确立片选信号和/或配准一个或者多个特定命令来动态触发)。另外，可以向每个存储器器件提供(并且向存储器模块345提供而且在存储器模块345上寻路由)一个或者多个附加终结控制信号以允许选择更多其它终结设置。
在图4A中，通过复用器366及其响应于来自控制逻辑364的复用器控制信号368而产生的输出选择在概念上描绘裸片上终结模式。可以在替选实施例中使用其它选择电路。也如图所示，可以提供一个或者多个寄存器365以存储R1和R2终结阻抗设置(可以禁用任一终结阻抗设置(即使得施加高阻抗))。根据终结模式选择，向终结电路369施加适当终结设置信号以在接收器367的输入建立指定的裸片上终结。尽管未具体示出，但是发送器(该发送器可以包括下拉、上拉驱动器元件，这些元件形成终结电路199的部分或者全部)也可以耦合到传入信令链路(例如耦合到双向DQ和DQS链路)以启用双向信号传输。
图4B图示了通过存储器控制器343可以在图4A的双列存储器模块345内启用的裸片上终结的示例集合。如图所示，存储器控制器根据正在写入的列在四个存储器列(虽然未示出，但是假设存储器控制器在存储器读取操作期间在所有存储器列内禁用裸片上终结)内启用不同终结设置。更具体而言，在所示例子中，假设希望在包含正在写入的列的存储器模块内的软终结，而希望在非被选存储器模块内的硬终结。另外对照图2B的实施例(其中仅在非被选存储器模块中施加平衡式裸片上终结)，在所有存储器模块(包括如下存储器模块，该存储器模块包含正在写入的列)中施加平衡式裸片上终结。至少部分通过如参照图4A详述的那样在每个存储器器件内提供多位、片选独立的、多位终结控制使这一操作有可能。也就是说，由于即使在未通过确立片选信号来选择的存储器器件内(即在非被选列内)仍然可以建立至少三个不同裸片上终结状态(OFF、R1、R2)，所以变得有可能让存储器控制器(除了完全禁用裸片上终结之外还)指定所有存储器器件列中的硬或者软裸片上终结状态，由此允许在包含正在写入的列的模块内的多列(或者所有列)之间或者之中平衡(或者分布或者共享)软裸片上终结。具体参照图4B的表，在向模块1的列A写入期间，存储器控制器通过在模块1的每列内启用R2裸片上终结状态在包含正在写入的列的存储器模块内建立软平衡式裸片上终结RSoft。由于在这一例子中有两列，所以在每列内的R2终结值已经编程为2RSoft，由此在启用两个裸片上终结(即在列A的存储器器件和列B的存储器器件内)时关于给定信令链路产生净终结阻抗RSoft。如图2B的实施例中那样，存储器控制器通过在每个非被选模块(在这一第一例子中为模块2)的每列内启用R1裸片上终结状态在每个非被选存储器模块内建立硬平衡式裸片上终结。同样由于在这一例子中有两列，所以在每列内的R1终结值已经编程为2RHard，由此在启用两个裸片上终结时关于给定信令链路产生净终结RHard。
在一个实施例中，净软终结RSoft可以例如是120欧姆，并且因此在两列存储器模块中，可以启用来自每列的存储器器件以将240欧姆终结负载可切换地耦合到给定信令链路以建立所需软终结。在这样的实施例中，净硬终结RHard可以例如是40欧姆或者60欧姆，并且因此在两列存储器模块中，可以启用来自每列的存储器器件以将80欧姆或者120欧姆终结负载可切换地耦合到给定信令链路以建立所需硬终结。前述阻抗值仅被提供作为例子并且可以在替选实施例中并且根据系统特性变化。
继续参见图4B，可见终结配置在正在写入的列(或者写入目标)从给定存储器模块的列A改变成该相同模块的列B时保持不变。当正在写入的列从模块1改变成模块2时，软和硬平衡式裸片上终结在两个模块之间切换，但是在其它方面以与上文描述的方式实现(即在模块2的每列内启用软终结2RSoft而在模块1的每列内启用硬终结2RHard)。
图4C图示了存储器控制器为了建立图4B中所示模块平衡式终结配置而可以执行的示例系统初始化操作。起初在操作385处，存储器控制器确定用于每个插入存储器模块的填充模块槽数目(MC)和存储器列数目(RC)，并且也将模块索引(‘i’)和列索引(‘j’)初始化成零。因此从图4B的两个模块、每个模块两列的例子推而广之，模块计数的范围可以从一到给定系统中的可用模块槽的数目，并且在每个存储器模块内包括的列数目可以独立变化(即，列计数从一个模块到下一模块不同)并且范围可以从一到存储器列的任何实用数目。反言之，模块计数可以在给定系统中固定和/或每个模块的列数目可以固定，从而可以省略在385处的操作中的全部或者部分。在任何情况下，存储器控制器可以通过查询模块槽、通过读取串行存在检测(SPD)或者其它模块上存储单元、通过从其它系统部件(例如执行启动代码的处理器等)接收关于系统配置(例如模块数目、在每个模块内包括的列数目)的信息或者通过以任何其它方式获得这样的信息来接收该信息。
继续参见图4C，在387处，存储器控制器将用于模块[i]列[j]的每个存储器器件的终结值R1设置成RC*RHard，并且在389处，存储器控制器将用于模块[i]列[j]的每个存储器器件的终结值R2设置成RC*RSoft，其中*表示乘法，并且‘RC’是用于模块[i]的列计数并且因此是存储器(在这些存储器器件中将同时启用裸片上终结以终结耦合到模块的给定信号链路)数目。如讨论的那样，存储器控制器可以通过经由模块命令/地址线路发出一个或者多个寄存器写入命令在存储器器件列内设置终结值R1和R2，从而为编程的存储器列确立片选信号(或者如果将响应于广播指令对多列编程，则确立多个片选信号)。也可以通过模块命令/地址线路或者部分或者全部经由数据链路(例如DQ和/或DM)发送终结值设置(即代表将在启用裸片上终结时施加的阻抗的位模式)。在任何情况下，确立的片选信号选择的存储器器件通过在指定寄存器内存储终结值设置对寄存器写入命令做出响应，因此实现寄存器编程操作。
仍然参照图4C，在391处递增、然后在393处评估列索引以确定是否已经对给定模块的末列编程。如果尚未对末列编程，则针对新列重复编程操作(即设置终结值R1和R2)，然后再次在391处和393处递增和评估列索引。在确定已经对用于存储器模块[i]的末列编程(在393处为肯定确定)时，在395处递增模块索引(并且列索引重置成零)，并且在397处评估模块索引。如果尚未对用于最后模块的列的终结设置编程，则重复在387、389、391和393处的操作以依次对下一存储器模块的列编程。否则，如果已经对最后模块编程(在397处为肯定确定)，则认为在存储器模块内初始化裸片上终结设置完成。
如结合图2C讨论的那样，可以在单个寄存器写入操作而不是所示两个操作(387和389)中对终结设置R1和R2编程。也可以经由共享式命令或者命令集合(通过并行确立多个片选信号向多列有效传播的寄存器写入命令)同时对在给定存储器模块的列内或者甚至在多个存储器模块的列内的终结值设置编程并且因此在比所示逐列、逐模块的例子中更少的编程操作中建立这些终结值设置。
图4D图示了图4A中所示存储器控制器可以在插入的存储器模块的存储器器件内初始化终结设置之后执行的示例写入操作。在405处，存储器控制器为模块[i](即，包含正在写入的列的存储器模块)确立终结控制信号TCB并且去确立终结控制信号TCA，并且在407处，存储器控制器为除了模块[i]之外的每个模块(即，每个非被选存储器模块)确立终结控制信号TCA并且去确立终结控制信号TCB。通过这一操作，在所有存储器模块内启用平衡式多器件裸片上终结，而在包含正在写入的列的模块内施加净裸片上终结阻抗RSoft，并且在每个非被选模块内施加净裸片上终结阻抗RHard。因而，当如在409处所示执行写入命令时，与数据有关的链路由包含正在写入的列的模块中的软终结阻抗并且由每个其它模块中的硬终结阻抗终结。除此之外(或者取而代之)，平衡式裸片上终结还可以终结其它信令链路(例如MAC链路)。另外，尽管在图4D中示出了操作序列(405、407、409)，但是可以并行(即，在时间上至少部分重叠)或者以任何顺序执行每个操作。例如用于每个存储器模块的TCA和TCB信号的状态可以由存储器控制器同时建立。存储器控制器也可以在设置终结控制信号的状态之前、同时或者之后输出存储器写入命令。
如上文讨论的那样，存储器控制器可以在每个写入操作之后将终结控制信号重置成去确立状态或者仅在传入命令流规定时改变终结控制信号的状态。因此，在多个两列存储器模块填充的系统中，存储器控制器可以在向给定存储器模块的列写入期间根据图4B(即，通过设置信号TCA、TCB的终结状态)建立终结配置，然后在确定下一存储器访问操作涉及相同存储器模块内的列时(即无论是在该存储器模块上的相同还是不同列)让那些终结设置不变。如果例如在向给定模块的列A写入之后，后继存储器访问操作将是向相同存储器模块的列B写入，则存储器控制器可以如图4E中的背对背写入操作421、423、425(向给定模块的列A、列A、然后向列B写入)的序列所示维持终结控制信号的状态，由此避免为了建立修正的裸片上终结配置而原本可能引起的开销(例如延迟)。
图5图示了可以用来实施上文描述的裸片上终结电路(例如图2A的终结电路199和/或图4A的终结电路369)的终结/驱动器电路450的一个实施例。如图所示，终结/驱动器电路450包括控制逻辑451和链路加载电路453，控制逻辑451和链路加载电路453可以交替地在信号接收期间用作裸片上终结电路而在信号发送期间用作信号输出驱动器。可以在图2A和图4A中描绘的控制逻辑单元(即单元194和364)内包括控制逻辑451，并且在描绘的实施例中，控制逻辑451接收发送-使能信号TxEn、发送-数据信号TxD、写入-使能信号WE、片选信号CS、一个或者多个终结控制信号TC1(并且可选地接收TC2)以及终结值设置TV1和TV2。如果耦合到仅接收(单向)信令链路，则无需向控制逻辑提供发送使能信号和发送数据信号(在该情况下，电路450可以仅用作裸片上终结电路)。另外如果终结/驱动器电路450将忽略片选信号或者写入-使能信号(例如并且代之以仅基于终结控制信号)来施加终结负载，则也无需向控制逻辑451提供片选和写入-使能信号。
终结/驱动器电路450在发送-使能信号TxEn确立时执行推拉输出驱动器的作用，而在发送-使能信号去确立时切换成裸片上终结功能。更具体而言，当确立发送-使能信号时，控制电路根据发送数据状态(TxD)选择性地启用上拉和下拉开关列(457a和457b)内的切换元件以建立代表发送数据的所需输出信号(作为电流源或者宿并且因此使信令电流能够经由链路输入/输出(I/O)节点460流动)。当去确立发送-使能信号时，控制电路根据终结控制信号、终结值信号并且可选地根据片选信号和写入-使能信号的状态选择性地启用相同上拉和下拉开关列中的切换元件，以将所需裸片上终结负载可切换地耦合到链路I/O节点460。
在所示特定实施例中，开关组457a由并联耦合于链路I/O节点460与上电源电压V+(例如VDD或者VDDIO)之间的P-MOS(P型金属氧化物半导体)晶体管458的集合实施，而开关组457b由并联耦合于链路I/O节点460与下电源电压V-(例如接地或者VSS或者VSSIO)之间的N-MOS(N型MOS)晶体管459的对等集合实施。P-MOS晶体管和N-MOS晶体管的栅极由控制逻辑451在使能-信号线路455a、455b上确立和去确立的相应使能信号控制，因此使N-MOS和/或P-MOS晶体管的所需组合能够切换成导通状态(或者部分导通状态)，并且因此在发送/终结电路内建立所需发送和/或终结状态。更具体而言，切换成导通状态的P-MOS晶体管的数目控制在上电源电压V+与链路I/O节点460之间的有效负载，从而如果需要电流源发送状态(例如TxEn＝1、TxD＝1)，则在开关组457a内的预定数目的P-MOS晶体管可以切换成导通状态以在上信令电源电压节点与信号I/O节点之间实现低或者可忽略阻抗，而在开关组457b内的所有N-MOS晶体管并个性切换成非导通状态以将下信令电源电压节点从信号I/O节点去耦合。反言之，如果需要电流宿发送状态(例如TxEn＝1、TxD＝0)，则预定数目的N-MOS晶体管可以切换成导通状态并且所有P-MOS晶体管可以切换成非导通状态。为了建立给定输出信号而接通的N-MOS和P-MOS晶体管的精确数目可以固定或者可以在系统生产或者系统运行期期间被校准。在校准的情况下，片上可编程寄存器461(例如对应于图2A的寄存器195或者图4A的寄存器365)可以包括用于存储值的字段，这些值控制将在数据发送期间启用给定开关组457a、457b内的哪个和/或多少个晶体管，因此允许在运行期校准操作中调整信号驱动强度。
如果用信令发送非发送模式(例如TxEn＝0)，但是其它传入控制信号(TC1、TC2、CS和/或WE)指示将启用裸片上终结，则控制逻辑451通过将开关组457b内的NMOS晶体管459的子集和开关组457a内的P-MOS晶体管458的子集切换成导通状态(或者部分导通状态)以建立所需裸片上终结阻抗来转变成终结模式。在一个实施例中，在终结模式期间接通的N-MOS晶体管和P-MOS晶体管的子集由向控制逻辑451提供的终结值设置TV1和TV2之一并且因此由在寄存器461内编程的两个终结设置(TSet1、TSet2)之一控制。例如在根据图2A的一个实施例中，如果确立终结控制信号TC1(可以省略TC2)并且去确立片选信号(CS)或者写入-使能信号(WE)(即，确立终结控制信号，但是写入操作未涉及存储器器件)，则终结值设置TV1用来选择性地接通开关组457a/457b内的晶体管。在这样的实施例中，如果终结控制信号、片选信号和写入-使能信号都被确立(并且如果在模式寄存器中启用交替-终结-正在写入)，则终结值设置TV2可以用来选择性地接通开关组457a/457b内的晶体管，由此在写入操作涉及存储器器件时启用施加交替裸片上终结值。如果去确立终结控制信号，则可以例如在存储器读取操作期间禁用裸片上终结模式(例如上文讨论的OFF状态)。
在根据图4A的一个存储器器件实施例中，可以交替地选择终结值设置TV1和TV2以根据终结控制信号TC1和TC2的状态控制裸片上终结值(即，选择性地接通开关组457a/457b内的晶体管的相应组合)。例如，如果TC1为高并且TC2为低，则可以选择TV1以控制裸片上终结，并且如果反转状态(TC2高、TC1低)，则可以选择TV2以控制裸片上终结。如果终结控制信号无一为高，则可以禁用裸片上终结。
在一个实施例中，终结设置TC1和TC2(即，对应于终结值设置TV1和TV2)可以如在464处所示编程为基本终结和基本终结的缩放版本中的任何终结(例如基本终结RBASE和缩放终结RBASE/2、RBASE/3、RBASE/4、RBASE/6、RBASE/8等)。作为例子，可以通过接通开关组457a内的单个P-MOS晶体管和开关组457b内的单个N-MOS晶体管来建立基本终结，而通过接通缩放数目的P-MOS和N-MOS晶体管来(至少在多个接通晶体管实现的有效晶体管宽度方面)建立基本终结的每个缩放版本。因此，可以通过接通组457a和457b中的每组中的两个晶体管来实现RBASE/2，可以通过接通组457a和457b中的每组中的三个晶体管来实现RBASE/3，以此类推。此外，例如还可以通过参考内部和/或外部电阻元件(例如精确度电阻器)来校准可用终结中的任何或者所有终结，在该情况下可以通过启用精确数目的晶体管来实现增量调整(例如在开关组457a或者457b内示出的给定晶体管可以由多个并联晶体管实施，这些晶体管至少部分由使能-信号线路455a/455b中的共同线路并且至少部分由相应校准位来控制，从而在效果上使能够接合的并联晶体管的数目能够由校准位调制)。
仍然参照图5，可以在替选实施例中施加比在图464处所示更多或者更少的终结设置而应用不同或者附加因子以确定终结的强度。终结设置TSet1和TSet2中的任一个或者两个终结设置也可以限于整个终结设置集合的子集。可以通过选择固定数目的可允许使能-信号组合之一或者通过生产期或者运行期测试(校准)来建立将在信令系统的给定状态之下施加的精确终结值。例如可以在生产期或者运行期期间确定(或者预先选择)固定数目的终结设置之一，并且由控制设备(比如编程的处理器)编程于寄存器461的一个或者多个其它字段内。取而代之，可以针对不同终结设置评估信号质量度量以实现标识和选择产生最大化(或者接近最大化)度量值的终结设置。另外，尽管在开关组457a或者457b中的任一开关组内的个别晶体管(或者其它切换元件)描绘为相同，但是相应使能-信号线路375a、375b控制的晶体管可以在尺寸上不同(例如具有不同尺寸的占用面积和/或由具有共同耦合栅极的不同数目的联动晶体管形成)以建立加权切换晶体管的集合。例如N个二进制加权切换晶体管(最小者具有单位尺寸‘x’，随之为具有尺寸2x、4x、8x、…、2N-1x的晶体管)的集合可以被提供并且由相应使能信号控制以启用选择2N-1个不同阻抗设置。
应当注意，可以使用计算机辅助设计工具来描述这里公开的各种电路并且在它们的行为、寄存器传送、逻辑部件、晶体管、布局几何结构和/或其它特性方面将它们表达(或者表示)为各种计算机可读介质中具体化的数据和/或指令。其中可以实施这样的电路表达的文件格式和其它对象包括但不限于支持行为语言(比如C、Verilog和VHDL)的格式、支持寄存器级描述语言(比如RTL)的格式和支持几何结构描述语言(比如GDSII、GDSIII、GDSIV、CIF、MEBES)的格式以及任何其它适当格式和语言。其中可以具体化这样的格式化数据和/或指令的计算机可读介质包括但不限于各种形式的计算机存储介质(例如无论是以该方式独立分布还是“原位”存储于操作系统中的光学、磁或者半导体存储介质)。
当经由一个或者多个计算机可读介质在计算机系统内接收时，上文描述的电路的这样基于数据和/或指令的表达可以由计算机系统内的处理实体(例如一个或者多个处理器)与一个或者多个计算机程序(包括但不限于网表生成程序、布局和布线程序等)的执行结合处理以生成这样的电路的物理表现的表示或者图像。随后可以例如通过实现生成用来在器件制作工艺中形成电路的各种部件的一个或者多个掩模来在器件制作中使用这样的表示或者图像。
在下文描述中和在附图中，已经阐述具体术语和附图以提供对本发明的透彻理解。在一些实例中，术语和符号可能意味着不是为了实现本发明而需要的具体细节。例如具体位数、信号路径宽度、信令或者操作频率、部件电路或者器件等中的任一项可以不同于上文在替选实施例中描述的内容。在其它实例中，以框图形式示出了公知电路和器件以免不必要地模糊本发明。此外，还可以示出在集成电路器件或者内部电路元件或者块之间的链路或者其它互连为总线或者为单信号线路。每个总线可以取而代之为单个信号线路，并且每个单个信号线路可以取而代之为总线。然而示出和描述的信号和信令链路可以是单端或者差动。当信号驱动电路在耦合于信号驱动电路与信号接收电路之间的信号线路上确立(或者如果显式地声明或者通过上下文来指示则去确立)信号时，认为信号驱动电路向信号接收电路“示出”信号。表达“时序信号”这里用来指代如下信号，该信号控制集成电路器件内的一个或者多个动作的时序并且包括时钟信号、选通信号等。“时钟信号”这里用来指代用来在一个或者多个集成电路器件上的电路之间协调动作的周期时序信号。“选通信号”这里用来指代时序信号，该信号转变以标明数据存在于向选通的器件或者电路的输入并且因此可以在脉冲串数据发送期间表现周期、但是另外(除了从暂停条件转变离开或者其它有限前同步码或者后同步码转变之外)在不存在数据发送时保持于稳态。术语“耦合”这里用来表达直接连接或者通过一个或者多个居间电路或者结构的连接。集成电路器件“编程”可以例如包括而不限于响应于主机指令向器件内的寄存器或者其它存储电路加载控制值并且因此控制器件的操作方面、建立期间配置或者通过一次性编程操作(例如在期间生产期间烧断配置电路内的熔断器)和/或将器件的一个或者多个所选管脚或者其它接触结构连接到参考电压线路(也称为短接)来控制器件的操作方面以建立器件的特定器件配置或者操作方面。术语“示例”和“实施例”用来表达例子而非优先或者要求。
尽管已经参照本发明的具体实施例描述本发明，但是将清楚可以对本发明进行各种修改和改变而未脱离更广泛的精神实质和范围。例如任何实施例的特征或者方面可以至少在实用时与任何其它实施例组合应用或者取代其对等特征或者方面加以应用。因而将在示例而非限制的意义上看待说明书和附图。

Claims (25)

1.一种控制存储器器件的方法，所述存储器器件包括设置于存储器模块上并且共同耦合到信令链路的第一存储器器件和第二存储器器件，所述方法包括：
启用所述第一存储器器件以将第一终结负载可切换地耦合到所述信令链路；并且
与启用所述第一存储器器件以将所述第一终结负载可切换地耦合到所述信令链路并行地启用所述第二存储器器件以将第二终结负载可切换地耦合到所述信令链路。
2.根据权利要求1所述的方法，还包括在所述第一终结负载和所述第二终结负载耦合到所述信令链路之时使第一信令电流能够经由所述信令链路流动，并且其中所述信令电流的第一部分流过所述第一终结负载而所述信令电流的第二部分流过所述第二终结负载。
3.根据权利要求2所述的方法，其中所述第一部分和所述第二部分基本上相等并且合计为所述第一信令电流。
4.根据权利要求1所述的方法，其中启用所述第一存储器器件以将第一终结负载可切换地耦合到所述信令链路包括确立耦合到所述第一存储器器件、但是不耦合到所述第二存储器器件的第一终结控制信号，并且其中启用所述第二存储器器件以将第二终结负载可切换地耦合到所述信令链路包括确立耦合到所述第二存储器器件、但是不耦合到所述第一存储器器件的第二终结控制信号。
5.根据权利要求1所述的方法，其中启用所述第一存储器器件以将第一终结负载可切换地耦合到所述信令链路并且其中启用所述第二存储器器件以将第二终结负载可切换地耦合到所述信令链路包括向所述第一存储器器件和所述第二存储器器件中的每个存储器器件输出预定状态的第一终结控制信号和第二终结控制信号。
6.根据权利要求1所述的方法，其中启用所述第一存储器器件和所述第二存储器器件以将所述第一终结负载和所述第二终结负载可切换地耦合到所述信令链路建立如下净终结负载，所述净终结负载基本上等于所述第一终结负载和所述第二终结负载的乘积除以所述第一终结负载与所述第二终结负载之和。
7.根据权利要求1所述的方法，其中所述第一终结负载和所述第二终结负载基本上相等。
8.根据权利要求1所述的方法，还包括：
经由共同耦合到所述第一存储器器件和所述第二存储器器件的一个或者多个命令信令链路输出存储器写入命令；
经由所述信令链路输出写入数据值；并且
与启用所述第一存储器器件和所述第二存储器器件以将所述第一终结负载和所述第二终结负载耦合到所述信令链路并行，输出相应状态的第一片选信号和第二片选信号以启用所述第一存储器器件、但是不启用所述第二存储器器件，以响应于所述存储器写入命令存储所述写入数据值。
9.根据权利要求8所述的方法，其中输出相应状态的所述第一片选信号和所述第二片选信号包括：经由耦合到所述第一存储器器件、但是不耦合到所述第二存储器器件的第一片选链路输出所述第一片选信号；并且经由耦合到所述第一存储器器件、但是不耦合到所述第二存储器器件的第二片选链路输出所述第二片选信号。
10.根据权利要求1所述的方法，其中所述存储器模块包括模块衬底和接触以实现所述存储器模块向连接器中的可移除插入。
11.根据权利要求1所述的方法，其中所述信令链路还耦合到设置于另一存储器模块上的第三存储器器件，所述方法还包括：
向所述第三存储器器件输出存储器写入命令；并且
与启用所述第一存储器器件和所述第二存储器器件以将所述第一终结负载和所述第二终结负载耦合到所述信令链路并行地经由所述信令链路向所述第三存储器器件输出写入数据值，所述第三存储器器件响应于所述存储器写入命令存储所述写入数据值。
12.根据权利要求1所述的方法，其中设置于另一存储器模块上的第三存储器器件耦合到所述信令链路。
13.根据权利要求12所述的方法，其中设置于与所述第三存储器器件相同的另一存储器模块上的第四存储器器件耦合到所述信令链路，所述方法还包括：
与启用所述第一存储器器件和所述第二存储器器件以分别将所述第一终结负载和所述第二终结负载可切换地耦合到所述信令链路并行地启用所述第三存储器器件以将第三终结负载可切换地耦合到所述信令链路；并且
与启用所述第一存储器器件、所述第二存储器器件和所述第三存储器器件以分别将所述第一终结负载、所述第二终结负载和所述第三终结负载可切换地耦合到所述信令链路并行地启用所述第四存储器器件以将第四终结负载可切换地耦合到所述信令链路。
14.根据权利要求13所述的方法，其中所述第一终结负载被配置成基本上等于所述第二终结负载，并且所述第三终结负载被配置成基本上等于所述第四终结负载，但是所述第一终结负载被配置成基本上不同于所述第三终结负载。
15.根据权利要求1所述的方法，还包括向所述第一存储器器件和所述第二存储器器件输出一个或者多个命令以分别用控制所述第一终结负载和所述第二终结负载的阻抗的第一值和第二值对所述第一存储器器件和所述第二存储器器件中的寄存器编程。
16.一种存储器模块，包括：
第一多个存储器器件；
第二多个存储器器件；
第一片选输入和第二片选输入，用于接收第一片选信号和第二片选信号，所述第一片选输入耦合到所述第一多个存储器器件中的每个存储器器件，并且所述第二片选输入耦合到所述第二多个存储器器件中的每个存储器器件；以及
第一终结控制输入，用于接收第一终结控制信号并且耦合到所述第一多个存储器器件中的每个存储器器件和所述第二多个存储器器件中的每个存储器器件，所述第一多个存储器器件和所述第二多个存储器器件中的每个存储器器件包括用于响应于所述第一终结控制信号实现裸片上终结的电路。
17.根据权利要求16所述的存储器模块，还包括数据信号输入，并且其中所述第一多个存储器器件中的存储器器件的裸片上终结元件响应于所述第一终结控制信号可切换地耦合到所述数据信号输入以实现裸片上终结，并且其中所述第二多个存储器器件中的第二存储器器件的裸片上终结元件响应于所述第一终结控制信号可切换地耦合到所述数据信号输入以实现裸片上终结。
18.根据权利要求16所述的存储器模块，其中所述第一存储器器件和所述第二存储器器件内的所述裸片上终结元件实现如下净终结阻抗，所述净终结阻抗与所述裸片上终结元件中的任一裸片上终结元件单独的终结阻抗的一半近似相等。
19.根据权利要求16所述的存储器模块，还包括：第二终结控制输入，耦合到所述第一多个存储器器件中的每个存储器器件和所述第二多个存储器器件中的每个存储器器件。
20.根据权利要求19所述的存储器模块，其中所述用于响应于所述第一终结控制信号实现裸片上终结的电路包括用于响应于所述第一终结控制信号并且响应于经由所述第二终结控制输入接收的第二终结控制信号实现所述裸片上终结的电路。
21.根据权利要求20所述的存储器模块，其中所述用于响应于所述第一终结控制信号并且响应于所述第二终结控制信号实现所述裸片上终结的电路包括用于(i)如果所述第一终结控制信号和所述第二终结控制信号指示第一终结状态则施加第一终结负载、(ii)如果所述第一终结控制信号和所述第二终结控制信号指示第二终结状态则施加第二终结负载，并且(iii)如果所述第一控制信号和所述第二控制信号指示第三终结状态则禁用所述裸片上终结的电路。
22.一种用于控制存储器器件的存储器控制器，所述存储器器件包括设置于存储器模块上并且共同耦合到信令链路的第一存储器器件和第二存储器器件，所述存储器控制器包括：
信号输出驱动器，用于向所述信令链路上输出信号；以及
用于并行启用所述第一存储器器件和所述第二存储器器件以将所述第一终结负载和所述第二终结负载中的相应终结负载可切换地耦合到所述信令链路的电路。
23.根据权利要求22所述的存储器控制器，其中所述用于经由所述信令链路输出所述信号的信号输出驱动器包括用于在所述第一终结负载和所述第二终结负载耦合到所述信令链路之时使第一信令电流能够经由所述信令链路流动的电路，并且其中所述信令电流的第一部分流过所述第一终结负载并且所述信令电流的第二部分流过所述第二终结负载。
24.根据权利要求23所述的存储器控制器，其中所述用于并行地启用所述第一存储器器件和所述第二存储器器件以将所述第一终结负载和所述第二终结负载中的相应终结负载可切换地耦合到所述信令链路的电路包括用于向所述第一存储器器件和所述第二存储器器件中的一个存储器器件确立第一终结控制信号并且向所述第一存储器器件和所述第二存储器器件中的另一存储器器件确立第二终结控制信号的电路。
25.一种用于经由信令链路耦合到存储器模块的集成电路器件，所述存储器模块包括第一存储器器件和第二存储器器件，所述集成电路器件包括：
用于向所述信令链路上输出信号的装置；以及
用于并行地启用所述第一存储器器件和所述第二存储器器件以将第一终结负载和第二终结负载中的相应终结负载可切换地耦合到所述信令链路的装置。
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