CN103339677B - 从存储器输出特定数据量化 - Google Patents
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Abstract
本发明包含用于从存储器装置及系统输出数据特定数据量化的方法、装置及系统。输出数据特定数据量化可包含启用多个不同数据量化中的特定者。接着可输出所述多个数据量化中的所述特定者。
Description
技术领域
本发明大体上涉及半导体存储器装置、方法及系统,且更特定来说,涉及用于从存储器输出特定数据量化的方法、装置及系统。
背景技术
通常提供存储器装置作为计算机或其它电子装置中的内部电路、半导体电路、集成电路及/或外部可抽换式装置。除了其它之外,还存在许多不同类型存储器,包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、相变随机存取存储器(PCRAM)及快闪存储器。
快闪存储器装置可被用作宽范围的电子应用的易失性存储器及非易失性存储器。快闪存储器装置通常使用允许高存储器密度、高可靠度及低功耗的单晶体管存储器单元。使用快闪存储器除了其它电子装置外还包含用于固态硬盘(SSD)、个人计算机、个人数字助理(PDA)、数码相机、蜂窝式电话、可携式音乐播放器(例如,MP3播放器)及电影播放器的存储器。例如程序代码、用户数据及/或系统数据(例如基本输入/输出系统(BIOS))等数据通常存储在快闪存储器装置中。
两种常见类型快闪存储器阵列架构是“NAND”及“NOR”架构,所谓其中布置各架构之基本存储器单元配置的逻辑形式。NAND阵列架构将其存储器单元阵列布置成矩阵,使得所述阵列的“行”中的每一存储器单元的控制栅极耦合到(且在一些情况中形成)存取线,所述存取线在所属领域中通常被称为“字线”。然而,每一存储器单元并非通过其漏极直接耦合到数据线(其在所属领域中通常被称为数据线,例如,位线)。反而,所述阵列的存储器单元在共同源极与数据线之间源极到漏极串联耦合在一起,其中共同耦合到特定数据线的存储器单元被称为“列”。
NAND阵列架构中的存储器单元可被编程为目标(例如,所要)状态。例如,电荷可被置于存储器单元的电荷存储节点上或从所述电荷存储节点移除电荷,以将所述存储器单元置于若干编程状态中的一者。例如,单电平存储器单元(SLC)可表示两种状态,例如,1或0。快闪存储器单元还可存储两种以上状态,例如,1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110及1110。这些存储器单元可被称为多电平存储器单元(MLC)。MLC可在不增加存储器单元数目的情况下容许较高密度存储器的制造,这是因为每一存储器单元可表示一个以上数字,例如,一个以上位。例如,能够表示四个数字的存储器单元可具有十六种编程状态。
感测操作(例如,读取及/或程序验证操作)使用感测电压来确定快闪存储器单元的状态。然而,若干机制(例如读取干扰、编程干扰及/或电荷损耗(例如,电荷泄漏))可导致所述存储器单元的电荷存储节点上的所存储的电荷(例如,阈值电压(Vt))偏移。提供关于选定存储器单元上存储的电荷的更多细节(例如,软数据)的感测操作可用以有助于校正偏移Vt。
发明内容
附图说明
图1说明根据本发明的一项或一项以上实施例的非易失性存储器阵列的一部分的示意图。
图2说明根据本发明的一项或一项以上实施例的存储器架构的框图。
图3到5说明根据本发明的一项或一项以上实施例的感测电路的示意图。
图6说明具有根据本发明的一项或一项以上实施例操作的存储器装置的电子存储器系统的框图。
具体实施方式
本发明包含用于从存储器装置及系统输出数据特定数据量化的方法、装置及系统。输出数据特定数据量化可包含启用多个不同数据量化中的特定者。接着可输出所述多个数据量化中的所述特定者。
如本文将进一步描述,与存储器单元相关联的软数据可指示所述存储器单元的阈值电压(Vt)在表示编程所述存储器单元的目标状态的Vt分布中的位置。此外,如本文将进一步描述,与存储器单元相关联的软数据可指示所述存储器单元的Vt是否对应于编程所述存储器单元的目标状态的机率。如本文将进一步描述,相比而言,对应于存储器单元通过感测操作确定的数据状态的数据可被称为硬数据。
与输出硬数据及软数据两者相比,本发明的实施例可输出(例如,选择性地输出)硬数据而不输出软数据以减小I/O流量。所述软数据仍可用以促进存储器单元的精确感测,且可用以调整存储器单元的感测,例如,当施加斜坡感测信号到选定存储器单元的控制栅极时提供的计数与所述硬数据之间的对应。
在本发明的下列具体实施方式中,参考形成本发明的一部分的随附图式,且其中通过图解方式展示可如何实践本发明的若干实施例。这些实施例予以足够详细描述以使所属领域的一般技术人员能够实践本发明的实施例,且应理解可使用其它实施例且可在不脱离本发明的范围的情况下作出工艺、电及/或结构改变。
如本文所使用,“若干”事物可指一个或一个以上这些事物。例如,若干存储器装置可指一个或一个以上存储器装置。此外,如本文所使用的特别关于所述图式中的参考数字的指定符“N”、“M”、“P”及“Q”指示本发明的若干实施例可包含如此指定的若干特定特征。
本文的图遵循编号惯例,其中第一阿拉伯数字对应于图式图号且剩余阿拉伯数字识别所述图式中的元件或组件。可通过使用类似阿拉伯数字来识别不同图式之间的类似元件或组件。例如,348可指图3中的元件“48”,且图4中的448可指类似元件。应明白,可增加、交换及/或消除本文中的各种实施例中展示的元件以提供本发明的若干额外实施例。此外,应明白,所述图中提供的元件的比例及相对尺度意欲说明本发明的实施例,且不应以限制意义理解。
图1说明根据本发明的一项或一项以上实施例的非易失性存储器阵列100的一部分的示意图。图1的实施例说明NAND架构非易失性存储器阵列。然而,本文描述的实施例并不限于此实例。如图1中所示,存储器阵列100包含存取线(例如,字线105-1、...、105-N)及交叉数据线(例如,局域位线107-1、107-2、107-3、...、107-M)。为便于在数字环境中寻址,字线105-1、...、105-N的数目及局域位线107-1、107-2、107-3、...、107-M的数目可为2的某一幂,例如,256个字线乘以4,096个位线。
存储器阵列100包含NAND串109-1、109-2、109-3、...、109-M。每一NAND串包含各自通信地耦合到相应字线105-1、...、105-N的非易失性存储器单元111-1、...、111-N。每一NAND串(及其构成存储器单元)还与局域位线107-1、107-2、107-3、...、107-M相关联。每一NAND串109-1、109-2、109-3、...、109-M的非易失性存储器单元111-1、...、111-N在源极选择栅极(SGS)(例如,场效应晶体管(FET))113与漏极选择栅极(SGD)(例如,FET)119之间源极到漏极串联连接。每一源极选择栅极113经配置以响应于源极选择线117上的信号而选择性地使相应NAND串耦合到共同源极123,而每一漏极选择栅极119经配置以响应于漏极选择线115上的信号而选择性地使相应NAND串耦合到相应位线。
如图1中说明的实施例所示,源极选择栅极113的源极连接到共同源极线123。源极选择栅极113的漏极连接到对应的NAND串109-1的存储器单元111-1的源极。漏极选择栅极119的漏极在漏极接触点121-1处连接到对应的NAND串109-1的位线107-1。漏极选择栅极119的源极连接到对应的NAND串109-1的最后一个存储器单元111-N(例如,浮动栅极晶体管)的漏极。
在一项或一项以上实施例中,非易失性存储器单元111-1、...、111-N的构造包含源极、漏极、浮动栅极(或其它电荷存储节点)及控制栅极。非易失性存储器单元111-1、...、111-N使其控制栅极分别耦合到字线105-1、...、105-N。非易失性存储器单元111-1...、111-N的“列”构成NAND串109-1、109-2、109-3、...、109-M,且分别耦合到给定局域位线107-1、107-2、107-3、...、107-M。所述非易失性存储器单元的“行”是共同耦合到给定字线105-1、...、105-N的那些存储器单元。术语“列”及“行”的使用并非意谓暗示所述非易失性存储器单元的特定线性(例如,垂直及/或水平)定向。将类似地安排NOR阵列架构布局,除了存储器单元的串将在选择栅极之间并联耦合以外。
所属领域的一般技术人员应明白,耦合到选定字线(例如,105-1、...、105-N)的存储器单元的子集可被作为群组一起编程及/或感测(例如,读取)。编程操作(例如,写入操作)可包含施加若干编程脉冲(例如,16V到20V)到选定字线以使耦合到所述选定存取线的选定存储器单元的阈值电压(Vt)增加到对应于目标(例如,所要)编程状态的所要程序电压电平。
例如读取或程序验证操作的感测操作可包含感测耦合到选定存储器单元的位线的电压及/或电流改变以确定所述选定存储器单元的状态。所述感测操作可涉及提供电压给(例如,加偏压于)与选定存储器单元相关联的位线(例如,位线107-1),所述电压大于提供给与所述选定存储器单元相关联的源极线(例如,源极线123)的电压(例如,偏压电压)。感测操作可替代地包含对位线107-1预充电,随后在选定存储器单元开始导电时对位线107-1放电且感测所述放电。
感测选定存储器单元的状态可包含提供若干感测信号(例如,读取电压)给选定字线,同时提供若干传递信号(例如,读取传递电压)给耦合到串的未选择的存储器单元的字线,所述传递信号足以将所述未选择的存储器单元置于导电状态,而与所述未选择的存储器单元的阈值电压无关。可感测对应于正被读取及/或验证的选定存储器单元的位线,以确定所述选定存储器单元是否响应于施加到所述选定字线的特定感测电压而导电。例如,可通过位线电流达到与特定状态相关联的特定参考电流时的字线电压而确定选定存储器单元的状态。
所属领域的一般技术人员应明白,在对NAND串中的选定存储器单元执行的感测操作中,所述串的未选择的存储器单元经偏压以致处于导电状态中。在此感测操作中,可基于对应于所述串的位线上所感测的电流及/或电压而确定所述选定存储器单元的状态。例如,可基于所述位线电流在给定时间周期中改变特定量还是达到特定电平来确定所述选定存储器单元的状态。
当所述选定存储器单元处于导电状态中时,电流在所述串的一端处的源极线接触点与所述串的另一端处的位线接触点之间流动。就这点而论,通过所述串中的其它存储器单元、存储器单元堆栈之间的扩散区域及选择晶体管中的各者载送与感测所述选定存储器单元相关联的电流。
图2说明根据本发明的一项或一项以上实施例的存储器架构的框图。图2的实施例说明包含在块1(203-1)中的若干页225-1、225-2、...、225-P。图2还说明若干块203-1、203-2、...、203-Q。根据图2中说明的实施例,块203-1、203-2、...、203-Q一起包含在平面201中。实施例并不限于包含一个平面的存储器装置,这是因为存储器装置可包含一个平面或一个以上平面。图2中仅说明一个平面201以免混淆本发明的教示。
作为一个实例,2GB存储器装置的每一页可包含2112个数据字节、每一块可包含64页,且每一平面可包含2048个块。SLC装置的每一存储器单元存储一位。MLC装置的每一存储器单元可存储多个位(例如,每一存储器单元存储2个位)。在二进制系统中,“位”表示一个数据单位。因为实施例并不限于二进制系统,所以最小数据元素在本文可被称为“单位”。
平面201经展示在236及238处与寄存器230双向通信。所属领域的一般技术人员应明白,在编程操作期间在236处可将数据从寄存器230传输到存储器平面201。还在读取操作期间将数据从存储器平面201传输到寄存器230。在234处寄存器230可输出数据到输入/输出(I/O)电路(例如,图6中的660),且在232处可接收来自I/O电路的数据。在本发明的一些实施例中,可在不输出软数据的情况下将硬数据输出到I/O电路,然而实施例并无如此限制。例如,一些实施例可包含输出硬数据及软数据(例如,随硬数据改变软数据输出量)。寄存器230可通过若干数据循环与I/O电路传送数据。例如,数据页(例如,2千字节(kB)的数据)可通过若干1字节数据循环加载到寄存器230中。实施例并不限于包含2kB页大小的存储器装置。其它页大小(例如,4kB、8kB等等)可与本发明的实施例一起使用。读者应明白,可将数据的部分页传送到寄存器230及/或从寄存器230传送数据的一部分页。
虽然图2仅说明与平面201相关联的一个寄存器230,但是实施例并无此限制。在一些实施例中,平面201可包含一个以上寄存器,例如数据寄存器及高速缓冲寄存器。数据寄存器可以类似于寄存器230的方式操作,如上所述,相似之处在于所述数据寄存器可传输数据到存储器平面201并从存储器平面201接收数据。高速缓冲寄存器可以类似于寄存器230的方式操作,如上所述,相似之处在于所述高速缓冲寄存器可通过若干数据循环(例如,数据输入循环或数据输出循环)传送数据到I/O电路及/或从I/O电路传送数据。在一些实施例中,寄存器230可包含若干锁存器,其中锁存器可存储一个或一个以上数据单位。
对于包含数据寄存器及高速缓冲寄存器两者的实施例,在非快取操作期间,所述数据寄存器及所述高速缓冲寄存器可一起用作单一寄存器,例如,用作寄存器230。在快取操作期间,数据寄存器及高速缓冲寄存器可分别在管线工艺中操作。例如,在编程操作期间,来自I/O电路(例如,来自主机(例如,来自与所述主机相关联的处理器))的数据可通过(例如)若干串行时钟数据循环加载到所述高速缓冲寄存器中,且接着从所述高速缓冲寄存器传输到所述数据寄存器。在数据被传输到所述数据寄存器后,所述数据寄存器的内容可被编程到存储器平面201中。在实例读取操作中,可将数据(例如,硬数据及软数据)从存储器平面201读取到数据寄存器中。在另一实例读取操作中,可从存储器平面201传输硬数据而不传输软数据到所述数据寄存器中。无论所述数据寄存器加载硬数据还是硬数据与软数据,所述数据寄存器中的数据可被传输到所述高速缓冲寄存器。无论所述高速缓冲寄存器加载硬数据还是硬数据与软数据,根据本发明,仅硬数据或硬数据与软数据可被输出到I/O电路。与根据一些先前方法输出硬数据与软数据到所述I/O电路相比,这些实施例可为有益的,因为可通过在不需要或期望软数据(或并非太多软数据)时减小I/O流量来改进读取带宽。例如,输出硬数据而不输出软数据可使I/O流量减小65%。
图3说明根据本发明的一项或一项以上实施例的存储器装置的一部分的示意图。所述存储器装置的部分降低了详细程度以促进对本发明的实施例的解释。就此点而论,存储器装置的一部分可包含图3中未说明的额外组件。
图3中说明的存储器装置的部分可包含存储器阵列300(例如,类似于图1中说明的存储器阵列100)及统称为控制电路(例如,类似于图6中说明的控制电路670)的额外组件。存储器阵列300可表示较大存储器阵列的一部分(例如,块)。例如,所述较大存储器阵列的若干部分可共享行解码器344,且所述较大存储器阵列的若干部分可共享列解码器346,然而实施例并无此限制。虽然阵列300表示较大阵列的一部分,但是为便于注释,所述较大阵列在本文被称为阵列300。
所述控制电路可包含耦合到存储器阵列300的行解码器344及列解码器346。例如,行解码器344及/或列解码器346可为多路复用器及/或多路分用器。行解码器344可耦合到存储器阵列300的若干存取线,且列解码器346可耦合到存储器阵列300的若干数据线。行解码器344可选择特定存取线且所述列解码器可选择特定数据线以促进选择耦合到所述特定存取线及所述特定数据线中的各者的特定存储器单元,以编程及/或感测所述存储器单元。对于其中存储器阵列300是NAND阵列的实施例,每次可编程及/或感测阵列300内的存储器单元的一页,如本文所述,例如,可一起编程及/或感测耦合到所述特定存取线的若干存储器单元。然而,在本文可关于单一存储器单元描述感测操作以促进对本发明的理解。
所述控制电路可包含感测信号产生器342(例如,电压斜坡产生器、电流斜坡产生器等等)。所述感测信号产生器可具有到行解码器344的输出以(例如)经由耦合到选定存储器单元的控制栅极的存取线施加感测信号到选定存储器单元的控制栅极。在施加所述感测信号到选定存储器单元的控制栅极时,所述感测信号产生器可具有到计数器348的输出以提供计数(例如,n单位值)。关于所述计数的指定符“m”、“n”及“p”的使用与关于所述图式的指定符“M”、“N”、“P”及“Q”无关。通过这些指定符表示的数字可相同或不同。
感测信号产生器342可为斜坡感测信号产生器,例如可根据线性斜率使输出(例如,电压)的量值在一段时间中从开始量值增加到终止量值的斜坡感测信号产生器。开始量值及终止量值可经选择以涵盖阵列300中的存储器单元可被编程于此的阈值电压的范围(例如,0.5伏特到4.5伏特)。例如,与使用多个离散感测信号(例如,离散电压)相比,以此方式,所述输出的量值可提供用单一输入感测选定存储器单元的任何编程状态的能力,以确定所述选定存储器单元的状态。斜坡周期可经选择以平衡有效感测速度与阈值电压(Vt)的精确检测。在一项或一项以上实施例中,所述周期可小于20微秒。
在一项或一项以上实施例中,感测信号产生器342可提供输出给计数器348以开始计数。在施加所述感测信号到所述选定存储器单元的控制栅极时,计数器348可开始计数并在特定值范围内计数。所述计数器可开始于第一特定值并计数到第二特定值(例如,从00h到FFh(0到255))。在一项或一项以上实施例中,计数器348在固定时钟循环下在所述特定范围内递增。所述计数可包括n单位值。在一些实施例中,计数器348可为二进制计数器,且所述计数可为n位二进制值。例如,如果所述计数等于十进制值251,且计数器348可为二进制计数器,那么所述计数可包括n位值,例如8位值,在二进制中等于11111011。实施例并不限于用于计数的特定单位数目。
所述计数可包含比用以表示所述选定存储器单元的数据状态的单位更多的单位。例如,如果所述选定存储器单元是4位存储器单元,那么可以4单位(例如,4位)的二进制计数(例如1011)来表示不同数据状态的组合。然而,如所述,所述计数包含比用以表示所述选定存储器单元的数据状态的单位更多的单位。因此,例如4位存储器单元,所述计数可包含至少5个单位(例如,位)。即,所述计数包含比用以表示所述存储器单元的数据状态的单位数目更多的单位。标称表示所述存储器单元的数据状态的计数的单位被称为硬数据。例如,5位计数10101在一些情况中可被确定为对应于数据状态1011,但是所述5位计数标称表示数据状态1010(例如,所述5位计数的四个最高有效位)。所述计数的剩余单位可被称为软数据,但是所述计数可包含并非硬数据也非软数据的额外单位(例如,虚设单位)。然而,为便于注释,这些额外单位并未包含在如本文所述的n单位计数的论述中。从注释上而言,所述计数是包含m个单位的标称硬数据及p个单位的软数据的n单位计数,其中m+p=n且其中m及p中的各者小于n。在用于4位存储器单元的8位计数的实例中,所述计数包含8个总位数,其中标称硬数据4个位(标称表示所述存储器单元的数据状态)且软数据4个位,例如,n等于8,m等于4且p等于4。
2位存储器单元可具有可能数据状态00、01、10及11。可用斜坡感测信号及经配置以提供不具有软数据的计数(例如,单位数目等于所述存储器单元的数据状态中的单位数目的计数)的计数器来感测所述2位存储器单元,在此实例中所述计数为2个位。因此,随着所述斜坡感测信号施加到所述存储器单元的控制栅极,所述计数器可在固定时钟循环下计数00、01、10、11。然而,如本文所述,提供允许软数据的计数可有利于感测存储器单元,这是因为所述软数据可用以考虑存储器单元的Vt范围的变动(例如,对应于特定数据状态的存储器单元的电荷存储节点上存储的电荷量的范围的变动)。根据本发明的一项或一项以上实施例,计数器348可递增使得所述计数在每一数据状态之间改变一个以上增量。在2位存储器单元的实例中,可使用4位计数,使得可在所述感测信号从对应于数据状态00的值斜升到对应于数据状态01的值(例如,4位计数的两个最高有效位)时对计数0000、0001、0010、0011、0100计数。然而,如本文所述,特别是关于修整器354,本发明的实施例并不限于用计数的最高有效位表示硬数据。而且,实施例并不限于计数与相关联于数据状态的值之间的任何特定对应。
软数据(例如,计数的额外单位)可提供关于所述存储器单元中存储的电荷量的更详细信息。例如,如果所述2位存储器单元被编程为目标数据状态01、如果4位计数0100指示“确切”数据状态01,且如果由于所述存储器单元至少部分响应于施加到其控制栅极的斜坡感测信号而开始导电而锁存所述计数,那么经锁存的4位计数0011可指示所述存储器单元具有的电荷稍微小于对应于数据状态01的目标量,且经锁存的4位计数0101可指示存储器单元具有的电荷稍微大于对应于数据状态01的目标量。用于特定存储器单元或在若干存储器单元之上累积的软数据可用以调整感测操作,以针对对应数据状态考虑存储器单元中存储的电荷量的改变,以改进后续感测操作的精确度。例如,错误校正码(ECC)可与所述软数据一起使用以校正可能归因于一个或一个以上存储器单元中存储的电荷量的变动而不精确的从感测操作接收的数据。
归因于若干机制,存储器单元的Vt可随时间改变(例如,偏移)。例如,所述存储器单元的电荷存储节点(例如,浮动栅极)可随时间损耗电荷。即,可从所述电荷存储节点泄漏电荷。此电荷损耗可导致所述存储器单元的Vt发生改变(例如,降低)。此外,由于所述存储器单元随时间经历编程及/或感测操作,编程干扰及/或读取干扰机制可导致所述存储器单元的Vt发生改变(例如,增加)。所属领域的一般技术人员应明白,其它机制也可导致所述存储器单元的Vt随时间改变。
在一些实例中,此Vt改变可变更所述存储器单元的状态。例如,如果所述存储器单元被编程为目标状态(例如,数据状态01),那么电荷损耗可导致所述存储器单元的Vt降低到小于所述目标状态的电平,或可能降低到较低数据状态(例如,数据状态00)内的电平。因此,此Vt改变可产生对所述存储器单元执行的感测操作期间感测的错误数据。
计数器348可具有到逻辑352的输出。例如,逻辑352可为组合逻辑块(例如,组合逻辑),包含若干逻辑门。在一项或一项以上实施例中,逻辑352可包含约200个门。逻辑352可经配置以将通过计数器348提供的计数从第一量化n转换为第二量化m。例如,逻辑352可经配置以将计数从n单位值转换为m单位值,其中所述m单位值可包括仅所述硬数据,且其中m小于n。对于其中计数器348是二进制计数器的那些实施例,所述n单位值可为n位二进制值,且逻辑352可经配置以将所述n位二进制值转换为m位二进制值,所述m位二进制值可仅对应于(例如)硬数据。例如,8位计数10011110可通过逻辑352转换为4位硬数据值1010。在计数通过计数器348提供给逻辑352时,逻辑352可以“实时处理”方式连续转换计数,使得当感测电路351检测到所述选定存储器单元导电时,锁存器353可锁存所转换的值。如本文所述,可选择性地实现逻辑352的此转换功能,使得逻辑352可将计数转换为对应的硬数据而非软数据,或将计数的全部n个单位传递给锁存器353。在一些实施例中,锁存器353可包含在寄存器(例如,图2中说明的寄存器230)中。
逻辑352可包含经配置以调整所述第一量化(例如,所述n单位计数)与所述第二量化(例如,m个单位的硬数据)之间的转换的一个或一个以上修整器354。例如,可通过用户设定或通过控制电路自动设定修整器354以调整所述计数与所述硬数据之间的转换。n单位计数的范围可被转换为特定m单位硬数据状态。可通过修整器354调整每一范围,包含用于每一对应硬数据状态的界限(例如,对应于特定硬数据状态的计数的最低n单位值)、所述范围的宽度(例如,属于所述范围的若干不同n单位计数)及/或所述范围的端点(例如,定义所述范围的端点的用数字表示的第一n单位计数及用数字表示的最后n单位计数)。例如,2位数据状态01可对应于从0011到0110的4位计数的范围,其中可通过修整器354调整(例如,设定)所述范围的宽度及所述端点。可根据n单位计数内的p个单位的软数据调整n单位计数与m个单位的硬数据之间的转换。
因为软数据可指示Vt在Vt分布内的位置及/或Vt是否对应于目标状态的机率,所以可使用软数据来追踪及/或补偿Vt改变。例如,与在使用未经调整的计数或根据一些先前方法调整的计数读取硬数据的情况下相比,如果基于软数据使用在计数与硬数据状态之间经调整(例如,经修整的)转换来读取硬数据,那么可校正从读取操作获得的硬数据的更多位。此外,可长时间周期(例如,更多编程及擦除循环)校正使用经修整的转换所读取的硬数据。即,可经过长时间周期(例如,更多编程及擦除循环)直到归因于额外Vt偏移而需要再次修整已修整的转换。
控制电路可经配置以存储软数据。例如,控制电路可包含存储软数据的存储器(例如,DRAM(未明确说明))。所述存储器可专门用以存储软数据,或所述存储器可存储额外数据以及软数据。可至少部分基于所存储的软数据来调整计数与输出数据(例如,硬数据)之间的转换的后续(例如,将来)调整。
逻辑352可包含选择性地启用逻辑352的输入356。当启用逻辑352时,逻辑352可起作用以将计数从n单位数据量化转换为m单位数据量化(例如,仅对应于硬数据,如本文所述)。当未启用逻辑352时,可将计数(例如,包含硬数据及软数据)输出到锁存器353。逻辑352可将计数从n单位数据量化转换为多个数据量化级中的一者(例如,从m到n的数据量化级)。可通过(例如)用户选择或通过控制电路自动选择所述多个级中的一者。在一些实施例中,可基于存储器装置的老化度选择所述多个级中的一者。例如,可在存储器装置的寿命的早期在ECC变得更为必要之前启用逻辑352。例如,可参考存储器装置的编程-擦除循环的数目来确定所述存储器装置的老化度,其中数目越大指示老化度越老。应明白,随着存储器装置老化,用于各种状态的Vt可开始偏移。随着这些偏移变得更为显著,来自计数的额外信息(例如,软数据)对所述存储器装置校正Vt偏移可能更为有用,且因此可选择性地停用逻辑352。如本文所述,可通过命令(例如,用户命令及/或来自控制电路的命令)选择性地启用及/或停用逻辑352。
虽然感测电路351经说明与列解码器346分开,但是在一项或一项以上实施例中,感测电路351可并有列解码器346。同样地,锁存器353及/或包含锁存器353的寄存器可并有感测电路351及/或列解码器346。术语“感测电路”在本文通常用以指列解码器346、感测电路351、寄存器(例如,图2中说明的寄存器230)及/或锁存器353中的一者或一者以上。在一些实施例中,感测电路351可包含一个或一个以上感测放大器。当感测电路351(例如,感测放大器)跳脱时,其可指示选定存储器单元已通过导电而对来自斜坡感测信号产生器的输入作出反应(例如,指示已感测所述选定存储器单元的状态)。
感测电路351可输出信号到锁存器353以导致所述锁存器锁存数据量化,例如当未通过启用输入356启用逻辑352时锁存从计数器348提供的数据量化(例如,n单位计数),或当通过启用输入356选择性地启用逻辑352时锁存来自逻辑352的特定m单位数据量化(例如,仅硬数据)。锁存器353可包含若干个别数据锁存器,其中所述个别数据锁存器中的各者可存储一个数据单位(例如,位)。在一项或一项以上实施例中,锁存器353可包含对应于n单位计数的至少n个锁存器。锁存器353可在通过启用输入356选择性地启用逻辑352时输出硬数据之前,至少部分响应于导致选定存储器单元导电的斜坡感测信号而锁存来自逻辑352的m单位值。锁存器353可锁存从逻辑352提供的数据量化(例如,所述数据量化是n单位量化、m单位量化还是一些其它特定量化)。
根据本发明,感测电路351可至少部分响应于导致选定存储器单元导电的斜坡感测信号而产生特定数据量化(例如,仅硬数据、n单位计数或包含一些软数据但并不包含所述软数据的全部p个单位的m单位数据量化)。在一项或一项以上实施例中,所述感测电路可经配置以从n个锁存器输出m个单位的硬数据。输出334可类似于图2中说明的输出234及/或类似于图6中说明的I/O电路660及/或I/O连接662。
图4说明根据本发明的一项或一项以上实施例的存储器装置的一部分的示意图。所述存储器装置的部分降低了详细程度以促进对本发明的实施例的解释。就此点而论,存储器装置的一部分可包含图4中未说明的额外组件。
图4中说明的存储器装置的部分可包含类似于图3中说明的组件的若干组件。例如,存储器阵列400、行解码器444、列解码器446、感测电路451、锁存器453、输出434、斜坡感测信号产生器442、计数器448、逻辑452、修整器454及启用输入456可分别类似于图3中说明的存储器阵列300、行解码器344、列解码器346、感测电路351、锁存器353、输出334、斜坡感测信号产生器342、计数器348、逻辑352、修整器354及启用输入356。因此,关于图4,将主要描述连接性与功能性方面的差异。
斜坡感测信号产生器442可具有到行解码器444(且因此例如经由若干存取线到其中存储器单元的控制栅极)及到计数器448的输出。计数器448可具有到感测电路(例如,锁存器453)的输出及来自逻辑452的输入,与图3相对比,其中计数器348具有到逻辑352的输出。计数器448可经配置以在施加斜坡感测信号到存储器单元阵列400内的选定存储器单元的控制栅极时提供第一数据量化(例如,n单位计数)。
逻辑452(例如,状态机)可经配置以控制通过计数器448提供的计数,使得所述计数可提供特定数据量化,例如硬数据及全部软数据、硬数据及一些软数据,或硬数据而不具有软数据。例如,计数器448可为二进制计数器,且逻辑452可(例如)选择性地控制计数器448以使计数对应于受逻辑452控制的硬数据状态以二进制增量递增。更特定来说,如上文关于计数器348所述,计数器448可经配置以提供n单位计数,然而,逻辑452可经配置以控制计数,使得所述计数以对应于硬数据状态的m单位值递增,因此在启用时,至少部分响应于导致选定存储器单元导电的斜坡感测信号而从计数器448输出m个单位的硬数据到锁存器453。例如,可控制计数使得所述计数从00000000递增到00010000,从00010000递增到00100000,以此类推。逻辑452可控制计数器448使得计数器448仅输出m个最高有效位(MSB),例如,在启用时从所述计数器输出到锁存器453的经修整的MSB。例如,计数器448与锁存器453之间的数据路径可致使计数器448的输出以所述MSB串行开始,且因此逻辑452可在m个位后停止来自计数器448的输出。逻辑452可包含经配置以调整增量(例如,二进制增量)及如本文所述的硬数据状态的一个或一个以上修整器454。例如,修整器454可调整计数的改变(例如,增量),使得数据状态之间存在不对称(例如,使得不同的硬数据状态对应于不同的相对增量)。因此,本发明的一项或一项以上实施例可包含递减计数器(未明确说明)以响应于负Vt偏移负向调整计数。然而,实施例并无此限制,这是因为逻辑452可在不使用递减计数器的情况下负向调整计数。可使用修整器454(例如,响应于如本文所述的不同硬数据状态的不同Vt偏移)进一步调整不对称对应。逻辑452可包含启用输入456,用以选择性地启用逻辑452以控制如本文所述的计数。
虽然感测电路451经说明与列解码器446分开,但是在一项或一项以上实施例中,感测电路451可并有列解码器446。同样地,锁存器453可并有感测电路451、寄存器及/或列解码器446。术语“感测电路”在本文通常用以指列解码器446、感测电路451及/或锁存器453中的一者或一者以上。所述感测电路可经配置以至少部分响应于导致选定存储器单元导电的斜坡感测信号而输出(例如,选择性地输出)受控制的计数。例如,感测电路451可通过输出434输出来自锁存器453的计数。锁存器453可包含至少n个个别锁存器,每一锁存器能够存储一个数据单位。所述感测电路可经配置以输出(例如)m个硬数据单位而不输出软数据,例如,其中逻辑452至少部分响应于导致选定存储器单元导电的斜坡感测信号而控制计数器448以m单位值递增并输出m单位值到锁存器453。
图5说明根据本发明的一项或一项以上实施例的存储器装置的一部分的示意图。详细程度减少地说明所述存储器装置的部分以促进对本发明的实施例的解释。就此点而论,存储器装置的一部分可包含图5中未说明的额外组件。
图5中说明的存储器装置的部分可包含类似于图3中说明的组件的若干组件。例如,存储器阵列500、行解码器544、列解码器546、感测电路551、锁存器553、输出534、斜坡感测信号产生器542、计数器548、逻辑552、修整器554及启用输入556可分别类似于图3中说明的存储器阵列300、行解码器344、列解码器346、感测电路351、锁存器353、输出334、斜坡感测信号产生器342、计数器348、逻辑352、修整器354及启用输入356。因此,关于图5,将主要描述连接性与功能性方面的差异。
所述斜坡感测信号产生器可具有到行解码器544(且因此例如经由若干存取线到其中存储器单元的控制栅极)及到计数器548的输出。计数器548可具有到感测电路(例如,锁存器553)的输出。计数器548可经配置以在施加斜坡感测信号到存储器单元阵列500内的选定存储器单元的控制栅极时提供第一数据量化(例如,n单位计数)。所述感测电路(例如,锁存器553)可具有到逻辑552的输出,例如,与图3相对比,其中逻辑352从计数器348接收输入并具有到锁存器353的输出。所述感测电路可经配置以至少部分响应于导致选定存储器单元导电的斜坡感测信号而输出计数到逻辑552。
虽然感测电路551经说明与列解码器546分开,但是在一项或一项以上实施例中,感测电路551可并有列解码器546。同样地,锁存器553可并有感测电路551及/或列解码器546。术语“感测电路”在本文通常用以指列解码器546、感测电路551及/或锁存器553中的一者或一者以上。
逻辑552(例如包含组合逻辑的组合逻辑块)可经配置以(例如,选择性地)将计数从第一数据量化(例如,n单位计数)转换为第二数据量化(例如,m个单位的硬数据)。例如,所述计数可为包含p个单位的软数据的n单位值。逻辑552可经配置以将所述n单位值转换为包括所述硬数据的m单位值,其中m及p各自小于n。锁存器553可包含经配置以存储来自计数器548的n单位值的至少n个锁存器。如本文所述,逻辑552可包含经配置以调整所述第一量化与所述第二量化之间的转换的一个或一个以上修整器554。例如,逻辑552可经配置以根据至少n个锁存器553中存储的p个单位的软数据而使用一个或一个以上修整器554调整所述计数与所述硬数据之间的转换。逻辑552可在无斜坡感测信号再次输出到选定存储器单元的控制栅极的情况下将计数(或其它数据量化)重新转换为对应于已调整的转换的硬数据(或其它数据量化)。这些实施例可在实际上未再次存取存储器单元的情况下提供可减小所述存储器单元上的磨损的快速“重新读取”并提供更快速输出。逻辑552可包含启用输入556以选择性地启用逻辑552以转换如本文所述的计数。
图6说明具有根据本发明的一项或一项以上实施例操作的存储器装置606的电子存储器系统602的框图。存储器系统602包含耦合到存储器装置606的主机604,例如,处理器、包含一个或一个以上处理器的计算装置、专用集成电路(ASIC)等等。存储器装置606包含存储器阵列600。存储器阵列600可类似于先前结合图1描述的存储器阵列100。虽然图6中展示一个存储器阵列600,但是本发明的实施例并无此限制(例如,存储器装置606可包含一个以上存储器阵列600)。
存储器装置606包含存储器单元阵列600,如本文先前所述,存储器单元阵列600可为具有NAND架构的浮动栅极快闪存储器单元。控制电路670包含地址电路640以锁存经由I/O连接662通过I/O电路660提供的地址信号。地址信号通过行解码器644及列解码器646接收并解码以存取存储器阵列600。根据本发明,所属领域的技术人员应明白,地址输入连接的数目取决于存储器阵列600的密度及架构,且应明白地址数目随着存储器单元的数目增加及存储器块及阵列的数目增加而增加。
存储器装置606包含耦合到存储器阵列600的控制电路670。控制电路670可经配置以从存储器阵列600施加斜坡感测信号到选定存储器单元的控制栅极并在施加所述斜坡感测信号到所述选定存储器单元的控制栅极时提供计数。控制电路670可经配置以将计数转换为特定数据量化(例如,m个单位的硬数据),及/或控制所述计数使得所述计数提供特定数据量化(例如,m个单位的软硬数据)。控制电路670可经配置以例如通过I/O电路660输出所述特定数据量化。
控制电路670可使用在此实施例中可为读取/锁存电路650的感测电路通过存储器阵列的感测电压及/或电流变化来感测存储器阵列600中的数据。读取/锁存电路650可从存储器阵列600读取并锁存页(例如,行)数据。包含I/O电路660以经由I/O连接662与主机604双向数据通信。包含写入电路655以将数据写入到存储器阵列600。
控制电路670解码通过控制连接664从主机604提供的信号。这些信号可包含用以控制对存储器阵列600的操作(如本文所述,包含数据感测、数据写入及数据擦除操作)的芯片信号、写入启用信号及地址锁存信号。在一项或一项以上实施例中,控制电路670负责执行来自主机604的指令以执行根据本发明的实施例的操作。控制电路670可为状态机、序列发生器或一些其它类型的控制器。所属领域的技术人员应明白,可提供额外电路及控制信号,且应明白已减少图6的存储器装置细节以便于说明。
结论
本发明包含用于从存储器装置及系统输出数据特定数据量化的方法、装置及系统。输出数据特定数据量化可包含启用多个不同的数据量化中的特定者。接着可输出所述多个数据量化中的所述特定者。
虽然本文中已说明并描述特定实施例,但是所属领域的一般技术人员应明白,打算达成相同结果的布置可替代展示的特定实施例。本发明意欲涵盖本发明的若干实施例的改编或变动。应理解上述描述是以阐释性方式而非限制性方式完成。所属领域的一般技术人员在回顾上述描述后应明白上述实施例的组合及本文未明确描述的其它实施例。本发明的若干实施例的范围包含其中使用上述结构及方法的其它应用。因此,应参考所附权利要求书以及对命名这些权利要求的等效物的全范围确定本发明的若干实施例的范围。
在前述具体实施方式中,为简化本发明的目的使一些特征一起分组在单一实施例中。本发明的此方法不应被解释为反映本发明的所揭示的实施例必须使用比每一权利要求中明确引用的特征更多的特征的意图。相反,如下列权利要求所反映,本发明标的依赖的特征小于单一揭示的实施例的全部特征。因此特此将下列权利要求并入“具体实施方式”中,其中每一权利要求独立地作为单独的实施例。
程序列表
以下是呈寄存器传送语言(RTL)的程序列表的实例,所述程序列表使用8位计数对3位存储器单元设计调整第一数据量化与第二数据量化之间的转换(其中所述第一量化是8位计数且所述第二量化是3位量化)。
Claims (28)
1.一种用于从存储器(100,300,400,500,600)输出特定数据量化的方法,其包括:
启用多个不同数据量化中的特定者;以及
输出所述特定数据量化,其中所述多个不同数据量化包含n单位量化及m单位量化,其中n大于m,其中所述n单位量化代表包括m单位硬数据和p单位软数据的n单位数据。
2.根据权利要求1所述的方法,其中所述方法包含输出所述m单位量化,其中所述m单位量化包括硬数据。
3.一种存储器装置(606),其包括:
存储器单元阵列(100,300,400,500,600);以及
控制电路(670),其耦合到所述阵列(100,300,400,500,600)且经配置以:
施加感测信号到选定存储器单元(111-1,…,111-N);
在所述感测信号被施加到所述选定存储器单元(111-1,…,111-N)时,提供计数,其中所述计数包括n单位值,所述n单位值代表m单位硬数据和p单位软数据,其中m及p小于n;
将所述计数转换为特定数据量化,或控制所述计数使得所述计数对应于所述特定数据量化,其中,所述特定数据量化包括代表所述硬数据的m单位值;以及
输出所述特定数据量化。
4.根据权利要求3所述的存储器装置(606),其中所述控制电路(670)经配置以至少部分响应于所述感测信号导致所述选定存储器单元导电而输出所述特定数据量化。
5.根据权利要求3所述的存储器装置(606),其中m单位值表示所述选定存储器单元(111-1,…,111-N)的硬数据状态。
6.根据权利要求3所述的存储器装置(606),其中对于m单位值,n单位值的范围不对称。
7.根据权利要求3所述的存储器装置(606),其中所述控制电路(670)经配置以:
选择性地将所述计数转换为所述特定数据量化;以及
输出所述特定数据量化或输出所述计数。
8.根据权利要求3所述的存储器装置(606),其中所述控制电路(670)经进一步配置以调整所述计数与所述特定数据量化之间的所述转换。
9.根据权利要求3所述的存储器装置(606),其中所述控制电路(670)包含耦合到斜坡感测信号产生器(342,442,542)的二进制计数器(348,448,548),其中所述二进制计数器(348,448,548)经配置以在固定时钟循环下对应于所述斜坡感测信号的量值的增加而递增地计数。
10.一种存储器装置(606),其包括:
存储器单元阵列(100,300,600);
感测信号产生器(342);
计数器(348),其经配置以在感测信号被输出到所述存储器单元阵列(100,300,600)内的选定存储器单元(111-1,…,111-N)时提供计数,其中所述计数代表硬数据和软数据,所述硬数据对应于确定所述选定存储器单元所在的数据状态,所述软数据指示所述选定存储器单元的阈值电压是否对应所述数据状态的可能性;
逻辑(352),其经配置以将所述计数转换为特定数据量化;以及
感测电路(351,353,650),其经配置以至少部分响应于所述感测信号导致所述选定存储器单元(111-1,…,111-N)导电而输出所述特定数据量化。
11.根据权利要求10所述的存储器装置(606),其中所述感测信号产生器(342)提供输出给所述计数器(348)以开始所述计数,且所述感测信号产生器(342)包括电压斜坡产生器。
12.根据权利要求10所述的存储器装置(606),其中所述逻辑(352)包含选择性地启用所述逻辑(352)的输入(356)。
13.根据权利要求10到12中任一权利要求所述的存储器装置(606),其中所述计数包括n单位值,且所述逻辑(352)经配置以将所述计数从所述n单位值转换为包括硬数据的m单位值,其中m小于n。
14.根据权利要求13所述的存储器装置(606),其中所述感测电路(351,353,650)包含至少n个锁存器(353),且其中所述感测电路(351,353,650)经配置以响应于所述感测信号导致所述选定存储器单元(111-1,…,111-N)导电而输出所述m单位值。
15.根据权利要求14所述的存储器装置(606),其中所述逻辑(352)包含经配置以调整所述计数与所述硬数据之间的所述转换的修整器(354)。
16.一种存储器装置(606),其包括:
存储器单元阵列(100,400,600);
感测信号产生器(442);
计数器(448),其经配置以在感测信号被输出到所述存储器单元阵列(100,400,600)内的选定存储器单元(111-1,…,111-N)时提供计数;
逻辑(452),其经配置以控制所述计数使得所述计数提供m位数据量化或n位数据量化,其中m小于n;以及
感测电路(451,650),其包含至少n个锁存器,且所述感测电路经配置以至少部分响应于所述感测信号导致所述选定存储器单元导电而输出数目n个位或数目m个位。
17.根据权利要求16所述的存储器装置(606),其中所述逻辑(452)包含经配置以调整所述计数的递增及递减中的一者或一者以上的修整器(454)。
18.根据权利要求16所述的存储器装置(606),其中所述逻辑(452)包含选择性地启用所述逻辑(452)的输入(456)。
19.根据权利要求16到18中任一权利要求所述的存储器装置(606),其进一步包含经配置而以二进制增量递减所述计数的二进制递减计数器。
20.根据权利要求16所述的存储器装置(606),其中所述计数器(448)包含经配置而以二进制增量递减所述计数的二进制递减计数器。
21.一种存储器装置(606),其包括:
存储器单元阵列(100,500,600);
感测信号产生器(542);
计数器(548),其经配置以在斜坡感测信号被输出到所述存储器单元阵列(100,500,600)内的选定存储器单元(111-1,…,111-N)时提供计数,所述计数包括n单位值,所述n单位值包含p单位软数据;
感测电路(551,650),其经配置以至少部分响应于所述感测信号导致所述选定存储器单元(111-1,…,111-N)导电而输出所述计数;以及
逻辑(552),其经配置以将所述n单位值转换为包括硬数据的m单位值并输出特定数据量化,其中m及p各自小于n,其中,所述特定数据量化包括代表所述硬数据的m单位值。
22.根据权利要求21所述的存储器装置(606),其中:
所述感测电路(551,650)包含经配置以存储所述n单位值的至少n个锁存器(553);以及
所述逻辑(552)包含经配置以调整所述计数与所述硬数据之间的所述转换的修整器(554)。
23.根据权利要求22所述的存储器装置(606),其中所述逻辑经配置以:
根据所述至少n个锁存器(553)中存储的所述p单位软数据,使用所述修整器(554)来调整所述计数与所述硬数据之间的所述转换;以及
在无所述感测信号再次输出到所述选定存储器单元(111-1,…,111-N)的情况下将所述计数重新转换为对应于所述已调整的转换的硬数据。
24.根据权利要求21所述的存储器装置(606),其中所述逻辑(552)包括组合逻辑,且其中所述组合逻辑包含选择性地启用所述组合逻辑的输入(556)。
25.一种用于输出特定数据量化的方法,其包括:
施加感测信号到选定存储器单元(111-1,…,111-N);
在所述感测信号被施加到所述选定存储器单元(111-1,…,111-N)时,提供计数,其中所述计数代表硬数据和软数据,所述硬数据对应于确定所述选定存储器单元所在的数据状态,所述软数据指示所述选定存储器单元的阈值电压Vt在表示所述数据状态的Vt分布中的位置;
选择多个数据量化级之一;
将所述计数转换为所述多个数据量化级中的所述一者,或控制所述计数使得所述计数提供所述多个数据量化级中的所述一者;及
输出所述多个数据量化级中的所述一者。
26.根据权利要求25所述的方法,其中提供所述计数包含提供n单位计数,其中m单位值包括所述选定存储器单元(111-1,…,111-N)中所存储的硬数据,其中m小于n,且其中所述多个数据量化级包含从m到n的数据量化级。
27.根据权利要求25所述的方法,其中选择所述多个数据量化级中的所述一者是由用户执行。
28.根据权利要求25所述的方法,其中基于包含所述选定存储器单元(111-1,…,111-N)的存储器装置(606)的参考所述存储器装置(606)的编程-擦除循环的数目的老化度而由控制电路(670)执行选择所述多个数据量化级中的所述一者。
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