CN104040715B - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN104040715B
CN104040715B CN201280066705.2A CN201280066705A CN104040715B CN 104040715 B CN104040715 B CN 104040715B CN 201280066705 A CN201280066705 A CN 201280066705A CN 104040715 B CN104040715 B CN 104040715B
Authority
CN
China
Prior art keywords
conductive
fixed
conductive pattern
dielectric substrate
pin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201280066705.2A
Other languages
English (en)
Other versions
CN104040715A (zh
Inventor
堀尾真史
福田恭平
堀元人
池田良成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN104040715A publication Critical patent/CN104040715A/zh
Application granted granted Critical
Publication of CN104040715B publication Critical patent/CN104040715B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385Assembly of a plurality of insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074Stacked arrangements of non-apertured devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334Auxiliary members in encapsulations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • H01L23/49844Geometry or layout for devices being provided for in H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1203Rectifying Diode
    • H01L2924/12032Schottky diode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1203Rectifying Diode
    • H01L2924/12036PN diode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13062Junction field-effect transistor [JFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30107Inductance

Abstract

本发明提供一种半导体器件。在带有导电图案的绝缘衬底(1)上配置有半导体芯片(9~12),夹着半导体芯片(9~12)在带有导电图案的绝缘衬底(1)的上方配置有带有金属引脚的印刷电路板(13),在带有导电图案的绝缘衬底(1)固定有多个外部引出端子(21、22、23),多个外部引出端子(21、22)相邻平行配置。此外,在带有金属引脚的印刷电路板(13)的正面和背面彼此相对地形成的金属箔(15、16)配置在半导体芯片(9~12)的上方。

Description

半导体器件
技术领域
本发明涉及半导体模块等半导体器件。
背景技术
用图16的主要部分截面图说明现有的半导体器件。图16的半导体器件列举了2in1的半导体模块500的例子。图中,101是散热用的金属底板(base plate)。102是搭载于金属底板101之上并用焊料103接合的带有导电图案的绝缘衬底(陶瓷绝缘衬底)。该带有导电图案的绝缘衬底(陶瓷绝缘衬底)102是在绝缘衬底(陶瓷衬底)102a的正面贴合有导电图案102b、在背面贴合有背面导电膜102c(在正背面贴合有金属图案102b、102c)的衬底。104是经由焊料105安装于带有导电图案的绝缘衬底102的导电图案102b的半导体芯片(半导体功率芯片)。106是收纳经由焊料103与带有导电图案的绝缘衬底(陶瓷绝缘衬底)102的背面导电膜102c接合的冷却底板(金属底板)101的树脂壳体。107是通过焊料105与导电图案102b接合的作为外部引出端子的金属条(bar)端子。半导体芯片104彼此、或半导体芯片104与其他区域的导电图案102b通过键合线108接合。
此外,专利文献1中,记载有如下的半导体器件:其在带有导电图案的绝缘衬底上配置有半导体芯片,在半导体芯片和导电图案,固定有多个金属引脚,该多个金属引脚固定在印刷电路板。并记载:通过将粘贴在该印刷电路板的正背面的金属箔配置成在印刷电路板内相对,从而能够降低配线电感。
此外,专利文献2、3中,公开了:半导体器件内的P电极的外部引出端子与N电极的外部引出极端子平行地配置,降低配线电感。
现有技术文献
专利文献
专利文献1:日本特开2009-64852号公报(段落0132~0134和图17)
专利文献2:日本特开2001-274322号公报
专利文献3:日本特开2004-214452号公报
发明内容
发明想要解决的技术问题
在半导体器件中,为了使开关动作时产生的浪涌电压和外来的电压浪涌降低,要求降低半导体器件内部的配线电感。
但是,在图16的半导体器件中,配线电感是带有导电图案的绝缘衬底、键合线以及外部引出端子等单个部件的电感的合计值,所以难以实现低电感。
此外,专利文献1、2、3中,没有记载:通过组合配置在带有金属引脚的印刷电路板的正面的金属箔和配置在背面的金属箔在半导体芯片上彼此相对的结构、和由金属条形成的外部引出端子(P端子和N端子,U端子和P端子或N端子等)相邻平行配置的结构,降低配线电感,进而使半导体器件小型化。
此外,专利文献1中,印刷电路板的正面和背面侧的金属箔在印刷电路板内相对的部位位于偏离半导体芯片的部位,该偏离的部位与外部引出端子连接,所以印刷电路板增大,半导体器件大型化。此外,因为印刷电路板与外部引出端子连接,所以连接部位的机械强度较弱。
本发明的目的在于,解决上述技术问题,提供一种能够降低配线电感并能够实现小型化的具有带有金属引脚的印刷电路板的半导体器件。
用于解决问题的技术方案
为了达成上述目的,本发明的半导体器件具有以下特征。其包括:带有导电图案的绝缘衬底,其在第一绝缘衬底上至少具有第一导电图案、第二导电图案和第三导电图案;正极的外部引出端子,其固定在上述第一导电图案;负极的外部引出端子,其固定在上述第二导电图案;中间电位的外部引出端子,其固定在上述第三导电图案;第一半导体元件,其一个面固定在上述第一导电图案;第二半导体元件,其一个面固定在上述第三导电图案;和带有导电引脚的绝缘衬底,其在 第二绝缘衬底的背面和正面分别具有导电层,并具有:固定于上述第二绝缘衬底的背面的导电层的多个第一导电引脚、和固定于上述第二绝缘衬底的正面的导电层的多个第二导电引脚,上述正极的外部引出端子与负极的外部引出端子彼此相邻且平行地配置,构成上述第一导电引脚的引脚的一部分固定在上述第一半导体元件的另一个面,并且构成该第一导电引脚的其他引脚固定在上述第三导电图案,构成上述第二导电引脚的引脚的一部分固定在上述第二半导体元件的另一个面,并且构成该第二导电引脚的其他引脚固定在上述第二导电图案,上述带有导电引脚的绝缘衬底配置在上述第一半导体元件的另一个面侧和第二半导体元件的另一个面侧,配置有该第一半导体元件和第二半导体元件的区域的大小与上述带有导电引脚的绝缘衬底面的大小大致相同。
此外,本发明的半导体器件的另一方式具有以下特征。包括:第一带有导电图案的绝缘衬底,其在第一绝缘衬底上至少具有第一导电图案和第二导电图案;第二带有导电图案的绝缘衬底,其在第三绝缘衬底上至少具有第三导电图案;正极的外部引出端子,其固定在上述第一导电图案;负极的外部引出端子,其固定在上述第二导电图案;中间电位的外部引出端子,其固定在上述第三导电图案;第一半导体元件,其一个面固定在上述第一导电图案;第二半导体元件,其一个面固定在上述第三导电图案;和带有导电引脚的绝缘衬底,其在第二绝缘衬底的背面和正面分别具有导电层,并具有:固定于上述第二绝缘衬底的背面的导电层的多个第一导电引脚、和固定于上述第二绝缘衬底的正面的导电层的多个第二导电引脚,上述正极的外部引出端子与负极的外部引出端子彼此相邻且平行地配置,构成上述第一导电引脚的引脚的一部分固定在上述第一半导体元件的另一个面,并且构成该第一导电引脚的其他引脚固定在上述第三导电图案,构成上述第二导电引脚的引脚的一部分固定在上述第二半导体元件的另一个面,并且构成该第二导电引脚的其他引脚固定在上述第二导电图案,上述带有导电引脚的绝缘衬底配置成夹在上述第一半导体元件的另一个面与上述第二半导体元件的另一个面之间。
此外,本发明的半导体器件,在上述发明中,优选上述带有导电 引脚的绝缘衬底是带有金属引脚的印刷电路板,该带有金属引脚的印刷电路板具有:分别固定在由陶瓷构成的上述第二绝缘衬底的正面和背面的金属箔、固定于背面的金属箔的第一金属引脚、和固定于正面的金属箔的第二金属引脚。
此外,本发明的半导体器件,在上述发明中,优选上述正极的外部引出端子和上述负极的外部引出端子是长方形的导电板。
此外,本发明的半导体器件,在上述发明中,优选上述第一半导体元件和上述第二半导体元件经由上述第一导电引脚和上述第三导电图案串联连接,且为构成上臂或下臂的2in1、4in1和6in1中的任一种半导体模块。
此外,本发明的半导体器件,在上述发明中,优选上述第一半导体元件和第二半导体元件各自由开关晶体管芯片和与该开关晶体管芯片反向并联连接的二极管芯片构成。
此外,本发明的半导体器件,在上述发明中,优选上述开关晶体管芯片是IGBT芯片、MOSFET芯片、结型场效应晶体管芯片和双极型晶体管芯片中的任一个,上述二极管芯片是pn二极管芯片或肖特基势垒二极管芯片。
此外,本发明的半导体器件,在上述发明中,优选上述第二导电图案的三方被上述第一导电图案包围。
此外,本发明的半导体器件,在上述发明中,优选固定于上述第二导电图案的上述第二导电引脚贯通上述第二绝缘衬底。
发明效果
根据本发明,能够提供这样一种半导体器件,其在带有导电图案的绝缘衬底上配置有半导体元件,在带有导电图案的绝缘衬底的配置有半导体元件一侧的上方配置有带有导电引脚的绝缘衬底,在带有导电图案的绝缘衬底,固定有多个外部引出端子,使正极的外部引出端子与负极的外部引出端子相邻平行配置,由此降低了配线电感。进而,通过使这些外部引出端子为导电板,由此能够降低半导体器件的配线电感。
此外,通过在半导体元件的上方配置在带有导电引脚的绝缘衬底的正面和背面彼此相对地形成的导电层,能够使带有导电引脚的绝缘衬底较小,能够使半导体器件小型化。
此外,多个半导体元件固定在分别不同的带有导电图案的绝缘衬底,半导体元件彼此夹着带有导电引脚的绝缘衬底相对,导电引脚固定在各半导体元件和导电图案,由此能够制作配线电感小、占用面积较小的半导体器件。
附图说明
图1是本发明的第一实施例的半导体模块100的主要部分结构图,(a)是主要部分平面图,(b)是以(a)的X-X线截断的主要部分截面图。
图2是从图1(b)的箭头P的方向观察带有金属引脚的印刷电路板的金属箔和金属引脚的平面图,(a)是表示正面的金属箔和金属引脚的图,(b)是表示背面的金属箔和金属引脚的图。
图3是从图1(b)的箭头Q的方向观察带有金属引脚的印刷电路板的正面和背面的各金属箔和金属引脚的背面侧的平面图。
图4是表示2in1的半导体模块100的电路图和换相(commutating、整流)时流过的电流的方向的图。
图5是表示换相时2in1的半导体模块100内流过的电流的通路的图,(a)是表示正面侧的金属箔15和背面侧的金属箔16中流过的电流的通路的平面图,(b)是表示电流的通路的截面图。
图6是本发明的第二实施例的半导体器件的主要部分平面图。
图7是以图6的X-X线截断的主要部分截面图。
图8是从图7的箭头P的方向观察带有金属引脚的印刷电路板的正面的金属箔和金属引脚的平面图。
图9是从图7的箭头P的方向观察带有金属引脚的印刷电路板的背面的金属箔和金属引脚的平面图。
图10是从图7的箭头Q的方向观察带有金属引脚的印刷电路板的正面和背面的各金属箔和金属引脚的背面侧的平面图。
图11是表示内置有三相逆变电路的半导体模块的电路图和稳态工作时的电流的流动的图。
图12是用图7表示稳态工作时和换相时的电流的通路的图。
图13是本发明的第三实施例的半导体器件的主要部分截面图。
图14是在图13的半导体器件中,表示换相时(实线)和除换相时以外(虚线)的电流的通路的图。
图15是表示本发明的第一实施例的半导体模块100的变形例的主要部分结构图,(a)是主要部分平面图,(b)是以(a)的X-X线截断的主要部分截面图。
图16是现有的半导体器件的主要部分截面图。
具体实施方式
用以下实施例说明实施方式。
<实施例1>
图1是本发明的第一实施例的半导体模块器件100的主要部分结构图,该图(a)是主要部分平面图,该图(b)是以该图(a)的X-X线截断的主要部分截面图。图1为了使本发明易于理解,用虚线表示带有金属引脚的印刷电路板13,用实线表示比带有金属引脚的印刷电路板13靠下方的部件。
图2是从图1(b)的箭头P的方向观察带有金属引脚的印刷电路板13的金属箔和金属引脚的平面图,该图(a)是表示正面的金属箔和金属引脚的图,该图(b)是表示背面的金属箔和金属引脚的图。图中没有示出栅极端子。
图3是从图1(b)的箭头Q方向观察带有金属引脚的印刷电路板13的正面和背面的各金属箔和金属引脚的背面侧的平面图。
图1~图3所示的该半导体模块器件100是由IGBT(绝缘栅型双极型晶体管)芯片9和与IGBT芯片9反向并联连接的FWD(续流二极管)芯片10为一组的上臂、以及IGBT芯片11和与IGBT芯片11反向并联连接的FWD芯片12为一组的下臂构成的2in1半导体模块(以下,也将反向并联连接的IGBT和FWD的组称为“半导体元件”。)。IGBT芯片9、11在其一个面具备集电极端子C,在另一个面具备发射极端子E。FWD芯片10、12在其一个面具备阴极端子K,在另一个面具备阳极端子A。在带有导电图案的绝缘衬底1中在陶瓷衬底2的正面,形成有导电图案4、5、6,在背面形成有背面导电膜3。导电图案 5被导电图案4包围而形成为岛状。有时也将金属箔接合到这些导电图案4、5、6和背面导电膜3,作为使厚度变厚的导电体。
带有金属引脚的印刷电路板13在由陶瓷构成的绝缘衬底14的正面和背面分别接合有金属箔15、16。由此,带有金属引脚的印刷电路板13使正面的金属箔15和背面的金属箔16在该印刷电路板13内彼此相对。带有金属引脚的印刷电路板13配置在带有导电图案的绝缘衬底1的半导体元件侧。在带有金属引脚的印刷电路板13的金属箔15、16,在同一方向上固定有金属引脚17、18、19、20。这些金属引脚和金属箔是电导大的导电引脚和导电体即可。
金属引脚17、20固定在正面的金属箔15,金属引脚18、19固定在背面的金属箔16,其分别与金属箔15、金属箔16电连接。金属引脚17固定在金属箔15,并且贯通绝缘衬底14。外部引出端子有P端子21、N端子22、U端子23,P端子21与N端子22相互接近地平行地配置。
在带有导电图案的绝缘衬底1上的导电图案4,固定并电连接有IGBT芯片9的集电极侧与FWD10的阴极侧及P端子21。在导电图案5,固定并电连接有N端子22。在导电图案6,固定并电连接有IGBT芯片11的集电极侧与FWD芯片12的阴极侧及U端子23。
金属引脚17固定在导电图案5,金属引脚18固定在IGBT芯片9的发射极侧和FWD芯片10的阳极侧,并分别被电连接。金属引脚19固定在导电图案6,金属引脚20固定在IGBT芯片11的发射极侧和FWD芯片12的阳极侧,并分别被电连接。其中,IGBT芯片9、11、FWD芯片10、12通过作为接合材料的焊料7、8固定。当然也可以使用焊料以外的接合材料或烧结材料来替代该焊料7、8。
带有金属引脚的印刷电路板13的形状以使金属引脚17~20易于与IGBT芯片9、11、FWD芯片10、12以及导电图案5、6连接的方式选择,例如为正方形或长方形。带有金属引脚的印刷电路板13例如为与包围IGBT芯片9、11和FWD芯片10、12的区域大致相同的大小,优选为进一步与包括导电图案5、6的固有定金属引脚17、19的部分的区域大致相同的大小。该区域例如对应于图1(a)的虚线(附图标记13)所示的区域。
以使作为外部引出端子的P端子21、N端子22和U端子23的前端露出,带有导电图案的绝缘衬底1的背面导电膜3露出的方式用环氧(epoxy)树脂24将整体密封,完成2in1的半导体模块100。
图4是表示2in1的半导体模块100的电路图和换相时流过的电流的方向的图。
图5是表示换相时2in1的半导体模块100内流过的电流的通路的图,该图(a)是表示正面侧的金属箔15和背侧的金属箔16中流过的电流的通路的平面图,该图(b)是表示电流的通路的截面图。
换相时指的是例如U相的上臂元件(此处为IGBT芯片9)转移至截止状态,W相的上臂元件转移至导通状态的情况等。
此外,虚线表示构成三相逆变电路的其他臂。
向P端子21-IGBT芯片9-U端子23-负载M(电动机)流动的电流a、b、c因IGBT芯片9转移至截止状态而减少。电流a流经导电图案4,电流b以金属引脚18、背面的金属箔16和金属引脚19的通路流过,电流c流经导电图案6。
另一方面,负载中流过的电流IM要持续流过恒定电流,所以在V相的下臂元件(IGBT-V)-N端子22-FWD芯片12-U端子23-负载M的通路中流过电流d、e、f,该电流d、e、f增加。电流d流经导电图案5,电流e以金属引脚17、正面的金属箔15和金属引脚20的通路流过,电流f流经导电图案6并流入U端子23。
电流a和电流e相向地在同一方向上流过,电流b和电流e也相向地在同一方向上流过。电流a的减少率(-di/dt)与导电图案4的电感(L)的积产生的导电图案中产生的电压(L·(-di/dt))被电流e的增加率引起的磁通抵消而减小。
此外,电流b的减少率(-di/dt)与金属箔16的电感(L)的积产生的导电图案中产生的电压(L·(-di/dt))被电流e的增加率引起的磁通抵消而减小。
这样,通过将导电图案4与金属箔15、金属箔15与金属箔16接近地平行地配置,能够减小配线电感,能够减小换相时在导电图案4、金属箔15、16中因配线电感而产生的电压。其中,此处配线电感指的是包括自感、互感和寄生电感在内的配线引起的电感。
如上所述,通过减小因配线电感产生的电压,能够抑制IGBT芯片9转移至截止状态时的激增电压(浪涌电压)。
另外,通过使作为外部引出端子的P端子21、N端子22由金属条(板)形成并且彼此相邻地平行地配置,能够降低配线电感。
此外,通过使金属引脚17~20较短,能够缩短带有金属引脚的印刷电路板13与导电图案4之间的距离,减小配线电感。
如上所述,使带有金属引脚的印刷电路板13的正面的金属箔15和背面的金属箔16在该印刷电路板13内彼此相对。由此,能够降低换相时造成影响的配线电感。
此外,大电流元件中也同样,虽然di/dt增大,但是通过采用本半导体模块100,能够抑制较大的浪涌电压的产生。
此外,通过将在带有金属引脚的印刷电路板13的正面和背面彼此相对地形成的金属箔15、16配置在半导体芯片9~12上,能够使带有金属引脚的印刷电路板13变小,能够使半导体模块100小型化。
由此,在搭载如碳化硅等宽带隙(wide gap)半导体那样开关速度快、di/dt大的器件的半导体器件中,也能够抑制较大的浪涌电压的产生。
说明用模拟(simulation)计算该2in1的半导体模块100的配线电感的方法。用模拟计算将P端子21至N端子22连结的配线的电感。该电感与连接2个或3个半导体模块100组成单相逆变电路或三相逆变电路时的工作时的电感不一定一致,但是至少得以确认:通过该模拟计算出的电感较小时,工作时的电感也较小。
将现有的半导体模块500与本发明的半导体模块100进行比较时,本发明的半导体模块100的用模拟计算出的电感大幅下降。该电感的降低相对于现有的半导体模块500例如为1/8~1/5左右。
<实施例2>
图6和图7是本发明的第二实施例的半导体器件的结构图,图6是主要部分平面图,图7是以图6的X-X线截断的主要部分截面图。图6为了使本发明易于理解,用虚线表示带有金属引脚的印刷电路板13a,用实线表示比带有金属引脚的印刷电路板13a靠下方的部件。图8和图9是带有金属引脚的印刷电路板13a的结构图,图8是从图7的箭头P的方向观察正面的金属箔和金属引脚的平面图,图9是从图7的箭头P的方向观察背面的金属箔和金属引脚的平面图。
图10是从图7的箭头Q的方向观察带有金属引脚的印刷电路板13a的正面和背面的各金属箔和金属引脚的背面侧的平面图。
图6、图7与图1的不同点在于,图1的2in1中内置的IGBT芯片和FWD芯片配置在U相、V相、W相。金属引脚17的数量变为3倍。
该半导体器件200由U相、V相和W相构成。U相由IGBT芯片9a和与IGBT芯片9a反向并联连接的FWD芯片10a为一组(半导体元件)的上臂、以及IGBT芯片11a和与IGBT芯片11a反向并联连接的FWD芯片12a为一组的下臂构成。V相同样由IGBT芯片9b、11b和与IGBT芯片9b、11b反向并联连接的FWD芯片10b、12b分别为一组的上臂和下臂构成。W相同样由IGBT芯片9c、11c和与IGBT芯片9c、11c反向并联连接的FWD芯片10c、12c分别为一组的上臂和下臂构成。
在带有导电图案的绝缘衬底1a中在陶瓷衬底2a的正面形成有导电图案4a、5a、6a、6b、6c,在背面形成有背面导电膜3a。导电图案5a被导电图案4a包围而形成为岛状。有时也将金属箔接合到这些导电图案4a、5a、6a、6b、6c和背面导电膜3a,使厚度变厚。
带有金属引脚的印刷电路板13a在由陶瓷构成的绝缘衬底14a的正面和背面分别接合有金属箔15a、16a。由此,带有金属引脚的印刷电路板13a使正面的金属箔15a和背面的金属箔16a在该印刷电路板13a内彼此相对。带有金属引脚的印刷电路板13a配置在带有导电图案的绝缘衬底1a的半导体元件侧。在该金属箔15a、16a,在同一方向上固定有金属引脚17、18、19、20。
金属引脚17、20固定在正面的金属箔15a,金属引脚18、19固定在背面的金属箔16a,并分别与金属箔15a、金属箔16a电连接。金属引脚17固定在金属箔15a并且贯通绝缘衬底14a。外部引出端子有P端子21a、N端子22a、U端子23a、V端子23b、W端子23c,P端子21a和N端子22a相互接近地平行地配置。
在带有导电图案的绝缘衬底1a上的导电图案4a,固定并电连接有IGBT芯片9a、9b、9c的集电极侧与FWD芯片10a、10b、10c的阴极 侧及P端子21a。在导电图案5a,固定并电连接有N端子22a。在导电图案6a、6b、6c,分别固定并电连接有IGBT芯片11a、11b、11c的集电极侧与FWD芯片12a、12b、12c的阴极侧及U端子23a、V端子23b、W端子23c。上述IGBT芯片和FWD芯片通过作为接合材料的焊料7a固定到各导电图案。
金属引脚17固定在导电图案5a,金属引脚18通过作为接合材料的焊料8a固定在IGBT芯片9a、9b、9c的发射极侧和FWD芯片10a、10b、10c的阳极侧,并分别被电连接。金属引脚19固定在导电图案6a,金属引脚20通过作为接合材料的焊料8a固定在IGBT芯片11a、11b、11c的发射极侧和FWD芯片12a、12b、12c的阳极侧,并分别被电连接。
以使作为外部引出端子的P端子21a、N端子22a、U端子23a、V端子23b、W端子23c的前端露出,使带有导电图案的绝缘衬底1a的背面导电膜3a露出的方式用环氧树脂24a将整体密封,完成6in1的半导体模块200。
图11是表示内置有三相逆变电路的半导体模块的电路图和稳态(steady)工作时的电流的流动的图。
图12是用图7表示稳态工作时和换相时的电流的通路的图。
稳态工作时,从P端子21a进入的电流例如从U端子23a流出到负载M。然后从负载M,例如返回到V端子23b的电流返回到N端子22a。具体而言,导电图案4a的电流a通过IGBT芯片9a进入金属箔16a,金属箔16a的电流b通过金属引脚19进入导电图案6a。进入导电图案6a的电流c通过U端子23a流到负载M。
从负载M返回的电流g通过导电图案6b进入IGBT芯片11b。从IGBT芯片11b进入金属箔15a的电流h通过金属引脚17进入导电图案5a。进入导电图案5a的电流i从N端子22a向外部电路流出。
在该电流通路中,流过导电图案4a的电流a与正面的金属箔15a的电流h是反向的(B部)。此外,流过背面的金属箔16a的电流b与流过正面的金属箔15a的电流h是反向的(C部)。另外,流过P端子21a的电流a与流过N端子22a的电流i也是反向的(A部)。因此,在稳态工作时,配线电感减小。
但是,换相时以负载M-IGBT芯片11b-FWD芯片12a-负载M的通路流过的虚线所示的电流g、h’、f与流过P端子21a-IGBT芯片9a-负载M的电流a、b、c之间分离,所以相互干涉较少,互感降低的比例较低。
因此,在6in1的半导体模块200中,在稳态工作时,配线电感能够降低。
<实施例3>
图13是本发明的第三实施例的半导体器件的主要部分截面图。该半导体器件是2in1的半导体模块300。该半导体模块300使用2个带有导电图案的绝缘衬底(陶瓷绝缘衬底)1d、1e,为了使带有金属引脚的印刷电路板13d的面积成为最低限度而在纵方向上构成了电路。
在带有导电图案的绝缘衬底1d上通过焊料7d固定IGBT芯片9d的集电极侧和未图示的FWD芯片的阴极侧。
在带有导电图案的绝缘衬底1e上通过焊料7d固定IGBT芯片11d的集电极侧和未图示的FWD芯片的阴极侧。
带有金属引脚的印刷电路板13d在由陶瓷构成的绝缘衬底14d的正面和背面分别接合有金属箔15d、16d。由此,带有金属引脚的印刷电路板13d使正面的金属箔15d和背面的金属箔16d在该印刷电路板13d内彼此相对。在该带有金属引脚的印刷电路板13d,固定并分别电连接有金属引脚17d、18d、19d、20d。用焊料8d固定金属引脚18d与IGBT芯片9d的发射极侧及未图示的FWD芯片的阳极侧,用焊料8d固定金属引脚20d与IGBT芯片11d的发射极侧以及未图示的FWD芯片的阳极侧,并将它们分别电连接。金属引脚17d固定在金属箔15d并且贯通绝缘衬底14d。金属引脚19d固定在金属箔16d并且贯通绝缘衬底14d。
在带有导电图案的绝缘衬底1d的导电图案4d,固定并电连接有P端子21d。在导电图案5d,固定并电连接有金属引脚17d和N端子22d。P端子21d和N端子22d相邻地平行配置,由金属条(板)形成。在带有导电图案的绝缘衬底1e的导电图案6d,固定并电连接有U端子23d和金属引脚19d。导电图案5d被导电图案4d包围而形成为岛状。
此外,夹着带有金属引脚的印刷电路板13d配置有带有导电图案的绝缘衬底1d、1e,在该带有导电图案的绝缘衬底1d、1e上固定并电连接有半导体元件(IGBT芯片9d、11d和FWD芯片(图13中位于IGBT芯片9d、11d的背后))。用树脂24d将整体密封,完成半导体模块300。
通过采用图13的结构,虽然半导体模块300的高度增大,但是半导体模块300的占用面积(footprint)大幅减小,能够有助于安装半导体模块300的系统中的尺寸减小。
这种情况下,能够使实施例1的带有金属引脚的印刷电路板13进一步变小,由此半导体模块300的配线电感能够进一步降低。
图14是在图13的半导体器件中,表示换相时(实线)和除换相时以外(虚线)的电流的通路的图。从P端子21d进入的电流a通过带有导电图案的绝缘衬底1d的导电图案4d进入金属引脚18d。从金属引脚18d进入带有金属引脚的印刷电路板13d的背侧的金属箔16d的电流b从金属引脚19d流出。从金属引脚19d流出的电流c通过导电图案6d流向U端子23d。
在换相时,电流d从N端子22d进入导电图案5d。从导电图案5d通过金属引脚17b、正面的金属箔15d、金属引脚20d流向FWD芯片(图中未表示)的电流e流向导电图案6d。流经导电图案6d的电流f流向U端子23d。
电流a和电流e相向地在同一方向上流过,电流b和电流f也相向地在同一方向上流过。电流a的减少率(-di/dt)与导电图案4d的电感(L)的积产生的导电图案4d中产生的电压(L·(-di/dt))被电流e的增加率引起的磁通抵消而减小。
此外,电流b的减少率(-di/dt)与金属箔16d的电感(L)的积产生的导电图案中产生的电压(L·(-di/dt))被电流f的增加率引起的磁通抵消而减小。
这样,通过使导电图案4d与金属箔15d、金属箔16d与导电图案6d接近地平行地配置,能够减小配线电感,减小换相时在导电图案4d、6d、金属箔15d、16d中产生的电压。
即,能够抑制IGBT芯片9d转移至截止状态时的激增电压(浪涌电压)。
进而,通过使作为外部引出端子的P端子21d、N端子22d由金属 条(板)形成并且相互平行地配置,能够降低配线电感。
此外,通过使金属引脚较短,能够缩短带有金属引脚的印刷电路板13d与导电图案4d、6d之间的距离,减小配线的电感。
另外,实施例3中记载了2in1的半导体模块300,但该结构也能够适用于4in1和6in1的半导体模块。
此外,实施例1~实施例3中作为半导体元件,列举了IGBT芯片和FWD芯片的例子,但也可以采用MOSFET(MOS场效应晶体管)芯片、J-FET(结型场效应晶体管)芯片或双极型晶体管芯片等开关晶体管芯片来替代IGBT芯片。
此外,作为FWD芯片,有pn二极管芯片、肖特基势垒二极管芯片等。
此外,实施例1中说明了2in1的半导体模块100,实施例2中说明了6in1的半导体模块200的例子,但本发明也能够适用于4个半导体元件(IGBT芯片与FWD芯片组合而成的元件)收纳在同一封装中的4in1的半导体模块。
另外,在上述实施例中,说明了导电图案5、5a、5d被导电图案4、4a、4d包围而形成为岛状的例子,但不一定需要导电图案5、5a、5d的四方被导电图案4、4a、4d包围,也可以是其他方式。例如,也可以如图15所示的第一实施例的半导体模块100的变形例那样,导电图案4呈U字形,导电图案5的三方被导电图案4包围。通过采用导电图案5的至少三方被导电图案4包围的方式,能够提供更小型的半导体器件。
附图标记说明
1,1a,1d,1e 带有导电图案的绝缘衬底
2,2a,2d,2e 陶瓷衬底(第一绝缘衬底)
3,3a 背面导电膜
4,4a,4d 导电图案(第一导电图案)
5,5a,5d 导电图案(第二导电图案)
6,6a,6b,6c,6d 导电图案(第三导电图案)
7,7a,7d,8,8a,8d 焊料
9,9a,9d,11,11a,11d IGBT芯片
10,10a,12,12a FWD芯片
13,13a,13d 带有金属引脚的印刷电路板(带有导电引脚的绝缘衬底)
14,14a,14d 绝缘衬底(第二绝缘衬底)
15,15a,15d 正面的金属箔(导电层)
16,16a 背面的金属箔(导电层)
17,17d 金属引脚(第二导电引脚)
18,18d 金属引脚(第一导电引脚)
19,19d 金属引脚(第一导电引脚)
20,20d 金属引脚(第二导电引脚)
21,21a,21d P端子(正极的外部引出端子)
22,22a,22d N端子(负极的外部引出端子)
23,23a,23d U端子(中间电位的外部引出端子)
23b V端子
23c W端子
24,24a 环氧树脂
24d 树脂
100,200,300 半导体模块
a~i,r 电流

Claims (10)

1.一种半导体器件,其特征在于,包括:
带有导电图案的绝缘衬底,其在第一绝缘衬底上至少具有第一导电图案、第二导电图案和第三导电图案;
正极的外部引出端子,其固定在所述第一导电图案;
负极的外部引出端子,其固定在所述第二导电图案;
中间电位的外部引出端子,其固定在所述第三导电图案;
第一半导体元件,其一个面固定在所述第一导电图案;
第二半导体元件,其一个面固定在所述第三导电图案;和
带有导电引脚的绝缘衬底,其在第二绝缘衬底的背面和正面分别具有导电层,并具有:固定于所述第二绝缘衬底的背面的导电层的多个第一导电引脚、和固定于所述第二绝缘衬底的正面的导电层的多个第二导电引脚,
所述正极的外部引出端子与负极的外部引出端子彼此相邻且平行地配置,构成所述第一导电引脚的引脚的一部分固定在所述第一半导体元件的另一个面,并且构成该第一导电引脚的其他引脚固定在所述第三导电图案,构成所述第二导电引脚的引脚的一部分固定在所述第二半导体元件的另一个面,并且构成该第二导电引脚的其他引脚固定在所述第二导电图案,所述带有导电引脚的绝缘衬底配置在所述第一半导体元件的另一个面侧和第二半导体元件的另一个面侧,
在所述正极的外部引出端子、所述负极的外部引出端子以及构成所述第二导电引脚的其他引脚中,构成该第二导电引脚的其他引脚位于离所述第一半导体元件最近,且所述正极的外部引出端子位于最远的位置。
2.一种半导体器件,其特征在于,包括:
带有导电图案的绝缘衬底,其在第一绝缘衬底上至少具有第一导电图案、第二导电图案和第三导电图案;
正极的外部引出端子,其固定在所述第一导电图案;
负极的外部引出端子,其固定在所述第二导电图案;
中间电位的外部引出端子,其固定在所述第三导电图案;
第一半导体元件,其一个面固定在所述第一导电图案;
第二半导体元件,其一个面固定在所述第三导电图案;和
带有导电引脚的绝缘衬底,其在第二绝缘衬底的背面和正面分别具有导电层,并具有:固定于所述第二绝缘衬底的背面的导电层的多个第一导电引脚、和固定于所述第二绝缘衬底的正面的导电层的多个第二导电引脚,
所述正极的外部引出端子与负极的外部引出端子彼此相邻且平行地配置,构成所述第一导电引脚的引脚的一部分固定在所述第一半导体元件的另一个面,并且构成该第一导电引脚的其他引脚固定在所述第三导电图案,构成所述第二导电引脚的引脚的一部分固定在所述第二半导体元件的另一个面,并且构成该第二导电引脚的其他引脚固定在所述第二导电图案,所述带有导电引脚的绝缘衬底配置在所述第一半导体元件的另一个面侧和第二半导体元件的另一个面侧,配置有该第一半导体元件和第二半导体元件的区域的大小与所述带有导电引脚的绝缘衬底面的大小大致相同,
在所述正极的外部引出端子、所述负极的外部引出端子以及构成所述第二导电引脚的其他引脚中,构成该第二导电引脚的其他引脚位于离所述第一半导体元件最近,且所述正极的外部引出端子位于最远的位置。
3.一种半导体器件,其特征在于,包括:
第一带有导电图案的绝缘衬底,其在第一绝缘衬底上至少具有第一导电图案和第二导电图案;
第二带有导电图案的绝缘衬底,其在第三绝缘衬底上至少具有第三导电图案;
正极的外部引出端子,其固定在所述第一导电图案;
负极的外部引出端子,其固定在所述第二导电图案;
中间电位的外部引出端子,其固定在所述第三导电图案;
第一半导体元件,其一个面固定在所述第一导电图案;
第二半导体元件,其一个面固定在所述第三导电图案;和
带有导电引脚的绝缘衬底,其在第二绝缘衬底的背面和正面分别具有导电层,并具有:固定于所述第二绝缘衬底的背面的导电层的多个第一导电引脚、和固定于所述第二绝缘衬底的正面的导电层的多个第二导电引脚,
所述正极的外部引出端子与负极的外部引出端子彼此相邻且平行地配置,构成所述第一导电引脚的引脚的一部分固定在所述第一半导体元件的另一个面,并且构成该第一导电引脚的其他引脚固定在所述第三导电图案,构成所述第二导电引脚的引脚的一部分固定在所述第二半导体元件的另一个面,并且构成该第二导电引脚的其他引脚固定在所述第二导电图案,所述带有导电引脚的绝缘衬底配置成夹在所述第一半导体元件的另一个面与所述第二半导体元件的另一个面之间。
4.如权利要求1~3中任一项所述的半导体器件,其特征在于:
所述带有导电引脚的绝缘衬底是带有金属引脚的印刷电路板,该带有金属引脚的印刷电路板具有:分别固定在由陶瓷构成的所述第二绝缘衬底的正面和背面的金属箔、固定于背面的金属箔的第一金属引脚、和固定于正面的金属箔的第二金属引脚。
5.如权利要求1~3中任一项所述的半导体器件,其特征在于:
所述正极的外部引出端子和所述负极的外部引出端子是长方形的导电板。
6.如权利要求1~3中任一项所述的半导体器件,其特征在于:
所述第一半导体元件和所述第二半导体元件经由所述第一导电引脚和所述第三导电图案串联连接,且为构成上臂或下臂的2in1、4in1和6in1中的任一种半导体模块。
7.如权利要求1~3中任一项所述的半导体器件,其特征在于:
所述第一半导体元件和第二半导体元件各自由开关晶体管芯片和与该开关晶体管芯片反向并联连接的二极管芯片构成。
8.如权利要求7所述的半导体器件,其特征在于:
所述开关晶体管芯片是IGBT芯片、MOSFET芯片、结型场效应晶体管芯片和双极型晶体管芯片中的任一个,所述二极管芯片是pn二极管芯片或肖特基势垒二极管芯片。
9.如权利要求1~3中任一项所述的半导体器件,其特征在于:
所述第二导电图案的三方被所述第一导电图案包围。
10.如权利要求1~3中任一项所述的半导体器件,其特征在于:
固定于所述第二导电图案的所述第二导电引脚贯通所述第二绝缘衬底。
CN201280066705.2A 2012-02-09 2012-12-25 半导体器件 Expired - Fee Related CN104040715B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012026340 2012-02-09
JP2012-026340 2012-02-09
PCT/JP2012/083529 WO2013118415A1 (ja) 2012-02-09 2012-12-25 半導体装置

Publications (2)

Publication Number Publication Date
CN104040715A CN104040715A (zh) 2014-09-10
CN104040715B true CN104040715B (zh) 2017-02-22

Family

ID=48947199

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280066705.2A Expired - Fee Related CN104040715B (zh) 2012-02-09 2012-12-25 半导体器件

Country Status (6)

Country Link
US (2) US9059009B2 (zh)
EP (1) EP2814059B1 (zh)
JP (1) JP5971263B2 (zh)
KR (1) KR101926854B1 (zh)
CN (1) CN104040715B (zh)
WO (1) WO2013118415A1 (zh)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI518878B (zh) * 2012-12-18 2016-01-21 Murata Manufacturing Co Laminated type electronic device and manufacturing method thereof
KR102034717B1 (ko) * 2013-02-07 2019-10-21 삼성전자주식회사 파워모듈용 기판, 파워모듈용 터미널 및 이들을 포함하는 파워모듈
JP6202094B2 (ja) * 2013-05-16 2017-09-27 富士電機株式会社 半導体装置
CN105264658A (zh) * 2013-10-29 2016-01-20 富士电机株式会社 半导体模块
US10242969B2 (en) * 2013-11-12 2019-03-26 Infineon Technologies Ag Semiconductor package comprising a transistor chip module and a driver chip module and a method for fabricating the same
US9385111B2 (en) * 2013-11-22 2016-07-05 Infineon Technologies Austria Ag Electronic component with electronic chip between redistribution structure and mounting structure
CN105612613B (zh) 2014-04-01 2018-11-06 富士电机株式会社 半导体装置
JP6202195B2 (ja) * 2014-04-14 2017-09-27 富士電機株式会社 半導体装置
JP2015225988A (ja) * 2014-05-29 2015-12-14 パナソニックIpマネジメント株式会社 半導体装置
CN106489203B (zh) 2014-07-03 2018-09-18 日产自动车株式会社 半桥式功率半导体模块及其制造方法
JP6305302B2 (ja) * 2014-10-02 2018-04-04 三菱電機株式会社 半導体装置およびその製造方法
US9704828B2 (en) * 2014-10-16 2017-07-11 Shindengen Electric Manufacturing Co., Ltd. Semiconductor module
WO2016084241A1 (ja) * 2014-11-28 2016-06-02 日産自動車株式会社 ハーフブリッジパワー半導体モジュール及びその製造方法
JP6464787B2 (ja) * 2015-02-09 2019-02-06 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6603676B2 (ja) * 2015-02-13 2019-11-06 株式会社日産アーク ハーフブリッジパワー半導体モジュール及びその製造方法
JP6500565B2 (ja) * 2015-04-01 2019-04-17 富士電機株式会社 半導体モジュール
WO2016174899A1 (ja) 2015-04-27 2016-11-03 富士電機株式会社 半導体装置
CN106463481B (zh) * 2015-04-28 2019-11-08 新电元工业株式会社 半导体模块以及半导体模块的制造方法
JP7221579B2 (ja) * 2016-03-22 2023-02-14 富士電機株式会社 樹脂組成物
CN109005670B (zh) * 2016-04-04 2022-08-26 罗姆股份有限公司 功率模块及其制造方法
WO2018037984A1 (en) * 2016-08-22 2018-03-01 Neturen Co., Ltd. Power semiconductor module, snubber circuit, and induction heating power supply apparatus
JP2018074088A (ja) * 2016-11-02 2018-05-10 富士電機株式会社 半導体装置
US10347555B2 (en) * 2016-12-26 2019-07-09 Shindengen Electric Manufacturing Co., Ltd. Electronic device and method for manufacturing electronic device
EP3355349B1 (en) * 2017-01-26 2022-05-11 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Efficient heat removal from component carrier with embedded diode
WO2018141867A1 (en) * 2017-02-01 2018-08-09 Abb Schweiz Ag Power semiconductor module with short circuit failure mode
JP6786416B2 (ja) 2017-02-20 2020-11-18 株式会社東芝 半導体装置
JP6885175B2 (ja) 2017-04-14 2021-06-09 富士電機株式会社 半導体装置
JP6981033B2 (ja) * 2017-04-19 2021-12-15 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP7003439B2 (ja) 2017-04-27 2022-01-20 富士電機株式会社 半導体装置
CN107464785A (zh) * 2017-08-30 2017-12-12 扬州国扬电子有限公司 一种多支路交错排布的双面散热功率模块
US11437298B2 (en) 2017-09-14 2022-09-06 Shindengen Electric Manufacturing Co., Ltd. Electronic module and method for manufacturing electronic module
US11217512B2 (en) * 2017-10-30 2022-01-04 Sumitomo Electric Industries, Ltd. Semiconductor module
JP6884723B2 (ja) 2018-03-23 2021-06-09 株式会社東芝 半導体装置
JP7159620B2 (ja) 2018-05-30 2022-10-25 富士電機株式会社 半導体装置、冷却モジュール、電力変換装置及び電動車両
US11342241B2 (en) 2018-07-18 2022-05-24 Delta Electronics (Shanghai) Co., Ltd Power module
EP4075498A3 (en) 2018-07-18 2023-03-01 Delta Electronics (Shanghai) Co., Ltd. Power module structure
CN111384036B (zh) * 2018-12-28 2021-07-13 台达电子企业管理(上海)有限公司 功率模块
CN110739294B (zh) * 2018-07-18 2021-03-16 台达电子企业管理(上海)有限公司 功率模块结构
US11444036B2 (en) 2018-07-18 2022-09-13 Delta Electronics (Shanghai) Co., Ltd. Power module assembly
EP3598490A1 (en) * 2018-07-18 2020-01-22 Delta Electronics (Shanghai) Co., Ltd. Power module
JP7279324B2 (ja) * 2018-09-14 2023-05-23 富士電機株式会社 半導体モジュール
JP7215265B2 (ja) * 2019-03-19 2023-01-31 富士電機株式会社 半導体ユニット、半導体モジュール及び半導体装置
JP7392308B2 (ja) 2019-07-19 2023-12-06 富士電機株式会社 半導体装置
JP6741135B1 (ja) * 2019-10-02 2020-08-19 富士電機株式会社 半導体モジュール及び半導体モジュールの製造方法
JP7413720B2 (ja) * 2019-10-28 2024-01-16 富士電機株式会社 半導体モジュール
KR20210141370A (ko) * 2020-05-15 2021-11-23 주식회사 아모센스 파워모듈 및 그 제조방법
KR20210146809A (ko) * 2020-05-27 2021-12-06 주식회사 아모센스 파워모듈
JP2022020941A (ja) * 2020-07-21 2022-02-02 新光電気工業株式会社 半導体装置
JP7400774B2 (ja) 2021-05-27 2023-12-19 株式会社デンソー 半導体装置
CN116960072A (zh) * 2022-10-31 2023-10-27 苏州悉智科技有限公司 功率器件封装结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1574348A (zh) * 2003-06-19 2005-02-02 三洋电机株式会社 半导体装置及开关元件
DE10333315A1 (de) * 2003-07-22 2005-03-10 Eupec Gmbh & Co Kg Leistungshalbleitermodul

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5138438A (en) * 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
US5130768A (en) * 1990-12-07 1992-07-14 Digital Equipment Corporation Compact, high-density packaging apparatus for high performance semiconductor devices
KR940003015B1 (ko) * 1991-06-28 1994-04-09 주식회사 금성사 초전센서를 이용한 전자레인지의 자동 가열장치
JP2850606B2 (ja) * 1991-11-25 1999-01-27 富士電機株式会社 トランジスタモジュール
US5479319A (en) * 1992-12-30 1995-12-26 Interconnect Systems, Inc. Multi-level assemblies for interconnecting integrated circuits
JPH06268101A (ja) * 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
US5563447A (en) * 1993-09-07 1996-10-08 Delco Electronics Corp. High power semiconductor switch module
DE69535775D1 (de) * 1994-10-07 2008-08-07 Hitachi Ltd Halbleiteranordnung mit einer Mehrzahl von Halbleiterelementen
US5613033A (en) * 1995-01-18 1997-03-18 Dell Usa, Lp Laminated module for stacking integrated circuits
JP2944449B2 (ja) * 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
JP2716012B2 (ja) * 1995-08-10 1998-02-18 日本電気株式会社 半導体パッケージ及びその実装方法
US5994166A (en) * 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
JP2000164800A (ja) * 1998-11-30 2000-06-16 Mitsubishi Electric Corp 半導体モジュール
JP4220094B2 (ja) * 1999-04-05 2009-02-04 三菱電機株式会社 パワー半導体モジュール
JP2001274322A (ja) 2000-03-27 2001-10-05 Mitsubishi Electric Corp パワー半導体モジュール
JP3923716B2 (ja) * 2000-09-29 2007-06-06 株式会社東芝 半導体装置
DE10232566B4 (de) * 2001-07-23 2015-11-12 Fuji Electric Co., Ltd. Halbleiterbauteil
JP2004172211A (ja) 2002-11-18 2004-06-17 Yaskawa Electric Corp パワーモジュール
JP4277169B2 (ja) 2003-01-06 2009-06-10 富士電機デバイステクノロジー株式会社 電力用半導体モジュール
JP4062191B2 (ja) * 2003-07-03 2008-03-19 富士電機デバイステクノロジー株式会社 半導体装置及びその製造方法
JP4164810B2 (ja) 2004-01-27 2008-10-15 富士電機デバイステクノロジー株式会社 電力用半導体モジュール
JP4752369B2 (ja) * 2004-08-24 2011-08-17 ソニー株式会社 半導体装置および基板
JP4566678B2 (ja) * 2004-10-04 2010-10-20 日立オートモティブシステムズ株式会社 パワーモジュール
JP4972306B2 (ja) * 2004-12-21 2012-07-11 オンセミコンダクター・トレーディング・リミテッド 半導体装置及び回路装置
US7371676B2 (en) * 2005-04-08 2008-05-13 Micron Technology, Inc. Method for fabricating semiconductor components with through wire interconnects
WO2007029384A1 (ja) * 2005-09-06 2007-03-15 Nec Corporation 半導体装置
US7514780B2 (en) * 2006-03-15 2009-04-07 Hitachi, Ltd. Power semiconductor device
US7656031B2 (en) * 2007-02-05 2010-02-02 Bridge Semiconductor Corporation Stackable semiconductor package having metal pin within through hole of package
JP5241177B2 (ja) 2007-09-05 2013-07-17 株式会社オクテック 半導体装置及び半導体装置の製造方法
US7800222B2 (en) * 2007-11-29 2010-09-21 Infineon Technologies Ag Semiconductor module with switching components and driver electronics
JP5176507B2 (ja) * 2007-12-04 2013-04-03 富士電機株式会社 半導体装置
JP4942629B2 (ja) * 2007-12-11 2012-05-30 三菱電機株式会社 電力用半導体モジュール
US8461623B2 (en) * 2008-07-10 2013-06-11 Mitsubishi Electric Corporation Power semiconductor module
US8150273B2 (en) * 2008-09-04 2012-04-03 Finisar Corporation Optical receiver with threshold voltage compensation
WO2010132724A1 (en) * 2009-05-14 2010-11-18 Megica Corporation System-in packages
JP5293473B2 (ja) * 2009-07-16 2013-09-18 富士電機株式会社 半導体パワーモジュール

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1574348A (zh) * 2003-06-19 2005-02-02 三洋电机株式会社 半导体装置及开关元件
DE10333315A1 (de) * 2003-07-22 2005-03-10 Eupec Gmbh & Co Kg Leistungshalbleitermodul

Also Published As

Publication number Publication date
WO2013118415A1 (ja) 2013-08-15
CN104040715A (zh) 2014-09-10
EP2814059A1 (en) 2014-12-17
JPWO2013118415A1 (ja) 2015-05-11
EP2814059A4 (en) 2015-10-14
KR20140123935A (ko) 2014-10-23
KR101926854B1 (ko) 2018-12-07
US20140346676A1 (en) 2014-11-27
US9059009B2 (en) 2015-06-16
JP5971263B2 (ja) 2016-08-17
US9305910B2 (en) 2016-04-05
US20150243640A1 (en) 2015-08-27
EP2814059B1 (en) 2020-08-05

Similar Documents

Publication Publication Date Title
CN104040715B (zh) 半导体器件
CN105981274B (zh) 电力用半导体模块
CN104170086B (zh) 半导体装置及半导体装置的制造方法
CN105283956B (zh) 具有竖直堆叠的半导体芯片的集成化多路输出电源转换器
US8466561B2 (en) Semiconductor module with a power semiconductor chip and a passive component and method for producing the same
US7821128B2 (en) Power semiconductor device having lines within a housing
US20140334203A1 (en) Power converter and method for manufacturing power converter
US20070040260A1 (en) Power semiconductor device comprising a semiconductor chip stack and method for producing the same
CN104332463B (zh) 多芯片器件
CN106531727A (zh) 具有抗干扰电容器的电子组件
JP2020515034A (ja) ゲートパスインダクタンスが低いパワー半導体モジュール
US8350376B2 (en) Bondwireless power module with three-dimensional current routing
US10319671B2 (en) Semiconductor package with leadframe
KR20200047325A (ko) 반도체 디바이스 및 이의 제조 방법
JP2019517733A (ja) 半導体パワーモジュール
CN103824853B (zh) 应用于开关型调节器的集成电路组件
KR20080087161A (ko) 오픈 프레임 패키지를 가지는 하이 파워 모듈
KR20160038771A (ko) 반도체 장치
CN105702640B (zh) 具有减小的外形规格和增加的载流能力的功率半导体封装
CN110226226B (zh) 由层叠的两个串联连接的芯片形成的集成电路
US9748166B2 (en) Semiconductor devices including control and load leads of opposite directions
CN103229408A (zh) 电力变换装置
JP2004311685A (ja) 電力用半導体装置
CN109417066A (zh) 半导体装置
CN111952293A (zh) 功率模块及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20170222

Termination date: 20211225