CN1049420A - 双域存储控制器 - Google Patents

Abstract

描述一种响应来自常规的以及处于当前领先地 位的微机I/O总线的控制信号用于异步地控制对 微机系统的系统存储器(16)进行访问的异步存储控 制器(14)。本发明的异步存储控制器(14)与一同步 控制器(12)协同操作，该同步控制器响应来自微处理 器的命令信号提供对系统存储器(16)的访问。每当 总线处于微处理器控制时，该同步存储控制器(12)被 启动，每当该微处理器不以主I/O总线控制该总线 时，所述异步控制器(14)被启动。

Description

本发明涉及供使用市场上可购得的微处理器芯片作为其部件的微计算机系统所用的存储控制器。特别地，本发明涉及在一些微计算机中，用异步存储控制器与微处理器芯片的操作速度异步地存取系统存储器。存储控制器通常提供用以写数据到系统存储器和从系统存储器读数据的控制信号。

微处理器和存储器芯片正迅速发展着，并可预期将继续无限地发展。加之，微处理器和存储器芯片正以不同速度发展着，以致随着各种发展，微处理器、存储器及其赖以通信的总线之间的差异趋于增大或缩小，即变得更大或更小。此外，采用不断出现之新技术的微计算机芯片的性能也以不同速度在发展。

虽然当前微计算机制造厂能控制他们生产的系统的设计和配置，他们一般必须预先考虑到为它们的系统与其他制造厂生产的新颖微处理器、存储器件以及添增外围设备、辅助设备和存储器选件等兼容所要求的参数。微处理器和存储器件的性能和接口特性往往即使相同器件的前一批推出的和下一批推出的都各不相同，同样地，就外围设备、辅助设备和存储器选件而言，它们的这种特性也会因其制造厂家不同而异。

尽管往往外围设备的工作特性并未朝着其最优性能设计。即“解谐”（“detuned”）以适应微计算机系统设计方面的变化，而微处理器芯片和存储器件通常并不如此解谐。因此，高性能微计算机的制造厂较多允许外围设备、辅助设备及某些存储器选件性能上的差异甚至较差的性能，以便生产能与大多数装到系统上的器件兼容的系统。此外，微计算机制造厂还必须预先考虑微处理器芯片和存储器件的升级和变化。如果微计算机制造厂不预先考虑到这种升级，则势必限制系统的销售能力，使其产品达不到原可得到的全部销售市场。

通常供台式应用的完整微计算机包括一些子系统：象中央处理器（以后称之为“CPU”，“处理器”或“微处理器”）算术“协处理器”（“coprocessor”）直接访存功能（DMA）、内存、各种系统端口，和到显示、键盘、软盘的接口，串行和并行端口，scsi器件以及鼠标仪。

微计算机通过在系统内的各子系统之间操纵地址、数据和控制信号而工作。出入系统内存的控制数据流是由内存控制器提供，该控制器通常控制处理器、主存和总线之间的时序和数据传输。

对微计算机系统设计者来说已可获得更快速的微处理器和存储器件，所以提高性能就受限于系统的其他元件。例如，不能期望存储控制器的速度以与微处理器及存储器件增长速度相当的速度增长，尤其是，当有关微处理器和存储器件的操作以不同速率一变再变时。

如果只是简单地加快存储控制器速度以便适应当前不断推出的更快速的微处理器和存储器件，则某些存储器件会在不同系统中以不同的形式开始失效。为了跟上微处理器的速度，存储控制器越是驱动得快，会有越多存储器件失效和开始失效。失效形式包括：数据丢失、地址和控制信号丢失。因此，一种微计算机系统，它结合较快速的微处理器技术，例如，20或25MHz，较慢速的存储器件技术，以及更慢速的输入/输出（I/O）总线技术，例如，8MHz，是最合乎需要的。

尽管象动态随机存取存储器（“DRAM”）器件那样的存储元件的发展通常已与处理器技术保持同步，但往往这些器件的控制逻辑并非如此。这种逻辑功能和技术也限制了整个微计算机系统的速度。例如，为了使处理器得以存取存储器，必须产生存取信号来响应由来自微处理器的存取请求信号而引起的总线控制器选通信号。为了产生这些信号，将会导致与总线和存储控制器两者有关的、由于缓冲和选通延迟而引起的附加开销。这样，尽管在处理器与系统存储器之间高度的交互作用，但对系统存储控制来说，显然需要的是一方面应与发展的微处理器技术的速度无关，另一方面应与现有最新技术的总线/总线控制器无关。

微计算机各子系统的操作速度是由一个或多个同步或异步的时钟或定时信号决定的。过去，通常从多于1个异步源中得出这样的时钟信号。于是当需要微处理器和系统存储器的同步操作时，考虑到时钟信号源的协作并非完全精确，控制、选通和信号交换信号的定时中的客限必须是充分放松的。对以8MHz操作的微计算机来说，性能是可接受的且相当可靠的。

但随着操作速度的增加，严格的系统定时参数必须实质上比多源时钟信号能可靠地达到的更为精确。这样，对于以20MHz及以上速率的操作来说，要求从单个信号源产生时钟信号以便消除时钟和控制信号的偏移以及提供可靠的高速操作。

按照本发明的系统存储控制包含：一个用于与设计者选择的微处理器接口的同步控制器，以及一个直接与现有最新技术的输入/输出（I/O）总线技术（例如，IBM公司制作的微通道体系结构（MCA））接口的异步存储控制器。从而支持在微机或高性能总线定时系统中，通过本发明控制器，微处理器或总线耦合器件，对从任何几所制造厂家可购得的80毫微秒动态随机存贮器DRAM进行存取。通过按照本发明对系统存储控制的分划，充分预计了微处理器和DRAM技术的发展，而不会被MCA的速度或其他常规总线技术的特性或其发展所牵制。同时也望有异步存储控制器技术通过总线耦合器件访问内存而不影响（即解谐）微处理器或系统存储器的性能。

本发明的异步控制单元响应来自主I/O总线的控制信号，向总线耦合器件提供对微机系统存贮器的异步访问。众所周知，同步存储控制器根据来自微处理器的命令信号提供微处理器对系统存储器的访问。借助于对那些与高性能微处理器所要求的速度不同的，耦合到主I/O总线上的器件和子系统分门别类地提供存取途径的办法，本发明可望提高整个微计算机系统的性能。这样，在用本发明控制器的情况下，以前通过I/O总线耦合器件经由同步存储控制器为存入/取出子流存贮器所需要的缓冲、控制信号调节或其他附加开销都得以消除。在同步及异步领域的边界上的元稳定性问题也得以消除。

图1是按照本发明原理采用异步存储控制器构成的存储控制系统的方框图。

图2是图1存储控制系统所使用的异步存储控制器的方框图。

图3是由图1和2的异步存储控制器所产生的控制信号的时序图。

下面参照图1，按照本发明的存储控制系统10包含：同步控制器12和异步控制器14。控制器12和14各自产生行和列地址（分别为RAS和CAS）信号和用以存取动态随机存取存储器（DRAM）16的允许写入（WEN）信号。用于RAS和CAS信号以及此中所描述的其他信号的标志，还可包括一个后缀N，诸如RASN和CASN。这样的标志仅用来指示这些信号是低电平或负极性有效。

同步控制器12是任何市场上可得到的存贮控制器能响应微处理器发来之命令而产生RAS、CAS和WEN信号，例如由G2公司生产并销售的同步GC182存储控制器。DRAM16可以是任何市场上买得到的DRAM器件，最好具有高速特性适合于接吸由同步控制器12所产生的RAS、CAS和WEN信号。这种DRAM器件包括分别由Hictach，和Fujitsu制作的HM5110003和MB  81  C1000  80NS。

异步控制器14响应来自主I/O总线的控制信号，分别产生RAS、CAS和WEN信号31、32和33（如图3所示）。在本发明的最佳实施例中，异步控制器14设计成能接收如在IBM个人系统/2微计算机的技术参考手册中所述的与MCA总线接口并产生的控制信号，该手册在本文中结合作为参考，不再赘述。

同步控制器12和异步控制器14两者都由PENAN信号启动。当同步控制器12被启动时PENAN为低（即，负）;当异步控制器14被启动时PENAN为高（即，正）。因而，两个控制器永不会在同时启动。

由微处理器确定PENAN信号的状态。如果采用由Intel公司生产的80386微处理机芯片，PENAN由微处理器产生之HOLDACK信号导出，而HOLDACK信号则是响应微处理器之请求保持信号而产生的。这样，在所述微处理器控制MCA总线时，用同步控制器12存取DRAM16。相反地，在所述微处理器未控制MCA总线时，用异步控制器14存取DRAM16。

同步控制器12一般是以25至33MHz频率操作、具有零等待状态和40毫微秒周期的高速控制器。相反，异步控制器14一般是在200毫微秒存储周期时间上操作的较慢速的系统。反相器17确保异步控制器14永不会在同步控制器12被启动的同时被启动。

下面参照图3，异步控制器14包含门电路M100-M102，M105-M112和触发电路M103-M104。

异步控制器14如在本说明书中另外所述的，响应MCA信号CMD、存储刷新信号REFRESH、CRAMCS、SO和S1，DELCMD和CADL的逻辑组合而产生RAS、CAS和WEN信号。DELCMD是MCA信号CMD的延迟型式，而CRAMCS是来自MCA的地址和状态译码信号，它指示一次内存访问。

现参照图2，异步控制器14按照下式关系根据SON和SIN而产生WEN信号33：

WEN＝SON′NAND  SIN，

式中SON′是SON的补码。当CMDN变成有效时（即低电平），SON和SIN信号经由时钟锁存电路M103时M104进行定时。

继续参照图2和3，当CADLN或REFRESHN信号变为有效时，异步控制器14响应并产生RASN信号31。RASN保持有效，直至当DELCMDN变成有效（即，低）从而或门M111打开时，RASN变为无效（即，高）。

由4个输入端的“与非”门M101在有几个其他MCA信号存在的情况下CMDN成为有效时，按照以下关系式产生CASN信号：

CASN＝[[SON  XOR  SIN]×CRAMCS×REFRESHN×CMDN′]′

式中CMDN′是CMDN的补。由“异或”门M102产生函数[SON  XOR  SIN]，并由反相器M100产生CMDN′。

如图1所示，在最佳实施例中，异步控制器14的输出端口与同步控制器12的相应输出端口在DRAM16的输入端口处连接。同样，异步控制器14的WEN信号端口与同步控制器12的相应端口在DRAM16的允许写入端口处连接。借助异步控制器14的双互补型金属氧化物半导体（bi-cmos）元件所产生的三态信号便于实现这种结构。

Claims (9)

1、在具有微处理器和有总线控制信号的总线的微计算机系统中，存储控制系统包含：

连接到所述微处理器上的响应来自所述微处理器的命令信号而产生同步存储地址信号和控制选通信号的同步控制装置(12)，

响应总线控制信号而产生异步存储地址信号和控制选通信号的异步控制装置(14)，以及

连接到所述微处理器、同步控制装置(12)和异步控制装置(14)上，响应来自所述微处理器的命令信号(PENEN)而启动所述同步控制装置(12)和所述异步控制装置(14)的逻辑装置(17)。

2、如权利要求1所述的存储控制系统，其特征在于，所述逻辑装置对不允许所述同步控制装置（12）和所述异步控制装置（14）同时启动是有效的。

3、用以为耦合到一种微计算机系统中具有总线控制信号的总线上的存取器件产生异步地址信号的装置，所述装置包含：

用以产生第一地址信号的第一逻辑装置（12），

耦合到所述第一逻辑装置上、用以产生第二地址信号的第二逻辑装置（14），以及

耦合到所述第一和第二逻辑装置上、用以产生一种控制信号的第三逻辑装置，

所述第一和第二地址信号以及所述第一控制信号均为响应所述总线控制信号而产生。

4、如权利要求3所述的装置，其特征在于，当第一组总线控制信号中有一个成为有效时产生所述第一地址信号，并当第二组总线控制信号的第一个成为有效时所述第一地址信号成为无效。

5、如权利要求4所述的装置，其特征在于，当所述第二组总线控制信号的第二个成为有效、在有所述第二组总线控制信号的其他信号出现的情况下，按照以下关第产生所述第二地址信号：

CASN＝[[SON  XOR  SIN]×CRAMCS×REFRESHN×CMDN′]′

式中CASN表示所述系二地址信号。

6、如权利要求5所述的装置，其特征在于，所述第二组总线控制信号的所述第一个与所述第二组总线控制信号的所述第二个是相同的，只是延迟了一个预选的时间。

7、如权利要求3所述的装置，其特征在于，所述控制信号是按照以下关系式而产生的：

WEN＝SON′NAND  SIN，

式中WEN表示所述控制信号。

8、在具有微处理器和具有总线控制信号的总线的微计算机系统中，用以控制对存储器系统进行访问的方法，所述方法包含以下步骤：

响应来自所述微处理器的命令信号，而产生同步、存储地址信号的控制选通信号，

响应总线控制信号而产生异步存储地址信号和控制选通信号，以及

响应来自所述微处理器的命令信号而启动同步控制装置（12）和异步控制装置（14）。

9、如权利要求8所述的方法，其特征在于，启动所述同步控制装置（12）和所述异步控制装置（14）的所述步骤消除同时发生这样的启动的可能。

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