CN105895160A - 具有减少的读取干扰的边界字线搜索和开放的块读取方法 - Google Patents

具有减少的读取干扰的边界字线搜索和开放的块读取方法 Download PDF

Info

Publication number
CN105895160A
CN105895160A CN201610084491.1A CN201610084491A CN105895160A CN 105895160 A CN105895160 A CN 105895160A CN 201610084491 A CN201610084491 A CN 201610084491A CN 105895160 A CN105895160 A CN 105895160A
Authority
CN
China
Prior art keywords
wordline
district
write
block
read voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610084491.1A
Other languages
English (en)
Other versions
CN105895160B (zh
Inventor
G.沙
D.达塔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Delphi International Operations Luxembourg SARL
SanDisk Technologies LLC
Original Assignee
Delphi International Operations Luxembourg SARL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Delphi International Operations Luxembourg SARL filed Critical Delphi International Operations Luxembourg SARL
Publication of CN105895160A publication Critical patent/CN105895160A/zh
Application granted granted Critical
Publication of CN105895160B publication Critical patent/CN105895160B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells

Abstract

呈现了减少NAND型非易失性存储器的部分写入的块上的读取干扰的量的技术，用于当确定在块中的最后写入的字线时以及也用于读取操作两者，所述读取操作包括写入后的验证读取。然后通常使用将未写入的非选择的字线用较低的读取通过电压(read‑pass voltage)来偏置。块的最后写入的字线的确定可以在粗略‑精细搜索中完成，其中字线被分为多个区以寻找具有最后写入的字线的区，所述具有最后写入的字线的区又被细分以用于更精细的搜索。

Description

具有减少的读取干扰的边界字线搜索和开放的块读取方法
技术领域
以下涉及可重新编程非易失性存储器系统的操作，该可重新编程非易失性存储器系统诸如使用贮存在存储器单元的电荷贮存元件中的电荷来记录数据的半导体闪速存储器。
背景技术
能够非易失性地贮存电荷的固态存储器、特别是以封装为小型卡的EEPROM和闪速EEPROM的形式的固态存储器近来在多种移动和手持装置、特别是信息应用和消费电子产品中变为贮存的选择。不同于也是固态存储器的RAM(随机存取存储器)，闪速存储器是非易失性的，并且即使在断电后仍然保留其贮存的数据。此外，不同于ROM(只读存储器)，闪速存储器类似于磁盘贮存装置可以重复写入。尽管成本越来越高，但是在大贮存应用中越来越多地使用闪速存储器。
闪速EEPROM类似于EEPROM(电可擦除可编程只读存储器)之处在于它是可以被擦除并且使得新的数据写入或者“编程”到它们的存储器单元中的非易失性存储器。两者都使用场效应管结构中的浮置(不连接的)导电栅极，该导电栅极被放置在半导体衬底中的沟道区之上、在源极和漏极区之间。然后，控制栅极被提供在浮置栅极之上。晶体管的阈值电压特征由保留在浮置栅极上的电荷的量控制。就是说，对于在浮置栅极上的给定水平的电荷，存在必须在晶体管被“导通”以允许其源极和漏极区之间的导电之前施加到控制栅极的相应的电压(阈值)。诸如闪速EEPROM的闪速存储器允许同时擦除存储器单元的整个块。
浮置栅极可以保持一定范围的电荷，并且从而可以被编程到在阈值电压窗口中的任何阈值电压电平。阈值电压窗口的大小被装置的最小和最大阈值水平界定，该最小和最大阈值水平又对应于可以被编程到浮置栅极的电荷的范围。阈值窗口一般取决于存储器装置的特征、操作条件和历史。在窗口中的每个独特的、可分解的阈值电压电平范围原则上可以被用于指定单元的明确的存储器状态。
为了改善读取和编程性能，阵列中的多个电荷贮存元件或存储器晶体管被并行读取或编程。因此，一“页”的存储器元件被一起读取或编程。在现有的存储器架构中，一行通常包含几个交织的页或者其可以构成一页。一页的所有存储器元件被一起读取或编程。
也从具有用于贮存电荷的介电层的存储器单元制造非易失性存储器装置。与之前所述的导电浮置栅极元件相反，使用介电层。ONO介电层延伸穿过源极和漏极扩散之间的沟道。用于一个数据位的电荷被定位在靠近漏极的介电层中，并且用于另一个数据位的电荷被定位在靠近源极的介电层中。例如，非易失性存储器单元可以具有夹在两个二氧化硅层之间的俘获介电质。通过单独读取在介电质中空间上分开的电荷贮存区的二进制状态而实现多状态数据贮存。
发明内容
对于具有根据NAND型架构形成的多个块的非易失性存储器，其中块的存储器单元沿着多个字线形成，并且其中块的字线从第一端到第二端顺序地写入，呈现了一种在部分写入的块中确定最后写入的字线的方法。进行粗略确定，其包括将所述第一块的字线分为多个区，每个所述区包括连续的多个字线，并且确定所述最后写入的字线属于哪个区，其包括一个或多个的区上的区感测操作。在所述区的选择的一个区上的区感测操作包括：将所选择的区的字线偏置到第一读取电压；将所选择的区和所述第一块的第一端之间的任何区的字线偏置到所述第一读取电压；并且将所选择的区和所述第一块的第二端之间的任何区的字线偏置到第二读取电压。所述第一读取电压足以允许所述存储器单元独立于编程到其的数据状态而导电，并且所述第二读取电压小于所述第一读取电压。通过将第一块的所述区如此偏置，所述方法确定所述第一块的非导电NAND串的数量是否低于第一条件，并且响应于所述第一块的非导电NAND串的数量低于所述第一条件，确定所述第一块的最后写入的字线属于所选择的区。然后在所确定的区上进行精细确定以找到最后写入的字线。
呈现了一种用于操作非易失性存储器系统的方法，其中所述非易失性存储器系统包括非易失性存储器单元的阵列，所述非易失性存储器单元具有根据NAND型架构形成的多个块，其中块的存储器单元沿着多个字线形成，所述字线包括第一字线，并且其中从阵列的第一端到第二端顺序地写入块的字线。进行第一字线上的写入操作，并且第一字线的写入后的读取操作随后验证所述写入操作。所述读取操作包括确定所述读取操作是否包括贮存在属于部分写入的块的第一字线上的数据的页；并且响应于确定所述第一字线属于部分写入的块，进行用于所述第一字线的修改后的读取操作。用于所述第一字线的修改后的读取操作包括：沿着所述第一字线施加第一感测电压；沿着所述第一字线和所述部分写入的块的第一端之间的字线施加第一非选择的字线读取电压；并且沿着所述第一字线和所述部分写入的块的第二端之间的一个或多个字线施加第二非选择的字线读取电压。所述第一非选择的字线读取电压足以允许所述存储器单元独立于在单元中编程的数据状态而导电，并且所述第二非选择的字线读取电压小于所述第一非选择的字线读取电压。
各个方面、优点、特征和实施例被包括在其示例性示例的下述说明中，所述说明应结合附图。这里所引用的所有的专利、专利申请、文章、其它公开物、文件和事物用于所有的目的将其整体通过引用结合于此。在任何所结合的公开物、文件或事物和本申请之间的定义或所使用的术语中的任何不一致和矛盾的程度上，以本申请的那些为准。
附图说明
图1示意性地示出了适用于实现在下面详细描述的各种方面的存储器系统的主要硬件组件。
图2示意性地示出了非易失性存储器单元。
图3示出了对于浮置栅极在固定的漏极电压处在任何一个时间时可能选择性地贮存的四个不同的电荷Q1-Q4的在源极-漏极电流ID和控制栅极电压VCG之间的关系。
图4示意性地示出了组织为NAND串的存储器单元串。
图5示出了存储器单元的NAND阵列210的示例，该存储器单元由诸如图4中所示的NAND串50构成。
图6示出了组织为NAND配置的存储器单元的一页被并行感测或编程。
图7A-7C示出了编程全部存储器单元的示例。
图8示出了3-D NAND串的物理结构的示例。
图9-12观察NAND型(更具体地“BiCS”型)的特定单片三维(3D)存储器阵列。
图13示出了当搜索块的最后写入的字线时在选择的字线的漏极侧上使用较低的VREAD_PARTIAL。
图14示出了使用较低的VREAD_PARTIAL以帮助减少漏极侧擦除的字线上累积的干扰，从而减少误码率。
图15图形地表示对于不同的VREAD_PATIAL电平的“1”位的数量和在选择的和最后写入的字线之间的字线的数量之间的关系。
图16是智能地决定当确定最后写入的字线时在读取之间跳过多少字线的算法的示例。
图17示出了对于不同的数据模式的位线稳定时间的差别。
图18是帮助示出在未写入的字线上使用减少的VPASS的修改后的读取操作的框图。
图19是在未编程的字线上使用较低的VREAD偏置的示例性流程。
图20是用于在未编程的字线上使用较低的VREAD偏置的简化的实施例的流程。
图21是用于最后写入的字线的粗略搜索的示例性实施例的流程图。
图22示出了在粗略搜索中施加到字线的偏置电平。
图23是用于最后写入的字线的精细搜索的示例性实施例的流程图。
图24示出了在精细搜索中施加到字线的偏置电平。
具体实施方式
存储器系统
图1示意性地示出了适用于实现以下的存储器系统的主要硬件组件。存储器系统90通常通过主机接口与主机80一起操作。存储器系统可以以诸如存储器卡的可拆卸的存储器的形式，或者以嵌入的存储器系统的形式。存储器系统90包括由控制器100控制其操作的存储器102。存储器102包括分布在一个或多个集成电路芯片之上的非易失性存储器单元的一个或多个阵列。控制器100可以包括接口电路110、处理器120、ROM(只读-存储器)122、RAM(随机访问存储器)130、可编程非易失性存储器124和额外的组件。控制器通常被形成为ASIC(专用集成电路)，并且被包括在这样的ASIC中的组件通常取决于特定应用。
关于存储器区102，半导体存储器系统包括：易失性存储器装置——诸如动态的随机存取存储器(“DRAM”)或静态的随机存取存储器(“SRAM”)装置；非易失性存储器装置——诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪速存储器(也可以被认为是EEPROM的子集)、铁电的随机存取存储器(“FRAM”)以及磁阻的随机存取存储器(“MRAM”)；以及其它能够贮存信息的半导体元件。每种类型的存储器装置可以具有不同的配置。例如，闪速存储器装置可以被配置在NAND或NOR配置中。
存储器装置可以以任何组合由无源和/或有源元件构成。以非限制性示例的方式，无源半导体存储器元件包括ReRAM装置元件，其在一些实施例中包括电阻率切换贮存元件——诸如反熔丝、变相材料等，以及可选地控制元件——诸如二极管等。进一步以非限制性示例的方式，有源半导体存储器元件包括EEPROM和闪速存储器装置元件，其在一些实施例中包括包含电荷贮存区的元件——诸如浮置栅极、传导的纳米粒子或电荷贮存电介质材料。
多个存储器元件可以被配置为使得它们串联连接或者使得每个元件可被独立地访问。以非限制性示例的方式，在NAND配置(NAND存储器)中的闪速存储器装置通常包含串联连接的存储器元件。NAND存储器阵列可以被配置为使得阵列由多个存储器串构成，其中串由共享单个位线并作为一组存取的多个存储器元件构成。可替换地，存储器元件可以被配置为使得每个元件可被独立地访问，例如NOR存储器阵列。NAND和NOR存储器的配置是示例性的，并且可以以其它方式配置存储器元件。
位于衬底中和/或衬底上的半导体存储器元件可以以二维或者三维布置，诸如以二维存储器结构或三维存储器结构布置。
在二维存储器结构中，半导体存储器元件被布置在单个平面或者单个存储器装置级中。典型地，在二维存储器结构中，存储器元件被布置在基本上平行于支撑存储器元件的衬底的主表面而延伸的平面中(例如，在x-z方向平面中)。衬底可以是在其上或其中形成存储器元件的层的晶片，或者它可以是在存储器元件被形成之后附接到存储器元件的载体衬底。作为非限制性示例，衬底可以包括诸如硅的半导体。
存储器元件可以布置在有序的阵列中的单个存储器装置级中——诸如在多个行和/或列中。但是，存储器元件在不规则或者非正交的配置中形成阵列。存储器元件每一个具有两个或多个电极或接触线——诸如位线和字线。
三维存储器阵列被布置为使得存储器元件占据多个平面或多个存储器装置级，从而在三维中形成结构(即，在x、y和z方向中，其中y方向基本上垂直于衬底的主表面，并且x和z方向基本上平行于衬底的主表面)。
作为非限制性示例，三维存储器结构可以被垂直地布置为多个二维存储器装置级的堆栈。作为另一非限制性示例，三维存储器阵列可以被布置为多个垂直的列(例如，基本上垂直于衬底的主表面、即在y方向中延伸的列)，其中每个列在每个列中具有多个存储器元件。列可以布置在二维配置中，例如，在x-z平面中，产生具有在多个垂直地堆叠的存储器平面上的元件的存储器元件的三维布置。在三维中的存储器元件的其它配置也可以组成三维存储器阵列。
以非限制性示例的方式，在三维NAND存储器阵列中，存储器元件可以耦接在一起以在单个水平的(例如，x-z)存储器装置级中形成NAND串。可替换地，存储器元件可以耦接在一起以形成横穿多个水平的存储器装置级的垂直NAND串。可以设想其它三维配置，其中一些NAND串在单个存储器级中包含存储器元件，而其它串包含跨过多个存储器级的存储器元件。三维存储器阵列也可以被设计在NOR配置中和在ReRAM配置中。
典型地，在单片三维存储器阵列中，一个或多个存储器装置级被形成在单个衬底上。可选地，单片三维存储器阵列也可以具有至少部分在单个衬底中的一个或多个存储器层。作为非限制性示例，衬底可以包括诸如硅的半导体。在单片三维阵列中，组成阵列的存储器装置级的层通常被形成在阵列的在底层存储器装置级的层上。但是，单片三维存储器阵列的相邻存储器装置级的层可以被共享或者具有在存储器装置级之间的介入的层。
其次，二维阵列可以被单独地形成，并且然后封装在一起以形成具有存储器的多个层的非单片存储器装置。例如，非单片堆栈的存储器可以通过在单独的衬底上形成存储器级，并且然后在彼此上堆栈存储器级来形成。可以在堆栈之前将衬底减薄或者从存储器装置级移除，但是由于存储器装置级被初始形成在单独的衬底之上，所以所产生的存储器阵列不是单片三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片或非单片)可以被形成在单独的芯片上，并且然后封装在一起以形成叠层芯片存储器装置。
存储器元件的操作以及与存储器元件的通信通常需要相关联的电路。作为非限制性示例，存储器装置可以具有用于控制和驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可以在与存储器元件相同的衬底上和/或在单独的衬底上。例如，用于存储器读取-写入操作的控制器可以位于单独的控制器芯片上和/或在与存储器元件相同的衬底上。
应认识到的是，下述不限于二维和三维示例性结构，而是覆盖本发明在这里的精神和范围中的所有相关的存储器结构。
物理存储器结构
图2示意性地示出了非易失性存储器单元。存储器单元10可以由具有电荷贮存单位20的场效应晶体管实现，电荷贮存单位20诸如浮置栅极或者电荷捕捉(介电)层。存储器单元10还包括源极14、漏极16和控制栅极30。
现今有许多商业上成功的非易失性固态存储器装置正被使用。这些存储器装置可以采用不同类型的存储器单元，每个类型具有一个或多个电荷贮存元件。
典型的非易失性存储器单元包括EEPROM和闪速EEPROM。此外，存储器装置的示例使用介电贮存元件。
实践中，单元的存储器状态通常通过感测当参考电压被施加到控制栅极时穿过单元的源极和漏极电极的传导电流来读取。因此，对于在单元的浮置栅极上的每个给定的电荷，可以感测关于固定的参考控制栅极电压的相应的传导电流。类似地，可编程到浮置栅极上的电荷的范围定义相应的阈值电压窗口或者相应的传导电流窗口。
可替换地，替代于在分段的电流窗口之中感测传导电流，可以在控制栅极处为在测试之下的给定的存储器状态设置阈值电压、并且检测传导电流是否低于或高于阈值电流(单元-读取参考电流)。在一个实现方式中，相对于阈值电流的传导电流的检测通过检验传导电流通过位线的电容放电的速率来实现。
图3示出了对于浮置栅极在任何一个时间时可能选择性地贮存的四个不同的电荷Q1-Q4的在源极-漏极电流ID和控制栅极电压VCG之间的关系。通过固定的漏极电压偏置，四条实线ID相对于VCG的曲线表示可以编程到存储器单元的浮置栅极上的七个可能的电荷水平的四个，分别对应于四个可能的存储器状态。作为一示例，总体单元的阈值电压窗口的范围可以从0.5V到3.5V。七个可能的编程的存储器状态“0”、“1”、“2”、“3”、“4”、“5”、“6”、以及一擦除状态(未示出)，分别可以由将阈值窗口分区为每个间隔为0.5V的区划分。例如，如果如所示的使用了2μΑ的参考电流、IREF，则用Q1编程的单元可以被认为在存储器状态“1”中，因为它的曲线在由VCG＝0.5V和1.0V划分的阈值窗口的区中与IREF相交。类似地，Q4在存储器状态“5”中。
如可以从上述说明中看到，越使存储器单元贮存更多的状态，其阈值窗口被分割地越精细。例如，存储器装置可以具有存储器单元，该存储器单元具有范围从-1.5V到5V的阈值窗口。这提供6.5V的最大宽度。如果存储器单元将贮存16个状态，每个状态可能在阈值窗口中占据从200mV到300mV。这将需要编程和读取操作中的更高的精度以便能够实现所需要的分辨率。
NAND结构
图4示意性地示出了组织为NAND串的存储器单元串。NAND串50包括由它们的源极和漏极菊花链接的一系列存储器晶体管Ml、M2、...Mn(例如，n＝4、8、16或更高)。一对选择晶体管S1、S2分别经由NAND串的源极端子54和漏极端子56控制存储器晶体管链到外部世界的连接。在存储器阵列中，当源极选择晶体管S1被导通时，源极端子耦接到源极线(见图5)。类似地，当漏极选择晶体管S2被导通时，NAND串的漏极端子耦接到存储器阵列的位线。在链中的每个存储器晶体管10用作存储器单元。它具有贮存给定的量的电荷以便于表示预期的存储器状态的电荷贮存元件20。每个存储器晶体管的控制栅极30允许控制(control over)读取和写入操作。如将在图5中所看到的，NAND串的一行的相应存储器晶体管的控制栅极30都连接到相同的字线。类似地，选择晶体管S1、S2的每一个的控制栅极32分别通过其源极端子54和漏极端子56提供对NAND串访问的控制。同样地，NAND串的一行的相应选择晶体管的控制栅极32都连接到相同的选择线。
当在NAND串中寻址的存储器晶体管10在编程期间被读取或验证时，它的控制栅极30被供应适当的电压。与此同时，在NAND串50中剩余的未寻址的存储器晶体管通过在它们的控制栅极上施加足够的电压而被完全导通。以此方式，有效地创建从单独的存储器晶体管的源极到NAND串的源极端子54的传导路径，并且同样地对于单独的存储器晶体管的漏极到单元的漏极端子56有效地创建传导路径。
图5示出了存储器单元的NAND阵列210的示例，该存储器单元由诸如图4中所示的NAND串50构成。沿着NAND串的每一列，诸如位线36的位线耦接到每个NAND串的漏极端子56。沿着每一条(bank)NAND串，诸如源极线34的源极线耦接到每个NAND串的源极端子54。沿着一条NAND串中的一行存储器单元的控制栅极也连接到诸如字线42的字线。沿着一条NAND串中的一行选择晶体管的控制栅极连接到诸如选择线44的选择线。一条NAND串中的整行存储器单元可以通过在该NAND串的条的字线和选择线上的适当的电压而被寻址。
图6示出了组织为NAND配置的存储器单元的一页被并行感测或编程。图6基本上示出了在图5的存储器阵列210中的一条NAND串50，其中每个NAND串的细节在图4中明确地示出。一个物理页、诸如页60是能够被并行感测或编程的一组存储器单元。这由感测放大器212的相应的页完成。感测的结果被锁存在相应的锁存器214集合中。每个感测放大器可以经由位线被耦接到NAND串。页由共同连接到字线42的页的单元的控制栅极使能，并且可经由位线36访问可由感测放大器访问的每个单元。作为一示例，当分别感测或者编程单元60的页时，感测电压或者编程电压与位线上的适当的电压一起被分别施加到公共字线WL3。
存储器的物理组织
闪速存储器和其它类型的存储器之间的一个重要不同是单元必须从擦除的状态编程。就是说，浮置栅极必须首先清空电荷。然后，编程将期望的量的电荷增加回浮置栅极。它不支持将一部分的电荷从浮置栅极移除以从较多编程的状态变为较少编程的状态。这意味着更新的数据不能覆盖现有的数据并且必须被写入到之前未写入的位置。
此外，擦除是从浮置栅极清空所有的电荷，并且一般需要相当可观的时间。因为该原因，逐个单元甚至逐个页地擦除单元将是累赘并非常缓慢的。实践中，存储器单元的阵列被分割为存储器单元的大量的块。如对于闪速EEPROM系统来说是普遍的，该块是擦除的单元。就是说，每个块包含被一起擦除的最小数量的存储器单元。而聚集块中被并行擦除的大量的单元将改善擦除性能，大尺寸的块也承担处理更大数量更新的和废弃的数据。
每个块通常被分割为多个物理页。逻辑页是包含数量等于物理页中的单元的数量的位的、编程或读取的单位。在每单元贮存一位的存储器中，一物理页贮存一逻辑页的数据。在每单元贮存两位的存储器中，一物理页贮存两逻辑页。在物理页中贮存的逻辑页的数量因此反映每单元贮存的位的数量。在一实施例中，单独的页可以被分割为分段(segments)，并且分段可以包含作为基本编程操作的被一次写入的最少数量的单元。数据的一个或多个逻辑页通常被贮存在存储器单元的一行中。一页可以贮存一个或多个分区(sector)。分区包括用户数据和开销数据。
全部位、完全序列的(All-bit，Full-sequence)MLC编程
图7A-7C示出了编程总体4个状态的存储器单元的示例。图7A示出了可编程为分别表示存储器状态“0”、“1”、“2”和“3”的阈值电压的四个不同的分布的总体的存储器单元。图7B示出了用于擦除的存储器的“擦除的”阈值电压的初始分布。图7C示出了在多个存储器单元已经被编程之后的存储器的示例。本质上，单元初始地具有“擦除的”阈值电压，并且编程将使其移动到由验证水平vV1、vV2和vV3划分的三个区之一的更高的值。以此方式，每个存储器单元可以被编程到三个编程的状态“1”、“2”和“3”之一、或者在“擦除的”状态中保持未编程的。由于存储器被更多地编程，如图7B所示的“擦除的”状态的初始分布将变得更窄，并且擦除的状态由“0”状态表示。
2位代码具有可以被用于表示四个存储器状态的每一个的较低位和较高位。例如，“0”、“1”、“2”和“3”状态分别由“11”、“01”、“00”和“10”表示。2位数据可以通过在“完全序列”模式中感测而从存储器中被读取，在该“完全序列”模式中该2位通过分别相对于在三个子通道(sub-pass)中的读取划分阈值的值rV1、rV2和rV3感测而被一起感测。
3-D NAND结构
传统二维(2-D)NAND阵列的替换布置是三维(3-D)阵列。与沿着半导体晶片的平面表面形成的2-D NAND阵列相比，3-D阵列从晶片表面向上延伸，并且通常包括从晶片表面向上延伸的存储器单元的堆栈或者列。各种3-D布置是可能的。在一个布置中，NAND串垂直地形成，其中一端(例如源极)在晶片表面处，并且另一端(例如漏极)在顶部上。在另一布置中，NAND串以U-形状形成，使得NAND串的两端在顶部是可访问的，从而促进这样的串之间的连接。
图8示出了沿着垂直的方向延伸、即在垂直于衬底的x-y平面的z-方向中延伸的NAND串701的第一示例。存储器单元被形成在垂直的位线(局部位线)703穿过字线(例如WL0、WL1等)的地方。局部位线和字线之间的电荷俘获层贮存电荷，这影响了耦接到由其围绕的垂直位线(沟道)的字线(栅极)形成的晶体管的阈值电压。这样的存储器单元可以通过形成字线的堆栈并且然后蚀刻存储器孔而形成，在存储器孔处将形成存储器单元。然后，存储器孔沿着电荷俘获层排列，并且被填充了适当的局部位线/沟道材料(具有合适的介电层以用于隔离)。
至于平面NAND串，选择栅极705、707位于该串的任一端处以允许NAND串被选择性地连接到外部元件709、711或者与外部元件709、711隔离。这样的外部元件通常是导线、诸如服务大量NAND串的共同源极线或位线。垂直的NAND串可以以类似于平面NAND串的方式操作，并且SLC和MLC操作两者是可能的。尽管图8示出了具有串联连接的32个单元(0-31)的NAND串的示例，NAND串中的单元的数量可以是任意合适的数量。为了清晰而未示出所有的单元。应理解的是，额外的单元被形成在字线3-29(未示出)与局部垂直的位线相交处。
不严格地说，3D NAND阵列可以将图5和6的各个结构50和210倾斜向上以垂直于x-y平面而形成。在该示例中，每个y-z平面对应于图6的页结构，其中m个这样的平面在不同的x位置处。(全局)位线、BL1-m每一个穿过顶部排列到(run to)相关联的感测放大器SA1-m。然后，字线、WL1-n以及源极和选择线SSL1-n和DSL1-n排列在x方向中，其中NAND串在底部连接到共同源极线CSL。
图9-12观察NAND型(更具体地“BiCS”型)的特定单片三维(3D)存储器阵列，其中更具体地，一个或多个存储器装置级被形成在单个衬底之上。图9是这样的结构的一部分的斜投影，示出了对应于图5中的页结构的两个的部分，其中，取决于实施例，这些的每一个可以对应于分开的块或者是相同的块中的不同的“触指(finger)”。这里，替代于NAND串位于共同y-z平面中，它们在y方向中挤在一起，使得NAND串在x方向有些交错。在顶部上，NAND串沿着跨过在x方向中排列的阵列的多个这样的分支(sub-division)的全局位线(BL)而连接。这里，全局共同源极线(SL)也在x方向中排列穿过多个这样的结构，并且在NAND串的底部处连接到源极，该NAND串通过作为单独的触指的局部共同源极线的局部互联(LI)而连接。取决于实施例，全局源极线可以跨过整个或者仅部分的阵列结构。替代于使用局部互联(LI)，变化可以包括以U型结构形成的NAND串，其中该串自身的一部分向上排列。
在图9的右边是来自左边的结构的垂直NAND串的一个的元件的表示。多个存储器单元通过漏极选择栅极SGD在顶部处连接到相关联的位线BL，并且通过相关联的源极选择栅极SDS连接到相关联的局部源极线LI、到全局源极线SL。具有长度比存储器单元更长的选择栅极通常是有益的，其中这可以可替代地通过具有串联的几个选择栅极而实现，有助于层的更加统一的处理。此外，选择栅极是可编程的以调节它们的阈值水平。该示例性实施例还包括在端部的不被用于贮存用户数据的几个伪单元，由于它们靠近选择栅极使得它们更加易于被干扰。
图10示出了示例性实施例中的两个块的结构的顶视图。示出了两个块(上面的BLK0、下面的BLK1)，每一个具有从左向右排列的四个触指。每一级的字线和选择栅极线页从左向右排列，其中相同的块的不同触指的字线被共同连接在“平台(terrace)”处，并且然后通过在WLTr处的字线选择栅极接收它们各个的电压电平。在块中的给定层的字线也可以共同地连接在离开平台的远侧上。选择的栅极线对于每一级可以是单独的，而不是共同的，允许该触指被单独地选择。位线被示出为在页中上下排列，并且连接到感测放大器电路上，其中，取决于实施例，每个感测放大器可以对应于单个位线或者被多工复用到几个位线。
图11示出了一个块的侧视图，也是具有四个触指。在该示例性实施例中，在NAND串的任一端部处的选择栅极SGD和SGS包括都形成在CPWELL之上的四层，其中字线WL在其中。通过将其选择栅极设置到电平VSG来选择给定触指，并且根据操作偏置字线，该操作诸如用于选择的字线的读取电压(VCGRV)和用于非选择的字线的读取-通过电压(VREAD)。然后，非选择的触指可以通过相应地设置它们的选择栅极而被截止。
图12示出了单独的单元的一些细节。介电核排列在垂直的方向中并且由沟道硅层围绕，而该沟道硅层又由隧道介电(TNL)并且然后电荷俘获介电层(CTL)围绕。单元的栅极在这里由钨形成，钨由金属阻挡物围绕并且通过阻隔(BLK)氧化物和高K层来与电荷俘获层隔离开。
减少部分写入的块中的读取干扰
在存储器的一个位置上进行诸如读取、写入或擦除的操作，该位置类似于上述可以影响在存储器的另一位置上贮存的数据的质量的位置，该影响被称为“干扰”。例如，由于相邻字线上的存储器单元之间的电容性耦合(或“Yupin-效应”)，沿着一个字线施加的电压可能影响相邻字线上的存储器单元的状态。在NAND存储器的情况中，无论2D或3D的种类，当读取选择的字线时，沿着共享的NAND串的非选择的字线也必须被偏置。返回参考图6，为了读取沿着WL3的存储器单元，要求沿着其它字线的单元是导电的。这通过将电压VREAD施加到所有的非选择的字线(在该示例中WL0-2和WL4-n)实现，该电压足够高使得在这些字线上的非选择的存储器单元导电而不管它们保持的数据状态。例如，对于图7A-C中示出的状态，VREAD需要比更高的状态的分布的阈值电压更高。这些非选择的字线上的单元然后将导电，并且沿着选择的字线的单元可以然后通过沿着选择的WL3施加感测电压VCG_R(诸如感测电压的一个，诸如图7A中的rV1、rV2或rV3)而被读取。该相对较高的VREAD电平的施加可能是读取干扰的原因，特别是对于擦除的存储器单元。
字线通常从一端——诸如图6中的WL0的源极端——开始被顺序地写入，并且工作到漏极侧上的WLn。该章节关注减少部分写入的块上的读取干扰(“PBRD”)的技术，诸如在当存储器系统进行二进制扫描以寻找最后写入的页以及用于对块的主机读取时将发生的。这种类型的二进制扫描有时被称为最后写入的页检测或寻找最后的页(LWPD/FLGP)。对部分写入的块的读取由主机使用来管理。存在当系统可能需要检查最后写入的页的多种情况，诸如在写入中止恢复、电源中断等等期间。一些存储器系统使用正常关机时贮存的旗标。在这样的事件中，边界是已知的并且可以避免LWPD/FLGP，但是不是在所有的开放的块上(特别是在其中需要贮存旗标的块)。在非正常关机的情况中，系统需要扫描和标识在开放的块编程期间或闲置时间期间是否有电源中断。
进行最后写入的页检测的一个方法是用二进制扫描以搜索读取ALL FF(完全擦除的)的第一页。最后写入的页是在读取ALL FF的第一页之前的一页。扫描算法和模式检测通常用分立的控制器芯片在芯片外实现。这引发与命令和数据转移相关联的开销。在多裸芯系统中，扫描时间随每控制器的NAND芯片的数量而变化，并且可能遇到超时限制。
在这些二进制扫描期间，高偏置VREAD被施加在相对于被读取的字线的漏极侧上。(在该示例中，字线以从源极到漏极侧的顺序被写入)。完成越多次数的最后写入的页检测，越多的漏极侧字线经受高偏置VREAD。随着对高偏置VREAD的暴露增加，漏极侧字线可以累积显著量的干扰。因此，当系统回来并且写入之前未写入的漏极侧字线时，在漏极侧字线上可以看到高误码率(BER)。该情况类似于当几次读取写入的字线时在擦除的、未写入的字线上发生的部分写入的块上的读取干扰。在LWPD的情况中，边界页(最后写入的字线)还未知，使得不能够应用具有对部分块边界页的现有知识的方法。
NAND和将数据页顺序写到字线上的组合导致在部分写入的块上相对于完全写入的块的更高水平的读取干扰。对于部分写入的块的情况的高误码率(BER)的原因可以由考虑相对于完全写入的块的部分写入的块情况来解释。在部分写入的块的情况中，只有少数字线可以被写入在块中，其中在写入顺序中更高的字线仍是擦除的。写入的字线的一些被多次读取，其中被擦除的更高的字线看到导致累积的干扰的高VREAD偏置。当系统回来并且写入块的剩余字线时，更高的字线看到读取干扰，之后跟着在编程期间的字线到字线的电容性耦合的Yupin-效应。对于完全写入的情况，其中所有的字线已经被写入，写入的字线的一些也可以被多次读取；但是对于已经写入的更高的字线，它们在写入过程中的Yupin-效应之后看到高VREAD。
对于部分写入的块的情况可能具有更高的BER，因为更高的、未写入的字线当仍是擦除的时首先具有读取干扰，之后跟着在之后的写入期间的Yupin-效应。(关于由部分的块读取引起的误差的更多细节以及与其有关的技术在于2014年10月29日提交的美国专利申请号14/526,870中讨论)。对于完全写入的块，后面的字线首先具有与Yupin-效应有关的编程，之后跟着读取干扰。由于干扰量独立于初始擦除深度，所以当在干扰之后看到Yupin-效应时，擦除的状态上移得更多，即对于部分的块的情况，导致高BER。作为结果，当进行最后写入的页检测的二进制搜索或者从写入的页读取数据时，系统可能期待在整个块被写入之后在擦除的/未写入的字线上的高BER。
如上所述，寻找块的最后写入的页的一个方法是进行块的字线的二进制搜索——可能导致部分写入的块上的大量读取以及相应的误码率的技术。为减少误码率，以下描述使用用于非选择的字线的一些的减少的VREAD电平——可以延伸到数据读取的技术。当进行最后写入的页搜索时，减少的VREAD技术还可以被用于当从一端到另一端搜索遍历块时智能地跳过字线。此外，为了改善最后写入的页搜索期间的性能，无论是在二进制搜索中还是当从端搜索时，可以使用减少的稳定(settling)时间。
为了确定顺序地写入的字线组的最后的写入，不必要提供沿着字线的数据的准确读取，而是仅确定其是否被写入或者仍是在擦除的状态中。该技术可以被实现为用于最后写入的页检测的芯片上的自动扫描特征。当进行感测操作时，较低的VREAD(或VREAD_PARTIAL)被施加到漏极侧字线(就是说，在写入顺序次序中稍后写入的字线)。具有减少的VREAD_PARTIAL的感测操作还可以被用于基于可以多少位被读取为“1”而确定在过程中需要跳过多少字线。
又考虑这些并且关注该降低的VREAD电平，在用于NAND型存储器的标准感测操作中，非选择的字线需要被偏置到允许它们导电以用于任何编程的数据状态的电平；但是，对于未写入的字线，擦除的存储器单元将在较低的电压处导通，使用其将导致未编程的单元上的较少的干扰。结果，当搜索最后写入的字线时，当进行读取时，在写入次序中比字更晚的一些或者所有字线可以被施加较低的VREAD_PARTIAL；使用以从NAND串的源极端的次序写入字线的示例，VREAD_PARTIAL可以被施加到选择的字线的漏极侧上的所有字线。这可以关于图13被示出。
图13的最左列示出了字线号码，其中这些以它们被写入的顺序次序被编号，在该示例中以源极侧上的WL0开始并且朝向漏极/位线端上的WL64工作。在这里最后写入的字线被当作是WL_i。在左边“偏置”的读取中，选择的WL0和所有其它字线接收VREAD_PARTIAL电平。随着从WL1到WL_i的字线被写入，沿着这些字线的一些单元对于VREAD_PARTIAL可能不导电，使得该修改后的感测操作可能不会产生准确的数据读取，产生错误的“1”，但是其将允许确定WL0是否已经被写入。类似地，对于如在中间“偏置”列示出的字线WL_n，在源极侧(WL0到WL_n-1)上的字线不需要贡献，并且被设置到完整的VREAD，而(可能是未写入的)WL_n+1到WL64被设置到VREAD_PARTIAL。该过程将类似地完成，对于直到最后写入的字线WL_i并且包含最后写入的字线WL_i的所有字线具有类似的结果，仅有的差别在于对WL_i的读取将是准确的读取。对于在右边“偏置”列中的WL_i+1，写入的字线WL0到WL_i将都接收VREAD并且导电；VREAD_PARTIAL仅被施加到未写入的字线WL_i+2到WL64，因此它们也将导电；并且在WL_i+1上的感测电压VCG_R将准确地指示其未被写入。
使用较低的VREAD_PARTIAL可以帮助减少在漏极侧擦除的字线上的累积的干扰，从而减少误码率。这在图14的曲线图中示出，其基于装置数据，并且其中水平的轴是读取周期的数量，并且垂直的轴是沿着字线的误码率的指示。完全写入的块的行为在1401处示出，并且在1403处对于对所有的字线使用完整的VREAD的部分写入的块。在该示例中，VREAD是几伏的量级。相对于VREAD递增地减少VREAD_PARTIAL大概7％、10％和20％的效应分别在1405、1407和1409处示出。如在曲线图上所示，相对于VREAD减少VREAD_PARTIAL大约20％将显著地减少部分写入的块上的干扰到类似于在完全写入的块上的干扰的水平。
在关于图13所示的实施例中，在选择的字线的漏极上的所有字线被设置为VREAD_PARTIAL。在其它情况中，将这些字线中的仅一些设置到较低的电平可能更为实际；例如，如果字线译码使用区结构，其中字线被组合为连续的组，其可能进行感测以将VREAD_PARTIAL施加到整个区的落在当前选择的字线的漏极侧上的仅一些字线。至于用于相对于标准VREAD的VREAD_PARTIAL的电平，其可以是固定的偏移或者可以取决于装置的年龄、块看到的编程/擦除周期的数量、字线的数量或其它因素。
当搜索最后写入的页时使用减少的VREAD_PARTIAL可以被用于二进制搜索以及其它算法。例如，搜索可以通过从源极端逐渐到漏极端，沿路跳过字线进行，其中如上提及的，读取具有较低的VREAD_PARTIAL的写入的字线的结果可以被用作智能算法的一部分以决定跳过多少字线。
最后写入的页检测(LWPD)可以通过跳过一些数量的字线、但是仍具有一些或者所有的漏极侧字线在较低的偏置VREAD_PARTIAL处而加速。由于NAND结构，在该模式中的数字“1”将是在VREAD_PARTIAL处的所有字线的逻辑的“和”。随着在VREAD_PARTIAL处的字线的数量降低，“1”的数量降低；并且随着VREAD_PARTIAL的电平降低，“1”的数量降低。因此测量在给定电压处的“1”的数量可以提供到真实边界的距离的估计。结果，示例性扫描算法可以将跳过的字线的数量基于扫描之后读取的“1”位的数量：如果“1”位少于一条件，则推测其远离边界，并且算法可以对于跳过的数量的字线进一大步；相反，使用较少字线的较小步(step)。取决于VREAD_PARTIAL偏置，可以设置用于跳过WL的条件。
这在图15的曲线图中示出，其中水平的轴是在选择的字线和最后写入的字线之间的字线的数量，并且垂直的轴是“1”位的期望的数量。该示例用于2位每单元的实施例，其中状态以增加的阈值的次序被标记为Er、A、B、C。电压VRC被用于区分B和C状态并且在1501处示出；电压VRB被用于区分A和B状态并且在1503处示出；并且VRA电压被用于区分Er和A状态并且在1505处示出。
例如说，由于NAND串电阻的升高，算法以接近于VRB的VREAD_PARTIAL开始(即，在漏极侧WL上的具有B-状态/C-状态的所有单元将截止NAND串，并且因此将使得在选择的字线上的阈值电压表现为高，即为0-位)。如果算法例如使用16位的条件，则其可以跨越～8个字线而不需要担心跨越超过了最后写入的字线。然后，切换到VREAD_PARTIAL以接近VRA，其可以跨越～4个字线直到达到16位的时间条件。最后，其可以在直到得到ALL FF结果的时间切换到1字线。图16示出了这样的算法。
图16的流程在1601开始，并且在1603处使用接近VRB的VREAD_PARTIAL电平读取WL0。在1605处，在1603处的读取是否满足ALL FF值的条件，该ALL FF值在该示例中大于16位。如果是的，在1607处选择的字线值递增8，并且该过程循环回到1605。如果不满足该条件，在1609处字线值仅递增4，并且该流程行进到1611。然后在1613处读取选择的字线，其中VREAD_PARTIAL电平降低到VRA电平附近。然后，读取结果与在1613处的条件比较：如果通过，在1609处在循环回到1611之前n递增4；如果“否”，在1617处被读取、在1619处对照条件而被检查之前，在1615处该计数递增1。如果1619给出“是”，过程循环回1615；如果“否”，最后写入的字线是WL_n-1(1621)，在此点该流程结束(1623)。该算法可以加速LWPD搜索，而仅使漏极侧字线经受VREAD_PARTIAL，减少了部分写入的块上的干扰问题。可以使用该算法的多种变化，包括过击(over-shoot)或者混合二进制搜索的情况中的备用(backing up)。
对于任何LWPD算法，无论是否使用减少的VREAD_PARTIAL，可以通过进行具有较小的位线稳定时间的ALL-FF检测来加速过程。在感测操作中，在感测电压被施加到选择的字线之前，通常在位线上设置一些电压电平以便于准确地读取该页。由于LWPD不需要准确地读取数据，这是稳定时间可以被缩短的一个原因。另一个原因是，由于所有未写入的位线将具有相同的数据(即，都在擦除的状态中)，所以位线在部分写入的块也应该更快地稳定，减少了不同位线上的不同状态对能够多快出现稳定的影响。在图17中示出了该影响。在图17中，不正确的位(FBC)的数量相对于位线稳定时间被画出。
这些各种方面都可以帮助加速LPWD过程，使得之前需要涉及控制器的过程现在可以由存储器芯片自己完成。在将被写入的最后页的这样的搜索中，并不预先知道哪些页未被写入，但是上述许多这些方面也可以当具有哪些页未被写入的现有知识时在数据读取操作中被应用到读取部分写入的块。
当进行读取以提取沿着NAND存储器的字线的数据页时，非选择的字线被偏置使得它们将独立于贮存的数据而导电。对于标准的VREAD，这需要是在更高的状态的阈值以上的电平。如果存储器系统知道块仅被部分写入，并且知道哪些字线是未写入的，较低的VREAD_PARTIAL可以被用在一些或所有这些未写入的字线上，减少它们的干扰水平而仍允许它们导电。该较低的VREAD_PARTIAL可以被用在所有的未写入的字线上——即使这些不是顺序地写入的、或者子集上——诸如当字线被组织为区并且仅完全未写入的区使用较低的值时。
图18是示出该情况的简化的框图的示例。主机1821将读取命令发送到存储器系统1801，其中存储器系统可以是存储器卡、嵌入的存储器系统、固态驱动(SSD)等等。存储器系统1801在这里被当作由控制器1811和多个存储器芯片构成，在1803处仅示出了多个存储器芯片中的一个；并在存储器芯片1803上，仅明确地呈现了被分为多个块的阵列1805。主机通常将读取命令基于逻辑地址，该控制器然后将逻辑地址转换为相应的物理地址以用于将数据贮存在存储器电路上的位置。在控制器1811处接收逻辑地址，其中逻辑电路/固件1813使用转换(conversion)信息——通常贮存在RAM 1815中——以获得当将读取命令传递到存储器电路时使用的物理地址。基于物理地址，逻辑电路/固件1813还可以确定相应的块是否仅被部分写入，其中这可以基于贮存在RAM 1815中的列表来完成。可替换地，存储器芯片自己可以作出读取命令用于部分写入的块的确定。
在一个实现方式中，当从控制器1811将读取命令发送到存储器1803时，逻辑电路/固件1813可以将具有例如1字节地址的额外的前缀命令发送到NAND存储器1803，指示写入的/未写入的字线边界在哪里。一旦边界被NAND知道，其可以相应地设置超过写入区的字线上的电压。类似地，对于多平面操作，由于开放的块可以被写入多达不同平面上的不同页(n-1)，所以可以对于每个平面单独地发布前缀。如果一组字线是相同的驱动电路的一部分，则字线/页信息可以被用于近似边界。在此情况中，不需要使用确切的边界，但是在区的边缘处设置它。
在前述中，由主机发起读取，但是该技术也可以应用到从存储器电路自身上发源的读取，诸如从数据重新定位或者数据擦除(scrub)操作产生的读取。该读取可以用于用户数据或用于系统数据读取，其中后者由于其自身的性质更通常地具有部分写入的块(并且通常更多的敏感数据)。
在部分写入的或者“开放的”块上进行感测操作的一组示例用于验证操作，这两者在编程脉冲之间完成，并且用于写入后的读取验证——诸如用于增加的写入后读取(EPWR)操作。存储器系统对于像“滚动”EPWR的操作在开放的块上频繁地进行读取，诸如当相邻字线WLn刚刚完成编程阶段时在字线WLn-1上进行的EPWR的情况。这种类型的开放的块读取可能导致漏极侧字线上的读取干扰，因为它们在擦除的状态中，其频繁地导致不可校正的ECC(UECC)事件或在那些字线上的更高的BER。如果存储器电路具有在未编程的字线上用较低的偏置来读取开放的块的模式，则其可以帮助解决该问题。
得知了第一未编程的字线，存储器电路可以使用该信息以将较低的VREAD偏置施加到所有字线上，包括未编程的字线并且在未编程的字线之上。至于上述讨论，存储器电路可以在写入过程期间跟踪该信息，或者控制器可以通过在要读取的实际命令序列之前的一系列地址和命令将第一未编程的字线的地址传递到存储器。当第一擦除的字线在被选择以用于感测的字线的某个范围中时，然后存储器可以将该较低的VREAD偏置施加到字线上。
例如，控制器可以发布命令和地址序列以读取具有第一部分的NAND存储器，以指示以下地址周期将指定第一擦除的字线的地址。该命令是可以仅锁存在选择的芯片上、并且具有例如1字节以指定未编程的字线的地址、并且可以在读取操作结束时被重置的一个命令。如果第一未编程的字线落入正被读取的字线的某个范围中，低偏置(VREAD_PARTIAL以上或者更简洁地，在下面的VPVD)可以被施加到所有未编程的字线。在表1中指定该范围的示例。该示例示出了字线分为14个字线区(控制栅极、或CG区)、相应的字线范围、较低的VREAD(VPVD)在其开始的字线。
选择的CG区 选择的WL VPVD开始WL
1 <＝WL16 <＝WL24
2 WL17-WL24 <＝WL33
3 WL25-WL32 <＝WL41
4 WL33-WL40 <＝WL49
5 WL41-WL48 <＝WL57
6 WL49-WL56 <＝WL65
7 WL57-WL64 <＝WL73
8 WL65-WL72 <＝WL81
9 WL73-WL80 <＝WL89
10 WL81-WL88 <＝WL97
11 WL89-WL96 <＝WL405
12 WL97-WL104 <＝WL113
13 WL105-WL112 <＝WL121
14 WL113-WL127 <＝WL127
表1
图19是在未编程的字线上使用较低的VREAD偏置的示例性流程，诸如可以如写入后的读取验证过程的一部分完成的。在1901处，指定第一未写入的字线(WLvpvd)的字节(Addr1)从控制器提供。(可替换地，如果存储器跟踪或者确定第一未写入的字线，可以内部地作出确定)。然后确定(1903)第一未写入的字线是否是零(块写入)或者其是否低于选择的字线(WLel)，并且如果是的(1905)，使用普通的字线偏置。如果不是(1907)，并且WLvpvd值指定端部区(在表1的示例中的区1和14)，在从指定的值开始的所有字线上使用减少的VPVD偏置。如果对于非端部的区，在1909处确定指定的字线对选择的字线的接近度，并且如果足够远，则以WLvpvd开始使用VPVD值(1913)，并且如果不足够远，则使用普通的读取偏置(1911)。
图20是简化的实施例的示例的流程，其中仅在第一未编程的字线在选择的字线的8个字线范围内的情况下，存储器将较低的VREAD偏置施加在未编程的字线上。该流程再次在2001处从接收第一未写入的字线的位置开始。相对于1903，在2003处的决定现在还考虑第一未编程的字线是否在选择的字线的8个字线范围内(WLvpvd>WLel+8)。然后“是”路径导致普通的字线偏置的使用(2005)，而“否”路径将减少的VPVD施加(2007)到从在2001中指定的那个开始的所有字线上。
可替换的边界字线搜索
该章节关注用于寻找部分写入的块的最后写入的字线的可替换的方法，其中块的字线被分为几个区以便于寻找最后编程的WL位于哪个区中。存储器可以然后进行标识的区的精细搜索以寻找最后编程的字线的确切位置。
例如，粗略步骤包含分割字线，在其上，块的NAND链的存储器单元被连接为例如4个区，其中每个区具有31-33个字线。(可以使用在粗略和精细步骤中的不同的数量的区，因为这是设计选择，并且每个区的字线的数量将取决于在块中的字线的数量，其中在每个步骤中使用或多或少的相等大小的区通常更加有效)。假设字线从NAND串的较低(源极)端被顺序地写入，然后，存储器可以通过将高VREAD偏置施加到最低的区并且将低VREAD偏置(或VPVD)施加到剩下的区来感测NAND链。(如果字线相反从顶部或漏极端开始被写入，过程将相反从最高到最低)，这里VREAD可以是感测操作中的用于非选择的字线的标准偏置电平，其需要足够高以用于单元对于写入到其中的任何数据状态而导电。VPVD偏置电平低于VREAD，以减少干扰，但是需要允许擦除的单元导电。如果所有的NAND链是导电的，这将指示最后编程的字线位于较低的区、或者具有被设置为VREAD的所有字线的区中。(更一般地，不是要求所有的NAND链导电，一个选择是允许少数非导电链，诸如通过为了此而增加参数)。如果NAND串不导电，则该方法可以通过将VREAD偏置延续到下一个区而继续搜索，继续该过程直到其找到区，这些区导致一些NAND链当VPVD偏置被施加到该区时变为不导电。以此方法，系统将搜索缩小到具有边界WL的字线的区。
标识的粗略的区可以然后被细分为例如每个8个字线的四个更小的区，并且使用对于粗略的区的相同的方法以进一步缩小为具有最后编程的字线的一组8个字线。当执行该精细的步骤时，在选择的区之下的所有字线被偏置到VREAD，并且在选择的区之上的所有字线被偏置到VPVD。注意，不同于在之前的章节中，其中关于在感测电压处设置的特定字线作出确定，在这里通过仅常规的非选择的字线VREAD和较低的VPVD，基于区作出确定。这可以简化译码，在于不需要感测电压并且在于以区级施加VREAD和VPVD电平。
一旦缩小到8个字线区，过程可以继续跟着该方法以通过将较大的区划分为较小的区(诸如每个2个字线)，或者可替换地，通过在8个字线区进行二进制搜索，来缩小到最后写入的WL。
进一步考虑该方法，在开放的块中搜索边界字线的示例性算法可以被分为粗略搜索和精细搜索。举在NAND链中具有128个字线的块可以被划分为四个区的示例，诸如表2中所示。
WL# 区(N)
0-32 1
33-64 2
65-96 3
97-127 4
表2
以N＝1开始，用在区1中和之下的字线上的VREAD以及在区N+1和之上的低偏置来感测该块。然后，诸如通过计数在相应的数据锁存器中的0的数量，计数非导电NAND链的数量，并且将其与条件比较。条件可以是固定的或者其可以是可由用户设置的存储器参数。如果非导电NAND链的数量少于该条件，这对应于在区-N中的最后编程的字线。在此情况中，过程跳到精细搜索。如果非导电NAND链的数量高于该条件，最后编程的WL在区N+1中或之上，在此情况中，过程设置N＝N+1，并且重复感测和计数。
图21是用于粗略搜索阶段的流程图，并且图22是用于示例性实施例的区级偏置的示意性表示。在图22中，最左边的列列出了在被示出为下一列的区1-4中的相应的一个中的相邻组的字线。如在最左边所示，图21和22的示例示出了可以优化给装置的不同区大小的使用。对于该示例，第一和最后的区具有不同的大小(33和31个字线，而不是32)，以辅助在编程期间可能使用的各种增压(boosting)模式。接下来的四列示出了用于确定感测操作的边界的四次迭代的区偏置，其中VREAD被施加到较低的区并且较低的VPVD被施加到较高的区。例如，如果NAND串用对于N＝1的偏置导电，但是用对于N＝0的偏置没有导电，这将对应于最后写入的字线在区2中。注意，N＝3偏置是可选的，因为如果该块未被完全写入，但是在N＝2偏置处仍没有导电，则最后写入的字线将位于区4中。
向上返回到图21的流程，该流程在2101处开始设置N＝0，其中，读取在2103处使用如图22中所示的相应的偏置情况。在2105处计数非导电字线的数量，并且在2107处检查该计数是否满足条件：如果是的，最后写入的字线在相应的区、区N+1中；如果不是，在2109处递增N的值，并且流程循环回2103以用于下一个区——如果有下一个区的话。当满足条件时，则在2111处确定最后写入的字线的区。在该示例中，在端部处使用不同大小的区，并且在2113中考虑端部区，并且在2115处考虑中间的区。
图23和24示出了用于示例性实施例的精细搜索。如图24中所示，标识的区被细分为四个子区并且类似于图22偏置，其中在WLk之下的字线将处于Vread，并且在WLk+31之上的字线将处于VPVD。如与粗略搜索一样，需要三次感测以确定哪个细分具有最后写入的字线，而第四感测可以被用于检查——如果期望的话。在图23的精细搜索流程中，该流程在2301处通过以在粗略搜索中标识的区的第一细分开始而起始。在2303处，其如在图24中一样被偏置并且感测，其中在2305处计数非导电NAND串的数量。在2307处检测该计数，并且如果该计数不低于条件，该流程在K在2309处被递增之后循环回2303。由于在此时的细分是8个字线的细分，因此K递增8。(在示例性实施例中，粗略搜索的区0被当作具有33个字线，并且这被反映在用于K＝0的不同的递增中)。如与粗略流程一样，如果感测在最后的细分的下一个处，来自2307的否结果可以使用最后的细分继续到2311。
如果在2307处满足该条件，建立细分(2311)，并且然后其可以被再次细分，并且重复过程(2313)以便在2315处确定最后写入的字线。
该章节的技术可以以完全数字的方式实现，并且不需要依赖于基于沿着NAND串的写入的数据模式的统计的判断。如此，其可以应用到所有的数据模式，包括纯0和纯1模式，即使当允许的非导电NAND链的数量被设置为零。由于示例性实施例不依赖于模拟电路来区分高度导电的和较不导电的NAND链，因此其非常准确，并且一旦其已经将搜索缩小到特定的区、子区或WL就避免了进行向后扫描的需要。由于在存储器电路上不需要额外的高电压开关，该章节的技术可以以面积优化的方式实现。
结论
前述详细的描述已为了说明和描述的目的而被呈现。其并非意欲是穷举性的或者将上述限制到所公开的准确形式。鉴于上述教导，许多修改和变化时可能的。所述的实施例被选中以便于阐释所涉及的原理及其实际应用，从而使他人能够在最好地使用各种实施例以及具有合适于所计划的特定使用的各种修改。所意欲的是所述范围由所附权利要求定义。

Claims (21)

1.一种方法，包括：
将非易失性存储器的块的字线分为多个区，所述区包括多个连续的字线；
通过将选择的区的字线偏置到第一读取电压、将所选择的区和所述块的第一端之间的一个或多个区的字线偏置到所述第一读取电压、并且将所选择的区和所述块的第二端之间的一个或多个区的字线偏置到第二读取电压，来确定最后写入的字线属于哪个区，其中所述第一读取电压足以允许所述块的存储器单元独立于向其编程的数据状态而导电，并且所述第二读取电压小于所述第一读取电压；以及
响应于确定所述块的非导电的串的数量满足第一条件，确定所述块的最后写入的字线属于所选择的区。
2.如权利要求1所述的方法，其中所述第一读取电压是在标准读取操作期间施加到选择的存储器块的非选择的字线的电压电平。
3.如权利要求1所述的方法，其中所述第二读取电压是允许所述存储器单元对于少于能够向其编程的所有数据状态导电的电压电平。
4.如权利要求3所述的方法，其中所述第二读取电压是允许所述存储器单元仅当在擦除的状态中导电的电压电平。
5.如权利要求1所述的方法，其中所述第一条件包括所述块的非导电的串的数量为零。
6.如权利要求1所述的方法，其中所述第一条件是可设置的参数。
7.如权利要求1所述的方法，还包括：
将所确定的区的字线细分为多个子区，所述子区的每一个具有连续的字线；以及
通过在所述子区的相应的一个或多个上进行一个或多个感测操作确定所述最后写入的字线属于哪个子区。
8.如权利要求7所述的方法，其中在选择的子区上进行感测操作包括将所选择的子区的字线偏置到所述第一读取电压。
9.如权利要求1所述的方法，其中在确定最后写入的字线属于哪个区时，在所述区上从所述块的第一端开始顺序地进行区读取操作直到所述最后写入的字线属于哪个区被确定。
10.如权利要求1所述的方法，其中所述非易失性存储器包括单片半导体存储器装置，其中所述存储器单元以二维阵列布置。
11.如权利要求1所述的方法，其中所述非易失性存储器包括单片三维半导体存储器装置，所述单片三维半导体存储器装置具有在硅衬底上以多个物理级布置的并且包含电荷贮存介质的存储器单元，其中所述串排列在相对于所述衬底的垂直方向中，并且其中所述字线排列在相对于所述衬底的水平方向中。
12.一种系统，包括：
非易失性存储器单元的阵列，具有多个块，其中块的存储器单元沿着多个字线形成，所述字线包括第一字线，并且其中所述块的字线从所述块的第一端到第二端顺序地被写入；以及
用于非易失性存储器单元的所述阵列的控制器，所述控制器在所述块的第一字线上进行写入操作并且进行对所述第一字线的写入后的读取操作以验证所述写入操作，所述写入后的读取操作包括：
沿着所述第一字线施加第一感测电压；
沿着所述第一字线和所述块的第一端之间的字线施加第一非选择的字线读取电压；以及
沿着所述第一字线和所述块的第二端之间的一个或多个字线施加第二非选择的字线读取电压，其中所述第一非选择的字线读取电压允许所述存储器单元独立于向其编程的数据状态而导电，并且所述第二非选择的字线读取电压小于所述第一非选择的字线读取电压。
13.如权利要求12所述的系统，其中在所述写入后的读取操作中，所述第二非选择的字线读取电压被施加到所述第一字线和所述块的第二端之间的所有字线，所述块包括部分写入的块。
14.如权利要求12所述的系统，其中所述块的字线被分为多个区，每个区由不同的多个相邻字线形成，并且其中，在所述写入后的读取操作中，对于除了所述第一字线以外的字线，所述第一非选择的字线读取电压被沿着所述第一字线所属于的区的字线施加，并且所述第二非选择的字线读取电压被施加到所述第一字线所属于的区和所述块的第二端之间的所有字线。
15.如权利要求12所述的系统，其中所述控制器保持部分写入的块的列表，并且通过将所述第一字线的物理地址与所述列表比较而确定所述第一字线是否属于部分写入的块。
16.如权利要求12所述的系统，其中所述写入后的读取操作响应于从所述控制器发送的读取命令而进行，所述读取命令响应于确定所述第一字线属于部分写入的块而从所述控制器发送，其中所述读取命令指定所述非选择的字线在所述写入后的读取操作中接收所述第二非选择的字线读取电压。
17.如权利要求16所述的系统，其中所述读取命令包括指示修改后的读取操作以及所述部分写入的块的未写入的字线的前缀。
18.如权利要求12所述的系统，其中非易失性存储器单元的所述阵列被形成在是单片三维半导体存储器装置的非易失性存储器电路上，其中所述存储器单元在硅衬底以多个物理级布置并且包括电荷贮存介质。
19.一种设备，包括：
用于半导体存储器装置的控制器，所述控制器被配置为：
在所述半导体存储器装置的部分写入的块中确定最后写入的字线；
在用于所述部分写入的块的读取操作中将第一非选择的字线读取电压施加到所述部分写入的块的第一端和所述最后写入的字线之间的一个或多个字线；以及
在所述读取操作中将第二非选择的字线读取电压施加到所述最后写入的字线和所述部分写入的块的第二端之间的一个或多个字线，所述第二非选择的字线读取电压小于所述第一非选择的字线读取电压。
20.如权利要求19所述的设备，其中所述控制器被配置为通过以下确定所述最后写入的字线：
将所述部分写入的块的字线分为连续的字线的多个区；
将所选择的区的字线以及在所选择的区和所述部分写入的块的第一端之间的一个或多个区的字线偏置到第三读取电压；以及
将所选择的区和所述部分写入的块的第二端之间的一个或多个区的字线偏置到第四读取电压，其中所述第四读取电压小于所述第三读取电压；以及
响应于确定所述部分写入的块的非导电的串的数量满足第一条件，确定所述块的最后写入的字线属于所选择的区。
21.如权利要求19所述的设备，其中所述控制器被配置为将用于所述读取操作的读取命令发送到所述半导体存储器装置，所述控制器在读取命令中标识所述最后写入的字线。
CN201610084491.1A 2015-02-13 2016-02-14 具有减少的读取干扰的边界字线搜索和开放的块读取方法 Active CN105895160B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/621,662 2015-02-13
US14/621,662 US9449700B2 (en) 2015-02-13 2015-02-13 Boundary word line search and open block read methods with reduced read disturb

Publications (2)

Publication Number Publication Date
CN105895160A true CN105895160A (zh) 2016-08-24
CN105895160B CN105895160B (zh) 2017-11-03

Family

ID=56622494

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610084491.1A Active CN105895160B (zh) 2015-02-13 2016-02-14 具有减少的读取干扰的边界字线搜索和开放的块读取方法

Country Status (2)

Country Link
US (1) US9449700B2 (zh)
CN (1) CN105895160B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109815160A (zh) * 2017-11-21 2019-05-28 美光科技公司 最后写入页搜索
CN110489053A (zh) * 2018-05-14 2019-11-22 慧荣科技股份有限公司 管理闪存模块的方法、相关的闪存控制器和电子装置
CN111341370A (zh) * 2018-12-19 2020-06-26 爱思开海力士有限公司 半导体存储器装置、控制器、存储装置及其操作方法
CN111602200A (zh) * 2018-12-20 2020-08-28 桑迪士克科技有限责任公司 通过基于选定字线修改沟道放电的持续时间来减少双层存储器设备中的读取干扰
CN113192546A (zh) * 2021-05-14 2021-07-30 长江存储科技有限责任公司 存储器、存储器的数据读取方法及存储器系统
CN114265552A (zh) * 2021-12-06 2022-04-01 北京得瑞领新科技有限公司 固态硬盘对写入块的处理方法及装置、存储介质、设备
US11804262B2 (en) 2021-06-17 2023-10-31 Nvidia Corp. Area efficient memory cell read disturb mitigation

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9847135B2 (en) * 2015-01-30 2017-12-19 Toshiba Memory Corporation Memory device and method of reading data
KR102427645B1 (ko) 2018-02-22 2022-08-01 삼성전자주식회사 메모리 장치
US11037635B1 (en) 2020-02-06 2021-06-15 Sandisk Technologies Llc Power management for multi-plane read operations
US11663068B2 (en) * 2020-06-29 2023-05-30 Western Digital Technologies, Inc. Write abort error detection in multi-pass programming
US11231883B1 (en) 2020-07-02 2022-01-25 Western Digital Technologies, Inc. Detecting last page written in multi-plane non-volatile memory
US11521688B2 (en) * 2020-10-21 2022-12-06 Western Digital Technologies, Inc. Power reduction during open and erased block reads of memory based on the position of last written word line of a memory block
US11386969B1 (en) 2021-02-16 2022-07-12 Western Digital Technologies, Inc. Method and system for improving word line data retention for memory blocks
JP7392182B2 (ja) 2021-03-11 2023-12-05 長江存儲科技有限責任公司 メモリデバイスの読み出し動作におけるオープンブロックベースの読み出しオフセット補償
US11693587B2 (en) * 2021-08-17 2023-07-04 Micron Technology, Inc. System driven pass-through voltage adjustment to improve read disturb in memory devices
US20230197173A1 (en) * 2021-12-17 2023-06-22 Sandisk Technologies Llc Location dependent sense time offset parameter for improvement to the threshold voltage distribution margin in non-volatile memory structures
US20230410866A1 (en) * 2022-05-24 2023-12-21 Western Digital Technologies, Inc. Back Pattern Counter Measure for Solid State Drives
US20240020037A1 (en) * 2022-07-14 2024-01-18 Micron Technology, Inc. Apparatus with memory block management and methods for operating the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070258276A1 (en) * 2006-05-05 2007-11-08 Masaaki Higashitani NAND Flash Memory with Boosting
US20090073763A1 (en) * 2007-09-14 2009-03-19 Kabushiki Kaisha Toshiba Method for controlling a non-volatile semiconductor memory device
CN101405814A (zh) * 2006-06-01 2009-04-08 桑迪士克股份有限公司 使用不同电压的用于非易失性存储装置的检验操作
CN101779247A (zh) * 2007-04-25 2010-07-14 桑迪士克公司 在非易失性存储器中的读取操作期间减小功耗

Family Cites Families (155)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4139911A (en) 1978-03-13 1979-02-13 Westinghouse Electric Corp. High speed sense circuit for semiconductor memories
US4218764A (en) 1978-10-03 1980-08-19 Matsushita Electric Industrial Co., Ltd. Non-volatile memory refresh control circuit
US4253059A (en) 1979-05-14 1981-02-24 Fairchild Camera & Instrument Corp. EPROM Reliability test circuit
JPS58139399A (ja) 1982-02-15 1983-08-18 Hitachi Ltd 半導体記憶装置
US4460982A (en) 1982-05-20 1984-07-17 Intel Corporation Intelligent electrically programmable and electrically erasable ROM
JPS6134793A (ja) 1984-07-27 1986-02-19 Hitachi Ltd ダイナミツクメモリ装置における診断及びエラ−訂正装置
US4612630A (en) 1984-07-27 1986-09-16 Harris Corporation EEPROM margin testing design
JPS6148197A (ja) 1984-08-13 1986-03-08 Fujitsu Ltd チヤ−ジアツプ回路
JPS61172300A (ja) 1985-01-26 1986-08-02 Toshiba Corp 半導体記憶装置
EP0198935A1 (de) 1985-04-23 1986-10-29 Deutsche ITT Industries GmbH Elektrisch umprogrammierbarer Halbleiterspeicher mit Redundanz
US4962322A (en) 1988-12-05 1990-10-09 Texas Instruments Incorporated Nonvolatible capacitor random access memory
JPS62114200A (ja) 1985-11-13 1987-05-25 Mitsubishi Electric Corp 半導体メモリ装置
US5157629A (en) 1985-11-22 1992-10-20 Hitachi, Ltd. Selective application of voltages for testing storage cells in semiconductor memory arrangements
US4763305A (en) 1985-11-27 1988-08-09 Motorola, Inc. Intelligent write in an EEPROM with data and erase check
JPH0715799B2 (ja) 1987-06-30 1995-02-22 日本電気株式会社 半導体記憶装置
FR2618579B1 (fr) 1987-07-21 1989-11-10 Thomson Semiconducteurs Circuit integre a memoire comportant un dispositif anti-fraude
JPS6476596A (en) 1987-09-18 1989-03-22 Oki Electric Ind Co Ltd Error of eeprom detecting device
US4809231A (en) 1987-11-12 1989-02-28 Motorola, Inc. Method and apparatus for post-packaging testing of one-time programmable memories
FR2630573B1 (fr) 1988-04-26 1990-07-13 Sgs Thomson Microelectronics Memoire programmable electriquement avec plusieurs bits d'information par cellule
US5043940A (en) 1988-06-08 1991-08-27 Eliyahou Harari Flash EEPROM memory systems having multistate storage cells
US5095344A (en) 1988-06-08 1992-03-10 Eliyahou Harari Highly compact eprom and flash eeprom devices
US5268870A (en) 1988-06-08 1993-12-07 Eliyahou Harari Flash EEPROM system and intelligent programming and erasing methods therefor
JPH07105146B2 (ja) 1988-07-29 1995-11-13 三菱電機株式会社 不揮発性記憶装置
US5070032A (en) 1989-03-15 1991-12-03 Sundisk Corporation Method of making dense flash eeprom semiconductor memory structures
JPH02260298A (ja) 1989-03-31 1990-10-23 Oki Electric Ind Co Ltd 不揮発性多値メモリ装置
US4980859A (en) 1989-04-07 1990-12-25 Xicor, Inc. NOVRAM cell using two differential decouplable nonvolatile memory elements
US5172338B1 (en) 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
JPH0664918B2 (ja) 1989-05-25 1994-08-22 ローム株式会社 自己訂正機能を有する半導体記憶装置
JPH07114077B2 (ja) 1989-06-01 1995-12-06 三菱電機株式会社 不揮発性半導体記憶装置
US5258958A (en) 1989-06-12 1993-11-02 Kabushiki Kaisha Toshiba Semiconductor memory device
FR2650109B1 (fr) 1989-07-20 1993-04-02 Gemplus Card Int Circuit integre mos a tension de seuil ajustable
JPH03162800A (ja) 1989-08-29 1991-07-12 Mitsubishi Electric Corp 半導体メモリ装置
US5065364A (en) 1989-09-15 1991-11-12 Intel Corporation Apparatus for providing block erasing in a flash EPROM
US5270551A (en) 1990-02-14 1993-12-14 Hitachi, Ltd. Method of and apparatus for protecting electronic circuit against radiation
US4975883A (en) 1990-03-29 1990-12-04 Intel Corporation Method and apparatus for preventing the erasure and programming of a nonvolatile memory
US5122985A (en) 1990-04-16 1992-06-16 Giovani Santin Circuit and method for erasing eeprom memory arrays to prevent over-erased cells
US5132935A (en) 1990-04-16 1992-07-21 Ashmore Jr Benjamin H Erasure of eeprom memory arrays to prevent over-erased cells
US5200922A (en) 1990-10-24 1993-04-06 Rao Kameswara K Redundancy circuit for high speed EPROM and flash memory devices
US5343063A (en) 1990-12-18 1994-08-30 Sundisk Corporation Dense vertical programmable read only memory cell structure and processes for making them
US5239505A (en) 1990-12-28 1993-08-24 Intel Corporation Floating gate non-volatile memory with blocks and memory refresh
US5270979A (en) 1991-03-15 1993-12-14 Sundisk Corporation Method for optimum erasing of EEPROM
US5504760A (en) 1991-03-15 1996-04-02 Sandisk Corporation Mixed data encoding EEPROM system
US5263032A (en) 1991-06-27 1993-11-16 Digital Equipment Corporation Computer system operation with corrected read data function
US5313427A (en) 1991-09-20 1994-05-17 Texas Instruments Incorporated EEPROM array with narrow margin of voltage thresholds after erase
JPH05109292A (ja) 1991-10-14 1993-04-30 Toshiba Corp 不揮発性半導体記憶装置
US5313421A (en) 1992-01-14 1994-05-17 Sundisk Corporation EEPROM with split gate source side injection
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5347489A (en) 1992-04-21 1994-09-13 Intel Corporation Method and circuitry for preconditioning shorted rows in a nonvolatile semiconductor memory incorporating row redundancy
US5327383A (en) 1992-04-21 1994-07-05 Intel Corporation Method and circuitry for erasing a nonvolatile semiconductor memory incorporating row redundancy
US5657332A (en) 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
US5532962A (en) 1992-05-20 1996-07-02 Sandisk Corporation Soft errors handling in EEPROM devices
US5550394A (en) 1993-06-18 1996-08-27 Texas Instruments Incorporated Semiconductor memory device and defective memory cell correction circuit
JPH065823A (ja) 1992-06-19 1994-01-14 Toshiba Corp 不揮発性半導体記憶装置及びその使用方法
US5315541A (en) 1992-07-24 1994-05-24 Sundisk Corporation Segmented column memory array
JP2708333B2 (ja) 1992-09-02 1998-02-04 株式会社東芝 レベルシフタ回路
US5365486A (en) 1992-12-16 1994-11-15 Texas Instruments Incorporated Method and circuitry for refreshing a flash electrically erasable, programmable read only memory
US5404485A (en) 1993-03-08 1995-04-04 M-Systems Flash Disk Pioneers Ltd. Flash file system
US5335198A (en) 1993-05-06 1994-08-02 Advanced Micro Devices, Inc. Flash EEPROM array with high endurance
US5555204A (en) 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
KR0169267B1 (ko) 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
JP3999822B2 (ja) 1993-12-28 2007-10-31 株式会社東芝 記憶システム
US5661053A (en) 1994-05-25 1997-08-26 Sandisk Corporation Method of making dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers
GB2289779B (en) 1994-05-24 1999-04-28 Intel Corp Method and apparatus for automatically scrubbing ECC errors in memory via hardware
US5450363A (en) 1994-06-02 1995-09-12 Intel Corporation Gray coding for a multilevel cell memory system
US5523972A (en) 1994-06-02 1996-06-04 Intel Corporation Method and apparatus for verifying the programming of multi-level flash EEPROM memory
JP3563452B2 (ja) 1994-08-10 2004-09-08 株式会社東芝 セル閾値分布検知回路およびセル閾値分布検知方法
JP3450456B2 (ja) 1994-08-31 2003-09-22 株式会社東芝 半導体記憶装置
JPH08147988A (ja) 1994-11-17 1996-06-07 Sony Corp 半導体不揮発性記憶装置
FR2728380A1 (fr) 1994-12-20 1996-06-21 Sgs Thomson Microelectronics Procede d'ecriture de donnees dans une memoire et memoire electriquement programmable correspondante
US5475693A (en) 1994-12-27 1995-12-12 Intel Corporation Error management processes for flash EEPROM memory arrays
JP3274306B2 (ja) 1995-01-20 2002-04-15 株式会社東芝 半導体集積回路装置
US5889698A (en) 1995-01-31 1999-03-30 Hitachi, Ltd. Nonvolatile memory device and refreshing method
US5530705A (en) 1995-02-08 1996-06-25 International Business Machines Corporation Soft error recovery system and method
US5513144A (en) 1995-02-13 1996-04-30 Micron Technology, Inc. On-chip memory redundancy circuitry for programmable non-volatile memories, and methods for programming same
JP3176019B2 (ja) 1995-04-05 2001-06-11 株式会社東芝 不揮発性半導体記憶部を含む記憶システム
JPH08297987A (ja) 1995-04-26 1996-11-12 Toshiba Corp 不揮発性半導体記憶装置
US5699297A (en) 1995-05-30 1997-12-16 Kabushiki Kaisha Toshiba Method of rewriting data in a microprocessor additionally provided with a flash memory
US5907856A (en) 1995-07-31 1999-05-25 Lexar Media, Inc. Moving sectors within a block of information in a flash memory mass storage architecture
US5687114A (en) 1995-10-06 1997-11-11 Agate Semiconductor, Inc. Integrated circuit for storage and retrieval of multiple digital bits per nonvolatile memory cell
JPH09128165A (ja) 1995-10-27 1997-05-16 Toshiba Corp 固体記録再生装置
US5703506A (en) 1995-12-26 1997-12-30 Motorola Signal processing method
FR2745114B1 (fr) 1996-02-20 1998-04-17 Sgs Thomson Microelectronics Memoire non volatile multiniveau modifiable electriquement avec rafraichissement autonome
US5903495A (en) 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
US5712815A (en) 1996-04-22 1998-01-27 Advanced Micro Devices, Inc. Multiple bits per-cell flash EEPROM capable of concurrently programming and verifying memory cells and reference cells
JP3584607B2 (ja) 1996-05-10 2004-11-04 ソニー株式会社 不揮発性記憶装置
US5715193A (en) 1996-05-23 1998-02-03 Micron Quantum Devices, Inc. Flash memory system and method for monitoring the disturb effect on memory cell blocks due to high voltage conditions of other memory cell blocks
US5675537A (en) 1996-08-22 1997-10-07 Advanced Micro Devices, Inc. Erase method for page mode multiple bits-per-cell flash EEPROM
US5798968A (en) 1996-09-24 1998-08-25 Sandisk Corporation Plane decode/virtual sector architecture
US5890192A (en) 1996-11-05 1999-03-30 Sandisk Corporation Concurrent write of multiple chunks of data into multiple subarrays of flash EEPROM
US5717632A (en) 1996-11-27 1998-02-10 Advanced Micro Devices, Inc. Apparatus and method for multiple-level storage in non-volatile memories
US5835413A (en) 1996-12-20 1998-11-10 Intel Corporation Method for improved data retention in a nonvolatile writeable memory by sensing and reprogramming cell voltage levels
US5930167A (en) 1997-07-30 1999-07-27 Sandisk Corporation Multi-state non-volatile flash memory capable of being its own two state write cache
US5909449A (en) 1997-09-08 1999-06-01 Invox Technology Multibit-per-cell non-volatile memory with error detection and correction
US5937425A (en) 1997-10-16 1999-08-10 M-Systems Flash Disk Pioneers Ltd. Flash file system optimized for page-mode flash technologies
JP3177207B2 (ja) 1998-01-27 2001-06-18 インターナショナル・ビジネス・マシーンズ・コーポレ−ション リフレッシュ間隔制御装置及び方法、並びにコンピュータ
JP2000187992A (ja) 1998-12-17 2000-07-04 Mitsubishi Electric Corp 電気的書換可能な不揮発性メモリのリフレッシュ制御回路
US6215697B1 (en) 1999-01-14 2001-04-10 Macronix International Co., Ltd. Multi-level memory cell device and method for self-converged programming
JP2000251483A (ja) 1999-02-24 2000-09-14 Sanyo Electric Co Ltd １チップマイクロコンピュータとそのデータリフレッシュ方法
EP1189139B1 (en) 1999-07-28 2007-12-12 Sony Corporation Recording system, data recording device, memory device, and data recording method
AU7313600A (en) 1999-09-17 2001-04-24 Hitachi Limited Storage where the number of error corrections is recorded
US6222768B1 (en) 2000-01-28 2001-04-24 Advanced Micro Devices, Inc. Auto adjusting window placement scheme for an NROM virtual ground array
US6426893B1 (en) 2000-02-17 2002-07-30 Sandisk Corporation Flash eeprom system with simultaneous multiple data sector programming and storage of physical block characteristics in other designated blocks
JP2002015588A (ja) 2000-06-27 2002-01-18 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその駆動方法
US6567307B1 (en) 2000-07-21 2003-05-20 Lexar Media, Inc. Block management for mass storage
US6772274B1 (en) 2000-09-13 2004-08-03 Lexar Media, Inc. Flash memory system and method implementing LBA to PBA correlation within flash memory array
US6345001B1 (en) 2000-09-14 2002-02-05 Sandisk Corporation Compressed event counting technique and application to a flash memory system
JP4323707B2 (ja) 2000-10-25 2009-09-02 富士通マイクロエレクトロニクス株式会社 フラッシュメモリの欠陥管理方法
US6763424B2 (en) 2001-01-19 2004-07-13 Sandisk Corporation Partial block data programming and reading operations in a non-volatile memory
JP3812933B2 (ja) 2001-04-19 2006-08-23 シャープ株式会社 ファイルシステムおよびその制御方法
US6522580B2 (en) 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
JP4059472B2 (ja) 2001-08-09 2008-03-12 株式会社ルネサステクノロジ メモリカード及びメモリコントローラ
US6456528B1 (en) 2001-09-17 2002-09-24 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
US6678785B2 (en) 2001-09-28 2004-01-13 M-Systems Flash Disk Pioneers Ltd. Flash management system using only sequential write
US6925007B2 (en) 2001-10-31 2005-08-02 Sandisk Corporation Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
US6678192B2 (en) 2001-11-02 2004-01-13 Sandisk Corporation Error management for writable tracking storage units
US6560152B1 (en) 2001-11-02 2003-05-06 Sandisk Corporation Non-volatile memory with temperature-compensated data read
JP2003242789A (ja) 2002-02-14 2003-08-29 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2003257192A (ja) 2002-03-06 2003-09-12 Mitsubishi Electric Corp 半導体記憶装置および不揮発性半導体記憶装置
US6963505B2 (en) 2002-10-29 2005-11-08 Aifun Semiconductors Ltd. Method circuit and system for determining a reference voltage
US6912160B2 (en) 2003-03-11 2005-06-28 Fujitsu Limited Nonvolatile semiconductor memory device
US6839281B2 (en) 2003-04-14 2005-01-04 Jian Chen Read and erase verify methods and circuits suitable for low voltage non-volatile memories
US7076598B2 (en) 2003-09-09 2006-07-11 Solid State System Co., Ltd. Pipeline accessing method to a large block memory
US7173852B2 (en) 2003-10-03 2007-02-06 Sandisk Corporation Corrected data storage and handling methods
US7012835B2 (en) 2003-10-03 2006-03-14 Sandisk Corporation Flash memory data correction and scrub techniques
JP4063239B2 (ja) 2004-04-16 2008-03-19 ソニー株式会社 データ読出し回路及びこの回路を有する半導体装置
JP4083147B2 (ja) 2004-07-02 2008-04-30 シャープ株式会社 半導体記憶装置
US7257025B2 (en) 2004-12-09 2007-08-14 Saifun Semiconductors Ltd Method for reading non-volatile memory cells
US7242618B2 (en) 2004-12-09 2007-07-10 Saifun Semiconductors Ltd. Method for reading non-volatile memory cells
US7206230B2 (en) 2005-04-01 2007-04-17 Sandisk Corporation Use of data latches in cache operations of non-volatile memories
US7339834B2 (en) 2005-06-03 2008-03-04 Sandisk Corporation Starting program voltage shift with cycling of non-volatile memory
US7631245B2 (en) 2005-09-26 2009-12-08 Sandisk Il Ltd. NAND flash memory controller exporting a NAND interface
JP4660353B2 (ja) 2005-11-01 2011-03-30 株式会社東芝 記憶媒体再生装置
US7254071B2 (en) 2006-01-12 2007-08-07 Sandisk Corporation Flash memory devices with trimmed analog voltages
US7286412B1 (en) 2006-05-09 2007-10-23 Macronix International Co., Ltd. Method and apparatus to improve nonvolatile memory data retention
US7613043B2 (en) 2006-05-15 2009-11-03 Apple Inc. Shifting reference values to account for voltage sag
US7952922B2 (en) 2006-06-06 2011-05-31 Micron Technology, Inc. Method for programming a non-volatile memory device to reduce floating-gate-to-floating-gate coupling effect
US7489549B2 (en) 2006-06-22 2009-02-10 Sandisk Corporation System for non-real time reprogramming of non-volatile memory to achieve tighter distribution of threshold voltages
US7330376B1 (en) 2006-07-27 2008-02-12 Macronix International Co., Ltd. Method for memory data storage by partition into narrower threshold voltage distribution regions
US7450425B2 (en) 2006-08-30 2008-11-11 Micron Technology, Inc. Non-volatile memory cell read failure reduction
US8050901B2 (en) 2006-09-14 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Prediction and control of NBTI of integrated circuits
US7716538B2 (en) 2006-09-27 2010-05-11 Sandisk Corporation Memory with cell population distribution assisted read margining
US7558109B2 (en) 2006-11-03 2009-07-07 Sandisk Corporation Nonvolatile memory with variable read threshold
US7489548B2 (en) 2006-12-29 2009-02-10 Sandisk Corporation NAND flash memory cell array with adaptive memory state partitioning
US7489547B2 (en) 2006-12-29 2009-02-10 Sandisk Corporation Method of NAND flash memory cell array with adaptive memory state partitioning
KR100838292B1 (ko) 2007-06-20 2008-06-17 삼성전자주식회사 메모리 셀의 읽기 레벨 제어 장치 및 그 방법
KR100891005B1 (ko) 2007-06-28 2009-03-31 삼성전자주식회사 고온 스트레스로 인한 읽기 마진의 감소를 보상하기 위한플래시 메모리 장치 및 그것의 읽기 전압 조정 방법
KR101378349B1 (ko) 2008-01-30 2014-03-28 삼성전자주식회사 메모리 장치 및 메모리 데이터 읽기 방법
KR101434404B1 (ko) 2008-07-30 2014-08-29 삼성전자주식회사 파라미터를 추출하는 불휘발성 메모리 장치 및 그것을포함하는 불휘발성 메모리 시스템
KR101558851B1 (ko) * 2009-01-06 2015-10-19 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
US8259506B1 (en) 2009-03-25 2012-09-04 Apple Inc. Database of memory read thresholds
KR20120059506A (ko) 2009-08-25 2012-06-08 샌디스크 아이엘 엘티디 플래시 저장 디바이스로의 데이터 복원
US8942043B2 (en) 2013-03-04 2015-01-27 Sandisk Technologies Inc. Non-volatile storage with process that reduces read disturb on end wordlines
US8933516B1 (en) 2013-06-24 2015-01-13 Sandisk 3D Llc High capacity select switches for three-dimensional structures
US9208888B1 (en) * 2014-06-27 2015-12-08 Intel Corporation Techniques for improving reliability and performance of partially written memory blocks in modern flash memory systems
KR102182804B1 (ko) * 2014-07-29 2020-11-25 삼성전자주식회사 메모리 장치의 독출 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070258276A1 (en) * 2006-05-05 2007-11-08 Masaaki Higashitani NAND Flash Memory with Boosting
CN101405814A (zh) * 2006-06-01 2009-04-08 桑迪士克股份有限公司 使用不同电压的用于非易失性存储装置的检验操作
CN101779247A (zh) * 2007-04-25 2010-07-14 桑迪士克公司 在非易失性存储器中的读取操作期间减小功耗
US20090073763A1 (en) * 2007-09-14 2009-03-19 Kabushiki Kaisha Toshiba Method for controlling a non-volatile semiconductor memory device

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109815160A (zh) * 2017-11-21 2019-05-28 美光科技公司 最后写入页搜索
CN109815160B (zh) * 2017-11-21 2024-02-23 美光科技公司 最后写入页搜索
CN110489053A (zh) * 2018-05-14 2019-11-22 慧荣科技股份有限公司 管理闪存模块的方法、相关的闪存控制器和电子装置
CN110489053B (zh) * 2018-05-14 2022-09-23 慧荣科技股份有限公司 管理闪存模块的方法、相关的闪存控制器和电子装置
CN111341370A (zh) * 2018-12-19 2020-06-26 爱思开海力士有限公司 半导体存储器装置、控制器、存储装置及其操作方法
CN111341370B (zh) * 2018-12-19 2023-10-10 爱思开海力士有限公司 半导体存储器装置、控制器、存储装置及其操作方法
CN111602200A (zh) * 2018-12-20 2020-08-28 桑迪士克科技有限责任公司 通过基于选定字线修改沟道放电的持续时间来减少双层存储器设备中的读取干扰
CN111602200B (zh) * 2018-12-20 2023-10-10 桑迪士克科技有限责任公司 通过基于选定字线修改沟道放电的持续时间来减少双层存储器设备中的读取干扰
CN113192546A (zh) * 2021-05-14 2021-07-30 长江存储科技有限责任公司 存储器、存储器的数据读取方法及存储器系统
US11804262B2 (en) 2021-06-17 2023-10-31 Nvidia Corp. Area efficient memory cell read disturb mitigation
CN114265552A (zh) * 2021-12-06 2022-04-01 北京得瑞领新科技有限公司 固态硬盘对写入块的处理方法及装置、存储介质、设备

Also Published As

Publication number Publication date
US20160240262A1 (en) 2016-08-18
US9449700B2 (en) 2016-09-20
CN105895160B (zh) 2017-11-03

Similar Documents

Publication Publication Date Title
CN105895160B (zh) 具有减少的读取干扰的边界字线搜索和开放的块读取方法
US9947407B2 (en) Techniques for programming of select gates in NAND memory
US9361991B1 (en) Efficient scanning of nonvolatile memory blocks
US9978456B2 (en) Techniques for reducing read disturb in partially written blocks of non-volatile memory
US9899077B2 (en) Write abort detection for multi-state memories
CN108475529B (zh) 带有选择栅极晶体管的nand结构
US9312026B2 (en) Zoned erase verify in three dimensional nonvolatile memory
CN109716440A (zh) 在3d存储器的读取恢复阶段期间减少热电子注入类型的读取干扰
CN105845181B (zh) 感测期间的字线突跳：修整和相邻的字线
CN108417238A (zh) 检测存储器阵列中的错位并调整读取和验证定时参数
CN105810249B (zh) 用于非易失性存储器装置的操作参数的快速适应性整理
US9318209B1 (en) Digitally controlled source side select gate offset in 3D NAND memory erase
US9269446B1 (en) Methods to improve programming of slow cells
CN107112048A (zh) 用于基于阈值电压降档量的存储器单元的刷新编程的方法和设备
US9715938B2 (en) Non-volatile memory with supplemental select gates
US9349458B2 (en) Biasing of unselected blocks of non-volatile memory to reduce loading
CN107112044A (zh) 多芯片双写入
US9595338B2 (en) Utilizing NAND strings in dummy blocks for faster bit line precharge
US8918577B1 (en) Three dimensional nonvolatile memory with variable block capacity
US9384845B2 (en) Partial erase of nonvolatile memory blocks
US11404122B2 (en) Sub-block size reduction for 3D non-volatile memory
US9490020B2 (en) Time domain ramp rate control for erase inhibit in flash memory
US20160124664A1 (en) Block Level Local Column Redundancy Methods for Higher Yield
US11664075B2 (en) Sub-block programming mode with multi-tier block
CN107077892A (zh) 平均电压带检测以及用于调整asic中电压的用途

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant