CN106409334A - 用于阻变元件阵列的ddr兼容的存储器电路架构 - Google Patents

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Abstract

本公开是一种用于阻变元件阵列的高速存储器电路架构。阻变元件阵列分为行和列，每列由一根字线服务，每行由两根位线服务。阻变元件的每行包括一对基准元件和感测放大器。在该阵列中使用的阻变元件中，该基准元件为具有对应于SET条件的电阻和对应于RESET条件的电阻之间的电阻值的电阻组件。高速READ操作通过下列步骤执行：将行的一位线通过字线选择的阻变元件放电，并且同时将行的另一位线通过基准元件放电，并使用行的感测放大器比较两条线上放电的速率。存储状态数据以高速同步的数据脉冲传送到输出数据总线。高速数据从外部同步的数据总线接收，并通过在存储器阵列配置中的阻变元件内的编程操作存储。

Description

用于阻变元件阵列的DDR兼容的存储器电路架构
技术领域
本公开一般涉及用于阻变元件存储器阵列的电路架构，并且尤其涉及有类似于双倍数据速率(DDR)存储器接口的数字芯片接口的架构。
相关申请的交叉引用
本申请涉及下列美国专利，这些专利分配给本申请的受让人，并且其全部内容通过引用纳入于此：
2002年4月23日申请的题为“Methods of Nanotube Films and Articles”的美国专利6,835,591；
2003年1月13日申请的题为“Methods of Using Pre-Formed Nanotubes to MakeCarbon Nanotube Films,Layers,Fabrics,Ribbons,Elements,and Articles”的美国专利7,335,395；
2004年3月16日申请的题为“Nanotube Films and Articles”的美国专利6,706,402；
2004年6月9日申请的题为“Non-Volatile Electromechanical Field EffectDevices and Circuits Using Same and Methods of Forming Same”的美国专利7,115,901；和
2005年9月20日申请的题为“Resistive Elements Using Carbon Nanotubes”的美国专利7,365,632。
2005年11月15日申请的题为“Two-Terminal Nanotube Devices and Systemsand Methods of Making Same”的美国专利7,781,862；
2005年11月15日申请的题为“Memory Arrays Using Nanotube Articles withReprogrammable Resistance”的美国专利7,479,654；
2008年8月8日申请的题为“Nonvolatile Nanotube Diodes and NonvolatileNanotube Blocks and Systems Using Same and Methods of Making Same”的美国专利8,217,490；
2009年10月23日申请的题为“Dynamic Sense Current Supply Circuit andAssociated Method for Reading and Characterizing a Resistive Memory Array”的美国专利8,351,239；和
2009年11月13日申请的题为“Method for Resetting a Resistive ChangeMemory Element”的美国专利8,000,127。
本申请涉及下列美国专利申请，这些专利申请分配给本申请的受让人，并且其全部内容通过引用纳入于此：
2009年8月6日申请的题为“Nonvolatile Nanotube Programmable LogicDevices and a Nonvolatile Nanotube Field Programmable Gate Array Using Same”的美国专利申请12/536,803；和
2010年9月1日申请的题为“A Method for Adjusting a Resistive ChangeElement Using a Reference”的美国专利申请12/873,946。
背景技术
贯穿本说明书的关于文献的任何讨论不应该以任何方式被认为是承认此文献是广泛已知或形成本领域公知常识的一部分。
阻变设备和阵列，通常被本领域技术人员指代为电阻RAM，在半导体和电子行业是熟知的。例如，此设备和阵列，包括但不限于，相变存储器、固体电解质存储器、金属氧化物电阻存储器、和诸如NRAMTM的碳纳米管存储器。
阻变设备和阵列通过调节阻变元件来存储信息，一般包括可以在多个非易失性电阻状态之间被调节的某些材料，非易失性电阻状态响应于在两个或更多个电阻状态之间的每个单独阵列单元内部的某些施加的刺激。例如，在阻变元件单元内部每个阻态可以对应于可以通过设备或阵列内部的支持电路被编程和回读的数据值。
例如，阻变元件可以排布为在两个阻态之间切换：高阻态(其可以对应于逻辑“0”)和低阻态(其可以对应于逻辑“1”)。以此方式，阻变元件可用于存储一个二进制数位(位)的数据。
或者，如另一个示例，阻变元件可以排布为在四个阻态之间切换，以便存储两位的数据。或者，如另一个示例，阻变元件可以排布为在八个阻态之间切换，以便存储四位的数据。或者，如另一个示例，阻变元件可以排布为在2n个阻态之间切换，以便存储n位的数据。
本领域当前的状态中，有增长的需求来将阻变存储器阵列应用于与现有技术兼容的架构中。以此方式，阻变存储器的优势可以通过使用传统的基于硅的微处理器、微控制器、FPGA等来在电路和系统中实现。例如，已经采用提供与现有非易失性闪存架构兼容的阻变存储器阵列和架构的多个电路架构(诸如但不限于，由纳入的参考带来的启示)。随着阻变元件存储器的普及和成本与设计优势的增加，有增长的需求来提供用于阻变存储器阵列的更高速和更低功率电路架构，来进一步改善阻变存储器技术的多功能性。到此为止，提供用于阻变元件存储器阵列的DDR兼容的架构是有益的。
发明内容
本公开涉及用于阻变元件的阵列的电路架构，尤其涉及有类似于传统双倍数据速率(DDR)架构的速度和功率要求的数字芯片接口的此类架构。
具体地，本公开提供阻变元件存储器阵列。此阻变元件阵列包括多根字线(wordline)、多根位线(bit line)、多根选择线(select line)和多个存储器单元(memorycell)。
在阻变阵列内的存储器单元的每一个都包含拥有第一端子和第二端子的阻变元件。阻变元件的第一端子与选择线电通信，并且该阻变元件能够在至少两个非易失性电阻值之间切换，其中第一电阻值对应于第一信息状态并且第二电阻值对应于第二信息状态。在阵列内的存储器单元的每一个也都包括选择设备。这些选择设备的每一个都响应于字线上的控制信号，并且每个选择设备用其存储器单元选择性地提供在位线和阻变元件的第二端子之间的导电路径。
阻变元件阵列也包括多个基准元件。这些基准元件每个包括拥有第一端子和第二端子的电阻基准元件。每个电阻基准元件的第一端子与位线电通信，并且其中每个电阻基准元件有一电阻，该电阻被选择落入对应于阻变元件中的第一信息状态的电阻和对应于阻变元件内的第二信息状态的电阻值之间。阻变元件阵列也包括响应于字线上的控制信号的选择设备。这些选择设备选择性地提供在其存储器单元内部在位线和电阻基准元件的第二端子之间的导电路径。
阻变元件阵列也包括多个感测放大器。这些感测放大器的每个响应于电耦合到阻变元件的至少一个位线和电耦合到电阻基准元件的至少一个位线。所述多个感测放大器的至少一个可以用于比较电耦合到已经由字线选择的阻变元件的位线上的放电率和电耦合到由字线选择的电阻基准元件的位线上的放电率，并且该比较用于读取(READ)选择的存储器单元的信息状态。
本公开也提供了用于读取阻变元件的信息状态的方法。该方法包括提供阻变元件，其中该阻变元件能够在至少两个非易失性电阻值之间切换，其中第一电阻值对应于第一信息状态并且第二电阻值对应于第二信息状态。该方法进一步包括提供电阻基准元件，其中电阻基准元件有一电阻，所述电阻被选择成落入对应于阻变元件中的第一信息状态的电阻和对应于阻变元件内的第二信息状态的电阻值之间。该方法进一步包括通过阻变元件和电阻基准元件二者将电压放电。该方法进一步包括将通过所述阻变元件的放电率与通过所述电阻基准元件的放电率进行比较。在此方法中，通过所述阻变元件的放电率更大就对应于第一信息状态被存储在阻变元件内，并且通过所述电阻基准元件的放电率更大则对应于第二信息状态被存储在阻变元件内。
根据本公开的一方面，阻变元件为双端子纳米管切换元件，其包括纳米管纤维。
根据本公开的另一方面，阻变元件为金属氧化物存储器元件。
根据本公开的另一方面，阻变元件为相变存储器元件。
根据本公开的另一方面，提供了与双倍数据速率(DDR)存储器架构兼容的阻变存储器阵列。
本公开的其他特征和优势将通过下面提供的与附图相关的发明描述变得显而易见。
附图说明
图1示出了垂直取向的阻变单元的示例性布局。
图2示出了水平取向的阻变单元的示例性布局。
图3A是示出用于开放阵列架构中的阻变元件的阵列的示例性典型架构的简化示意图。
图3B是详细说明调节或检查图3A中示出的阵列架构的CELL00(单元00)所要求的READ(读取)和编程电压的表格。
图4A是列出根据本公开方法的第一DDR兼容NRAM架构(如图4B中详细说明)的不同部分的表格。
图4B是用于第一DDR兼容NRAM架构的简化示意图，其示出根据本公开方法的DDR兼容折叠位线阻变存储器阵列架构的位线对(行“x”)(要注意的是位线的列被水平绘制以适应位线对、隔离设备、和感测放大器电路细节)。
图5A是示出了在图4B中详细说明的第一DDR兼容NRAM阵列架构内的单元上执行的示例性READ操作的波形时序图(要注意的是，因为两个架构内的READ操作相同，图5A的READ操作的波形图同样适用于在图6B中详细说明的第二DDR兼容NRAM阵列架构)。
图5B是示出了在图4B中详细说明的第一DDR兼容NRAM阵列架构内的单元上执行的示例性WRITE(写)操作的波形时序图。
图6A是列出根据本公开方法的第二DDR兼容NRAM架构(如图6B中详细说明)的不同部分的表格。
图6B是第二DDR兼容NRAM架构的简化示意图，其示出根据本公开方法的DDR兼容折叠位线阻变存储器阵列架构的位线对(行“x”)(要注意的是位线的列被水平绘制以适应位线对、隔离设备、电压移位写入电路和感测放大器电路的细节)。
图7是示出了在图6B中详细说明的第二DDR兼容NRAM阵列架构内的单元上执行的示例性WRITE操作的波形时序图。
图8A——8C是详细说明在图6B中详细说明的第二DDR兼容NRAM阵列架构内的电压移位元件的操作的一系列注释的示意图。
图9是示出本公开的DDR兼容NRAM阵列结构的阵列架构的简化框图。
图10是示出根据本公开的方法的用于阻变存储器阵列的示例性的1Gb x 4DDR兼容的架构的系统级框图。
具体实施方式
本公开涉及用于阻变元件的阵列的高级电路架构。更具体地，本公开讲授了用于具有类似于双倍数据速率(DDR)接口的数字芯片接口的阻变元件的存储器阵列架构。DDR接口可以用于DRAM、SRAM、NRAMTM和其他易失性和非易失性类型的存储器。尽管用阻变存储器元件构建的存储器单元对于包括传统基于硅的存储器设备的那些存储器单元提供了众多优点，对于编程和读取阻变存储元件的时序和功率的要求在某些应用内却表现有限。本公开的的电路架构提供了可以快速访问(READ(读取))的存储器架构，并且对于读取和编程操作需要相对低的功率，因此克服了这些局限性。
在本公开的电路架构内，多个阻变元件排布成行和列的阵列。阻变元件的每一列可以通过字线来访问，并且阻变元件的每一行对应于一对位线和一根选择线。应该注意的是在某些示意图中的字线和位线，处于示意方便的原因，分别以列(垂直“y”方向)和行(水平“x”方向)。然而，字线和位线也可以分别以行水平“x”和列垂直“y”方向示出。为了常见的电容耦合噪声抑制的目的，通过连接到位线对的不同感测放大器/锁存器，在每行内的阻变元件按折叠位线排布来布置(下文对于图4B和5B做细致描述)。在READ(读)操作期间，此折叠位线排布让选择单元内第一位线通过阻变元件放电，同时地，第二位线通过基准元件放电。感测放大器/锁存器比较两条位线的放电速率(即，选择单元的位线和基准元件的位线)，并且将选择单元的数据值临时地存储。此数据值然后可以，通过译码和缓存元件，在期望的时钟周期处，从阵列被READ出。当阻变元件为非易失性，并因此READ操作通常为非破坏性的(即，读取和感测阻变元件的信息状态不改变或干扰在此元件中存储的状态)，对于更高速和更低功率的操作，本公开的电路架构也提供，在READ出周期时段，用于重置(RESETWRITE(重置写入)操作)在选择的子阵列中阻变元件的方法。如期望的，在实现与传统的DDR读周期的兼容性中，可以使用此重置操作来提供额外的灵活性。在READ周期末尾的RESET操作主要用在页面模式操作中，在该页面模式操作中，存储器数据的页面被读取，随后新数据的页面在其位置被写入。条款程序和WRITE(写入)在此应用中可交换使用。
阻变单元通过单元内阻变元件的使用存储信息。响应于电刺激，阻变元件可以在至少两个非易失性阻态之间被调节。典型地，使用两个阻态：低阻态(一般对应于逻辑“1”，SET(设置)状态)和高阻态(一般对应于逻辑“0”，RESET(重置)状态)。在此方式中，阻变元件单元内的阻变元件的电阻值可以用于存储一位的信息(例如，作为1位存储器元件)。根据本公开的其他方面，可以使用多于两个的阻态，其允许单个单元存储多于一位的信息。例如，阻变存储器单元可以在四个非易失性电阻状态之间调整其阻变元件，允许在单个单元中二位信息的存储。
在本公开内的术语“编程”用来描述阻变元件从初始阻态调整到新的期望的阻态的操作。此类编程操作可以包括SET操作，其中阻变元件从相对高的阻态(例如，在2MΩ的量级上)调整到相对低的阻态(例如，在100kΩ的量级上)。此类编程操作(如本公开所定义的)也可以包括RESET操作，其中阻变元件从相对低的阻态(例如，在100kΩ的量级上)调整到相对高的阻态(例如，在2MΩ的量级上)。另外，“READ”操作，如本公开所定义的，用于描述阻变元件的阻态被确定而在不显著改变存储的阻态的操作。在本公开的某些实施例内，这些阻态(即，初始阻态和新期望的阻态)为非易失性的。
阻变元件包括但不限于：二端子纳米管切换元件、相变存储器单元、和金属氧化物存储器单元。例如，美国专利No.7,781,862和美国专利No.8,013,363示教了包括纳米管纤维层的非易失性二端子纳米管切换器。如在这些专利中所描述的，响应于电刺激，纳米管纤维层可以在多个非易失性阻态之间调整或切换，并且这些非易失性阻态可以用来作为信息(逻辑)状态的基准。以此方式，阻变元件(和其这里)很适合用于用来在电子设备(诸如但不限于手机、数码相机、固态硬盘和计算机)内存储数字数据(以阻态存储逻辑值)的非易失性存储器设备。然而，阻变元件的使用不限于存储器应用。的确，本公开示教的阻变元件的阵列以及高级架构，也可用在逻辑设备内或模拟电路内。
图1示出了包括垂直方向的阻变单元的示例性阻变单元的布局(此类结构有时被本领域技术人员称为3D单元(3D cell))。典型的FET设备130在第一设备层内形成，包括漏极D、源极S和栅极结构130c。此FET设备130的结构和制造对于本领域技术人员已知。
阻变元件110在第二设备层上形成。导电结构130a将阻变元件110的第一末端与FET设备130的源极电耦合。导电结构120将阻变元件110的第二末端与阻变单元外部的阵列源线SL电耦合。导电结构130b和140将FET设备130的漏极与阻变单元外部的阵列位线BL电耦合。阵列字线WL电耦合到栅极结构130c。
图2示出了包括水平方向的阻变单元的示例性阻变单元的布局(此类构架有时被本领域技术人员称为2D存储器单元)。典型的FET设备230在第一设备层内形成，包括漏极D、源极S和栅极结构230c。如图1中描绘的FET设备(130)，此类FET设备230的结构和制造对于本领域技术人员为已知。
阻变元件210在第二设备层上形成。导电构架230a将阻变元件210的第一末端与FET设备230的源极电耦合。导电构架220将阻变元件210的第二末端与存储器单元外部的阵列源线SL电耦合。导电构架230b和240将FET设备230的漏极与存储器单元外部的阵列位线BL电耦合。阵列字线WL电耦合到栅极结构230c。
在图1和2描述的阻变单元二者的内部，通过施加电刺激，阻变元件在不同阻态之间被调整，该电刺激通常为在位线(BL)和源线(SL)之间的特定电压和脉冲宽度的一个或多个编程脉冲。通过字线(WL)施加到栅极结构(图1中的130c和图2中的230c)的电压，使电流流经FET设备(图1中的130和图2中的230)和阻变元件(图1中的110和图2中的210)的串联结合。取决于由字线(WL)施加的栅极电压，到阻变元件110的电流可以通过设计被限制，由此使FET设备表现为电流限制设备。通过控制此电流的幅度和持续时间，阻变元件(图1中的110和图2中的210)可以在多个阻态之间调整。
例如，通过在给栅极结构(图1中的130c和图2中的230c)施加足够开启FET设备(图1中的130和图2中的230)的电压的同时在源线(SL)和位线(BL)之间施加例如但不限于0.5V的DC测试电压并且测量通过阻变元件(图1中的110和图2中的210)的电流，图1和2中描绘的阻变元件单元的状态可以被确定。在某些应用中，可以使用具有电流反馈输出的电源测量此电流，例如，可编程电源或感测放大器。在其他应用中，可以通过将电流测量设备与阻变元件(图1中的110和图2中的210)串联插入来测量此电流。
可替代地，通过在给栅极(图1中的130c和图2中的230c)施加足够开启FET设备(图1中的130和图2中的230)的电压的同时，驱动通过FET设备(图1中的130和图2中的230)和阻变元件(图1中的110和图2中的210)的串联结合的例如但不限于1μA的固定DC电流，并且测量跨过阻变元件(图1中的110和图2中的210)的电压，图1和2中描绘的阻变元件的状态也可以被确定。
阻变元件(诸如但不限于图1和2中描绘的那些)可以由多个材料形成，诸如但不限于，金属氧化物、固体电解质、相变材料诸如硫属化物玻璃、石墨织物、和碳纳米管织物。
例如，通过引用将其全部纳入于本文的Bertin等的美国专利No.7,781,862公开了包括第一和第二导电端子和纳米管纤维制品的二端子纳米管切换设备。Bertin示教了用于调整在多个非易失性阻态之间的纳米管纤维制品的电阻率。在至少一个实施例中，电刺激施加到第一和第二导电元件中的至少一个，以便将电流通过所述纳米管纤维层。通过将此电刺激仔细控制在某组预先确定的参数(如Bertin在美国专利申请No.11/280,786所描述的)内，纤维制品的电阻率可以在相对高的阻态和相对低的阻态之间重复地切换。在某些实施例中，这些高和低的阻态可以用于存储一位的信息。
如包括的参考所描述的，本文所引用的纳米管纤维包括一层多个互联的碳纳米管。在本公开中的纳米管的纤维(或纳米纤维)，例如，无纺碳纳米管(CNT)纤维，例如可以有不规律地相对于彼此布置的多个纠结的纳米管结构。可替代地，或另外地，例如本公开的纳米管的纤维可以处理某程度的纳米管的位置的规律性，例如，沿着其长轴的某程度的平行结构(parallelism)。此位置的规律性可在例如相对小尺度上发现，其中，纳米管的平阵列可以沿着其筏(raft)中的长轴布置在一起，在一根纳米管长和十到二十纳米管宽的量级上。在其他示例中，此位置规律性可以伴随着有序纳米管的区域在更大的尺度上被发现，在某些情况中，基本在整个纤维层上延伸。此大尺度位置的规律性是本发明尤其感兴趣的地方。纳米管纤维的更多细节在美国专利No.6,706,402中描述，其整体通过引用包含于此。
在本公开中的阻变单元和元件的某些示例特别提及基于碳纳米管的阻变单元和元件的同时，分公开的方法不限于此。的确，对于本领域技术人员清楚的是本公开的方法应用于任何类型的阻变单元或元件(诸如但不限于阻变和金属氧化物)。
现在参见图3A，用于典型阻变元件存储器阵列300的示例性架构在示意图中示出。阵列300包括多个单元(CELL00——CELLxy)，每个单元包括阻变元件(SW00——SWxy)和选择设备(Q00——Qxy)。在阻变阵列300中的单个阵列单元(CELL00——CELLxy)通过使用源线(SL[0]——SL[x])、字线(WL[0]——WL[y])和位线(BL[0]——BL[x])来被选择用于读取和编程操作，下文将做描述。
在图3A的示例性架构中，用于单个阵列单元(CELL00——CELLxy)的选择设备(Q00——Qxy)为传统基于硅的FET。然而，此类阵列不限于此。的确，其他电路元件(诸如但不限于二极管或继电器)可以用于类似的架构来提供阵列中单元选择的功能(例如，选择设备诸如二级设备和诸如SiGe FET、FinFET和FD-SOI的FET设备)。
图3B描述用于图3A中示出的阻变元件阵列的示例性编程和READ操作的表格。该表格列出了在阻变元件阵列300的CELL00上执行RESET操作、SET操作和READ操作所要求的字线、位线和源线调节。这些操作以及这些操作中在图3A中描绘的阻变元件阵列300的功能将在下文中做详细描述。
在图3B中的表格的第一列描述了CELL00的RESET操作(即，将阻变元件SW00从相对低的电阻调整到相对高的电阻的编程操作)。WL[0]被驱动到VPP(要求实现选择设备的逻辑水平电压Q00)，与此同时其余的字线(WL[1:y])被驱动到0V(基本接地)。以此方式，仅有阵列的第一行(即，Q00——Qx0)中的选择设备被激活(或“开启”)。BL[0]被驱动到VRST(将SW00驱动到相对高的阻态所要求的编程电压水平)，并且SL[0]被驱动到0V(基本接地)。其余的位线(BL[1:x])和其余的源线(SL[1:x])保持在高阻抗水平。以此方式，VRST仅跨过在阵列的第一列中的单元(CELL00——CELL0y)被驱动。作为这些条件的结果，编程电压VRST跨越SW00被驱动(通过激活选择设备Q00)，与此同时阵列中的其他选择设备保持从编程电压的隔离(并且因此保留他们原来的被编程的阻态)。
在图3B中的表格的第二列描述了CELL00的SET操作(即，将阻变元件SW00从相对高的电阻调整到相对低的电阻的编程操作)。利用RESET操作，WL[0]被驱动到VPP(要求实现选择设备的逻辑水平电压Q00)，与此同时其余的字线(WL[1:y])被驱动到0V(基本接地)。以此方式，仅有阵列的第一行(即，Q00——Qx0)中的选择设备被激活(或“开启”)。SL[0]被驱动到VSET(将SW00驱动到相对低的阻态所要求的编程电压水平)，并且BL[0]被驱动到0V(基本接地)。其余的源线(SL[1:x])和其余的位线(BL[1:x])保持在高阻抗水平。以此方式，VSET仅跨过在阵列的第一列中的单元(CELL00——CELL0y)被驱动。作为这些条件的结果，编程电压VSET仅跨越SW00被驱动(通过激活选择设备Q00)，与此同时阵列中的其他选择设备保持从编程电压的隔离(并且因此保留他们原来的被编程的阻态)。
最后，图3B中的列表的第三列描述了CELL00的READ操作(即，确定(测量)阻变元件SW00的操作)。利用SET和RESET操作，WL[0]被驱动到VPP(激活选择设备Q00所要求的逻辑水平电压)，与此同时，其余字线(WL[1:y])保持低(在此示例中接近0V)以便仅有阵列的第一行(即，Q00——Qx0)中的选择设备被激活(或“开启”)。SL[0]被驱动到VRD(READSW00的阻态所要求的编程电压水平)，并且BL[0]被驱动到0V(基本接地)。其余的源线(SL[1:x])和其余的位线(BL[1:x])保持在高阻抗水平。以此方式，VRD仅跨过在阵列的第一列中的单元(CELL00——CELL0y)被驱动。作为这些条件的结果，READ电压VRD跨越SW00被驱动(通过激活选择设备Q00)，与此同时阵列中的其他选择设备保持从READ电压的隔离。以此方式，电流将仅流过阻变元件SW00，并且通过测量该电流，SW00的阻态可以被确定。
应该注意的是前面段落中描述的用于RESET和SET操作的编程电压(分别为VRST和VSET)以相反的极性施加。然而，本公开的方法不仅限于此。的确，使用RESET和SET操作的不同极性来更好说明图3A中描述的阵列的功能性。也就是说，编程(SET和RESET)电压和READ电压可以被任一极性所驱动(即，在源线上的正电压或在字线上的正电压)，取决于所使用的阻变元件的具体类型或议题中的具体编程操作。如将要在下面段落中详细示出的，对于本公开的存储器阵列架构也是如此。同样，编程(诸如SET和RESET)和READ电压也可都是相同的极性。
如通过图3B的讨论可以看出的，对于图3A的阵列架构，阻变元件适用于存储器阵列。然而，在某些应用中，阻变元件的阵列可以呈现某些时序和功率的要求，并且这些要求(在某些应用中)可以限制某些存储器接口和架构中的此类阵列的使用。例如，在图3A详细描述的存储器构架中，选择线或位线的电容可以(在某些应用中)表示关于在READ操作期间单个单元的电阻可以多快地被感测到的时序限制。在此类应用中，线自身相对大的电容和非易失性存储元件的电阻，会在所考虑的线上引起相对显著的RC时间常数，并且要求一定量的时间来将该线充电或放电。在某些应用中，布置在存储器阵列结构中的阻变元件可以要求相对高的READ电压和/或电流，以便位于相对长的位线和选择线的电流元件，在READ操作期间在单个选择的阻变元件中的RESET和SET状态之间充分地区分。这些类型的时序和功率要求(其可以限制某些应用中阻变存储器的使用)通过本公开的阻变元件存储器阵列架构而被克服。
第一DDR兼容的阻变元件阵列架构
现在参见图4A和4B，示出了根据本公开的用于阻变元件的阵列的第一DDR兼容存储器电路架构。为了便于说明，描绘此第一架构的单一行(行“x”)的示例性示意图402被分成多个功能部分(410、412、420、430和440)。图4A的表格401描述了这些功能部分的每一个，以及它们在阵列上的READ和WRITE两个操作中的使用。
同时参考图4A和4B，在本公开的此第一DDR兼容的架构中的第一部分410。这些是单独阵列单元(图4B中的CELLx0——CELLx3)本身，每个包括阻变元件(图4B中的SWx0——SWx3)和选择元件(图4B中的FET Tx0——FETTx3)。存储器阵列410中的单独单元寻址相应于一个阵列的字线(图4B中的WL[0]——WL[3)、阵列的每行的一对位线(图4B中的BL[x]_D/R和BL[x]_R/D)和阵列的每行的选择线(图4B中的SL[x])。在READ和WRITE两个操作中的这些阵列线的使用将在下文中做更细致的描述。
本公开的此第一DDR兼容架构中的下一部分412包括基准电阻。此第一DDR兼容架构的阵列中的每行包括一对可由专用字线(如图4B所示的WL_ODD和WL_EVEN)访问的基准元件。如图4A的表格401所列出的，基准电阻在阵列的READ操作期间被使用并且在WRITE操作期间不活跃。每行的位线对(如图4B所示的BL[x]_D/R和BL[x]_R/D)的使用允许将READ电压和放电电流同时地施加到基准电阻(RREF-ODD或RREF-EVEN)和选择的阵列单元。通过将通过选择单元的放电率与基准元件作比较，选择单元的阻态可以被确定。此类READ操作中的这些基准电阻的使用将在下文图5A的讨论中做详细描述。
本公开的此类第一DDR兼容架构中的下一部分420提供了平衡和隔离设备。在READ或WRITE操作的不同的相位期间，这些设备将阵列从感测放大器/锁存器(部分430)以及双向数据总线控制电路(部分440)隔离。响应于两个不同隔离控制信号(如图4B所示的N_ISOLATE1和N_ISOLATE2)，部分420的隔离设备也提供了折叠位线架构所需要的信号反转功能。本公开的第一DDR兼容架构中的READ和WRITE操作期间这些平衡和隔离设备的使用将在下文图5A和5B的讨论中做更细致的描述。
本公开的此第一DDR兼容架构中的下一部分430是感测放大器/锁存器。在READ操作期间(如图4B所示，响应于控制信号PSET和NSET)，此感测放大器/锁存器比较选择阵列单元和基准元件的一个(部分412)之间的位线对电压放电，并且锁存对应于存储在选择阵列单元中的逻辑值的逻辑值。在WRITE(或编程)操作期间，使用此感测放大器/锁存器，在编程电流的应用之前，来临时地保持将被存储在选择阵列线中的数据值。本公开的第一DDR兼容架构中的READ和WRITE操作期间的感测放大器/锁存器430的使用将在下文图5A和5B的讨论中做更细致的描述。
在本公开的此第一DDR兼容架构中的双向数据总线控制电路440是双向数据总线控制电路。响应于控制信号(如图4B所示的CSL)的一对FET(如图4B所示的TBIDI1和TBIDI2)启用或禁用部分430的感测放大器/锁存器和数据I/O缓存器/驱动器1067电路之间的片上(on-chip)双向数据总线电连接。以此方式，在READ操作期间存储在感测放大器/锁存器中的数据可以提供给片外(off-chip)外部数据总线，并且将要存储在选择阵列单元中的数据可以通过数据I/O缓存器/驱动器1067电路，从外部数据总线提供给感测放大器/锁存器。本公开的第一DDR兼容架构中的READ和WRITE操作期间的双向数据总线控制电路440的使用将在下文图5A和5B的讨论中做更细致的描述。数据I/O缓存器/驱动器1067(图10)电路将在下文对于图10做进一步描述。
如上面描述的，图4B的简化的示意图示出了根据本公开方法的阻变存储器阵列的单一行(行“x”)。图4B的简化的示意图是折叠的位线架构，其中数据存储存储器单元出现在每隔一个的字线和位线的交叉处，以交错的图案，如WL[0]、WL[1]、WL[2]、WL[3]和位线对BL[x]_D/R和BL[x]_R/D的交叉处所示出。每个偶数编号的数据存储存储器单元(CELLx0、CELLx2等)连接到BL[x]_D/R和偶数字线(WL[0]、WL[2]等)；每个奇数编号的数据存储存储器单元(CELLx1、CELLx3等)连接到BL[x]_R/D和基数字线(WL[1]、WL[3]等)；所有数据存储单元，偶数和奇数二者，连接到选择线SL[x]。阵列选择线SL[x]与阵列位线对BL[x]近似平行。在此示例中，所有阵列选择线与阵列位线近似平行。然而，电阻存储器阵列也可以由近似平行于阵列字线的阵列选择线形成，即，大约正交于阵列位线。每个位线对的一对基准电阻包括在READ(感测)操作期间的使用中，可被WL_EVEN和WL_ODD选择，以便当WL_EVEN活跃时候基准电阻RREF_E连接到位线BL[x]_R/D，并且每当WL_ODD为活跃时基准电阻RREF_O连接到BL[x]_D/R。每当偶字线被选择WL_EVEN为活跃，每当奇字线被选择WL_ODD为活跃。在位线对中的每个位线可以为数据线(D)或基准线(R)，以便仅有一个位线对有沿着该位线的活跃的位。此类折叠的位线阵列导致来自差分感测放大器/锁存器的共模字到位线电容电压耦合消除。此共模噪声消除方案实现了更低的READ电压和更小的阵列功率。然而，折叠的位线架构大约有开放位线架构大约一半的密度，诸如图3A的阻变构架的示例性阵列。CNT切换操作在上文关于图3B被进一步描述。应该注意的是，因为沿着位线方向的细节的水平，为了图4B中的布局方便，字线以竖直的y—轴画出，位线以水平的x—轴画出。在简化的存储器阵列300中，图3A，和框图存储器1000，字线以更传统的水平“x”(行)方向画出，并且位线以更传统的竖直“y”(列)方向画出。
再一次参考图4B，存储器阵列行示意图402的存储器阵列部分410由四个阻变元件存储器单元(CELLx0、CELLx1、CELLx2和CELLx3)表示。由沿着位线(BL[x]_D/R和BL[x]_R/D)的虚线所表示的，本公开的架构中的阵列行的存储器阵列部分410可以包括更多的存储器单元。然而，为了视图的简便，仅有头四个存储器单元(CELLx0、CELLx1、CELLx2和CELLx3)在图4B的简化示图中被示出。然而，应该注意的是在图4B的简化示图402中被描述的示例性水平排布的位线(位线对“x”)可以包括特定存储器阵列(或子阵列)需要一样多的存储器单元。
每个单独的存储器单元(CELLx0、CELLx1、CELLx2和CELLx3)包括阻变元件(分别地SWx0、SWx1、SWx2和SWx3)和选择设备(分别地Tx0、Tx1、Tx2和Tx3)。当通过相关的字线(分别地WL[0]、WL[1]、WL[2]和WL[3])启用，在每个阻变存储器单元中的选择设备提供其相关的阻变存储器单元的一个端子和位线(BL[x]_D/R或BL[x]_R/D)之一之间的电导路径。响应于跨越相关的位线和公共选择线(SL[x])提供的电刺激，单独选择的阻变元件可以被编程为SET或RESET状态(如上文关于图1和2所细致描述的)或使用本公开的方法快速READ(如下文所更详细地描述)。
根据本公开的方法，图4B中示出的折叠位线架构对于存储器阵列中的每个水平排布的位线对提供两根位线(BL[x]_D/R和BL[x]_R/D)。取决于正被访问的存储器单元的物理位置，这些二位线的每个在作为用于选择的存储器单元的位线和用作提供到存储器阵列行中的两个基准单元之一的访问之间交替。图4B的示例性视图中，伴随着在相反电容中起作用的BL[x]_R/D(“奇”单元的活跃和“偶”单元的基准)，BL[x]_D/R作为“偶”存储器单元(CELLx0和CELLx2)的活跃位线，并且作为“奇”存储器单元(CELLx1和CELLx3)的基准位线。
如上文描述的，在图4B的水平排布的位线对架构示意图中提供的两个基准单元(部分412)考虑到快速读取单个选择阻变存储器单元的状态。TREF-ODD和RREF-ODD包括用于READ阵列行的“奇”位置的存储器单元(CELLx1和CELLx3)的基准单元，并且TREF-EVEN和RREF-EVEN包括用于READ阵列行的“偶”位置的存储器单元(CELLx0和CELLx2)的基准单元。TREF-ODD和RREF-ODD为选择设备(类似于选择设备Tx0——Tx3)，并且响应于两个专用的字线(分别地WL_ODD和WL_EVEN)。RREF-ODD和RREF-EVEN为基准元件(例如但不限于，固定的电阻或编程为稳定基准状态的其他阻变元件)。这些基准元件的电阻，对于被使用的阻变元件技术的类型，被固定到阈值“低”电阻值(SET电阻)和阈值“高”电阻值(标称RESET电阻)之间的值。在READ操作期间的这些基准电阻的使用将在下文图5A的讨论中做详细描述。
应该注意的是，在图4B的示意性示意图示出的选择设备(即，Tx0——Tx3、TREF-ODD和TREF-EVEN)被示出为场效应晶体管(FET)的同时，本公开的方法不仅限于此。的确，能够调节或修改电路中的两点之间导电路径的其他类型的电路元件可以用作本公开方法中的选择设备。此类选择设备可以包括但不限于，二极管、继电器和其他阻变存储器元件。例如，可以使用二级晶体管。类似地，FinFET设备也可用作选择设备。然而，也可使用没有要求半导体基底的选择设备。例如，也可使用全耗尽绝缘体上硅(fully-depleted silicon-on-insulator(FD-SOI))设备和炭纳米管FET(CNTFET设备)，并且当与CNT电阻式存储设备结合时，实现完全在绝缘体材料上制造的芯片。这是堆叠于彼此的存储器层达到更大的密度。FD-SOI和CNTFET设备也可以有大大降低的软差错(SER)率的额外益处。
图4B中示出的阵列行示意图的部分430提供，通过由阵列行示意图402的部分420表示的隔离元件(转换设备)，电耦合到阵列行的两个位线(BL[x]_D/R和BL[x]_R/D)的感测放大器/锁存器。在READ操作期间，N_ISOLATE1(其实现FET TISO1和TISO2)或N_ISOLATE2(其实现FET TISO3和TISO4)之一被激活来将阵列行的两根位线(一根位线通过选择的阻变元件放电，并且另一根位线通过两个基准元件之一放电)电耦合到感测放大器/锁存器430(包括FET TSA1——TSA6)。当“奇”编号的单元被READ，两个独立的隔离控制(N_ISOLATE1和N_ISOLATE2)对于防止数据反转是必要的。激活N_ISOLATE1将BL[x]_D/R电耦合到感测放大器/锁存器430的正端子(当CELLx0或CELLx2被READ时所要求的)。并且，激活N_ISOLATE2将BL[x]_R/D电耦合到感测放大器/锁存器430的正端子(当CELLx1或CELLx3被READ时所要求的)。
如将要关于图5A的READ操作时序图做更细致描述，在两根位线PSET和NSET的放电控制活跃期间，导致感测放大器/锁存器430临时地存储由选择的阻变元件的编程的阻态表示的数值。然后，隔离元件420可以将阵列行的存储器阵列部分从感测放大器430隔离(通过禁用N_ISOLATE1和N_ISOLATE2二者)，并且选择的存储器单元的信息状态可以在任何时间通过响应于CSL的双向数据总线控制电路440被READ出。
应该注意的是在图4B的阵列行示意图的隔离步骤420中的EQ控制在READ操作之前被激活来平衡位线对电压，并且然后在READ周期时段的字线活跃前被禁用。EQ控制和其相关的电路元件TEQ仅用于READ操作期间位线对平衡。EQ控制在WRITE操作期间不活跃。READ操作在下文关于图4B和5A做进一步描述。
在使用此类第一DDR兼容的架构的WRITE操作期间，数据脉冲(表示要被写入的数据值)通过连接到一次传输八位到数字接口的数据总线片上数据输入/输出缓存器/驱动器进入阵列，该数字接口连接到感测放大器，下文将要关于图10做进一步细致描述。在每个正阵列时钟转换期间，此输入/输出缓存器将八位放到数据总线上，并且然后此数据通过双向数据地址控制电路(图4B的440)被传送到感测放大器/锁存器(图4B的430)。隔离设备(图4B的420)被激活，并且在感测放大器/锁存器中的数据然后通过这些隔离设备被传送到位线(图4B中的BL[x]_D/R和BL[x]_R/D)。要被写入的阵列单元(或单元)通过其相关的字线实现，并且编程电路被允许从其相关的位线通过选择的阻变元件流到选择线(图4B的SL[x])来执行WRITE功能。如之前所讨论的，从感测放大器/锁存器430驱动到位线上的电压(通过输入/输出缓存器驱动)被选择通过阻变元件来提供充足的编程电流以便调整阻变元件的阻态。
在诸如页面模式操作的某些应用中，例如，来帮助与DDR存储器功能性的兼容，在下文进一步描述的示例中，在READ操作期间，阵列中的所有位被渲染成RESET状态。然而，可以使用其他方法。例如，阵列中的所有位可以被渲染成SET状态。可替代地，位可以为SET或RESET状态之一。因为字词示例中，在WRITE操作的开始所有位处于RESET状态，在阵列中的所有存储元件可以假设为处于对应于逻辑“0”的高阻(RESET)态。同样，在这些某些应用中，WRITE操作将仅需提供编程SET电流到要求被编程回到SET状态、对应于逻辑“1”的低阻态的那些阵列单元。使用本公开的第一DDR兼容架构WRITE操作将在下文与图5B相关做更细致描述。
现在参见图5A，示出了使用本公开的第一架构的DDR兼容的阻变元件阵列中的单一阵列单元上的首先细致描述示例性READ操作的时序图501。在图5A的示例性时序图501中，假设正在被READ的阵列单元中的阻变元件已经被编程为低阻SET态(对应于逻辑“1”)。
参见READ时序图501，时钟信号(CLK)505用于将DDR NRAM时序数字接口与微处理器或与本公开的存储器阵列架构接口的其他数字外部控制电路元件的时序同步。在DDR操作中，在外部总线(I/O)上的数据速率两倍于在内部(片上)数据总线上的数据速率。即，在内部数据总线上的数据随着时钟信号505的每个正(向上)转换改变，当在外部I/O数据总线上的数据同时随着时钟信号505的正(向上)和负(向下)转换改变的同时，因此内部数据总线和外部数据总线的变化保持与时钟信号505的同步。在此示例中，参见图5A中示出的时序图501，在内部数据总线和外部数据总线二者上的同步地数据转换可以通过产生第二时钟信号505’来达到，即，相对于时钟信号505有180度的相位差。以此方式，例如，伴随着时钟信号505的每个正(向上)转换，八数据位可以被READ到8位内部数据总线，并且这些数据位信号被传送到数据I/O缓存器/驱动器1067。数据I/O缓存器/驱动器1067将八数据信号将八个数据信号在两组四个数据位信号中的4位外部数据总线上，通过使用时钟信号505和第二时钟信号505’的结合，以二倍于内部数据总线数据速率，多路传输。即，在外部数据总线上的数据随时钟信号505的每个正(向上)转换和第二时钟信号505’的每个正(向上)转换二转换。内部数据总线，数据I/O缓存器/驱动器1067，和外部数据总线在图10中被示出。
产生片上相位差(out-of-phase)时钟信号是以，相对于内部数据总线，在外部数据总线上的两倍的数据速率达到同步的数据速率的一种方法。也可以使用其他方法。当此示例描述将外部数据速率相对于内部数据速率翻倍的同时，类似方法可以用于将数据速率三倍(DDR3NRAM)，将数据速率四倍(DDR4NRAM)，并且甚至更高的同步地数据速率。
参见READ时序图501，在选择的位线对上的信号形成和感测510波形图对应于在图4B中示出的存储器阵列(子阵列)410中的选择的单元中存储的数据值。参见信号形成和感测波形图510，在READ周期的预充电相位期间通过激活EQ，选择的位线对(BL[x]_D/R和BL[x]_R/D)平衡于相同的电压(在此示例中大约VDD/2)，然后当激活图4B中所示的存储器阵列(或子阵列)410内的选择的字线和对应的基准字线，EQ被关闭。应该注意的是在此示例中选择VDD/2作为平衡电压的同时，诸如VDD、在VDD/2和VDD之间的任何电压、和小于VDD/2的电压的其他值可以被使用。接着，选择的字线(此示例中的WL[0])转换到VDD+VTH，并且开启CELLx0中的选择设备Tx0，其将阻变元件SWx0连接到位线BL[x]_D/R，因此开始了信号形成。在此示例中，假设CELLx0被设置为表示“1”逻辑状态的低阻SET。在与WL[0]大约相同时间WL_EVEN也被激活，并且也转换到VDD+VTH，且开启将基准电阻RREF_E连接到位线BL[x]_R/D的基准设备TREF_E。预先充电的两根位线有相同的位线电容，并且都通过电阻元件放电。然而，位线对中的每根BL连接到导致不同RC时间常数的不同电阻元件，因此有对应于电压衰减速率的不同放电速率。对应于信号形成和感测波形图510中的信号形成的时间的量被允许，并且该时段取决于感测放大器的敏感度。例如，如果差分的感测放大器/锁存器430(图4B)在50mV的不同电压处切换，则信号形成时间被选择来允许50mV的差分信号形成。然而，如果差分感测放大器/锁存器430更灵敏并且在例如5mV的不同电压处切换，则更短的信号形成时间被使用。当达到充足的信号形成时间，基于位线B[x]_D/R和B[x]_R/D之间在充足的设置时间后的不同的电压的信号，感测放大器/锁存器430被开启并且锁存。字线WL[0]和基准字线WL_EVEN之间耦合的到位线B[x]_D/R和B[x]_R/D的电压作为共模噪声被差分感测放大器/锁存器430排除。
接近此示例性READ周期中的信号形成时间的末尾，感测放大器/锁存器430如下被激活。PSET被驱动到低电压，开启FET TSA5，因此将端子FETs TSA1和TSA2连接到电压VSA(对于此示例中的READ操作VSA＝VDD)。NSET被驱动到例如VDD的高电压，开启FET TSA6，因此将端子FETs TSA3和TSA4连接到地。此时，感测放大器/锁存器430已经被供电并且感测/锁存来自CELLx0的数据信号。就在感测放大器/锁存器的激活之后，N_ISOLATE1可以被启用(伴随N_ISOLATE2禁用)，通常，N-ISOLATE1在READ周期的更早期被启用，早于感测放大器/锁存器430的激活，例如在READ周期的开始。以此方式，感测放大器/锁存器(图4B的部分430)通过隔离元件(图4B的部分420)的非反转路径耦合到存储器阵列，并且准备锁存和临时地保持选择的单元的数据值。
SL[x]，阵列行中的所有单元公用的选择线，保持低。并且CSL保持低，禁用双向数据总线控制电路440(图4A)，直到阵列数据被感测放大器/锁存器430锁存。
诸如存储器阵列410的存储器阵列使用多个子阵列形成，其中存储器自阵列线可以包括数以千计的单独的存储器单元。这些阵列线的长度导致在这些位线上的相对大的线电容，其可以导致当与非易失性阻变元件结合时的相对大的时间常数，并且限制速度，以此速度这些位线因RC时间常数的缘故而充电和放电。通过使用折叠的位线对(诸如BL[x]_D/R和BL[x]_R/D)和在小的差分信号值处差分地感测位线对信号，感测时间可以显著减少，导致更快的READ时间和更快的数据速率，诸如例如页面模式数据速率。这是因为本公开的方法，使用折叠的位线阵列对和差分感测，完全不要求位线对中的任一位线，或者甚至多数情况，放电来确定存储在选择的阻变元件(SWx0)中的电阻值，因此减少与相对高的电容，长位线相关的时间延迟。用于图4B中示出的折叠阵列架构的以更低电压的更快感测也可以导致更低的操作功率。在拥有非常大存储器阵列尺寸的应用中(例如但不限于1Gb或更高)，低功率READ操作可以成为关键的设计考虑。
图5A细致描述的示例性READ操作中，如信号形成和感测波形510所示出的，BL[x]_D/R比BL[x]_R/D更快的放电，其指示了CELLx0中的SWx0的电阻处于比RREF-EVEN的电阻值显著地更低的电阻值(SET状态)。并且由于RREF-EVEN的电阻值已经被选择为标称“高”电阻值和标称“低”电阻值之间的值(如通过用在存储器阵列中的阻变元件的设计和技术所确定的)，在放电中的这个差别是如上文所进一步描述的存储在CELLx0中的低电阻值(或逻辑“1”)的指示，并且感测放大器/锁存器430锁存和保持逻辑“1”状态。然而，如果CELLx0中的电阻是表示逻辑“0”的高(RESET状态)，然后BL[x]_D/R将比BL[x]_R/D更慢地放电，因为SWx0将有比基准电阻RREF-EVEN更高的电阻因此更快地放电，并且感测放大器/锁存器430锁存和保持逻辑“0”。当CSL被存储器阵列外部的控制电路激活时，在感测放大器/锁存器430中保持的逻辑值可以通过双向数据总线控制电路440(图4B)READ出到片上数据总线。
在图5A中示出的READ操作的最后阶段(“输出和重置”阶段)，N_ISOLATE1驱动为低，将感测放大器/锁存器430从存储器阵列410(图4B)隔离。双向数据总线控制电路440被CSL激活，并且存储在感测放大器/锁存器430中的逻辑值(对应于存储在选择阵列单元的数据)被连接到数据输出线(D)——伴随着其反转(互补)在反转的数据输出线(nD)上同时地被驱动至片上8位数据总线并且到数据I/O缓存器/驱动器1067的输入。数据I/O缓存器/驱动器1067(图10)然后将数据锁存，并且以如上文进一步描述的二倍于内部数据总线的数据速率驱动外部4位数据总线。在此示例中，在列地址从控制设备接收的两个时钟周期之后，数据首先出现在外部数据总线上。如图5A所示，在DDR NRAM可以按随机访问模式被操作的同时，典型地数据的页面被READ出(页面模式)。当数据传输完成，CSL禁用感测放大器430和双向数据总线控制电路440之间的连接。
当阻变元件为非易失性(即，在READ操作期间或当电源从设备移除时候，它们保持其编程的信息状态)，某些类型的存储器架构(诸如但不限于DRAM电容存储存储器)导致破坏性的READ操作。即，在传统DRAM DDR存储器阵列中，例如，单元上的READ操作将会破坏存储在单元自身中的数据。然后，此数据将不得不从对应的感测放大器/锁存器以回写操作写回到阵列中选择的单元。因此，在READ操作周期完成期间，放大器/锁存器将保持到对应位线的连接，以便恢单元的复原始状态。然而，由于诸如NRAM的阻变存储器例如执行非破坏性READ操作，数据继续存在于阵列单元，并且没有来自感测放大器/锁存器430的数据回写要求，感测放大器/锁存器430可以从阵列解耦。因此，在此NRAM示例中，N_ISOL1被禁用，并且转换设备TISO1和TISO2将感测放大器/锁存器430从存储器阵列410位线BL[x]_D/R和BL[x]_R/D解耦，同样WL_EVEN将基准电阻RREF_E从位线BL[x]_R/D解耦，并且两个位线都驱动到零(接地)电压，如信号形成和感测波形图510所示，因为数据被锁存进感测放大器/锁存器430用于传输到片上数据总线。在此示例中，由于不需要数据回写，编程操作可以在READ周期的末尾执行。当SL[x]转换到RESET电压，位线接地时，选择的字线WL[0]保持活跃因此实现RESET操作，并且如果单元处于低阻SET态SL[x]驱动选择的位到高阻RESET态。如果单元处于高阻RESET态，其保持RESET态中的不变。这使诸如NRAM的阻变元存储器完成RESET周期，于此同时，来自感测放大器/锁存器430的数据通过片上数据I/O缓存器/驱动器1067传输到片外输出总线。通过在READ周期的完成期间将选择的位RESET到高阻态，利用电阻存储器位的非易失性如下文进一步描述的简化了WRITE操作。为了示出本发明的存储器阵列架构内的这个功能，图5A中的时序图501细致描述的示例性的READ操作示出伴随着数据READ出操作的RESET操作电流(即，在CSL被激活的时间，READ数据提供到外部数据总线)。
具体地，在RESET操作内，SL[x]被驱动高到要求的RESET电压(如上面关于阻变元件上的SET和RESET操作所细致描述的)，与此同时两根行的位线(BL[x]_D/R和BL[x]_R/D])被拉低。WL_EVEN也被驱动低，防止任何编程电路通过基准元件RREF-EVEN，并且WL[0]保持驱动高，实现到CELLx0的访问。以此方式，编程电路被驱动通过CELLx0，SWx0被驱动都RESET状态。剩余字线(WL[1]——WL[3])保持低，以便在剩余存储器单元(图4B中的CELLx1、CELLx2和CELL x3)中的数据保持不给充电。应该注意的是，如上面所讨论，在READ存储器单元上的此类RESET操作在本公开的方法中不被要求，但被包括来说明图4B和5A呈现的DDR NRAM架构的功能性和优势。
现在参见图5B，示出用于第一DDR兼容存储器电路架构的WRITE(编程)操作的时序图550。时序图550详细说明了在图4B中示出的本公开和上文讨论的DDR兼容阻变元件中的单元阵列单元上的示例性WRITE(编程)操作。在图5B的示例性时序图550中，假设了阵列单元内的阻变元件正在被从高阻READ态(对应于逻辑“0”)调整到低阻SET态(对应于逻辑“1”)。
图上文关于图5A所描述的，使用本公开的第一DDR兼容阵列架构，在选择的阵列单元上的READ操作可以在相同周期内被READ和RESET。此READ和RESET方法确保，在READ周期的结束，选择的阵列单元处于RESET状态(即，对应于逻辑“0”的相对高的阻态)。然后，在此单元上的WRITE操作将仅需要施加编程SET电路在要求的阵列单元上来被置为SET状态(即，对应于逻辑“1”的相对低阻态)。以此方式，第一架构(如图4B所详细说明)可以用于传统DDR接口。进一步，在某些应用内，此类READ/RESET/WRITE过程可以提供阻变元件阵列的增强的速度和更低的功率操作。到此为止，图5B中细致说明的示例性WRITE操作，通过使用本公开的第一DDR兼容阵列架构(如图4B所示的CELLx0)，提供了在阻变元件阵列内选择的单元上的SET操作。
在图5A详细说明的READ操作内，图4A中示出的感测放大器/锁存器430可以以相对低的电压(例如，在1V的量级上)操作。同样，在某些应用中，用在位线(BL[x]_D/R和BL[x]_R/D)上并且在感测放大器/锁存器430内的电压水平可以为由外部控制电路(“VDD”)使用的系统级电压水平。以此方式，通过双向数据总线控制电路(图4B中的440)传送到外部数据总线的数据脉冲当从阵列传送时也可以为VDD。然而，在某些应用中，本公开的第一DDR兼容的NRAM架构中的WRITE(或编程)操作(再一次，如图4B所示)可以要求显著更高的电压来将有效的编程电流通过选择的阵列单元引入。例如，WRITE操作可以要求两倍于系统级电压的电压水平(VDDx2)被驱动到与选择的阵列单元相关的位线，也要求此更高的电压至少临时地驱动到片上数据总线线(图4B的D和nD)。为了示出这个，图5B中详细说明的示例性WRITE操作中要求的编程电压被想象为VDDx2。
参见下文做进一步描述的图10中示出的阻变存储器1000和图4B中示出的第一DDR兼容阻变元件阵列架构，DDR编程(WRITE)操作关于图5B示出的时序图550被描述。参见图4A中的表格401，在示意图402中的基准电阻412在WRITE操作期间被禁用。如上文关于图4B所描述的，存储器阵列410使用折叠位线架构，并且位线对BL[x]表示与存储器阵列或存储器子阵列中的所有字线相交的任何折叠的位线对。在WRITE操作期间一次仅一根字线被选择(激活)，并且对应于行地址缓存器(图10)中的行地址。如上文关于图4B进一步描述的，在折叠的位线架构中，单元交错以便当偶字线被激活BL[x]_D/R包含输入到阵列410的数据，并且当奇字线被激活BL[x]_R/D包含该数据。在此WRITE示例中，偶编号的字线WL[0]被选择。因此，在存储器阵列410中示出的CELLx0被选择，并且WRITE操作将数据存储在非易失性存储元件SWx0中。对于到偶或奇之一编号的字线的WRITE操作，选择线SL[x]保持在地电压(例如接地)。列地址缓存器(图10)包括用于WRITE操作的列地址位置。用于第一DDR兼容阻变元件阵列架构的时序图550示出了到预先选择的字线(此示例中的WL[0])的高速页面模式WRITE操作。片上时钟CLK信号将存储器的数据接口同步到外部控制器或处理器。来自外部(片外)4位数据总线的输入数据，随着时钟的每个正和负转换，到达阻变元件的数字接口(图10)，并且八位以两组的4位锁存进数据I/O缓存器/驱动器1067(图10)。然后，在时钟的每个正转换处，八位传输到8位片上数据总线，并且双向数据总线控制电路440(图4B)被激活和将该八位传输到八个感测放大器，并且写入存储器阵列410(图4B)。
如果沿着字线有2048位，诸如此示例中的位线WL[0]，然后沿着字线WL[0]的所有位的WRITE操作在256个时钟周期后完成。
然后例如WL[1]的另一字线将被选择，并且类似的WRITE操作将被执行。直到整个页面被写入，WRITE操作完成。时序图550仅示出WL[0]和一个代表性的位线对BL[x]。然而，其对于写入图4B中示出的示意图402的存储器阵列410的所有位的WRITE操作都是要代表性的。
再次看图5B，时钟信号(CLK)用于表示DDR NRAM存储器的外部同步时序要求。贯穿第一时钟周期(“时钟0”和“时钟1”之间)，阵列电压(表示为“芯片电压”波形图)都处于VDD。在整个WRITE周期时段，选择线SL[x]电压保持低(例如接地)。VDD通常为但不限于大约1V的电压。行地址已经被激活，并且在此示例中在第一时钟CLK周期开始前，字线WL[0]被选择(在图5B中未示出)。列地址时钟发生器由WRITE“命令”WRT激活。“列地址”被接收并且存储在列地址缓存器中(图10)。列地址C0在WRITE周期的开始处被选择。此示例中在外部数据被数据I/O缓存器/驱动器1067(图10)接收之前，有2个CLK周期的片上等待时间(延迟)。诸如感测放大器/锁存器430(图4B)的感测放大器/锁存器伴随着PSET电压高和NSET电压低被禁用。
在第二时钟周期的开始(CLK 1和CLK 2之间)，列地址时钟发生器被WRITE“命令”WRT激活，并且“列地址”C0被选择。为了支持WRITE操作，片上电压发生器以超出VDD提供SET电压VSET。在此示例中，VSET＝VDDx2，并且SET使用已知的片上电压产生方法过度驱动电压VDDx2+VTH。在此示例中选择的字线WL[0]，在存储器阵列410中示出(图4B)，转换到VDDx2+VTH来实现到非易失性存储元件SWx0的完全SET电压VDDx2和WRITE电路。然而，应该明白的是在某些情况中，也许期望通过以饱和模式操作FET Tx0，限制SET电流流经对应的非易失性存储元件SWx0。在此情况中，字线WL[0]电压可以驱动到比VDDx2+VTH更低的电压来实现期望的更低的SET电流流过，并且可以选择为甚至比VDDx2还小。
参见图5B，在第三时钟周期的开始处(CLK2和CLK3之间)，如与上文关于周期1和2所描述的，“命令”和“列地址”在当前和后面周期的每一个中被激活。“数据入”以来自4位外部数据总线的数据输入DI0开始，其被数据I/O缓存器/驱动器1067(图10)在周期3的末尾被锁存，在时钟“CLK”的正转换期间。在外部4位数据总线上的进入数据脉冲，对于时钟CLK的上升和下降二者的转换，在0和VDD电压之间转换。这些外部数据脉冲被数据I/O缓存器/驱动器1067接收，以两组的4位，DI0和DI0’。数据I/O缓存器/驱动器1067(图10)将电压升到VDDx2的WRITE电压，并且将对应于8位的数据波形，通过双向内部数据总线，以每个时钟CLK的正转换，传送到双向数据总线控制电路440(图4B)，其中如在时序图550(图5B)中示出的D和nD脉冲在零到VDDx2的电压范围转换。
诸如图8A的电压移位电路801的电压移位电路，可以置于数据I/O缓存器/驱动器1067和8为片上数据总线(图10)之间，来产生零到VDDx2电压范围的用于WRITE操作的脉冲。电压移位电路801在WRITE操作期间被激活，并且在READ操作期间被禁用(绕过)。可替代地，电压移位电路801(图8A)可以作为双向数据总线控制电路640的部分被包含，并且尽在WRITE操作期间被激活。
继续第三时钟周期时序描述，感测放大器/锁存器在周期3的末尾被“SA/锁存器”激活。PSET从VDD转换到接地，因此将FET TSA5连接到感测放大器电压VSA，对于WRITE操作VSA＝VSET＝VDDx2(例如，图4B的感测放大器/锁存器430)。NSET从零转换到VSET＝VDDx2电压，因此将FET TSA6连接到低电压(接地)。“SA/锁存器电压”示出在第一WRITE周期时段，八个感测放大器之一被激活。由于在此页面模式示例中需要256个WRITE周期来将所有位沿着字线WL[0]来WRITE，感测放大器/锁存器将活跃保持足够长来锁存和临时地保持数据位，直到第一WRITE周期的完成。然后，感测放大器/锁存器被禁用直到另外255个WRITE周期完成后，以便节省功率。当新字线被行译码器(图10)选择，感测放大器/锁存器被重新激活(未示出)。列译码器(图10)再次选择八个感测放大器，下一个WRITE周期开始。“N-ISOLATE1”在周期3的末尾被激活，因为此示例中的字线WL[0]为偶编号的字线，并且对于其选择的他偶编号的字线也被激活。如图4B所示，N-ISOLATE 1用于将感测放大器/锁存器430连接到存储器阵列410。然而，N_ISOLATE2(此示例中未示出)将被激活，而不是每个奇编号的字线，如果被选择。示出N_ISOLATE1将在第一WRITE周期完成之后被禁用，来从阵列解耦感测放大器/锁存器，直到沿着字线WL[0]的所有位线被写入并且新字线被选择。可替代地，由于对于感测放大器/锁存器被禁用，N_ISOLATE1设备可以保持活跃。
参见图5B，在四个时钟周期的开始(CLK3和CLK4之间)，“数据入”继续从4位外部数据总线的数据输入DI0’，其被数据I/O缓存器/驱动器1067(图10)在中间时钟周期4锁存，在时钟“CLK”的负转换期间。在周期中的这个点，DI0和DI0’表示的8位从8位双向“数据总线”上的数据I/O缓存器/驱动器1067可得。“CSL”激活双向数据总线控制电路440(图4B)，将8位片上数据总线连接到八个感测放大器/锁存器中的每个，诸如感测放大器/锁存器430，其锁存和临时保持数据并驱动对应的“位线”。在此示例中，时序图550示出八个选择的感测放大器之一，其被激活并接收逻辑“1”，对应于时序图550示出的数据总线输入“D”，这导致在位线BL[x]_D/R被驱动为VSET＝VDDx2的SET操作中将非易失性存储元件SWx0设置为对应于逻辑“1”状态的低阻值。“位线”BL[x]_D/R和BL[x]_R/D被连接到此示例中的感测放大器/锁存器430的相反端子，其示出位线BL[x]_D/R转换到SET电压VDDx2，与此同时互补位线BL[x]_R/D保持在诸如接地的低电压。在此示例中，示出来自八个数据位输入DI0和DI0’之一的逻辑“1”数据位导致从RESET逻辑“零”状态到SET逻辑“1”状态的变化，该变化在存储器阵列410中的位线对BL[x](图4B)的在非易失存储元件SWx0中。逻辑“0”输入数据位将非易失性存储元件SWx0留在RESET，逻辑“0”状态。
参见图5B，在第五时钟周期时段(CLK4和CLK5之间)，位线BL[x]_D/RSET周期结束。“SA/锁存电压”将对应的感测放大器/锁存器禁用。“N_ISOLATE1”将隔离晶体管变为断开状态。字线WL[0]保持活跃，直到沿着字线的所有位被写入，在此页面模式示例中，总共要求256周期。在下一个4位DI1数据输入在时钟CLK的正变换期间从外部数据总线接收，然后4位DI1’数据输入在时钟CLK的负变换期间接收。该8位临时地被数据I/O缓存器/驱动器1067(图10)锁存，并且传送到8位片上数据总线。CSL被激活，并且八个数据位被路由至另外8个感测放大器/锁存器，该感测放大器/锁存器对应于由列译码器(图10)译码的另一个列地址。另外8位沿着选择的字线WL[0]被写入但在其他单元处，并且对应的存储元件位于存储器阵列410(图4B)。这些其他感测放大器/锁存器的激活和激活设备的开启类似于时序图550中示出的那些，除了它们发生在更晚的时钟周期时段。该8位数据WRITE操纵伴随着输入数据DI2和DI2’在周期6中(周期5到周期6)再次重复，并且继续直到沿着选择的字线WL[0]的全部位被写入。在此页面模式示例中，2048位在256个周期中沿着字线WL[0]被写入。当WL[0]被禁用，DDR页面模式WRITE操作然后继续新的字线，并且被行译码器选择的例如WL[1]的另外的字线被激活。时序图550(图5B)中示出的波形图重复，直到在此页面中的全部位被写入。
如上文所讨论的，图5B中详细说明的示例性WRITE操作用于将初始为高阻RESET态选择的阵列(对应于逻辑“0”)调整到低阻SET态(对应于逻辑“0”)，通过施加要求的SET电压(在此示例性WRITE操作中VDDx2)到数据总线线(D)。然而，应该注意的是，通过简单地将数据总线线(D)留为低(例如在0V驱动)，此WRITE操作可以将此选择的阵列单元保留为其初始的RESET态，用于与上文关于图5A讨论的READ/RESET操作保持一致的写操作。进一步，在其他应用中，此示例性WRITE也可以用于将初始为低阻SET态的阻变元件调整为高阻RESET态，通过以要求的RESET电压驱动数据总线线(如之前讨论的)。
第二DDR兼容的阻变元件阵列架构
如上文关于图4A、4B、5A和5B详细讨论的，在某些应用中，与数字电路控制阵列所使用的系统级电压相比，在WRITE操作期间的内部数据总线上，本公开的第一DDR兼容阻变元件阵列架构可以导致相对高的电压数据脉冲。在此类应用中，这些更高的电压可能要求沿着整个数据轨迹(包括感测放大器/锁存器)的高电压兼容的晶体管。并且再一次，在某些应用中，这些更大的高压元件可体现存储器阵列设计中的尺寸和/或成本限制。到此为止，呈现了本公开的第二DDR兼容阻变元件阵列架构。此第二架构包括电压移位元件，其可以用在某些应用中来减小或消除对于大和高电压速率组件的需要。
现在参见图6A和6B，示出了根据本公开的用于阻变元件的阵列的第二DDR兼容存储器电路架构。如同图4A和4B，为了便于说明，描绘此第二架构的单一行(行“x”)的示例性示意图602被分成多个功能部分(610、612、615、620、625、630和640)。图6A的表格601描述了这些功能部分的每一个，以及它们在阵列上的READ和WRITE两个操作中的使用。
现在同时看图6A和6B，在本公开的第二DDR兼容架构中的多数部分在结构和功能方面与上面详细讨论的图4A和4B所示的第一DDR兼容架构一样，伴随的重要的例外是在WRITE操作期间隔离和平衡部分620。隔离和平衡部分620(图6A)的操作与隔离和平衡部分420(图4A)在READ期间基本上执行相同的功能。然而，在第一DDR兼容阻变元件阵列架构WRITE操作期间，隔离和平衡部分420为活跃并将来自感测放大器/锁存器430的相对高SET电压VDDx2耦合到存储器阵列410。反过来，在第二DDR兼容阻变元件阵列架构WRITE操作期间，隔离和平衡部分620为不活跃并将来自存储器610的感测放大器/锁存器630的低VDD电压解耦，以便当在存储器阵列610中的位线被电压移位器625和写入选择615电路驱动到相对高SET电压VDDx2，感测放大器/锁存器630保持在VDD的低。因此，不像第一DDR兼容架构，在写操作期间的第二DDR兼容架构实现来自4位外部数据总线的写数据脉冲，在零和VDD之间切换，来通过数据I/O缓存器/驱动器1067(图10)在同一低电压范围中切换，在8位片上数据总线上，通过双向数据总线控制电路640，并且由也在零和VDD之间操作的感测放大器/锁存器630临时地锁存，因此实现了上面进一步描述的第二DDR兼容架构的优势。电压移位器625和写入选择615的操作在下文进一步描述。
本公开的此第二DDR兼容架构中的第一部分610是存储器阵列本身。如图4B的第一架构，这些是单独阵列单元(图6B中的CELLx0——CELLx3)本身，每个包括阻变元件(图6B中的SWx0——SWx3)和选择元件(图6B中的FET Tx0——Tx3)。这些单元的每一个可响应于上文关于图4B所详细描述的字线、一对位线(对于每行)和选择线(对于每个阵列行)的阵列来寻址。
在第二DDR兼容架构的部分612包括基准电阻(与图4B的部分412一致)。在此第二DDR兼容架构中的部分620提供平衡和隔离设备。在此第二DDR兼容架构中的部分630是感测放大器/锁存器。并且在此第二DDR兼容架构中的双向数据总线控制电路640是双向数据总线控制。如同存储器阵列部分610，这些部分的结果和功能与图4B中详细说明的同类一致，并且在上面图4B的讨论中被详细描述。
图6B的部分615(写入选择控制)和部分625(电压移位器)提供WRITE操作期间的第二DDR兼容架构中的电压移位功能。此电压移位功能(上文进一步描述的)将关于图7和图8A——8C做更详细的描述，并且允许感测放大器/锁存器630和双向数据总线控制电路640以VDD操作(如上文关于图5B所描述的相对更低的系统级电压)并且将到相对更高的编程电压(如图6A列出的“VHI”)的曝光限制到提供这些相对高的电压的存储器阵列自身，部分610，和到部分615和625。以此方式，对于更大的需求和在WRITE操作期间用于整个数据轨迹的高电压速率的组件，如同在使用图4B的第一DDR兼容的架构的某些应用中要求的，将大大降低，允许此应用中更多期望的设计参数(例如在尺寸和成本方面)。
如图6A所示，在使用本公开的第二DDR兼容的架构的READ操作期间，部分615(写入选择控制)和部分625(电压移位器)被禁用。同样，在READ操作期间，第二DDR兼容架构与第一DDR兼容架构基本上一致，并且READ操作与图5A的波形图中所示出的一致。同样，上文图5A中详细说明的READ操作的讨论对于在如在图6B中示出的第二DDR兼容架构上执行的READ操作也是有说明性的。然而，如上文描述的，在WRITE操作期间通过将VDDx2电压提供到存储器阵列610位线，这些新部分(615和625)提供电压移位功能，以及存储器阵列610电压和电流驱动功能。此电压移位和驱动功能在图7中的示例性WRITE操作中详细说明。
现在参见图7中示出的视图700，时钟(CLK)信号将存储器的数字接口与外部控制器或处理器(如和图5B一起所描述的)同步。与在图5B的第一DDR兼容的架构上的示例性WRITE操作一样，贯穿图7中的第一时钟周期(“时钟0”和“时钟1”之间)，阵列电压(表示为“芯片电压”波形)保持在VDD。在整个WRITE周期时段，选择线SL[x]电压保持低(例如接地)。VDD通常为但不限于大约1V的电压。行地址已经被激活，并且在此示例中在第一时钟CLK周期开始前，字线WL[0]被选择(在图7中未示出)。列地址时钟发生器由WRITE“命令”WRT激活。“列地址”被接收并且存储在列地址缓存器中(图10)。列地址C0在WRITE周期的开始处被选择。此示例中在外部数据被数据I/O缓存器/驱动器1067(图10)接收之前，有2个CLK周期的片上等待时间(延迟)。诸如感测放大器/锁存器630(图6B)的感测放大器/锁存器伴随着PSET电压高和NSET电压低被禁用。然而，不像图5B中示出的时序图550，在时序图700中(图6B)N_ISOLATE1在整个WRITE周期时段保持低，以便将感测放大器/锁存器630从施加到存储器阵列610的位线的相对高电压隔离，如上文进一步解释的。
参见时序图700(图7)，在第二时钟周期的开始(CLK1和CLK2之间)，列地址时钟产生器(图10)被WRITE“命令”WRT激活并且“列地址”被选择，其为与上文关于图5B所示的时序图550所描述的基本相同的时间。为了支持WRITE操作，片上电压发生器以超出VDD提供SET电压VSET，在此示例中，VSET＝VDDx2，并且SET使用已知的片上电压产生方法过度驱动电压VDDx2+VTH。所以例如，如果VDD＝1V,VSET＝2V。在此示例中选择的字线WL[0]，在存储器阵列610中示出(图6B)，转换到VDDx2+VTH来实现到非易失性存储元件SWx0的完全SET电压VDDx2和WRITE电路。然而，如上文关于图5B所描述的，应该明白的是在某些情况中，也许期望通过以饱和模式操作FETTx0，限制SET电流流经对应的非易失性存储元件SWx0。
参见图7，在第三时钟周期的开始处(CLK2和CLK3之间)，如与上文关于周期1和2所描述的，“命令”和“列地址”在当前和后面周期的每一个中被激活。“数据入”以来自4位外部数据总线的数据输入DI0开始，其被数据I/O缓存器/驱动器1067(图10)在周期3的末尾被锁存，在时钟“CLK”的正转换期间。在外部4位数据总线上的进入数据脉冲，对于时钟CLK的上升和下降二者的转换，在0和VDD电压之间转换。这些外部数据脉冲被数据I/O缓存器/驱动器1067接收和临时锁存，以两组的4位。然后，数据I/O缓存器/驱动器1067将对应于双向内部数据总线上的8位的在VDD和零付之间切换的数据波形图，以每个时钟CLK的正转换，传送到双向数据总线控制电路640(图6B)，其中D和nD也在如在时序图700(图7)中示出的VDD的电压范围转换。
继续第三时钟周期时序描述，感测放大器/锁存器在周期3的末尾被“SA/锁存器”激活。PSET从VDD到接地转换，因此如图6B所示将FET TSA5连接到感测放大器/锁存器630的VSA＝VDD。NSET从零转换到VDD电压，因此将FET TSA6连接到低电压(接地)。“SA/锁存器电压”示出在第一WRITE周期时段，八个感测放大器之一被激活。由于在此页面模式示例中需要256个WRITE周期来将所有位沿着字线WL[0]来WRITE，感测放大器/锁存器将活跃保持足够长来锁存和临时地保持数据位，直到第一WRITE周期的完成。然后，感测放大器/锁存器被禁用直到另外255个WRITE周期完成后，以便节省功率。当新字线被行译码器(图10)选择时，被重新激活(未示出)，列译码器(图10)再次选择八个感测放大器，并且下一个WRITE周期开始。如时序图700所示，在整个第二DDR兼容架构期间“N-ISOLATE1”保持被禁用，来将感测放大器/锁存器630从施加到存储器阵列610的位线的相对高WRITE电压隔离，如上文进一步解释的。
参见图7，在四个时钟周期的开始(CLK3和CLK4之间)，“数据入”继续从4位外部数据总线的数据输入DI0’，其被数据I/O缓存器/驱动器1067(图10)在中间时钟周期4锁存，在时钟“CLK”的负转换期间。在周期中的这个点，DI0和DI0’表示的8位从8位双向“数据总线”上的数据I/O缓存器/驱动器1067可得。“CSL”激活双向数据总线控制电路640(图6B)，将8位片上数据总线连接到八个感测放大器/锁存器中的每个，诸如感测放大器/锁存器630，其锁存和临时保持数据。在此示例中，时序图700中将输入到写入存储器阵列610的数据示出为“D”。在第二DDR兼容架构中，当VHI从低电压转换到WRITE SET电压VDDx2时电压移位器625被激活。如下文关于图8A——8C进一步解释的，感测放大器/锁存器630的端子x1和x2电压在零到VDD伏范围内。电压移位器625的输入电压OVS从到VDDx2切换。在此示例中，因为偶字线WL[0]被选择，当WRITE_EVEN转换到VDDx2+VTH时，写入选择615电路FET TWR_E被激活，并且输入电压OVS将位线BL[x]_D/R驱动到VSET＝VDDx2和将非易失性存储元件SWx0设置到对应于逻辑“1”状态的低阻值。如果输入数据已经为逻辑“0”，感测放大器将处于相反状态且电压移位器625输出电压OVS将为低电压，基本为零伏，将非易失性存储元件SWx0保留为其预先设置的高阻RESET态。应该注意的是，如果奇编号的字线被选择，WRITE_ODD将被使能而不是WRITE_EVEN，并且编程电压(OVS)将被驱动到BL[x]_R/D。电压移位器625和写入选择615的结合绕过隔离和平衡620电路来执行WRITE操作，因为低N_ISOLATE1电压让隔离和平衡620电路禁用，如上文进一步解释的。
参见图7，在第五时钟周期时段(CLK4和CLK5之间)，位线BL[x]_D/R SET周期结束。“SA/锁存电压”将对应的感测放大器/锁存器禁用。通过将VHI从片电压VDDx2断开，电压移位器625被关闭，并且写入选择615被WRITE_EVEN禁用。字线WL[0]保持活跃，直到沿着字线的所有位被写入，在此页面模式示例中，总共要求256周期。在下一个4位DI1数据输入在时钟CLK的正变换期间从外部数据总线接收，然后4位DI1’数据输入在时钟CLK的负变换期间接收。该8位临时地被数据I/O缓存器/驱动器1067(图10)锁存，并且传送到8位片上数据总线。CSL被激活，并且八个数据位被路由至另外8个感测放大器/锁存器，该感测放大器/锁存器对应于由列译码器(图10)译码的另一个列地址。另外8位沿着选择的字线WL[0]被写入但在其他单元处，并且对应的存储元件位于存储器阵列610(图6B)。这些其他感测放大器/锁存器的激活和激活设备的开启类似于时序图700中示出的那些，除了它们发生在更晚的时钟周期时段。该8位数据WRITE操纵伴随着输入数据DI2和DI2’在周期6中(周期5到周期6)再次重复，并且继续直到沿着选择的字线WL[0]的全部位被写入。在此页面模式示例中，2048位在256个周期中沿着字线WL[0]被写入。当WL[0]被禁用，DDR页面模式WRITE操作然后继续新的字线，并且被行译码器选择的例如WL[1]的另外的字线被激活。时序图700中示出的波形图重复，直到在此页面中的全部位被写入。
第二DDR兼容架构(在图6A、6B和7中分别示出的表格601、示意图602和时序图700)与第一DDR兼容架构(在图4A、4B和5B中示出的表格401、示意图402和时序图550)执行基本上相同的WRITE功能。然而，第二DDR兼容架构在整个数据路径中使用相对低的操作电压VDD(在此示例中大约1V)，这些数据路径包括感测放大器/锁存器、数字数据接口、片上数据总线和数据I/O缓存器/驱动器1067。更高的WRITE电压VDDx2仅用于驱动位线。由于第一DDR兼容架构在整个数据路径中使用了相对高的VDDx2电压，第二架构需要少得多的用于整个数据路径的较大且高电压速率的组件，并且极大降低了更低电压摆幅功耗，致使更期望(偏爱)的设计参数，在例如尺寸和成本方面，如在上文进一步描述的应用中。
图8A——8C示出了图6B中所示的电压移位器625的功能，其用于如图7详细说明的第二DDR兼容阻变元件阵列上的示例性WRITE操作。为了清楚起见，图8A示出从阵列电路隔离的电压移位电路801，其具有连接到感测放大器/锁存器630的输入节点X1和X2。图8B示出了，当输入节点X1处于VDD和输入节点X2处于0V，致使输出电压OVS＝0V时，在电压移位器电路801内部的节点电压的第一状态802。图8C示出了，当输入节点X1处于0V和输入节点X2处VDD于，致使输出电压OVS＝VDDx2时，在电压移位器电路801内部的第二状态803。
现在参加图8A，PFET设备TVS1and TVS2有连接在一起并拉升到VHI的源端子，其表示要求的编程电压(如上文关于图6B和7所描述的)。与图7的示例性WRITE操作一样，在图8B和8C中编程电压假想为VDDx2，或者二倍的驱动阵列的数字电路的电压水平。TVS1的漏极连接到NFET设备TVS4的漏极和在节点OVS处的TVS2的栅极。TVS2的漏极连接到NFET设备TVS3的漏极和TVS1的栅极。TVS3的源极连接到TVS4的栅极和端子X1，端子X1连接到感测放大器/锁存器630。TVS4的源极连接到TVS3的栅极和端子X2，端子X2也连接到感测放大器/锁存器630。
如图8B所示，当VDD施加到X1且0V施加到X2(其表示临时存储在感测放大器/锁存器630的逻辑“0”)，TVS2和TVS4开启，并且TVS1和TVS3关闭。这致使在节点OVS处0V，基本没有编程电压或电流驱动到位线。然而如图8C所示，当0V施加到X1且VDD施加到X2(其表示临时存储在感测放大器/锁存器630的逻辑“1”)，TVS1和TVS3开启，并且TVS2和TVS4关闭。现在参加图6B的双向数据总线控制电路640、感测放大器/锁存器630和电压移位器625，单端子D为VDD且nD为零伏，对应于逻辑“1”，然后感测放大器/锁存端子X1＝0和X2＝VDD。这导致在节点OVS处驱动出VHI(此示例中为需要的编程电压VDDx2)。
现在参见图9，阻变元件存储器阵列900的简化框图，其用于示出在整个存储器阵列中使用的分别在图4B和6B中的简化的阵列行示意图402和602。存储器阵列900包括“n+1”行，其每行包括“m+1”个存储器单元。或者通过另一方式，阻变元件阵列900包括排布在“n+1”行和“m+1”列的网格上的阻变存储器元件的阵列。如上文描述的，图4B和6B的简化的示意图每个示出分别表示本公开的DDR兼容阻变元件架构的第一和第二的单一行(行“x”)。
阻变存储器阵列900中的每一行(行0、行1、行3、和行n)由由一框图表示(分别为910、920、930和940)。这些框图(910——940)中的每个表示图4B中示出的简化阵列行示意图402或图6B中示出的简化阵列行示意图602之一，它们分别关于图5B中示出的波形图550和图7中示出的波形图700详细讨论。为了清楚起见，隔离控制(图4B和6B中的N_ISOLATE1、N_ISOLATE2和EQ)、感测放大器/锁存器控制(图4B和6B中的NSET和PSET)、输出控制(图4B和6B中的CSL)以及写入选择控制(图6B中的WRITE_EVEN和WRITE_ODD)在图9中未被示出。然而，全部行(910——940)可以认为是响应于这些控制信号。
如可以在图9中看到的，有“n+1”对位线(BL[n:0]_D/R和BL[n:0]_R/D)的阵列用来给阻变存储器阵列900中的每行(910——940)提供一对专用的折叠位线。BL[n:0]_D/R类似于图4B和6B中的BL[x]_D/R，BL[n:0]_R/D类似于图4B和6B中的BL[x]_R/D。选择线的阵列(SL[n:0])用来向阻变存储器阵列900中的每行(910——940)提供选择线(类似于图4B和6B中的SL[x])。“m+1”根字线的阵列(WL[m:0])对于阵列中的全部行(910——940)公用，并且每个阵列行(910——940)中的“m+1”个阻变存储器单元的每一个响应于这些字线的一根。WL[m:0]类似于图4B和6B中的WL[3:0]。WL_ODD和WL_EVEN是对于存储器阵列900中的全部行(910——940)公用的控制信号。如图4B、5A和6B的讨论中所细致描述的，存储器阵列900的每个阵列行(910——940)包括两个基准元件。在每个阵列行(910——940)内，这些基准元件的每一个响应于WL_ODD或WL_EVEN之一，如上文图4B、5A和6B的讨论中所细致描述的。
缓存器/译码器950用来连接每个阵列行(910——940)的数据线(图4B和6B中的D和nD)，并且将这些数据信号排布进数据输入/输出(I/O)接口。以此方式，来自每行的数据线可以被选择和处理，适合用于使用特定外部控制电路元件(诸如但不限于微处理器或FPGA)的具体应用的需要。
现在参见图10，示出了示例性1Gb x 4阻变存储器1000的系统级框图，其适合用于本公开的第一和第二DDR兼容的阻变阵列架构。
在阻变存储器1000(图10)的核心处，四个千兆位存储器阵列元件1010以32,768x32,768x 4配置架构。存储器阵列元件1010通过隔离设备1020的阵列耦合到感测放大器1030的阵列。隔离/写入选择电路1020响应于一对隔离控制信号(N_ISOLATE1和N_ISOLATE2)或一对写入选择控制信号(WRITE_EVEN和WRITE_ODD)。对于第一DDR架构，使用隔离电路控制信号N_ISOLATE。然而，对于第二DDR架构，隔离电路控制信号N_ISOLATE用于READ，写选择控制信号WRITE在WRITE操作期间使用。感测放大器1030，响应于控制信号NSET和PSET，临时地存储和提供到I/O门框图1040的阵列数据。参照回图4B的402和图6B的602的简化的阵列行示意图，存储器阵列元件1010类似于410和610；隔离/写入选择电路1020类似于元件420、620和615；感测放大器/锁存器电路1030类似于元件430和630；并且I/O门框图1040类似于双向数据总线控制电路440和640。包括数据I/O缓存器/驱动器1067的数据输出缓存器/驱动器1060和数据输入缓存器/驱动器1065类似于图9中的元件950，并且提供存储器1000和外部控制电路元件(诸如但不限于，微处理器、微控制器和FPGA)之间的接口控制。
响应于行地址选通控制信号，RAS时钟发生器1045提供到行地址缓存器1005和行译码器1015的时序信号，其响应于地址总线(A[14:0])，产生用于寻址存储器阵列1010所需要的行阵列线。响应于列地址选通控制信号，CAS时钟发生器1050提供到列地址缓存器1025的时序信号，其响应于地址总线(A[14:0])，产生用于寻址存储器阵列1010所需要的列阵列线。写使能控制与列地址选通控制信号AND(相与)，来提供对于包括数据I/O缓存器/驱动器1067的数据输出缓存器/驱动器1060和数据输入缓存器/驱动器1065的时序控制。
虽然在图7中未示出(为了清楚起见)，外部控制电路元件(诸如但不限于微处理器、微控制器和FPGA)用于施加不同控制信号和管理这些控制信号的时序，如上文关于本公开的阻变存储器的图4A、4B、5A、5B、6A、6B和7所描述的。例如，图5A中详细说明的READ操作(上文描述的)和图5B和7中详细说明的WRITE操作(上文描述的)可以通过最适合特定应用的需要的各种结构应用。例如，FPGA、PLD、微处理器、逻辑电路或在计算机上执行的软件程序都可以用于执行图5A、5B和7中详细说明的编程操作算法，并且提供上文讨论的必要的控制和选择信号。以此方式，拥有例如图10中的存储器阵列元件1010的单个阻变存储器单元可以，如具体应用的需要，被独立地选择和编程或回读(如上文描述的)。
应该注意的是虽然本公开的阻变存储器阵列架构通过使用示例性的简化的示意图(图4B和6B)和框图(图9和10)呈现，本公开的方法不应当限制于所描绘的那些具体电路。的确，对于本领域技术人员应该清楚的是，为优化电路，图4B、6B、9和10可以被以多种方式更改，来实现描述的具体应用中的高级架构。
然后，优选地，阻变存储器阵列架构的之前描述是代表和包容这些变化的，而非限制到详细描述的特定的示例性参数。
虽然本发明关于特定实施例描述，很多其他变化和修改以及其他用途对于本领域技术人员是显而易见的。因此，优选地，本发明不限于本文的具体实施例。

Claims (28)

1.一种阻变元件存储器阵列，包括：
多根字线；
多根位线；
多根选择线；
多个存储器单元，所述存储器单元包括：
阻变元件，所述阻变元件具有第一端子和第二端子，所述第一端子与选择线电通信，其中所述阻变元件能在至少两个非易失性电阻值之间切换，第一电阻值对应于第一信息状态，并且第二电阻值对应于第二信息状态；
选择设备，所述选择设备响应于字线上的控制信号，所述选择设备选择地提供在位线和所述阻变元件的所述第二端子之间的导电路径；
多个基准元件，所述基准元件包括：
电阻基准元件，具有第一端子和第二端子，所述第一端子与位线电通信，其中所述电阻基准元件有电阻，所述电阻被选择成落入所述第一电阻值和所述第二电阻值之间；
选择设备，所述选择设备响应于字线上的控制信号，所述选择设备选择地提供在位线和所述电阻基准元件的所述第二端子之间的导电路径；
多个感测放大器，所述感测放大器的每个响应于电耦合到阻变元件的至少一根位线和电耦合到电阻基准元件的至少一根位线；
其中所述多个感测放大器的一个能够将电耦合到已经被字线选择的阻变元件的位线上的放电速率和电耦合到被字线选择的电阻基准元件的位线上的放电速率进行比较；并且
其中所述比较用于读取选择的存储器单元的信息状态。
2.如权利要求1所述的阻变元件存储器阵列，其特征在于，所述存储器单元排布成多个行和列，并且其中每行以折叠位线结构使用两根位线来排布，其中在一行的每个存储单元电耦合到所述两根位线之一。
3.如权利要求2所述的阻变元件存储器阵列，其特征在于，每行包括两个基准元件，其中第一基准元件耦合到所述两根位线之一，并且第二元件电耦合到所述两根位线的另一根。
4.如权利要求3所述的阻变元件存储器阵列，其特征在于，每行包括感测放大器，所述感测放大器响应于在其行中的两根位线。
5.如权利要求1所述的阻变元件存储器阵列，其特征在于，所述阻变元件从由以下各项构成的组中选择：双端子纳米管切换元件、金属氧化物存储器元件、和相变存储器元件。
6.如权利要求1所述的阻变元件存储器阵列，其特征在于，所述感测放大器通过隔离电路耦合到至少一根所述位线。
7.如权利要求1所述的阻变元件存储器阵列，其特征在于，所述感测放大器能够通过耦合到片上数据总线的双向数据总线控制电路将多根位线的信息状态传送到所述存储器阵列中的片上数据总线。
8.如权利要求7所述的阻变元件存储器阵列，其特征在于，多根位线的信息状态，以与系统级时钟同步的电脉冲，传送到所述片上数据总线。
9.如权利要求8所述的阻变元件存储器阵列，其特征在于，所述同步的电脉冲，从外部数据总线，以不高于所述外部数据总线一半的数据速率，被提供到所述片上数据总线。
10.如权利要求9所述的阻变元件存储器阵列，其特征在于，所述片上数据总线，与在外部数据总线中的数据线的数目相比，有至少两倍的数据总线线的数目。
11.如权利要求8所述的阻变元件存储器阵列，其特征在于，所述同步的电脉冲以在对应于预先选择的逻辑电压的低电压水平和高电压水平之间的幅度转换。
12.如权利要求1所述的阻变元件存储器阵列，其特征在于，所述阻变元件存储器阵列与双倍数据速率(DDR)存储器架构兼容。
13.一种阻变元件存储器阵列，包括：
多根字线；
多根位线；
多根选择线；
多个存储器单元，所述存储器单元包括：
阻变元件，所述阻变元件具有第一端子和第二端子，所述第一端子与选择线电通信，其中所述阻变元件能在至少两个非易失性电阻值之间切换，第一电阻值对应于第一信息状态，并且第二电阻值对应于第二信息状态；
选择设备，所述选择设备响应于字线上的控制信号，所述选择设备选择地提供在位线和所述阻变元件的所述第二端子之间的导电路径；
多个感测放大器，所述感测放大器的每一个耦合到至少一根位线，并且响应于通过双向数据总线控制电路电耦合到片上数据总线的至少一根数据线；
其中所述多个感测放大器之一可以用于将电压施加到位线，所述位线通过单元选择设备电耦合到阻变元件，所述单元选择设备已经被字线所选择；和
其中所述施加的电压用于编程选择的存储器单元的信息状态。
14.如权利要求13所述的阻变元件存储器阵列，其特征在于，所述感测放大器耦合到足够高的电压和电流容量的电压源来给阻变元件编程。
15.如权利要求13所述的阻变元件存储器阵列，其特征在于，所述感测放大器能够将所述片上数据总线所提供的数据值传输到所述阵列内的那些阻变元件，所述那些阻变元件已经被选择为用于所述数据值的非易失性存储。
16.如权利要求15所述的阻变元件存储器阵列，其特征在于，所述数据值从外部数据总线以同步于系统级时钟的电脉冲提供到所述片上数据总线。
17.如权利要求16所述的阻变元件存储器阵列，其特征在于，所述电脉冲，从外部数据总线，以不高于外部数据总线一半的数据速率，提供到所述片上数据总线。
18.如权利要求17所述的阻变元件存储器阵列，其特征在于，所述片上数据总线，与外部数据总线相比，有至少两倍的数据总线线的数目。
19.如权利要求16所述的阻变元件存储器阵列，其特征在于，所述同步的电脉冲以在对应于预先选择的逻辑电压的低电压水平和高电压水平之间的幅度转换，其中所述预先选择的逻辑电压足以将所述阵列中的阻变元件编程。
20.一种阻变元件存储器阵列，包括：
多根字线；
多根位线；
多根选择线；
多个存储器单元，所述存储器单元包括：
阻变元件，所述阻变元件具有第一端子和第二端子，所述第一端子与选择线电通信，其中所述阻变元件能在至少两个非易失性电阻值之间切换，第一电阻值对应于第一信息状态，并且第二电阻值对应于第二信息状态；
选择设备，所述选择设备响应于字线上的控制信号，所述选择设备选择地提供在位线和所述阻变元件的所述第二端子之间的导电路径；
多个感测放大器，所述感测放大器的每一个通过双向数据总线控制电路电耦合到片上数据总线，并且耦合到电压移位元件中的至少一个输入；
所述电压移位元件包括至少一个输入端子和至少一个输出端子；
互联电路，所述互联电路能够选择地提供在所述电压移位元件的至少一个输出端子和至少一个位线之间的导电路径；
其中所述电压移位元件能够响应于提供到所述电压移位元件的至少一个输入端子的逻辑水平电压将编程电压提供到所述电压移位元件的至少一个输出端子；
其中在所述存储器阵列中的所述多个存储器单元的至少一个是通过激活与所述多个存储器单元中的至少一个相关的字线和选择线被选择；并且
其中，所述选择的存储器单元被编程，所述编程通过将期望的逻辑水平电压提供到所述电压移位元件的所述输入端子，并且将提供所述编程电压的所述电压移位电路的所述输出端子电耦合到与所选择的存储器单元相关的所述位线，所述位线由所述选择设备通过所述互联电路电耦合到所述阻变元件。
21.如权利要求20所述的阻变元件存储器阵列，其特征在于，所述阻变元件从由以下各项构成的组中选择：双端子纳米管切换元件、金属氧化物存储器元件、和相变存储器元件。
22.如权利要求20所述的阻变元件存储器阵列，其特征在于，所述感测放大器以预先选择的逻辑电压水平操作。
23.如权利要求20所述的阻变元件存储器阵列，其特征在于，响应于驱动到所述片上数据总线的信息状态，所述感测放大器将数据值提供到所述电压移位元件，并且响应于所述数据值，所述电压移位元件将编程电压提供到电耦合到所选择的阻变元件的那些位线。
24.如权利要求23所述的阻变元件存储器阵列，其特征在于，所述数据值由外部数据总线以同步于系统级时钟的电脉冲提供到所述片上数据总线。
25.如权利要求24所述的阻变元件存储器阵列，其特征在于，所述同步的电脉冲，从外部数据总线，以不高于所述外部数据总线一半的数据速率，提供到所述片上数据总线。
26.如权利要求24所述的阻变元件存储器阵列，其特征在于，所述片上数据总线，与外部数据总线相比，有至少两倍的数据总线线的数目。
27.如权利要求24所述的阻变元件存储器阵列，其特征在于，所述同步的电脉冲以在对应于预先选择的逻辑电压的低电压水平和高电压水平之间的幅度转换，其中所述预先选择的逻辑电压足以将所述阵列中的阻变元件编程。
28.如权利要求20所述的阻变元件存储器阵列，其特征在于，所述阻变元件存储器阵列与双倍数据速率(DDR)存储器架构兼容。
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