CN1073307C - 用于装满比特位的数据的可变长译码装置 - Google Patents

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Abstract

本发明的对被填充了比特的位流进行译码的装置中FIFO存储器存贮被传输的数据。译码单元根据控制信号对输入信号作变长译码。译码接口单元响应开始信号和译码单元发出的数据请求信号产生读出信号并输出给所述FIFO存储器，所述FIFO存储器根据读出信号将所输入的数据以规定的比特数存放。定时控制单元产生每一帧间隔的开始信号和每一MMB间隔的初始化信号并提供给所述译码接口单元，将控制变长译码的信号提供给前述译码单元。

Description

用于填充了比特的数据的 可变长译码装置
本发明是关于可变长译码装置，特别是关于用于对经可变长编码并被填充了比特而传送的数据进行可变长译码的可变长译码装置。
通常，数字图象信号的编码分为信源编码和熵编码。信源编码是利用图象信号中的固有的重复值对图象数据加以压缩，采用DCT、频段分割编码、DPCM等的方法。
熵编码是将为信源编码所压缩的数据根据统计的发生频度进一步压缩，是可变长编码的典型示例。
可变长编码通常为行程编码和(变型的)霍夫曼编码，由行程编码所得的一对“行程”和“灰度级”作为一个符号，在霍夫曼代码表上分配产生频率高的符号的较短的代码字，在不是相同的符号的情况下均分配相对长的代码字从而使得整体的数据传送率降低。这样的编码方法现正被应用于美国ATV那样的数字HD-TV方式和当前ISO/CCITT计划加以标准化的MPEG(Moving Pictur Expert Group，动画专家组)等之中。
数字HD-TV系统将采用DCT或DPCM的信源编码和变长编码相结合地使用，按照数据量的庞大量将图面分成多个窗口进行处理。现根据图1和图2对此例加以说明。
图1A表示图象数据编码系统，图2表示图象数据译码系统。
利用图1和图2的系统，因为能将图象分成四个窗口进行处理，所以可能降低对图象数据的处理速度。在图1的编码系统中，所输入的图象数据经通道划分器被划分成四个通道，分别由信源编码器2A-2D进行数据压缩。经信源编码器2A-2D压缩的图象数据由变长编码块3A-3D再次进行压缩。由可变长编码器3A-3D输出的数据被加给多路器4，多路器4对所输入的数据作多路传送以形成经过编码的位流。
图2的译码系统将由图1系统所产生的位流译码成被编码前的图象数据。逆多路器5将输入位流分离为四个通道，可变长译码器6A-6D对流入的位流进行变长译码。信源译码器7A-7D对经过变长译码的数据加以译码，以产生与相应通道中的被编码前的图象数据基本相同的数据。多路器8将由信源译码器7A-7D输出的各个窗口的数据加以多路传送以产生被译码的图象数据。结果，由多路器8输出的数据就成为与被加到图1的通道分配器1的图象数据基本相同的数据。
图3表明将一帧图象划分成四个窗口的情况。
一个窗口由15MMB(Mass of MacroBlock，宏块群)组成，一个MMB由四片组成，一片则由多个宏块组成。
在图1的系统使用图3中所示的数据结构情况下，该系统以MMB为单位对图象数据作多路传送。因而，信源编码器2A和可变长编码器3A对第一窗口的MMB，即MMB1、MMB2、MMB5、……MMB57进行处理，多路器4将属于四个窗口的数据按MMB1、MMB2、MMB3、MMB4、MMB5……MMB60的顺序作多路传送。图2的系统通过由图1的系统作的多路化的逆过程将各窗口的图象数据加以分离，再将被分离的各窗口内的图象数据加以变长译码和信源译码。
这里，在图1的系统通过缓存器(图中未示出)以一定的传输率传送图象数据时，由信源编码及变长编码产生的数据量即成为不是恒定的，为解决这一问题将被作变长编码的数据块中加以填充比特(bit stuffing)。这种比特填充就是针对数据块通过用于区分确定的比特内的图象信息和数据块的代码在未填充的比特上填充无意义的信息，例如连续的“0”。因此，将已作变长编码和填充了比特的数据加在实际的可变长译码器6A、6B、6C或6D中。可变长译码器6A、6B、6C或6D包括有通常的FIFO(先进先出)存储器和可变长译码器。可变长译码器由FIFO存储器读出一定比特的数据进行变长译码，根据已完成了变长译码的比特数决定是否译出其后的一定比特的数据。因而，在由FIFO存储器读出已填充了比特的数据时，可变长译码器由于不对这些比特进行变长译码，因而难以读出其后面的一定比特的数据，同样也就存在着对已被填充了比特的以后的比特进行变长译码的困难。
不仅如此，在传输中的位流上发生差错的情况下，可变长译码器对发生差错的比特部分进行错误的变长译码，如果这种差错很大的话，由FIFO存储器错误地读出数据，就会出现对产生差错的部分以后的比特全都错误地进行变长译码的问题。
而且，上述在将一画面分割为分四个窗口的情况时，也会引起在对应各窗口的译码数据失去同步的问题。
因此，本发明的目的就是为解决上述这些问题，提出了采用帧起始符和MMB起始符来对由FIFO存储器读出经变长编码的数据进行控制，借助这种控制来对由FIFO存储器读出的数据进行变长译码的装置。
为达到上述目的，根据本发明的一种可变长译码装置，用于对以位流形式传送的数据进行变长译码，所述数据填充了比特，且被变长偏码为一预定的比特数，所述数据被分隔为多个MMB(宏块群)，这些宏块群组若干个帧，各个帧的开始部分包括一个预设的帧起始符，各个MMB的开始部分包括一个MMB起始符，其特征在于，所述可变长译码装置包括：
一个先进先出存储器，用于存储被传送的数据，并顺次地输出以首先存储的比特作为开始的所述数据的一个预定比特数，所述数据的存储和顺次输出发生在每次当一个读出信号输入到所述存储器的时候；
译码单元，用于根据控制信号对输入数据作变长译码，在每次用于变长译码中的数据的比特数等于预定的比特数时即产生数据请求信号，所述译码单元在收不到在多个数据块间隔之一中的数据块结束信号时产生块结束差错信号；
译码接口单元，用于按照开始信号和所述译码单元发出的数据请求信号产生所述读出信号，根据读出信号接收并存储来自所述先进先出存储器的所述预定的数据比特数，当从输入的数据比特检测到所述帧起始符和所述MMB起始符中之一时即中断读出信号的产生，而在接收到初始化信号时则将所输入的数据的所述预定的比特数输出给所述译码单元；和
定时控制单元，用于产生每一帧间隔的所述开始信号和每一MMB间隔的所述初始化信号，并将所述开始信号和所述初始化信号供给所述译码接口单元，在接收到来自所述译码单元的块结束信号时即产生新的开始信号，并将之提供给所述译码单元，所述定时控制单元产生一信号，并将之提供给所述译码单元用以控制所述可变长译码装置的操作。
下面根据有关附图对本发明以具体实施例作详细说明。
所列附图的简要介绍为：
图1为普通的图象信号编码系统的方框结构图；
图2为普通的图象信号译码系统的方框结构图；
图3为用于说明本发明的图象数据处理单位的示例的图形；
图4为表示用于对填充了比特的位流进行译码的本发明所提出的位流示例的图形；
图5为表示按照本发明的所希望的实施例的可变长译码装置的方框图；
图6为说明图5装置的译码接口单元示例的详细结构的电路图。
附图中：
11-FIFO存储器
12-译码接口单元
13-译码单元
14-定时控制单元
15-数据锁存单元
30-FSC/MSC检测单元
50-序号输出单元
60-检测信号产生单元
图4A和图4B表明本发明一实施例中所采用的位流的结构。
图4A表示属于一帧内的位流结构。图4A的位流基本上是按照变长译码用的FIFO存储器能每次输出24比特的情况来构成的。对于与这种比特数“24”不同的情况下进行变长译码，能采用不脱离本发明范围的其他变型实施例，也是很显见的。
图4A的位流可以是相当于由图2的逆多路器5划分的各个窗口的位流的结构或相当于划分前的一帧的位流的结构。一帧的位流包含有帧起始符(FSC)、帧序号(FN)、缓冲状态信息和由填充的比特形成的帧页面数据。
在本发明的一实施例中，FSC为32比特，FN为4比特、BSI为20比特而被填充的比特为16比特。在被填充比特的后部分设置15或60个MMB。一帧由60个MMB构成，如将一帧分割成四个窗口，各窗口将接收每一帧的15个MMB。各自的MMB具有由24比特的MMB起始符(MSC)与8比特的MMB序号(MN)构成的MMB页面数据和被填充的比特，在MMB序号与被填充的比特之间设置有四个量化级和十一个宏块页面信息及宏块数据。
图4B中所示一宏决的页面信息包含有，字段/帧信息、宏块的量化级、中间/内部信息、水平运动向量X-MV、垂直运动向量T-MB等。各数据块还包含DCT系数和表示数据块的结束的代码EOB。其中，FSC、帧序号、MSC及MMB序号(或MMB地址)均采用固定长的代码，但因其他代码其比特数均随情况改变，在MMB数据不是24比特的倍数时，为保持比特恒定就要增加不足比特的数量的比特“0”。
图5为说明按照本发明所希望的实施例的可变长译码装置的方框图。
图5的装置是根据在作变长编码后被填充比特的数据的基本数据格式对输入数据进行变长译码。
图5中，FIFO存储器11的存贮相当于联系到图4A和图4B所说明的一个窗口的位流，每当被加给读出信号READ时，就输出先前存储的比特中的24比特的数据至译码接口单元12。译码接口单元12根据从FIFO存储器11读出的数据中检测帧起始符或MMB起始符，并将检测结果输出给定时控制单元14。译码接口单元12将从FIFO存储器11读出的数据传送给译码单元13。译码单元13对译码接口单元12所提供的数据进行变长译码，并产生数据请求信号RQST输出给译码接口单元12。译码单元13还按照对表明各数据块的结束的EOB信号的检测产生EOB差错信号送给定时控制单元14。定时控制单元14产生初始化信号INIT和开始信号START供给译码接口单元12，并产生变长译码中所必须的控制信号提供给译码单元13。
具有上述结构的图5的装置的操作可作如下说明。
在图5装置的最初工作时，定时控制单元14为对一帧的数据开始进行处理，产生一开始信号START送给译码接口单元12。译码接口单元12响应开始信号START产生读出信号READ输出给FIFO存储器11。FIFO存储器11将相当于构成一帧的四个窗口中的一个窗口的数据以位流形式输入并存贮，每当被加给读出READ时即由先前存贮的数据部分中逐次输出24比特数据给译码接口单元12。译码接口单元12将由FIFO存储器11读出的数据每次72比特地加以锁存，并利用被锁存的数据检测帧起始符。如检测得帧起始符，译码接口单元12即将检测结果信号输出给定时控制单元14。在输入检测结束信号时，定时控制单元14即产生新的开始信号START。这一新的开始信号START被用于由FIFO存储器11读出译码接口单元12锁存的72比特数据后面的数据。定时控制单元14产生为控制由FIFO存储器11提供给译码单元13的数据的译码的信号，并将之送往译码单元13。译码接口单元12按照定时控制单元14发出的新的开始信号START由FIFO存储器11读出数据，利用读出的数据检测MMB起始符。由MMB起始符检测得的检测结果送给定时控制单元14。定时控制单元14根据检测结果信号产生初始化信号INIT。这样的初始化信号INIT在即将由FIFO存储器11读出MMB的各自的变长编码数据时刻前的瞬间由定时控制单元14产生。译码接口单元12在输入了初始化信号INIT时，就根据译码单元13所加给的数据请求信号RQST由FIFO存储器11读出数据。译码单元13利用内装的译码表对译码接口单元12供给的数据进行变长译码，在要使译码中所利用的数据的比特数成为一定的比特数时即产生为提供新的数据的数据请求信号RQST。在按照数据请求信号RQST由FIFO存储器11得到的新的数据经过译码接口单元12被输入时，译码单元13即入的数据进行变长译码。在进行译码过程中输入的数据不能在内装的译码表中加以译码的情况时，译码单元13即将输入数据判定为被填充了比特的数据，继续产生数据请求信号RQST。
更详细地说，当变长译码中所采用的数据的比特数与被填充的数据的比特数之和或者被填充的数据的比特数成为要使译码单元13产生数据请求信号RQST的比特数时，译码单元13即产生数据请求信号RQST，并将之输出给译码接口单元12。在本发明的一实施例中为产生数据请求信号RQST的比特数是一次由FIFO存储器读出的数据的比特数，即24比特。通过这一过程，图5的装置去除了在变长编码的数据的后部分所增加的填充比特。
另一方面，如果译码单元13产生为去除被填充的比特的数据请求信号RQST，译码接口单元12响应数据请求信号RQST产生读出信号READ，利用由FIFO存储器11提供的数据检测MMB起始符。如检测得MMB起始符，译码接口单元12即中断读出信号READ的产生，并产生检测结果信号输出给定时控制单元14。定时控制单元14产生用于下一个MMB的初始化信号INIT。产生这一初始化信号INIT的时刻根据图5的装置最初检测得的帧起始符的检测时刻、紧接着的帧起始符的检测时刻、或紧接着的MMB的MMB起始符的检测时刻决定。在输入了来自定时控制单元14的初始化信号INIT之后，译码接口单元12按照译码单元13所发出的数据请求信号RQST产生读出信号READ。接着，FIFO存储器11响应读出信号READ将存储着的数据输出给译码接口单元12。译码接口单元12利用按读出信号READ由FIFO存储器11提供的数据检测MMB起始符。检测到MMB起始符时，译码接口单元12将检测结果信号输出至定时控制单元14，并在其自身继续保存所存储的数据。译码接口单元12不再产生读出信号READ。因而，将属于被检测得的MMB起始符的MMB内的经变长编码的数据输入到译码单元13的操作即被中断。如果定时控制单元14产生新的初始化信号INIT，译码接口单元12则响应译码单元13发出的数据请求信号RQST由FIFO存储器11读出数据提供给译码单元13。此后通过上述过程对一帧内的15个MMB进行变长译码。
在根据为读出第十五个MMB中所填充的比特的数据请求信号RQST而继续输入由FIFO存储器11读出的数据时，译码接口单元12即利用所输入的数据检测帧起始符。另一方面，定时控制单元14根据先前检测得的帧起始符的检测时刻产生一帧间隔的新的开始信号START。此开始信号START在新帧的帧页面数据即将被输入译码接口单元12之前的瞬间产生。译码接口单元12根据开始信号START产生读出信号READ,FIFO存储器11则响应读出信号READ将所存储的数据输出给译码接口单元12。在由FIFO存储器11输出的数据中检测到帧起始符时，译码接口单元12不再产生读出信号READ，因而得到FIFO存储器11所供给的原样的数据。在检测到帧起始符时，译码接口单元12即将该帧的第一MMB起始符加以锁存。因此，译码接口单元12即能在非初始操作情况下对每帧所产生的开始信号START检测帧起始符和MMB起始符。在输入了定时控制单元14发出的初始化信号INIT时，译码接口单元12则进行响应译码单元13的数据请求信号RQST将FIFO存储器11的数据提供给译码单元13的操作。
另一方面，在由图5的装置进行变长译码期间，译码单元13判断是否出现表示各数据块结束的EOB数据。在译码中得到EOB数据时，译码单元13即产生EOB差错信号送给定时控制单元14。而且译码单元13还产生用以读出发生了差错的MMB的数据的数据请求信号RQST。在输入EOB差错信号时，定时控制单元14在由译码接口单元12加给检测结果信号前产生使译码单元13的操作中断的控制信号。
定时控制单元14产生新的开始信号START输出给译码接口单元12。译码单元13根据定时控制单元14的控制不对由译码接口单元12所输入的数据进行译码。从而译码接口单元12按照开始信号START继续读出FIFO存储器11中所存储的数据，并检测是否输入有帧起始符或MMB起始符。
此后，图5的装置再一次进行由译码接口单元12从FIFO存储器11读出数据、从所述读出数据中检测帧起始符或MMB起始符的过程以及按照检测符号产生初始化信号INIT的过程的动作。因而，当在位流上发生差错时，通过读出直至出现下一个MMB数据时的剩余数据就能恢复失去的同步。此后的操作与前述那样的图5的装置正常进行译码的情况相同，省略对其作具体说明。
图6表明针对图5装置的译码接口单元13示例的详细结构。
图6装置中所使用的帧起始符为16进制数“00000100H”，MSC起始符则为16进制数“000001H”。对此图6装置的结构及操作可按如下进行说明。
译码接口单元12由数据锁存单元20、FSC/MSC检测器30、序号输出单元50、和控制信号产生单元60构成。当来自定时控制单元14的高电平脉冲的开始信号START或初始化信号INIT被输入到FSC/MSC检测单元30和控制信号产生单元60时，FSC/MSC检测单元30的触发器36、37，通过“或非”门31在其复位端输入低电平脉冲以进行使其输出为“0”的清零处理。控制信号产生单元60的RS触发器61由复位信号/RST进行清零，而响应在S端输入的开始信号START通过输出端Q输出二进制值“1”。触发器65将通过“或”门由RS触发器61所输入的二进制“1”加以锁存。触发器65中所锁存的二进制信号被输出给FIFO存储器11和触发器66。触发器65所输出的二进制值“1”被用作为FIFO存储器11的读出信号READ。接着，触发器66的输出被用作控制多路器21、23、25、34、35的选择信号SEL。在数据锁存单元20中触发器22、24、26按照控制信号产生单元60发出的读出信号将FIFO存储器11输出的数据每次以一定的比特加以依次锁存。触发器26中锁存的数据被输出至译码单元13。多路器21接收来自FIFO存储器11的输出数据和触发器22的输出数据，由控制信号产生单元60所输出的选择信号二进制值加以选择输出给触发器22。多路器23接收触发器22的输出数据和触发器24的输出数据，按照选择信号的二进制值输出给触发器24。同样地，多路器25接收触发器24的输出数据和触发器26的输出数据，由选择信号的二进制值加以选择输出给译码单元13。
另一方面，FMS/MSC检测器30的比较器32将触发器22的输出数据与MMB起始符“000001H”相比较。比较器32根据比较结果输出第一信号，此第一信号在相比较的数据相同时为二进制值“1”，而在不同时为二进制值“0”。多路器34按照控制信号产生单元60发出的选择信号选择比较器32的输出数据和触发器36的输出数据输出给触发器36。比较器33将输入多路器21的数据与帧起始符的一部分“OOH”相比较。触发器36的输出数据被输出给触发器38和控制信号产生单元60的“或”门62。比较器33根据比较结果输出第二信号，此第二信号在比较数据相同时具有二进制值“1”，不同时具有二进制值“0”。多路器35按照选择信号选择比较器33的输出数据和触发器37的输出数据，并将之输出给触发器37。触发器37的输出数据被送至“与”门39、40的输入端。“与”门39对触发器36、37的输出数据作“与”(逻辑积)运算，将所得结果提供给序号输出单元50。“与”门40对触发器36输出数据的反相数据和触发器37的输出数据作“与”(逻辑积)运算，并将所得结果提供给序号输出单元50。
另一方面，控制信号产生单元60的RS触发器61，在按照帧起始符或MMS起始符的检测触发器36输出其值为二进制“1”的第一信号时，相应地通过输出端Q输出二进制信号“0”。“与”门63对译码单元13发出的数据请求信号RQST和触发器38的输出数据的反相数据作“与”(逻辑积)运算，加以输出。“或”门64对RS触发器61的输出数据和“与”门63的输出数据作“或”(逻辑和)运算，加以输出。触发器65对“或”门64的输出加以锁存。触发器65的输出数据被用作输入FIFO存储器11的读出信号READ。触发器66将触发器65的输出数据进行锁存。触发器66的输出数据被用作多路器21、23、25、34、35的选择信号SEL。
序号输出单元50设置有为锁存触发器24所施加的数据的触发器55、56。多路器53按照由触发器51所锁存的“与”门39的输出数据选择触发器55的数据与触发器24的输出数据中相同的一个，输出给触发器55。而且，多路器54按照触发器55锁存的“与”门40的输出数据选择触发器56输出的数据与触发器24的输出数据中相同的一个，输出给触发器56。这样，按照多路器53、54的数据选择，触发器55锁存帧序号55，触发器56锁存MMB序号。
在前述图6的装置的情况下，因为对相应技术领域的普通技术人员来说是显见的事实，由起始信号和初始化信号的发生开始的详细操作的说明被省略掉。而且，相应地这样根据图5装置的操作亦能清楚地理解图6装置的操作。
如以上所述那样，本发明的对被填充了比特的数据进行变长译码的装置，因为根据检测帧起始符和MMB起始符使得被提供到译码单元的数据同步，即使在位流上填充比特中产生差错的情况下，亦能在产生差错的MMB的下一MMB开始进行正确的译码。不仅如此，在将图象帧分割成多个窗口再进行处理的情况下，即使被填充比特的数据量在各窗口不同的情况下，亦能正确地获得窗口间的同步。

Claims (6)

1．一种可变长译码装置，用于对以位流形式传送的数据进行变长译码，所述数据填充了比特，且被变长偏码为一预定的比特数，所述数据被分隔为多个MMB(宏块群)，这些宏块群组若干个帧，各个帧的开始部分包括一个预设的帧起始符，各个MMB的开始部分包括一个MMB起始符，其特征在于，所述可变长译码装置包括：
一个先进先出存储器，用于存储被传送的数据，并顺次地输出以首先存储的比特作为开始的所述数据的一个预定比特数，所述数据的存储和顺次输出发生在每次当一个读出信号输入到所述存储器的时候；
译码单元，用于根据控制信号对输入数据作变长译码，在每次用于变长译码中的数据的比特数等于预定的比特数时即产生数据请求信号，所述译码单元在收不到在多个数据块间隔之一中的数据块结束信号时产生块结束差错信号；
译码接口单元，用于按照开始信号和所述译码单元发出的数据请求信号产生所述读出信号，根据读出信号接收并存储来自所述先进先出存储器的所述预定的数据比特数，当从输入的数据比特检测到所述帧起始符和所述MMB起始符中之一时即中断读出信号的产生，而在接收到初始化信号时则将所输入的数据的所述预定的比特数输出给所述译码单元；和
定时控制单元，用于产生每一帧间隔的所述开始信号和每一MMB间隔的所述初始化信号，并将所述开始信号和所述初始化信号供给所述译码接口单元，在接收到来自所述译码单元的块结束信号时即产生新的开始信号，并将之提供给所述译码单元，所述定时控制单元产生一信号，并将之提供给所述译码单元用以控制所述可变长译码装置的操作。
2．如权利要求1中所述的可变长译码装置，其特征在于，所述译码接口单元包括有：
数据锁存单元，其数据输入端与所述先进先出存储器的数据输出端相连接，所述数据锁存单元的数据输出端连接到所述译码单元，所述数据锁存单元在每次所述读出信号输入到所述先进先出存储器时，将从所述先进先出存储器所输出的数据每次以所述预定的比特数加以锁存；
检测器，接收来自所述数据锁存单元锁存的数据和所述先进先出存储器的输出数据，检测帧起始符或MMB起始符，并输出其值表示检测结果的第1二进制信号，在所述定时控制单元发出的开始信号或初始化信号输入到所述译码单元时，所述检测器将被锁存的第1二进制信号清除；
控制信号产生单元，用于产生所述读出信号，该读出信号的值是用以起动从所述先进先出存储器读出数据的第1二进制值，或是用以停止从所述先进先出存储器读出数据的第2二进制值；所述控制信号单元还产生一个选择信号，所述选信号的值是用以重新锁存供自所述先进先出存储器的数据的第1二进制值，或是用以保持已锁存的从所述先进先出存储器所供给的数据第二2进制值。
3．如权利要求2中所述的可变长译码装置，其特征在于，所述数据锁存单元包括有：
第一和第二锁存器，用于将按读出信号将从所先进先出存储器输出的所述数据每次以一定的比特依次锁存，并将被锁存的数据输出至所述译码单元；
第一多路器，用于接收所述先进先出存储器的输出数据和所述第一锁存器的输出数据，并根据所述选择信号的二进制值将所述接收数据输出给所述第一锁存器；
第二多路器，用于接收所述第一锁存器的输出数据和所述第二锁存器的输出数据，根据所述选择信号的二进制值将所述接收数据输出给所述第二锁存器。
4．如权利要求3中所述的可变长译码装置，其特征在于，所述检测器包括有：
第三和第四锁存器，分别用于在收到所述定时控制单元发出的开始信号和初始化信号将其输出值清零；
第一比较器，用于对所述第一锁存器的输出数据和已设定的MMB起始符进行比较，根据其比较结果，在所述第一锁存器的所述输出数据相等于所述预设的MMB起始符时输出具有二进制值“1”、不相同时输出具有二进制值“0”的第1二进制信号；
第二比较器，用于对输入到所述第一多路器的数据和已设定的帧起始符的一部分进行比较，根据比较结果，在所述输入到所述第一多路器的数据相等于所述已设定的帧起始符的一部分时输出具有二进制值“1”、不相同时输出具有二进制值“0”的第2二进制信号；
第三多路器，用于选择所述第三锁存器的输出数据或所述第一比较器的输出数据，按照选择信号将选择结果输出给所述第三锁存器；
第四多路器，用于选择所述第四锁存器的输出数据或所述第二比较器的输出数据，按照选择信号将选择输出给所述第四锁存器；和
第五锁存器，用于锁存所述第三锁存器的所述输出数据。
5．如权利要求4中所述的可变长译码装置，其特征在于，所述控制信号产生单元包括有：
RS触发器，其S端接收所述定时控制单元发出的开始信号，R端接收来自所述第三锁存器的第1二进制信号，并在Q端输出数据；
“与”门，用于对所述译码单元发出的数据请求信号和所述第五锁存器的输出数据的反相数据作逻辑积的运算并输出；
“或”门，用于对所述RS触发器的输出数据和所述“与”门的输出数据作逻辑和的运算并输出；
第六锁存器，用于锁存所述“或”门的输出，并将锁存结果作为所述读出信号输出到所述先进先出存储器；和
第七锁存器，用于锁存所述第六锁存器的输出数据，并将锁存结果作为所述选择信号输出。
6．如权利要求1中所述的可变长译码装置，其特征在于：
所述译码接口单元在检测得帧起始符时产生检测结果信号，并将该产生的信号输出给所述定时控制单元；
其中，所述定时控制单元将用于可变长译码装置的第一操作的开始信号输出给所述译码接口单元；所述定时控制单元响应于用于第一操作的开始信号，在接收到译码接口单元发出的检测结果信号时，根据所述检测结果信号，产生用于从所述先进先出存储器读出含有MMB起始符的数据的新开始信号，将该产生的新开始信号输出给所述译码接口单元。
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