CN1110053C - 将数据写入电可擦可编程只读存储器阵列的方法 - Google Patents

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Abstract

一种区段可编程EEPROM存储器，它结合芯片上写高速缓冲存储器(83)用作缓冲器。EEPROM主存储芯体划分为存储页面(32)，每个存储页面进一步划分为子页面区段(59-62)，每个子页面区段保持大批多字节数据字。存储页面内的子页面区段可以单独或一起进行编程和擦除周期。该EEPROM存储器结合ECC部件(73)用来恢复和刷新存储芯体中丢失的数据。EEPROM存储器还能中断载入周期。

Description

将数据写入电可擦可编程只读存储器阵列的方法
技术领域
本发明涉及半导体电可擦只读存储器(EEPROM)，尤其涉及将数据写入EEPROM阵列的方法。
背景技术
EEPROM具有电编程和擦除能力，且即使在电源去除后仍能保留其数据。然而，这种器件每个存储单元可以编程和擦除的次数会受到限制，一般局限于几千次编程和擦除周期。一个完整的存储单位，诸如一个字节或一组字节，在新的信息能被写入存储单位的任何一个位或一组位之前，必须持续一个擦除周期。
全特征EEPROM乃为这样一些EEPROM，它们作为一个存储系统的部分，其储存单位长度相当于存储单元的一个字节，因而，一次就提供写入存取存储器一个字节的最小值。这允许将它们的编程和擦除周期仅仅局限于需要改变的那些字节，并由此提高存储元件的寿命。从用户的观点来看，由于其仅需对EEPROM交流以下数据，即希望编程和访问待存放的数据，故全特征EEPROM的字节寻址能力也使编程得到简化。然而，如果整个芯片需要重新编程，那么对每个改过的字节进行编程、擦除、然后重新编程可能需要较长的编程时间。此外，由于其较复杂的选择电路系统，全特征EEPROM在存储密度和成本有效性方面仍落后于其它半导体存储器技术。一个全特征EEPROM存储器系统包括存储单元的芯体阵列，每个单元包括一与可变阈值NMOS晶体管相串联的选择晶体管。该阵列结构成许多行和列，其交叉点就构成存储单元的地址位置。
图1表示一个典型的现有技术的全特征EEPROM的芯体结构。一行存储单元由电耦合到一行中所有单元选择晶体管21之控制极的专用字线11所确定，它相当于可寻址空间中的一个存储页面。每个单元选择晶体管21连同串联的可变阈值晶体管19，构成一个能够存储一位信息的存储单元。当字线11激活时，选择晶体管21将其串联的可变阈值晶体管19电耦合到位线25上，后者用以读取存储在所述可变阈值晶体管19内的信息。由于全特征EEPROM的字节寻址能力，现有技术的全特征EEPROM的内部数据结构局限于8位，构成一个字节。将施加读取、编程和擦除电压于存储单元可变阈值晶体管19之控制极的读出线15截成几段，使8个相邻的存储可变阈值晶体管的控制栅极或一个字节27耦合在一起。这种数据结构需要为存储单元的每个字节采用额外的字节选择列线13和字节选择晶体管17，以便在编程期间，只有一个读出线段并由此只有一个字节可以通过字节选择列线和字节选择晶体管单独加以选择。该字节选择晶体管17需相对较大的硅片面积。此外，全特征EEPROM通常需要某种误差校正工具，为了检测和恢复8位数据字的一个丢失的位，需要4个奇偶位，而使芯体存储器面积增加约50％。上述传统的全特征EEPROM的结构特性使它的存储密度迄今局限于一兆位。
快擦写(flash)EEPROM的出现对与全特征EEPROM有关的存储密度问题提供了某些解决方法。快擦写EEPROM每一存储单元采用一或两个晶体管，但虽不包含字节选择列线和字节选择晶体管。采用此方法，快擦写EEPROM取得比全特征EEPROM更紧凑的设计，但它们并不是字节可编程的。快擦写EEPROM具有由存储单元块或段组成的最小写入单元，通常，这些块包括一或多行存储阵列。快擦写EEPROM通过输出而不是通过字节对其各列分组。即所有字的各个位0都相邻近。这样，快擦写EEPROM就取消了全特征EEPROM的字节选择线和字节选择晶体管，由此可以实现较高的密度。然而，快擦写EEPROM的大存储块限制了整个芯片的寿命。为了对存储块的一个字节重新编程，首先必须将整个块读入一个暂时的保存存储器，通常为高速缓冲存储器，然后在保存的高速缓冲存储器内对上述字节进行编辑，在保存的高速缓冲存储器内的数据可以写回同一快擦写存储块之前，整个快擦写存储块在经历着擦除周期，这样就使许多存储单元处于不必要的擦除/写入周期，不能充分利用可用系统的高速缓冲存储器空间。另外，如果一次只有少数字节需要重编程，则对不必擦除/写入的额外字节的需要会增加快擦写芯片的平均编程时间。
某些现有技术的器件已经试图在全特征EEPROM与快擦写EEPROM之间找到一种折衷。授权给Rao的第4949309号美国专利提供了一种芯片，它带有全特征和快擦写编程模式两者。该设计取消了传统EEPROM存储单元中的选择晶体管，以替换较复杂的字线解码方案，但保留了字节选择线和字节选择晶体管，并为每对字线配备了附加的大容量擦除线和大容量擦除晶体管。Radjy的第5191556号美国专利披露了一种将快擦写存储块的容量减小到单个存储页面，即存储单元之一行的方法。Talreja的第5317535号美国专利讨论了一种将EEPROM的数据格式从8位增加到16位的方案。Gupta的第5353248号美国专利描述了一种SRAM，具有在同一芯片上相等容量的备用快擦写存储器。这虽然简化了编程，但未能有效地利用快擦写存储器。Fujita等人的第5359569号美国专利在计算机插件板上结合了高速缓冲存储器和控制单元来进行对多个快擦写元件的存取管理，从用户的观点来看，它简化了对快擦写存储器的编程。
本发明的目的在于提供一种EEPROM以及将数据写入EEPROM阵列的方法，它具有全特征功能，能够达到高密度，同时减少存储单元所经历紧张编程和擦除周期的次数。
本发明的另一个目的在于改善全特征EEPROM的数据写-通速度。
发明内容
根据本发明，提供一种将数据写入EEPROM存储器阵列的方法，该阵列的主存储芯体划分为多个存储页面和一个写高速缓冲存储器，该写高速缓冲存储器采用三个周期，其特征在于：
载入周期(a)，将用户输入的字节长度数据载入所述写高速缓冲存储器；
读回周期(b)，将多字节字从所选的主存储页面读回到写高速缓冲存储器；以及
载回周期(c)，将多字节数据字从写高速缓冲存储器装回到主存储芯体。
根据本发明，为全特征结构中的区段可擦EEPROM提供一种新的内部结构。这种EEPROM的存储器阵列分割为存储页面，每个存储页面进一步划分为多个可选择擦除的页面区段。每个页面区段包含多个可独立读取-寻址的多字节数据字。该页面区段是最小的可编程-寻址的数据单位。页面区段的采用减少了存储页面内未选数据字节的数量，后者当同一存储页面内的另一个字节需要重编程时，必须经历擦除和编程周期。此外，相对于全特征EEPROM需要为存储单元的每个字节提供一条选择线和选择器件，本发明仅需要为多字页面区段提供一条选择线和选择器件。同样，本发明通过输出组织一个页面区段内的位，其中同一页面区段内的所有位0列都是相邻的，而不是如现有技术的全特征EEPROM那样通过字节进行，其中一个字节的位0至位7都必须相邻。
现有技术的存储器采用误差校正编码ECC部件，一般每字节至少校正一位。本发明采用一种ECC部件，使每一多字节数据字校正一位，由此减少了每数据字节ECC位的数目。另外，对用户来说，本发明结合有对任何存储器字的自动刷新，该字需要采用ECC部件恢复任何错读的数据位。
本发明结合一组锁存器，用以控制对页面区段读出线的激活。这使施加高压加到读出线同时维持字线上低的电压成为可能。
本发明的结构可以同时编程和擦除一存储页面内的任一或全部页面区段，该存储页面实际上相应于一个存储芯体的行。这通过附加一个板上低电压写高速缓冲存储器加以实现，该写高速缓冲存储器在用户与主存储芯体之间起着缓冲器的作用。因这改进了写通时间，用户可以将连续的数据字快速写入高速缓冲存储器，故其改进了写通时间。写高速缓冲存储器具有与EEPROM存储芯体的多字节结构相关的多字节字结构。其容量相当于存储芯体的一个存储页面，但将数据流中的数据从字节水平变换为多字节字水平。写高速缓冲存储器以字节形式接收来自用户的数据，并通过使用字节标志保持所有新数据的踪迹。当用户结束输入新的数据时，最后锁存的新输入数据的行地址、高地址位确定了芯体存储页面，即对应于输入地址的行。然后，写高速缓冲存储器通过ECC部件，按多字节字速率从所选存储芯体行接收所有的前数据至高速缓冲存储器，以确证不用读自存储芯体的老数据来额外写进新输入的数据。通过采用页面区段标志和/或ECC误差信号ERR，于是该器件仅仅修复写高速缓冲存储器内的那些页面区段，它们接收新的数据，或需要ECC部件去恢复被丢失的数据。这样，写高速缓冲存储器就具有了字节以及多字节数据字的写寻址能力和多字节数据字的读寻址能力。
附图概述
图1是现有技术的全特征EEPROM芯体阵列晶体管层的一部分示意图。
图2是根据本发明构成的类似快擦写EEPROM芯体一部分中晶体管层的示意图。
图3是本发明的EEPROM器件的示意性方框图，它结合了按图2构成的存储芯体，以及为该芯体提供全特征写取的外部逻辑。
图4A-4C是根据本发明的一个写状态机的操作流程图。
完成本发明的最佳方式
参见图2，专用于本发明的EEPROM结构的一个存储芯体构造，将一个存储页面，即一行内的所有存储单元划分为2个、4个或多个页面区段33。每个存储单元均包括一串联连接到可变阈值存储晶体管24的单元选择晶体管22。较佳的EEPROM结构采用16位或32位的内部数据字结构，同时保留8位外部的字节读/写寻址能力。该新的芯体构造不是通过字节或字，而是通过页面区段33将字线分组，而每个页面区段33由多个数据字组成，以便不再采用字节选择线和字节选择晶体管。
新的结构代之以采用页面区段选择线37和页面区段选择器件，它作为每个页面区段33的选择锁存器用，由此减少或取消采用耗尽型选择晶体管。此外，前面所述的页面区段选择器件可以选择晶体管40加以实现，如图2所示。每个页面区段33内的数据位按层号排列，具有相同层号的位分在一起组成块。和通过字节对各个位分组的现有技术不同，它使诸位的每一组将由层号0的一位、层号1的一位、层号2的一位、依此类推，直至层号7的一位组成。在本发明中，如果每个页面区段33由32个16位字组成，则每个页面区段33将划分为16个位线块，每个位线块包括32个相同层号的位。例如，页面区段33内的所有层号为0的位在位线块0，即31内加以连接组合，同一页面区段33内所有层号为1的位在未示出的位线块1内加以连接组合，依此类推，在16位字宽的结构内直至位线块15、35。
参见图3，新的EEPROM结构也采用以Hamming码为基础的ECC机构73，检测和自动校正每个字2、4或更长字节的任何一个错位，它可以发生在存储芯体的读访问期间。采用多字节的数据结构，使硅片面积大大减小，因为字越宽，ECC奇偶位与数据位之间的比例就越小。例如，校正8位数据字的1位需要4个奇偶位，每数据字位宽增加50％校正16位数据字的1位需要5个奇偶位，每数据字位宽增加31％；校正32位数据字的1位需要6个奇偶位，每数据字位宽仅增加19％。
本发明具有按多字节字排列的内部数据结构，但它以字节与系统用户通信。如图3所示，本发明的电路以下来完成这种通信，即借助一连串多路调制电路(multiplexing circuit)75，用以选择多字节字中哪一字节被发送到系统用户，和多路解调电路79，用以接受从系统用户那里载入的字节长度数据，以及写高速缓冲存储器83的多路写时钟注入，将顺序的字节长度数据块分组进入多字节数据字。写高速缓冲存储器83为一个芯体存储页面的容量，并作为SRAM连同所有必需的控制逻辑，诸如有限状态机和计数器而加以引入，用以在擦除/写入周期中完成如下所述的整个存储页面的读回周期。
编程包括三个周期；载入周期、读回周期和载回周期。编程周期随着载入周期而开始，该期间，系统用户将新的数据载入写高速缓冲存储器83。如同现有技术的EEPROM一样，如果CE％引脚维持于低电平，则用户一般通过WE％引脚提供载入时钟。相反，如果WE％引脚维持为低电平，则该载入时钟可以通过CE％引脚提供。在每个载入周期，激活所选字节地址的相应字节标志。每个多字节字有2、4或更多个字节标志，但写高速缓冲存储器则为字节写可寻址的。WE％外部时钟驱动指令译码器(未图示)，它作为从系统用户至写状态机WSM77之控制信号的一种界面翻译指令模式。写状态机77转而控制编程和擦除周期的不同读取和写入阶段；以及恰当地能编程和擦除单元所需的电压和定时，如下所述。像现有技术的存储器载入那样，载入周期用一种超时(time-out)约定中止。
尽管现有技术的EEPROM具有指令译码器提供系统用户访问芯片的内部功能模式，但现有技术的EEPROM将系统用户的访问限制于仅仅几种用户模式。新的EEPROM结构扩展了这种指令译码器的使用，能使系统用户控制所有用户模式和试验模式。芯片具有8位模式寄存器，系统用户可借助使用一种预定的专用序列，通过软件写入保护约定以所希望的指令模式ID字节载入。该模式寄存器由指令译码器读取，后者将合适的控制信号传送给WSM77执行。
紧接着载入周期，将编程控制传送到WSM77，它通过使读回周期开始化而启动。在读回周期期间，根据在载入周期末尾所锁存的页面地址，WSM77开始从字线57定义的相应的芯体存储页面将数据读到写高速缓冲存储器83。高速缓冲存储器字节标志85用来确证并未额外写入由系统用户用正从存储芯体读取的现有数据输入的任何新数据。在芯体存储页面的读回周期，WSM77监视来自ECC部件73的误差信号ERR111，用以检测ECC73是否已校正至少一个数据字。如果ECC73确实已校正一个数据字，那么，即使用户没有将任何新的数据载入写高速缓冲存储器83，该WSM77也将设置相应的编程页面区段标志47-50，并继续按页面区段读出线99-102之一确定的那样，对校正的页面区段编程，由此刷新该页面区段。采用此方法，芯片的数据保持能力得以扩展。一旦芯体存储页面已经写入写高速缓冲存储器83，该WSM77即启动擦除阶段，在该阶段，正如具有被激活页面区段标志47-50的页面区段读出线99-102所定义的那样，把页面区段擦除。采用该方法，仅仅擦除接收新载入数据或要求ECC73部件恢复被丢失数据的芯体存储页面区段。因此，该芯片将仅仅更新满足至少以下条件之一的页面区段：(1)用户在写高速缓冲存储器83的相应页面区段内已载入至少一个新的字节；(2)在读回周期，页面区段从存储芯体转换至写高速缓冲存储器83，后者利用ECC73校正至少一个误差。如果没有页面区段满足任何前述的条件，该芯片将使编程周期完全失灵。但是；如果有其中任何一个条件被满足，该芯片将仅仅对所选的页面区段编程，这样就避免了对芯体存储页面的不必要的压力，且同现有技术的快擦写EEPROM的寿命水平相比，它因此改善了EEPROM的寿命。
现在开始W8M77的载回周期，在此期间，它将数据从写高速缓冲存储器83传送到高压页面区段43-46，准备对相应的芯体存储页面区段编程。在载回周期期间，ECC部件73为写高速缓冲存储器内的每个数据字产生新的奇偶位，并将此待写入存储芯体的奇偶位，连同来自写高速缓冲存储器的数据一起送到高压页面区段43-46写入存储芯体。一旦WSM77完成对高压页面区段43-46的载入，它即按前述条件确定的，将高的编程电压施加到那些待写入的页面区段。当编程完成后，WSM77将控制传回到地址变换检测ATD电路(未图示)，它利用地址变换，使存储元件的内部时钟与系统的外部时钟同步，以便芯片可以重新开始正常的读取方式。
参见图3，存储芯体根据存储页面的程序段分段。来自X选择译码器55的字线57定义一个存储页面，并被耦合到所有字线锁存存储体51-54，以及存储块段59-62。每个存储块段包括更多的页面区段，每个页面区段由页面区段读出线99-102单独定义。把字线锁存存储体51-54通过其本身的页面区段读出线99-102只耦合到其相应的存储块段59-62。例如，把字线锁存存储体“0”、51通过其页面区段读出线99-102耦合到存储块段“0”、59内的页面区段。在正常编程时，字线锁存存储体51-54的任何组合都可以被激活，由此将所选页面区段的页面区段读出线提高到内部高的编程电压。现有技术的全特征EEPROM结构的字节选择晶体管已由区段选择锁存器取代，它由页面区段标志47-50和所选的字线锁存存储体51-54驱动。
存储芯体上面有高压页面区段43-46和一行锁存器，后者可以选择性地将位线提高到内部的高压电平。
存储芯体下面是所开发的用以控制在正常读取周期、读回周期、载入周期和载回周期期间必须的数据通道的新结构。通过讨论正常读取周期的数据通道和程序指令，可以最好地说明该结构。
在借助ATD电路(未图示)来控制的读取周期内，数据由读出放大器67和69经有源Y选通晶体管63-66读取。数据位由读出放大器67读取，而奇偶位则由读出放大器69读取。当读出时间结束时，主时钟信号“MCLK”91变低，并将整个字、数据加上奇偶位锁存到主锁存寄存器71。最后，随MCLK由高到低的转移开始，ECC73矩阵开始鉴定经主锁存寄存器输出提供给它的原始数据。和MCLK反相的从属时钟信号。“SCLK”93变高，并使ECC输出到从属的锁存多路调制寄存器75。该寄存器接收来自ECC输出的已校正数据字，并利用最无关紧要的地址位从多字节数据字中仅选择一个字节，95，即对16位宽的字为A0，或对32位宽的字则为A1和A0。来自从属的锁存多路调制寄存器的输出直接驱动芯片输出缓冲器78，后者另外从0E％引脚得到其使能。在由ATD电路检测的下一个地址变化，SCLK变低，由此使受控的老数据保持时间等于新数据的读出时间。MCLK变高，使读出放大器67和69将其新的输出传送到主锁存寄存器。
MCLK和SCLK内部时钟信号由地址变换检测ATD电路(未图示)产生，它使芯片读出周期与系统时钟同步。它也防止该芯片对由高输出切换电流所产生内部电源干线的噪声。
编程指令从用户驱动的载入周期开始，在该期间，来自系统用户的输入数据载入低压SRAM写高速缓冲存储器83，而不是像现有技术那样直接载入高压页面。写高速缓冲存储器83由字84加字节标志85组成，但它是字节可写入的，所以，当用户按字节输入时，输入多路解调器79为写高速缓冲存储器提供合适的字节，正如较低地址位95所确定的，待排列成多字节字。通过将第九位、字节标志与字的每个字节联系起来，写高速缓冲存储器将由用户输入的新数据与从存储芯体读取的老数据区分开来。例如，在载入周期的开始，全部字节标志均置位，这意味着此时写高速缓冲存储器内的所有数据均被废弃，并当读回周期启动时可以由来自芯体存储器的数据所取代。对系统用户进行的每次载入存取，复位对应于页面内部所选字节地址的字节标志，使这些地址在读回周期期间，将不会从芯体存储器加以写入。这样，当载回周期启动，且写高速缓冲存储器83开始将其内容载入高压页面区段43-46以准备写入芯体存储器时，写高速缓冲存储器83将保留新载入的数据。
每个字线锁存存储体51-54具有其自己的页面区段标志47-50。在载入周期开始时，所有页面区段标志47-50被复位意味着无字线锁存存储51-54，因而无页面区段被使能。如果至少有一个字节载入写高速缓冲存储器83的页面区段，则对相应的页面区段标志47-50置位，由此启动字线锁存存储体，后者按页面区段读出线99-102定义的那样控制相应的芯体存储器页面区段。载入周期通过与现有技术中相同的超时周期约定终止。
从此时刻起，编程控制属于写状态机77。WSM具有驱动内部字地址位的能力，为的是通过Y选通晶体管63-66扫描写高速缓冲存储器83和所选的芯体存储器页面。图4A-4C表示WSM的一个工作流程图，它包括在不同指令模式下所需的指令通道。对于编程指令模式，紧接着载入周期超时期间后，WSM启动读回周期。读回周期内每个读字步骤有四个阶段，如下所述。
阶段1：SRAM列调整到大约VCC/2。正是在该调整期间，WSM77可以改变字地址而不使SRAM的内容遭受干扰。采用更新的字地址，使数据读出放大器67和奇偶性读出放大器69访问芯体，而老的原始数据加上奇偶位贝提供给ECC电路73。
阶段2：当ECC73完成误差校正时，如果原始数据必须校正，则在其输出端将有有效数据，并打出误差信号ERR。同时，SRAM将字节标志锁定于其输出端，并在下一个字步骤之前维持其锁定。
阶段3：读回RB门81将ECC73的输出端连接到写高速缓冲存储器83的输出，同时由WSM77鉴别字节标志。
阶段4：一个字内的每个字节都有其本身的SRAM写时钟信号(未图示)，它仅在前阶段期间当相应的字节标志已作为置位读取时才来自WSM77。如果字节标志已作为复位读取，则意味着该位置保留最新载入的数据，写高速缓冲存储器SRAM将不为相应的字节接收写时钟，故新载入的数据将保存在写高速缓冲存储器内。
在整个读回周期，WSM77监视ECC误差信号ERR111，如图4A的阶段2所示。当一字利用校正它的ECC73加以读回时，使ERR信号置位，而WSM将使相应的字线锁存存储体51-54的页面区段标志47-50置位，如并未已被载入周期置位的话。
现在，WSM77启动芯片上的高压泵(未图示)，然后，开始擦除阶段。只有具有置位页面区段标志47-50的字线锁存存储体51-54将接收该擦除电压。相应的芯体存储页面区段得以擦除。WSM77还记录芯片上的定时器(未图示)，来结束该擦除阶段。在擦除时间结尾，WSM77进行擦除恢复，即使所选读出线区段上的高压放电。
接下来，WSM77开始载回周期。它再次扫描字地址空间，并且，每个载入字步骤都具有四个阶段，如下所述。
阶段1：SRAM各列调整到大约VCC/2。正是在该调整期间，WSM可以改变字地址而不会干扰SRAM的内容。
阶段2：SRAM读出放大器(未图示)读取新数据，在下一个字步骤之前，它将维持锁存在SRAM输出端87。
阶段3：ECC73切换至奇偶性发生模式，并把其输入端通过数据总线107连接到SRAM的输出端87。此多路调制功能由主锁存寄存器71加以传送，后者具有由读回信号RB103和载回信号LB104控制的双输入端。RB和LB均由WSM控制。在阶段3的末尾，准备ECC73输出的奇偶位89，并将有效的新的奇偶性信息提供给总线109，连同SRAM的数据位87一起写入。
阶段4：SRAM输出缓冲器87驱动总线107，ECC奇偶性输出缓冲器89驱动总线109，它通过合适的Y选通晶体管63-66和芯体位线将新的字写入高压页面区段43-46。
WSM77启动写入阶段。再一次，只有具有置位页面区段标志47-50的字线锁存存储体51-54将向其页面区段读出线99-102发送高的编程电压。在每个有源存储块段59-62中，只有具有置位高压页面锁存器的位线将实际得到该高压，并由此写到所选芯体行上的存储单元。所选字线57也得到该高压。WSM77记录芯片上的定时器以结束该写入阶段。在写入时间末尾，WSM77执行位线恢复，即，使所选位线上的高压放电，然后使字线恢复。现在，WSM77使芯片上的高压泵放电，并在退出时使芯片控制转送到ATD电路，由此使芯片可以开始读模式。
通过将3个新的位引入记录WSM77之写状态的现有技术方法，本发明的电路同样实现可中断的载入周期。在载入周期的开始，使所有3个新的状态位均复位；并在写周期期间于不同的点得到置位，如下所述。
位：载入超时报警-在载入周期的总超时周期经历了75％之后，加以置位，并在W8M退出前一着保持置位。位：擦除有效一在读回和擦除阶段期间置位。
位：写入有效-在装回和写入阶段期间置位。
一个典型的可中断载入周期将遵循以下流程：
部分1：用户系统通过载入模式ID，开始写高速缓冲存储器的清除加上只载入，模式ID清除写高速缓冲存储器SRAM并告知芯片在完成载入周期后不要继续芯体的更新。如果在该载入周期，更高优先权的中断要求到达，则用户系统可以安全地许可中断请求，并推迟该载入周期。在退出其它过程时，用户系统应按如下来使用状态询问能力：
—通过在同一地址连续的读周期，检验触发位(toggle bit)是否仍有效，即WSM是否仍有效。如果触发位正在触发，则用户系统应当检验载入超时报警位。后者如果仍为复位，则用户系统仍有至少25％的总载入周期的超时周期去结束载入数据，故可以安全地恢复载入周期。如果触发位正在触发，但载入超时报警位业已置位，则用户系统应让芯片完成该超时间隔并尝试在触发位停止触发，即表示WSM不再有效之后恢复载入。
—如果触发位不再有效，用户系统可以进行部分2。
部分2：只载入应当作为模式ID载入，以继续具有中断能力的载入周期。通过状态询问提供的符号交换应如上所述那样采用。
部分3：在完成载入周期时；即当不管所有中断，用户系统已经设法将所有的新字节载入所选的页面，或当用户系统可以阻塞所有更高优先权的中断时，可以将最终的载入加上编程模式ID提供给芯片，让它用写高速缓冲存储器内的新数据更新芯体。
实际上，最终载入可以是空的。芯片将观察规则的载入周期超时间隔并继续编程。正是因为最终载入周期可能为空，故可以中断该最终载入模式。由于该芯片是利用芯片上定时器计数载入超时的，故中断将并不防止芯片进入编程。事实上，在提供最终载入加上编程模式ID之后，用户系统可以服务于另外的过程。

Claims (11)

1.一种将数据写入EEPROM存储器阵列的方法，该阵列的主存储芯体划分为多个存储页面和一个写高速缓冲存储器，该写高速缓冲存储器采用三个周期，其特征在于：
载入周期(a)，将用户输入的字节长度数据载入所述写高速缓冲存储器；
读回周期(b)，将多字节字从所选的主存储页面读回到写高速缓冲存储器；以及
载回周期(c)，将多字节数据字从写高速缓冲存储器装回到主存储芯体。
2.如权利要求1所述的方法，其特征在于，在载入周期内将长至字节长度数据单位的存储页面连续载入写高速缓冲存储器，而高速缓冲存储器标志位则对进入写高速缓冲存储器的每个新的字节长度数据单位进行激活。
3.如权利要求1所述的方法，其特征在于，通过采用两种载入模式，有选择地中断所述载入周期，而不影响所述的读回和载回周期，该两种载入模式包括第一种只载入模式。用以启动载入超时周期，在此期间；用户输入数据但不进入读回周期；第二种为最终载入和编程模式，用以当用户结束输入数据后进入读回周期，并有选择地直接进入读回周期，而无需用户输入数据；
通过启动以下程序，有选择地中断所述载入周期；
(a)在只载入模式开始时，如果在载入期间接收到中断，则保留载入周期并访问所述中断；
(b)在从访问所述中断返回时，核实所述只载入模式是否仍有效，如果不有效，则启动另一只载入程序。如果仍有效，则判断规定的所述载入超时周期是否未期满，如果未期满，则在收到中断的位置上恢复载入，如果经历了大于规定的载入超时周期，则等待载入超时周期期满，此后，报废所有前面输入的数据，并重新启动另一只载入周期；以及
(c)在结束载入时，要求最终载入和编程模式，并由此允许启动读回周期，而无需输入新的数据。
4.如权利要求1所述的方法，其特征在于，每个读回周期具有四个阶段：
(a)阻塞写高速缓冲存储器，同时从所述存储页面内的存储块段产生待读取的多字节数据字地址，并将该多字节数据字提供给误差校正电路；
(b)如果多字节数据字必须校正，则产生一有效误差位信号，且如果多字节数据字必须校正，则针对从中读取多字节数据字的存储区段，在所述读回周期的末尾采取擦除和重编程序的措施，以更新有缺陷的存储块段；
(c)将误差校正电路的输出引导到写高速缓冲存储器的输入，鉴别高速缓冲存储器的标志位，以判断在所选地址中写高速缓冲存储器是否含有用户的输入数据；以及
(d)如果高速缓冲存储器的标志位未被激活，表明在所选地址不存在用户输入数据，则启动写高速缓冲存储器为从所述误差校正电路引入的输出接收写入信号，如果高速缓冲存储器的标志位被激活，则阻塞写高速缓冲存储器接收写入信号，因而，所述从误差校正电路引入的输出将不再写入写高速缓冲存储器内。
5.如权利要求4所述的方法，其特征在于，在读回周期内读取多字节数据字的整个主存储页面。
6.如权利要求4所述的方法，其特征在于，所述引导将误差校正电路的输出到写高速缓冲存储器的输入包括将多字节数据字划分为单个的字节长度数据单位，并顺序地将多字节数据字的每个字节长度数据单元引导到写高速缓冲存储器的输入。
7.如权利要求4所述的方法，其特征在于，在读回周期的末尾，启动擦除，以擦除带有以下两种地址的存储区段，即(1)相应于经由高速缓冲存储器的标志位所判断的，写入写高速缓冲存储器之新数据的地址，以及(2)相应于由所述有效误差位信号所判断的，经校正过的多字节数据字的地址。
8.如权利要求1所述的方法，其特征在于，每个载回周期具有四个阶段：
(a)阻塞写高速缓冲存储器并产生与待写入主存储芯体的数据相对应的高速缓冲存储器地址；
(b)启动写高速缓冲存储器并输出来自所述高速缓冲存储器地址上的内容；
(c)将所述写高速缓冲存储器内容引导到奇偶性发生电路，用以产生与所述写高速缓冲存储器内容相对应的奇偶位；以及
(d)将所述写高速缓冲存储器的内容和奇偶位编程到主存储芯体的所选存储块段。
9.如权利要求8所述的方法，其特征在于，在一个读回周期期间，读取整个所选主存储芯体页面，将所述写高速缓冲存储器内容和奇偶位写入位于一存储位置的所述主存储芯体，所述存储位置取决于所述高速缓冲存储器地址和所选主存储芯体页面的组合。
10.如权利要求8所述的方法，其特征在于，所述奇偶性发生电路在产生所述奇偶位之前，将所述写高速缓冲存储器的内容结合到多字节字。
11.如权利要求8所述的方法，其特征在于，所选存储块段取决于在所述载入周期期间，写入所述写高速缓冲存储器之用户输入数据地址，以及在所述读回数据周期内任何丢失的数据地址。
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