CN1128473C - 通过栅形成的绝缘体上硅互补金属氧化物半导体体接触 - Google Patents
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Abstract
一种用来制作栅导体下方具有SOI体接触的半导体器件的结构和工艺。栅导体被分割成多个区段，并在器件宽度上的各个栅导体区段下方提供体接触。多个体接触可以分布成横贯栅导体的长度。这导致空穴横贯本体的路径比较短，从而使积累的电荷能够从栅下方的本体区被清除。此结构提供了工作于高速下的任何宽度的SOI MOSFET的稳定而有效的体接触操作。
Description
本发明一般涉及到半导体器件，更确切地说是涉及到绝缘体上硅的制作方法，此绝缘体上硅构成栅导体下方具有体接触的衬底。
在绝缘体上硅(“SOI”)技术中，众所周知，与宽沟道MOSFET的体接触有关的电阻-电容(“RC”)延迟限制了高速下的体电荷平衡的效率。其原因是，与SOI本体有关的电荷必需横贯MOSFET的半宽度。路径的电阻随主沟道宽度的增大而增大，直至体接触的RC时间常数成为主要因素，这可能引起不稳定的器件行为。由于在宽沟道器件中离开本体的空穴必需横贯长的路径，故增大了的电阻使器件清除空穴电荷(NMOSFET中的多数载流子)的能力下降。在SOIPMOSFET中也存在相似的情况，其中本体中的过量的电子包含要清除的多数载流子电荷。过量的空穴保留在器件本体中，使器件发生闩锁并失去栅控制。由于半导体技术中需要宽器件，故难以获得稳定的器件。
考虑到现有技术的问题和缺点，因此，本发明的目的是提供一种高速运行的任何宽度的SOI MOSFET的有效体接触操作的方法和结构。
本发明的另一目的是提供一种可容易地集成到现有SOI艺中的SOI体接触的方法和结构。
本发明的又一目的是增强宽本体SOI MOSFET清除过量多数载流子电荷的能力。
本发明的还一目的是提供一种仅仅需要一个额外掩蔽层的SOI体接触的方法和结构。
本发明的另一目的是提供一种不需要消耗额外的衬底面积的SOI体接触的方法和结构。
本发明的其它目的和优点可以部分地从本说明书得到了解。
在其目的是在绝缘体上硅衬底上制作栅导体下方的绝缘体上硅体接触的方法的本发明中，获得了本技术领域熟练人员明了的上述和其它的目的和优点。在最佳实施例中，此方法包含在绝缘体上硅衬底上淀积诸如四乙氧基硅烷之类的第一绝缘层。在第一绝缘层中制作延伸穿过第一绝缘层和栅导体到达半导体衬底的窗口。此窗口在其邻近第一绝缘层和栅导体区的各个侧壁上具有绝缘间隔。在最佳实施例中，此绝缘间隔是氮化硅。在窗口中淀积最好是p+多晶硅的第一导电材料层。在最佳实施例中，此第一导电材料层被凹下，使第一导电材料层的顶部与绝缘体上硅衬底的单晶半导体层保持电接触。在第一导电材料层上最好还淀积第二绝缘材料，最好是四乙氧基硅烷。
在最佳实施例中，本发明还包含在第二绝缘层上淀积诸如多晶硅的第二导电材料层以及在第二导电材料层上淀积诸如钨、钛或钴之类的金属层。在最佳实施例中，此金属层与第二导电材料层发生反应以形成自对准于栅导体的硅化物。
在最佳实施例的另一种情况中，此方法包括将诸如硼之类的掺杂剂注入到体接触通孔底部处的半导体衬底中。
在另一种情况下，本发明包含绝缘体上硅衬底上的栅导体下方的体接触结构。最佳实施例包含位于栅导体上方并与栅导体电接触的诸如四乙氧基硅烷的第一绝缘层。在最佳实施例中，在衬底中有一窗口从第一绝缘层的顶表面通过栅导体延伸到半导体衬底。在此窗口的各个侧壁上，在邻近第一绝缘层和栅导体的区域中，制作绝缘间隔。此绝缘间隔最好是氮化硅。在最佳实施例中，用最好是四乙氧基硅烷的第二绝缘材料层填充最好是p+多晶硅的第一导电材料层顶部的窗口。
在最佳实施例中，诸如多晶硅的第二导电材料层位于第二绝缘层上。在最佳实施例中，硅化物在栅导体上。
最好还具有注入在窗口底部的诸如硼之类的掺杂剂。
所附权利要求详细列出了被认为新颖的本发明的特点以及本发明的特有元件。附图仅仅是为了描述的目的，未按比例绘制。但借助于参照结合附图的详细描述，可以最好地理解本发明本身的组织和操作方法，其中：
图1是本发明的SOI结构的顶部平面图，示出了栅导体区和氮化物间隔。
图2是沿图1的2-2线的剖面图。
图3是本发明的SOI结构的顶部平面图，示出了体接触掩模窗口。
图4是沿图3的4-4线的剖面图。
图5是本发明的SOI结构的垂直剖面图，示出了窗口开到TEOS层的氮化物层。
图6是本发明的SOI结构在栅导体窗口开到多晶硅表面之后的垂直剖面图。
图7是本发明的SOI结构的垂直剖面图，示出了体接触窗口侧壁上的氮化物间隔的制作。
图8是本发明的SOI结构在体接触通孔开到半导体衬底之后的垂直剖面图。
图9是本发明的SOI结构的顶部平面图，示出了本发明的体接触。
图10是沿图9的10-10线的剖面图。
图11是本发明的SOI结构在体接触窗口中淀积了低阻区之后的垂直剖面图。
图12是本发明的SOI结构的顶部平面图，示出了栅导体上的低阻硅化物。
图13是沿图12的13-13线的剖面图。
在本发明的最佳实施例的描述中，此处将参照图1-13，其中相同的参考号表示本发明的相同部件。本发明的部件没有必要按比例绘制。如此处所用的那样，除非特别指出，术语“绝缘”或“绝缘体”意味着“电绝缘”，而术语“接触”意味着“电接触”。术语“在某某顶部”或“上方”也被用来表示“电接触”。
本发明产生栅导体下方具有SOI体接触的半导体器件。此体接触自对准于源/漏扩散区并无边界地邻近源/漏扩散区，从而防止扩散区到本体的短路。在典型的MOSFET器件中，体电荷必须横穿路径相当长的晶体管的宽度方向。本发明将栅导体分割成多个区段，并在器件的整个宽度上的各个栅导体区段下方提供体接触。这导致各个相邻的MOSFET沟道区之间比较短的路径，从而使积累的电荷能够从栅下方的本体区被清除。本发明可以选择性地用于诸如传送栅晶体管之类的宽的并要求特别考虑稳定性的半导体结构。虽然源接地的晶体管的稳定性可能不那么重要，但本发明也可以用于源接地的晶体管。
如图1和2所示，用常规工艺在SOI半导体结构上淀积与之电接触的具有氮化物间隔12的栅导体10。SOI半导体结构通常包含厚的单晶硅半导体衬底22顶部背氧化层20顶部上的与之电接触的单晶硅层18。单晶硅层18可以是P-SOI层。背氧化层20可以是掩埋氧化物(“BOX”)层，而单晶硅半导体衬底22可以是P-衬底层。可以随之以普通CMOS工艺来在晶体管本体中形成n和p掺杂、生长栅介质11、以及淀积栅导体10。栅导体10可以包含稍后掺杂的掺杂多晶硅或不掺杂多晶硅。栅导体10也可以包含诸如多晶硅的顶部有硅化物的多层结构。栅导体10的高度可以在1000-2500埃的范围内。
在淀积栅导体10之后，可以利用栅导体掩模对栅导体10进行图形化，以形成将成为MOSFET的栅导体的区域。接着，注入一对源/漏延伸部分14。这些注入可以是N-MOSFET的N延伸部分(P-MOSFET的P延伸部分)，且对于源/漏可以比较轻地掺杂。
在栅导体10的侧壁上制作氮化物间隔12。氮化物间隔12被用来防止体接触50短路到扩散区。氮化物间隔12的宽度可以大约为栅导体10的宽度。栅导体10的宽度最好在0.1-0.25微米范围内，而氮化物间隔12的宽度约为栅导体10的宽度的0.5-1倍。在制作氮化物间隔12之后，制作掺杂更重的N源和漏区16，以产生N-MOSFET。虽然描述的是NFET工艺，但相似的工艺也可以用来制作PFET。
如图4所示，在氮化物间隔12顶部、栅导体10和衬底22上，淀积第一层四乙氧基硅烷24(“TEOS”)。TEOS层24的厚度可以被淀积成1500-3000埃的范围内。然后可以用诸如化学机械抛光之类的工艺，对TEOS层24进行整平。再在TEOS层24上淀积氮化硅层，以形成氮化物硬掩模层26。氮化物硬掩模层26的厚度可以在1000-2000埃范围内。氮化物硬掩模层26用作在随后的体接触窗口的腐蚀中抗腐蚀的硬掩模。在氮化物硬掩模层26顶部上淀积光刻胶层28，然后用掩蔽层在栅导体10上的光刻胶层28中形成体接触窗口30。体接触窗口30随后将包含体接触。如图3所示，体接触窗口30最好与栅导体10的边沿无边界。图3中的矩形区域示出了光刻胶层28中的多个体接触窗口30的制作。应该指出的是，虽然此处描述的工艺是制作单个体接触，但典型的半导体制造工艺必然伴有在SOI结构上的多个体接触的制作。
然后，如图5所示，对硬掩模层26开窗口到TEOS层24，并清除光刻胶层28。在暴露TEOS层24之后，可以用氮化物硬掩模层26作为掩模，执行对氮化物有选择性的氧化硅反应离子刻蚀。TEOS层24被开窗口，以暴露栅导体10的顶表面和各个氮化物间隔12。如图6所示，一旦栅导体10被暴露，栅导体10也可以被对氮化物和氧化物有选择性地腐蚀，停止于栅介质11的氧化物表面处。
然后，如图7所示，最好在窗口30的各个侧壁48上制作第二氮化物间隔32。间隔32的厚度最好在100-300埃的范围内，并可以借助于用化学汽相淀积方法淀积氮化硅薄层并进行反应离子刻蚀以从水平表面清除氮化物，在各个侧壁48上留下间隔32而加以制作。第二氮化物间隔32的目的是将体接触与源漏扩散区14和16的边沿分隔开。
一旦制作了间隔32，就最好使用可以是缓冲氢氟酸或氢氟酸蒸汽的含氟的短时间各向同性腐蚀，来清除P-SOI层18顶部的任何留下的栅氧化物。
如图8所示，体接触窗口30延伸到了P衬底22。可以用对氮化物和氧化物有选择性的反应离子硅刻蚀，来腐蚀穿过P-SOI层18。然后可以执行对氮化物有选择性的反应离子氧化物刻蚀，以腐蚀穿过BOX层20到达P-衬底22。此处的过腐蚀控制是不关键的，可以允许稍许过腐蚀进入P-衬底22。可以将P型掺杂剂粒子36注入到体接触窗口30底部的P-衬底22中，以降低体接触的电阻。注入剂36最好是硼。注入剂36的掺杂浓度最好在每平方厘米1014-1016原子的范围内。
然后用最好是P+多晶硅38的导电材料填充窗口30。在最佳实施例中，P+多晶硅层完全填充窗口30并延伸出到氮化物层26的顶部。然后可以对P+多晶硅层38进行整平，以便从氮化物层26的顶部清除任何P+多晶硅，留下与氮化物层26齐平的P+多晶硅层38。然后使P+多晶硅层38凹下一定深度，使P+多晶硅层38与P-SOI层18接触。如图10所示，P+多晶硅层38的顶部大约深入到P-SOI层18的1/2-3/4厚度。为了使P+多晶硅层38与可能引起漏电问题的扩散区16和延伸区14保持恰当的距离又保持与P-SOI接触，最好使P+多晶硅层38凹下足够深。接着，在P+多晶硅层38上淀积最好是TEOS的第二绝缘层40。最好将TEOS层40整平到氮化物层26的顶部，以形成体接触50。如图9所示，多个体接触50被分布成横贯栅导体10的长度。
由于此时各个栅导体区域被分隔而不连接，故为了控制各个栅导体10区段上的电压，必需跨越各个栅导体区搭桥。如图11所示，TEOS层40被对氮化物有选择性地凹下到低于栅导体10的顶表面但浅得足以确保保留TEOS区以提供对体接触50的绝缘。在留下的TEOS层40上淀积最好是多晶硅的导电层42。多晶硅层42可以被掺杂或不被掺杂。然后将多晶硅层42抛光到氮化物层26的顶部，并对多晶硅层42进行注入以提供具有符合栅导体10的多晶硅的功函数的低阻区。现在，各个多晶硅层42区域被邻近栅导体区的接触孔中的氮化物包围。
为了电连接这些区域，最好用反应离子刻蚀来清除氮化物硬掩模层26、多晶硅层42的顶部和部分氮化物间隔32。然后，一般用化学机械抛光方法来抛光留下的表面，以整平多晶硅层42顶部以及具有间隔12和32的顶部的TEOS层24。再如图12所示，可以在层42、24和间隔12和32的顶部淀积诸如钨、钛或钴之类的金属薄层44，并与多晶硅层42反应以形成自对准于暴露的栅导体10多晶硅和多晶硅层42的顶表面的硅化物层46。通常在惰性气氛中于提高的温度下形成金属与硅(多晶硅)反应产生的硅化物。氧化物区上方的金属不被反应并可以对硅化物有选择性地被腐蚀掉。这使低阻硅化物46留在栅导体10上，以提供图12所示的栅连续性。
应该指出的是，虽然上述工艺描述的是单个体接触的制作，但在典型的结构中，也可以制作多个体接触。
借助于将栅导体分割成多个区段并提供整个器件宽度上的各个栅导体区段下方的体接触，与SOI本体相关的电荷横贯比较短的路径。这使过量的多数载流子电荷能够从栅下方的本体区域被清除，并为高速工作的任何宽度的SOI MOSFET提供了有效的体接触操作。本发明的方法和结构容易集成到现有的仅仅要求一个额外掩蔽层的SOI工艺中，且不消耗半导体衬底上的额外面积。
虽然结合具体的最佳实施例描述了本发明，但显然，对于本技术领域的熟练人员来说，根据上述的描述，许多改变、修正和变化是显而易见的。因此认为所附权利要求包罗了任何的这种本发明范围与构思中的改变、修正和变化。
Claims (18)
1.一种在绝缘体上硅衬底上制作栅导体下方的绝缘体上硅体接触的方法，它包含下列步骤：
(a)在所述绝缘体上硅衬底上淀积第一绝缘层；
(b)在所述第一绝缘层中制作窗口，所述窗口延伸穿过所述第一绝缘层和所述栅导体到达半导体衬底，所述窗口具有一对侧壁和一个底部；
(c)在邻近所述第一绝缘层和所述栅导体区的每一个所述侧壁上制作绝缘间隔；
(d)在所述窗口中淀积第一导电材料层；
(e)使所述第一导电材料层凹下到一定高度，致使所述第一导电材料层的顶部保持与所述绝缘体上硅衬底中的单晶硅层电接触的步骤；
(f)在所述窗口中的所述导电材料上淀积第二绝缘层。
2.权利要求1的方法，还包含下列步骤：
(g)在所述第二绝缘层上淀积第二导电材料层；以及
(h)在所述第二导电材料层上淀积金属层；
(i)使所述金属层与所述第二导电层材料发生反应，以形成自对准于所述栅导体的硅化物层。
3.权利要求2的方法，其中所述金属选自钨、钛和钴构成的组。
4.权利要求1的方法，在步骤(c)和(d)之间还包含步骤：
(i)将掺杂剂注入到所述体接触窗口底部处的所述半导体衬底中。
5.权利要求4的方法，其中所述掺杂剂是硼。
6.权利要求1的方法，其中所述第一绝缘层是四乙氧基硅烷。
7.权利要求1的方法，其中所述绝缘间隔是氮化硅。
8.权利要求1的方法，其中所述第二绝缘层是四乙氧基硅烷。
9.权利要求1的方法，其中所述第一导电材料是p+多晶硅。
10.权利要求2的方法，其中所述第二导电材料是多晶硅。
11.一种绝缘体上硅衬底上的栅导体下方的体接触结构，它包含：
(a)覆盖所述栅导体和所述绝缘体上硅衬底的第一绝缘层；
(b)在所述衬底中的从所述第一绝缘层的顶表面通过所述栅导体延伸到半导体衬底的窗口，所述此窗口具有一对侧壁和一个底部；
(c)在邻近所述第一绝缘层和所述栅导体的所述窗口的每个所述侧壁上的绝缘间隔；
(d)所述窗口中的第一导电材料层；
(e)所述第一导电材料层上的第二绝缘材料层。
12.权利要求11的结构，还包含：
(f)所述第二绝缘层上的第二导电材料层。
13.权利要求12的结构，还包含所述栅导体上的自对准形成的硅化物。
14.权利要求11的结构，其中掺杂剂被注入到所述窗口底部的所述半导体衬底中。
15.权利要求14的结构，其中所述掺杂剂是硼。
16.权利要求11的结构，其中所述第一和第二绝缘层是四乙氧基硅烷。
17.权利要求11的结构，其中所述绝缘间隔是氮化硅。
18.权利要求11的结构，其中所述第一导电材料是p+多晶硅。
19.权利要求11的结构，其中所述第二导电材料是多晶硅。
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