CN1138795A

CN1138795A - 信号处理装置及方法

Info

Publication number: CN1138795A
Application number: CN96102810A
Authority: CN
Inventors: 安东尼·P·J·克莱登; 查尔斯·D·麦克法兰; 理查德·J·甘马克; 安东尼·M·琼斯; 威廉·P·罗宾斯; 马克·巴恩斯
Original assignee: Discovision Associates
Current assignee: Discovision Associates
Priority date: 1995-06-07
Filing date: 1996-03-31
Publication date: 1996-12-25
Also published as: EP0748124A3; CA2170469A1; EP0874499A3; US5717715A; US5761210A; US5692020A; US5668831A; JPH1093438A; JPH10135941A; SG84483A1; EP0877514A2; GB9511568D0; EP0874499A2; EP0874491A2; EP0748124A2; US5635864A; EP0874466A2; JPH098853A; EP0877517A2; KR970004875A

Abstract

本发明是一个利用多进制残留边带传输的集成数字通信系统。该通信系统从有限带宽信道中接收多进制脉冲幅度调制数字信号。该系统包括在数字信号恢复以前的解调，采样和滤波输入信号的处理级。另外一些级用以恢复定时并锁定到发送信号的频率和相位上，同时提供自动增益控制。自适应均衡器，纠错电路和输出接口用以恢复数字数据并向其它设备传送。

Description

信号处理装置及方法

本发明涉及从通信信道接收的信号的处理。尤其涉及到接收适用于传送视频、高保真度音频、图象信号或接收其它高比特率信号的集成信号处理系统。

现今，固有模拟信号的编码传送的实施在日益增加。其原因是随着信号处理技术的发展在一个信道上可得到的比特率已经增加。同时，新的数据压缩技术有助于降低可接受地表示模拟信息所需的频带。目前，本领域技术正在争取在例如用数字技术的有线电视之类的应用中更有效地发送视频和音频数据。

在数字通信中已经使用了各种调制技术。例如，正交幅度调制(QAM)是数字无线通信专业人员所喜欢的相对成熟的技术。该方法包含两个分开的符号流。每个流正交地调制两个载波中的一个。该系统达到的频谱效率，在多进制(multilevel)格式如64-QAM和256-QAM中为5-7bit/sec-Hz之间。QAM在具有低信号噪声比应用中特别有用。然而，需要双边带调制。此外，通常需要交叉耦合的信道均衡器，这增加了系统的总体复杂性。

QAM的一种变形是四相相移键控(QPSK)，在该QPSK中，由四个符号组成的一个信号格局(Signal constellation)被发送，每个符号具有不同相位和恒定的振幅。该方案可用正交分量的和来实现，用方程表示。这里θ_m可以为{0，π/2，π，3π/2}中的一个。为了保存正交信息，两个边带都需要发送。

在技术上熟知的另一种调制方案是残留边带(VSB)调制，这种调制对脉冲基带信号调幅，并抑制幅度调制(AM)信号的冗余边带，以便节省带宽。通常，较低的边带被抑制，在VSB的数字形式中，使用了数字脉冲幅度调制(PAM)信号。

在Citta等人发表的论文Practical Implementation of a 43mbit/sec(8 bit/Hz)Digital Modem for Cable Television，1993NCTA Technical Papers，PP 271-278中，提出了实现有线电视应用中的16进制VSB调制方法，其中16种离散(discrete)法的符号被幅度调制，在一个6MHz信道中用载波抑制和残留边带的发射。为协助信号检测，在较低信道边缘之上的310KHz附近还发送一个低电平导频载波。该方法保证43Mbit/sec的传送，但是每个符号用4位传送时需要5.38MHz的通带。

本发明所提到的详细说明结合下面附图，通过其中例子来解释。

图1是本发明实施的通信系统的方块图；

图2是将位流变换成16-VSB符号以便将该16-VSB符号用图1的系统传送的说明图；

图3是将位流变换成8-VSB符号以便将该8-VSB符号用图1的系统传送的说明图；

图4是能从图1所示的数据通信系统中的信道接收VSB信号的数字接收器的方块图；

图4a是图4所示的接收器部分的更详细的方块图；

图4b是本发明的另一个实施例的类似于图4的方块图；

图5a描述了一比较器的电原理图，以有助于了解本发明；

图5b是根据本发明所述的比较器更详细的电原理图；

图6a是图5b所示电路的优选实施例的原理图；

图6b是在图6a所示电路中所用的反相器的电原理图；

图7表示由图1描述的系统所处理的数据包的格式图；

图8是Reed-Solomon解码器的功能方块图，该解码器被包括在图1描述的系统中；

图9是Reed-Solomon解码器的方块图，该解码器按图8中描述的过程操作；

图10是形成Galois Field各项的硬件装置图；

图11是包含在图8中描述的解码器中FIFO的方块图；

图12表示在图8中描述的过程中形成校正了的硬件装置；

图13是在先前技术中所用Reed-Solomon解码器的Berlekamp算法的流程图；

图14是按照图8的过程在Reed-Solomon解码器中所用的实现Berlekamp算法所用装置的方块图；

图15是在图8所示的过程中，为实现Chien搜索的装置的方块图；

图16是图21所示的去交错器中所用的一个RAM缩图的原理图；

图17是一时序图，该图描述了图16中所示RAM的操作；

图18是一个为实现图21所示的去交错器中地址分配的硬件原理图；

图19是一个为图21所示去交错器确定跨距率(stride rate)的电路原理图；

图20是一个用于控制图16中描述的RAM操作方式的电路原理图；

图21是对图4的过程中所用的去交错器以方块形式表示的原理图；

图22是一个描述循环冗余数据生成器的图；

图23是一个描述图4中接收器的模数转换器输入处VSB频谱的说明图；

图24是一个流程图，它说明了由图4所示接收器的信道截获过程；

图25是一个详细流程图，它说明了在图24中所描述的过程中的同步检测；

图26是一个说明图4所示接收器中自动增益控制电路的方块图；

图27是图26中所示的电路的电原理图；

图28是图27中所描述的部分电路较的较详细的电原理图；

图29是在图26中描述的自动增益控制电路的详细方块图；

图30是图26的自动增益控制电路的Sigma-delta块的电原理图；

图31是图26的自动增益控制电路的锁定检测器块的电原理图；

图32是图4中所示接收器的自适应均衡器核心的方块图；

图33是图32所示的自适应均衡器有限冲激响应滤波器核心的部分原理图；

图34是图4所示的接收器的自适应均衡器的方块图；

图35是图34所示的自适应均衡器中所用的消旋器的原理图；

图36是消旋器的简略方块图；

图37是图35中所示的相位跟踪器内所用的Hilbert滤波器的较详细的方块图；

图38是图35中所示的相位跟踪器的另一部分的较详细的原理图；

图39是状态机的方块图，该状态机控制图35和37-38所示的自适应均衡器和相位跟踪器；

图40a是图34中所示的自适应均衡器的详细原理图；

图40b和40c显示了图34中所示的自适应均衡器和相位跟踪器的独立及联合自适应的操作方式；

图41是图34所示的自适应均衡器中所用的解扰器的方块图；

图42是一个数字滤波器的图，以有助于理解本发明的操作；

图43是一个描述优化过程的数字滤波器的图；

图44是根据本发明的匹配滤波器图；

图45是图44所示的滤波器中的偶数分支部分的原理图；

图46是图44所示的滤波器中奇数分支部分的原理图；

图47是对应于本发明的去直流电路的原理图；

图48是根据本发明所用的接收器中的载波恢复电路的方块图；

图49是图48中所示的载波恢复电路的原理图；

图50是有代表性的先前技术离散时间滤波器；

图51是图49中所示的载波恢复电路部分的另一个实施例；

图52是描述图49所示电路中Sigma-delta调制器的图；

图53是根据本发明的接收器中所用的时间恢复电路的方块图；

图54是对应于本发明的时间恢复电路的详细电原理图；

图55是对应于本发明的接收器中部分输出接口的原理图。

本发明的主要目的是对限定的信道中的数字数据通信提供一种改进的系统。

本发明的另一目的是提供一个改进的，经济的装置，用于接收和解码高比特率的数据，例如视频和音频信号。

本发明还有一个目的是提供一个改进的，高精度模数转换器，该模数转换器能高速工作并适合于视频信号的处理。

本发明还有一个目的是提供一个改进的，简单滤波器，以将已调制信号缩减到用复数基带表示，并同时实现Nyquist操作。

本发明还有一个目的是提供一个改进的极简单的去交错电路，该电路可以经济地在半导体集成电路中实现。

本发明的另一目的是为数字接收器提供一输出接口，以使通过接收器的数据流同信号的传送率同步。

本发明的这些目的和其它的目的可以借助使用多进制残留边带调制的通带脉冲幅度调制(PAM)接收器得到。本发明的一个特定形式适合于发送MPEG 2传送层(transport layer)数据，MPEG是一种为本领域人员所熟知的标准，在MPEG中数据被分成很多信息包，每个包包含188个字节。选择这个数目是为了同另一个公知的通信标准-异步传送方式(ATM)的传输相兼容。在本说明书中公布的装置依靠在传输之前将数据随机化，它使用零平均值的信号格局。

为了接收通过一信道发送的数据包，本发明提供了一信号处理装置，其特征在于，数据包中包含信息数据和为了对接收数据纠正错误的纠错数据，而信息包体现在具有传送前特性的已调制信号中，且在发送之后被解调。信号处理装置包括一个模数转换器，以在通过通信信道传送输入信号之后对输入信号取样。定时恢复电路被耦合到模数转换器的输出以调节采样间隔的频率和相位。载波恢复电路被耦合到模数转换器的输出以调节输入信号的频率和相位。自动增益控制电路亦被耦合到模数转换器的输出，并提供一误差信号以表示输入信号的幅度和基准幅度。一个滤波器使模数转换器输出同输入信号的传送前特性相一致。一个自适应均衡器被耦合到滤波器，并具有一按照已调制信号中缩码的预定信息而自适应变化的特性，使得均衡器的输出能补偿信道特性。一纠错电路被耦合到均衡器和输出接口。定时恢复电路，载波恢复电路，均衡器，纠错电路和输出接口被集成在半导体集成电路上。

从本发明的一个方面看，通过残留边带调制来调制调制信号，提供一个耦合到信道的放大器并在那里接收已调制信号，为了产生解调信号还提供一个耦合到放大器的解调器。

从本发明的另一个方面看，大量数据包被集合在一些帧内，每帧还包括一帧标题，而预定信息由帧标题中的训练序列组成。

从本发明的再一方面看，均衡器包括第一响应滤波器和用于调整第一响应滤波器的系数的电路，该电路根据第一响应滤波器的输出和预定的信息之间的差别对由此产生的误差信号作出反应。为了调整系数，该电路执行有符号的最小均方算法。

均衡器还包括形成同相分量和正交分量的相位跟踪电路，这两个分量根据下面公式代表已调制的信号

data＝a(t)cos+(t)sin

其中data为输出，

φ为相位误差，

a(t)是被传送的数据，而

(t)是a(t)的正交分量。相位跟踪电路的输出按如下公式为：

output_c＝a(t)(cosθcos+sinθ+sin)(t)(sincosθ-cosφsinθ)其中θ为已调制信号的信号星座(信号矢量端点位置图)的旋转角。相位跟踪电路包括第二响应滤波器和一个按照最小均方算法估计的角θ。

在本发明的另一方面，第一和第二响应滤波器是有限冲激响应滤波器，并且第二响应滤波器执行Hilbert变换。

在本发明的另一方面，信息包在某个交错深度上被交错，而去交错电路加在集成电路中。去交错电路包括一记忆已交错信息包的随机存取存储器，存储器的容量不超过一块已交错的数据，且存储器有很多行和很多列，其中各行定义很多组。第一电路产生一代表随机存取存储器的地址序列的地址信号，其中接连的地址相差一个跨距。第二电路分别在由地址信号确定的随机存取存储器的地址上接连将数据读出和写入随机存取存储器。第三电路通过交错深度增加跨距。其中跨距随已交错数据块的去交错而增加。

在本发明的另一方面，去交错电路还包括一个控制电路，以用第一操作方式选中的一个方式操作第二电路，其中随机存取存储器接纳输入数据，但不形成输出数据；一个第二操作方式，其中的随机存取存储器接收输入数据并产生输出数据，还有第三操作方式，其中的随机存取存储器并不接收输入数据但是产生输出数据。第一电路包括预解码器，该预解码器预选随机存取存储器中行组之一，还包括一个行解码器，它选择已预选组的一行。

模数转换器的输入有一个超过基带的已调制输入，而滤波器有很多系数，这些系数的安排使模数转换器的输出缩减为用已调制信号的复数基带表示。

从本发明的一方面看，集成电路是CMOS集成电路。

从本发明的另一方面看，滤波器被集成在集成电路中。

从本发明的另一方面看，模数转换器被集成在集成电路中。

从本发明的另一方面看，自动增益控制电路被集成在集成电路中。

从本发明的另一方面看，模数转换器包括一个具有第一和第二单元的比较器，每个单元包括一连到第一节点和第二节点的电容器。第一开关装置把第一节点连到所选择的输入电压或基准电压上。一个反相器被连到第二个节点并具有一输出，且反相器在第二节点和其输出之间具有很小的信号增益。第二开关装置把第一和第二单元之一的反相器的输出连到第一和第二单元中另外一个单元的第一节点上。因此，当第一单元的第二开关装置和第二单元的第二开关装置闭合时，第一和第二单元在正反馈回路中被交叉耦合。反相器的输出代表了输入电压和基准电压的比较。每个单元还包括为了连结第一节点和反相器输出的第三开关装置，因而反相器的输入被置为零。

从本发明的另一方面看，反相器，第一开关装置，第二开关装置和第三开关装置由MOS晶体管组成。

从本发明的另一方面看，滤波器把输入信号向下转换成复数基带表示形式并对输入信号实现Nyquist操作。

从本发明的另一方面看，纠错电路包括一个Reed-Solomon解码器，该纠错电路包括用于执行Berlekamp算法的电路。该电路包括保持一部分定位器多项式∧(x)的第一寄存器，保持一部分D多项式的第二寄存器，在Berlekamp算法的连续迭代中用于交替选择第一寄存器和第二寄存器的第一开关装置。该电路还包括用于保留一部分估值器多项式Ω(x)的第三寄存器，用于保存一部分A多项式的第四寄存器，以及用于在Berlekamp算法的连续迭代中交替选择第三寄存器和第四寄存器的第二开关装置。

本发明提供了一种对接收的数据包进行信号处理的方法，该数据包通过一信道而被发送。这里的数据包包括信息数据和在接收的数据中纠正错误的纠错数据，并且这些包被体现在具有传送前(pretransmission)特性的已调制信号中，并在传送之后被解调，解调包括当输入信号通过信道之后以采样间隔对输入信号采样的步骤。在采样步骤被执行的同时，调整采样间隔的频率和相位及输入信号的频率和相位。所提供的出错信号代表输入信号的幅度和基准幅度之间的差别。采样输入信号被滤波，由此使采样后特性同传送前特性相一致。被滤波的输入信号根据预定的在已调制信号中缩码的信息被自适应地均衡，以使滤波的输入信号与信道的特性相符合。自适应均衡后的输入信号被提供给纠错电路以形成已纠正的数据，然后该已纠正的数据被输出。调整输入信号的频率和相位的步骤，提供出错信号的步骤，采样后的输入信号的滤波步骤，滤波后的输入信号的自适应均衡步骤及提供自适应均衡后的输入信号到纠错电路的步骤用半导体集成电路实现。

本发明提供用于处理采样后信号的滤波器，该滤波器包含有加法器，乘法器和具有脉冲成形响应的多路器，其中乘法器安排成用常数系数乘以相应于信号采样值的因子。常数系数这样选择，使它们能用于对信号移频，同时又按照脉冲成形响应对已采样信号成形。

在本发明的一个方面，脉冲成形响应是方根提升的余弦(squa-re-root raised cosine)响应。

本发明提供一滤波器，用于处理以超过最小Nyquist采样频率的速率采样的信号，该滤波器装置由一些乘法器，加法器和多路器组成，它在放弃样本第二部分的同时，处理已采样信号的样本的第一部分，从而保留在已采样信号的频带内传送的信息，而减低要被传送的样本的数量和频率。

在本发明的一个方面，样本的第一部分对应于符号脉冲。

在本发明的另一方面，样本的第一部分对应于每次采样的一个符号。

本发明提供一输出接口，把由第一时钟信号提供的以第一时钟速率工作的数据源来的数据传输到由第二时钟提供的以第二时钟速率工作的数据接收器。该接口有一个可在第一时钟速率上工作的第一锁存器，和一个可在第二时钟速率上工作的第二锁存器。第二锁存器接收自第一锁存器来的数据。该接口包括可在第一时钟速率上工作的第一信号发生器以形成数据有效信号，还包括可在第二时钟速率上工作的第三锁存器。第三锁存器最少为一个。该第三锁存器响应第二时钟信号接收从第一信号发生器来的数据有效信号。第二信号发生器可在第二时钟速率上工作，并在接收到第三锁存器来的数据有效信号后激活输入数据信号送到第二锁存器。因此，当输入数据信号被激活时，响应第二锁存器对第二时钟信号的接收，数据从第一锁存器传到第二锁存器。

本发明提供了一个输出数据错误的发信通报系统，把至少一个多字节的信息包中存在或不存在错误发信通报到外部处理环境。该多字节信息包至少包括一个错误指示器及一个缓冲器，缓冲器存储至少一个多字节信息包。在缓冲器接收到包含有效错误指示器位的信息包的至少一部分之后，信息包错误指示器将信息包的错误状况发信通报送到外部外理环境。

这里所用的标志SK.N表示幅度从0到2^k-1变化的带符号的2的补码整数，N表示分数的比特数。无符号的整数表示为K.N。

现在回到附图中图l，利用本发明的优先实施例实施的通信系统概称为10。数据源12，例如电视信号，被提供给源缩码器14，以产生位流，该位流经过信通缩码器16受到处理。对熟悉本领域技术人来说，当然是，源编码器14被设计成使以所希望的逼真度代表数据所需的比特率为最小，而信道缩码器16通过信道以小于预定的比特错误概率来传输的信息率为最大。为方便起见，所讨论的数据的安排根据MPEG 2(ISO/IEC JTC1/SC29/WG11 NO 702)数字传送方案。当然，在本发明的范围和精神内，可以传送以各种不同大小信息包分组的许多其它类数据。在优先实施例中，来自数据源12的传送流由源缩码器14形成188字节的组，同MPEG2标准一致。而信通缩码器16应用Reed Solomon码，其中每个188字节组有20个附加检查字节，最后形成208字节的信息包。Reed-Solomon码是大家熟知的能提供高缩码增益，用这种安排，每个信息包可纠正多达10字节的错误。Reed-Solomon(208，188)的详细缩码如下所述：

使用了Galois Field(256)算法。域发生器多项式由X⁸+X⁴+X³+X²+1给出。本原元素α^X是Galois域的第X个成员，而码发生器的多项式由

Π_{j = D}^{19} (x + α^{i})

给出。

下面的C语言程序正确地产生了Reed Solomon码。

#include＜stdio.h＞

　　#define GEN_POLY 0x1d

　　int a[256]；

　　int b[256]；

　　static int gfmult(d1，d2)

　　int d1，d2；

　　{

　　int result；

　　if((d1＝＝0)||(d2＝＝0))

　　  return(0)；

　　else

　　{

　　 result＝b[d1]+b[d2]；

　　 result＝result％(255)；

　　 return(a[result])；

　　 }

　　}

　　main()

　　{

　　 int in_data；

　　 int i；

　　 int shift_reg[20]；

　　 int feedback；

　　 int symbol_count；

　　 int g[20]＝{174，165，121，121，198，228，22，187，36，69，150，112，

　　 220，6，99，111，5，240，185，152}；

　　 a[0]＝1；b[1]＝0；

　　 a[1]＝2；b[2]＝1；

　　 for(i＝2；i＜256-1；i++)
				
				<dp n="d13"/>
{
 a[i]＝a[i-1]＜＜1；
 if(a[i]&amp; 256)
  a[i]＝(a[i]&amp;(255))^GEN_POLY；；
 b[a[i]]＝i；
}
symbol_count＝0；
for(i＝0；i＜20；i++)
 shift_reg[i]＝0；
while((scanf(“％d”，&amp;in_data))！＝EOF)
{
 symbol_count++；
  feedback＝in_data^shift_reg[19]；
  for(i＝(19)；i＞0；i--)
   shift_reg[i]＝shift_reg[i-1]^(gfmult(feedback，g[i]))；
  shift_reg[0]＝(gfmult(feedback，g[0]))；
  printf(“％d\n”，in_data)；
  if(symbol_count＝＝188)
  {
   for(i＝(19)；i＞＝0；i--)

　　printf(“％d\n”，shift_reg[i])；
   symbol_count＝0；
   for(i＝0；i＜20；i++)

　　shift_reg[i]＝0；
  }
 }
}.

然后，在Reed-Solomon已编码信息包中的字节受到16路交错，以便更好地容许突发错误，这些错误可能超出Reed-Solomon技术的纠正能力。交错的实现如表1所示，把字节信息包按行写到208×16字节阵列中，并按列读数据。表1交错结构

0	1	2	…	206	207
0	1	2	…	206	207	208	209	210	…	414	415
…	…	…	…	…	…	208	209	210	…	414	415
…	…	…	…	…	…	3120	3121	3122	…	3326	3327

3328个字节以0，1，2，......，3327的顺序被写入，而以0，208，416，......，3120，1，209，......，3121，......的顺序读出，假设用16-VSB，30Mbits/sec的传输率，用这种排列能容许突发错误达42微秒。

如图1所示，所得到的交错块通过发送滤波器18和调制器20。本文讨论的数字通信方案假定随机化数据正以零平均值发送，而避免用直流(DC)偏置发送。为了得到随机化，数据用反馈移位寄存器产生的伪随机系列作逐位“异或”操作。随机数发生器用初始化为1s的11位移位寄生器(未显示)。生成器的函数是多项式1+X⁹+X¹¹。

这样形成的数据的交错块组随同周期性的帧标题一起发送，帧标题包括帧同步序列和训练序列。训练序列的目的将在下面进一步解释。

表2显示了帧结构。帧标题包括31个符号的帧同步，775个符号的训练序列及26个符号的用户数据字段。

表2

	帧头	数据
	帧头	数据	16-VSB	832符号	320包(20交错块)
8-VSB	832符号	240包(15交错块)	16-VSB	832符号	320包(20交错块)
8-VSB	832符号	240包(15交错块)	4-VSB	832符号	160包(10交错块)
2-VSB	832符号	80包(5交错块)	4-VSB	832符号	160包(10交错块)

对于帧同步，生成器多项式为X⁵+X⁴+X²+X+1，所用的初始条件为00001(二进制)。由此输出帧同步序列：

sseq＝1，0，0，0，0，1，1，1，0，0，1，1，0，1，1，1，1，1，0，1，0，0，0，1，

0，0，1，0，1，0，1

对训练序列，生成器多项式是X⁵+X³+1，所用初始条件为00100(二进制)。由此输出训练序列：

tseq＝0，0，1，0，0，0，0，1，0，1，0，1，1，1，0，1，1，0，0，0，1，1，1，1，

1，0，0，1，1，0，1

全部帧标题包括：

sseq+12×(tseq′+tseq)+tseq′+userdata[0..25]，这里的tseq′除最后一位由1反相为0外，其余均和tseq相同。

用户数据字段包括两个二位的集，其中每个集规定调制的进制(16-VSB，8-VSB，4-VSB，或2-VSB)，用户数据的二个字节和一个6位的循环冗余校验(CRC)字段示于表3。

表3

用户数据字段

VSB Levels	VSB levels	user_reg()	user_regl	CRC
VSB Levels	VSB levels	user_reg()	user_regl	CRC	2位	2位	8位	8位	6位

调制进制的规定见表4。

表4

VSB调制进制

vsb-levels[1：0]	VSB进制
vsb-levels[1：0]	VSB进制	0	16-VSB
11	8VSB	0	16-VSB
11	8VSB	10	4VSB
01	2VSB	10	4VSB

CRC的生成如下：序列“Vsb_Levels[1：0]，Vsb_Levels[1：0]，user_rego[7：0]，user_reg[7：0]，0，0，0，0，0，0”用生成器多项式G(x)＝X⁶+X⁵+X⁴+1形成CRC的被除数。余数是CRC[5：0]。用户数据的生成器，CRC生成器示于图22中。

序列“Vsb_Levels[1：0]，Vsb_Levels[1：0]，user_rego[7：0]，user_reg[7：0]，CRC[5：0]”用训练序列tseq的前26位“异或”而被扰码。

数据以符号的形式被发送，16-VSB的符号包括4位，8-VSB包括3位，4-VSB包括2位，2-VSB包括1位。来自交错器的字节转换成符号时必须MSB在先。根据图2解释了变换成16-VSB的过程。三个字节36A，36B，36C形成位流34。这三个字节也垂直地表示在图2的中间部分，在顶部为最高有效位(MSB)。三个字节36A-C中的每一个被断开成二个符号，成为38-43。符号38-39分别包含字节36A的4个最高有效位和4个最低有效位。同样，符号40-43的内容同字节36B-C有关。

图3解释对于8-VSB的从字节到符号的变换。这里，三个字节26A-C的各位越过字节边界被分成三位的组。例如，在44A，44B和44C三组之一的符号44C处。对于4-VBS和2-VSB，符号用同样方法形成。

表5显示3符号的格局。帧标题格局包括用户数据，对所有调制进制都是-8(逻辑0)和+8(逻辑1)。

表5

符号	格局
符号	格局					16-VSB	8-VSB	4-VSB	2-VSB
0x8	-15					16-VSB	8-VSB	4-VSB	2-VSB
0x8	-15				0x9	-13
0xa	-11				0x9	-13
0xa	-11				0xb	-9
0xc	-7				0xb	-9
0xc	-7				0xd	-5
0xe	-3				0xd	-5
0xe	-3				0xf	-1
0x0	+1	+2	+4	+8	0xf	-1
0x0	+1	+2	+4	+8	0x1	+3	+6	+12	-8
0x2	+5	+10	-12		0x1	+3	+6	+12	-8
0x2	+5	+10	-12		0x3	+7	+14	-4
0x4	+9	-14			0x3	+7	+14	-4
0x4	+9	-14			0x5	+11	-10
0x6	+13	-6			0x5	+11	-10
0x6	+13	-6			0x7	+15	-2

发送滤波器18(图1)是一个具有20％滚降的平方根提升余弦滤波器。

源缩码器14，信道编码器16，发送滤波器18和调制器20的结构细节已超过本发明的范围，不再进一步讨论。

信道22可以是适合于电视、视频、高保真度音频或其它高比特率信号发送的任何信道，如光纤线路，同轴电缆，微波，卫星等数字接收器将在下面作更详细的说明，它包括第一解调器24，其输出经带通滤波器21滤波。第二解调器27把它的输入转换成基带，第二解调器27的输出通过接收滤波器28。然后，信号相继通过信道解码器30，源解码器32，最后进入数据接收器35。通道解码器30和源解码器32倒转原来分别在源缩码器14和信通缩码器16中完成的编码过程。

在图4中更详细地显示了数字接收器50的结构。在更详细、显示在图4a中的接收器前端23，射频放大器52经高通滤波器51耦合到信道22。射频放大器52的输出通过射频衰减器53和低通滤波器54并由第一解调器24向下转换成第一中间频率，然后通过低通滤波器25。第一解调器24是大家熟悉的类型。它的频率受电压控制振荡器33的控制，该压控振荡器由微处理器接口通过数模转换器37操作编程。第二解调器27把信号转换成第二中间频率，接着通过一高通滤波器29和另一放大器级31。放大器级31的输出通过带通滤波器21到第三个向下变频器19(图1)，把信号转换成第三中间频率，然后把信号传给低通滤波器58。高速模数转换器60提供一输出被定时恢复电路62使用，以确保模数转换器60正确采样。图23显示了模数转换器60输入端的信号频谱图。其中频率和带宽值以MHz表示。如果带通滤波器21的通带是载频以下4.75MHz到载频以上0.75MHz，且从载频+0.75MHz到载频+1.25MHz间存在一过渡频带，这个频谱形状就可以得到。如上讨论的，用发送滤波器18的带通脉冲形成去控制在数据Nyquist频率(1.875MHz)处的滚降。滤波器63接收模数转换器60的输出，并把该信号变换成用复数基带表示。滤波器63的输出基本上是实数，信号中的DC偏置在DC移去器块67中被移去。

载滤恢复电路64控制第二解调器27(图4a)，以恢复正确的频率和相位。自动增益控制电路66经过数模转换器55反馈到射频衰减器53。自动增益控制电路66和载波恢复电路64都被耦合到模数转换器60的输出。自适应均衡器70同信道的各种恶化如反射和多径传输作斗争。

来自模数转换器60的主数字数据流由匹配滤波器滤波，该滤波器同发送滤波器18的响应曲线相匹配。数据流亦在去交错器69中被去随机化和去交错。然后，均衡后的信号受Reed-Solomon解码并在纠错电路72中纠错。除了前端23外，接收器50基本上用大家熟知的方法由CMOS器件集成。

模数转换器

在许多应用中需要快速而精确的比较器，而以CMOS实现的设计使这些应用的集成成为使用外部支持的一种廉价替换办法。应用的一个例子是闪速模数转换器(FADC)，在那里比较器的线性阵列把模拟电压转换成数字形式。

CMOS比较器有低劣的增益特性，这种特性最终限制了比较器的速度，此外，折合到输入端的失调电压大，这限制了比较器的分辨率。

另一些问题是从无关电路经电源和衬底来的开关噪声及从采样器件来的开关噪声。这些问题通常通过使用平衡差分系统来解决。

大部分放大系统具有时间常数T和增益G。比较器的输出演变通常用下面形式给出：

V_out＝G(V_in-V_ref)(1-e^-t/T)显然，在经过时间t以后，输出只是由G和_T决定。对于CMOS，为了使G足够大，必定使_T比较大，所以，输入(V_in-V_ref)小时，要化费长的时间才到达一明确限定的逻辑电平。这就限制了比较器的速度，尤其当设计要求有精确度时，即要分辨小的(V_in-V_ref)的时候。

在CMOS中最好的性能有正反馈获得。这样可以如所希望地给出大增益G及小_T。其缺点是：

a)需要一采样系统，因为正反馈是有害的；

b)需要两个以上的元件，这样增加了不匹配的概率。

折合到输入的失调主要是由于用以实现比较器的晶体管的不匹配。晶体管所有的不匹配可以作为单个参数的不匹配而被模拟，通常该参数是阈值电压V_t。在MOS晶体管中的电流方程给出如下

I = β \frac{W}{L} V_{ds} (V_{gs} - V_{t} - \frac{V_{ds}}{2})

其中β是物理增益项；

W/L是晶体管的宽度/长度比；

V_ds是从漏到源的电压；

V_gs是从栅到源的电压；以及

V_t是阈值电压，它是一物理特性。即使两个晶体管是邻近的，匹配得好，在同一衬底上，并且偏置电压相同，也因为V_t不受控制而流过的电流不同。大致为700mV的V_t通常有+/-40mV的差异，尤其是在使用现成的标准CMOS工艺过程时。

图5a中表示了比较器77的折合到输入的失调。该折合到输入的失调Vo78看来同输入V_in串联，它直接地影响V_in和基准电压V_ref的比较。比较操作实现V_in+Vo-V_ref的计算，若这个和为正，比较的结果给出逻辑‘1’，否则为逻辑‘0’。失调Vo78可以是正或负，因为不匹配可以是任一方向的，所以对于逻辑‘1’必须保证V_in＞V_ref+|Vo|，对于逻辑‘0’必须保证V_in＜V_ref-|Vo|。失调电压Vo78因此看来象是V_ref为中心、大小为Vo的窗口，在该窗口中比较器的输出不能保证是正确的。

作为例文，一个1V的峰到峰的输入送到8位FADC，需要比较器成功地分辨至少一个LSB的差值。因为FADC求解到8位精度就有2⁸即·256级。因此，FADC必须能分辨到1V/256＝3.9mV。通常，现有的系统需要LSB电压差的一半的分辨能力。使用两个相邻器件之间40mV的V_t不匹配例子及用二个晶体管的输入级，这种比较是不能得到的，因为比较器不能正确地分辨小于40mV的差值。

通常解决办法是使用使失调电压Vo为零的系统，所使用的2个主要技术是：

a)利用系统中内在的停机时间去访问每个比较器，用附加电路故意偏离V_ref。

b)通过使用负反馈及将电压差耦合到被置零的输入端，使失调电压为零。这二种技术都有它们的缺点，方案(a)需要系统有定期的停机时间，且支持电路要很多。方案(b)需要采样系统，因为，使输入成零需要时间。

本发明的比较器示于图5b中。反相器76和79的具体实现并不重要，虽然假定反相器76、79具有大于1的小信号增益g。

比较器的操作分三阶段说明：在第1阶段中，开关80，81，82，和83闭合，图5b中的其它开关断开。开关80驱使带点X为电压V_in。开关81驱使结节X为电压V_ref。开关82用负反馈连接反相器76，以保证输入电压和输出电压相同。这个电压是V_th，即反相器76的阈值电压，它同任何输入失调无关。最后的效果是把零输入给反相器76。开关83使反相器79为零。应当注意的是在Y和Y上的电压并不一定相同。

在第2阶段，开关84和85闭合，其它开关断开。因为节点Y和Y并未被激励，所以由于电容器86、87的作用，将会出现分别在X和X上的电压变化的某个分数(接近1)。开关84驱使电压V_ref到节点X上，因此引起电压(V_in-V_ref)的变化。出现在Y上的电压将是(V_in-V_ref)的某个分数，比方说f1(V_in-V_ref)，这里f1接近1.0。开关85驱使电压V_in到节点X上，因此使V_ref-V_in电压变化。出现在Y上的电压将是(V_ref-V_in)的某个分数，比方说f2(V_ref-V_in)，这里f2接近1.0。

反相器的小信号增益由下式给出：

V_out-V_th＝g(V_in-V_th)

所以节点Q上的电压将达到下面给出的值：

V-V1＝g1(f1(V_in-V_ref)-V1)其中对反相器76来说，V1是零电压；而在节点 Q上的电压将达到下面给出的值：

V-V2＝g2(f2(V_ref-V_in)-V2)其中对反相器79来说，V2是零电压。

在第3阶段，开关88和89闭合，而开关80，81，82，83，84和85断开，为了便于理解操作，假设g1＝g2＝g，f1＝f2＝f及V1＝V2＝V_th。这样近于正确但数学表示较为清楚。开关88和89以正反馈方式连接反相器76和79。在反馈开始之前所用的输入电压正好为(V-V)。

V- V＝gf(V_in-V_ref-(V_ref-V_in))＝2gf(V_in-V_ref)假定f接近1.0，现在，放大器以正反馈方式连接，输入幅度为2g(V_in-V_ref)。在使用正反馈之前，初始信号已被放大2g倍。

该系统所包含用正反馈连接的反相器76、79具有折合到输入的失调，但是如果设计者确使2g足够大，则比较就可得到保证。

图5b的电路是完全对称，平衡和差动的。它能拒绝接收任意共模方式的开关噪声。按照1-3阶段对开关的控制，可以用例如3：1计数器或3级移位寄存器完成。

图6a是对应于电路5D的CMOS电路，该CMOS电路被优先使用，其中晶体管90-97代替了开关80、84、81、85、82、83、88、89；反相器76、76的具体实现如图6b所示，其中反相器98包括-PMOS晶体管99和一个NMOS晶体管100。图6a的CMOS电路最好被包含在接收器50的集成电路中，P1-P3的开关控制值如下：

P1＝高阶段1 P2＝P3＝低

P2＝高阶段2 P1＝P3＝低

P3＝高阶段3 P1＝P2＝低

定时恢复

为了正确地检测从模数转换器60(图4)出现的采样信号中的接收数据，必须正确地遵守接收信号时序。图53显示了控制模数转换器采样定时的部分接收器的方块图，图54详细地显示定时恢复器部分。

根据图53和图23的描述，接收信号的样本X(t)，以每秒15兆的采样信号出现在模数转换器的输出，该采样信号具有5.625MHz的载频且在1.875MHz的数据Nyquist频率上滚降。模数转换器60的输出被分开，每个分支被乘以周期信号，以分别提供信号的同相(实数)和正交(虚数)分量I_tr和Q_tr。这两个分量已经从第三中间频率向下变频，以使数据的Nyquist频率(1.875MHz)已下移到0Hz(DC)。定时恢复块62接收I_tr和Q_tr输入信号，输出数字误差信号，该数字误差信号表示传输信号的速率和用于对输入信号进行最初采样的速率之差。定时恢复块62还输出一个锁定检测信号1130到锁定检测电路1064，其操作将进一步在下面叙述。数字误差信号由数模转换器1060转换成模拟信号。模拟信号被送到电压控制晶体振荡器1062，以控制在模数转换器60中信号的采样频率。

如图54所示，系统的时序恢复电路中，提供延时反馈回路1102和1104。同相和正交信号分量I_tr和Q_tr首先被放大器1106和1108衰减，每个放大器以1/256的增益放大信号分量。延迟反馈回路1102和1104用255/256的增益放大衰减的信号分量并如图示对信号分量延迟一个周期。这样操作使定时恢复主要取决于信号过去的历史，同时也保持多少取决于信号当前的状态，因而提供了同相和正交信号分量I_tr和Q_tr的低通滤波后的变体。

结果分量下一步互相在乘法器1110相乘。这样，产生了信号I_trQ_tr1113，它同符号速率和被使用过的采样频率之间的频率差的正弦成正比。信号I_trQ_tr1113直接地作为锁定检测信号1130被输出。同时，信号I_trQ_tr1113被加到一比例积分回路滤波器1111。在比例积分回路滤波器1111中，该结果被加到两个选择的增益放大器1112和1114，这二个放大器可用作稳态增益值和稳态增益值交替地操作。因此，比例积分回路滤波器1111的积分一边的增益在向信号时序“锁定”的搜索阶段通过选择器1116被转换成tmr_i_gain_ac。一旦获得同步，选择器1116把增益转换成稳定状态值tmr_i_gain_run。过程也在滤波器的比例一边并行地发生，因为放大器增益通过选择器1118被在搜索增益tmr_p_gain_ac与稳态增益tmr_p_gain_run之间转换。

在比例积分回路滤波器的比例一边上的信号不积分地被放大并向前传送。而滤波器的积分一边上的信号被积分并送到加法器1120，以同比例增益放大器产生的信号相结合。通过加法器1120而重新结合这两个信号作为9位误差信号1132输出，然后在sigma_delta调制器1134中被sigma_delta调制，以形成单个位的输出TCTRL 1136。输出TCTRL 1136经低通滤波器1138滤波并提供给电压控制振荡器1062的输入端。

锁定条件由滤波器的未处理锁定检测信号1130检测，其操作顺序由锁定检测电路1064执行，将锁定检测电路作为状态机来实现。下面的C码程序段是该状态机的操作的说明。

     if(clock_count＝＝0)

　　     }

　　        count＝0；

　　        irr_val＝0；

　　        lock＝False；

　　     {

　　     if((clock_count％8192)＝＝0)

　　        count++；

　　     /*irr_val is the average error*/

　　     iir_val＝err+irr_val-(irr_val＞＞13)；

　　     if((abs(iir_val)＞pow(2，(tmr_lock_value+1)))

　　        count＝0；

　　     of(count＞tmr_lock_time)

　　       lock＝True；

一旦检测到锁定条件，比例积分回路滤波器1111从“搜索”状态方式改变为锁定的状态。在“搜索”状态中，“搜索”增益值tmr_i_gain_ac和tmr_p_gain_ac已经用过，在锁定状态中“运行”增益值tmr_i_gain_run和tmr_p_gain_run被使用。搜索状态更适合宽带情况，例如，接收器刚刚接通或通道选择器刚刚转换。锁定状态在稳定状态已经得到时使用，即信号已被锁上，已经使对时序恢复更精细的窄频带控制成为可能。

在比例积分回路滤波器中所用的增益值应该这样选择：给定电压控制晶体振荡器及外部模拟低通滤波器的特性和输入信号幅度之后，能提供所需的回路自然频率ω_n和衰减因子Zeta(ξ)的值。载波恢复

载波恢复的操作，相位和频率锁定，在模数转换器输出信号的离散时间采样上实现。这些功能通过由图4所示的载波恢复块64实现。

载波恢复和锁定功能可以用类似于用于定时恢复操作的硬件来实现。图48是载波恢复块64的方块图，该载波恢复块被用在本发明的接收系统中。正如图48所明显表示，载波恢复块64从模数转换器1204接收速率为每秒15兆个样本宽度为8位的脉冲串形式的输入，并提供10位宽数据信号形式的输出到数模转换器1206。数模转换器1206的输出经低通滤波器1208低通滤波，然后提供一控制信号给电压控制振荡器1210。电压控制振荡器1210依次又用在图4和图4a所示的正在输入的模拟信号的下变频处理中。

用来实现载波恢复块功能的方块是下变频器1212，频率和相位锁定回路(FPLL)1214，及sigma_delta调制器1216。

下变频

在载波恢复块64(图48)内部完成从第三中间频率到基带的下变频。下变频用类似于匹配滤波器所用的方式实现，参照图42-46叙述如下。每秒15兆个样本的模数转换器的输出信号1204的连续脉冲以超外差方式与代表5.625MHz周期函数的复数系数相乘，将该信号下变频到基带。得到的基带的同相和正交分量I_cr和Q_cr被送到频率和相位锁定回路1214。

频率和相位锁定回路

频率和相位锁定回路1214对8位的同相和正交信号分量I_cr和Q_cr操作，以产生一14位宽的输出信号到sigma_delta调制器1216。sigma_delta调制器1216依次又输出10位宽信号到数模转换器1206以控制电压控制振荡器1210。10位宽的数模转换器1206的使用允许，在控制电压控制振荡器1210中获得相当高的精度。为了操作本发明的接收器，较低的精度有可能是足够的，甚至是希望的。在这种情况下，仅仅把sigma_delta调制器的输出的较高位连到数模转换器而不用最低有效位，就可以使较少位输入的数模转换器工作。另外，不输出给数模转换器的那些最低位能用在sigma_delta调制器1216的反馈回路中。

图49是频率和相位锁定回路1214的方块图。如图所示，信号的“实数”即同相分量加到无限冲激响应(IIR)滤波器1220，而信号的虚数即正交分量直接加到乘法器上。无限冲激响应滤波器1220用作实信号分量通路中的低通滤波器，使滤波器滤掉二次谐波，该二次谐波在超外差下变频后保存下来。从无限冲激响应滤波器1220的输出，仅仅信号的符号信息仍然重要。然后，符号信号经“与”门1222被选通到乘法器1224以产生信号P(t)，P(t)的值是“虚数”或“负虚数”中的一个。然后，所得到的信号P(t)加到比例积分回路滤波器1226。

比例积分回路滤波器1226的操作与时序恢复块中所叙述的比例积分回路滤波器1111的操作相同。比例积分回路滤波器1226有比例的一边，其中信号P(t)被系数P1或P2乘。比例积分回路滤波器1226亦有积分的一边，其中信号P(t)被另一系数I₁或I₂乘，然后经过由延迟单元加上加法器组成的反馈回路被积分。从比例积分回路滤波器1226的比例和积分这两边得到的两部分信号相加的和形成了输出1230，该输出被传送到sigma_delta调制器1216。

比例积分回路滤波器1226构造得能以两种不同方式操作。在第一种方式中，比例积分回路滤波器1226用来锁定到所接收的载波频率上，在这种方式中，常数系数I₁和P₁用来调谐接收器到接近的频率范围，直到检测出频率锁定。在第一种方式中，实信号分量的符号1232经“与”门送到乘法器1224。

在检测出锁定后，比例积分回路滤波器1226以第二种方式工作，便更精细地调整到调谐频率，在第二种(精细)调整方式中，常数系数I₂或P₂用来输入给乘法器。然而，在第二种方式中，信号分量的符号不通过“与”门1222送出，在这方式中用不到符号。

在本离散时间信号滤波实施例中，常数系数I₁、I₂、P₁和P₂是离散时间脉冲序列，它们在接通电源时被默认为预先确定的序列。但可通过所连接的数字设备的操作而改变，因此，这些系数有被改变的可能性，以调到适合不同的条件。

sigma_delta调制器

sigma_delta调制器1216从频率和相位锁定回路1214接收15位输入SDIN(14：0)，并向数模转换器1206输出一10位宽的信号。在sigma_delta调制器1216的头部，加法器1254产生一16位宽的输出。该16位的输出被送到限位器1262内，当16位数超过14位数能力时，该限位器饱和，输出限制后的14位数。得到的14位流[13：0]然后被分成两部分：10个最高有效位被直接送入数模转换器1206，而4个最低有效位经过延迟单元1266被反馈给加法器1254。

图49和52中显示了本发明的载波恢复块的另一个特点，万一比例积分回路滤波器1226不能锁定到接收的中间频率信号的频率上，加法器1260可用来将离散的频移值HOP(3：0)加给比例积分回路滤波器1226中的当前频率值SDIN 1258的5个较高位。然后，加法器1260的输出HOPPED(4：0)1252经在sigma_delta调制器输入处的加法器1254同10个较低的当前频率位SDIN(9：0)重新组合。

去随机化

去随机化在模数转换器60的输出上实现。(图4)它同上面讨论的传输之前实现的随机化相反。图41是解扰频器820的方块图，它把符号装成字节并对它们去随机化。所实现的解扰功能同上面所讨论的传输之前实现的随机化相反。4位移位寄存器822的输出同随机化序列824相“异或”。其输出有条件地移位到串-并移位寄存器826，从而，当符号被打包成输出字节时使在8-VSB，4-VSB和2-VSB中不需要的位能被排除。去交错器69(图4)处理去随机化后的输出。

去交错器

正如上面根据表1所讨论的，在信道上的数据是16路交错的，以便改进突发错误性能。这样，16个错误字节(32个字符)的突发错误在16个信息包中将引进单字节错误。由下文披露的纠错电路72(图4)能适应208个字节信息包中10个错误字节。因此，去交错器同纠错电路72相结合能适应弧立的32×10个符号的突发错误。

去交错器69用图16-21解释。图21是一高层次的原理图。RAM300，即去交错器电路的方块458中的一个部件，更详细地示于图16中。图17是说明RAM 300中读写周期的时序图。RAM 300的寻址电路由图18和19说明。RAM 300的操作方式的控制参照图20来讨论。

去交错缓冲器重新装配来自己交错的数据流的信息包。去交错根据16-VSB传输方案和用图16讨论，但它同其它VSB进制相类似。每一数据帧装有N个交错块的有效负载，其中每个交错块是16个信息包，即208×16＝3328个字节长。对于16-VSB N＝20，对于8-VSB N＝15，对于4-VSB，N＝10，而对于2-VSB N＝5。

数据在操作中首先用与上面所讨论的帧标题中发送的31帧同步符号序列相关的方法同步。一旦这些数据被识别，在所希望的间隔时间上对帧同步序列检查，以确保数据流的完整性。

已交错已去随机化的数据块被读入内部RAM缓冲器，该内部RAM缓冲器的元件概括地示于300。去交错器只需要一个3328字节的RAM，因为，如以下进一步说明的，当数据正在从RAM 300中被读出时，来自相继的交错块的新数据正在被写到同一位置，这是本发明的一个方面。这种解决方法几乎将所需的芯片上的RAM数量减至最少，代价是需要稍为复杂的寻址方案。而RAM的进一步减少只能以明显增加控制结构的复杂性为代价，而且得益极小。

RAM 300可按128列乘208行组织，并使用6T的单元和再生的读出放大器/预充电电路。行译码器305可通过附加的预解码器310加以简化。每列有它自己的读出放大器。一个列多路器(未示出)置在各读出放大器之后。时序由8周期的状态机控制，这个状态机是硬连线的，以实现读修改写周期。并未使用模拟定时脉冲发生器或重叠/部分重叠的电路。

RAM需要5个定时选通，这些选通的说明参照图16和17。EQVATE选通325的输出在图17中标为350a。本周期通过将位线312短接到非位线314而被初始化。选通DRIVE WL 316表示为线350b，它使能行解码器305去驱动一个字线318为高。EQVATE选通325不同选通DRIVEWL 316重叠，这是很重要的；因此它们被相隔一个时钟。否则，因为被访问的单元正在驱动已被相等的线312，314，数据可能是不可靠的。地址必须保持到选通DRIVE WL 316被移去之后，以使其它线不因正在改变地址而变得不可靠。选通SENSE 315不应该被使能，直到字线已被确认得足够长久，以形成合理的差异。如果选通SEN-SE 315被使能得太早，它会有不正确地翻转和使数据不可靠。

因为有充裕的时间可用，所以时序发生器是一个简单的8周期Gray码计数器。它的主要输出(示于图17中)被解码以控制RAM的时序选通。

标准行解码器305由6输入“与”门建成，它使行数限制为64，然而RAM 300需要208行。再加两个输入到“与”门会使字线驱动器难于以所希望的单元高度的间距(cell height pitch)布置。为此，在预解码器310中使用了预解码。以NOTA0“与”NOTA1，NOTA0“与”A1，A0“与”NOTA1，A0“与”A1为总线，而不以A0，NOTA0，A1，NOTA1为总线送到所有的字线驱动器。现在每个字线驱动器连到每4组中一个上，而在那个简单情况下，它连到每4组中的二个上。现在，每个字线驱动器只需要是4输入“与”门。

参考图18对地址的发生作更详细的说明。根据本发明的寻址方案，在RAM 300中的地址这样选择，使相继的选择在位置上相差一个叫做“跨距”的间隔开始的跨距值为1。在左边，方块360是一个加法器，它把跨距加到当前的地址上。跨距从寄存器STRIDE REG[11：0]364输入。方块360的输出提供给减法器362，去减常数BLOCKSIZE-1，形成结果T[11：0]，标号为366，如果减法器的结果366小于零，将有进位出，该进位出被用于选择数值是否大于BLOC-KSIZE-1。如果该数值大于BLOCKSIZE-1，减法的结果T[11：0]被用来形成下一个地址。否则，加法器360的结果367用来形成下一个地址。多路器368用作选择加法器还是减法器的输出。在加法器输出等于BLOCKSIZE-1的特殊情况下，这相当于是块内的最后地址，组合逻辑370检测到这种情况并强使选择加法器的输出。地址值锁存在锁存器378中，还锁存在被窥探的锁存器380，382中。这些被窥探的锁存器只用于芯片的测试。加法器的输出决不会大于块大小的两倍。这是因为最大地址值是BLOCKSIZE-1，寄存器STRIDE REG[11：0]364的最大值是BLOCKSIZE-1，所以它们的和受到限制。这意味着模运算操作可容易地通过减零或减BLOCKSIZE-1实现。

保持在STRIDE REG[11：0]364中的跨距值的形成参照图19解释。信号ACCEPT BLOCK 392在每个块的最后被形成，该信号使STRIDEREG[11：0]364被用新的跨距值更新。在一块数据正被读出的同时，一个新的跨距值同时在统称为390的电路中产生。ACCEPT BLOCK392触发简单计数器状态机的操作，该状态机包括锁存器394，396。这就仅仅计数4次。在每块已经被处理后，跨距值被乘以16(交错深度)，而这已经通过将其值左移4次加以实现。锁存器394，396的目的仅仅是计数4个周期。在每个周期，寄存器NEXTS-REG[11：0]398的值，即锁存器400的值，被乘以2，即左移一位并保持在寄存器NEXTS-REG[10：0]404中。多路器406选择寄存器NEXTS-REG[10：0]404或寄存器T[11：8]NEXTS-REG[6：0]402。后者代表减法器的输出并包括左移值-(BLOCKSIZE-1)以更新寄存器NEXTS-REG[11：0]398。这个加倍和有条件的减BLOCKSIZE-1的周期被执行4次，最后的结果，在完成4个周期后，是在总线上的STRIDEREG[11：0]364的新值，它等于寄存器STRIDEREG[11：0]364按模(BLOCKSIZE-1)计算的当前值的16倍。

在RAM 300中的读写修改操作的控制用下面C语言程序段解释。

   full＝empty＝(addr＝＝3327)；

　　   unexpected_eof＝(eof &amp;&amp; ！full)；

　　   switch(state)

　　   {

　　     filling：if(full)next_state＝running；

　　          break；

　　     running：if(change_channel)next_state＝emptying；

　　          break；

　　     emptying：if(empty)next_state＝filling；

　　          break；

　　  }

　　  if(unexpected_eof)||(filling &amp;&amp; change_channel))

　　  {

　　     next_state＝filling；

　　     next_stride＝1；

　　     next_addr＝0；

　　  }.

初始时RAM 300是空的，且状态是充填。在充填缓冲器期间消耗输入数据，但并不形成任何输出。当第一块已被读入时，地址已达到值3227，“满”选通线(未示出)被确定。然后状态改变为运行。这里在来自后读块的数据被消耗的同时，去交错的数据从RAM 300输出。运行状态继续存在直到出现信通变化。在那个时刻RAM 300被允许读出，直到当前交错块结束。状态变成出空且数据被读出，直到交错块结束。在出空状态期间，没有更多数据被消耗。

状态逻辑的工作亦可以根据图20来理解，该图表示包含在块456(图21)内的逻辑网路。当前状态被存贮在锁存器420，422内，其编码示于表6。

表6

00 充填

01 运行

10 出空

11 保留信号CONSUMING 426和PRODUCING 426通过对逻辑网络428，430(图20)中这些状态的译码而产生。

现在参看图21，该图表示完整的去交错块69(图4)。锁存模块450锁存进入的交错数据。块452是地址产生块，它还产生如前所述的控制信号CONSUMING 426和PRODUCING 424。信号PRODUCING 424用来产生输出有效信号OUT VALID 454信号CONSUMING 426用来使能输入锁存模块450。地址总线ADDR REG 460写数据总线462，和由块456产生的控制选通EQUATE 325、DRIVEWL 316、SENSE 315、NONS-ENSE 317、WRITESTROBE 321、READSTROBE 323控制包含RAM 300的包括RAM 300的存储器核芯块458，该RAM 300已在前面说明过。块464是简单的8周期计数器，该计数器的输出在块456中被译码，以产生控制存储器核芯块458所需的6个选通。块466是输出数据锁存器。

再一次参考图17和21，在选能DRIVEWL 316和保持在地址总线ADDR REG 460上的地址被确认的同时，选通READSTROBE-323和WRITESTROBE 321被确认，其结果是顺序地产生去交错数据OUT-DATA 455及消耗来自和送到存储器核芯块458的RAM 300中同一地址的交错数据462。

自动增益控制

自动增益控制电路66(图4)是回路的一部分，该回路包括位于解调器的射频部分中的可变增益放大器。有一输出(AGC引脚)以反馈误差。自动增益控制电路66的工作是调整信号增益直到输入数据的平均绝对值收敛在所设置的电平上。自动增益控制电路的工作结合图26和27被更详细地解释。

正如下面参考接收器50的工作说明的，自动增益控制电路66在取平均值方式下及在训练方式下工作。在该取平均值方式下，输出以对整个输入波形的平均值的先有知识为基础，而在训练方式下则不然。在平均方式或训练方式中工作是基本相同的，仅是分别用了不同的常数agc_av_gain 604和agc_train gain 606，所用的常数由多路器608中的方式信号602选择绝对值块610取输入数据614的绝对值。在最好为16位寄存器的积分器寄存器INTEG-D 672(图27)中的值被更新如下：

agc_value＝agc_value+(((abs(data)_bias)＞＞gain)+1)＞＞1这里bias是agc_av_bias 618或agc_train_bias 620，由多路器616中的方式信号602选择，gain则是agc_av_gain 604或agc_train_gain 606，这取决于方式。

agc_value寄存器的顶端11位被用于sigma_delta电路624和锁定检测电路626。一位sigma_delta调制的自动增益控制输出628最好用适当的模拟滤波器(未示出)在外部滤波。自动增益控制输出628可以通过设置agc_invert位(见下面的信号和寄存器部分)被反相。在取平均值方式期间，所有输入数据被用于自动增益控制电路66。在训练方式期间，自动增益控制电路66仅在处理帧标题头时被使能；然而自动增益控制电路628始终保持有效。

一旦信道改变，锁定信号631被设置为假。锁定检测电路的操作用下面程序段描述：

    if(clock_count＝＝0)

　　    {    

　　          count＝0；

　　          latched_val＝0；

　　          lock＝False

　　    }

　　    if((clock_count％4096)＝＝0)

　　          count++

　　    agc_val＝agc_value＞＞5

　　    if((abs(latched_val-agc_val)＞(agc_lock_value＜＜2))

　　         {

　　         latched_val＝agc_val；

　　         count＝0；

　　         }

　　    if(count＞agc_lock_time)

　　         lock＝True

这里的cLock_count是T/2时钟周期的计数值，agc_Lock_value和agc_Lock_time是有关寄存器的值。

现在参照图27和28说明方块610及它的等效表示，方块652(图27)的工作。输入数据以15MHz被时钟打入寄存器630中并被保存在锁存器632中。线634按照锁存器632中输入数据的符号位被驱动并且被用作多路器636的选择器。如果符号位是正，则线638被选择。结果产生同输入寄存器630的内容相同的输出642。如果符号位是负，大小在块644中被变换并合适地舍入，然后通过多路器636。

根据方式信号602，从块646的输出642中减去偏置值。该值是平均偏置或训练偏置值。偏置已调节的数据648的输出的定标发生在标度块650中。然后，已定标的数据输入到积分器672，在那里它被初始地四舍五入。所得的部分数据被加上，以产生自动增益控制电平，该自动增益控制电平在块654中可选择加以反相。参考图29，积分后的数据亦馈送到sigma_delta块656，相应于图29中的区域664，在那里，该积分后的数据被截位并形成一位的误差信号，表示调制的sigma_delta输出的MSB。然后，误差信号送到1位数模转换器660，数模转换器660的输出的脉冲整形在无限冲激响应滤波器662中完成。误差信号被反馈去调整放大器52(图4)的增益。

sigma_delta块656更详细地示于图30中，其中积分器输出674的LSB被保持在锁存器676中，在加法器678中，该LSB被加到截位的积分器输出，以输出-10位的结果680。

自动增益控制电路66(图4)的附加功能是提供一信号，表示锁定在信道信号上已有效地得到实现。这可以用在图31中更详细表示的锁定检测电路626(图26)实现。以前的积分数据输出674保持在锁存器682中。在减法器684中它被从当前的积分数据输出674减去。差值685的绝对值在块686中确定，这同上面参照块610(图26)所述的确定相似。在减法器688中用这个结果减一常数，从而形成误差信号690。当确定已发生如上所述的收敛时，锁气就已经完成。

匹配/Nyquist滤波器

再一次参照图4，一匹配滤波器63置于模数转换器60之后的接收信号的通路中，滤波器63称为匹配滤波器，因为它的响应同发送器中同样滤波器的响应相匹配。因此，对于可得到的频带变度有最大信号噪声比(SNR)。滤波器63并称Nyquist滤波器，因为它的综合响应和发送滤波器18的响应都服从Nyquist准则，即综合响应的傅里叶变换满足关系式：

\frac{1}{T} Σ_{- \infty}^{+ \infty} P (jω - jm \frac{2 Π}{T}) = 1

如果要滤波器提供零的符号间干扰，必须服从Nyquist准则。只要具有匹配的并满足Nyquist准则的响应，匹配滤波器就提供一高SNR的信号响应。

现在参考图4和42，本发明的匹配滤波器完成几个功能。首先，在块1074中，它对接收脉冲整形，以使符号间干扰最小。在匹配滤波器63将SNR至少保持与所接收的SNR一般高的同时实现这个功能。其次，匹配滤波器63将从模数转换器60接收到的信号，从中间频率下变频到为复数基带，即从5.625MH降到0HZ。第三，在块1075中，匹配滤波器63减少待送出作进一步处理用的样本数目，因为它以高于最小Nyquist采样率的采样率从模数转换器接收输入信号，然后它有选择地消除样本的一部分以提供每个符号正好含有一个样本的信号。

Nyquist脉冲整形

正如前述，优先的发送系统包括一个滤波器63，它对接收信号脉冲整形，使它们幅度的时间特性对于脉冲在其上传送的信道为最佳。已发现的最佳传送形状是提升的余弦脉冲。这种脉冲整形的应用使周期波形的每一个周期中能具有两个脉冲。为了在可用的频带宽度上保留最大SNR而不增加采样率，在接收系统中必须配有相同特性的滤波器，即匹配滤波器。然而，因为发送器和接收器都有这样的匹配滤波器，由发送器和接收器的滤波器所实现的整形的综合必须等于提升的余弦脉冲。因此，发送器和接收器各自包含一个具有平方根提升余弦脉冲响应的“匹配”Nyquist滤波器。平方根提升余弦脉冲滤波器的例子由下列方程的时间响应函数给出：

h (t) = f (t) = \frac{4 α}{Π \sqrt{T}} \cdot \frac{\cos ((1 + α) Πt / T) + T \sin ((1 - α) Πt / T) / (4 αt)}{1 - {(4 αt / T)}^{2}}

匹配滤波器63亦进行下变频，把模数转换器和其前面的处理块所用的中间频率降到基带频率。下变频用超外差法实现，该方法将中频脉冲序列与遵从相同(载波)频率，5.625MHz，的复数周期函数的脉冲序列相乘。即，中频的脉冲序列与遵从：

exp(-j2π×5.625×10⁶×t)的脉冲序列相乘，然后只传送所得信号的实数部分去作进一步处理。在本发明的系统内，匹配滤波器的脉冲整形及下变频操作同时由同一硬件完成。

样本传送率的降低

表示接收数据的脉冲序列从模数转换器60(图4)以每秒15兆的采样率到达匹配滤波器输入端。然而数据仅以每秒7.5兆个符号的速率传送。由于在f₀＝3.75MHz周期信号带宽的一周内可发送两个脉冲，而发送一个符号仅需一个脉冲，最小Nyquist采样频率仍为2f₀＝7.5兆样本/每秒。因此，在下变频成基带后，从模数转换器60接收的脉冲序列信号包括一个部分不需要恢复原始符号的样本。这些不需要的样本称为符号间样本，因为他们往往出现在符号之间的时间边界上，因此不包括与过去发送的符号有关的有用信息。只有进入匹配滤波器的样本的一部分被传布到后面各级，这些样本是符号恢复所需要的。符号间的样本并不在系统中进一步传递，而是被除去。

具体实现

图50是一有代表性的先前技术的离散时间信号滤波器。该滤波器接收形成信号脉冲序列X(T)的X₀、X₁......X_n离散时间信号脉冲作为输入1077，并产生输出1078 Y(T)。该滤波器有抽头1076。从图50中清楚看出，滤波器实现下列操作，以形成每个输出采样，Y(N)：

y = Σ_{n 0}^{N} x_{n} c_{n}

这里X_n是连续采样值，C_n是系数。X，C和Y全是复数。因此，在每个抽头1076处。

r_n＝(X_nr+jX_ni)(C_nr+jC_ni)这里X_r代表复数输入信号采样值X的实数部分，而X_i代表虚数部分。当完成乘法时，其结果为

X_rC_r-X_iC_i+j(X_rC_i+X_iC_r)然而，结果的虚数部分的进一步操作是不需要的，虚数部分可以除去。事实上，结果的虚数部分甚至不需要计算。因此在图50的系统中，对于输入流X₀，X₁，X₂......将产生如下输出流：

t₀ C₂X₀

t₁ C₂X₁+C₁X₀

t₂ C₂X₂+C₁X₁+C₀X₀



t_n C₂X_n+C₁X_n-1+C₀X_n-2其中乘积C_nX_n等于C_nrX_nr+C_niX_ni。

在本发明中，匹配滤波器已经通过若干重要途径加以优化。第一个精简是将降速采样器1075(图42)装入滤波器，从而将输出采样数减少了一半。因为现在有两倍时间产生每个输出，所以可以用较少的硬件。减少硬件的方法是将输入信号的奇次采样值加到一组乘法器和延迟单元来完成，对偶次采样值也作相同处理，然后将两个已处理的样本流加回到一起。图43是这样一个减少了硬件的滤波器例子。图43的滤波器有输入X1024，输出Y1026，一个时间间隔的延迟单元Z^-1，二个时间间隔的延迟单元Z^-2，加法器1027和乘法器1028。从图中明显可见，奇数采样值X₁、X₃和X₅送到具有系数C₁和C₃的乘法器，而偶数采样值则送到具有系数C₀和C₂的另一些乘法器。再看图43，显然，输出Y1026如下：

t₃ X₁C₃+X₀C₂

t₄ ——————

t₅ X₃C₃+X₂C₂+X₀C₀+X₃C₁

t₆ ————————因此，所得的输出信号由脉冲序列组成，其间隔频率仅为原始采样值频率的一半。由于这样做，本发明的接收器系统的时间恢复和载波部分被调正到与匹配滤波器配合工作，以只使符号间样本被丢弃。

第二个硬件的减少是如下得到的。正如上面所讨论的，本发明的匹配滤波器1074(图42)亦同超外差下变频器1073相结合。下变频借助把系数乘采样脉冲序列而得到，这些系数对应于在5.625MHz载波频率上的复数值周期脉冲系列。在处理中所用的复数周期信号可用余弦和正弦函数的实系数和虚系数之和表示，即cos(-2π·5.625·10⁶·t)+jsin(-2π·5.625·10⁶·t)。当同每秒15兆样本的脉冲系列输入信号相结合时，上面函数的时间响应化为有待与在输入信号分离时间间隔(-0.75nπ)上的信号脉冲相乘的系数，如下所示：n cos(-0.75nn) sin(-0.75nn)

15 0 1 0

1

2 0 1

3

4 -1 0

20 5

6 0 -1

7 由于本发明的匹配滤波器的奇数输入样本仅加到滤波器的奇数抽头，而偶数输入样本仅加到偶数抽头，乘法器硬件的减少能容易得到，因为偶数样本总是被±1或0乘，奇数采样本总是被乘。由于偶数采样值总是被±1或0乘，只要符号位被分开管理，下变频所需的偶数系数能简单地用通过或不通过发生在那些间隔上的采样值的方法同Nyquist脉冲整形滤波器的系数相结合。同样地，下变频所需的奇数系数能简单地将那些系数缩小

倍以同Nyquist脉冲整形滤波器的系数相结合。

在本发明中第三个减少所用硬件的途径是通过重新使用同样的乘法和加法硬件去反映平方根提升余弦滤波器响应的对称特性。滤波器系数是实数和虚数，它们分别地能用偶函数和奇函数来表示。这样，对于实系数有C_r[n]＝C_r[-n]，而对于虚系数有C_i[n]＝-C_i[-n]。结果，因为各抽头1029，1030上的输出是

r[n]＝x[k]c_r[n]-x[k]C_n[n]所以

r[-n]＝X[k]C_r[n]+X[k]C_i[n]。于是，对于位置对称的系数，乘法操作x[k]c[n]只需执行一次，而实数和虚数的各项结果或者相加或者相减。因此，匹配滤波器可以被简化成如图44所示的结构1031。

最后，节省硬件的另一个途径是重新安排滤波器所执行的算法，以便从可以实现本接收系统的半导体器件上的半导体器件的使用面积方面看能使用成本较低的逻辑元件。每个抽头的方程式可以改写成：

r[n]＝X[k](C_r[n]-C_i[n])

r[-n]＝X[k](C_r[n]+C_i[n])

对于偶数分支，我们能够注意到每个分支的C_r[n]和C_i[n]中有一个是零。因此，如果符号分开考虑，就能计算X[k]C_r[n]和X[k]C_i[n]及根据符号进行多路复合以形成所需的差项和和项。

对于奇数分支(C_r[n]-C_i[n])和(C_r[n]+C_i[n])被用作乘法器的系数而结果被多路复合以形成和项及差项。

图45-46表示由此而得到的抽头结构，在那里符号输入到“异或”门1034，1036，1044，1046而多路器的选择线1033，1035，1043，1045根据数据符号，实数和虚数系数以及下变频序列当前位置的组合而被控制。

用异或门和多路器代替加法器节省了面积，因为这些元件比加法器更小。而且，不存在进位链，这是显著地降低总延迟时间的一个因素。

因为每个多路器的系数始终相同，所以可使用常数系数的乘法器。这些乘法器是节省面积的主要因素，尤其因为高n绝对值的C_i[n]和C_r[n]很小。

DC移去器

从模数转换器来的由匹配滤波器接收的信号包括不随时间变化或随时间变化相当慢的分量。这个分量标作DC分量。它来自已下变换成DC的导频载波。这个DC分量在数据检测之前必须从信号中去除，因为否则信号幅度电平将被DC分量幅度歪曲。按照本发明，在这方法中，将DC分量在接收器系统中移去的方法是使用图47所示的DC移去器1050。正如图47所示，DC移去器1050的工作类似于离散时间函数积分器，因为来自前一间隔的信号的一部分(1/256)被用来形成在本时间间隔内的信号输出1052。因此，图47的DC移去器电路能提供如下操作结果：

Y_n＝X_n-(1/256)Z^-1X_n-1+(1/256)(1/256)Z^-1Z^-1X_n-2+......随着时间的推移，由于有如此建立的反馈回路，将形成某种平衡信号的直流分量将被减去。

自适应均衡器

下文公开的自适应均衡器70(图4)实质上包括一个有28个抽头的有限冲激响应(FIR)滤波器，它根据符号最小均方(LMS)算法来自适应。同自适应均衡器70有关的相位跟踪器利用一个单抽头全部LMS自适应的“相位估计值(phase estimate)”去估计和校正由于本地振荡器不稳定和载波噪声引入的相位误差。

LMS算法和它的符号变本(variant)是大家熟知的，在此不作进一步解释。该算法在例如，Digital Communication，Second Edi-tion，by Edward A Lee and David G.Messerschmitt，KluwerAcademic Publishers，Chap.11中讨论。

均衡器和相位跟踪器754如图34所示用3个主要部件实现，即有限冲激响应滤波器自适应均衡器部件729，消旋器和相位跟踪部件730；及通用控制部件800。

输入到自适应均衡器70的数据的符号周期是133.3ns，相当于7.5兆波特。这些符号用s5.2格式输入。各系数以16位s1.15整数存储。

参看图32，有限冲激响应滤波器核芯700有7个单元702a-702g。对这些单元中的单元702a作更详细说明和特殊的讨论。显然，单元702b-702g的结构是相同的，每个单元相当于有限冲激响应滤波器的4个抽头。单元702a-702g的输出用加法器树704求和以形成最终结果out_adeq 706。这是一个12位信号，其格式为s5.6。自适应均衡器70和单元702a-702g使用周期为T/4的时钟，而数据以周期T为单位到达。现在参照图33，该图更详细地表示单元702a。我们能够注意到，单元702a-702g对于4个抽头数据值和4个系数的每一对共享一个乘法器和累加级。用这样的方法来利用上述事实。

现在，对单元702a的乘法器-累加器单元705，再次根据图33作进一步说明。数据移位寄存器708包括寄存器710，711，712和713，它也使用周期为T的时钟。因此，移位寄存器710-713的输出仅每隔133 ns改变一次。该单元本可给寄存器710-713的每一个各配一个乘法器而实现，总共用4个乘法器。然而，因为乘法器716仅工作33ns，即T/4，所以单元702a-702g设计成只具有一个乘法器716，该乘法器用开关714在4个数据寄存器710-713之间转换。用4个系数寄存器720-723供应乘法器716。当然，亦需要把系数寄存器720-723转换，如图33中开关724所表示。滤波器结构要求单元输出727按如下方程形成。

{CC}_{out} = Σ_{n = 0}^{3} D_{n} C_{n}

其中 CCout是单元输出727；

Dn是第n个数据移位寄存器的内容；以及

Cn是第n个系数寄存器的内容。单元输出727用加法器726累加。每个单元702a-702g的各个输出CCout被锁存并在加法器树704中求和。用这样的方法，在有限冲击响应滤波器核芯700中仅需要7个乘法器，而不是28个乘法器。由于乘法器需要占每个单元的最大面积，因此，节省了大量芯片面积。

为了自适应，在单元702a-702g中提供了统称742的附加逻辑。LMS算法反馈一最终误差值，按照引起误差的数据符号，在每个系数中加上或减去该误差值。例如，若在有限冲激响应滤波器的特定抽头上的正数据值在输出产生一正误差，就假定与该抽头有关的系数太大。因此，从系数中减去一个小量，并在适当的系数寄存器中装入更新后的系数。

实现自适应的逻辑742在每个符号周期内送入4次时钟，因此被均分给用时钟打入和通过移位寄存器708的数据符号741的延迟版本用来控制加法器或减法器736，去用误差adeq_error 738的值增加或减小在寄存器720-723中的系数寄存器值。延迟符号741在那里的目的是模拟乘法器716中数相乘的延迟，及考虑到数据流经系统并产生误差值所需的时间。重要的是，所用的符号是过去产生误差时或过去导致产生误差的在抽头上的符号。延迟符号移位寄存器740同主数据寄存器708平行操作，且由开关741转换，其操作类似于开关714。在所有抽头上实行同样的处理。

流经系统的数据流动可根据图34来理解，其中有限冲激响应滤波器统称为750。然后数据流经相位跟踪器754，这需要用几个周期，最后，脉冲限幅器756对数据采样，并向有限冲激响应滤波器750中的单元702a-702g返回一误差信号。

相位跟踪器754按照图35和37解释。相位跟踪器754的原理是使信号去旋转以沿I和Q轴方向调整符号星座。发生旋转是因为载波相位和去调制器相位不一致，加上因为有与它的相关的噪声。这就引起星座的轻微旋转。这可以用消旋器760校正，这需要从原始信号in_data 706产生同相分量770和正交分量772，而原始信号in_data706开始只有同相分量。Hibert滤波器764产生90度旋转以形成一正交分量。用乘法器774，780实现角度θ的旋转。当所用θ很小时，sinθ＝θ，cosθ＝1，利用这个事实，于是可用硬接线的乘1近似地代替乘法器774，用近似值θ来代替输入到乘法器780的sinθ。

相位跟踪器754使用亦引自LSM算法的误差信号来适配θ值，如图34，35和37所示。Hilbert滤波器是一个11个抽头的有限冲激响应滤波器，该滤波器用如同有限冲激响应滤波750相同的方法而实现，除了系数值是硬连线的之外。在782处概括地指出一个单元。再次说明，为了减少硬件，乘法器786是共享的。

再参看图35，用全LMS算法：θ′＝θ+(Q×Δerror)适配相位估算。如果无相位误差，输入in_data 762仅仅是a(t)。如果在in_data 762中有相位误差，则

data＝a(t)cos+a(t)sin其中data是in_data 762；

是相位误差；而

a(t)是a(t)的正交分量。

Hibert滤波器764对结果out_adeq706(图32)操作，形成一个Hibert数据变换和输出

-a(t)sin+a(t)cos。

相位跟踪器的输出phaset_out 766为

output＝(a(t)cos+a(t)sin)cosθ-(-a(t)sin+

a(t)cos)cos

＝a(t)(cosθcos+sinθsin)+a(t)(sincosθ-

cossinθ)。如果θ＝，则第一项变为cos²θ+sin²θ＝1而第二项变为0，所以phaset_out 766＝a(t)。

参考图34和38，多路器和加法器单元790被共用于产生相位校正输出766及产生适配θ的估计值，参看900。该单元的时钟周期是T/4。在开始两个T/4周期内，乘法器792用于形成Hilbert输出与θ的乘积901，而加法器794在原有的θ值上加上Hilbert输出与误差的乘积902，形成一个新的θ值。在第二个两个T/4周期内，乘法器792产生Hilbert输出与误差的乘积902，加法器794给同相数据770加上Hilbert输出与θ的乘积901，形成相位校正后的输出766。

图39显示了控制自适应均衡器、相位跟踪器和解码器的状态机。当一些符号进入均衡器时，状态机910改变状态。在信息改变后，状态复位成s_correlate 920。在这种状态中，同步检测器使用相关操作以对同步的特征定位。当找到该特征时，状态机起计数器的作用，对符号计数以确定输入数据是训练序列s_train 922，数据s_run 923还是s_signature 924。在对控制后面各极的控制信号的确认中，必须考虑在均衡器和相位跟踪器中隐含的延迟。使用了状态的延迟版本。

限幅器单元756更详细地示于图40a-40c中。限幅器810产生4位的输出符号905。训练序列发生器906产生基准训练序列907。减法器912取相位跟踪器输出766(图35)与限幅后的数据(输出符号905)的差值，或在训练方式期间取与基准训练序列907的差值，以形成误差值908。该误差与适当的比例因子相乘，以产生相位跟踪器误差909，用于适配θ900的估值(图34)。

再参照图34，误差值908，或根据adeq_output值706而得到的类似误差值，乘以适当的比例因子，以产生用来适应自适应均衡器部件729的均衡器误差738。

用控制块800操作的开关938用来控制操作方式，以确定均衡器和相位跟踪器是独立自适应或是联合自适应，分别如图40b和40c所示。

图36表示可能用于正交调制系统中消旋器和相位跟踪电路950的另一个实施例。

Reed Solomon(208，188)解码

在这里公开根据Reed_Solomon解码的错误纠正。正如本领域的技术人员所知，Reed_Solomon解码是一专门的块码。在不偏离本发明精神的前提下可利用其它的块码。

208字节信息包的Reed_Solomon解码根据图8-15来解释。除非另有说明，所有的运算当然都是Galois Field运算。提供给纠错电路72(图4)的(N，K)数据的信息包150具有图7所示的格式；其中

d是信息字节；

p是奇偶校验字节；

c是传送的信息包的字节；以及

N是在信息包中的字节数。

在优选实施例中(N，K)为(208，188)。显然，有20个奇偶校验字节。

(N-K)＝20另外，能被纠正的最大字节数为：

T＝(N-K)/2＝10。在论述中使用了下述符号：

C(x)是所传送的信息包；

E(x)是在信息包组合和接收之间引入的误差；

R(x)为C(x)+E(x)；

S(x)是2T-1阶次的校正子多项式；

∧(x)是定位器多项式；以及

Ω(x)是测定器(evalnator)多项式。本领域的技术人员能够理解，S(x)包含R(x)讹误的信息。∧(x)具有的最大阶次为T，∧(x)的各个根确定R(x)中的各个出错位置。在出错位置上Ω(x)的测定产生那个位置上的错误值。

为了解码所选择的途径用图8和9来解释。208字节的信息包R(x)152被输入到FIFO 160中，该FIFO作为能存储448个字节的RAM。在解码过程中，FIFO简单地起延迟的作用。只有188个信息字节需要被存储。在计算出校正子S(x)154以后，20位奇偶校验可以除去，因为它们已不再使用。解码器180接收去交错的数据R(x)152。VA-LID标记184表示R(x)152的当前字节是当前信息包中的有效字节。信息包结束标记EOP 182在VALID标记184表示信息包的最后一字节被接收的同时而被产生。假如去交错器过早结束信息包，就产生出错标记OS 186。这导致对整个解码器180的复位操作。总线CORRECT187包含已纠错的数据。线RS_VALID 189表示数据在总线CORRECT187上。该线只有当数据字节在线上时才为高。线RS_EOP 190是表示已检测到信息包结束的线。当线RS_EOP 190为高时，线PACKERR 192变成高。这表示解码器180已不能去纠正上一个已被释放的信息包。线RS_OS 194意味着在信息包内已出现重要错误情况。该信号被传送到整个系统，表示当前块将不再提供更多的有效数据。

参看图11，R(x)的开始188个字节出现在FIFO的线WD 176上，这些字节被写入RAM 170的由计数器168状态确定的地址中。同样地，R(x)的延迟版本从根据计数器172的状态选择的地址在线R(x)178上被读出。校正子按照下面公式在校正子计算块162中被计算。

S_{j} = Σ_{i = 0}^{n - 1} {rx}_{i} α^{i (j \cdot m_{0})}

其中，S_j是第j个校正子；

n是在一个信息包中的字节数；

m₀是一任意整数(它等于零)；

rx_i是在一个信息包中的第i个字节；以及

α^x是在Galois Field中的第x个α。

校正子由平行操作的3个单元210，212，214的存贮体产生，如图8-14所示。各Galois Field项αⁱ由抽头的反馈移位寄存器200产生，该移位寄存器包括很多个具有加法器204的触发器202，该加法器的位置由生成器多项式X⁸+X⁴+X³+X²+1确定。虽然为了方便起见，确定了24个校正子，实际上解码器180余下的部分只使用S₀至S₁₉。

在部件164中执行的Berlekamp算法是产生定位器多项式∧(x)156和测定器多项式Ω(x)158所用的已知方法。它的流程图示于图13。所用的符号如下：

R₁是由前面的校正子部件产生的包括校正子字节的移位寄存器；

R₂包含定位器多项式∧(x)，∧₀＝1；

R₃包含D多项式；

R₄包含测定器多项式Ω(x)，Ω₁₀＝0；

R₅是用于A多项式的暂时存储器；

d_n是delta；

l是在R₁中的多项式的阶次；以及

n是计数器。

一旦到达STOP 224，l代表算法所找到的错误数，它被保存在寄存器239中(图14)。在块220中，为了算法的继续迭代，需要重复地交换寄存器R₂ 232和R₃ 233的内容。

d_n的值按下式计算

d_{n} = Σ_{i = 0}^{10} Λ_{n, i} S_{n - i}

图14的算法同图13中算法不同。它不是交换寄存器R₂ 232和寄存器R₃ 233的内容，及交换寄存器R₄ 234和寄存器R₅ 235的内容，而用转换开关来记住哪个寄存器包含有关的多项式。这种方法很经济，因为它不需要暂时存储器。控制块230是一个5位的状态机，同时，从每个状态的解码中确定(a)下一个状态；(b)每个移位寄存器231-236的传能；(c)选择多路器238，240，242以选择对应于部件220中R₁-R₅寄存器231-235的输入；(d)在每个状态为有效期间，控制时间；(e)当需要时，重新计算变量n和l；以及(f)保持表示哪个寄存器包含∧(x)和Ω(x)。

Chien Search部件166无遗漏地测定每个可能的位置，以确定它是否∧(x)的根。在一个位置上的测定根据下列方程完成：

Λ (α^{- i}) = Σ_{k = 0}^{10} Λ_{k} α^{- ik}

虽然只有208个位置已被接收，还是对全部255个可能位置做了检查，开始为x＝α²⁵⁴；例如∧(α^-254)＝∧(α¹)＝∧₁₀(α¹⁰)+∧₉(α⁹)+...+∧₂(α²)+∧₁(α¹)+1∧(α^-253)＝∧(α²)＝∧₁₀(α²⁰)+∧₉(α¹⁸)+...+∧₂(α⁴)+∧₁(α²)+1∧(α^-252)＝∧(α³)＝∧₁₀(α³⁰)+∧₉(α²⁷)+...+∧₂(α⁶)+∧₁(α³)+1等等。

Chien Search部件166(图8)更详细地示于图15中。∧(x)项用两个平行单元计算。下面将讨论顶上单元280，它有一对馈送到乘法器260的移位寄存器250，270，移位寄存器270涉及系数α¹-α⁵。其它单元282，286，288的操作相同。在图15中，两个顶部单元用于计算∧(x)。

在每次迭代中，乘积受到循环操作，使它们通过移位寄存器循环。因此，在第六次迭代中，下一个位置正在测定，而移位寄存器的最右单元包含乘积∧₅(α⁵)。乘积∧₅(α¹⁰)是立即需要的。现在，它仅需要用α⁵去乘第一次迭代的结果。

每当∧(x)＝0时计数器290加一，以计算找到的错误位置数。有两个检查来确定是否所接收的信息包包含多于最大的10个错误字节。首先，将计数器290中的值同寄存器239(图14)中值比较。这两个值之间的差表示信息包具有10个以上错误。其次，在Chien Search内发现字节254-208中有错误将使本块为无效。这些是不接收的字节，而仅用于简化Chien Search块166。

用于计算错误大小的方程给出如下：

E (x) = \frac{Ω (α^{- i})}{Λ^{'} (α^{- i})} α^{'}

如果在那个位置上∧(x)的测定值等于零，这个结果只被加到所接收的字节上。Ω(x)和∧′(x)测定的实现与∧(x)相似，它们利用较低的两个单元286，288。单元288产生∧′(x)，且用ROM(未示出)中的查找表得到其倒数。输出接口

本发明的输出接口实现下述功能；与外部处理环境的再同步、缓冲及握手控制。

为了正确地从Reed_Solomon解码器以7.5MHz符号速率时钟将数据传送到可能在不同时钟速率上工作的外部处理环境，再同步是必要的。因为从信道接收数据的速度相对地低于外部处理环境所需的传送速度，缓冲是必要的。为了确保数据合适地从本发明的接收系统传到外部处理系统，握手控制是必要的。输出接口首先把字节集合成32位的字。根据图55，在7.5MHz解码器7.5MHz时钟每第二个周期期间，这些字节从Reed Solomon解码器72(图4)，在8bit数据通路上一次到达一个字节，(在相应于作废的帧标题和检查字节的间隙期间除外)，即在30MHz内部时钟上每第8个周期到达一个字节。通过控制器1306顺序用选择器输入LD1，LD2，LD3和LD4将到达的每个字节选通进入4个锁存器1302中的一个，直到4个锁存器全部装载。然后，锁存器1302的内容用内部时钟信号1316装到32位宽的锁存器1304。

从图55中明显看出，随着从控制器1306来的控制信号DATA-VALID 1308的传入锁存器1310，(该锁存器使用外部处理环境的时钟速度如27MHz)，再同步的过程继续下去。因为接收系统的时钟速率和外部处理环境的时钟速率之间的差异，可能存在这种情形，在送出的信号DATA_VALID 1308被锁存器1310接受的时候，此信号尚未设置确定的电平。此时的信号状态可称为不确定。不确定信号状态的可能被传送(以及从而能引起的结果错误)根据本发明在输出接口被避免了，其方法是通过一系列由外部处理环境的时钟1316控制的锁存1310，1312和1314，选通从接收系统的受内部时钟计数的控制单元，控制1306，来的输出控制信号DATA_VALID 1308。通过这一系列锁存1310，1312和1314以后，从最后的锁存1314出现的信号仍处于不确定状态的可能性低得近于零。一旦信号DATA_VALID1308完全通过锁存1310，1312和1314，它就输入到另一个控制单元1318。响应从锁存1314来的信号DATA_VALID 1308的接收，控制单元1318激活信号LD 1319，该信号在与外部时钟1316结合下，通知32位锁存器1320：现在是锁存从锁存器1304来的数据的时候了。

出于效率的原因，锁存器1320中接受的数据字最好放在输出缓冲器中，而后在需要时传输到外部处理环境。这些数据字通过32位宽的数据通道进入FIFO(先进先出)缓冲器1322。一旦整个数据字包已加载到FIFO缓冲器1322内，外部处理器则在需要时可以利用这些数据字。以这种方式缓冲的全部打包数据。允许在向外部处理环境传输数据之前完成检错和纠错操作。在本优先实施例中，当数据正在被写进FIFO缓冲器1322的过程中，它同时被纠错电路72(图4)处理。一旦纠错电路72的解码器180(图9)完成检错和纠错，如果检测出有不可纠正的错误，信号PACK_ERR 192就被确立。一个合适的错误位被设置在数据包中以通知外部处理环境，当前在FIFO缓冲器1322中的包是坏的数据包。例如，对于MPEG 2传输包，当信号PACK_ERR 192已确立时，包的第二字节的第一位被置位。于是，在传输包合适的字节中可找到的错误指示符，在包传输实际发生之前，就对外部处理环境作出标识。显然，如果不在FIFO缓冲器1322中进行缓冲，MPEG 2信息包的第2字节本来会在信息包讹误的事实被确定之前已经被传送到外部处理环境。而使用上述的缓冲器就能避免不必要的处理时间和/或其它错误处理。

已公布的欧洲专利申请号EP A-057-6749提供在FIFO缓冲器1322和外部处理环境之间的输出接口的优先结构的说明，该输出接口结构包括控制在FIFO 1322和外部处理环境之间传送数据的握手信号，以便用在外部处理环境如MPEG-2(ISO/IEC JIC1/SC29/WG11N 0702)中。操作

信道搜索或信道改变参考图24予以解释。此过程起始于步骤500，在步骤505，设定自动增益控制进入取平均值方式。在此方式下，输出基于对整个输入波形平均值的先验知识。一旦帧同步被检出，数值根据训练序列的已知特性而被调整。此方式使精度得以提高。自动增益控制的稳定性在判断步510被测试。如果自动增益控制尚未被跟踪到稳定值，则重复步505。如果系统是由微处理器控制操作的，则可以跳过判断步骤510。

当确定自动增益控制已经稳定时，频率锁定环路在步515投入工作。±450千赫的初始频率偏移是允许的。使用了分离的频率锁定环路，因为这个频率偏移已超出载频恢复相位锁定环路的牵引范围。在判断步520，频率锁定被评估。如果测试成功，频率锁定环路被关断，且在步525开始定时恢复。正如上面已经讨论过的，定时恢复锁定检测的操作类似于频率锁定环检测。接着，在步骤530，为了精确的相位跟踪，锁相环电路接通。

同步检测过程在步540开始，参考图25对此作更详细解释。在传输一完整帧所要求的时间期间，在步568执行帧同步查找。查找的结果在判断步570被检测。如果测试失败，进一步的检测在步572进行，以确定允许的最大查找时间是否已消逝。如果没有，处理过程返回步568，否则认为在信道改变顺序的步500-535中有过出错。接着在步SCREAM 578，程序退出，并且信道改变顺序在步500被重新起动。

如果在步骤570的检测成功，则在步574用大步距训练自适应均衡器，并且发布“训练模式接通”信号。此信号在步550(图24)同时被检测，当在步555检测到此信息时，自动增益控制和DC(直流)移去器转入它们的更精确的训练方式。然后在步560，退出信道改变的处理过程。

再参考图25，应当指出的是在训练方式中，自动增益控制和DC移去器仅适合于在同步检测之后的第二个及随后的训练序列期间。自适应均衡器可取两个训练序列的时间来适应。在第一帧中的数据被认为是不可靠的，因而在步576被舍弃。

在第一帧之后，在第二帧的帧标题头中出现第二同步序列是所期望的，这在判断步580检测。如果第二同步显现不正常，则认为第一同步被错检了，或者在信道改变顺序的步500-535中有过错误。于是同步检测顺序被终止在步SCREAM 578，接着，控制转到步500以重新起动信道改变顺序。

如果第二序列被检出，则自适应均衡器使用细步距，在步582受训练。从此帧以及随后各帧来的数据被解码并在步584输出。在判断步586，第三序列中的同步被检测。

同步检测处理通常通过步582，584和判断步586再循环；可是如果任何时候在对连续两帧期间帧同步没有按预料地出现，正如在步588、590及判断步592所表示的那样，其中步582、584及判断步586的过程被重复，则SHOUT信号在步594产生。取决于系统是否由微处理器控制，这可以有两种可供选择的效果。在一个实施例中，产生NO_SYNC_EVENT(未示出)，它中断主微处理器，在另一实施例中，信道改变顺序列在步500重新起动。

电技术要求

以下各表给出了电技术要求：

表7

绝对最大额定值

符号	参数	Min.	Max.	单位
符号	参数	Min.	Max.	单位	V_DD	相对GND的5V额定电压	-0.5	6.5
V_IN	任意引脚上的输入电压	GND-0.5	VDD+0.5	V	V_DD	相对GND的5V额定电压	-0.5	6.5
V_IN	任意引脚上的输入电压	GND-0.5	VDD+0.5	V	T_A	工作温度	-40	+85	xC
T_S	存储温度	-55	+125	xC	T_A	工作温度	-40	+85	xC

表8

DC工作条件

VDD	对GND的5V额定电压	4.75	5.25	V
VDD	对GND的5V额定电压	4.75	5.25	V	GND	地	0	0	V
TA	工作温度	0	70	xC	GND	地	0	0	V
TA	工作温度	0	70	xC	I_DD	RMS供电流		500	mA
IV_CCref	V_CCref吸取的RMS电流		5	mA	I_DD	RMS供电流		500	mA

具体实现了两种不同类型的信号接口。标准(5伏)TTL电平用于微处理器接口。5伏CMOS电平用于其他的接口。在以下各表中凡是指出信号类型的地方，各符号的意义示于表9。

表9

信号类型

类型	所用逻辑电平
类型	所用逻辑电平	C	5V CMOS电平
T	5V TTL电平	C	5V CMOS电平
T	5V TTL电平	T o/c	5V TTL电平(集电极开路信号)

表10

TTL(5V)DC特性

符号	参数	Min.	Max.	单位	@	注
符号	参数	Min.	Max.	单位	@	注	V_IL	输入低电压	GND-0.5	0.8	V	a
V_IH	输入高电压	2.0	VDD+0.5	V			V_IL	输入低电压	GND-0.5	0.8	V
V_IH	输入高电压	2.0	VDD+0.5	V		V_OL	输出低电压		0.4	V	I_OLmax
V_OLoc	集电极开路输出低电压		0.4	V	I_OLocmax	V_OL	输出低电压		0.4	V	I_OLmax
V_OLoc	集电极开路输出低电压		0.4	V	I_OLocmax	V_OH	输出高电压	2.4		V	I_OHmin
I_OL	输出电流，低		16	mA	V_OLmax	V_OH	输出高电压	2.4		V	I_OHmin
I_OL	输出电流，低		16	mA	V_OLmax	I_Ooc	集电极开路输出电流，低	4.0	8.0	mA	V_OLocmax
I_OH	输出电流，高	-400		mA	V_OHmin	I_Ooc	集电极开路输出电流，低	4.0	8.0	mA	V_OLocmax
I_OH	输出电流，高	-400		mA	V_OHmin	I_OZ	输出截止状态漏电流		+20	mA
I_IN	输入漏电流		±10	mA		I_OZ	输出截止状态漏电流		+20	mA
I_IN	输入漏电流		±10	mA		C_IN	输入电容		5	pF
C_OUT	输出/IO电容		5	pF		C_IN	输入电容		5	pF

表11

CMOS(5V)DC特性

符号	参数	Min.	Max.	单位	@	注
符号	参数	Min.	Max.	单位	@	注	V_IL	输入低电压	GND-0.5	1.4	V	V_DD＝4.75	a
V_IH	输入高电压	3.7	VDD+0.5	V	V_DD＝5.25		V_IL	输入低电压	GND-0.5	1.4	V	V_DD＝4.75
V_IH	输入高电压	3.7	VDD+0.5	V	V_DD＝5.25	V_OL	输出低电压		0.4	V	≤4mA
	0.1	V	≤1mA						0.4	V	≤4mA
	0.1	V	≤1mA	V_OH	输出高电压			V_DD-0.4		V	≥-4mA
V_DD-0.1		V	≥-1mA					V_DD-0.4		V	≥-4mA
V_DD-0.1		V	≥-1mA				I_OZ	输出截止状态漏电流		±20	mA
I_IN	输入漏电流		±10	mA		b	I_OZ	输出截止状态漏电流		±20	mA
I_IN	输入漏电流		±10	mA		b	I_JIL	漏电流，JATG带上拉电阻	-50	-180	mA	GND	c
I_JIH	漏电流，JATG带上拉电阻		10	mA	VDD		I_JIL	漏电流，JATG带上拉电阻	-50	-180	mA	GND
I_JIH	漏电流，JATG带上拉电阻		10	mA	VDD	C_IN	输入电容		5	pF
C_OUT	输出/IO电容		5	pF		C_IN	输入电容		5	pF

a、各交流输入参数在2.5伏的量测电平被量测。b、带有内部上抗电阻的JTAG信号(TRST，TDI和TMS)除外。c、适用于带有上抗电阻的JTAG引脚(TRST，TDI和TMS)。

表12

OUT CLK要求

Num	特性	Min.	Max.	单位
Num	特性	Min.	Max.	单位	#1	时钟周期	33	53	ns
#2	时钟高周期	10		ns	#1	时钟周期	33	53	ns
#2	时钟高周期	10		ns	#3	时钟低周期	10		ns

RESET是主芯片的复位信号，所有电路被复位并采取本数据表中不同表格所指示的复位状态。在电流和时钟稳定以后，RESET必须被确立(低电平)至少4个IN_CLK周期，以确保正确复位。信号和寄存器

表13

信号

信号名	I/O	类型	JTAG	说明
信号名	I/O	类型	JTAG	说明	IN_DATA[7：0]	I	C	I	A/D转换器接口
SAMPLE	O	C	T		IN_DATA[7：0]	I	C	I
SAMPLE	O	C	T	VSB_IN	I	-	A	模拟信号输入
POS_REF	I	-	A	VSB_IN	I	-	A	模拟信号输入	ADC正参考电压
POS_REF	I	-	A	NEG_REF	I	-	A	ADC负参考电压	ADC正参考电压
IN_CLK	I	C	I	NEG_REF	I	-	A	ADC负参考电压	采样定时控制
IN_CLK	I	C	I	TCTRL	O	C	T
TCLK	O	C	T	TCTRL	O	C	T	符号率时钟
TCLK	O	C	T	AGC	O	C	T	符号率时钟	Sigma-delta调制的AGC
FCTRL[9：0]	O	C	T	AGC	O	C	T	载波恢复反馈	Sigma-delta调制的AGC
FCTRL[9：0]	O	C	T	OUT_DATA[15：0]	O	T	T	载波恢复反馈	输出接口引脚
OUT_VALID	O	T	T	OUT_DATA[15：0]	O	T	T
OUT_VALID	O	T	T	OUT_ACCEPT	I	T	I
OUT_MODE	I	C	I	OUT_ACCEPT	I	T	I
OUT_MODE	I	C	I	OUT_WIDTH	I	C	I
OUT_CLK	I	C	I	OUT_WIDTH	I	C	I
OUT_CLK	I	C	I	RESET	I	C	R	微处理器接口(MPI)
ME[1：0]	I	T	I	RESET	I	C	R
ME[1：0]	I	T	I	MR/W	I	T	I
MA[7：0]	I	T	I	MR/W	I	T	I
MA[7：0]	I	T	I	MD[7：0]	I/O	T	B
IRQ	O	T o/c	D	MD[7：0]	I/O	T	B
IRQ	O	T o/c	D	VSB_LEVEL[1：0]	O	C	T
TCK	I	C	J	VSB_LEVEL[1：0]	O	C	T	JTAG测试访问端口
TCK	I	C	J	TDI	I	C	J
TDO	O	C	J	TDI	I	C	J
TDO	O	C	J	TMS	I	C	J
TRST	I	C	J	TMS	I	C	J
TRST	I	C	J	VDD	-	-	A		5V电源干线
GND	-	-	A	VDD	-	-	A	地	5V电源干线
GND	-	-	A	TPH0	I	C	I	地	测试时钟
TPH1	I	C	I	TPH0	I	C	I
TPH1	I	C	I	MONSEL[1：0]	I	C	I	监视器总线源选择
MONITOR[8：0]	O	C	T	MONSEL[1：0]	I	C	I	监视器总线源选择	监视器总线

表14

寄存器地址表总览

地址(16进制)	寄存器名
地址(16进制)	寄存器名	0x00...0x01	中断服务
0x02...0x27	操作控制	0x00...0x01	中断服务
0x02...0x27	操作控制	0x28...0x5f	自适应均衡器系数
0x60...0x7e	测试和诊断寄存器	0x28...0x5f	自适应均衡器系数
0x60...0x7e	测试和诊断寄存器	0x7f	修正寄存器

表15

中断服务区

地址(16进制)	位号	寄存器名
地址(16进制)	位号	寄存器名	0x00	7	chip_event
	6	output_overflow_event	0x00	7	chip_event
	6	output_overflow_event		5	packet_error_event
	4	no_sync_event		5	packet_error_event
	4	no_sync_event		3	user_data_event
	2	time_out_event		3	user_data_event
	2	time_out_event		1：0	(未使用)
0x01	7	chip_mask		1：0	(未使用)
0x01	7	chip_mask		6	output_overflow_mask
	5	packet_error_mask		6	output_overflow_mask
	5	packet_error_mask		4	no_sync_mask
	3	user_data_mask		4	no_sync_mask
	3	user_data_mask		2	time_out mask
	1：0	(未使用)		2	time_out mask

表16

操作控制寄存器

地址(16进制)	位号	方向/复位	寄存器名	说明
地址(16进制)	位号	方向/复位	寄存器名	说明	2	0	R/W/1	change_channel	写1导致信道变化序列初始化。所有其他操作被终止，但输出总在信息包边界处停止。若这一位被读，它在信道改变期间将为1。(信道改变状态机是有效的)
3	5	R/W/0	agc_lock_mode	若agc_lock_mode设置为0，内部AGC锁定检测电路被使用在信道变化序列中。若agc_lock_mode设置为1，当set_agc_lock置1时，则信道变化序列将进入下一状态(或立即进入下一状态，若set_agc_lock已置为1)	2	0	R/W/1	change_channel
	5	R/W/0	agc_lock_mode		4	R/W/0	set_agc_lock
	3	R/W/0	fll_lock_mode		4	R/W/0	set_agc_lock	若fll_lock_mode置0，内部FLL lock检测电路被用于信道变化序列中。若fll_lock_mode置1，当set_fll_lock置1时则信道变化序列将进入下一状态。(或立即进入下一状态，若set_fll_lock已经置1)
	3	R/W/0	fll_lock_mode	2	R/W/0	set_fll_lock
	1	R/W/0	tmr_lock_mode	2	R/W/0	set_fll_lock	若tmr_lock_mode置0，内部FLL锁定检测电路被用于信道变化序列中。而若tmr_lock_mode置1，当set_tmr_lock被置1时，根据是否PLL被锁定，信道变化序列可进入下一状态。(或立即进入下一状态，若set_tmr_lock已置为1)
	1	R/W/0	tmr_lock_mode	0	R/W/0	set_tmr_lock
	4	2	R	0	R/W/0	set_tmr_lock		agc_locked	AGC内部锁定检测，若AGC锁定为1，若AGC未锁定则为0。
1		2	R	R	fll_lock	FLL内部锁定检测。若FLL锁定则为1，若FLL未锁定则为0。		agc_locked	AGC内部锁定检测，若AGC锁定为1，若AGC未锁定则为0。
1		0	R	R	fll_lock	FLL内部锁定检测。若FLL锁定则为1，若FLL未锁定则为0。	tmr_locked	时序恢复内部锁定检测。若时序恢复锁定为1，若定时恢复未锁定为0。
5		0	R	3：2	R/W/00	adc_selec	tmr_locked	时序恢复内部锁定检测。若时序恢复锁定为1，若定时恢复未锁定为0。	00选择外部模数转换器(在1N DATA[7：0]上为数字输入)01选择内部模数转换器(在VSB_IN上为模拟输入)

表16(续1)

地址(16进制)	位号	方向/复位	寄存器名	说明
地址(16进制)	位号	方向/复位	寄存器名	说明		1	R/W/1	sync_err_action	当在一行中所希望位置上检测不到两个帧同步时控制其结果。0选择不动作。1使信道变化序列被初始化。
0	R/W/1	fec_err_action	当Reed_solomon解码器发现在两个相邻信息包中有无法纠正的错误时，控制其结果。0选择不动作。1使信道变化序列被初始化。在这两种情况下，packet_error_event位置位。			1	R/W/1	sync_err_action	当在一行中所希望位置上检测不到两个帧同步时控制其结果。0选择不动作。1使信道变化序列被初始化。
0	R/W/1	fec_err_action		6		6：4	R/W/10x4	fil_time_out	在频率搜索期间，用于频率“hop”的超时，所指定数是4096^*T/2(15MHZ)时钟周期的倍数，即fil_time_out＝1给出的超时约为0.27μs。
3：0	R/W/0x8	seq_time_out	信道变化序列超时，用32768×T/2时钟周期的倍数表示。			6：4	R/W/10x4	fil_time_out
3：0	R/W/0x8	seq_time_out	信道变化序列超时，用32768×T/2时钟周期的倍数表示。		7	7：0	R/W/0x00	fec_err_count	在本寄存器中这个值随着在数据流中每次Read_solomon解码器纠正一次错误而增加1。若值0×00在读出后立即写入到该寄存器中，则此值将是从上次读以来的出错数目。如果出现不能纠正的错误，该值就无意义。
8	7：0	R/W/？	nyq_gain	加到Nyquist滤波器的输出的增益。	7	7：0	R/W/0x00	fec_err_count
8	7：0	R/W/？	nyq_gain	加到Nyquist滤波器的输出的增益。	09	7：0	R/W/？	dc_key_value	在键控方式中，由DC消除所用的值。
0a				(不用)	09	7：0	R/W/？	dc_key_value	在键控方式中，由DC消除所用的值。
0a				(不用)	0b				(不用)

表16(续2)

地址(16进制)	位号	方向/复位	寄存器名	说明
地址(16进制)	位号	方向/复位	寄存器名	说明	oc	4	R/W/0	agc_invert	设置该位为1导致sigma_delta调制的AGC输出反相。
3：2	R/W/0b11	agc_av_gain	在平均方式中AGC电路所用的增益常数00选择2^-1301选择2^-1410选择2^-1511选择2^-16			4	R/W/0	agc_invert	设置该位为1导致sigma_delta调制的AGC输出反相。
3：2	R/W/0b11	agc_av_gain	在平均方式中AGC电路所用的增益常数00选择2^-1301选择2^-1410选择2^-1511选择2^-16	1：0		R/W/0b10	agc_train_gain	在训练方式中AGC电路所用的增益常数00选择2^-1301选择2^-1410选择2^-1511选择2^-16
0d	7：0	R/W/0x34	agc_av_bias	1：0		R/W/0b10	agc_train_gain	在训练方式中AGC电路所用的增益常数00选择2^-1301选择2^-1410选择2^-1511选择2^-16	在平均方式下AGC电路所用的平均群集(constellation)值。
0d	7：0	R/W/0x34	agc_av_bias	0e	7：0	R/W/0x30	agc_train_bias	在平均方式下AGC电路所用的平均群集(constellation)值。	在平均方式下AGC电路所用的平均群集(constellation)值。
0f	7：4	R/W/0x4	agc_lock_value	0e	7：0	R/W/0x30	agc_train_bias	在平均方式下AGC电路所用的平均群集(constellation)值。	这些值被内部AGC锁定检测电路所用，以确定是否锁定AG-C，agc_lock_time以符号周期×64为单位。
	7：4	R/W/0x4	agc_lock_value	3：0	R/W/0x4	agc_lock_time
	10	5：3	R/W/0b011	3：0	R/W/0x4	agc_lock_time	tmr_p_gain_acq	在搜索期间所用的定时恢复回路滤波器/的比例增益。000选择2³001选择2⁴010选择2⁵011选择2⁶100选择2⁷101选择2⁷110选择2⁷111选择2⁷
10	10	5：3	R/W/0b011	2：0	R/W/0b110	tmr_i_gain_acq	tmr_p_gain_acq		在搜索期间所用的定时恢复回路滤波器的积分增益。000选择2^-14001选择2^-13010选择2^-12011选择2^-11100选择2^-10101选择2^-9110选择2^-8111选择2^-7
10	11	5：3	R/W/0b001	2：0	R/W/0b110	tmr_i_gain_acq	tmr_p_gmin_run	一旦锁定已经建立，定时恢复回路滤波器所用的比例增益。各种选择如同tmrp_gain_acq。

表16(续3)

地址(16进制)	位号	方向/复位	寄存器名	说明
地址(16进制)	位号	方向/复位	寄存器名	说明		2：0	R/W/0b01	0tmr_i_gain_run	一旦锁定已被建立，定时恢复回路所用的滤波器的积分增益，选择为tmr_i_gain_acq
12	5：4	R/W/0x3	tmr_lock_value	定时恢复锁定检测用。		2：0	R/W/0b01	0tmr_i_gain_run	一旦锁定已被建立，定时恢复回路所用的滤波器的积分增益，选择为tmr_i_gain_acq
	5：4	R/W/0x3	tmr_lock_value	定时恢复锁定检测用。	3：0	R/W/0x2	tmr_lock_time	定时恢复锁定检测用。
	13				3：0	R/W/0x2	tmr_lock_time	定时恢复锁定检测用。	(不用)一定时恢复地址空间。
14	13				0	R/W/0x0c5	fll_p_gain	PLL回路滤波器的比例增益。	(不用)一定时恢复地址空间。
14	15	7：0			0
16	15	7：0	0	R/W/0x01d	pll_p_gain				PLL回路滤波器的积分增益。
16	17	7：0	0
18	17	7：0	2：0			R/W/0x24a	fll_i_gain	PLL回路滤波器的积分增益。
18	19	7：0	2：0
1a	19	7：0	2：0	R/W/0x00d	pll_i_gain				PLL回路滤波器的积分增益。
1a	1b	7：0	2：0
1c	1b	7：0	4：0			R/W/0x08	fll_lock_value	由于FLL锁定检测。
1c	1d	3：0	4：0	R/W/0x4	fll_lock_time	R/W/0x08	fll_lock_value	由于FLL锁定检测。	用于FLL锁定检测。
1e	1d	3：0	3：0	R/W/0x4	fll_lock_time	R/W/	dac_bits	由FPLL、Sigma-Delta输出的位数。	用于FLL锁定检测。
1e	1f		3：0			R/W/	dac_bits	由FPLL、Sigma-Delta输出的位数。	(不用)
20	1f		7：0			R/W/0x00	user_reg0	用户字节0	(不用)
20	21	7：0	7：0	R/W/0x00	user_reg1	R/W/0x00	user_reg0	用户字节0	用户字节1
22	21	7：0	1	R/W/0x00	user_reg1	R/W/0	vsb_levels_mode	0选择自动方式；从帧标题的用户数据字段的信息中自动设置VSB调制。1选择手动方式；VSB调制是写到vsb_levels寄存器中的值	用户字节1

表16(续4)

地址(16进制)	位号	方向/复位	寄存器名	说明
地址(16进制)	位号	方向/复位	寄存器名	说明	23	7：5	R/W/0b100	adeq_run_step	在帧的数据部分期间(即不在训练序列期间)用于训练自适应均衡器的步长。000选择0(自适应被禁止)001选择1/2^1/4096010选择3/4^1/4096011选择7/8^1/4096100选择1^1/4096101选择9/8^1/4096110选择5/4^1/4096111选择3/2^*1/4096
4：2	R/W/0b100	adeq_train_step	在“slow train”训练序列期间用于训练自适应均衡器的步长。000选择0(自适应被禁止)001选择1/2^1/512010选择3/4^1/512011选择7/8^1/512100选择1^1/512101选择9/8^1/512110选择5/4^1/512111选择3/2^*1/512			7：5	R/W/0b100	adeq_run_step
4：2	R/W/0b100	adeq_train_step		1：0		R/W/0b00	vsb_levels	要用的VSB的群集。若vsb_levels_mode为0，这个值由帧标题用户数据字段加载。若vsb_levels_mode为1，该值应由MPI写入。(如果不准备使用16VSB的复位值)00选择16VSB11选择8VSB6(不用)10选择4VSB01选择2VSB
24	7	R/W/0	indy_loops	1：0		R/W/0b00	vsb_levels		当置为0时，自适应均衡器和相位跟踪器为联合自适应。当置为1时，自适应均衡器和相位跟踪器，分别用独立的误差值各自独立自适应。
	7	R/W/0	indy_loops	6			(不用)

表16(续5)

地址(16进制)	位号	方向/复位	寄存器名	说明
地址(16进制)	位号	方向/复位	寄存器名	说明	24(cont.)	5：3	R/W/0b100	adeq_fast_step	在“fast train”训练序列期间，所用于训练自适应均衡器的步长。000选择0(自适应禁止)001选择1/2^1/4096010选择3/4^1/4096011选择7/8^1/4096100选择1^1/4096101选择9/8^1/4096110选择5/4^1/4096111选择3/2^*1/4096
2：0	R/W/0b011	sync_mask	为了正确地检测出特征标记，其符号必须被正确检测的特征标记符号的数目。000选择31001选择＞＝30011选择＞＝28111选择＞＝24其它值不应使用。			5：3	R/W/0b100	adeq_fast_step
2：0	R/W/0b011	sync_mask		25		7：5	R/W/0b100	phtr_run_step	在帧数据部分(即非训练序列期间)为适应相位跟踪器所用的步长。000选择0(自适应禁止)001选择1/2^1/1024010选择3/4^1/1024011选择7/8^1/1024100选择1^1/1024101选择9/8^1/1024110选择5/4^1/1024111选择3/2^*1/1024
4：2	R/W/0b100	phtr_train_step	在训练序列期间，为适应相位跟踪器所用的步长。各项选择如同phtr_run_step			7：5	R/W/0b100	phtr_run_step
4：2	R/W/0b100	phtr_train_step	在训练序列期间，为适应相位跟踪器所用的步长。各项选择如同phtr_run_step		1	R/W/0	input_double	若设置为1，到自适应均衡器的输入数据将被乘以2。它用于增加在自适应均衡器中使用的数据的动态范围。如果不如此设置，动态范围可能小于可用范围的一半。
0	R/W/0	scramble_disable	0选择解扰器允许1选择解扰器禁止(若传输数据未曾被扰码时使用)		1	R/W/0	input_double
0	R/W/0	scramble_disable	0选择解扰器允许1选择解扰器禁止(若传输数据未曾被扰码时使用)		26	7：0	R/W/0xC000	phase_estimate	相位跟踪装置的相位估计
27	7：0				26	7：0

表17

自适应均衡器系数寄存器

地址(16进制)	位号	方向/复位	寄存器名	说明
地址(16进制)	位号	方向/复位	寄存器名	说明	28	7：0	R/W	adeq_coeff_0	自适应均衡器系数值
29	7：0	R/W			28	7：0	R/W
29	7：0	R/W	2a	7：0	R/W	adeq_coeff_1	自适应均衡器系数值
2b	7：0	R/W	2a	7：0	R/W
2b	7：0	R/W	2c	7：0	R/W			adeq_coeff_2	自适应均衡器系数值
2d	7：0	R/W	2c	7：0	R/W
2d	7：0	R/W	2	7：0	R/W	adeq_coeff_3	自适应均衡器系数值
2f	7：0	R/W	2	7：0	R/W
2f	7：0	R/W	30	7：0	R/W			adeq_coeff_4	自适应均衡器系数值
31	7：0	R/W	30	7：0	R/W
31	7：0	R/W	32	7：0	R/W	adeq_coeff_5	自适应均衡器系数值
33	7：0	R/W	32	7：0	R/W
33	7：0	R/W	34	7：0	R/W			adeq_coeff_6	自适应均衡器系数值
35	7：0	R/W	34	7：0	R/W
35	7：0	R/W	36	7：0	R/W	adeq_coeff_7	自适应均衡器系数值
37	7：0	R/W	36	7：0	R/W
37	7：0	R/W	38	7：0	R/W			adeq_coeff_8	自适应均衡器系数值
39	7：0	R/W	38	7：0	R/W
39	7：0	R/W	3a	7：0	R/W	adeq_coeff_9	自适应均衡器系数值
3b	7：0	R/W	3a	7：0	R/W

表17(续1)

地址(16进制)	位号	方向/复位	寄存器名	说明
地址(16进制)	位号	方向/复位	寄存器名	说明	3c	7：0	R/W	adeq_coeff_10	自适应均衡器系数值
3d	7：0	R/W			3c	7：0	R/W
3d	7：0	R/W	3	7：0	R/W	adeq_coeff_11	自适应均衡器系数值
3f	7：0	R/W	3	7：0	R/W
3f	7：0	R/W	40	7：0	R/W			adeq_coeff_12	自适应均衡器系数值
41	7：0	R/W	40	7：0	R/W
41	7：0	R/W	42	7：0	R/W	adeq_coeff_13	自适应均衡器系数值
43	7：0	R/W	42	7：0	R/W
43	7：0	R/W	44	7：0	R/W			adeq_coeff_14	自适应均衡器系数值
45	7：0	R/W	44	7：0	R/W
45	7：0	R/W	46	7：0	R/W	adeq_coeff_15	自适应均衡器系数值
47	7：0	R/W	46	7：0	R/W
47	7：0	R/W	48	7：0	R/W			adeq_coeff_16	自适应均衡器系数值
49	7：0	R/W	48	7：0	R/W
49	7：0	R/W	4a	7：0	R/W	adeq_coeff_17	自适应均衡器系数值
4b	7：0	R/W	4a	7：0	R/W
4b	7：0	R/W	4c	7：0	R/W			adeq_coeff_18	自适应均衡器系数值
4d	7：0	R/W	4c	7：0	R/W
4d	7：0	R/W	4e	7：0	R/W	adeq_coeff_19	自适应均衡器系数值
4f	7：0	R/W	4e	7：0	R/W
4f	7：0	R/W	50	7：0	R/W			adeq_coeff_20	自适应均衡器系数值
51	7：0	R/W	50	7：0	R/W

表17(续2)

地址(16进制)	位号	方向/复位	寄存器名	说明
地址(16进制)	位号	方向/复位	寄存器名	说明	52	7：0	R/W	adeq_coeff_21	自适应均衡器系数值
53	7：0	R/W			52	7：0	R/W
53	7：0	R/W	54	7：0	R/W	adeq_coeff_22	自适应均衡器系数值
55	7：0	R/W	54	7：0	R/W
55	7：0	R/W	56	7：0	R/W			adeq_coeff_23	自适应均衡器系数值
57	7：0	R/W	56	7：0	R/W
57	7：0	R/W	58	7：0	R/W	adeq_coeff_24	自适应均衡器系数值
59	7：0	R/W	58	7：0	R/W
59	7：0	R/W	5a	7：0	R/W			adeq_coeff_25	自适应均衡器系数值
5b	7：0	R/W	5a	7：0	R/W
5b	7：0	R/W	5c	7：0	R/W	adeq_coeff_26	自适应均衡器系数值
5d	7：0	R/W	5c	7：0	R/W
5d	7：0	R/W	5e	7：0	R/W			adeq_coeff_27	自适应均衡器系数值
5f	7：0	R/W	5e	7：0	R/W

操作数据

表18

输入接口信号

信号名	类型	说明
信号名	类型	说明	IN_DATA[7：0]	输入	由A/D转换器采样的输入信号。
SAMPLE	输出	由IN-CLK除以2形成。	IN_DATA[7：0]	输入	由A/D转换器采样的输入信号。
SAMPLE	输出	由IN-CLK除以2形成。	VSB_IN	模拟	IN-DATA的等效模拟值，用内部A/D转换器采样。
POS_REF	模拟	A/D转换器的基准电压。	VSB_IN	模拟	IN-DATA的等效模拟值，用内部A/D转换器采样。
POS_REF	模拟	A/D转换器的基准电压。	NEG_REF	模拟
N_CLK	输入	由定时恢复块控制的外部VCXO产生，以形成精确的采样时钟，以2倍的符号速率采样。	NEG_REF	模拟
N_CLK	输入	由定时恢复块控制的外部VCXO产生，以形成精确的采样时钟，以2倍的符号速率采样。	TCTRL	输出	反馈信号，去控制定时恢复的VCXO。这个信号是1位sigma-delta调制的。
AGC	输出	反馈信号，去控制RFP分的增益。是1位sigma-delta调制的。	TCTRL	输出	反馈信号，去控制定时恢复的VCXO。这个信号是1位sigma-delta调制的。
AGC	输出	反馈信号，去控制RFP分的增益。是1位sigma-delta调制的。	FCTRL[9：0]	输出	去控制RF解调器频率的反馈信号。是sigma-delta调制的14位值。
VSB_LEVEL[1：0]	输出	VSB调制电平	FCTRL[9：0]	输出	去控制RF解调器频率的反馈信号。是sigma-delta调制的14位值。

表19

FDLL数据宽度

信号	概念位位置	注
信号	概念位位置	注	ADC output	s5.2	输入到芯片
I，Q inputs	s5.3		ADC output	s5.2	输入到芯片
I，Q inputs	s5.3		Error signal(Err)	s5.3
I coefficient	-9.20		Error signal(Err)	s5.3
I coefficient	-9.20		I coeff^*Err	s-4.18	乘法器的四舍五入结果
Integrator register	s1.18		I coeff^*Err	s-4.18	乘法器的四舍五入结果
Integrator register	s1.18		I-integrator output	s1.12	舍位积分寄存器值
P coefficient	-3.12		I-integrator output	s1.12	舍位积分寄存器值
P coefficient	-3.12		P coeff^*Err	s2.12
I+P	s2.12		P coeff^*Err	s2.12

表19(续)

信号	概念位位置	注
信号	概念位位置	注	Sigma-delta输入	s2.12	受限制以允许有比DAC动态范围分配更大的I+P偏离。sigma-delta调制器输出10个MSB而反馈4个LSB。

表20

时序恢复数据宽度

信号	概念位位置	注
信号	概念位位置	注	ADC输出	S5.2
Itr，Qtr	s5.6		ADC输出	S5.2
Itr，Qtr	s5.6		11R滤波器状态	s1.14
乘法器输入	s1.6	舍去的滤波状态	11R滤波器状态	s1.14
乘法器输入	s1.6	舍去的滤波状态	乘法器输出＝误差	s0.12
积分器寄存器	在2^-7..2^-14范围内的可编程移位		乘法器输出＝误差	s0.12
积分器寄存器	在2^-7..2^-14范围内的可编程移位		Error^*I系数	s-6.18	由tmr-i-gain所选择的和舍去的值右移的实际数据
积分器寄存器	s4.18		Error^*I系数	s-6.18	由tmr-i-gain所选择的和舍去的值右移的实际数据
积分器寄存器	s4.18		积分器输出	s3.7	舍去的寄存器值
比例系数	在2³..2⁷范围内的可编程移位		积分器输出	s3.7	舍去的寄存器值
比例系数	在2³..2⁷范围内的可编程移位		P coeff^*Err	s6.7
P+I	s6.7		P coeff^*Err	s6.7
P+I	s6.7		Delta-sigma输入	s1.7	受限制以允许在搜索期间有比DAC动态范围更大的偏离

输出接口说明

表21

输出接口信号

信号名	类型	说明
信号名	类型	说明	OUT_DATA[15：0]	输出	输出数据总线。这个信息可用于8位和16位方式中。在8位方式中，仅使用位7：0
OUT_VALID	输出	输出数据有效	OUT_DATA[15：0]	输出	输出数据总线。这个信息可用于8位和16位方式中。在8位方式中，仅使用位7：0
OUT_VALID	输出	输出数据有效	OUT_ACCEPT	输入	从MPEG2系统Demux来的数据接收。
OUT_CLK	输入	输出数据时钟，所有输出接口信号同该时钟同步。	OUT_ACCEPT	输入	从MPEG2系统Demux来的数据接收。

表21(续)

信号名	类型	说明
信号名	类型	说明	OUT_WIDTH	输入	选择out-data的宽度0为8位，1为16位
OUT_MODE	输入	0为“Fast”方式，1为“DMA”方式	OUT_WIDTH	输入	选择out-data的宽度0为8位，1为16位

表22

输出接口时序

号	特性	最小	最大	单位	注
号	特性	最小	最大	单位	注	#4	OUT_VALID建立时间	8		ns
#5	OUT_ACCEPT建立时间	0		ns	Fast方式	#4	OUT_VALID建立时间	8		ns
#5	OUT_ACCEPT建立时间	0		ns		#6	OUT-CLK到数据		10	ns
#7	OUT-ACCEPT高到OUT-CLK上升沿	2		ns		#6	OUT-CLK到数据		10	ns	DMA方式
#7	OUT-ACCEPT高到OUT-CLK上升沿	2		ns	#8	OUT-ACCEPT低到OUT-CLK下降沿	8		ns
#9	OUT-ACCEPT高到数据被驱动	0	10	ns	#8	OUT-ACCEPT低到OUT-CLK下降沿	8		ns
#9	OUT-ACCEPT高到数据被驱动	0	10	ns	#10	OUT-CLK到数据高阻抗	0	10	ns

例子

根据前面所述优先实施例实现的有线电视系统中所用的数字接收器在具有下述损耗的信道中经过纠错后能够获得锁定并保持小于1.0×10^-12符号错误率的输出。

载波/噪声(NTSC)＞43dB

信号/噪声(16-VSB)＞33dB

复合三倍差柏(triplebeat)和复合第二阶(second order)＞51

dB

微反射＜2.5μs(对于反射＞35dB)

突发错误持续时间＜38μs

中频声表面波滤波器：

通带幅度纹波＜0.75dB

通带群延迟＜80ns峰到峰

相位噪声＜81dBc/Hz a离开载频20KHz

FM交流声-以5KHz峰值频偏调频的120Hz正弦波

对信道改变时的初始频率偏离＜450KHz第二实施例

第二实施例参照图4b来解释，它同第一实施例用同样方式构成，除了载波恢复器64和自动增益控制器66的输出是根据模拟NTSC接收器46对应的输出而被选择器45多路选择的。用这种方法，在48处泛指的接收器实施例对于模拟NTSC和数字方式可共享调谐器和模拟IF(中频)部分，从而使能有更低的系统成本。

在此我们已经公开了一种在CMOS集成电路中实现的数字接收器，它适用于电缆系统或其它广布系统中，在这些系统中，某些信道分配给模拟传输如NTSC，PAL，PAL-D或SECAM，而另一些信道分配给用VSB的数字传输。接收器对于MPEG 2传输信息包是经过优化的。它在模拟和数字两种方法的操作中，共享调谐器和模拟IF(中频)部分，从而导致低的系统成本。使用16-VSB，系统在27M位/秒的净数据率上工作并有低的帧开销。如果信道不可靠则提供逐步降回到8-VSB，4-VSB和2-VSB。在错误纠正之后，操作中的符号错误率小于1.0×10^-12，信道变化时的搜索时间小于100ms。尽管本发明已经根据在这里公开的结构作了说明，它不限于所陈述的细节，并且本申请的意图是包括下列权利要求范围内的任何可能的修改和变化。

Claims

1、一个用于接收数据信息包的信号处理装置，该数据信息包作为具有传输前特性的调制信号被传送通过一信道，该信号处理装置包括：

一个模数转换器，这个模数转换器以采样间隔采样输入信号，并具有ADC输出；

一耦合到所说ADC输出端的定时恢复电路，用于调整所说采样间隔的频率和相位；

一耦合到所说ADC输出端的载波恢复电路，用以调整所说输入信号的频率和相位；

一滤波器，使所说ADC输出特性同所说输入信号的传输前特性相一致；

一耦合到所说滤波器的自适应均衡器；

一耦合到所说均衡器的纠错电路；及

一个耦合到所说纠错电路的输出接口；

其中所说定时恢复电路，所说载波恢复电路，所说的均衡器，所说的纠错电路及所说的输出接口构成一半导体集成电路。

2、根据权利要求1的装置，其中所说的调制信号通过残留边带调制被调制，还包括：

一耦合到所说信道并从所说信道接收所说调制信号的放大器；及

一耦合到所说放大器的解调器，以产生一解调信号。

3、根据权利要求1或2的装置，其中大量所说信息包以帧分组，每个所说的帧还包括帧标题及所说帧标题中的训练序列。

4、根据权利要求1到3的装置，其中所说的均衡器包括：

一第一响应滤波器；及

一用于调整所说第一响应滤波器的系数的电路，所说的电路对误差信号起反应，该误差信号由所说第一响应滤波器的输出和所说训练序列之差得出。

5、根据权利要求1到4的装置，其中用于调整所说系数的电路包括用于执行最小均方算法的装置。

6、根据权利要求1到5的装置，其中所说的均衡器还包括：

一相位跟踪电路，用于产生一同相分量和一正交分量，按下面公式来表示所说调制信号，

data＝a(t)cos+(t)sin其中data是一输出；

是相位误差；

a(t)是被传送的数据；

(t)是a(t)的正交分量；

其中所说的相位跟踪电路的输出是按照公式：

output_c＝a(t)(cosθcos+sinθsin)+(t)(sincosθ)-

cossinθ)其中θ是所说调制信号的信号星座的旋转角度，所说的相位跟踪电路包括：

第二响应滤波器；及

包括所说第二响应滤波器的电路装置，用以根据所说最小均方算法估计所说角度θ。

7、根据权利要求1-6的装置，其中所说信息包块以一交织深度交织，这个装置还包括一去交织电路，该电路包括在所说的集成电路中，去交织电路包括：

一随机存取存储器，用来记忆所说交织信息包，所说的随机存取存储器具有不超过一个交织数据块的容量，它有很多行和很多列，其中所说行定义成很多组；

第一电路，用以形成表示所说随机存取存储器地址序列的地址信号，其中相继地址相差一个跨步；

第二电路，用于以根据所说地址信号确定所说随机存取存储器的地址，分别连续地将数据读出和写入所说随机存取存储器；及

第三电路，用于根据所说交错深度增加所说跨步，其中一旦交错数据块去交错就增加所说的跨步。

8、根据权利要求1到7的装置，其中所说的模数转换器被集成在所说集成电路中。

9、根据权利要求1到8的装置，其中所说的模数转换器包括具有第一和第二单元的比较器，所说的每个单元包括：

连接到第一节点和第二节点上的一电容器；

第一开关装置，用于把所说的第一节点连接到所选择的输入电压和基准电压中的一个上。

一反相器，它连接到所说的第二节点并有一输出，其中所说反相器在所说的第二节点和所说输出之间具有一小信号增益；及

第二开关装置，用于把所说的第一和第二单元之一的所说反相器的所说输出连接到所说第一和第二单元中另一个的第一节点上，从而所说的第一和第二单元，当所说第一单元的所说第二开关装置和所说第二单元的第二开关装置被闭合时，以正反馈回路被交叉耦合，并且所说反相器的所说输出代表所说输入电压和所说基准电压的比较结果。

10、根据权利要求1到9的装置，其中所说滤波器还包括一个滤波器，用于向下变频所说的输入信号成复数的基带表示，并实现对所说输入信号的Nyquist操作。

11、根据权利要求1到10的装置，其中所说的纠错电路包括一执行Berlekamp算法的电路的Reed_Solomon解码器，它包括：

第一寄存器，用来保存定位器多项式∧(x)的一部分；

第二寄存器，用来保存D多项式的一部分；

第一开关装置，用来在连续重复所说Berlekamp算法时，交替地选择所述第一寄存器和所述第二寄存器中的一个。

12、根据权利要求1到11的装置，其中为执行Berlekamp算法的电路还包括：

第三寄存器，用来保存估计器多项式Ω(x)的一部分；

第四寄存器，用来保存A多项式的一部分；

第二开关装置，用来在连续重复所说的Berlekamp算法时，交替地选择所述第三寄存器和所述第四寄存器中的一个。

13、根据权利要求1到12的装置，其中所说的输出接口包括一电路，用于把由第一时钟信号提供的在第一时钟速率上工作的数据源来的数据传输到由第二时钟信号提供的在第二时钟速率上工作的数据接收器，此电路包含：

可在所说第一时钟速率上工作的第一锁存器；

可在所说第二时钟速率上工作的第二锁存器，所说的第二锁存器接收所说第一锁存器来的数据；

可在所说第一时钟速率上工作的第一信号发生器，所说的第一信号发生器产生数据有效信号；

至少有一个可在所说的第二时钟速率上工作的第3锁存器；所说的第3锁存器响应所说的第二时钟信号从所说的第一信号发生器接收所说的数据有效信号；

可以以所说第二时钟速率工作的第二信号发生器，所说第二信号发生器响应从所说第三锁存器对所说数据有效信号的接收，激活输入数据信号到所说第二锁存器；

从而，当所说的输入数据信号被激活时，响应所说的第二锁存器对第二时钟信号的接收，数据从所说的第一锁存器被传送到所说的第二锁存器。