CN1153139C - 多线程处理器中性能监视的方法和系统 - Google Patents

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Abstract

提供在一个多线程处理器中的一种性能监视方法和系统。该系统包括一个响应在第一和第二线程之内的指令的处理器和一个性能监视器，后者分别记录由处理器响应第一线程产生的一个第一事件和由处理器响应第二线程产生的一个第二事件。在一个实施例中，处理器具有第一工作方式和第二工作方式。在该实施例中，当性能监视器工作在第一方式，性能监视器中的一个第一计数器响应第一事件的每一次发生递增，和性能监视器中的一个第二计数器响应第二事件的每一次发生递增。另外的可能为，当性能监视器工作在第二方式，第一计数器响应第一事件的每一次发生和响应第二事件的每一次发生递增。

Description

多线程处理器中性能监视的方法和系统
本发明一般来说涉及数据处理，特别地说涉及一个数据处理系统中的性能监视。更具体地说本发明涉及一个多线程处理器内部每个线程的性能监视。
为了从处理器中抽取最佳性能，硬件和软件工程师检测和分析处理器的动态行为。过去，在这种处理器分析中有用的大多数处理器状态可由外部仪器检测。例如，在低集成水平下，大多数机器的状态、总线的事务处理和其它有用的信号可以在模块互连设备、边缘连接器和芯片背板上检测。从而数据可以容易地采集和为处理器性能分析应用施行后处理。
然而，随着集成度的增加，从而使得处理器状态对外部仪器不可检测，因此需要将性能监视电路集成到处理器内部，以便捕获优化硬件和软件需要的经验数据。板上性能监视器通常包括一个或者多个计数器，使得每一个计数器计数指示处理器性能的一个选择事件的发生，诸如处理器周期、执行的指令或者超高速缓冲存储器失中。虽然当前可用的性能监视器可以提供合适的数据来分析常规处理器的动态行为，然而使用单一计数器记录一个选择事件所有发生的一个常规性能监视器不能为给多重并发线程提供硬件支持的多线程处理器提供合适的性能数据。例如，一个常规的性能监视器不能提供指示超高速缓冲存储器可归属于每一线程的失中数目的信息或者由每一线程在一个有意义数目的周期中使用的处理器周期数。
因此，希望提供包括一个硬件性能监视器的多线程处理器，它能独立地监视该处理器内多个线程中的每一个线程。
本发明的一个目的是提供一种改进的数据处理方法和系统。
本发明的另一个目的是提供一种改进的用于数据处理系统中的性能监视的方法和系统。
本发明的再一个目的是提供一种在多线程处理器中对每个线程性能监视的方法和系统。
下面将会叙述上述目的的实现。提供一种在多线程处理器内进行性能监视的方法和系统。该系统包括一个响应第一和第二线程内的指令的处理器和一个性能监视器，该监视器分开记录由处理器响应第一线程产生的第一事件和由处理器响应第二线程产生的第二事件。在一个实施例中，处理器具有第一和第二操作方式。在该实施例中，当性能监视器工作在第一方式时，性能监视器内的第一计数器响应第一事件的每一次发生递增，性能监视器内的第二计数器响应第二事件的每一次发生递增。另外，当性能监视器工作在第二方式时，第一计数器响应第一事件的每一次发生和响应第二事件的每一次发生递增。
本发明的上述目的以及其它目的、特征和优点在下面详细的说明中将十分明显。
相信作为本发明特点的新颖性特征在所附权利要求中说明。然而，参考下述对作为例子的一个实施例的详细说明并参考附图可以最好地理解本发明自身以及一个优选的使用方式、另外的目的和优点。
图1说明包括本发明的性能监视器的一个数据处理系统的示范实施例；
图2是图1所述性能监视器以总体方式运行时的表示；
图3是图1所述性能监视器以多线程方式运行时的表示；
图4是一个逻辑流图，说明当性能监视器工作在全局和多线程方式的每一情况下事件是如何引向该性能监视器的；
图5是一个逻辑流图，说明当性能监视器工作在全局和多线程方式的每一情况下性能监视器中断是如何产生的；
图6是一个逻辑流图，说明当性能监视器工作在全局和多线程方式的每一情况下该性能监视器的计数器是如何存取的。
现在参考附图，特别是参考图1，其中说明了在所附权利要求范围之内的本发明的数据处理系统的一个实施例的一个方框图。在所说明的示意实施例中，处理器10由一个单一的超大规模集成电路微处理器组成，它包括数据处理电路和一个板上性能监视器50。于是，如下面将进一步说明，处理器10的各种执行单元、寄存器、缓冲器、存储器和其它功能单元都由集成电路构成。处理器10优选由国际商业机器公司(IBM)生产的精简指令集计算(RISC)处理器系列中的一种组成，但是熟悉本技术领域的人理解，也可以使用其它适合的处理器来实现本发明。
如图1所示，处理器10经由总线接口单元(BIU)12连接到系统总线11，总线接口单元12通过参与总线仲裁控制在处理器10和连接到系统总线11上的其它设备例如主存储器52和非易失海量存储器54之间的信息传输。图1所示数据处理系统优选包括连接到系统总线11上的其它未示出设备，它们对理解下述说明并非必需，因而为简单起见而省略。
BIU12连接到存储器管理单元14(MMU)，它管理由处理器10对存储在处理器10的存储器层次结构的各个部件中的数据和指令的存取。在图示实施例中，处理器10的存储器层次结构不仅包括非易失海量存储器54和主存储器52，而且包括一个通过L2超高速缓冲存储器接口58存取的一个成一体的二级(L2)超高速缓冲存储器56，一个一级(L1)指令超高速缓冲存储器14和一个L1数据超高速缓冲存储器16。于是，MMU14的管理功能包括例如使用变换旁视缓冲器(Translation Lookaside Buffer)(TLB)13执行逻辑到实际地址的变换，使用存储控制(SC)电路23存取L1数据超高速缓冲存储器16和L2超高速缓冲存储器56内的数据以及在行缓冲器(LB)15和BIU12之间传输数据行。熟悉本技术领域的人理解，在渐进高速存储器之内以这种方式升级数据和指令能使处理器10实现对存储在存储器层次结构较高级之内的数据和指令相对快的存取，从而改善数据处理系统的总性能。
L1指令超高速缓冲存储器14又连接到顺序缓冲器17、线程切换缓冲器18、分支缓冲器19和分支单元20，分支单元20与调度单元21一起形成处理器10的指令单元(IU)逻辑部分25。IU25控制处理器10的浮点(FP)逻辑部分26和定点(FX)逻辑部分30之内的多个可能同时出现的硬件线程之一的执行。在本公开说明书中，使用术语“硬件线程”或简称“线程”来说明一组指令(它们与其它并发线程可以属于或可以不属于同一程序)，它们的状态可以同时维持在处理器硬件中，同时，一个或多个其它的硬件线程及其执行由处理器硬件控制。于是，对于熟悉本技术领域的人来说十分明显，由处理器10支持的细粒多线程与由许多现有技术的操作系统支持的软件管理粗粒多任务不同。另外，应该理解，虽然后面将要说明处理器10只支持两个并发线程(亦即一个活动的，一个不活动的)，但是本发明同样可应用于支持另外活动和不活动线程的多线程处理器。
工作时，顺序缓冲器17在活动线程内从L1指令超高速缓冲存储器14取指令并临时缓冲存储该指令。顺序缓冲器17把取来的指令按接收次序传给调度单元21。调度单元21部分地解码每一条指令，然后传输分支指令到分支处理单元(BPU)20，传输顺序指令到FP26和FX30中合适的一个去执行。响应分支指令的接收，如果取该分支的话分支单元20判定继续执行的目标地址，并将该目标地址供给L1指令超高速缓冲存储器14。当仍在顺序执行路径上向顺序缓冲器17供给指令时，L1指令超高速缓冲存储器14响应目标地址，在目标执行路径中用指令加载分支缓冲器19。其结果，如果随后取该分支，则分支缓冲器19能够在目标执行路径内供给调度单元21指令而不会出现任何延迟。之后，顺序缓冲器17开始在新执行路径内取指令。
IU25以相似方式执行线程切换。线程切换缓冲器18在不活动线程内取下一要执行的指令并缓冲存储。响应一个所选择的事件的出现，例如，对活动线程的L2超高速缓冲存储器未中或TLB未中，不活动线程被指定为活动线程，同时在线程切换缓冲器18中的指令传输到分支缓冲器19中。然后调度单元21开始从新激活的线程中分发指令到BPU20、FP26和FX30。同时顺序缓冲器17开始在新激活的线程中取指令，而线程切换缓冲器18开始在没激活的线程内取指令。
现在参考FP26和FX30，除了分支单元20外，处理器10的执行电路包括双精度浮点单元(FPU)27、加载存储单元(LSU)32、简单和复杂整数单元34和简单整数单元36。执行单元27、32、34和36中的每一个都能够在每一处理器周期内执行一个或多个顺序指令相关类型的一个或多个指令。例如，简单整数单元36执行定点数学运算(例如加或减)和使用从特定整数寄存器38加载的源操作数的比较运算。随着一个定点指令的执行，简单整数单元36把该指令的结果数据存储在一个或多个特定整数寄存器38中。相似地，双精度FPU27执行双精度浮点算术和逻辑运算，诸如对从浮点寄存器(FPR)28加载的源操作数执行浮点乘和除，并将结果数据存储在特定的FPR28中。处理器10的每一个顺序指令执行单元使用流水线操作以进一步改善处理器10的超标量结构的性能。如上所述，每一个FPR28和整数寄存器38都有多个双寄存器集或“路”，它们中的每一个都与由处理器10支持的多个并发线程中的一个相关。
根据本发明，处理器10包括一个性能监视器50，支持对由处理器10支持的多个并发线程的每一个独立的性能监视，有关性能监视器将在后面详述。如上所述，性能监视器50接收由IU25、FP26、FX30、SC23、BIU12和L2超高速缓冲存储器接口58的操作产生的事件发生作为输入。在可能由性能监视器50所接收的大量事件发生之中所选择的事件发生被记录在性能监视器50之内的软件可读和可写性能监视器计数器(PMC)之内。响应指定一个PMC“地址”的结构定义的指令的执行，性能监视器50输出该指定的PMC的值，例如通过存储该指定的PMC的值在所选择的一个整数寄存器38之内。性能监视器50还具有一个性能监视中断输出，它响应一个PMC的溢出而被确定。
根据本发明的一个重要方面，性能监视器50具有两种工作方式：(1)全局方式，其中同一事件的所有发生被记录在一起而不管这些发生是否都是由响应同一线程的处理而产生；(2)多线程方式，其中分别记录与每一线程相关的事件的发生。
现在参考图2，其中说明性能监视器50工作在全局方式时的一个概念图。如上所述，在全局方式下，由处理器10的所有逻辑部分产生的事件发生输入到多路转换器82。然后多路转换器82响应选择输入86为这些事件发生选择路由到在PMC84之内的特定的计数器，输入86是响应在软件可访问控制寄存器80之内的位字段的设定而产生的。控制寄存器80之内的位字段不仅指定事件的发生，而且如果有的话，每一个PMC84记录指定性能监视器50的工作方式(亦即是全局方式还是多线程方式)，和什么时候为每一PMC84启动计数和禁止计数。响应一个事件的接收，递增一个所启动的PMC。如图2所示，如果任何PMC84的位0置为1，那么由OR门88产生一个性能监视器中断。
现在参考图3，其中说明性能监视器50工作在多线程方式时的一个概念图。在说明的示范实施例中，处理器10支持最多两个并发线程，它们每一个分配给PMC84的一半。于是，标以参考号码84a的PMC1-PMC4被分配给线程0，而标以参考号码84b的PMC5-PMC8被分配给线程1。如图所示，事件发生由多路转换器82a响应选择输入86a选择路由到PMC1-PMC4，事件发生由多路转换器82b响应选择输入86b选择路由到PMC5-PMC8。选择输入86a和86b以上述参考图2所述的方式响应控制寄存器80内的位字段的值产生。
与工作在全局方式下的性能监视器50的操作相比，当性能监视器50工作在多线程方式时，事件发生并非全部相同处理。反之，一个事件发生以依赖于该事件发生所属事件组的方式处理。第一组事件包括仅与活动线程相关的事件。这些事件的发生可以由IU25、FX30和FP26产生，并包括下列内容：
(1)指令完成
(2)处理器周期
(3)存储等待周期
(4)分支数据
(5)数据相关
(6)未校准存取
(7)L1指令超高速缓冲存储器失中计数
(8)浮点运算
(9)线程切换计数
第二组事件可以或者与活动线程相关，或者与不活动线程相关。这些事件的发生可以由SC23产生，并包括下列内容：
(1)L1数据超高速缓冲存储器失中事件，诸如总计数、等待时间、失中类型等
(2)变换失中事件(例如TLB失中事件)
(3)L2超高速缓冲存储器失中事件
第三(和最后)组事件不与一个特定线程相关。这些事件的发生可以由BIU12、LB15或者L2超高速缓冲存储器接口58产生并包括：
(1)L2超高速缓冲存储器行转换
(2)L2超高速缓冲存储器舍弃(castouts)
(3)L2超高速缓冲存储器窥探计数
(4)行缓冲器使用
(5)系统总线使用
(6)系统总线再试
如图3所示，第一事件组内的事件发生由AND门100和102作为输入接收。第一事件组内的事件发生只在线程0活动时才输入到多路转换器82a，只在线程1活动时才输入到多路转换器82b。与属于第一事件组的事件发生相反，第二事件组内的事件，如上所述，它们由在说明实施例中的MMU14之内的SC23产生，传递给多路转换器82a和82b中适合的一个用于可能的选择，而不管与该事件发生关联的线程是活动线程还是不活动线程。属于第三事件组的事件发生既传递给多路转换器82a也传递给多路转换器82b用于可能的选择。
现在参考图4，其中示出总结性能监视器50为全局和多线程操作方式的每一种处理事件发生的方法的逻辑流图。如图所示，处理过程从框170开始，然后前进到框172，在这里确定性能监视器50是否运行在多线程方式。如果性能监视器50不运行在多线程方式而运行在全局方式，那么处理前进到方框174，这里多路转换器82为由选择输入86选择的事件发生选择路由到PMC84中合适的一个。如上所述，由不同线程产生的同一事件的发生在PMC之内合并，使得为每一选择的事件保持一个单一事件计数。
再次参考框172，如果性能监视器50工作在多线程方式，那么处理前进到框176，在这里确定一个所检测到的事件发生是否是由IU25、FX30或者FP26产生(亦即事件发生是否属于第一事件组)。如果是，则判定线程0是否是活动线程，其由框178表示。如果线程0是活动线程，那么处理前进到方框180，这里事件发生如果被选择的话被传输到PMC1-PMC4中合适的一个。然而，如果线程1是活动的线程，那么处理从框178前进到方框182，方框182表示事件发生如果被选择的话被传输到PMC5-PMC8中合适的一个。
返回框176，如果一个被检测到的事件发生不是由IU25、FX30或者FP26产生的话，那么处理前进到框184。框184判定该事件发生是否由SC23产生。如果是，则处理前进到框186，在这里判定该事件发生是响应处理线程0还是响应处理线程1而产生。如果该事件发生是响应处理线程0而产生，那么处理前进到方框188，方框188表示如果该事件发生被选择就发送该事件发生到PMC1-PMC4中的一个。另外，如果在框186判定该事件发生是响应处理线程1而产生，那么处理前进到方框190，方框190表示如果该事件发生被选择就发送该事件发生到PMC5-PMC8中的一个。
再次参考框184，如果判定该事件发生不是由SC23产生，那么处理前进到方框192，它判定该事件发生是由BIU12、LB15或者L2超高速缓冲存储器接口58产生。响应这一判定，如果该事件发生被选择的话，则其被送到PMC1-PMC8中合适的一个。
现在参考图5，其中说明总结性能监视器50的中断行为的一个逻辑流图。如图所示，该处理从框130开始，之后前进到框132，在这里判定性能监视器50是否工作在多线程方式。框132所示判定例如可以通过检查控制寄存器80之内的一个预定的位字段的值实现。如果性能监视器50不是工作在多线程方式而工作在全局方式的话，则处理前进到框134，这里判定PMC1-PMC8中某一个的位0是否具有值1。如果不是，则处理返回到框132。然而，如果PMC84中至少有一个的位0设定为1，那么如图5方框150所示，产生一个性能监视器中断。
与全局方式相反，当性能监视器50工作在多线程方式时，只有与活动线程相关的中断被提交给软件。于是，参考图5中框136和框138，如果线程0是活动的，那么只提供与PMC84a相关的中断；与PMC84b相关的中断被保存，直到线程1再次活动。另外，如框140和150所示，如果线程1是活动的，那么与PMC84b相关的中断被提交给软件，而与PMC84a相关的中断被保存，直到线程0再次活动。在图3中，这种中断行为由OR门104和108与AND门106和110实现。
现在参考图6，其中表示总结存取性能监视器50内的PMC1-PMC8的方法的一个逻辑流图。如图所示，处理从框200响应LSU32接收从调度单元21来的指令开始，调度单元指定一个特定的要读取的PMC。响应该指令，LSU32把PMC号码交给性能监视器50，其如图所示在框202判定它工作在多线程方式还是全局方式。如方框204所示，响应性能监视器50工作在全局方式的判定，性能监视器50输出指定的PMC的值到整数寄存器38中指定的一个。
再次参考框202，响应性能监视器50工作在多线程方式，处理前进到框206。框206判定，线程0还是线程1是活动线程。如果线程1是活动线程，那么被指定的PMC地址(其有效范围是1-4)映射在PMC5-PMC8中对应的一个，如方框208说明。另外，如果线程0是活动线程，那么使用该指定的PMC地址访问PMC1-PMC4中相应的一个，如方框210所说明。如图3所示，这一PMC地址映射是由寻址逻辑90实现的。
如上所述，本发明提供一个多线程处理器，它包括一个当工作在第一方式时能够单独地监视多个并发线程的性能的性能监视器。另外，该性能监视器可以用软件配置工作在第二方式，在这种方式下集中监视由处理器产生的所有事件发生。虽然本发明是特别参考一个优选实施例表示和说明的，但是熟悉本技术领域的人理解，可以进行各种形式和细节的改变而不离开本发明的精神和范围。

Claims (18)

1.一种在一个多线程处理器中的性能监视系统，包括一个响应在第一线程内的指令和第二线程内的指令的处理器和一个性能监视器，其特征在于：所述性能监视器单独地记录由所述处理器响应所述第一线程产生的一个第一事件发生和由所述处理器响应所述第二线程产生的一个第二事件发生，所述性能监视器包括至少一个第一计数器和一个第二计数器，以及具有第一工作方式和第二工作方式，当所述性能监视器工作在所述第一方式时，所述第一计数器响应所述第一事件发生递增，所述第二计数器响应所述第二事件发生递增；
当所述性能监视器工作在所述第二工作方式时，所述第一计数器既响应所述第一事件发生也响应所述第二事件发生递增。
2.权利要求1的所述系统，其特征在于，所述处理器和所述性能监视器都在一个单一半导体基片形成。
3.权利要求1的所述系统，其特征在于，所述第一事件发生和所述第二事件发生是同一事件的两次发生。
4.权利要求1所述系统，其特征在于，所述处理器响应所述第一和第二线程产生多个不同事件的发生，所述性能监视器包括一个控制器，它选择判定记录其发生的所述多个不同事件的一个子集。
5.权利要求1所述系统，其特征在于，所述多线程处理器一时执行所述第一线程和所述第二线程中的一个，所述处理器在产生所述第一事件发生和响应所述第一线程产生的一个第三事件发生之间至少执行所述第二线程内的一条指令，所述性能监视器把所述第一事件发生和所述第三事件发生记录在一起。
6.权利要求1所述系统，其特征在于，所述处理器在所述第一线程不活动时产生所述第一事件发生。
7.权利要求1所述系统，其特征在于，所述性能监视器包括多个记录事件发生的计数器，所述多个计数器的第一子组分配给所述第一线程，所述多个计数器的第二子组分配给所述第二线程，对于一个特定的事件，只有属于所述第一子组的一个计数器可以响应在所述第一线程活动时产生的所述特定事件的发生递增，只有属于所述第二子组的一个计数器可以响应在所述第二线程活动时产生的所述特定事件的发生递增。
8.权利要求7所述系统，其特征在于，进一步包括寻址逻辑，其中响应从所述第一和第二线程之一来的一个读请求，所述寻址逻辑映射所述读请求到在所述第一和第二计数器子组中相应一组中的一个特定的计数器。
9.权利要求7所述系统，其特征在于，进一步包括中断产生电路，其中所述中断产生电路仅在所述第一线程活动时响应所述第一子组中的一个计数器的状态产生一个中断，和仅在所述第二线程活动时响应所述第二子组中的一个计数器的状态产生一个中断。
10.一种在一个多线程处理器中的性能监视方法，所述方法包括：
在一个多线程处理器中，处理一个第一线程和一个第二线程；
在所述多线程处理器中响应处理所述第一线程产生一个第一事件发生和在所述多线程处理器中响应处理所述第二线程产生一个第二事件发生，所述第一事件发生和所述第二事件发生是同一事件的两次发生；
分别记录所述第一事件发生和所述第二事件发生。
11.权利要求10所述方法，其特征在于，所述多线程处理器具有一个包括第一计数器和第二计数器的性能监视器，所述性能计数器具有第一工作方式，其中，响应所述性能监视器工作在所述第一方式执行分别记录所述第一事件发生和所述第二事件发生的所述步骤，所述记录步骤包括步骤：
响应所述第一事件发生递增所述第一计数器和响应所述第二事件发生递增所述第二计数器。
12.权利要求10所述方法，其特征在于，所述性能监视器具有第二工作方式以及所述方法进一步包括步骤：
响应所述性能监视器工作在所述第二方式，既响应所述第一事件发生也响应所述第二事件发生递增所述第一计数器。
13.权利要求10所述方法，其特征在于，所述多线程处理器响应处理所述第一和第二线程产生多个不同事件的发生，所述方法进一步包括步骤：
选择判定记录其发生的所述多个不同事件的一个子集。
14.权利要求10所述方法，其特征在于，所述多线程处理器一时执行所述第一线程和所述第二线程中的一个，所述处理器在产生所述第一事件发生和响应所述第一线程产生的一个第三事件发生之间至少执行所述第二线程内的一条指令，所述方法进一步包括把所述第一事件发生和所述第三事件发生记录在一起的步骤。
15.权利要求10所述方法，其特征在于，产生所述第一事件发生的所述步骤包括当所述第一线程不活动时产生所述第一事件发生的步骤。
16.权利要求10所述方法，其特征在于，所述多线程处理器包括多个记录事件发生的计数器，其中所述多个计数器的第一子组分配给所述第一线程，所述多个计数器的第二子组分配给所述第二线程，所述第一事件发生和所述第二事件发生是一个特定事件的两次发生，其中分别记录所述第一事件发生和所述第二事件发生的所述步骤包括：
响应所述第一线程活动时产生的所述特定事件的一个发生递增属于所述第一子组的一个计数器；
响应所述第二线程活动时产生的所述特定事件的一个发生递增属于所述第二子组的一个计数器。
17.权利要求16所述方法，其特征在于，进一步包括：
响应由所述第一和第二线程之一的一个读请求，映射所述读请求到在所述第一和第二计数器子组中相应一组中的一个特定的计数器。
18.权利要求16所述方法，其特征在于，进一步包括步骤：
仅在所述第一线程活动时响应所述第一子组中的一个计数器的状态产生一个中断，和仅在所述第二线程活动时响应所述第二子组中的一个计数器的状态产生一个中断。
CNB981043984A 1997-03-11 1998-02-09 多线程处理器中性能监视的方法和系统 Expired - Fee Related CN1153139C (zh)

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