CN1153352A - 计算机系统的两种总线之间的桥接器 - Google Patents

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Abstract

一种具有ISA总线和PCI总线的计算机系统提供有PCI至ISA的桥接器，该桥接器具有PCI从设备实现的某些包含的功能。为了以低速CMOS技术实现该桥接器，PCI控制信号被锁存在桥接器中。由于这一锁存，桥接器上的PCI从设备不能足够迅速地对PCI总线上的控制信号做出响应，以便满足PCI总线协议，所以提供了逻辑设备。该逻辑设备监视PCI总线上的未锁存的主—从控制信号，并驱动控制信号，PCI从设备将正常驱动但不必在需要的时间内满足PCI总线协议。

Description

计算机系统的两种总线之间的桥接器
本发明涉及数字计算机系统的领域，更具体地说涉及两种总线之间的总线接口(桥接器)。
在计算机系统中，电子芯片和其它部件是通过总线相互连接的。各种部件可以与总线相连，该总线使得与总线相连的所有设备之间实现相互通信。已经得到工业上广泛认可的一种总线是工业标准结构(ISA)总线。ISA总线具有24根存储器地址线，因此可以支持高达16兆字节的存储器。对ISA总线的广泛认可已经导致正在设计用在ISA总线上的占很大百分比的设备。然而，一般用于计算机系统的更高速的输入/输出设备要求总线的速度更快。
解决从处理器到任何高速输入设备发送和接收数据所产生的一般问题的办法是采用局部总线。ISA总线是以有限的带宽比较慢地进行操作，与ISA总线不同，局部总线以系统速度通信，并携带32位数据块的数据。局部总线机远离需要快速响应的主系统总线接口，例如存储器、显示器和盘驱动器。工业上得到认可的一种这样的局部总线是外围部件互连(PCI)总线。为了进行高速数据传输，PCI总线可以是32或64位通路。除了ISA总线，基本上PCI总线是并行数据通路。例如系统处理器和存储器可以直接与PCI总线相连。其它设备如图形显示适配器、盘控制器、声音卡等也可以直接或间接地(例如通过主桥接器)与PCI总线相连。
为了实现PCI总线和ISA总线上设备之间的通信，这两种总线之间提供了一个桥接器芯片。桥接器芯片基本上将ISA总线周期变成PCI总线周期，反之亦然。
与PCI总线和ISA总线相连的许多设备是“主设备”，它们可以独立于总线或其它设备进行处理。与这些总线相连的某些设备被认为是“从设备”或“目标设备”，它们接收命令和对主设备的请求做出响应。许多设备在一定的环境下既能作为主设备，又能作为从设备。
需要在PCI总线和ISA总线之间提供带有某些功能的桥接器芯片，例如分散/聚集，集成的驱动器电子电路(IDE)接口，PCI判优等。为了实现这些目的中的至少一些目的，桥接器芯片包含从设备。根据PCI说明(此处作为参考)中提出的PCI总线协议，这些从设备需要对PCI总线做出响应。然而，如果以相对低廉和较慢速的技术例如0.8微米的CMOS技术实现桥接器芯片，则在桥接器芯片中在PCI总线需要的特定响应时间内提供所需的功能是很成问题的。问题的引起是由于需要锁存从PCI总线接收并输入至桥接器芯片的那些信号，以及锁存从桥接器芯片送至PCI总线的信号，以便以较慢速技术实现的从设备能使用这些信号。由锁存引起的两个时钟等待时间是与PCI总线协议不相容的。
需要有这样一种系统，它采用桥接器芯片，该桥接器芯片提供所需的功能，同时以相对较慢速的技术实现，并且能够保持PCI总线协议。
本发明满足了这些和其它需要，本发明提供了一个连接在第一和第二总线之间的桥接器，用于互连第一和第二总线，第二总线携带主—从控制信号并具有与该总线相连的主设备和特定的总线协议。该桥接器包括携带锁存的主—从控制信号的内锁存第三总线，至少一台从设备，以及连接在第二和第三总线之间的锁存器。该锁存器锁存从第二总线接收的主—从控制信号和从第三总线接收的锁存的主—从控制信号。该桥接器具有连接在第二和第三总线之间的逻辑设备，该逻辑设备监视第二总线上的控制信号的状态，并且根据总线协议，对被监视的控制信号的某一预定状态做出响应，驱动至少一个控制信号。
在本发明的某些最佳实施例中，第二总线是外围控制器互连(PCI)总线，并且总线协议是PCI总线协议。
本发明具有桥接器的价格优势，该桥接器可以用0.8微米的CMOS技术实现，因为送至和来自PCI总线的控制信号被锁存，以便桥接器上PCI从设备使用。然而同时，PCI总线协议被逻辑设备保持，该逻辑设备监视未锁存的控制信号，并根据PCI总线协议对控制信号的预定状态做出响应。这使得PCI从设备在一些特定环境下不必在由PCI总线协议规定的时间段内，对PCI总线上的控制信号做出响应。
从以下结合附图对本发明所作的详细描述中，本发明的上述和其它目的、特征、方面和优点将变得更清楚。
图1是本发明的计算机系统的透视图。
图2是根据本发明的一个实施例构成的图1的计算机系统的框图。
图3是根据本发明的一个实施例构成的桥接器芯片的框图。
图4a-f是不同情况下的PCI总线和本发明的桥接器芯片之间示例性信号传输的时序图。
现在参照附图特别是参照图1，用标号10表示的常规的计算机或PC是具体应用本发明的环境。计算机10最好(但不是必须)是IBM个人计算机或类似系统，包括台式外壳12，其中装有包含必要电路的电路板，如微处理器和BIOS芯片、控制器、随机存取存储器和其它硬件。该计算机还将包括视频显示器14和通过电缆18与外壳12相连的键盘16。大容量存储媒体包括外壳中的用户不能访问的硬盘驱动器，和用户可访问的软盘以及可选择的CD-ROM驱动器20和22。
图2是根据本发明的实施例构成的计算机系统的框图。该系统包括PCI总线30，带有多个ISA主设备36和ISA从设备38的ISA总线32。多个PCI存储器从设备40(在PCI协议中称为“目标”，但以下称为从设备)和PCI主设备42与PCI总线30相连。
桥接器芯片34包含连接在ISA总线32和内系统总线46之间的ISA接口44。PCI接口48连接在PCI总线30和系统总线46之间。桥接器芯片34还具有DMA控制器50和可编程I/O(PIO)寄存器52。在其它功能中，桥接器芯片34提供PCI总线30和ISA总线32之间的一个接口。为了被桥接器芯片34使用，ISA接口44将ISA总线周期变成系统总线周期。在其它功能中，为了桥接器芯片34，PCI总线接口48将来自PCI总线30的PCI总线周期变成系统总线周期。DMA控制器50提供系统中的存储器存取的DMA控制。
图3是PCI接口48的框图，该接口允许以低速技术实现桥接器芯片34，并仍根据PCI协议做出响应。本领域的一般技术人员将理解，PCI接口48包括进行PCI周期/内部系统总线周期变换的其它部件，但是这些其它的部件没有予以说明，以便不使本发明变得含糊不清。
PCI接口48与处于桥接器芯片34上的多个从设备64、66、68相连。这些PCI从设备64-68实现包含在桥接器芯片34中的各种所需功能，例如分散/聚集、IDE接口、PCI判优等。由于桥接器芯片34以低速技术实现的，提供了低成本的芯片，所以PCI从设备64-68也以低速技术实现，并且不能对PCI总线30上的未锁存控制信号进行正常检测和做出响应。因此桥接器芯片34上的PCI从设备64-68要求送至和来自PCI总线30的控制信号被锁存。
由常规的锁存器形成的PCI锁存器60对通过PCI接口48送至和来自PCI总线30的信号进行锁存。锁存器60与PCI总线30相连，接收帧信号(FRAME#)、启动器准备信号(IRDY#)；并发送目标准备信号(TRDY#)、停止信号(STOP#)和设备选择信号(DEVSEL#)。锁存器60也与内锁存PCI总线62相连，在锁存PCI总线62上提供上述信号的锁存形式。锁存的信号被表示为L_RAME#、L_IRDY#、 L_TRDY#、L_DEVSEL#和L_STOP#。
双向信号的锁存对PCI主设备42和PCI从设备64-68之间的通信周期增加了两个时钟的等待时间。PCI总线30未设计具有两个时钟的等待时间和保持协议。
为了克服需要锁存双向信号带来的等待时间的问题，本发明的PCI锁存器48被提供有与PCI总线30相连的PCI接口逻辑设备70。如在下面将要更详细地描述的，根据PCI总线协议，PCI接口逻辑设备70监视外部PCI控制信号和从设备控制信号，并驱动PCI总线30上的控制信号。
逻辑设备70的结构是针对逻辑设备70所采用的特定总线，例如本实施例中的PCI总线30。为STOP#、DEVSEL#和TRDY#信号中的每一个提供一台状态机器，以便保持PCI总线协议。根据PCI总线协议实现监视和驱动控制信号功能的状态机器的结构通过本领域的一般技术是很容易实现的。
由于从设备64-68与锁存的PCI总线62相连可以引起一些问题，这些问题包括：(1)当不要求外部FRAME#而要求从设备TRDY#时，从设备停止试图猝发；(2)非猝发传输；和(3)当在不要求外部FRAME#之前，而要求从设备TRDY#时从设备停止试图猝发，等。
虽然PCI信号和总线协议对本领域的一般技术人员来说是已知的，但是图4a-f的时序图中所示信号的意义还将简要地予以说明。
主设备(或“启动器”)要求FRAME#信号，指示从设备该主设备正在开始事务处理。
主设备要求IRDY#信号(启动器准备)，指出该主设备准备发送或接收数据。
从设备要求DEVSEL#(设备选择)信号，通知主设备该从设备知道它是被选择与该主设备进行事务处理的设备。
从设备要求TRDY#(目标准备)信号，指出该从设备(或“目标”)准备发送或接收数据。
从设备要求STOP#信号，通知主设备它不能进行事务处理。
在本发明的示例性实施例中，逻辑设备70在六种不同环境下控制DEVSEL#、STOP#和TRDY#信号(这些是由从设备发出的)。第一种情况是当主设备42试图向非猝发的从设备(例如PCI从设备64)发送最后的IRDY#。这种情况的时序图在图4a中提供。(在所有的时序图中，前缀“L_”表示桥接器芯片34内部的锁存信号，而无前缀表示桥接器芯片34外部的未锁存信号。此外，小横线表示已经由逻辑设备70驱动的信号。)由于PCI从设备64不知道传输是猝发传输还是非猝发传输，所以PCI从设备64在周期的第四个时钟要求L_STOP#。在周期的第五个时钟，STOP#信号从芯片发送至PCI总线30。为了发送数据，主设备42驱动IRDY#信号使之起作用。主设备42还在第六个时钟看到被要求的STOP#，因此驱动FRAME#使之不起作用，结束周期。信号TRDY#必须只在一个时钟被要求，因为PCI从设备64不支持猝发事务处理。因此，PCI接口逻辑设备70不要求第六时钟时的TRDY#。不要求FRAME#之后，PCI协议需要DEVSEL#、TRDY#和STOP#(从设备信号)全部都不被要求。因此PCI协议需要在不要求FRAME#之后的时钟即第七时钟不要求STOP#和DEVSEL#信号。如果没有本发明的PCI接口逻辑设备70，那么直到第九时钟，这些信号才被驱动为不起作用，因为在第七时钟之前锁存的L_FRAME#信号不被PCI从设备64看到，这些信号在第八时钟做出响应，并在第九时钟从芯片发出。于是根据PCI总线协议，PCI从设备64不意识到周期必须终止，以便用充分的时间做出响应。
PCI接口逻辑设备70监视未锁存(外部)的控制信号，将不起作用的FRAME#信号识别为需要终止周期的环境。因此，PCI接口逻辑设备70在第七时钟驱动STOP#、DEVSEL#和TRDY#使之不起作用，从而保持了PCI总线协议。
从以上描述和其余的时序图中对驱动其它五个环境中的控制信号的PCI接口逻辑设备70的操作应当很明了。当主设备42试图向非猝发的从设备64发送最后的IRDY#并且周期必须用目标异常结束终止时，出现图4b的情况。目标异常结束由从设备不要求L_DEVSEL#和要求L_STOP#确定。在第五时钟接收STOP#信号之后，由主设备驱动FRAME#信号使之不起作用。必须在下一个时钟内(DEVSEL#和TRDY#已经不起作用)由PCI接口逻辑设备70驱动STOP#信号使之不起作用，以便保持总线协议。
当主设备42用即刻IRDY#猝发，并且PCI从设备64通过驱动L_DEVSEL#使之不起作用和驱动L_STOP#使之起作用时出现第三环境(图4c)。在这种情况下，PCI总线协议需要在目标异常结束后驱动FRAME#信号使之不起作用以后的一个时钟，驱动FRAME#信号使之起作用(由主设备42执行)和驱动STOP#信号使之不起作用(由PCI接口逻辑设备70执行)。已经在监视未锁存信号的PCI接口逻辑设备70仅需驱动STOP#信号使之不起作用，因为DEVSEL#和TRDY#已经不起作用了。
当主设备42执行最后的IRDY#信号的非猝发传输并且存在目标异常结束时，出现第四环境(图4d)。在这种情况下，主设备42见到STOP#信号起作用之后，主设备42驱动FRAME#信号使之不起作用。为了保持总线协议，不要求FRAME#之后的一个时钟PCI接口逻辑设备70再次驱动STOP#信号使之不起作用。否则，对另外的两个时钟周期在PCI总线30上不将L_STOP#信号驱动为不起作用，这将违反PCI总线协议。
当主设备42进行非猝发传输并且不存在目标异常结束时，出现第五环境(图4e)。在这种情况下，在第四时钟PCI从设备64要求L_STOP#，被主设备42在第五时钟看作STOP#。通过在第六时钟内不要求FRAME#主设备42做出响应。由于在第六时钟内不要求FRAME#信号，所以在第七时钟内STOP#、TRDY#和DEVSEL#信号必须都不被要求。由于信号的锁存，PCI从设备64不能充分迅速地驱动这些信号使之不起作用，所以PCI接口逻辑设备70驱动这些信号使之不起作用，以便保持PCI总线协议。
当主设备执行猝发传输，向非猝发的从设备64发出即刻IRDY#信号时，出现第六环境(图4f)。在第四时钟内由PCI从设备64要求L_STOP#信号，在第五时钟被主设备42看到，使该主设备不要求FRAME#。不要求FRAME#之后，在第六时钟必须将DEVSEL#和STOP#驱动为不起作用，以便保持PCI总线协议，在这种情况下TRDY#信号已经不起作用。
从以上实例可以理解，本发明提供了PCI接口逻辑设备70，该设备根据PCI总线协议，监视未锁存的、外部控制信号，并在一定的环境下，接过驱动PCI总线30上的外部从设备信号的任务。这使得能以采用锁存信号的低速、较廉价的技术实现包含PCI从设备64-68的桥接器芯片34，同时保持PCI总线协议。
虽然已经详细描述了本发明，但是应清楚地懂得所举实例不是对本发明的限制，本发明的精神和范围仅受所附权利要求书的限制。

Claims (18)

1.一种计算机系统包括：
第一总线；
携带主—从控制信号并具有特定的总线协议的第二总线；
与第二总线相连的至少一台主设备；
一个桥接器，连接在第一和第二总线之间，用于互连第一和第二总线，该桥接器包括：
携带锁存的主—从控制信号的内锁存第三总线；
至少一台从设备；
一个锁存器，连接在第二和第三总线之间，并用于锁存从第二总线接收的主—从控制信号和从第三总线接收的锁存的主—从控制信号；
连接在第二和第三总线之间的逻辑设备，该逻辑设备监视第二总线上的控制信号的状态，并且根据总线协议，对被监视的控制信号的某一预定状态做出响应，驱动至少一个控制信号。
2.权利要求1的系统，其特征在于第二总线是外围控制器互连(PCI)总线，并且总线协议是PCI总线协议。
3.权利要求2的系统，其特征在于从设备是PCI从设备。
4.权利要求3的系统，其特征在于第三总线是内锁存PCI总线。
5.权利要求4的系统，其特征在于控制信号包括目标准备信号、设备选择信号和停止信号，根据被监视的控制信号的某些预定状态，逻辑设备驱动这些控制信号中的至少一个信号。
6.权利要求5的系统，其特征在于被监视的控制信号包括帧信号和启动器准备信号。
7.权利要求6的系统，其特征在于桥接器是通过低速CMOS技术形成的。
8.权利要求5的系统，其特征在于逻辑设备包括用于各个目标准备、设备选择和停止信号中的每一个的单独的状态机器。
9.权利要求6的系统，其特征在于预定状态包括不要求帧信号，对不要求帧信号做出响应，逻辑设备驱动任何起作用的目标准备信号，设备选择信号和停止信号使之不起作用。
10.一种连接在第一和第二总线之间的桥接器，用于互连第一和第二总线，第二总线携带主—从控制信号并具有与总线相连的主设备和特定的总线协议，该桥接器包括：
携带锁存的主—从控制信号的内锁存第三总线；
至少一台从设备；
一个锁存器，连接在第二和第三总线之间，并用于锁存从第二总线接收的主—从控制信号和从第三总线接收的锁存的主—从控制信号；
连接在第二和第三总线之间的逻辑设备，该逻辑设备监视第二总线上的控制信号的状态，并且根据总线协议，对被监视的控制信号的某一预定状态做出响应，驱动至少一个控制信号。
11.权利要求10的桥接器，其特征在于第二总线是外围控制器互连(PCI)总线，并且总线协议是PCI总线协议。
12.权利要求11的桥接器，其特征在于从设备是PCI从设备。
13.权利要求12的桥接器，其特征在于第三总线是内锁存PCI总线。
14.权利要求13的桥接器，其特征在于控制信号包括目标准备信号、设备选择信号和停止信号，根据被监视的控制信号的某些预定状态，逻辑设备驱动这些控制信号中的至少一个信号。
15.权利要求14的桥接器，其特征在于被监视的控制信号包括帧信号和启动器准备信号。
16.权利要求15的桥接器，其特征在于桥接器是通过低速CMOS技术形成的。
17.权利要求14的桥接器，其特征在于逻辑设备包括用于各个目标准备、设备选择和停止信号中的每一个的单独的状态机器。
18.权利要求15的桥接器，其特征在于预定状态包括不要求帧信号，对不要求帧信号做出响应，逻辑设备驱动任何起作用的目标准备信号，设备选择信号和停止信号使之不起作用。
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