CN1163963C - 引线架及树脂封装型半导体器件的制造方法 - Google Patents

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Abstract

在用于制备凸起栅阵列(LGA)型封装体的引线架中，通过事先形成带倾角的半切断部(24)，而使其底面将成为凸起电极的凸起引线(4)上的凸起电极(16)的面，比引线(5)上的凸起电极的面更向下突出。这样，在利用密封片进行树脂封装时，可借助模具的冲压，使凸起电极(16)进入密封片(20)中而保持紧密的接合。因此，封装树脂就不会进入凸起电极(16)中。结果是：在凸起引线(4)的凸起电极(16)上就不会留下什么树脂毛刺了。

Description

引线架及树脂封装型半导体器件的制造方法
技术领域
本发明涉及一种在其中的引线上有可做外部接头的凸起电极的引线架，它替代了现有的引线为放射状的引线架，还涉及一种利用该引线架来承载半导体芯片并将它的周围用树脂封装起来的凸起栅阵列(LGA)型树脂封装型半导体器件的制造方法。
背景技术
最近几年，为适应电子产品小型化的要求，正在对树脂封装型半导体器件等半导体器件进行高密度装配，这又推动了半导体器件向小型、薄型化发展。半导体器件在向小型、薄型化发展的同时，也在向多引脚化发展，因此我们希望能实现高密度装配树脂封装型半导体器件的小型化和薄型化。
下面，对现有的用在树脂封装型半导体器件上的引线架加以说明。
图22为表示现有引线架的构造的俯视图。如图22所示，现有的引线架中包括：架轨101；被设置在该架轨101内且其上可放半导体芯片的矩形芯片垫102；支持芯片垫102的吊挂引线103；放好半导体芯片后，通过金属细线等连接件而和半导体芯片进行电连接的放射状内引线104；与该内引线104相连并用来和外部接头连接的外引线105；将外引线105和外引线105连接、固定起来，并在进行树脂封装时，挡住树脂的连接阻挡杆106。
另外，一个如图22所示的图案并不能构成引线架，多个图22所示出的图案上下、左右连续排列起来，才能构成引线架。
其次，对现有的树脂封装型半导体器件加以说明。图23示出了利用图22所示的引线架而获得的树脂封装型半导体器件的剖面图。
如图23所示，半导体芯片107被放在引线架的芯片垫102上，该半导体芯片107和内引线104通过金属细线108而保持电连接，芯片垫102上的半导体芯片107和内引线104的周围被用封装树脂109封装起来。外引线105从封装树脂109的侧面突出来且其外端部是弯着的。
参考图23和图24，来说明现有的树脂封装型半导体器件的制造方法。首先，利用粘合剂将半导体芯片107粘接到引线架的芯片垫102上(芯片焊接工序)，再利用金属细线108把半导体芯片107和内引线104的内端部连接起来(引线焊接工序)，然后，用封装树脂109将半导体芯片107的周围和引线架上的连接阻挡杆106所围的区域封装起来，并让外引线105向外突出(树脂封装工序)，最后再在连接阻挡杆106和封装树脂109所形成的边界部进行切割，而将每一条外引线105分离开，之后撤去架轨101，并同时对外引线105的外端部进行弯曲加工(连接阻挡杆切割、引线弯曲工序)。经过以上几道工序，就制出了如图23所示的树脂封装型半导体器件。在图24中，虚线所框区域即为用封装树脂109封装的区域。
然而，因现有引线架上的内引线(外引线)宽度有一个不能再缩小的最小限度，所以靠它难以适应半导体芯片的高集成化和多引脚化的要求。若要利用它来响应多引脚化要求，一则要增加内引线(外引线)的数量，很明显，这将导致引线架本身尺寸变大，而最终结果是树脂封装型半导体器件跟着变大，这样，就难以实现树脂封装型半导体器件的小型、薄型化。二则虽也可不改变引线架的尺寸，而只靠增加内引线数来响应多引脚化要求，但这时又必须使每一根内引线的宽度变窄，这就会使加工难度增大，如为形成引线架的蚀刻等就难以进行。
最近，出现了将半导体芯片放到底面上设有外部电极(球电极、凸起电极)的输送胶带(印刷线路板)上，并在进行完电连接后，再用树脂将该输送胶带的上面封装起来的半导体器件，即球栅阵列(BG A：Ball Grid Array)型半导体器件、凸起栅阵列(LGA：Land Grid Array)型半导体器件等，它们都属于表面装配型(surface mounting type)半导体器件。此类半导体器件，是将它们的底面直接装配到母板上而制成的。并且我们相信：今后这样的表面装配型半导体器件将成为主流。而所存在的问题是：现有的引线架及利用该引线架的树脂封装型半导体器件跟不上该发展方向，且越来越明显。
另外，和BGA型、LGA型半导体器件相比，现有的树脂封装型半导体器件所存在的问题是：因这时由外引线所形成的外部接头露出在封装树脂的侧面，装配仅是靠该外部引线和母板上的电极接合而实现的，所以它和母板之间的装配可靠性就很低。还有，因制造BGA型、LGA型半导体器件时，需要用印刷线路板，所以这时所存在的问题是制造成本高。
发明内容
本发明的目的在于：提供一种引线架，以便能够利用该引线架，让外部接头在封装体的背面上成列地排着，并确让每个外部电极的表面露出，以制成没有什么树脂毛刺的树脂封装型半导体器件；还在于：提供一种利用了该引线架的树脂封装型半导体器件的制造方法。
本发明的引线架备有：由金属板形成的架主体；大致形成在上述架主体中央部并用来承载半导体芯片的芯片垫；用它的一个端部支持上述芯片垫，用它的另一个端部将它连接到架轨上的吊挂引线；至少它的一个端部朝着上述芯片垫延伸，它的另一个端部被连接在上述架轨上，它的底面成为第1组凸起电极的第1组引线；它的一个端部向上述芯片垫延伸且比上述第1组引线的端部更靠近上述芯片垫，它的另一个端部被连接在上述架轨上，它的一部分底面成为第2组凸起电极的第2组引线。由上述第1组凸起电极和上述第2组凸起电极排列构成2列凸起电极，为使第2组凸起电极的下面位于上述第1组凸起电极的下面之下，至少上述第2组引线的一部分是通过半切断冲压加工而被冲向下方，且第2组凸起电极是向下倾斜的。
就这样，若利用该引线架来制造树脂封装型半导体器件，则可制备出外部接头在它的底面上排成2列的凸起栅阵列(LGA)型封装体，其中，内列上排着凸起引线上的第2组凸起电极，外列上排着引线上的第1组凸起电极。还有，因第2组引线上的凸起电极，由于半切断部的存在而比第1组引线上的凸起电极更往下方突出，且是向下倾斜着的，所以可借助压力使该凸起电极的面进入密封片而使接触紧密。结果，封装树脂不会绕到凸起电极上，也就能得到一外部接头上无树脂毛刺的封装体。
上述第2组凸起电极相对引线架主面的倾斜角最好在3～15°这一范围内。
在本发明中的树脂封装型半导体器件的制造方法里，包括工序(a)、工序(b)、工序(c)、工序(d)、工序(e)以及工序(f)这几个工序。在工序(a)中，制备引线架，它备有：由金属板形成的架主体；大致形成在上述架主体中央部并用来承载半导体芯片的芯片垫；用它的一个端部支持上述芯片垫，用它的另一个端部将它连接到架轨上的吊挂引线；至少它的一个端部朝着上述芯片垫延伸，它的另一个端部被连接在上述架轨上，它的底面成为第1组凸起电极的第1组引线；它的一个端部向上述芯片垫延伸并比上述第1组引线的每一个端部更靠近上述芯片垫，它的另一个端部被连接在上述架轨上，它的一部分底面成为第2组凸起电极的第2组引线；由上述第1组凸起电极和上述第2组凸起电极排列构成2列凸起电极，为使第2组凸起电极的下面位于上述第1组凸起电极的下面之下，至少上述第2组引线的一部分是通过半切断冲压加工而被冲向下方，且第2组凸起电极是向下倾斜的。在工序(b)中，将半导体芯片放置在上述先制备好的引线架的上述芯片垫上；在工序(c)中，利用金属细线，分别把上述芯片垫所承载的上述半导体芯片主面上的电极垫和上述引线架上的第1组引线和第2组引线的每个上面连接起来；在工序(d)中，在上述引线架的背面一侧，即至少在芯片垫、第1组引线及第2组引线的底面上，贴好密封片；在工序(e)中，在至少对上述第1组引线及第2组引线的每个端部施加压力而将上述第1组凸起电极和第2组凸起电极压紧在上述密封片上的状态下，用封装树脂将上述引线架的上面一侧、上述半导体芯片、芯片垫以及金属细线封装起来；在工序(f)中，上述树脂封装完毕后，把上述密封片从上述引线架上剥掉。
在靠该方法，用引线架形成树脂封装型半导体器件的时候，引线的一部分形成为凸起电极，且该凸起电极作外部电极用。在先放好半导体芯片，再用金属细线把半导体芯片和每一条引线连接起来，然后对它们进行树脂封装的时候，所制成的是凸起栅阵列(LGA)型封装体。换句话说，在它的底面上排着2列外部接头。具体而言，内列上排着凸起引线上的第2组凸起电极，外列上排着引线上的第1组凸起电极。还有，因第2组引线上的凸起电极，由于半切断部的存在而比第1组引线上的凸起电极更往下方突出，且是向下倾斜着的，所以可借助压力使该凸起电极的面进入密封片而使接触紧密，结果，封装树脂不会绕到凸起电极上，也就能得到一外部接头没有什么树脂毛刺的封装体了。
附图说明
图1为本发明的每个实施例所涉及的引线架的俯视图。
图2(a)为本发明的第1实施例中的引线、凸起引线的俯视图，图2(b)为沿图2(a)中的IIb-IIb线剖开的剖面图；图2(c)为沿图2(a)中的IIc-IIc线剖开的剖面图。
图3示出了本发明的每个实施例中的树脂封装型半导体器件的上面。
图4示出了本发明的每个实施例中的树脂封装型半导体器件的背面。
图5为在本发明的每个实施例中，沿图3及图4中的V-V线剖开后，所得到的树脂封装型半导体器件的剖面图。
图6为在本发明的每个实施例中，沿图3及图4中的VI-VI线剖开后，所得到的树脂封装型半导体器件的的剖面图。
图7为一剖面图，它示出了在本发明的每个实施例中，是怎样将树脂封装型半导体器件装配到母板上的。
图8、图9、图10、图11、图12以及13皆为剖面图，它们分别示出了在制造本发明的每个实施例中的树脂封装型半导体器件时，所要进行的几个不同工序。
图14(a)和(b)分别为部分俯视图和部分剖面图，分别示出了本发明的第1个实施例中的凸起引线的一部分被放大后的情形。
图15为部分剖面图，它示出了在本发明的第1实施例中，用封装树脂将树脂封装型半导体器件封装好后的封装状态。
图16为部分剖面图，它示出了在本发明的第1实施例中，用封装树脂来封装树脂封装型半导体器件时的封装状态。
图17为部分剖面图，它示出了在本发明的第1实施例中，树脂毛刺残留在树脂封装型半导体器件上的情形。
图18(a)和图18(b)分别为本发明的第2实施例中的引线架上的凸起引线的俯视图和剖面图。
图19为一剖面图，它示出了将密封片装到本发明的第2实施例中的引线架上的凸起引线上时的状态。
图20为一剖面图，它示出了将引线架放在冲压模具上时的状态，该冲压模具用来形成本发明的第2实施例中的引线架上的凸起引线。
图21为一剖面图，它示出了在本发明的第2实施例中，在引线架上形成凸起引线后的状态。
图22为现有引线架的俯视图。
图23为现有树脂封装型半导体器件的剖面图。
图24为现有树脂封装型半导体器件的俯视图
以下是对附图中的各个符号所做的说明。
1-芯片垫；2-架轨；3-吊挂引线；4-凸起引线；5-引线；6-突出部；7-沟部；8-凸起部；9-宽幅部；10-沟部；11-沟部；12-半导体芯片；13-焊垫；14-金属细线；15-封装树脂；16-凸起电极；17-凹部；18-装配基板；19-粘合剂；20-密封片；21-第1模具；22-第2模具；23-树脂毛刺；24-半切断部；25-宽幅部；26-引线材；27-半切断冲压部；28-压延部；29-上模；30-凹部；31-压延部；32-下模；33-外端部。
具体实施方式
(第1实施例)
下面，参照附图，对本发明的第1实施例进行说明，且它以本发明中的引线架，含有该引线架的树脂封装型半导体器件及其制造方法为主。
首先，对本实施例的引线架进行说明。
图1为本实施例中的引线架的俯视图。图2(a)为将本实施例中的引线架上的引线部分放大后的俯视图，图2(b)为沿图2(a)中的IIb-IIb线剖开后的剖面图；图2(c)为沿图2(a)中的IIc-IIc线剖开后的剖面图。还有，在图1中，双点划线以内的区域为封装区域，这时，半导体芯片被放在本实施例中的引线架上，并将它们用树脂封装好。
如图1及图2(a)～(c)所示，本实施例中的引线架是由普通的引线架所用的金属材料，即铜材或者42号铝合金等而形成的板状部件。该引线架由以下几部分组成，即承载半导体芯片的芯片垫1、其外端部与架轨2相连，其内端部支持着芯片垫1的四个角的吊挂引线3、其内端部与芯片垫1相对，外端部被连接在架轨2上的直线状凸起引线4(第2组引线)以及直线状的引线5(第1组引线)。还有，凸起引线4和引线5的各个底面构成了外部接头(凸起部)，而且，引线5的情形是：不仅它的各个底面可作外部接头，它的露在外的各个侧面也可作外部接头，利用这两种外部接头和装配基板进行装配；凸起引线4的内端部比引线5的内端部还向内侧延伸，更靠近芯片垫1。
详细说来，大致在芯片垫1表面的中央部形成有向上突出着的圆形突出部6(参考后述的图5)，该突出部6是在利用冲压加工对为芯片垫1的平板进行半切断加工时，让这一部分向上方凸起而形成的。该突出部6即成为实际上支持半导体芯片的部分，因此，在用它来承载半导体芯片时，芯片垫1上的突出部6以外的表面和半导体芯片的背面之间就会有一空隙。还有，在芯片垫1的表面上形成有沟部7，它将突出部6围起来。这样，在引线架上放好半导体芯片并对它们进行树脂封装时，封装树脂便会流入该沟部7。在本实施例中，沟部7形成为一圆形的环。有了该沟部7，则在用粘合剂将半导体芯片固定到芯片垫1上的突出部6，再进行树脂封装时，该封装树脂便会进入沟部7内，故即使封装树脂会在芯片垫1的表面和封装树脂之间，由热膨胀所引起的应力而发生剥离，该剥离也会借助该沟部的作用而停止，这样便能防止树脂封装型半导体器件的可靠性下降。在本实施例中，该沟部7的形状为一环状，当然，除此以外，它还可以是在不同处所形成的几种几何形状的组合，另外，沟部的个数可为2个以上，例如3个或者4个，也可仅为1个。总之，沟部的形状和个数要根据芯片垫1和所承载的半导体芯片的大小而适当决定。
在本实施例中的引线架上的凸起引线4和引线5和架轨2相连的状态下，它们互相交替地并排着，从俯视图上来看，凸起引线4的内端部比引线5的内端部还往芯片垫1方向延伸，它们的内端部与内端部排列成锯齿状。之所以这样来安排，是为了获得这样的构造，即在放好半导体芯片并进行树脂封装时，凸起引线4的内端部的底面和引线5的底面在封装体的底面一侧成为外部接头，排成2列且呈锯齿状。还有，如图2(a)所示，凸起引线4为一直线状的引线，其上将成为外部接头的内端部形成为带曲面的凸起部8。如图2(c)所示，凸起部8以外的部分通过半蚀刻加工而被蚀刻得较薄，凸起部8的厚度为引线本身的厚度。
换句话说，凸起引线4中的凸起部8下突，凸起引线4本身上面的面积比下面的面积大。另外，在图1中，凸起引线4的内端底面上的虚线所示出的是凸起部8。图2(a)中交叉阴影线部分是经过了半蚀刻的部分。还有，如图2(a)和(b)所示，和凸起引线4一样，引线5的内端部的外围部分也是靠半蚀刻加工而被加工得较薄，且内端部为宽幅部9，在该宽幅部9根部附近又形成有沟部10。在引线5的底面上也形成有带曲面的凸起部。在图2(a)中，阴影线所示部分为沟部10。若先将半导体芯片放到本实施例中的引线架上，再进行树脂封装，则引线架只有一面被封装，即引线5本身的底面和侧面露在外。这样，就和现有的完全浇注封装体不同，有时由封装树脂引起的应力以及基板装配后的应力被施加在引线上。但即使这时由封装树脂带来的应力以及基板装配后的应力等被施加在引线5上，这些应力也会被沟部10吸收掉，故能防止金属细线的连接部分遭受破坏，从而能保证装配后产品的可靠性。这里，凸起引线4上的凸起部8的表面和引线5的宽幅部9作金属细线连接在此的焊垫用。
实施例中的引线架上的凸起引线4和引线5都是直线状引线，底面上的凸起部8，其内端部带曲面。还有，因凸起引线4和引线5互相交替地并排着，故封装体形成后，凸起引线4和引线5上的凸起部8在封装体的底面能排列成锯齿状。
还有，在实施例中，在引线架上的芯片垫1的底面上，形成有为矩形环的沟部11，它能将上面一侧的突出部6围起来。有了该沟部11，那么在利用锡等焊接材料将芯片垫1的底面焊接到母板上时，不仅能防止锡等发生不必要的扩散，提高装配精度，还能吸收由于半导体芯片的散热作用而产生的芯片垫1本身的应力。还有，在本实施例中，仅形成了一个沟部11，若在芯片垫1底面的外围部分形成1个或者2个以上的环状沟部，便可更进一步地提高装配精度。
还可在吊挂引线3上形成仿真凸起部，或者在吊挂引线3上形成弯曲部。
还有，可根据所承载的半导体芯片的引脚数等来适当地决定凸起引线4和引线5的数量。
还有，本实施例中的引线架表面要经过电镀处理。例如，可根据需要用镍(Ni)、钯(Pd)以及金(Au)等金属来进行积层电镀。
在先在本实施例中的引线架上放好半导体芯片，再用金属细线将半导体芯片和每一根引线连接起来，然后用树脂将它们封装起来，这样来形成树脂封装型半导体器件的时候，所形成的是凸起栅阵列(LGA)型封装体。也就是说，如图1所示，在树脂封装型半导体器件的底面，即封装体的底面上，排列着2列且呈锯齿状的外部接头，更详细一点的话，凸起引线4上的内端部，即带曲面的凸起部8的底面排在内列；引线5为曲面的内端部的底面部分排在外列。
在利用本实施例中的引线架形成树脂封装型半导体器件时，因在芯片垫1的上面设有沟部7，所以即使在树脂封装完毕后有树脂剥离，该剥离也可在该沟部7的作用下停止。因此，可保证树脂封装型半导体器件的可靠性。另外，还具有以下优点：能提高散热性能，还能提高基板装配时的焊锡精度，也能承载面积更大的半导体芯片等。
其次，参考附图，对利用本实施例中，图1及图2(a)～(c)所示的引线架所形成的树脂封装型半导体器件加以说明。图3示出了本实施例所涉及的树脂封装型半导体器件的上面；图4示出了本实施例所涉及的树脂封装型半导体器件的底面；图5为沿图3及图4中的V-V线剖开的、本实施例所涉及的树脂封装型半导体器件的剖面图；图6为沿图3及4所示的VI-VI线剖开的、本实施例所涉及的树脂封装型半导体器件的剖面图。
如图3、图4、图5及图6所示，本实施例中的树脂封装型半导体器件由芯片垫1、半导体芯片12、引线5、凸起引线4、金属细线14以及封装树脂15构成。在芯片垫1的表面上形成有突出部6、将突出部6围起来的圆形、矩形或者这两种形状组合而成的环状沟部7；在芯片垫1的底面上形成有环状沟部11。半导体芯片12是通过银胶等导电性粘合剂(图中未示)而被粘接到芯片垫1的突出部6上的。在引线5的表面上形成有沟部10，引线5的底面是露出来的。凸起引线4，其内端部比引线5的内端部更往芯片垫1方向延伸，其内端部的底面露出来而形成凸起电极。金属细线14将半导体芯片12主面上的电极垫(图中未示)和凸起引线4、引线5上的焊垫电连接起来。用封装树脂15将芯片垫1、半导体芯片12、凸起引线4、引线5及金属细线14封装起来，但芯片垫1的底面、凸起引线4的底面、引线5的侧面和底面除外。其次，在将该封装体装配到印刷线路板等装配基板上时，从封装树脂15上露出的凸起引线4内端部的底面、引线5的侧面和底面将构成凸起电极16，即外部电极，由引线5的底面和凸起引线4内端部的底面从封装树脂上露出来排成2列且呈锯齿状。让凸起电极16从封装树脂的底面突出20μm左右，即可获得将封装体装配到母板上时所需的底座间隙(stand-off)。同样，也让芯片垫1的底面从封装树脂的底面上露出来。这样，在将该封装体装配到母板上时，能够更好地将半导体芯片上所产生的热量从焊锡接合部放向母板一侧。
还有，在芯片垫1的底面上形成有凹部17。该凹部17的凹入量实际上就等于突出部6的突出量。这是因为突出部6是在对芯片垫1的上面进行冲压加工，并冲压到半切断状态时而形成的。在本实施例中，该芯片垫1(引线架厚)是由厚度200μm的金属板加工而成的，突出部6的突出量在140～180μm之间，即为金属板本身厚度的70％～90％。
还有，只要凸起引线4、引线5上的焊垫13的面积在100μm2以上就可以进行线焊，而且，只要该面积的大小能够保证制成高密度电极排列的小、薄树脂封装型半导体器件就行。
利用本实施例所述的构造，可制备出一能够适应多引脚化要求的、高密度表面装配型的树脂封装型半导体器件。
按照该发明，可制成其本身厚度在1mm以下，例如在800μm左右的树脂封装型半导体器件。
如上所述，本实施例中的树脂封装型半导体器件，是一种凸起栅阵列(LGA)型封装体，即外部接头排成2列，很象锯齿状。具体而言，即在封装体的底面，凸起引线4上的凸起电极16的底面排成一列，在该凸起电极16的外侧，同为凸起电极16的引线5的底面又排成另一列。还有，在芯片垫1的上面形成有沟部7，这样，即使封装树脂15会在半导体芯片12的背面和芯片垫1的表面之间发生剥离，也能够靠该沟部7的作用而停止，因此可保证树脂封装型半导体器件的可靠性。还具有以下优点：能提高散热性能，还能提高基板装配时的焊锡精度，也能承载面积更大的半导体芯片等。
还有，本实施例中的树脂封装型半导体器件，是利用引线架所制成的凸起栅阵列(LGA)型树脂封装型半导体器件中，封装体和装配基板间的装配精度得到了提高的一种。它未用在现有的凸起栅阵列(LGA)型树脂封装型半导体器件中所使用的印刷线路板和电路基板。
图7为一剖面图，它示出的是在本实施例中，图6所示的树脂封装型半导体器件的一种装配情况。如图7所示，用粘合剂19(如锡等)将封装体底面上的凸起电极16和装配基板18(如印刷线路板等)装配到一起，即可构成本实施例中的树脂封装型半导体器件。这里，凸起引线4上的凸起电极16(图7中未示)是仅通过让凸起电极16的底面部分和粘合剂相接触而装配好的，而引线5上的凸起电极16，则不仅通过让它的底面部和粘合剂19接触而装配好，还通过让引线5的侧面露出来，并让该侧面也和粘合剂19接触而装配好的。
普通的凸起栅阵列(LGA)型树脂封装型半导体器件，仅是凸起电极的底面部通过粘合剂装配到装配基板上。与此相对，在本实施例中，排成2列的凸起电极中的外侧凸起电极即引线5的露在外的侧面可从封装体(封装树脂15)上露出来，因此粘合剂也可扩散到该侧面而保持接触。换句话说，不仅外侧电极，即引线5的底面部也用粘合剂粘接到装配基板18上，它的露在外的侧面部也可通过粘合剂粘接到装配基板18上。这样，就构成了底面部外加侧面部这样的2点接合结构，因此，它和装配基板之间的装配强度提高了，装配的可靠性也提高了。
这种装配结构，是利用现有的引线架的凸起栅阵列(LGA)型半导体器件所未能实现的一种构造。也是一种具有革新意义的构造。具体而言，在本实施例中，封装体上的凸起电极，是由凸起电极、引线型凸起电极这两种电极排成2列而构成的。不仅如此，排在外列的凸起电极还从封装体的侧面上露出来。这样，在封装体的侧面部也形成了和装配基板相连接的连接部。还有，由于在装配基板和封装体之间有了底面部外加侧面部这样的2点接合构造，因此连接的可靠性也得到了提高。
在本实施例中所述的引线架上放好半导体芯片并对其进行树脂封装，那么，和半导体芯片保持电连接的凸起电极，便可在树脂封装型半导体器件的底面部，肩并肩地排成2列，或者排成呈锯齿状的2列。结果，我们得到的是表面装配型的半导体器件。和现有的借助引线接合的装配方法相比，在本实施例中，封装体和装配基板之间的可靠性得到了提高。
还有，本实施例中的树脂封装型半导体器件，并不象现有的球栅阵列(BGA)型半导体器件那样，要利用基板，例如其上设置有凸起电极的电路基板等，而是利用由金属板形成的引线架制成的凸起栅阵列(LGA)型半导体器件，因此，从批量生产和制造成本上看，都比现有的球栅阵列(BGA)型半导体器件要好。
其次，参考附图，对本发明的树脂封装型半导体器件的制造方法进行说明。图8到图13都是表示本实施例中的树脂封装型半导体器件的制造工艺的剖面图。需提一下，本实施例所说明的是：利用图1所示的引线架，制造凸起栅阵列(LGA)型树脂封装型半导体器件的制造方法。且为方便起见，本实施例仅参考凸起引线4所在的那个剖面的剖面图(即沿图3和图4中的V-V线剖开的剖面图)进行说明。因此，每一个图中都没显示引线5。
首先，如图8所示，制备好其中包括架主体、芯片垫1、吊挂引线、引线以及凸起引线4的引线架。具体而言，架主体由金属板形成；芯片垫1被设置在架主体的开口处且用来承载半导体芯片；吊挂引线(图中未示)，它的内端部被用来支持该芯片垫1，同时它的外端部被连接在架轨(图中未示)上；引线(图中未示)，它的底面成为凸起电极，在它的内端部表面上有金属细线被连接在此的幅宽的焊垫，在该焊垫附近还形成有沟部，排列很规则，它的外端部被接到架轨上；凸起引线4，它的底面成为凸起电极16，它的内端部表面上有金属细线被连接在此的幅宽的焊垫13，且其上面的面积大于下面的面积，它的内端部和上述引线的内端部排成2列且呈锯齿状，它的外端部和架轨相连接。另外，上述芯片垫1中包括：在它的上面一侧所形成的突出部6、形成在它的上面一侧并将上述突出部6围起来的圆形或者矩形的环状沟部7、形成在它的下面的环状沟部11以及凹部17。
其次，如图9所示，用银胶等导电性粘合剂将半导体芯片12接合到已制备好的引线架上的芯片垫1的突出部6上，这时要让半导体芯片12的主面朝上。
其次，如图10所示，用金属细线14把放在芯片垫1上的半导体芯片12主面上的电极垫和引线架上的凸起引线4和引线(图中未示)的各个面上的焊垫13电连接起来。在本实施例中，和金属细线14相连的每一个焊垫的面积在100μm2以上。
其次，如图11所示，把密封带或者密封片20紧固到引线架的背面，即芯片垫1的底面、凸起引线4上的凸起电极16以及引线(图中未示)的每一个底面上。该工序里所使用的密封片20由树脂形成，它对引线架无粘附力，且当树脂封装完毕后，很容易地就能把它剥掉。使用了该密封片20，也就确能防止封装树脂在树脂封装工序中绕到引线架的背面一侧。其结果是，能防止树脂毛刺沾到芯片垫1、凸起引线4、引线(图中未示)的背面。这样，在树脂封装完毕后，就不用进行什么去树脂毛刺的喷水工序了。
其次，如图12所示，密封片20装好后，便开始用封装树脂15来封装引线架的上面一侧。具体而言，是用树脂把露出来的包括芯片垫1的引线架的上面、放在引线架上的半导体芯片12以及金属细线14的周围封装起来。此时，利用传送模塑法靠上、下封装模来进行单面封装。这一单面封装构造，意味着未用树脂封装的是芯片垫1、凸起引线4以及引线(图中未示)的底面部。特别是，若将上、下模中的第1个模通过二者间所夹的密封片20压向第2个模，这样来冲压和架轨2相连的那一部分凸起引线4和引线(图中未示)，即不用树脂封装的那一部分引线的话，则可在凸起引线4和引线(图中未示)的各底面压紧在密封片20的情况下，进行树脂封装。这样，可防止产生树脂毛刺，还可让凸起引线4和引线(图中未示)的各个底面从封装体底面(封装树脂15的底面)向下方突出，以获得底座间隙。
需提一下，在树脂封装之前，将密封片20安装到引线架的背面上的方法有二，其一为先将密封片装到封装用上、下模上，然后再将它固定到引线架的背面；其二为先在其他工序中，将密封片固定到引线架上，然后再将它供到封装模上。
其次，如图13所示，树脂封装完毕后，可将密封片剥掉。之后，再把和架轨相连接的那一部分吊挂引线、凸起引线4以及引线等切断。此时，实际上切断后，每一条引线的端部和已用树脂封装好的封装体的侧面处在同一个面上。而且，凸起引线4、引线的底面部构成凸起电极16，引线的露在外的侧面部也构成外部电极；芯片垫1的底面部露出来有利于散热。
利用上述本实施例中的树脂封装型半导体器件的制造方法，可制成其背面构造如图4所示的封装体。具体而言，若从背面来看该封装体，则可看到：凸起电极沿封装体的每一条边排成2列，排在内列的是凸起引线4上的凸起电极16的底面部；排在外列的是引线的底面，即凸起电极。因此，所形成的就是其上的外部接头排成2列且象锯齿形凸起栅阵列(LGA)型封装体。不仅如此，该凸起栅阵列(LGA)型封装体上的凸起电极，不排成呈锯齿状的2列，而排成肩并肩地排着的2列，也完全可以的。
还有，若利用上述本实施例中的树脂封装型半导体器件的制造方法，则所形成的凸起电极的结构为：由凸起电极、引线型凸起电极这两种电极排列成2列的列结构。这样可在封装体的侧面上形成连接部分，也就是说，形成了底面侧再加侧面侧这样的2点接合结构，故所制成的树脂封装型半导体器件的连接可靠性得到了提高。
(第2实施例)
不过，还可在上述第1实施例所示的引线架的结构上做一些改进。
下面，参照附图来说明应改进的地方。图14(a)和图14(b)分别为俯视图和剖面图，示出的是实施例1中的引线架上的凸起引线4(第2列引线)的一部分被放大后的情形。图15为部分剖面图，它示出了进行树脂封装时所注入的树脂对凸起引线4和引线5的影响(应力)。图16和图15一样，也是部分剖面图，示出的是所注入的树脂对凸起引线4的影响。图17为剖面图，示出了树脂封装后的树脂封装型半导体器件的一部分。
如图14所示，第2组引线，即凸起引线4在其内端有一个凸起部8，且仅有该凸起部8的底面会成为凸起电极16。然而，如图15所示，在进行树脂封装时，第1模21隔着密封片20压向第2模22，这样使凸起引线4的外端部(靠近架轨一侧的端部)受压，凸起引线4上的凸起部8又离该被压紧的部分较远，所以凸起部8上的凸起电极16相对密封片20的贴紧力变小。因此，在沿箭头方向注入封装树脂时，凸起引线4的凸起部8上的凸起电极16就会在该注入压力的作用下从密封片20上翘起，结果树脂封装就在它从密封片20翘起的状态下进行。另一方面，第1组引线，即引线5离被挤压的地方较近，所以引线5的底面在该压力的作用下紧贴在密封片20上，而不会从密封片20上翘起。
若在这样的状态下进行树脂封装，则有可能出现以下问题：如图17所示，封装树脂会绕到凸起引线4的底面(凸起电极16)，而在凸起引线4上的凸起电极16的表面上形成树脂毛刺23，这样该凸起电极16就不能起外部电极的作用了。因此，我们必须想办法解决上述问题。怎样才能让凸起引线4的底面紧贴在密封片20上，以防出现树脂毛刺23，就成了技术人员所必须攻克的一大技术课题。
下面，参照附图，对可解决上述问题的引线架和利用该引线架来制造树脂封装型半导体器件的制造方法加以说明。以下说明的是一种能使凸起引线4上的凸起电极16的表面紧贴在密封片20上的技术。
图18(a)及(b)分别为本实施例中的引线架上的凸起引线的俯视图和剖面图。整个引线架的构造和图1所示的引线架的构造大致相同，所不同的只是本实施例中的第2组引线，即凸起引线4的结构和作用。在本实施例中，至少对凸起引线4进行改良，让其上的一部分进入密封片而使二者压紧，后述。为能表示出凸起电极16的下面和引线5的下面的位置差(即阶差)，而在图18(b)中，用虚线表示第1组引线，即引线5。
因本实施例中的引线架的构造和第1实施例中的大致相同，故这里不再说明其相同点，仅说明其相异点。本实施例也和第1实施例一样，有排在内列上的凸起引线(第2组引线)和排在外列上的引线(第1组引线)。如图18(a)和(b)所示，所不同的是凸起引线4的形状。具体而言，至少凸起引线4上的凸起部8做得比其他部分厚，会成为凸起电极16的那一部分凸起部8比引线5的下面更往下方突出。换句话说，通过半切断加工而在凸起部8的根部附近形成一半切断部24，而使整个凸起部8跟着下移，结果，凸起电极16比第1组引线即引线5的下面更往下方突出，突出量相当于半切断部24的纵向高度(图中的空间S)。
而且，在本实施例中，整个凸起部8相对引线架主面向下方倾斜，且倾斜角为θ，这与整个凸起部8和引线架主面平行时相比，凸起部8的内端部进入密封片而紧密地接合着。较理想的是倾斜角θ在3～15°这一范围内，最理想的是如该实施例所示，在5°±1°之间。靠冲压加工而制得的半切断部24的阶差为20μm，凸起引线4上还形成和凸起部8相连的宽幅部25，它是通过沿纵向压延(冲压)凸起引线4而得到的。
在本实施例中，如图18(a)和(b)所示，在凸起引线4上的凸起部8的根部附近形成有半切断部24，整个凸起部8向下倾斜θ度且下移，于是凸起电极16的下面比引线5的下面更往下。这样做了，那么在进行树脂封装时，将成为凸起电极16的凸起引线4的底面部，便在由模施来的压力的作用下进入密封片而保持良好的接触，凸起引线4不再翘起。结果封装树脂不会再绕到凸起电极16上，也就是说，在其上出现树脂毛刺的现象就得到了抑制。
需说明一下，在本实施例中，可根据从和架轨相连的凸起引线4的外端部到内端部的距离、模的冲压压力等条件，来适当地给半切断部24设定一个切割量。一般情况是：若引线材的厚度约为200μm，那么最好利用冲压加工，冲出一个20μm左右的阶差。
其次，对利用本实施例中的引线架，制造树脂封装型半导体器件的制造方法加以说明。
先说一下，在利用本实施例中的引线架制造树脂封装型半导体器件时，和上述第1实施例一样，也大致要经过图8～图13所示的各种工艺过程，因此，以下参考附图说明的仅是：在树脂封装工序中，凸起引线4周围所发生的变化。
图19为一剖面图，它示出了在利用本实施例中的引线架进行树脂封装时，是怎样让密封片和凸起引线4上的凸起电极16紧密地贴在一起的。
如图19所示，相对引线架主面向下倾斜θ度，且下移了的凸起引线4上的凸起电极16被压到密封片20上，并确确实实地进入密封片20，就是这样使凸起电极16和密封片20紧密地贴在一起的。
换句话说，在利用密封片20的树脂封装工序中，通过模至少向第1组引线即引线5、第2组引线即凸起引线4的端部施加压力，而将引线5和凸起引线4上的凸起电极16压到密封片20上，在此状态下，再用封装树脂封装引线架上面一侧的部件，如芯片垫的上面部、半导体芯片、金属细线等。而且在压力施来的时候，引线5上的凸起电极16紧贴在密封片20上。因此，相对引线架主面向下倾斜θ度，且下移了的凸起引线4上的凸起电极16被压到密封片20而确确实实地进入密封片20中。结果，封装可在无封装树脂侵入凸起电极16的情况下进行。
因此，可防止凸起引线4翘起；且凸起引线4上的凸起电极16紧贴在密封片20上，二者之间无缝隙，故封装树脂不会侵入凸起电极16，树脂毛刺生长在凸起引线4上的凸起电极16上的不良现象就得到了抑制。图19中的箭头所表示的意思是：在注入封装树脂时，是通过封装树脂的压力而将凸起引线4上的凸起电极16压向密封片20的。
其次，参照图20和图21，说明在本实施例中，是如何形成引线架上的凸起引线的。图20和图21皆示出了凸起引线的剖面。
首先，如图20所示，用上模29和下模31将一定厚度的且用来形成凸起引线的引线材26夹好，然后进行成型加工。此时，上模29上有：带一定倾斜角的半切断冲压部27、和对引线材26进行压延加工(冲压加工)的压延部28；下模32上有：分别对应着上模29上的半切断冲压部27、压延部28的凹部30和压延部31。
这里，设计好上模29上的半切断冲压部27和下模32上的凹部30的形状，以做到：在引线材26的一个端部形成凸起部，且在凸起部的根部形成半切断部，而使整个凸起部向下移动，并且凸起部8相对于引线架主面向下倾斜θ度。还有，通过上模29的压延部28和下模32的压延部31的压延，引线材26中的和凸起部相连的那一部分以及外端部(即和架轨相接的部分)以外的部分，在在纵向上遭到压缩，而形成得比其他部分薄；在横向上得到延伸而形成宽幅部。
如图21所示，在凸起引线4中，至少构成凸起部8的部分和外端部33以外的部分形成得较薄，该构成凸起电极16的部分以一倾斜角θ突向下方。凸起电极16的根部附近形成有靠半切断冲压加工而形成的半切断部24，凸起部8本身向下突出，凸起引线4上的凸起电极16比第1组引线即引线的凸起电极更往下方突出。在本实施例中，引线材26厚为200μm，凸起引线4上的较薄的部分的厚度则为130μm，二者间的阶差为70μm。还有，借助形成半切断部24，凸起部8便下移20μm(即有一个20μm的阶差)而突出来了，如上所述，倾斜角在5°±1°这一范围内。
通过利用本实施例中的引线架来制造树脂封装型半导体器件，使得在进行树脂封装时，凸起引线4上的凸起电极16出现树脂毛刺的现象得以抑制。结果，在该树脂封装型半导体器件中，因凸起电极从封装树脂上露出获得了一底座间隙。
另外，本实施例说明的是：引线排成2列的引线架，这2列由第1组引线列和第2组引线列形成。不仅如此，若按本发明，则引线架上的引线列数并非只能为2列，而完全可以为3列、4列等，因此本发明适于具有多列引线列的引线架。
若利用本发明中的引线架制造树脂封装型半导体器件，就能制出其底面上排列着2列外部接头的凸起栅阵列(LGA)型封装体，且该底面上几乎无树脂毛刺。还有，本发明中，树脂封装型半导体器件的底面上的凸起电极形成在引线架上，就不需要什么电路基板了。因此，可降低制造成本，且和现有的利用引线接合的装配技术相比，它和母板间的装配可靠性得到了改善。
按照本发明的树脂封装型半导体器件的制造方法，则是在利用上述引线架，让密封片和引线架的底面贴紧的情况下进行树脂封装的。因此，不必象以前那样，还要形成什么外突的引线，这样就可省掉引线弯曲工序了。树脂封装完成后，所构成的就是这样的凸起栅阵列(LGA)型封装体，即凸起电极在封装体的底面排成2列，且这2列或肩并肩地排着或排成锯齿形，其中排在内列的是凸起引线上的凸起电极，而排在外列的是引线上的凸起电极。再就是，在树脂封装型半导体器件底面上的2列凸起电极中，排在外列的凸起电极只是引线的一部分，而且露在外的侧面比封装体还往外，这样便可通过将粘合剂，如锡等投到该侧面而形成嵌条(fillet)，因此，就可利用2个面部，即底面部和侧面部来把封装体装配到母板上，结果，它和装配基板之间的装配强度和装配可靠性都得到了提高。

Claims (4)

1.一种引线架，它备有：由金属板形成的架主体；形成在上述架主体中央部并用来承载半导体芯片的芯片垫；用它的一个端部支持上述芯片垫，用它的另一个端部将它连接到架轨上的吊挂引线；至少它的一个端部朝着上述芯片垫延伸，它的另一个端部被连接在上述架轨上，它的底面成为第1组凸起电极的第1组引线；它的一个端部向上述芯片垫延伸且比上述第1组引线的端部更靠近上述芯片垫，它的另一个端部被连接在上述架轨上，它的一部分底面成为第2组凸起电极的第2组引线，其特征在于：
由上述第1组凸起电极和上述第2组凸起电极排列构成2列凸起电极，为使第2组凸起电极的下面位于上述第1组凸起电极的下面之下，至少上述第2组引线的一部分是通过半切断冲压加工而被冲向下方，且第2组凸起电极是向下倾斜的。
2.根据权利要求1所述的引线架，其特征在于：
上述第2组凸起电极相对引线架主面的倾斜角在3～15°这一范围内。
3.一种树脂封装型半导体器件的制造方法，其特征在于：
包括以下几道工序，工序(a)：制备引线架，它备有：由金属板形成的架主体；形成在上述架主体中央部并用来承载半导体芯片的芯片垫；用它的一个端部支持上述芯片垫，用它的另一个端部将它连接到架轨上的吊挂引线；至少它的一个端部朝着上述芯片垫延伸，它的另一个端部被连接在上述架轨上，它的底面成为第1组凸起电极的第1组引线；它的一个端部向上述芯片垫延伸并比上述第1组引线的每一个端部更靠近上述芯片垫，它的另一个端部被连接在上述架轨上，它的一部分底面成为第2组凸起电极的第2组引线；由上述第1凸起电极和上述第2组凸起电极排列构成2列凸起电极，为使第2组凸起电极的下面位于上述第1组凸起电极的下面之下，至少上述第2组引线的一部分是通过半切断冲压加工而被冲向下方，且第2组凸起电极是向下倾斜的；工序(b)：将半导体芯片放在上述先制备好的引线架的上述芯片垫上；工序(c)：利用金属细线，分别把上述芯片垫所承载的上述半导体芯片主面上的电极垫和上述引线架上的第1组引线和第2组引线的每一个上面连接起来；工序(d)：在上述引线架的背面一侧，即至少在芯片垫、第1组引线及第2组引线的底面上，贴好密封片；工序(e)：在至少对上述第1组引线及第2组引线的每个端部施加压力而将上述第1组凸起电极和第2组凸起电极压紧在上述密封片上的状态下，用封装树脂将上述引线架的上面一侧、上述半导体芯片、芯片垫以及金属细线封装起来；工序(f)：上述树脂封装完毕后，把上述密封片从上述引线架上剥掉。
4.根据权利要求3所述的树脂封装型半导体器件的制造方法，其特征在于：
在上述工序(e)里，在靠施加压力而将上述第1组凸起电极压紧在密封片上的时候，第2组凸起电极也被压在并进入密封片。
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Families Citing this family (140)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6229200B1 (en) 1998-06-10 2001-05-08 Asat Limited Saw-singulated leadless plastic chip carrier
US8330270B1 (en) * 1998-06-10 2012-12-11 Utac Hong Kong Limited Integrated circuit package having a plurality of spaced apart pad portions
KR100379089B1 (ko) * 1999-10-15 2003-04-08 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지
KR100403142B1 (ko) * 1999-10-15 2003-10-30 앰코 테크놀로지 코리아 주식회사 반도체패키지
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
JP3664045B2 (ja) * 2000-06-01 2005-06-22 セイコーエプソン株式会社 半導体装置の製造方法
US6624005B1 (en) * 2000-09-06 2003-09-23 Amkor Technology, Inc. Semiconductor memory cards and method of making same
US6882048B2 (en) * 2001-03-30 2005-04-19 Dainippon Printing Co., Ltd. Lead frame and semiconductor package having a groove formed in the respective terminals for limiting a plating area
US20070108609A1 (en) * 2001-07-19 2007-05-17 Samsung Electronics Co., Ltd. Bumped chip carrier package using lead frame and method for manufacturing the same
JP3879452B2 (ja) * 2001-07-23 2007-02-14 松下電器産業株式会社 樹脂封止型半導体装置およびその製造方法
US7102216B1 (en) * 2001-08-17 2006-09-05 Amkor Technology, Inc. Semiconductor package and leadframe with horizontal leads spaced in the vertical direction and method of making
JP4173346B2 (ja) * 2001-12-14 2008-10-29 株式会社ルネサステクノロジ 半導体装置
JP2003204027A (ja) * 2002-01-09 2003-07-18 Matsushita Electric Ind Co Ltd リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法
EP1470587A1 (en) * 2002-02-01 2004-10-27 Infineon Technologies AG A lead frame
JP3603890B2 (ja) 2002-03-06 2004-12-22 セイコーエプソン株式会社 電子デバイス及びその製造方法並びに電子機器
US6841854B2 (en) * 2002-04-01 2005-01-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device
JP3851845B2 (ja) * 2002-06-06 2006-11-29 株式会社ルネサステクノロジ 半導体装置
US6940154B2 (en) * 2002-06-24 2005-09-06 Asat Limited Integrated circuit package and method of manufacturing the integrated circuit package
US20040000703A1 (en) * 2002-06-27 2004-01-01 Jui-Chung Lee Semiconductor package body having a lead frame with enhanced heat dissipation
JP4248528B2 (ja) * 2002-10-24 2009-04-02 パナソニック株式会社 リードフレーム及び該リードフレームを用いる樹脂封止型半導体装置の製造方法
US7042071B2 (en) 2002-10-24 2006-05-09 Matsushita Electric Industrial Co., Ltd. Leadframe, plastic-encapsulated semiconductor device, and method for fabricating the same
US6896246B2 (en) * 2002-12-12 2005-05-24 Spx Corporation Aeration apparatus and method
JP3952963B2 (ja) * 2003-02-21 2007-08-01 ヤマハ株式会社 半導体装置及びその製造方法
JP2004253706A (ja) * 2003-02-21 2004-09-09 Seiko Epson Corp リードフレーム、半導体チップのパッケージング部材、半導体装置の製造方法、及び、半導体装置
JP2004349316A (ja) * 2003-05-20 2004-12-09 Renesas Technology Corp 半導体装置及びその製造方法
JP2004363365A (ja) * 2003-06-05 2004-12-24 Renesas Technology Corp 半導体装置及びその製造方法
US6894376B1 (en) * 2003-06-09 2005-05-17 National Semiconductor Corporation Leadless microelectronic package and a method to maximize the die size in the package
JP4141340B2 (ja) * 2003-07-16 2008-08-27 三洋電機株式会社 半導体装置の製造方法
WO2005017968A2 (en) * 2003-08-14 2005-02-24 Advanced Interconnect Technologies Limited Semiconductor device package and method for manufacturing same
JP3789443B2 (ja) * 2003-09-01 2006-06-21 Ｎｅｃエレクトロニクス株式会社 樹脂封止型半導体装置
JP2005159235A (ja) * 2003-11-28 2005-06-16 Seiko Epson Corp 半導体装置及びその製造方法、配線基板、電子モジュール並びに電子機器
US7056766B2 (en) * 2003-12-09 2006-06-06 Freescale Semiconductor, Inc. Method of forming land grid array packaged device
TWI253736B (en) * 2004-02-25 2006-04-21 Optimum Care Int Tech Inc Composition structure of high-density pin
US7154186B2 (en) * 2004-03-18 2006-12-26 Fairchild Semiconductor Corporation Multi-flip chip on lead frame on over molded IC package and method of assembly
TWI235440B (en) * 2004-03-31 2005-07-01 Advanced Semiconductor Eng Method for making leadless semiconductor package
JP4357344B2 (ja) * 2004-04-16 2009-11-04 株式会社ルネサステクノロジ 半導体装置
JP2006073600A (ja) * 2004-08-31 2006-03-16 Renesas Technology Corp 半導体装置およびその製造方法
CN1755929B (zh) * 2004-09-28 2010-08-18 飞思卡尔半导体（中国）有限公司 形成半导体封装及其结构的方法
US7217991B1 (en) * 2004-10-22 2007-05-15 Amkor Technology, Inc. Fan-in leadframe semiconductor package
TWM276353U (en) * 2005-02-03 2005-09-21 Egbn Electronics Ltd Card edge connector
CN101124857B (zh) * 2005-02-15 2011-11-16 富士通株式会社 封装安装模块和封装基板模块
US7364945B2 (en) 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
US7354800B2 (en) 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
US20060244151A1 (en) * 2005-05-02 2006-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Oblique recess for interconnecting conductors in a semiconductor device
US7298026B2 (en) * 2005-05-09 2007-11-20 Stats Chippac Ltd. Large die package and method for the fabrication thereof
JP2006318996A (ja) * 2005-05-10 2006-11-24 Matsushita Electric Ind Co Ltd リードフレームおよび樹脂封止型半導体装置
US7504733B2 (en) * 2005-08-17 2009-03-17 Ciclon Semiconductor Device Corp. Semiconductor die package
US7274089B2 (en) * 2005-09-19 2007-09-25 Stats Chippac Ltd. Integrated circuit package system with adhesive restraint
US8536689B2 (en) * 2005-10-03 2013-09-17 Stats Chippac Ltd. Integrated circuit package system with multi-surface die attach pad
DE102005047856B4 (de) * 2005-10-05 2007-09-06 Infineon Technologies Ag Halbleiterbauteil mit in Kunststoffgehäusemasse eingebetteten Halbleiterbauteilkomponenten, Systemträger zur Aufnahme der Halbleiterbauteilkomponenten und Verfahren zur Herstellung des Systemträgers und von Halbleiterbauteilen
JP4953619B2 (ja) * 2005-11-04 2012-06-13 Ｔｏｗａ株式会社 電子部品の樹脂封止成形装置
US7456088B2 (en) 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
US7768125B2 (en) 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US7947534B2 (en) * 2006-02-04 2011-05-24 Stats Chippac Ltd. Integrated circuit packaging system including a non-leaded package
US7750482B2 (en) 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US8704349B2 (en) 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
JP4741383B2 (ja) 2006-02-17 2011-08-03 富士通セミコンダクター株式会社 電子部品の樹脂封止方法
JP4770514B2 (ja) * 2006-02-27 2011-09-14 株式会社デンソー 電子装置
US7598599B2 (en) * 2006-03-09 2009-10-06 Stats Chippac Ltd. Semiconductor package system with substrate having different bondable heights at lead finger tips
TWI286375B (en) * 2006-03-24 2007-09-01 Chipmos Technologies Inc Leadless semiconductor package with electroplated layer embedded in encapsulant and the method for fabricating the same
US7573112B2 (en) * 2006-04-14 2009-08-11 Allegro Microsystems, Inc. Methods and apparatus for sensor having capacitor on chip
US7687882B2 (en) * 2006-04-14 2010-03-30 Allegro Microsystems, Inc. Methods and apparatus for integrated circuit having multiple dies with at least one on chip capacitor
US7405106B2 (en) * 2006-05-23 2008-07-29 International Business Machines Corporation Quad flat no-lead chip carrier with stand-off
US8207597B2 (en) * 2006-07-14 2012-06-26 Stats Chippac Ltd. Integrated circuit package system with flashless leads
US20080013298A1 (en) 2006-07-14 2008-01-17 Nirmal Sharma Methods and apparatus for passive attachment of components for integrated circuits
US20080036078A1 (en) * 2006-08-14 2008-02-14 Ciclon Semiconductor Device Corp. Wirebond-less semiconductor package
US7936055B2 (en) * 2006-08-23 2011-05-03 Stats Chippac Ltd. Integrated circuit package system with interlock
TWM308500U (en) * 2006-09-08 2007-03-21 Lingsen Precision Ind Ltd Pressure molding package structure for optical sensing chip
JP2008098478A (ja) * 2006-10-13 2008-04-24 Renesas Technology Corp 半導体装置及びその製造方法
US7928540B2 (en) * 2006-11-10 2011-04-19 Stats Chippac Ltd. Integrated circuit package system
JP4720756B2 (ja) * 2007-02-22 2011-07-13 トヨタ自動車株式会社 半導体電力変換装置およびその製造方法
CN101308830A (zh) * 2007-05-18 2008-11-19 飞思卡尔半导体（中国）有限公司 用于半导体封装的引线框
KR100874882B1 (ko) * 2007-06-15 2008-12-19 삼성전자주식회사 반도체 스택 패키지 및 그의 제조 방법
GB2451077A (en) * 2007-07-17 2009-01-21 Zetex Semiconductors Plc Semiconductor chip package
KR20090010327A (ko) * 2007-07-23 2009-01-30 삼성전자주식회사 리드 프레임, 이를 갖는 반도체 패키지 및 반도체 스택패키지
JP2009076658A (ja) * 2007-09-20 2009-04-09 Renesas Technology Corp 半導体装置及びその製造方法
US7821111B2 (en) * 2007-10-05 2010-10-26 Texas Instruments Incorporated Semiconductor device having grooved leads to confine solder wicking
JP4758976B2 (ja) * 2007-12-03 2011-08-31 日立ケーブルプレシジョン株式会社 半導体発光素子搭載用リードフレーム及びその製造方法並びに発光装置
US20090230524A1 (en) * 2008-03-14 2009-09-17 Pao-Huei Chang Chien Semiconductor chip package having ground and power regions and manufacturing methods thereof
JP2009302209A (ja) * 2008-06-11 2009-12-24 Nec Electronics Corp リードフレーム、半導体装置、リードフレームの製造方法および半導体装置の製造方法
US8093670B2 (en) 2008-07-24 2012-01-10 Allegro Microsystems, Inc. Methods and apparatus for integrated circuit having on chip capacitor with eddy current reductions
US20100044850A1 (en) * 2008-08-21 2010-02-25 Advanced Semiconductor Engineering, Inc. Advanced quad flat non-leaded package structure and manufacturing method thereof
US20100052424A1 (en) * 2008-08-26 2010-03-04 Taylor William P Methods and apparatus for integrated circuit having integrated energy storage device
JP2010056372A (ja) * 2008-08-29 2010-03-11 Sanyo Electric Co Ltd 樹脂封止型半導体装置とその製造方法
US8049312B2 (en) * 2009-01-12 2011-11-01 Texas Instruments Incorporated Semiconductor device package and method of assembly thereof
JP2010171181A (ja) * 2009-01-22 2010-08-05 Renesas Technology Corp 半導体装置
US10199311B2 (en) 2009-01-29 2019-02-05 Semiconductor Components Industries, Llc Leadless semiconductor packages, leadframes therefor, and methods of making
US8071427B2 (en) * 2009-01-29 2011-12-06 Semiconductor Components Industries, Llc Method for manufacturing a semiconductor component and structure therefor
US10163766B2 (en) 2016-11-21 2018-12-25 Semiconductor Components Industries, Llc Methods of forming leadless semiconductor packages with plated leadframes and wettable flanks
US9899349B2 (en) 2009-01-29 2018-02-20 Semiconductor Components Industries, Llc Semiconductor packages and related methods
JP5149854B2 (ja) * 2009-03-31 2013-02-20 ルネサスエレクトロニクス株式会社 半導体装置
US8124447B2 (en) * 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
US8133759B2 (en) * 2009-04-28 2012-03-13 Macronix International Co., Ltd. Leadframe
US8097944B2 (en) * 2009-04-30 2012-01-17 Infineon Technologies Ag Semiconductor device
US8334467B2 (en) * 2009-06-17 2012-12-18 Lsi Corporation Lead frame design to improve reliability
US20110062569A1 (en) * 2009-09-14 2011-03-17 Freescale Semiconductor, Inc Semiconductor device package with down-set leads
US8222088B2 (en) * 2009-09-21 2012-07-17 Alpha And Omega Semiconductor Incorporated Semiconductor package with adhesive material pre-printed on the lead frame and chip, and its manufacturing method
JPWO2011049128A1 (ja) * 2009-10-20 2013-03-14 ローム株式会社 半導体装置および半導体装置の製造方法
US20110163430A1 (en) * 2010-01-06 2011-07-07 Advanced Semiconductor Engineering, Inc. Leadframe Structure, Advanced Quad Flat No Lead Package Structure Using the Same, and Manufacturing Methods Thereof
US9054077B2 (en) * 2010-03-10 2015-06-09 Altera Corporation Package having spaced apart heat sink
TWM393039U (en) * 2010-04-29 2010-11-21 Kun Yuan Technology Co Ltd Wire holder capable of reinforcing sealing connection and packaging structure thereof
JP4929382B2 (ja) * 2010-07-13 2012-05-09 株式会社東芝 電子部品構造体及び電子機器
CN102339763B (zh) 2010-07-21 2016-01-27 飞思卡尔半导体公司 装配集成电路器件的方法
US9029991B2 (en) * 2010-11-16 2015-05-12 Conexant Systems, Inc. Semiconductor packages with reduced solder voiding
US8648450B1 (en) * 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
TWI557183B (zh) * 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
US8466539B2 (en) 2011-02-23 2013-06-18 Freescale Semiconductor Inc. MRAM device and method of assembling same
US8617933B2 (en) * 2011-05-27 2013-12-31 Stats Chippac Ltd. Integrated circuit packaging system with interlock and method of manufacture thereof
US8629539B2 (en) 2012-01-16 2014-01-14 Allegro Microsystems, Llc Methods and apparatus for magnetic sensor having non-conductive die paddle
US9812588B2 (en) 2012-03-20 2017-11-07 Allegro Microsystems, Llc Magnetic field sensor integrated circuit with integral ferromagnetic material
US9494660B2 (en) 2012-03-20 2016-11-15 Allegro Microsystems, Llc Integrated circuit package having a split lead frame
US10234513B2 (en) 2012-03-20 2019-03-19 Allegro Microsystems, Llc Magnetic field sensor integrated circuit with integral ferromagnetic material
US9666788B2 (en) 2012-03-20 2017-05-30 Allegro Microsystems, Llc Integrated circuit package having a split lead frame
JP5851906B2 (ja) * 2012-03-23 2016-02-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8877564B2 (en) * 2012-06-29 2014-11-04 Intersil Americas LLC Solder flow impeding feature on a lead frame
JP2014203861A (ja) * 2013-04-02 2014-10-27 三菱電機株式会社 半導体装置および半導体モジュール
JP6352009B2 (ja) * 2013-04-16 2018-07-04 ローム株式会社 半導体装置
US9411025B2 (en) 2013-04-26 2016-08-09 Allegro Microsystems, Llc Integrated circuit package having a split lead frame and a magnet
KR101486790B1 (ko) * 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
DE102013211853A1 (de) * 2013-06-21 2014-12-24 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement und Verfahren zu seiner Herstellung
GB2525585B (en) * 2014-03-20 2018-10-03 Micross Components Ltd Leadless chip carrier
TW201539674A (zh) * 2014-04-10 2015-10-16 Chipmos Technologies Inc 四方扁平無引腳封裝及其製造方法
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
CN104103619B (zh) * 2014-06-30 2017-05-24 通富微电子股份有限公司 半导体功率器件的导线强化焊接结构
US9570381B2 (en) 2015-04-02 2017-02-14 Advanced Semiconductor Engineering, Inc. Semiconductor packages and related manufacturing methods
KR102326069B1 (ko) * 2015-07-29 2021-11-12 엘지디스플레이 주식회사 유기발광 다이오드 표시장치
US10411498B2 (en) 2015-10-21 2019-09-10 Allegro Microsystems, Llc Apparatus and methods for extending sensor integrated circuit operation through a power disturbance
KR101747226B1 (ko) * 2016-03-16 2017-06-27 해성디에스 주식회사 반도체 패키지 기판 및 그 제조 방법
US10930581B2 (en) 2016-05-19 2021-02-23 Stmicroelectronics S.R.L. Semiconductor package with wettable flank
JP2018107296A (ja) * 2016-12-27 2018-07-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6772087B2 (ja) * 2017-02-17 2020-10-21 新光電気工業株式会社 リードフレーム及びその製造方法
JP6834815B2 (ja) * 2017-07-06 2021-02-24 株式会社デンソー 半導体モジュール
US10763194B2 (en) * 2017-09-22 2020-09-01 Stmicroelectronics, Inc. Package with lead frame with improved lead design for discrete electrical components and manufacturing the same
US10892212B2 (en) 2017-11-09 2021-01-12 Stmicroelectronics, Inc. Flat no-lead package with surface mounted structure
JP7013991B2 (ja) * 2018-03-26 2022-02-01 セイコーエプソン株式会社 センサーユニット、移動体測位装置、携帯型電子機器、電子機器、移動体および表示装置
US10978897B2 (en) 2018-04-02 2021-04-13 Allegro Microsystems, Llc Systems and methods for suppressing undesirable voltage supply artifacts
US10991644B2 (en) 2019-08-22 2021-04-27 Allegro Microsystems, Llc Integrated circuit package having a low profile
JP7425581B2 (ja) 2019-11-14 2024-01-31 日清紡マイクロデバイス株式会社 半導体装置およびその製造方法
CN114171485A (zh) * 2020-09-10 2022-03-11 恩智浦美国有限公司 Qfn半导体封装、半导体封装及引线框架
US11569179B2 (en) * 2020-11-19 2023-01-31 Advanced Semiconductor Engineering, Inc. Package structure including an outer lead portion and an inner lead portion and method for manufacturing package structure

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5089878A (en) * 1989-06-09 1992-02-18 Lee Jaesup N Low impedance packaging
US5394607A (en) * 1993-05-20 1995-03-07 Texas Instruments Incorporated Method of providing low cost heat sink
US5742009A (en) * 1995-10-12 1998-04-21 Vlsi Technology Corporation Printed circuit board layout to minimize the clock delay caused by mismatch in length of metal lines and enhance the thermal performance of microeletronics packages via condution through the package leads
US5902959A (en) * 1996-09-05 1999-05-11 International Rectifier Corporation Lead frame with waffled front and rear surfaces
JP3012816B2 (ja) * 1996-10-22 2000-02-28 松下電子工業株式会社 樹脂封止型半導体装置およびその製造方法
JP2936062B2 (ja) * 1996-11-11 1999-08-23 富士通株式会社 半導体装置の製造方法
KR100214544B1 (ko) * 1996-12-28 1999-08-02 구본준 볼 그리드 어레이 반도체 패키지
US5907769A (en) * 1996-12-30 1999-05-25 Micron Technology, Inc. Leads under chip in conventional IC package
JP2924854B2 (ja) * 1997-05-20 1999-07-26 日本電気株式会社 半導体装置、その製造方法
EP0895287A3 (en) * 1997-07-31 2006-04-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device and lead frame for the same
US5977630A (en) * 1997-08-15 1999-11-02 International Rectifier Corp. Plural semiconductor die housed in common package with split heat sink
JP3341206B2 (ja) * 1997-12-26 2002-11-05 東京エレクトロン株式会社 洗浄処理装置及び洗浄処理方法
US6028350A (en) * 1998-02-09 2000-02-22 Advanced Micro Devices, Inc. Lead frame with strip-shaped die bonding pad
JP3285815B2 (ja) * 1998-03-12 2002-05-27 松下電器産業株式会社 リードフレーム，樹脂封止型半導体装置及びその製造方法
JP3764587B2 (ja) * 1998-06-30 2006-04-12 富士通株式会社 半導体装置の製造方法
US6281568B1 (en) * 1998-10-21 2001-08-28 Amkor Technology, Inc. Plastic integrated circuit device package and leadframe having partially undercut leads and die pad
TW428295B (en) * 1999-02-24 2001-04-01 Matsushita Electronics Corp Resin-sealing semiconductor device, the manufacturing method and the lead frame thereof
JP3430976B2 (ja) 1999-07-09 2003-07-28 松下電器産業株式会社 リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法
JP2001156237A (ja) * 1999-11-25 2001-06-08 Mitsubishi Electric Corp リードフレーム及びそれを用いた樹脂封止型半導体装置

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