CN1185035A - 生产有硅化物层的半导体器件而不致短路的方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 25
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 title claims description 49
- 238000009792 diffusion process Methods 0.000 claims abstract description 45
- 150000002500 ions Chemical class 0.000 claims description 35
- 238000005245 sintering Methods 0.000 claims description 25
- 239000000463 material Substances 0.000 claims description 14
- 229910052719 titanium Inorganic materials 0.000 claims description 14
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 8
- 238000002347 injection Methods 0.000 claims description 6
- 239000007924 injection Substances 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 5
- 239000000243 solution Substances 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 229910052735 hafnium Inorganic materials 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 229910052720 vanadium Inorganic materials 0.000 claims description 3
- 229910052726 zirconium Inorganic materials 0.000 claims description 3
- 239000012895 dilution Substances 0.000 claims description 2
- 238000010790 dilution Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 129
- 239000000758 substrate Substances 0.000 abstract description 11
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 230000003647 oxidation Effects 0.000 abstract description 6
- 238000007254 oxidation reaction Methods 0.000 abstract description 6
- 239000002344 surface layer Substances 0.000 abstract description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 46
- 239000010936 titanium Substances 0.000 description 25
- 239000012535 impurity Substances 0.000 description 19
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 11
- 238000000137 annealing Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910008484 TiSi Inorganic materials 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052731 fluorine Inorganic materials 0.000 description 4
- 239000011737 fluorine Substances 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 239000000908 ammonium hydroxide Substances 0.000 description 2
- -1 ammonium hydroxide peroxide Chemical class 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 239000012190 activator Substances 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000006115 defluorination reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
Abstract
一种生产半导体集成电路的方法,在半导体基片上形成带侧壁绝缘膜的栅结构和场氧化膜。然后,为带侧壁绝缘膜的栅结构形成扩散层。随后,从每一侧壁绝缘膜和场氧化膜上去除表面层。接着,按照与带侧壁绝缘膜的栅结构以及场氧化膜自对准的方式在每一扩散层的表面层内形成硅化物层。
Description
本发明涉及一种生产半导体器件的方法，而且特别涉及一种形成硅化物层而不致造成栅电极与扩散层之间以及扩散层相互间短路的方法。
近年来，在大规模集成电路(LSI)之类的半导体集成电路中的元件，为了实现高的集成度，已采用了精细加工的制造技术。例如，源区或漏区的杂质扩散层所形成的深度浅而面积又小。此外，元件之间连接的布线图形宽度也形成得很细。由于这种原因，杂质扩散层和布线图形的电阻增加以致妨碍了元件的高速运行。因此，在最新的半导体器件中试用一层难熔金属的硅化物层，特别是，在杂质扩散层的表面上形成一层钛(Ti)的硅化物层，以降低杂质扩散层的电阻。从而得以实现高速运行。
在美国专利US4,855,798中所公开的方法，其中Ti的硅化物层是以自对准的方式形成的。这种按自对准的方式形成Ti的硅化物层的方法将参照图1A至1G进行描述。
首先，如图1A中所示，在半导体基片1上形成一层场氧化膜2、一层栅氧化膜4、一层栅电极3和侧壁膜5。杂质离子将向硅基片1的露出部分注入以形成扩散层。
接着，如图1 B中所示，在基片1的整个表面上用譬如说，一种化学汽相淀积(CVD)的方法，形成一层杂质离子注入的保护层氧化膜7。然后，注入杂质离子8形成扩散层9。随后，在等于或高于900℃的温度下进行热处理以激活注入的杂质离子。
接着，如图1C中所示，去除保护层氧化膜7而且在溅射Ti之前还要去除每一扩散层9上自然生长的氧化膜。
接着，如图1D中所示，在基片1的整个表面上用譬如说，溅射的方法，形成一层Ti膜10。
将钛(Ti)膜10置于一种惰性气氛譬如在氮气的气氛中，在等于或低于700℃的温度下进行热处理，形成C49相的硅化钛层11，它是具有高电阻的TiSi2(第一烧结工艺)。此时，如图1 E中所示，按照自对准的方式只在栅电极3和扩散层9上形成有硅化钛层11。
接着，如图1F中所示，从场氧化膜2和侧壁膜5上去除未经反应的部分钛膜10。然后，在等于或高于800℃的温度下进一步热处理。结果如图1G中所示，硅化物层11转换成C54相的硅化钛层12，它是具有低电阻的TiSi2层(第二烧结工艺)。
然而，当对元件进行更加精细的加工并于其后形成硅化钛层时，在上述方法中就存在着在栅电极和源区之间以及在扩散层的相互间易于形成短路的问题。这种短路是由于硅化钛层的扩展或是由于在原来不应形成硅化钛的地方产生了导电材料造成的。换句话说，这是由于在扩散层的相互间用以隔离的场氧化膜上以及在隔离栅电极和扩散层的侧壁膜上形成了硅化钛，短路就是在它们之间形成的。
当延长对未起反应的钛膜的腐蚀时间以去除在场氧化膜或侧壁膜上的硅化钛层或导电材料时，硅化钛层也受到腐蚀。其结果是，出现了扩散层电阻增加的新问题。
因而，就提出了要在不应形成硅化钛层的区域避免硅化钛层向其上扩展的方法。
在日本专利公报(JP-A昭61-150216)中描述了第一例这种常规方法。在此方法中，在硅基片上形成一层Ti膜之后，在400至600℃的较低温度下进第一次硅化反应。然后，去掉Ti膜的未经反应的部分并在扩散层和栅电极上形成高电阻的硅化钛层。随后，在等于或高于800℃的温度下进行第二次烧结工艺，使高阻的硅化钛层转换成低阻的硅化钛层。由于在第一次烧结工艺中的温度低，就能避免硅化钛层的扩展。
同样，在日本专利公报(JP-A昭59-126672)中描棕了上述常规方法的第二例。此第二例常规方法示于图2中。在此方法中，为了避免在侧壁膜上扩展硅化钛层或是为避免侧壁膜与钛膜反应的目的，侧壁是用难以与钛膜反应的SiN膜形成的。
然而，在上述方法中，产生了随之而来的新问题。那就是，在第一常规示例所述的方法中，存在着当对扩展层或是栅电极进行更精细的加工时无法实现所要求的电阻这一问题。这是由于因第一次烧结工艺的温度低使硅化钛层的电阻高以致无法使第二次烧结工艺后扩展层的层电阻设置在所要求的电阻值以下。
当为了实现扩散层的电阻达到所要求的阻值以下而提高第二烧结工艺的温度时，又存在硅化物中的钛元素凝聚的问题。由于这一原因，当降低了第一烧结工艺的温度时，即使它能制上硅化钛层的扩展，仍然无法实现低阻的扩散层。
还有，在第二例常规方法中，能够避免栅电极和扩散层之间短路所出现的问题，但在扩散层相互间的短路就无法限制。
按照这种方式，采用常规方法不能完全限制栅电极和扩散层之间以及扩展层相互间的短路。
因而，本发明是要实现对上述问题的解决。本发明的一项目的是要提供一种生产半导体器件的方法，它能在半导体器件中形成稳定的硅化钛层。
本发明的另一项目的是要提供一种生产半导体器件的方法，它能避免在栅电极和扩散层之间或是在扩散层的相互间形成的短路。
为了实现本发明的一种方式，一种生产半导体集成电路的方法，包括的步骤有：
在半导体基片上形成一个带侧壁绝缘膜的栅结构和一层场氧化膜；
为带侧壁绝缘膜的栅结构形成扩散层；
去除各侧壁绝缘膜和场氧化膜的表面层；以及
在各扩散层的表面层内以与带侧壁绝缘膜的栅结构以及场氧化膜自对准的方式形成一层硅化物层。
去除步骤可以包含用干刻蚀法或湿刻蚀法去除各个侧壁绝缘膜和场氧化膜的表面层。去除步骤还可包含用1∶100的稀释氢氟酸溶液(DHF)去除各个侧壁绝缘膜和场氧化膜的表面层。代以采用的去除步骤可以包含从各个侧壁绝缘膜和场氧化膜上去除5至60毫微米膜厚范围的表面层。
形成扩散层可以包含注入包括氟离子的离子。在此情况下，去除步骤可以包含去除各个侧壁绝缘膜和场氧化膜的表面层使得每个侧壁绝缘膜和场氧化膜具有等于或低于1×1020原子/立方厘米的氟离子表面浓度。
形成硅化物层的步骤包含形成一层材料层。在此情形下，材料是从由Ti、Co、Ni、Ta、W、Mo、Zr、Hf、Pt和V组成的一组元素中选出的一种，或是从元素组中选出的至少两种组合的一种组合合金。
形成硅化物层的步骤可以包含：
形成一层材料层；
对材料层进行第一次烧结以将一部分材料层转换成一层中间的硅化物层；
进行第二次烧结以将一层中间的硅化物层转换成硅化物层；以及
去除材料层中未经硅化的部分。在此情况下，进行第一次烧结的步骤包含在等于或低于700℃的温度下进行对材料层的第一次烧结。同样，第二次烧结的步骤包含在等于或低于850℃的温度下对中间的硅化物层进行第二次烧结。
为了实现本发明的第二种方式，一种生产半导体集成电路的方法，包括的步骤有：
在半导体基片上形成一个带侧壁绝缘膜的栅结构和一层场氧化膜；
注入包括氟离子的离子以形成带侧壁绝缘膜的栅结构的扩散层；
将各个侧壁绝缘膜和场氧化膜的表面中的氟离子浓度降至一预定值；以及
在每一扩散层的表面层内以与带侧壁绝缘膜的栅结构以及场氧化膜自对准的方式形成一层硅化物膜。
图1A至1G为绘示第一例形成硅化钛层常规方法的剖面视图；
图2为绘示第三例形成硅化钛层常规方法的剖面视图；
图3A为一张照片，它表示出当注入11B+离子时未出现硅化钛层扩展的情形；
图3B为一张照片，它表示出当注入49BF2 +离子时出现硅化钛层扩展的情形；
图4A至4G为按照工艺顺序绘示本发明第一实施例生产半导体器件的方法的剖面视图；
图5A至5I为按照工艺顺序绘示本发明第二实施例生产半导体器件的方法的剖面视图；
图6为当将49BF2 +离子作为P型杂质离子注入时所绘示的B和F的浓度随深度的分布曲线；以及
图7为当按本发明第一实施例生产半导体器件时所绘示的优质产品率的图表。
接着，将参照附图对本发明生产半导体器件的方法作如下详细描述。
为了完全制止在扩散层和栅电极之间以及在扩散层相互间的漏电流，对硅化钛层的扩展原因进行了研究。
由于在P型扩散层中硅化钛层的扩展较大，因而对注入P型离子进行了研究。图3A和3B示出了注入杂质离子为11B+的情况下以及注入杂质离子为49BF2 +的情况下硅化钛层的扩展状态。如从图3A和3B中所见，在49BF2 +的情况下见到了硅化钛层的扩展。另一方面，在11B+的情况下未见硅化钛层的扩展。根据这些事实，了解到作为P型杂质离子注入的49BF2 +的F离子留有场氧化膜和侧壁膜中，并引起硅化钛层对场氧化膜和侧壁的作用形成硅化钛层的扩展。
若是用11B+离子作P型杂质离子形成扩散层，则在此情况下就能避免硅化钛层的扩展。然而，在此情况下无法形成浅扩散层，从而不能应用于半导体集成电路的精细加工。因而，本发明是按如下进行的。
图4A至4G为绘示本发明第一实施例生产半导体器件的方法的剖面视图。
如在图4A中所示，在硅基片1上按顺序形成一层场氧化膜2、一层栅氧化膜3、一层栅电极4和一层侧壁膜5。硅基片1的露出部分6是将要注入杂质离子形成扩散层的区域。
接着，如图4B中所示，使用CVD法在整个基片上形成一层对离子注入的保护氧化膜7。然后，将杂质离子8向整个基片1的表面注入形成扩散层9。在此情况下，形成了P型扩散层。将49BF2 +离子用作P型杂质离子形成浅结并以30仟电子伏特(KeV)的加速电压和3×1015/平方厘米的剂量在基片1的整个表面上注入。与此同时，按照加速能量确定了被注入的B和F离子浓度的深度分布。如图6中所示，最大浓度所出现的深度位置，B的情形中约为30毫微米，F的情形中约为25毫微米。
接着，用灯照退火设备在1000℃温度下10秒钟进行热处理以活化杂质离子。在此之后，用一种快速离子刻蚀(RIE)装置去除保护氧化膜7。此外，还如图4C中所示，在溅射Ti之前用1∶100的氢氟酸稀释液(DHF)从扩散层9和栅电极4上去除一层自然生长的氧化膜。在此情况下，同时也去除了场氧化膜2和侧壁膜5的表面层，使在场氧化膜2和侧壁膜5的表面层中氟的浓度变为等于或低于1×1020原子/立方厘米。
接着，如图4D中所示，通过溅射在基片1的整个表面上形成一层膜厚30毫微米的钛膜10。用灯照退火设备在700℃的温度下30秒钟对钛膜10进行热处理(第一次烧结工艺)，使得如图4E中所示，形成了C49相的硅化钛层11，它是高电阻的TiSi2。在此情况下，硅化钛层11是以自对准的方式只是形成在栅电极3和扩散层9上面。
随后，如图4F中所示，用氢氧化铵过氧化物的混合液(APM)去掉场氧化膜2和侧壁膜5上面未经反应的钛膜10的部分。此外，还用灯照退火设备在850℃的温度下10秒钟进行热处理(第二次烧结工艺)。其结果示于图4G中，形成了C54相的硅化钛层12，它是低电阻的TiSi2。
在本发明中，未见在场氧化膜2和侧壁膜5上面硅化钛层的扩展。而且，还使硅化钛层的薄层电阻变为低于10Ω/□，从而得以提高元件的运行速度。结果如图7所示，提高了优质产品的比率。
图5A至5I为按生产工艺的顺序绘示本发明第二实施例半导体器件生产方法的剖面视图。
如图5A中所示，与第一实施例相同，在硅片1上按顺序形成一层场氧化膜2、一层栅氧化膜3、一层栅电极4和一层侧壁膜5。硅基片1的露出部分6是将要注入杂质离子形成扩散层的区域。
接着，如图5B中所示，使用CVD法在基片1的整个表面上形成一层对离子注入的保护氧化膜7。然后向基片1的整个表面注入杂质离子8以形成扩散层9。在此情况下，与第一实施例相同，形成了P型扩散层。将49BF2 +离子用作P型杂质离子以形成浅结，并以30千电子伏特的加速电压和3×1015/平方厘米的剂量在基片1的整个表面上注入。与此同时，按照加速能量确定了注入的B和F离子浓度的深度分布。如图6中所示，最大浓度所出现的深度位置，B的情形约为30毫微米，而F的情形则约为25毫微米。
接着，用灯照退火设备在1000℃的温度下10秒钟进行热处理以活化杂质离子。
在此之后，如图5C中所示，采用快速离子刻蚀(RIE)装置去除保护氧化膜7。然后，用光照退火装置在1000℃的温度下10秒钟进行热处理以活化杂质离子。此时，如图5D中所示，从每一场氧化膜2和侧壁膜5的表面层上发射出作为出气的氟气。
随后，如图5E中所示，在溅射Ti之前用1∶100的稀氢氟酸(DHF)溶液从扩散层9和栅电极4上去除一层自然生长的氧化膜。在此情况下，场氧化膜2和侧壁膜5的表面层同时被去除了5至60毫微米范围的膜厚。当所去除的场氧化膜2和侧壁膜5的表面层厚度在5毫微米以下或是60毫微米以上时，露出了氟浓度高的表面使在场氧化膜2或侧壁膜5上的硅化钛层形成扩展。由于能对腐蚀时间进行充分控制，因而控制在5至60毫微米范围内的腐蚀量是易于作到的。
接着，如图5F中所示，通过溅射在基片1的整个表面上形成一层30毫微米厚度的钛膜10。用灯照退火装置在700℃的温度下30秒钟对钛膜10进行热处理(第一次烧结工艺)，使得如图5G中所示，形成C49相的一层硅化钛层11，它是高电阻的TiSi2。在此情况下，硅化钛层11按自对准的方式只是形成在栅电极3和扩散层9上。
随后，如图5H中所示，用氢氧化铵过氧化物的混合液(APM)去除场氧化膜2和侧壁膜5上的未经反应的Ti膜10部分。此外，又用灯照退火装置在850℃的温度下10秒钟进行热处理(第二次烧结工艺)。结果如图5I中所示，形成C54相的一层硅化钛层12，它是低电阻的TiSi2。
在本发明中，未见在场氧化膜2和侧壁膜5上面硅化钛层的扩展。而且，硅化钛层的薄层电阻变成低于10Ω/□，使得能够提高元件的运行速度。结果如图7所示，提高了优质产品的比率。
在以上说明中，对Ti的硅化膜进行了解释。然而，从由Ti、Co、Ni、Ta、W、Mo、Zr、Hf、Pt和V组成的一组中选出的难熔金属，或是从该组中选出的至少两种组成的合金均可使用。
如前所述，按照本发明，要在形成硅化钛层之前引入将已注入场氧化膜和侧壁膜中的氟离子去除的工艺。要去除氟离子的原因是由于在形成P型扩散层当中曾向场氧化膜和侧壁膜中注入的氟离子在第一烧结工艺中引起硅化钛层在场氧化膜和侧壁膜上的扩展。这种扩展造成在栅电极和扩散层之间以及在扩散层相互间的短路。因而，为限制硅化钛层扩展的形成就要去除这种氟离子。
作为除氟的方法，可用干法刻蚀或湿法刻蚀腐蚀场氧化膜和侧壁膜。另一种方法是在激活杂质离子的情况下通过热处理使氟发散出来。也可采用与激活无关的单独进行的热处理。
采用这种方法，就能得到没有硅化钛层的扩展并有稳定特性的优质半导体器件。
Claims (10)
1.一种生产半导体集成电路的方法，其特征在于，它包含的步骤有：
在半导体基片上形成一个带侧壁绝缘膜的栅结构和一层场氧化膜；
注入包含氟离子的离子以形成所述带侧壁绝缘膜的栅结构的扩散层；
将每个所述侧壁绝缘膜和所述场氧化膜的表面中的氟离子浓度降低至一预定值；以及
按照与所述带所述侧壁绝缘膜的栅结构和所述场氧化膜自对准的方式在每一所述扩散层的表面层内形成硅化物层。
2.按照权利要求1所述的方法，其特征在于，其中所述降低氟离子浓度的步骤包含用干法刻蚀或湿法刻湿去除每一所述侧壁绝缘膜和所述场氧化膜的表面层。
3.按照权利要求1所述的方法，其特征在于，其中所述降低氟离子浓度的步骤包含用1∶100的氢氟酸稀释(DHF)溶液去除每一所述侧壁绝缘膜和所述场氧化膜的表面层。
4.按照权利要求1所述的方法，其特征在于，其中所述降低氟离子浓度的步骤包含从每一所述侧壁绝缘膜和所述场氧化膜上去除5至60毫微米膜厚范围内的表面层。
5.按照权利要求1所述的方法，其特征在于，其中所述降低氟离子浓度的步骤包含将每一所述侧壁绝缘膜和所述场氧化膜的表面内所述氟离子浓度降低至等于或低于1×1020原子/立方厘米的预定值。
6.按照权利要求1至5中任一项所述的方法，其特征在于，其中所述降低氟离子浓度的步骤包含加热所述半导体基片，使氟离子从每一所述侧壁绝缘膜和所述场氧化膜的所述表面发散出去。
7.按照权利要求6所述的方法，其特征在于，其中所述加热步骤包含在发散氟离子之外增加激活所述注入的离子。
8.按照权利要求1至5中任一项所述的方法，其特征在于，其中所述形成所述硅化物层的步骤包含形成一层材料层，以及
其中所述的材料是从由Ti、Co、Ni、Ta、W、Mo、Zr、Hf、Pt和V组成的一组中选出的一种元素，或者是从所述的一组中选出的至少两种组合的组合合金。
9.按照权利要求1至5中任一项所述的方法，其特征在于，其中所述形成硅化物层的步骤包括：
形成一层材料层；
对所述材料层进行第一次烧结，将部分所述材料层转换成一层中间的硅化物层；
进行第二次烧结将所述一层中间的硅化物层转换成所述的硅化物层；以及
去除所述材料层的未经硅化的部分。
10.按照权利要求9所述的方法，其特征在于，其中所述进行第一次烧结的步骤包括在等于或低于700℃的温度下对所述材料层进行所述第一次烧结，以及
其中所述进行第二次烧结的步骤包括在等于或低于850℃的温度下对所述中间的硅化物层进行所述第二次烧结。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP334058/96 | 1996-12-13 | ||
| JP8334058A JP2996188B2 (ja) | 1996-12-13 | 1996-12-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1185035A true CN1185035A (zh) | 1998-06-17 |
| CN1085407C CN1085407C (zh) | 2002-05-22 |
Family
ID=18273044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN97121894A Expired - Lifetime CN1085407C (zh) | 1996-12-13 | 1997-12-11 | 生产半导体集成电路的方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6124190A (zh) |
| JP (1) | JP2996188B2 (zh) |
| KR (1) | KR100273860B1 (zh) |
| CN (1) | CN1085407C (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3295931B2 (ja) * | 1999-04-28 | 2002-06-24 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6569766B1 (en) | 1999-04-28 | 2003-05-27 | Nec Electronics Corporation | Method for forming a silicide of metal with a high melting point in a semiconductor device |
| KR100295062B1 (ko) * | 1999-08-17 | 2001-07-12 | 윤종용 | 게이트 산화막의 손상을 회복시키는 반도체장치의 게이트 제조방법 |
| US6492275B2 (en) | 2000-01-21 | 2002-12-10 | Advanced Micro Devices, Inc. | Control of transistor performance through adjustment of spacer oxide profile with a wet etch |
| US6537901B2 (en) * | 2000-12-29 | 2003-03-25 | Hynix Semiconductor Inc. | Method of manufacturing a transistor in a semiconductor device |
| US6797614B1 (en) * | 2003-05-19 | 2004-09-28 | Advanced Micro Devices, Inc. | Nickel alloy for SMOS process silicidation |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59126672A (ja) * | 1983-01-10 | 1984-07-21 | Nec Corp | 半導体装置の製造方法 |
| JPS61150216A (ja) * | 1984-12-24 | 1986-07-08 | Hitachi Ltd | 半導体装置の製造方法 |
| US4855798A (en) * | 1986-12-19 | 1989-08-08 | Texas Instruments Incorporated | Semiconductor and process of fabrication thereof |
| JPH04196442A (ja) * | 1990-11-28 | 1992-07-16 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH05109652A (ja) * | 1991-10-16 | 1993-04-30 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH05109757A (ja) * | 1991-10-21 | 1993-04-30 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2833989B2 (ja) * | 1993-12-30 | 1998-12-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5434096A (en) * | 1994-10-05 | 1995-07-18 | Taiwan Semiconductor Manufacturing Company Ltd. | Method to prevent silicide bubble in the VLSI process |
-
1996
- 1996-12-13 JP JP8334058A patent/JP2996188B2/ja not_active Expired - Lifetime
-
1997
- 1997-12-11 US US08/988,991 patent/US6124190A/en not_active Expired - Lifetime
- 1997-12-11 CN CN97121894A patent/CN1085407C/zh not_active Expired - Lifetime
- 1997-12-12 KR KR1019970068207A patent/KR100273860B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6124190A (en) | 2000-09-26 |
| JPH10172921A (ja) | 1998-06-26 |
| KR100273860B1 (ko) | 2001-02-01 |
| CN1085407C (zh) | 2002-05-22 |
| JP2996188B2 (ja) | 1999-12-27 |
| KR19980064086A (ko) | 1998-10-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: NEC ELECTRONICS TAIWAN LTD. Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD. Effective date: 20030530 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
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|
| C56 | Change in the name or address of the patentee |
Owner name: RENESAS ELECTRONICS CORPORATION Free format text: FORMER NAME: NEC CORP. |
|
| CP01 | Change in the name or title of a patent holder |
Address after: Kanagawa, Japan Patentee after: Renesas Electronics Corporation Address before: Kanagawa, Japan Patentee before: NEC Corp. |
|
| ASS | Succession or assignment of patent right |
Owner name: DESAILA ADVANCED TECHNOLOGY COMPANY Free format text: FORMER OWNER: RENESAS ELECTRONICS CORPORATION Effective date: 20141104 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20141104 Address after: American California Patentee after: Desella Advanced Technology Company Address before: Kanagawa, Japan Patentee before: Renesas Electronics Corporation |
|
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20020522 |