CN1252822C - 半导体存储器 - Google Patents

半导体存储器 Download PDF

Info

Publication number
CN1252822C
CN1252822C CN03107066.3A CN03107066A CN1252822C CN 1252822 C CN1252822 C CN 1252822C CN 03107066 A CN03107066 A CN 03107066A CN 1252822 C CN1252822 C CN 1252822C
Authority
CN
China
Prior art keywords
word line
refresh
semiconductor memory
access
many articles
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN03107066.3A
Other languages
English (en)
Other versions
CN1447432A (zh
Inventor
县政志
高桥和也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1447432A publication Critical patent/CN1447432A/zh
Application granted granted Critical
Publication of CN1252822C publication Critical patent/CN1252822C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge

Abstract

一种半导体存储器，其中，刷新字线选择电路(15)与计数器(16)连接，该计数器(16)与外部时钟信号(CLK)同步地生成并输出刷新时钟信号(RCLK)。因而，刷新字线选择电路(15)与来自计数器(16)的刷新时钟信号(RCLK)同步地一边以自身控制的方式选择多条刷新字线(RWL)，一边周期性地激活该多条刷新字线(RWL)。从而可以省去由DRAM电路部的外部提供针对DRAM单元的刷新工作。

Description

半导体存储器
技术领域
本发明涉及在存储所需数据的同时能高速地进行数据的写入工作和读出工作的半导体存储器。
背景技术
在半导体存储器中，大多将例如动态随机存取存储器(DRAM)用作能记录并保持大容量的数据的半导体存储器。
近年来，伴随半导体工艺中的设计规则的微细化，一般由1个晶体管和1个电容器构成的DRAM的单元结构变得复杂，工艺成本不断增加。因此，在混合装载了DRAM电路和逻辑运算电路的所谓的系统LSI中，常常使用通过将电容器置换为MOS晶体管来降低工艺成本的具有简单的平面结构的DRAM单元。
图9中示出了在美国专利第5,600,598号公报中公开的、使用MOS晶体管作为电容器的DRAM单元的结构例。
如图9中所示，现有的DRAM单元由存取晶体管101和电荷蓄积晶体管102构成，上述的存取晶体管101由其栅极与字线WL连接、其漏极与位线BL连接的第1MOS晶体管构成，上述的电荷蓄积晶体管102由其源极及漏极与存取晶体管101的源极连接、其栅极与单元板连接的第2MOS晶体管构成。
这样的结构的DRAM单元例如在写入工作时，字线WL被激活，在位线BL的电压值为高电平的情况下，电荷蓄积晶体管102的沟道中写入1。另一方面，在位线BL的电压值为低电平的情况下写入0。
此外，在读出工作时，通过激活字线WL，使被预充电的位线BL传送蓄积在电荷蓄积晶体管102的沟道中的电荷，通过由与位线BL连接的读出放大器对该位线BL的电位进行读出放大，可读出被选择的DRAM单元的数据。
近年来，对系统LSI要求进一步提高性能，对半导体存储器(存储器块部)也要求提高性能。因为DRAM单元与SRAM单元相比，构成单元的元件数较少，故在需要大容量的存储器的情况下是有利的。但是，由于DRAM单元的蓄积在电容器中的信息(电荷)随时间的流逝而消失，故为了保持被记录的数据，在该数据消失前连续地进行该数据的读出和再次写入的所谓的刷新工作是必要的。在装置的工作中必须经常实施该刷新工作这一点成为妨碍DRAM装置的使用的容易程度的主要原因。
由于蓄积在现有的电容器型的电容器中的电荷量是充分的值，所以对于系统设计来说，刷新工作的次数不是大的问题，但随着近年来的存储单元的微细化，此外，由于使用MOS晶体管来代替电容器型的电容器的缘故，在电容器中确保充分的电容值变得越来越困难。其结果，造成了不得不更加频繁地进行刷新工作，而成为妨碍系统的工作的主要原因的问题。
发明内容
本发明是鉴于上述现有的问题而进行的，其目的在于不必由DRAM电路部的外部提供针对DRAM单元的刷新工作的信号。
为了达到上述目的，本发明中做成下述的结构：在DRAM单元中设置对于电荷蓄积用的外部存取用的第1晶体管和刷新数据用的第2晶体管，根据在DRAM电路的内部生成的周期信号，经第2晶体管定期地进行DRAM单元的刷新工作。
具体地说，本发明的第1半导体存储器具备：由具有电荷蓄积节点的电容器以及各源极分别与电荷蓄积节点连接的第1MIS晶体管和第2MIS晶体管构成的存储单元；分别与第1MIS晶体管的栅极和漏极连接的第1字线和第1位线；分别与第2MIS晶体管的栅极和漏极连接的第2字线和第2位线；以及生成具有规定的周期的周期信号的定时器电路，根据周期信号以规定的周期激活第1字线或第2字线。
按照第1半导体存储器，存储单元具有分别与电容器的电荷蓄积节点连接的第1MIS晶体管和第2MIS晶体管，与各晶体管的栅极连接的第1字线或第2字线根据定时器电路生成的周期信号以规定的周期被激活。因而，由于存储单元根据在内部设置的定时器电路生成的周期信号以规定的周期进行刷新工作，不必从外部供给刷新信号，故刷新工作不会对存储器的工作产生影响。
在第1半导体存储器中，较为理想的是，电容器是常时地处于导通状态的MIS晶体管，由其栅极和沟道来构成。如果这样做，则由于存储单元全部由平面型的MIS晶体管构成，故在简化制造的基础上，也可实现高集成化。
本发明的第2半导体存储器具备：各自由具有电荷蓄积节点的电容器以及各源极分别与电荷蓄积节点连接的第1MIS晶体管和第2MIS晶体管构成的多个存储单元；分别与各个第1MIS晶体管的栅极和漏极连接的多条第1字线和多条第1位线；分别与各个第2MIS晶体管的栅极和漏极连接的多条第2字线和多条第2位线；生成具有规定的周期的周期信号的定时器电路；根据来自外部的存取要求有选择地激活多条第1字线的存取字线选择电路；以及根据周期信号以规定的周期激活多条第2字线的刷新字线选择电路。
按照第2半导体存储器，多个存储单元中的每一个具有分别与电容器的电荷蓄积节点连接的第1MIS晶体管和第2MIS晶体管，与第2MIS晶体管的栅极连接的第2字线在内部以自身控制的的方式被选择，而且根据来自定时器电路的周期信号以规定的周期被激活。因而，由于根据来自在内部设置的定时器电路的周期信号进行各存储单元的刷新工作，不必从存储器块的外部供给刷新信号，故刷新工作不会对存储器的工作产生影响。
较为理想的是，第2半导体存储器还具备：连接到各条第1位线上的数据存取用的多个第1读出放大器电路；以及连接到各条第2位线上的数据刷新用的多个第2读出放大器电路，根据来自外部的存取要求激活各第1读出放大器电路，根据周期信号以规定的周期激活各第2读出放大器电路。
在第2半导体存储器中，较为理想的是，分别与从外部输入的外部时钟信号同步，存取字线选择电路有选择地激活多条第1字线，刷新字线选择电路有选择地激活多条第2字线。
此时，第1字线中的激活期间的相位与第2字线中的激活期间的相位最好互相错开。如果这样做，则能可靠地进行刷新工作而不破坏存储单元保持的数据。
再者，最好将第1字线中的激活期间与第2字线中的激活期间设定为其相位互相错开存储器工作循环的半周期。
此时，定时器电路最好是根据外部时钟信号的脉冲数生成周期信号的计数器电路。
此外，在第2半导体存储器中，较为理想的是，在从多条第1字线中选择的地址值与从多条第2字线中选择的地址值在同一时刻处一致的情况下，使对于所选择的第2字线的激活信号成为非激活。如果这样做，则可防止存储单元保持的数据的破坏。
附图说明
图1是示出与本发明的第1实施例有关的半导体存储器的结构图。
图2是示出与本发明的第1实施例有关的半导体存储器中的存储单元的变形例的电路图。
图3是示出与本发明的第1实施例有关的半导体存储器中的刷新字线的激活信号和外部时钟信号的时序图。
图4是与本发明的第1实施例有关的半导体存储器中的存取字线和刷新字线的激活信号、外部时钟信号以及刷新时钟信号的时序图。
图5(a)和(b)示出使用了与本发明的第1实施例有关的半导体存储器中的定时器电路的情况的刷新时钟信号的生成方法，(a)是框图，(b)是时序图。
图6是与本发明的第1实施例的一变形例有关的半导体存储器中的存取字线和刷新字线的激活信号、外部时钟信号以及刷新时钟信号的时序图。
图7是示出与本发明的第2实施例有关的半导体存储器的结构图。
图8(a)是与本发明的第2实施例有关的半导体存储器中的存取字线和刷新字线的激活信号、外部时钟信号以及刷新时钟信号的时序图。
(b)是示出与本发明的第2实施例有关的半导体存储器中的存取字线选择电路和刷新字线选择电路的结构图。
图9是表示现有技术的仅由MOS晶体管构成的DRAM单元的电路图。
图中：10A-半导体存储器件；10B-半导体存储器件；11-存储器单元；12-外部存取用读出放大器；13-内部刷新用读出放大器；14-存取字线选择电路；16-计数器(定时器电路)；17-定时器电路；18-刷新时钟发生电路；21-电容器；21a-电荷蓄积节点；22-第3MOS晶体管；23-第3MOS晶体管；24-第3MOS晶体管。
具体实施方式
(第1实施例)
参照附图，说明本发明的第1实施例。
图1示出了与本发明的第1实施例有关的半导体存储器的电路结构。
如图1中所示，半导体存储器10A具有配置成行列状的多个存储单元11，各存储单元11由具有电荷蓄积节点21a的电容器21、各源极分别与电荷蓄积节点21a连接的第1MOS晶体管22和第2MOS晶体管23构成。
第1MOS晶体管22的栅极与存取字线WL连接，其漏极与存取位线BL连接。而第2MOS晶体管23的栅极与刷新字线RWL连接，其漏极与刷新位线RBL连接。
各存取位线BL与外部存取用读出放大器12导电性地连接，各刷新位线RBL与内部刷新用读出放大器13导电性地连接。
各存取字线WL与存取字线选择电路14导电性地连接，各刷新字线RWL与刷新字线选择电路15导电性地连接。
存取字线选择电路14与从外部输入的外部时钟信号CLK同步，从多条存取字线WL中选择由从外部输入的地址信号Add指定的存取字线WL。
刷新字线选择电路15与作为定时器电路的计数器16连接，该计数器16与外部时钟信号CLK同步，生成并输出刷新时钟信号RCLK。因而，刷新字线选择电路15与来自计数器16的刷新时钟信号RCLK同步，一边以自身控制的的方式选择多条刷新字线RWL，一边周期性地激活该多条刷新字线RWL。
再有，如图2中所示，也可使用其源极和漏极与第1MOS晶体管22和第2MOS晶体管23的各源极连接、且其沟道常时地被形成而成为导通状态的第3MOS晶体管24来代替构成存储单元11的数据用的电容器21。此时的电荷蓄积节点成为第3MOS晶体管24的沟道。
在此，与第1实施例有关的半导体存储器10A可被形成为1个半导体芯片状，此外，也可以是混合装载了微处理器(MPU)及逻辑电路的系统LSI。在系统LSI的情况下，将半导体存储器10A看作存储器电路部(存储器块)即可。
以下，一边参照附图，一边说明以上述方式构成的半导体存储器10A的工作。
图3示出了与本发明的第1实施例有关的半导体存储器中的刷新字线的激活信号和外部时钟信号的时序图。
如图3中所示，与存储单元11的第2MOS晶体管23的栅极连接的刷新字线RWL在以规定的数对外部时钟信号CLK的时钟循环数进行计数的计数器16生成并输出的每个周期中、即在每个刷新周期Tref中被激活。
图4示出了与本发明的第1实施例有关的半导体存储器中的存取字线和刷新字线的激活信号、外部时钟信号以及刷新时钟信号的时序图。
如图4中所示，在数据读出和数据写入等的从外部不定期地所要求的外部存取时，如上所述，对于与外部时钟信号CLK同步地输入的地址信号Add，由存取字线选择电路14选择的存取字线WL和与选择的存取位线BL连接的外部存取用读出放大器12被激活，进行与外部的数据的输入输出。
另一方面，通过地址信号Add在每个由外部时钟信号CLK的4个循环构成的邻接间周期Tp中对刷新字线选择电路15输出刷新时钟信号RCLK来实施内部刷新工作。即，由接受了刷新时钟信号RCLK的刷新字线选择电路15选择的刷新字线RWL和刷新位线RBL依次被激活。在此，关于刷新字线RWL，在其总数以n为正的整数是(n+1)条的情况下，如果从最初的刷新字线RWL(0)到最后的刷新字线RWL(n)依次被激活，则返回到最初的刷新字线RWL(0)，重复进行同样的刷新工作。该重复的周期是刷新周期Tref。
这样，按照第1实施例，在半导体存储器10A的内部设置的计数器16根据从外部时钟信号CLK生成的刷新时钟信号RCLK，在各存储单元11中保持的数据消失前可靠地实施刷新工作，因此，各存储单元11的数据不会消失。因而，由于不需要象以往那样的在外部生成的刷新信号，故没有半导体存储器10A因来自外部的刷新信号的缘故而妨碍其工作的担心。再者，由于可减少来自外部的信号线，故也可谋求进一步的高集成化。
再有，在第1实施例中，将刷新时钟信号RCLK的邻接间周期Tp定为外部时钟信号CLK的4个循环部分，但不限于此。
此外，如图5(a)中所示，也可利用例如由RC延迟电路形成的定时器电路17代替对时钟循环数进行计数的计数器16来生成刷新时钟信号RCLK，上述RC延迟电路由电阻元件和电容元件来构成。具体地说，如图5(a)中所示，使用定时器电路17以及接受该定时器电路17生成并输出的定时信号CT和外部时钟信号CLK并从已接受的定时信号CT和外部时钟信号CLK生成并输出刷新时钟信号RCLK的刷新时钟发生电路18来代替计数器16。
图5(b)示出了定时信号CT、外部时钟信号CLK和刷新时钟信号RCLK的时序图。如图5(b)中所示，刷新时钟信号RCLK与定时信号CT的上升后的最初的外部时钟信号CLK同步而被激活。根据该已被激活的刷新时钟信号RCLK，依次激活刷新字线RWL。
(第1实施例的一变形例)
一边参照附图，一边说明本发明的第1实施例的一变形例。
图6示出了与本发明的第1实施例的一变形例有关的半导体存储器中的存取字线和刷新字线的激活信号以及外部时钟信号的时序图。
如图6中所示，在本变形例中，也以具有外部时钟信号CLK的4个循环部分的周期的邻接间周期Tp输出刷新时钟信号RCLK。与第1实施例的不同点是，在存取字线WL的激活期间内进行刷新字线RWL的激活的时序。即，刷新字线RWL的激活期间相对于存取字线WL的激活期间来说，错开存储器工作循环的半周期部分、即在此情况下错开外部时钟信号CLK的周期的半周期部分。
如上所述，由从外部不定期地输入的地址信号Add来选择和激活存取字线WL。另一方面，利用在内部设置的计数器16决定了刷新字线RWL的激活周期(邻接间周期Tp)。因此，假定在发生了存取字线WL和刷新字线RWL对同一存储单元11进行存取那样的时刻的情况下，在存储单元11中蓄积的蓄积电荷分配给存取位线BL和刷新位线RBL，由于外部存取用读出放大器12和内部刷新用读出放大器13的各自的初始读出时的电压下降的缘故，导致各读出放大器12、13的错误工作。
再者，在对于存取位线BL的存取工作是写入工作的情况下，由该存取位线BL引起的写入工作和由刷新位线RBL引起的读出放大工作发生冲突而导致错误工作。
因而，本变形例通过在存取字线WL非激活的非激活期间内设置刷新字线RWL和刷新位线RBL的各激活期间，能可靠地防止这些错误工作。
再有，为了实现本变形例的工作，例如使刷新字线选择电路15在已接受的刷新时钟信号RCLK的下降的时刻激活刷新字线RWL即可。
(第2实施例)
以下，一边参照附图，一边说明本发明的第2实施例。
图7示出了与本发明的第2实施例有关的半导体存储器的电路结构。在图7中，通过对与图1中示出的构成要素相同的构成要素附以相同的符号而省略其说明。
如图7中所示，与第2实施例有关的半导体存储器10B的特征在于从存取字线选择电路14对刷新字线选择电路15输出禁止刷新字线RWL的激活的禁止激活信号Dis。即，如图8(a)的时序图中所示，在存取字线WL和刷新字线RWL的各激活的时序相同、存取字线WL和刷新字线RWL对同一存储单元进行存取的情况下，禁止、即掩蔽刷新字线RWL的激活。
图8(b)示出了禁止激活信号Dis和实现刷新字线RWL的由禁止激活信号Dis进行的掩蔽工作的电路结构的一例。
如图8(b)中所示，在刷新字线选择电路15中设置由对存取字线14的激活信号WL(＝禁止激活信号Dis)进行倒相而接受的AND门构成的掩蔽电路15a。通过采取这一点结构，即使对于存取字线WL在选择中接受了高电平的激活信号的该存储单元选择了刷新字线RWL，已被选择的刷新字线RWL也被禁止激活信号Dis所掩蔽，变换为低电平的非激活信号。
这样，按照第2实施例，在能得到与第1实施例的半导体存储器同样的效果的基础上，由于能避免在同一存储单元11中在同一时刻处选择由从外部输入的系统LSI选择的存取字线WL和由刷新字线选择电路15以自身控制的方式选择的刷新字线RWL，故能可靠地防止对于存储单元11的错误工作。
按照与本发明有关的半导体存储器，由于能利用接受来自在装置的内部、例如存储器电路部的内部设置的定时器电路的周期信号的第1字线或第2字线以规定周期进行对于存储单元的刷新工作，不必从外部供给刷新信号，故可防止刷新工作(刷新信号)对存储器的工作产生影响。

Claims (6)

1.一种半导体存储器，其特征在于，具备：
各自由具有电荷蓄积节点的电容器以及各源极分别与所述电荷蓄积节点连接的第1MIS晶体管和第2MIS晶体管构成的多个存储单元；
分别与所述各个第1MIS晶体管的栅极和漏极连接的多条第1字线和多条第1位线；
分别与所述各个第2MIS晶体管的栅极和漏极连接的多条第2字线和多条第2位线；
生成具有规定的周期的周期信号的定时器电路；
根据来自外部的存取要求有选择地激活所述多条第1字线的存取字线选择电路；
根据所述周期信号以所述规定的周期激活所述多条第2字线的刷新字线选择电路；
连接到所述各条第1位线上的数据存取用的多个第1读出放大器电路；以及
连接到所述各条第2位线上的数据刷新用的多个第2读出放大器电路，
根据来自外部的存取要求激活所述各第1读出放大器电路，
根据所述周期信号以所述规定的周期激活所述各第2读出放大器电路。
2.如权利要求1中所述的半导体存储器，其特征在于：
分别与从外部输入的外部时钟信号同步，所述存取字线选择电路有选择地激活所述多条第1字线，所述刷新字线选择电路有选择地激活所述多条第2字线。
3.如权利要求2中所述的半导体存储器，其特征在于：
所述第1字线中的激活期间的相位与所述第2字线中的激活期间的相位互相错开。
4.如权利要求2中所述的半导体存储器，其特征在于：
将所述第1字线中的激活期间与所述第2字线中的激活期间设定为其相位互相错开存储器工作循环的半周期。
5.如权利要求2中所述的半导体存储器，其特征在于：
所述定时器电路是根据所述外部时钟信号的脉冲数生成所述周期信号的计数器电路。
6.如权利要求1中所述的半导体存储器，其特征在于：
在从所述多条第1字线中选择的地址值与从所述多条第2字线中选择的地址值在同一时刻处一致的情况下，使对于所选择的第2字线的激活信号成为非激活。
CN03107066.3A 2002-03-06 2003-03-05 半导体存储器 Expired - Fee Related CN1252822C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002059784 2002-03-06
JP2002059784A JP2003257178A (ja) 2002-03-06 2002-03-06 半導体メモリ装置

Publications (2)

Publication Number Publication Date
CN1447432A CN1447432A (zh) 2003-10-08
CN1252822C true CN1252822C (zh) 2006-04-19

Family

ID=27784765

Family Applications (1)

Application Number Title Priority Date Filing Date
CN03107066.3A Expired - Fee Related CN1252822C (zh) 2002-03-06 2003-03-05 半导体存储器

Country Status (3)

Country Link
US (1) US6862205B2 (zh)
JP (1) JP2003257178A (zh)
CN (1) CN1252822C (zh)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6992925B2 (en) * 2002-04-26 2006-01-31 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor and having counter-doped poly and buried diffusion wordline
US7042772B2 (en) * 2002-09-26 2006-05-09 Kilopass Technology, Inc. Methods and circuits for programming of a semiconductor memory cell and memory array using a breakdown phenomenon in an ultra-thin dielectric
US7031209B2 (en) * 2002-09-26 2006-04-18 Kilopass Technology, Inc. Methods and circuits for testing programmability of a semiconductor memory cell and memory array using a breakdown phenomenon in an ultra-thin dielectric
US6924664B2 (en) * 2003-08-15 2005-08-02 Kilopass Technologies, Inc. Field programmable gate array
US6982897B2 (en) * 2003-10-07 2006-01-03 International Business Machines Corporation Nondestructive read, two-switch, single-charge-storage device RAM devices
US7064973B2 (en) * 2004-02-03 2006-06-20 Klp International, Ltd. Combination field programmable gate array allowing dynamic reprogrammability
US6972986B2 (en) * 2004-02-03 2005-12-06 Kilopass Technologies, Inc. Combination field programmable gate array allowing dynamic reprogrammability and non-votatile programmability based upon transistor gate oxide breakdown
US20050218929A1 (en) * 2004-04-02 2005-10-06 Man Wang Field programmable gate array logic cell and its derivatives
US9123572B2 (en) 2004-05-06 2015-09-01 Sidense Corporation Anti-fuse memory cell
US8735297B2 (en) 2004-05-06 2014-05-27 Sidense Corporation Reverse optical proximity correction method
US7402855B2 (en) 2004-05-06 2008-07-22 Sidense Corp. Split-channel antifuse array architecture
US7755162B2 (en) 2004-05-06 2010-07-13 Sidense Corp. Anti-fuse memory cell
US7164290B2 (en) * 2004-06-10 2007-01-16 Klp International, Ltd. Field programmable gate array logic unit and its cluster
US20050275427A1 (en) * 2004-06-10 2005-12-15 Man Wang Field programmable gate array logic unit and its cluster
US7135886B2 (en) * 2004-09-20 2006-11-14 Klp International, Ltd. Field programmable gate arrays using both volatile and nonvolatile memory cell properties and their control
US7193436B2 (en) * 2005-04-18 2007-03-20 Klp International Ltd. Fast processing path using field programmable gate array logic units
CN101185141B (zh) * 2005-06-01 2010-04-21 松下电器产业株式会社 半导体存储装置及搭载它的半导体集成电路
JP2007164938A (ja) * 2005-12-16 2007-06-28 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR100838375B1 (ko) 2006-04-28 2008-06-13 주식회사 하이닉스반도체 반도체 메모리 장치
CN102024491B (zh) * 2009-09-22 2013-07-24 无锡华润上华半导体有限公司 随机读写存储器及其控制方法
US8467220B2 (en) * 2010-01-14 2013-06-18 Jai Hoon Sim DRAM device and manufacturing method thereof
US11056174B2 (en) * 2018-12-06 2021-07-06 Etron Technology, Inc. Dynamic random access memory with shaped word-line waveform

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4203159A (en) * 1978-10-05 1980-05-13 Wanlass Frank M Pseudostatic electronic memory
JPS6039180B2 (ja) * 1978-11-28 1985-09-04 日本電気株式会社 センスアンプ
JPS55153194A (en) 1979-05-18 1980-11-28 Nec Corp Integrated semiconductor memory unit
JPS5837896A (ja) * 1981-08-31 1983-03-05 Fujitsu Ltd Ｍｏｓダイナミック回路
JPS60223153A (ja) * 1984-04-19 1985-11-07 Nippon Telegr & Teleph Corp <Ntt> Ｍｉｓ型キャパシタを有する半導体装置の製法
US5007022A (en) * 1987-12-21 1991-04-09 Texas Instruments Incorporated Two-port two-transistor DRAM
JPH04259981A (ja) * 1991-02-15 1992-09-16 Nec Corp 半導体メモリ装置
JPH04306875A (ja) * 1991-04-03 1992-10-29 Oki Electric Ind Co Ltd 半導体記憶装置の構造
JPH05274872A (ja) * 1992-01-30 1993-10-22 Nec Corp 半導体記憶装置
KR0122107B1 (ko) * 1994-06-04 1997-12-05 김광호 저전력 셀프리프레쉬 및 번-인 기능을 가지는 반도체메모리장치
US5600598A (en) * 1994-12-14 1997-02-04 Mosaid Technologies Incorporated Memory cell and wordline driver for embedded DRAM in ASIC process
US6256220B1 (en) * 1997-09-15 2001-07-03 Celis Semiconductor Corporation Ferroelectric memory with shunted isolated nodes
JPH1186548A (ja) * 1997-09-16 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置
US6256221B1 (en) * 1998-01-30 2001-07-03 Silicon Aquarius, Inc. Arrays of two-transistor, one-capacitor dynamic random access memory cells with interdigitated bitlines
US6549451B2 (en) * 1998-09-30 2003-04-15 Raj Kumar Jain Memory cell having reduced leakage current
EP1024524A2 (en) * 1999-01-27 2000-08-02 Matsushita Electric Industrial Co., Ltd. Deposition of dielectric layers using supercritical CO2
JP4530464B2 (ja) * 2000-03-09 2010-08-25 ルネサスエレクトロニクス株式会社 半導体集積回路
US6310880B1 (en) * 2000-03-17 2001-10-30 Silicon Aquarius, Inc. Content addressable memory cells and systems and devices using the same
JP3708801B2 (ja) * 2000-06-16 2005-10-19 松下電器産業株式会社 半導体記憶装置
JP4226205B2 (ja) * 2000-08-11 2009-02-18 富士雄 舛岡 半導体記憶装置の製造方法
EP2287849A3 (en) * 2000-08-30 2011-03-09 Micron Technology, Inc. Semiconductor memory having dual port cell supporting hidden refresh
US6580633B2 (en) * 2000-09-28 2003-06-17 Seiko Epson Corporation Nonvolatile semiconductor memory device
JP2002117670A (ja) * 2000-10-04 2002-04-19 Mitsubishi Electric Corp 半導体記憶装置
US6510069B2 (en) * 2001-01-19 2003-01-21 Pien Chien Content addressable memory apparatus and method of operating the same
US6711048B2 (en) * 2001-04-25 2004-03-23 Pien Chien 2-port memory device
JP3808763B2 (ja) * 2001-12-14 2006-08-16 株式会社東芝 半導体メモリ装置およびその製造方法
JP2004152995A (ja) * 2002-10-30 2004-05-27 Toshiba Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2003257178A (ja) 2003-09-12
CN1447432A (zh) 2003-10-08
US6862205B2 (en) 2005-03-01
US20030169617A1 (en) 2003-09-11

Similar Documents

Publication Publication Date Title
CN1252822C (zh) 半导体存储器
US8885432B2 (en) Semiconductor device that performs refresh operation
CN1315132C (zh) 具有刷新型存储单元阵列的半导体存储装置及其操作方法
US10049716B2 (en) Refresh request queuing circuitry
US9412432B2 (en) Semiconductor storage device and system provided with same
US8743643B2 (en) Dynamic random access memory with fully independent partial array refresh function
US9275721B2 (en) Split bit line architecture circuits and methods for memory devices
US20220093165A1 (en) Apparatuses and methods for controlling refresh operations
CN1677562A (zh) 半导体存储装置
US6903982B2 (en) Bit line segmenting in random access memories
US20200075087A1 (en) Reduced peak self-refresh current in a memory device
JP2010108561A (ja) 半導体装置及びリフレッシュ方法
US6914841B1 (en) System and method for refreshing a dynamic memory device
CN113016034A (zh) 用于提高刷新存储器库的功率效率的系统和方法
JP2016212934A (ja) 半導体装置及びその制御方法
US7492662B2 (en) Structure and method of implementing power savings during addressing of DRAM architectures
US7218565B2 (en) Method and apparatus for independently refreshing memory capacitors
US20150036440A1 (en) Semiconductor devices and semiconductor systems including the same
JPH1145570A (ja) 半導体記憶装置
TW201447895A (zh) 半導體裝置
CN1489154A (zh) 基于伪单元方法的半导体存储器件
US10403330B1 (en) Power noise reduction technique for high density memory with gating
JP2574444B2 (ja) 半導体記憶装置
JP2009176343A (ja) 半導体記憶装置
CN117612584A (zh) 一种动态随机存储阵列的控制方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060419

Termination date: 20180305

CF01 Termination of patent right due to non-payment of annual fee