CN1269599A - 制造半导体部件的方法 - Google Patents

制造半导体部件的方法 Download PDF

Info

Publication number
CN1269599A
CN1269599A CN00108663A CN00108663A CN1269599A CN 1269599 A CN1269599 A CN 1269599A CN 00108663 A CN00108663 A CN 00108663A CN 00108663 A CN00108663 A CN 00108663A CN 1269599 A CN1269599 A CN 1269599A
Authority
CN
China
Prior art keywords
wafer
layer
semiconductor device
manufacturing
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN00108663A
Other languages
English (en)
Inventor
米原隆夫
渡部国男
嶋田哲也
近江和明
坂口清文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Publication of CN1269599A publication Critical patent/CN1269599A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/0203—Making porous regions on the surface
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D11/00—Electrolytic coating by surface reaction, i.e. forming conversion layers
    • C25D11/02—Anodisation
    • C25D11/32—Anodisation of semiconducting materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76259—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along a porous layer

Abstract

根据本发明的制造半导体部件的方法包括:制备在半导体衬底上具有无孔层的第一部件的第一步骤;从第一部件上将无孔层转移到第二部件上的第二步骤,其中(n－1)(“n”是不小于2的自然数)次使用在第二步骤中无孔层从其上分离下的半导体衬底,作为第一步骤的第一部件的构成材料,重复n次第一和第二步骤,在第n次使用时,在第二步骤,分离该半导体衬底,分离的半导体衬底用于除第一和第二步骤外的应用。

Description

制造半导体部件的方法
本发明涉及一种制造半导体部件的方法及利用它的方法。具体说，本发明涉及一种制造半导体晶片的方法，所说半导体晶片用于制造半导体器件，例如微处理器、存储器、逻辑电路、系统LSI、太阳能电池、图像传感器、发光元件、显示元件等，或作为监测晶片，用于膜形成时的膜厚监测，腐蚀时的腐蚀深度监测，用于杂质颗粒的探测及其数量的测量的颗粒监测等，作为设置于处理装置中用于使例如膜形成、热处理、掺杂、腐蚀等各种处理条件良好的假片，还涉及使用这些晶片的方法及利用这些晶片的方法。另外，本发明涉及制造两种半导体晶片的系统、控制半导体晶片制造的方法及利用淀积膜形成装置的方法。
半导体晶片包括具有例如Si、GaAs、InP、GaN等不同半导体材料的层的晶片。其中，由于在具有绝缘表面的支撑衬底上有半导体层的SOI晶片可以作为适于制造能够以低功耗高速工作的半导体器件的晶片，所以这种晶片引起了人们的关注。
SOI晶片包括已知的进行了氧离子注入步骤和热处理步骤的SIMOX晶片、进行了氢离子注入步骤和剥离步骤的键合晶片，日本专利申请公开5-211128(美国专利5374564)和日本专利申请公开10-200080(美国专利5966620)中介绍了这些晶片，还包括国际申请公开WO98/52216等中介绍的利用等离子腐蚀的键合晶片。此外，关于优良SOI晶片的制造方法，日本专利申请公开2608351(美国专利5371037)中提出了一种将外延层转移到另一支撑衬底材料上的方法。
另外，日本专利申请公开7-302889(美国专利5856229)中提出了一种转移外延层的改进方法。下面将具体介绍该方法。
图19A-19E是展示转移日本专利申请公开7-302889中介绍的转移外延层的方法的示意图。
首先，如图19A所示，制备Si晶片1作为第一晶片(某些情况下称为主要晶片、键合晶片、器件晶片、籽晶片、施主晶片等)，其表面层进行了阳极氧化从而使之多孔，形成多孔层4。
然后，如图19B所示，进行CVD法等，在多孔层4上外延生长无孔单晶半导体层5。
另外，如图19C所示，氧化无孔单晶半导体层5的表面，形成绝缘层6。绝缘层6键合到分开制备的第二晶片2(Si晶片或二氧化硅玻璃等)的表面上。于是得到其内具有无孔单晶半导体层5的多层结构100。
如图19D所示，当在该多层结构100的侧面打入楔子，或在施加外力或内应力以分开该多层结构时，多层结构100在多孔层部分分开(图19D中的参考数字41和42表示分开的多孔层)。
多孔层42留在无孔单晶半导体层5即转移到上述第二晶片2(某些情况下，称作支撑晶片或基底晶片等)上的外延层的表面上，用氟酸和过氧化氢溶液的混合液湿式腐蚀该多孔层以去除之。
此外，如图19E所示，利用氢退火等平整暴露的外延层表面，完成SOI晶片。
另一方面，由于分离Si的晶片1保持其作为晶片的形状，所以，用上述混合液等腐蚀留在其分离表面上的多孔层，并抛光，该分离晶片可再作为图19A所示第一晶片用于制造另一个SOI晶片。
或者，分离晶片可用作图19B所示的第二晶片2，以制造另一SOI晶片。
如上所述，上述日本专利申请公开7-302889介绍了用剥离的Si晶片1作为图19A所示的第一晶片或图19B所示的第二晶片2。
然而，上述方法存在几个待解决的潜在问题。
即，希望利用较少晶片制造尽可能多的SOI晶片，但一个在SOI晶片制造步骤中多次使用的晶片最终要被放弃。这无法适应希望减少废品的产生和有效利用再生资源的不久的将来的工业。
此外，在有时再利用Si晶片作第一晶片的情况下，由于使晶片多孔的步骤和分离后去掉多孔层的步骤的缘故，每次再利用后，第一晶片都要损失其膜厚。因此，在有时再利用了几次该晶片的情况下，未再利用的晶片与以上介绍的再利用晶片的厚度差变得非常显著。在根据晶片厚度，在使晶片多孔的步骤中再对晶片进行处理步骤的情况下，各晶片厚度的明显不同可能需要设定或调节不同的处理条件时间消耗。
此外，在形成多层结构时，第一晶片的厚度在某些情况下对多层结构的翘曲有明显的影响。
另外，考虑到由于重复的分离步骤蓄积的损伤会负面影响使晶片多孔的随后步骤等，因而无法获得具有希望特性的SOI晶片。
即，按常规再利用方法，只考虑了SOI晶片制造步骤可得到的可再利用的第一晶片重复用于相同的SOI晶片制造步骤，因此，上述问题相当严重。
本发明的目的是提供一种制造半导体晶片的方法，具有有效用且经济的晶片应用模式。
此外，本发明另一目的是提供一种半导体晶片制造系统，能够有效且经济地应用半导体晶片。
根据本发明制造半导体晶片的方法包括：形成在半导体衬底上具有无孔层的第一部件的第一步骤；从第一部件上分离无孔层，并将无孔层转移到第二部件上的第二步骤，其中(n-1)(“n”是不小于2的自然数)次使用在第二步骤中无孔层从其上分离下的半导体衬底，作为第一步骤的第一部件的构成材料，重复n次第一和第二步骤，在第n次使用时，在第二步骤，分离该半导体衬底，分离的半导体衬底用于除第一和第二步骤外的应用。第一部件可以通过分离层在半导体衬底上形成无孔层。
根据本发明的制造半导体部件的方法包括：制备在半导体衬底上具有无孔层的第一部件的第一步骤；从第一部件上将无孔层转移到第二部件上的第二步骤，其中(n-1)(“n”是不小于2的自然数)次使用在第二步骤中无孔层从其上分离下的半导体衬底，作为第一步骤的第一部件的构成材料，重复n次第一和第二步骤，在第n次使用时，在第二步骤，分离该半导体衬底，分离的半导体衬底用于除第一和第二步骤外的应用。
具体说，在本发明中，第一部件具有在半导体衬底上通过分离层形成的无孔层，第二步骤包括将第一和第二部分彼此键合，无孔层定位于其内，形成多层结构，并在分离层分离多层结构的步骤。
本发明中，除第一和第二步骤外的目的可以是出售在第n次使用时在第二步骤分离的半导体衬底，并利用该半导体衬底制造外延层并出售之。
上述分离层可以是利用阳极氧化形成的层，或通过在层中离子注入例如氢离子等形成的离子注入层。
按本发明的方法，制备第一部件的步骤可以包括：在半导体衬底上形成第一外延半导体层的步骤；至少使第一外延半导体层的部分多孔形成多孔层的步骤；在多孔层上形成无孔层，从而制备第一部件的步骤。
按本发明的方法，制备第一部件的步骤可以包括：在半导体衬底上，从半导体衬底侧起按顺序形成作为外延层的第一半导体层、杂质浓度或导电类型不同于第一半导体层的第二半导体层的步骤；至少使第一和第二半导体层的部分多孔形成多孔层的步骤；在多孔层上形成无孔层，从而制备第一部件的步骤。
按本发明的方法，半导体衬底可以是P型半导体衬底，第一半导体层可以具有将P型导电率控制为小于半导体衬底的杂质浓度。第二半导体层可具有将P型导电率控制为大于第一半导体层的杂质浓度。
按本发明的方法，制备第一部件的步骤可以包括：在半导体衬底上形成第一外延半导体层的步骤；在第一外延半导体层内形成离子注入层，以制备第一部件的步骤。
按本发明的方法，制备第一部件的步骤可以包括：在半导体衬底上，从半导体衬底侧算起，按顺序形成作为外延层的第一半导体层、杂质浓度或导电类型不同于第一半导体层的第二半导体层；在第一半导体层和/或第二半导体层内形成离子注入层，从而制备第一部件的步骤。
第二部件的表面上可以具有绝缘层。
第二步骤可以包括平整通过在第二步骤中从第一部件上分离无孔层得到的半导体衬底表面。
平整可利用半导体衬底的表面抛光、腐蚀和热处理进行。
在半导体部件的制造中使用了n次的半导体衬底的表面平整处理后，本发明的方法还包括至少一个表面杂质颗粒密度检测、厚度分布、缺陷密度检测、表面形状检测或边缘检测等检测步骤。
按本发明的方法，n可以是通过对在第二步骤中从第一部件分离无孔层得到的半导体衬底，进行至少一次表面杂质颗粒密度检测、厚度分布、缺陷密度检测、表面形状检测或边缘检测等检测步骤确定。
按本发明的方法，半导体部件可以是SOI晶片，半导体衬底用于第一和第二步骤两次或多次后，半导体衬底可用于制造应用于制造半导体部件的方法外的外延晶片。
按本发明的方法，除第一和第二步骤外的应用是制造外延层，可以根据记录在计算机中的有序外延晶片数限定上述n值。
利用本发明的半导体衬底的方法包括将在键合SOI晶片的制造步骤中使用了多次的半导体衬底应用于除键合SOI晶片的制造步骤外的应用中。
除键合SOI晶片的制造步骤外的应用包括出售使用了多次的半导体衬底。
除键合SOI晶片的制造步骤外的应用包括用已使用了多次的半导体衬底制造外延晶片，并出售该外延晶片。
制造本发明的半导体部件的系统是制造两类半导体部件的系统，包括：在SOI衬底制造步骤中，n(n≥2)次使用键合法，使用SOI衬底制造步骤得到的半导体部件的步骤；利用已使用了多次的半导体部件，制造用于除SOI衬底制造步骤外的应用的外延晶片的步骤。
控制本发明的半导体部件的制造的方法包括在键合SOI晶片的制造步骤中n(n≥2)次使用一个半导体衬底，形成n片SOI晶片，用该半导体衬底作外延晶片，用于除键合SOI衬底的制造步骤外的应用，并控制使用次数n，调节SOI晶片和外延晶片的制造量。
本发明的使用淀积膜形成装置的方法包括一般地采用淀积膜形成设备，形成在半导体衬底上具有外延层的外延晶片，以用于多片键合SOI晶片的制造步骤中，使用淀积膜形成设备，形成半导体衬底应用于除SOI晶片的制造步骤外的应用的外延晶片。
本发明的制造方法还包括在氧化气氛中热处理多层结构的步骤。
图1是展示根据本发明基本实施例制造半导体部件的方法的流程图；
图2是展示根据本发明基本实施例制造半导体部件的各步骤的示意剖面图；
图3A和3B是展示根据本发明基本实施例制造半导体部件的各步骤的示意剖面图；
图4是展示根据本发明基本实施例制造半导体部件的各步骤的示意剖面图；
图5是展示根据本发明基本实施例制造半导体部件的各步骤的示意剖面图；
图6是展示根据本发明基本实施例制造半导体部件的各步骤的示意剖面图；
图7是展示根据本发明基本实施例的制造系统的一个例子的例示图；
图8是展示根据本发明的制造系统的一个例子的例示图；
图9是展示本发明的检测步骤的流程图；
图10是展示根据本发明基本实施例制造半导体部件的方法的流程图；
图11是展示根据本发明基本实施例制造半导体器件的方法的流程图；
图12是展示根据本发明基本实施例制造半导体器件的方法的流程图；
图13是展示根据本发明基本实施例制造半导体部件的各步骤的示意剖面图；
图14是展示根据本发明基本实施例制造半导体部件的各步骤的示意剖面图；
图15是展示根据本发明基本实施例的制造系统的一个例子的例示图；
图16是展示根据本发明的制造系统的一个例子的例示图；
图17是展示本发明的检测步骤的流程图；
图18A、18B和18C是解释根据本发明的太阳能电池的示意剖面图；及
图19A-19E是解释转移外延层的常规方法的示意剖面图。
图1是根据本发明基本实施例的制造半导体晶片的方法的流程图。
首先，如图1中的步骤S1所示，制造半导体晶片作为第一晶片。关于半导体晶片，可以用SOI晶片及非SOI晶片，不会引起任何问题，特别是，较好是使用例如CZ晶片、MCZ晶片、FZ晶片、外延晶片、用氢退火处理过的晶片、本征吸杂(IG)晶片等非SOI晶片。
然后，在步骤S2，在半导体晶片上形成分离层，并在半导体衬底上形成具有通过分离层形成的单晶半导体层的第一部件。
形成分离层的方法大致分为两种，一是形成多孔层，然后在其表面上形成无孔层的方法。无孔层利用在多孔层上进行外延生长的方法，和在含氢气氛中热处理多孔层表面的方法等形成。
另一分离层形成方法是这样一种方法，即，在从第一晶片的表面算起的预定深度位置，形成包括通过在第一晶片中注入例如氢离子、稀有气体离子、氮离子等产生的微腔的层，和包括可以由随后的热处理产生微腔的潜在微腔的层。
在任何一种情况下，在形成分离层前，在半导体晶片的表面上可以形成预定厚度的单晶半导体层，以便分离层形成于半导体层内。
分离层上的层选自单晶半导体层、多晶半导体层或非晶半导体层等。具体说，包括Si、Ge、SiGe、SiC、C、GaAs、GaN、AlGaAs、InGaAs、InP、InAs等。另外，这些半导体层的表面可以进行热氧化、CVD、和溅射等处理，以便在其上形成氧化硅、氮化硅和氮氧化硅等绝缘层。
顺便提及，在预先不形成任何分离层的情况下，如以后所述，形成多层结构后，在合适的位置进行切割，或形成产生应力的界面，以产生应力，并在该界面进行分离。即，该步骤可以在步骤S1→S3→S4之后。
此后，在步骤S3，在其中形成了分离层的半导体晶片上，形成作为支撑基底部件的部分，从而获得多层结构。
形成用作支撑基底部件的部分的方法大致分为两种，一种方法是，分开制备的例如第二晶片等基底部件键合到其中已形成了分离层的第一晶片上。
另一方法是，通过在第一晶片上，淀积更厚的例如多晶硅或非晶硅等材料，形成支撑基底部分。
关于第二晶片，可以采用与第一晶片相同结构的CZ晶片、MCZ晶片、FZ晶片、外延晶片、用氢退火处理过的晶片等。
此外，第一晶片可以直接键合到这些晶片的半导体表面上，或可以用第一晶片和支撑基底部件间的中间位置绝缘层和/或粘附层键合。
代替第二晶片，可以用例如石英玻璃和塑料等绝缘透明基底材料，由柔韧膜构成的导电基底材料，例如铝、不锈钢等金属以及陶瓷等。第一晶片可以直接键合于其上，或通过绝缘层和/或粘附层键合于其上。自然，在步骤S2，在可以剥离形成于第一晶片上的单晶半导体层时，不需要支撑基底部件。
然后，在步骤S4，在分离层中，分离该多层结构。分离的方法大致分为两种。一种方法是，从外部加热多层结构，或用照射之使之吸收光，从而在多层结构内部产生分离能量。
具体说，包括微腔的层，或包括通过在第一晶片的预定深度，注入氢离子、稀有气体离子、氮离子等，形成的潜在微腔的层，接收热能，从而微腔变大，并减小了分离层的密度。这引发了多层结构的剥离现象。这是一种在多层结构的内部产生用于分离的能量的方法。此外，可以进行这种方法，热处理分离层和/或其附近，从而氧化其侧表面，利用氧化膜生长产生的应力分离该多层结构。
另一种方法是，把用于分离的能量直接从外部给予多层结构。具体说，该分离方法包括：在多层结构的侧表面中插入楔子以进行分离的方法；由液体和/或气体构成的流体喷射到多层结构的侧表面上进行分离的方法；在多层结构的正面及背面上施加方向相反的张力进行分离的方法；在多层结构的正面及背面上施加方向相反的推力，破坏分离层进行分离的方法；在多层结构的侧面上施加切力，破坏分离层进行分离的方法；利用内缘刮刀和线锯切割的方法；给予超声振动，破坏分离层的方法等。水和氮气等用作喷射的流体。顺便提及，楔子插入的位置或流体喷射到多层结构侧面上的位置较好靠近分离层。
自然，上述分离方法可以结合使用。顺便提及，流体喷射的部分主要是阳极氧化或用氢离子注入等形成的分离层的侧表面，但该部分不限于此。
这样得到的一个晶片便变成SOI晶片等，这是一个具有极高附加值的晶片(S5)，可以用于制造半导体器件。所制造的半导体器件可以变为能以高速度、低功耗工作的很好的半导体器件。
另一方面，分离的第一晶片(半导体衬底)可在上述步骤中再用作第一晶片或第二晶片。
这种循环进行(n-1)次(“n”是不小于2的自然数)。因此，SOI晶片的制造工艺进行“n”次，可以制造n片SOI晶片。此外，在分离步骤S4分离的n次使用的第一晶片不能在上述步骤中再用作第一晶片或第二晶片，但如果必要，平整其表面，该晶片用作非SOI晶片，可用于制造普通的半导体器件。
另外，该晶片可转用作外延晶片、监测晶片或假片(步骤S6)。这种情况下，监测晶片包括用于控制检测每个工艺步骤的质量水平的各步骤的晶片。假片包括用于保持开始时和器件特性的均匀性的晶片。此外，通过采用日本专利申请公开8-213645、日本专利申请公开10-233352及日本专利申请公开10-270361中公开的工艺，该晶片可转用于制造太阳能电池。即，在分离步骤S4分离的用了n次的第一晶片转用作除SOI制造工艺外的工艺中的晶片。
SOI制造工艺中使用第一晶片的次数即上述“n”，可根据以下标准(1)至(3)确定。顺便提及，为了降低SOI晶片的制造成本，希望建立一种制造系统，使两个或多个SOI晶片可由一个第一晶片得到。即希望n≥2。
(1)制造的调节
在SOI晶片更有序时，可以增大SOI制造工艺中分离得到的第一晶片的重复使用次数。另一方面，在转用的需求更大时，在更早的阶段进行转用(步骤S6)。
(2)步骤控制
预先设定SOI制造工艺中分离步骤(步骤S4)后，得到第一晶片的重复使用次数，并在重复次数达到设定的次数时，转用晶片(步骤S6)。
(3)通过检测分类
通过检测将晶片的使用目的分类。例如，在判断了第一晶片表面质量、晶片形状等能够耐受在SOI制造工艺中使用后，可以重复在SOI制造工艺中的再利用。在判断了晶片不再能耐受在SOI制造工艺中使用后，进行转用(步骤S6)。这里“不再能耐受在SOI制造工艺中使用”表示包括所制造的SOI晶片不满足希望的规格的情况。
顺便提及，这里所述检测包括测量光点缺陷、表面粗糙度等，如图9所示。
自然，“n”可以根据SOI晶片所需要的规格(SOI晶片表面的平整度，SOI层的晶格缺陷密度等)确定，或“n”可以根据用户所提供的价格确定。
此外，在SOI制造工艺包括一个制造系统的情况下，其中一个硅晶片多次(n次)用作第一晶片，然后该晶片转用作外延晶片，上述“n”可以根据市场上对SOI晶片和外延晶片的要求确定。
即，“n”可以根据源于用户的有序SOI晶片的数和有序外延晶片的数确定。
例如，在满足αsol≤3αePi关系的情况下，其中αsol是周期中有序SOI的数，αePi是周期中有序外延晶片的数，则可以确定“n＝3”等。
较好是用计算机记录有序片数，并且根据记录的内容确定“n”。
其中，在步骤S6中进行的转用步骤较好是形成外延晶片。
制造外延晶片时，可以采用常压CVD系统、低压CVD系统、等离子增强CVD系统、光辅助CVD系统、PVD系统等。
本发明中，用于键合SOI晶片制造步骤的第一晶片可用于制造应用于除SOI晶片制造步骤外的外延晶片。
取决于生长方法的外延生长的合适温度基本上不低于500℃，且不高于构成晶片的材料的熔点。在对单晶硅晶片施加一个温度的情况下，温度的最低限是600℃或更好是800℃，该温度的上限是硅的熔点，或更好是1400℃，再好是1200℃。
在用CVD法或溅射法进行外延生长时，合适的气氛可以是大气压和低压，但不大于大气压，且不小于3.9×10-4Pa，更好是不大于大气压且不小于1.3Pa。
提供外延生长的气氛的气体至少是选自例如SiH4、SiCl3H、SiCl2H2、SiCl4、Si2H6、SiF4等硅烷中的一种气体。为了于其中掺杂，可以掺入含例如B2H6、BF3、BBr3等受主的气体和含例如PH3、AsH3等施主的气体。
另外，除此以外，可以掺入盐酸、氯等，或可以掺入氢或稀有气体等，即，可以用氢气作携带气体。
顺便提及，在用P+晶片作第一晶片重复制造SOI晶片，且分离后转用第一晶片时，在第一晶片的表面上进行外延层的生长，从而制造较好的外延晶片。所制造的外延晶片适于制造例如存储器、逻辑电路、模拟信号处理电路、模-数混合电路等集成电路，或适于制造半导体功能元件例如CCD和太阳能电池等。
此外，在一系列制造步骤中，可以制造多个SOI晶片和外延晶片，可以降低综合材料成本。
下面介绍外延晶片。
“低功耗高速LSI技术”(Realize Corporation)中的第3.3.2节模-数一体衬底分离技术讨论了P-外延层/P+衬底作一个衬底结构以减小数字噪声。
此外，根据“硅科学”(UCS半导体技术研究所编辑，Realize Corporation出版)第5章第1节，在用外延晶片制造MOSLSI时，多数使用P+衬底上具有P型外延层的衬底结构(此后称为“P型外延/P+衬底”)。使用外延晶片的最主要因素是可以改善软失效和闩锁问题。此外，在第5章第4节中，描述了就MOS结构的氧化物膜-介质击穿特性中的TDDB特性而言，P型外延/P+衬底的外延晶片优于CZ体Si晶片，表现出在衬底的高硼浓度区的强吸杂效应。
另外，与上述相同的一节中讨论了外延晶片的价格，介绍了在直径变得较大时，外延晶片和CZ晶片间的价格差将变得更小。此外，介绍了如果要求超高质量的Si晶体向着兆位时代发展，则较大直径的CZ晶体的价格比(与外延晶片的价格比)将变大，因此，大量使用外延晶片的时代即将来临。
所以，从建立制造半导体的经济工艺及提高晶片的利用率的角度考虑，第一晶片较好多次用于制造SOI晶片的工艺，然后，利用第一晶片制造外延晶片。
顺便提及，较好是利用第一晶片制造SOI晶片后，且在利用该第一晶片进行转用步骤(S6)之前，对第一晶片的表面进行平整/平滑步骤。
为了表面平整/平滑，可以对分离的第一晶片进行至少一次抛光、腐蚀、热处理等。
其中，在含氢的减压气氛中，热处理分离的第一晶片的方法(氢退火)是优选的方法，是由于可以在禁止晶片厚度减小的同时允许表面平滑处理，并且分离后包含于晶片表面层中的例如硼等杂质同时会向外扩散，杂质的密度会降低。
氢退火的合适温度不低于300℃，且不高于构成晶片的材料的熔点，但在应用于单晶硅晶片的情况下，温度的下限是800℃，或更好是1000℃，温度的上限是硅的熔点，更好是1400℃，再好一些是1200℃。
适于氢退火的减压气氛可以是高压、常压和低压中的任一种，但不应高于常压，且不低于3.9×10-4Pa，更好是不大于常压，且不低于1.3Pa。
氢退火的处理时间可以根据所需要的特性适当选择，因此，对其没有特别限制，但合适的范围为大约1分钟到10小时。
关于提供含氢的减压气氛的气体，可以用100％的氢气或氢与惰性气体的混合气体。
通过这种氢退火得到的剥离后第一晶片落在与市售氢退火处理的晶片相同的标准范围内，变得适用于制造例如LSIs等半导体器件。
通过抛光平滑是很好的方法，化学机械抛光(CMP)是一种方法。如果发生表面异常，则通过抛光可以将之完全去掉。可以利用与普通硅晶片抛光相同的方法进行处理，这是批量生产的很好的方法。顺便提及，表面异常是指通过晶片表面观察探测的缺陷或颗粒。
顺便提及，本发明中，尤其是在高浓度P型半导体晶片较好用作第一晶片，以便如图10所示，在n次使用时，在分离步骤S4，形成例如SOI晶片等第一半导体晶片，根据需要平整在第n次分离步骤分离的高浓度P型半导体晶片，以便较好是能进行P-层、N层等外延生长(步骤S7)。所以，可以制造P-层、N层等形成于高浓度P型半导体晶片上的外延晶片(步骤S6)。如上所述，P-外延/P+衬底的模式最广泛应用于目前的应用。顺便提及，一次平整后，可以对剥离后的第一晶片的表面进行外延生长处理，但可以在剥离后只清洗而不进行抛光、腐蚀、或热处理，之后进行外延生长处理。
此外，在第一晶片为通过在高浓度P型半导体晶片上形成外延半导体层(P-层、N层等)得到的晶片时，分离步骤S4形成SOI晶片(步骤S5)，P-层或N层等形成于分离的高浓度P型半导体晶片上，因此，在不进行新的外延生长的情况下，可以形成外延晶片(步骤S6)。即，由于步骤S1已形成了外延半导体层，所以不必在步骤S7制备新外延半导体层，如图10所示。
根据情况，可以用N型半导体进行多孔层的形成，但希望使用P型半导体。Unagami等人对阳极氧化中Si的溶解反应进行了研究，证实阳极反应需要HF溶液中的正空穴(T.Unagami，J.Electrochem.Soc.，Vol.127，476(1980))。希望用高浓度的P型半导体进行多孔层的形成，其杂质浓度一般为5.0×1016/cm3至5.0×1020/cm3，较好是1.0×1017/cm3至2.0×1020/cm3，更好是5.0×1017/cm3至1.0×1020/cm3。
关于第一晶片，使用高浓度P+晶片，重复进行制造SOI的工艺，然后将分离的高浓度P+晶片(半导体衬底)转用作用于P-外延的衬底，而不放弃P+晶片，因而可以制造SOI晶片和外延晶片。
因此，如上所述，在趋于大量消耗外延晶片时，可以建立经济有利的半导体制造系统。
顺便提及，在P-晶片用作第一晶片时，只通过平滑该晶片的表面，而不进行外延处理，该晶片便可以变成适用于制造上述集成电路或半导体功能元件的晶片。
自然，在要求高质量的层作为制造集成电路或半导体功能元件的层时，可以在平滑过的表面上再形成外延层。使用并转用分离的第一晶片(半导体衬底)，然后，可以以大概与原始晶片相同或便宜的价格再出售，进一步增加附加值(例如，制造外延晶片)，晶片可以以更高的价格出售，可以建立经济有利的半导体制造系统。
此外，如图11所示，可以采取制造多片SOI晶片和一片外延晶片的模式。
如图11所示的步骤S1，制备第一晶片。
上述半导体晶片适合用作第一晶片。
然后，在步骤S2，在半导体晶片上形成分离层，在半导体衬底上形成具有通过分离层形成的单晶层的第一部件。关于分离层的形成方法，采用形成多孔层，然后在其表面上形成无孔层的方法。可以利用在多孔层上进行外延生长的方法，或在含氢气氛中热处理多孔层表面的方法形成无孔层。
这种情况下，在形成分离层前，在半导体晶片上形成具有预定厚度的单晶半导体层，并在半导体层内形成分离层。
这里，单晶半导体层由至少具有不同杂质浓度的两层构成。例如，从半导体晶片侧算起，在半导体晶片上，形成第一单晶半导体层和杂质浓度高于第一单晶半导体层的第二单晶半导体层。在使单个半导体层多孔时，低浓度杂质的区具有高于高浓度杂质区的孔隙率，因而变得易受损伤。因此，可以更严格地确定分离位置。
顺便提及，形成多孔层以便留下低浓度杂质区。
顺便提及，分离层可以通过注入例如以后介绍的氢和氮等离子实现。
此后，在步骤S3，变成支撑衬底(第二部件)的部分形成于已形成分离层的半导体晶片上，形成多层结构。形成将变成支撑衬底的该部分的方法如上所述。
然后，在步骤S4，在分离层分离多层结构。关于分离的方法，采用以上所述的方法。
于是这样得到的一个晶片变成具有极高附加值的晶片，例如SOI晶片，利用它可以形成半导体器件(步骤S5)。所制造的半导体器件可以变为非常好的半导体器件，能够以低功耗高速工作。
另一方面，分离的第一晶片再用作上述步骤中的第一晶片或第二晶片。根据需要，在分离的第一晶片上形成外延层(例如，P+外延层)(步骤S8)。顺便提及，如已介绍的，由于实施了多孔层的形成，留下了低浓度杂质区，所以在半导体晶片上留下了外延层，在该外延层可以提供具有希望质量和足够厚度的SOI晶片的情况下，不必在步骤S8形成外延层。
在引入该晶片作为第一晶片时，可以在外延层形成上述分离层。顺便提及，较好是平滑一次剥离后的第一晶片的表面，然后进行外延生长(图12中的步骤S7)。自然，不进行抛光、腐蚀、和热处理，可以在剥离后只清洗晶片，然后对晶片进行外延生长处理(步骤S8)。
上述第一晶片的循环进行n-1次(n是不小于2的自然数)。因此，实施n次SOI晶片的制造工艺，形成n片SOI晶片。此外，在第n次使用时，在分离步骤S4中分离的第一晶片不再用作上述步骤的第一晶片或第二晶片，但，根据要求，平滑其表面，然后该晶片用作非SOI晶片(例如，在高浓度型半导体晶片用作第一晶片时，P-层置于高浓度P型半导体晶片上的外延晶片)(步骤S6)。
该晶片也可以转用作监测晶片或假片。此外，利用日本专利申请公开8-213645、日本专利申请公开10-233352及日本专利申请公开10-270361中公开的工艺，该晶片可转用于制造太阳能电池。上述“n”可利用已介绍的标准等确定。
下面结合附图进一步骤详细介绍本发明的各实施例。
(实施例1)
图2是展示根据本发明第一实施例制造晶片的工艺的各步骤的流程图。
首先，步骤S11，制备由CZ硅晶片、FZ硅晶片、外延硅晶片或用氢退火处理的硅晶片等构成的第一晶片1和将变成第二部件的第二晶片2。其中，阳极氧化第一晶片1的表面，并使之多孔，形成多孔层4。第二晶片2可以是由之暴露半导体的晶片，或其表面形成绝缘膜的晶片，代替第二晶片，可以用如石英二氧化硅玻璃等绝缘透光衬底。
然后，在步骤S12，在多孔层4上形成无孔层5，以便形成第一部件。关于无孔层5的形成方法，有一种通过氢退火封闭多孔层4的孔，以便在表面层中形成无孔结构的方法，或利用外延生长形成无孔单晶层的方法。
取决于生长方法的外延生长的合适温度大致不低于500℃，且不高于构成晶片的材料的熔点。在温度加于单晶硅的晶片上的情况下，温度的下限是600℃，或更好是800℃，温度的上限是硅的熔点，更好是1400℃，或再好是1200℃。
此外，根据需要，氧化无孔层5的表面等，以便在无孔层5上形成绝缘层6。代替氧化，可用CVD或溅射等形成绝缘层6。顺便提及，在本实施例中，多孔层4变为分离层。
在步骤S13，通过键合第一晶片1的绝缘层6的表面与第二晶片2的表面，形成多层结构100。自然，可以在第二晶片上形成绝缘层，从而第一晶片和第二晶片上的绝缘层键合在一起。另外，绝缘层可以只形成于第二晶片上，绝缘层不形成于第一晶片1上，从而绝缘层与无孔层键合。在键合时，两晶片可以在室温下接触，然后进行热处理，增强键合强度，或可以通过阳极键合法键合。此外，接触可以与热处理一起进行。另外，在键合步骤中，可以实施热处理，同时将两晶片放置于高压下，以便更紧密地接触。热处理较好是在氧化气氛中或惰性气体(N2，Ar等)气氛中进行。
此外，较好是用氧、氮、硅、氢、稀有气体(Ar，Ne)、氨、水蒸汽等等离子处理一对键合表面中的任一个，从而预先激活键合表面。
另外，通过将粘合层设置在它们中间，进行键合。关于形成粘合层的粘合剂，可以用环氧和聚酰亚胺等。
此外，在步骤S14，在分离层(多孔层4)，利用上述方法分离多层结构(参考数字41和42表示分离的多孔层)。剥离或分离的第一晶片的无孔部分保持晶片形状，在某些情况下，在分离表面上存在多孔层的残留部分41。另一方面，无孔层5与绝缘层6一起从第一晶片上转移到第二晶片2上，并且，自然其分离的表面上具有多孔层的残留部分42，在多层结构在多孔层4的上下界面分离时，残留部分不留在无孔层5或第一晶片上。
在步骤S15，根据需要，去掉多孔层的残留部分42。在残留部分42的厚度较厚时，利用氟酸、过氧化氢和/或醇的混合液作腐蚀剂，对残部分42进行湿式腐蚀，选择性去除之，然后，通过氢退火平滑表面。
在残留部分42的厚度薄时，或只有很少残留部分时，对该部分进行氢退火进行平滑处理，同时去掉残留部分42，而不进行湿腐蚀。于是，可以得到高附加值SOI晶片。自然，为去除残留部分42，可以使用例如RIE等干法腐蚀(基本的干法腐蚀)。
在步骤S16，通过抛光、湿式腐蚀、氢退火等去掉剥离后晶片1上的残留部分41，并平滑。
于是得到体晶片。该体晶片用作步骤S11的第一晶片1，并再实施步骤S11到S15的制造SOI晶片的工艺。可在步骤S16中得到的体晶片的再使用n-1次，步骤S11至S15重复“n”次，得到“n”个SOI晶片。重复的次数根据例如制造、步骤控制、晶片的表面条件的上述调节等检测结果为标准确定。自然，步骤S16得到的体晶片可用作步骤S11中的第二晶片。
在“第n”次使用的步骤S16，通过抛光、湿式腐蚀、氢退火等去掉剥离后晶片1(半导体衬底)上的残留部分41，并平滑之得到体晶片。这样得到的体晶片用于制造非SOI的工艺。该晶片可用作形成器件及假片等的晶片。顺便提及，可以对该表面只进行去除残留部分41的处理，而不进行平滑处理。这是由于发生在S17的外延生长可同时将表面平滑到一定程度。
另外，根据需要，如图S17所示，剥离后的晶片1的表面可以进行外延生长处理，以便形成由无孔P型单晶半导体构成的外延层7。于是，得到外延晶片。在图2中，在步骤S17中例示了外延晶片，然而，它不总是限于此。
顺便提及，如上所述，高浓度P型半导体晶片用作第一晶片，该晶片将变得适于产生多孔结构，步骤S17中得到的外延晶片将变成在P+晶片上形成外延层的晶片。如果晶片上有P-外延层，它将能够变成适合的外延晶片。
在阳极氧化第一晶片1的表面，并使之多孔时，可以改变电流密度或阳极氧化溶液，以便具有两个或多个具有不同孔隙率的多孔层。
其中，多孔层较好是包括从无孔层5一侧算起依次具有第一孔隙率的第一多孔层、具有大于第一孔隙率的第二孔隙率的第二多孔层。这种结构可以在第一多孔层上形成较少缺陷的无孔层(例如，无孔单晶硅层)等。此外，第二多孔层可以用作分离层。
第一多孔层的第一孔隙率较好是10％-30％，更好是15％-25％。
此外，第二多孔层的第二孔隙率较好是35％-70％，更好是40％-60％。
关于阳极氧化的溶液，可以用含氢氟酸的溶液、含氢氟酸和乙醇的溶液、含氢氟酸和异丙醇的溶液、含氢氟酸和过氧化氢的溶液、含氢氟酸和螯合物的溶液、及含氢氟酸和表面活性剂的溶液等。
这里，在多孔层4上形成无孔层5之前，还可以加入以下所述的步骤(1)至(4)中至少一个步骤。较好是实施步骤(1)→(2)，更好是实施步骤(1)→(2)→(3)或(1)→(2)→(4)，再好是实施步骤(1)→(2)→(3)→(4)。
(1)在具有小孔的壁上形成保护膜的步骤
可以在具有小孔的多孔层的壁上提供例如氧化膜或氮化膜等保护膜，以便防止由于热处理小孔粗糙化。例如，在氧化气氛中，实施热处理(在200℃到700℃)。此时，可以去掉形成于多孔层的表面上的氧化膜等(例如通过将表面暴露于HF的溶液中)。
(2)氢烘焙步骤
在含氢的减压气氛中，在800℃至1200℃，对多孔层进行热处理，使该多孔层层表面上存在的小孔被密封到一定程度。
(3)微量原材料供应步骤
在上述氢烘焙步骤不能完成密封的情况下，以微量供应无孔层5的原材料，从而将层表面上的小孔密封到更高程度。
具体说，原材料供应控制为生长速度变得不大于20nm/min，较好是不大于10nm/min，更好是不大于2nm/min。
(4)高温烘焙步骤
在高于上述氢烘焙步骤和/或微量原材料供应步骤的处理温度下，在含氢的减压气氛中，实施热处理。
这可以使多孔层表面被充分密封及平滑。
分离多层结构的方法100包括施加拉伸力、压力和切力等，并喷射流体的方法。
关于要用的流体，可以用水、例如醇等有机溶剂，和例如氟酸和硝酸等酸，或例如氢氧化钾等碱。和包括用于实施选择腐蚀分离区的其它流体。可以用低温冷却流体、极冷液体、光子束及电子束。
另外，关于流体，可以用例如空气、氮气、氧气、二氧化碳气和稀有气体等气体。可以使用气体和用于腐蚀分离区的等离子体。在使用射流形式的水的情况下，可以使用去掉了其中的杂质金属或颗粒的例如纯水、超纯水等高纯水。
此外，通过完全的低温度工艺实施分离步骤，以便在用水射流分离后，通过清洗充分去除附着于晶片上的颗粒。
自然，可以结合使用上述不同分离方法。
在多孔层的残留部分41和42需要被去除时，可以通过抛光、研磨、腐蚀或它们的组合实施这种去除。
关于抛光的方法，较好是化学机械抛光(CMP)。
实施CMP时的抛光剂，可以使用例如硼硅玻璃、二氧化钛、氮化钛、氧化铝、硝酸铁、二氧化硒、二氧化钴、氮化硅、碳化硅、石墨和金刚石等抛光颗粒，或混合这些研磨颗粒和例如H2O2、KIO3等氧化剂得到的研磨颗粒液和例如NaOH、KOH等碱溶液。
顺便提及，在键合之前，在氧化气氛中对晶片进行热处理，以便在无孔层5的表面上形成绝缘层6，然后，如图3A所示，在第一晶片的背面及侧面形成氧化膜6。
此外，可通过多层结构形成步骤和分离步骤得到的第一晶片(图3B)重复用作制造SOIs工艺中的第一晶片，氧化膜6可以按逐渐加厚的方式形成。
顺便提及，在通过阳极氧化形成分离层的情况下，氧化膜剥离一次。甚至这种情况下，可以在制造SOIs的工艺中，再次形成氧化膜。
此外，目前可以在制造了n片SOI晶片后得到的一个体晶片其侧面和/或表面具有氧化膜，因此，可以用作CMOS器件工艺等中背面密封的体晶片。
背面密封可以防止晶片中的杂质由于在晶片上形成器件期间的热处理而向外扩散。
自然，在某些情况下，在一次SOI制造工艺时，在第一晶片的侧表面或背面上形成的背面密封是足够的，但较好是SOI制造步骤中便用两次或更多次。
因此，为确定重复次数“n”，可以标准化以确定第一晶片的侧表面和背面上形成的背面密封的厚度是否是希望的厚度。在通过离子注入形成分离层的情况下，由于不必去掉已形成于晶片表面上的氧化膜，所以由于上述“n”，背面密封的厚度变得较大。
顺便提及，到目前为止所详细介绍的自然可应用于以后的第二实施例。
(实施例2)
图4是展示本发明第二实施例的制造晶片的工艺的各步骤的流程图。
首先在步骤S20，制备包括例如CZ硅晶片和FZ硅晶片等体晶片的第一晶片1，对第一晶片的正面层进行扩散或离子注入，从而在其上形成掺入了掺杂剂的单晶半导体层3。作为该单晶半导体层3，较好是P+层的硼浓度大约为1×1017cm-3至1×1020cm-3。
在步骤S21，制备由例如CZ硅晶片、FZ硅晶片等体晶片构成的将变成第二部件的第二晶片2。
第二晶片可以是由之暴露半导体，或可以具有形成于其表面上的绝缘膜的晶片，或代替第二晶片，可以用例如石英玻璃等绝缘透光衬底。
此外，对第一晶片1的单晶半导体层3的表面进行阳极氧化等，使之多孔，形成多孔层4。此时，只有单晶半导体层3的表面层较好制成多孔，以便在多孔层4下留下大约100nm到20微米的无孔层10。
然后，在步骤S22，在多孔层4上形成无孔层5，以便形成第一部件。关于无孔层5的形成方法，有通过氢退火封闭多孔层4的小孔，使表面层无孔的方法，或利用外延生长形成无孔单晶层的方法。
此外，根据需要，氧化无孔层5的表面等，以便在无孔层5上形成绝缘层6。代替热氧化，可以利用CVD、溅射等形成绝缘层6。按本实施例，多孔层4将变成分离层。
在步骤S23，通过键合第一晶片1的绝缘层6的表面与第二晶片2的表面，形成多层结构100。在键合时，两晶片在室温下彼此接触，此后，进行热处理，以增强键合强度，或通过阳极键合法键合。同时进行热处理。另外，在键合步骤中，可以在将两个晶片设置在高压下的同时实施热处理，以便更紧密接触。
此外，较好是用氧、氮、硅、氢、稀有气体等等离子处理一对键合表面中至少一个，以便预先激活该键合表面。另外，可以通过在两者间插入粘合层，进行键合。
此外，在步骤S24，按上述方法，在分离层(多孔层4)分离多层结构100。剥离的第一晶片的无孔部分保持晶片形状，某些情况下，分离表面上存在着多孔层的残留部分41。另一方面，无孔层5与绝缘层6一起从第一晶片上转移到第二晶片2上，在某些情况下，第二晶片的表面上具有多孔层的残留部分42。
在步骤S25，根据需要，去掉多孔层的残留部分42。在残留部分42的厚度较厚时，利用氟酸、过氧化氢和醇的混合液作腐蚀剂，对残留部分42进行湿式腐蚀，从而该部分被选择性去除，然后通过氢退火平滑表面。在残留部分42的厚度薄时，可以对该部分进行氢退火做平滑处理，同时去除残留部分42，而不用进行湿式腐蚀。于是可以得到高附加值的SOI晶片。自然，在实际不存任何残留部分时，可去掉去除残留部分42的步骤。
在步骤S26，通过抛光、湿式腐蚀、氢退火等去除剥离后第一晶片1(半导体衬底〕残留部分41，并平滑。此时，无孔层10留在晶片1上。然后进行步骤S20到S24。
此外，去掉具有该无孔层10的晶片1的无孔层10(步骤S28)，形成体晶片，体晶片中的晶片1用作步骤S20的第一晶片1，可以再实施步骤S20至S25的制造SOI晶片的工艺。
可在步骤S26或S28中得到的晶片再使用n-1次，步骤S20至S25重复“n”次，可以得到“n”片SOI晶片。
在第“n”次使用的步骤S26中，通过抛光、湿式腐蚀、氢退火等去除剥离后晶片1(半导体衬底)上的残留部分41，并平滑，以便得到具有无孔层10的晶片，此外，如果去除无孔层10，则可以得到与第一种情况相同的体晶片(步骤S28)。
另外，根据需要，如步骤S27所示，可以对剥离后的晶片1的表面进行外延生长处理，从而形成由无孔P型单晶半导体构成的外延层7。于是得到外延晶片。
(实施例3)
接着，再结合图4介绍本发明第三实施例的制造晶片的工艺。
首先在步骤S20，制备包括例如CZ硅晶片和FZ硅晶片及用氢退火处理过的晶片等体晶片的第一晶片1，对表面层进行外延生长处理，从而在其上形成单晶硅半导体层3。该单晶半导体层3较好是硼浓度约为1×1017cm-3至1×1020cm-3的P+层。
在步骤S21，制备由例如CZ硅晶片、FZ硅晶片等体晶片构成的将变成第二部件的第二晶片2。
第二晶片可以是由之暴露半导体，或可以具有形成于其表面上的绝缘膜的晶片，或代替第二晶片，可以用例如石英玻璃等绝缘透光衬底。
此外，对第一晶片的单晶半导体层3的表面进行阳极氧化等，使之多孔，形成多孔层4。此时，只有外延层3的表面层较好制成多孔，以便在多孔层4下留下大约100nm到20微米的外延层10。自然，所有外延层3都可以制成多孔，或在不小于外延层厚度的深度，将外延层制成多孔。
然后，在步骤S22，在多孔层4上形成无孔层5，以便形成第一部件。关于无孔层5的形成方法，有通过氢退火封闭多孔层4的小孔，使表面层无孔的方法，或利用外延生长形成无孔单晶层的方法。此外，根据需要，氧化无孔层5的表面等，以便在无孔层5上形成绝缘层6。代替热氧化，可以利用CVD、溅射等形成绝缘层6。按本实施例，多孔层4将变成分离层。
在步骤S23，通过键合第一晶片1的绝缘层6的表面与第二晶片2的表面，形成多层结构100。在键合时，两晶片在室温下彼此接触，此后，进行热处理，以增强键合强度，或通过阳极键合法键合。在发生接触时可以实施另外的热处理。另外，在键合步骤中，可以在将两个晶片设置于高压下的同时实施热处理等，以便更紧密接触。
此外，较好是用氧、氮、硅、氢、稀有气体等等离子处理一对键合表面中至少一个，以便预先激活该键合表面。另外，可以通过在两者间插入粘合层，进行键合。
此外，在步骤S24，按上述方法，在分离层(多孔层4)分离多层结构100。剥离的第一晶片的无孔部分保持晶片形状，某些情况下，分离表面上存在着多孔层的残留部分41。另一方面，无孔层5与绝缘层6一起从第一晶片上转移到第二晶片2上，在某些情况下，第二晶片的表面上具有多孔层的残留部分42。
在步骤S25，根据需要，去掉多孔层的残留部分42。在残留部分42的厚度较厚时，利用氟酸、过氧化氢和醇的混合液作腐蚀剂，对残留部分42进行湿式腐蚀，从而该部分被选择性去除，然后通过氢退火平滑表面。在残留部分42的厚度薄时，可以对该部分进行氢退火做平滑处理，同时去除残留部分42，而不用进行湿式腐蚀。于是可以得到高附加值的SOI晶片。
在步骤S26，通过抛光、湿式腐蚀、氢退火等去除剥离后第一晶片1(半导体衬底)上的残留部分41，并平滑。此时，外延层10留在晶片1上。此外，具有该外延层10的晶片1或从其上去除了外延层10(S28)形成体晶片的晶片1用作步骤S20的第一晶片1或第二晶片2，再进行步骤S20到S25制造SOI晶片的工艺。可在步骤S26或S28中得到的晶片再使用n-1次，步骤S20至S25重复“n”次，可以得到“n”片SOI晶片。
在第“n”次使用的步骤S26中，通过抛光、湿式腐蚀、氢退火等去除剥离后晶片1(半导体衬底)上的残留部分41，并平滑，以便得到具有外延层10的晶片。这种条件下，对晶片进行氢退火处理，平滑其表面，并且由于外扩散，其中所含的硼的浓度降低，层10将变成P-型单晶半导体层。这是一个与所谓的P-外延晶片有相同质量的晶片。如果不需要活性外扩散，则通过抛光或短时间的氢退火的表面平滑可形成与P+外延晶片有相同质量的晶片。
此外，在去除外延层10时，可以得到与第一情况下相同的体晶片(步骤28)
另外，根据需要，如步骤S27所示，可以对剥离后的晶片1的表面进行外延生长处理，从而形成由无孔P型单晶半导体构成的外延层7。于是得到外延晶片。该外延层包括P-外延层、n外延层等。
(实施例4)
图5是展示根据本发明第四实施例制造晶片的工艺的各步骤的流程图。
首先在步骤S31，制备包括例如CZ硅晶片和FZ硅晶片等体晶片的第一晶片1和将变成第二部件的第二晶片2。
就此而言，需要通过氧化第一晶片的表面形成绝缘层6。第二晶片可以是由之暴露半导体，或可以具有形成于其表面上的绝缘膜的晶片，或代替第二晶片，可以用例如石英玻璃等绝缘透光衬底。也可用兰宝石衬底或SiC或金刚石薄膜。
然后，在步骤S32，注入选自氢、氮、例如He、Ar等的稀有气体、水蒸汽、甲烷、氢化化合物等中的离子，从而在预定深度位置形成包括潜在微腔的层14作为分离层。于是在分离层14上留下单晶半导体的无孔层5。由此形成第一部件。离子注入层表示由于聚集而形成微腔的层。例如美国专利5374564中介绍了利用离子注入层分离的例子。
在步骤S33，通过键合第一晶片1的绝缘层6的表面与第二晶片2的表面，形成多层结构100。在键合时，整个处理中，两晶片在室温下彼此接触，或首先在室温下接触，然后进行热处理，以增强键合强度，或通过阳极键合法键合。在进行接触时可以实施进行热处理。另外，在键合步骤中，可以在将两个晶片设置于高压下的同时实施热处理，以便更紧密接触。另外，可以通过在两者间插入粘合层，进行键合。此外，较好是用氧、氮、硅、氢、稀有气体(Ar，Ne)等等离子处理一对键合表面中至少一个，以便预先激活该键合表面。
此外，在步骤S34，按上述方法，在分离层14分离多层结构100。按本实施例方法，在步骤S33的热处理时，在不低于500℃的温度下，在发生分离现象的同时发生键合。
剥离的第一晶片的无孔部分保持晶片形状，某些情况下，分离表面上存在着分离层14的残留部分141。另一方面，无孔层5与绝缘层6一起从第一晶片上转移到第二晶片2上，在某些情况下，在分离表面上具有分离层14的残留部分142。
在步骤S35，去掉多孔层的残留部分142。此时，可以按低抛光速率进行抛光，然后进行氢退火处理。对该部分进行氢退火处理，而不进行做平滑处理的抛光，可以同时去除残留部分142。于是可以得到高附加值的SOI晶片。
在步骤S36，通过抛光、湿式腐蚀、氢退火等去除剥离后第一晶片1(半导体衬底〕上的残留部分141，并平滑。于是得到体晶片。
该晶片用作步骤S31的第一晶片1或第二晶片2，可以再实施步骤S31至S35的制造SOI晶片的工艺。可以在步骤S36中得到的体晶片n-1次用于制造SOI晶片的工艺，步骤S31至S35重复“n”次，可以得到“n”片SOI晶片。
在第“n”次使用的步骤S36中，通过抛光、湿式腐蚀、氢退火等去除剥离后晶片1(半导体衬底)上的残留部分41，并平滑，从而得到体晶片。
另外，根据需要，如步骤S37所示，可以对剥离后的晶片1的表面进行外延生长处理，从而形成由无孔P型单晶半导体构成的外延层7。于是得到外延晶片。
高浓度的P型晶片用作第一晶片1，P-单晶层用作外延层7，所以在步骤S37形成P-外延/P+衬底，在步骤S35进行氢退火，然后由于外扩散高浓度P+层5浓度较低，于是形成SOI晶片(P-层)。
下面详细介绍分离层14的形成。
利用束线离子注入设备和等离子浸没式离子注入(PIII)工艺可以实施离子注入，国际申请W98/52216、W99/06110及Proceeding 1998 IEEEInternational SOI Conference Oct.1998中皆介绍了所说等离子浸没式离子注入(PIII)工艺。
关于要注入的离子籽晶，可以用氢、水蒸汽、甲烷、氢化化合物和例如He、Ar、Kr、Xe等稀有气体。
在用氢时，除H+外，还可用H2 +和H3 +。较好是不仅可以用正离子，而且可以用例如H-等负离子。此外，还可以组合使用它们。
注入的剂量应不小于1015，且不大于1018atm/cm2，较好是不小于1016且不大于1017atm/cm2。
可以用1KeV至1MeV的注入能量。
注入在-200℃到600℃的温度下进行，但希望温度低于400℃，以便不发生气泡(由于键合步骤前的微腔在晶片表面中的凸出)或剥落(晶片表面层的剥离)。
因此，在形成多层结构100时，希望热处理的温度不高于400℃。
在对多层结构进行热处理以便分离的情况下，热处理在不低于400℃，且不高于1000℃，较好是不低于400℃，且不高于600℃的温度下进行。
此外，该多层结构可用已介绍的流体射流分离，或利用热处理与流体射流结合分离。
关于流体射流，可以用例如高压水等流体、例如氮气等气体、及已介绍过的流体。
在将例如氮气等流体喷射到分离层14附近时，甚至在室温下也发生分离。
(实施例5)
图6是展示根据本发明第五实施例的制造晶片的工艺的各步骤的流程图。
首先在步骤S40，制备包括例如CZ硅晶片、FZ硅晶片等体晶片的第一晶片1，对其表面层进行外延生长处理，以便在其上形成单晶半导体层3。
在步骤S41，制备由例如CZ硅晶片、FZ硅晶片等体晶片构成的将变成第二部件的第二晶片2。
第二晶片可以是由其暴露半导体的晶片，或可以具有形成于其表面上的绝缘膜，代替第一晶片，可以是例如石英玻璃等绝缘透光衬底。
此外，根据需要，热氧化外延层3的表面等，以便形成绝缘层6。然后，注入选自氢、氮、稀有气体等的离子，从而在预定深度的位置形成将变成分离层的包括微腔的层14。于是在分离层14上留下单晶半导体的无孔层5。从而形成第一部件。顺便提及，为形成分离层14，可以采用实施例4所介绍的方法。
此时，较好是在外延层3中注入离子，在分离层14下留下大约10nm至20微米的无孔外延层10。
在步骤S43，通过键合第一晶片1的绝缘层6的表面与第二晶片2的表面，形成多层结构100。键合时，整个处理过程中，可以在室温下使两晶片接触，或首先在室温下接触，然后进行热处理，以增强键合强度，或通过阳极键合法键合。可以在接触的同时实施热处理。另外，在键合步骤中，可以在将两晶片设置于高压下的同时实施热处理等，以实现更紧密的接触。此外，可以通过在第一晶片和第二晶片间插入粘合层进行键合。
此外，较好是用氧、氮、硅、氢、稀有气体等对一对键合表面中任何一个进行等离子处理，以便预先激活键合表面。
此外，在步骤S44，利用上述方法在分离层14分离多层结构。按本实施例方法，在步骤S33的热处理时，在不低于500℃的温度下分离现象与键合同时发生。
剥离的第一晶片1保持晶片形状，不会减小其厚度，在分离表面上具有分离层14的残留部分141。另一方面，无孔层5与绝缘层6一起从第一晶片转移到第二晶片2上，并在分离表面上具有分离层14的残留部分142。
在步骤S45，去除残留部分142。
此时，以低抛光速率抛光，然后进行氢退火处理。或者，对该部分实施氢退火处理以进行平滑处理，同时在不抛光的情况下去除残留部分142。于是可以得到高附加值的SOI晶片。
在步骤S46，通过抛光、湿式腐蚀、氢退火等，去除剥离后晶片1(半导体衬底)上的残留部分141。此时，外延层10留在晶片1上，此外，具有外延层10的晶片1，或从其上去除(步骤S48)外延层10以产生体晶片的晶片1，用作步骤S40的第一晶片1，并再实施步骤S40至S45制造SOI晶片的工艺。在步骤S46或S48中得到的晶片可再使用n-1次，步骤S40至S45重复“n”次，得到n片SOI晶片。
在第“n”次使用的步骤S46，通过抛光、湿式腐蚀、氢退火等，去除剥离后晶片1(半导体衬底)上的残留部分141，并进行平滑，从而可以得到具有外延层10的晶片。
在这种条件下，对晶片进行氢退火，平滑其表面，如果硼浓度高，则其中所含硼由于外扩散而减少，层10变成P-型单晶半导体层。
此外，如果去掉外延层10，则将得到与第一种情况下相同的体晶片(步骤S48)。
另外，根据需要，如步骤S47所示，对剥离后的晶片1的表面进行外延生长处理，以便形成由无孔P型单晶半导体构成的外延层7。于是得到外延晶片。
高浓度P型晶片用作第一晶片1，P-单晶层用作外延层7，所以在步骤S47形成P-外延/P+衬底，并在步骤S45进行氢退火，则高浓度P+层5中硼浓度因硼的外扩散而降低，由此形成SOI晶片(P-层)。顺便提及，本发明中，高浓度P型半导体晶片的电阻率(电阻率)为0.001-0.5Ωcm，硼浓度大约不小于1×1017cm-3，且不大于1×1020cm-3。
(实施例6)
关于第一衬底，制备例如硅晶片等半导体衬底。通过例如CVD或分子束外延生长，在半导体衬底上形成包括进行异质外延生长的其它半导体的半导体层，该半导体是是SiGe或Ge。
另一方面，关于第二衬底，制备硅晶片，在所说半导体层的表面和/或第二衬底表面中至少任一个上形成例如氧化膜等绝缘膜。
键合第一和第二衬底，得到多层结构。
在这样得到的多层结构中，应力集中在异质界面，即第一衬底和所说半导体层间的界面，因此，多层结构构成为适于在该界面进行剥离。
因此，为以上介绍的分离提供的能量启动多层结构的分离，所说半导体层转移到第二衬底上。顺便提及，分离表面可以有或多或少的起伏，根据需要，进行平整。在分离的第一衬底上进行异质外延层生长，以便重复多次异质外延层到第二衬底上的转移，此后，第一衬底转用作体晶片，或外延晶片。
(制造系统)
下面介绍适于实施制造本发明晶片的工艺的制造系统(制造厂)。
图7是展示制造系统的一个实施例的示意图。如图7所示，第一衬底(晶片)1传输到处理设备组51，以进行上述的步骤S2等，所说处理设备组包括阳极氧化设备、处延生长设备、离子注入设备、氧化设备等。
分离层形成于其上的第一晶片1传输到键合设备组52，在此与第二衬底(晶片)2进行键合，从而得到多层结构。
多层结构传到分离设备组53，该设备组例如包括水射流设备、热处理设备、插楔设备等，在此进行分离。
分离后，第二衬底传到分离层去除和表面平滑设备组54，该设备组包括腐蚀设备、抛光设备、热处理设备等，在此进行处理，从而完成SOI晶片20。
另一方面，用设备组54对分离的第一衬底进行平滑处理，然后变成一个体晶片，或再作为第一衬底，然后，将之传到处理设备组51。
于是SOI晶片的制造进行要求的次数(“n”次)，制造出n片SOI晶片。
“n”次分离后，用设备组54对分离的第一衬底进行平滑处理，并传到体制品或外延设备55，进行外延生长处理，从而完成外延晶片21。
顺便提及，在实施外延生长处理时，外延设备55的操作与处理设备组51中的外延设备的操作是一样的，所以可以提高这设备的工作效率。
这种SOI晶片20和外延晶片21(或体晶片)传到检测分析设备组56，以进行膜厚分布测量、杂质颗粒密度测量、缺陷密度测量等，然后通过封装运输设备组57装到包装盒中，以便于运输。参考数字58表示维护区，参考数字59表示要传输晶片的清洁区。
图8展示了对图7所示系统作了局部改变以便分别对将得到的SOI晶片20和外延晶片21进行检测和装于包装盒的系统。
图9是展示确定第“n”次分离后(即，一个晶片“n”次用于SOI制造步骤)的第一晶片的转用目标的检测步骤的流程图。
如图9所示，首先，在第“n”次分离后，第一晶片进行表面杂质测量(步骤S50)。如果测量不到晶片表面上的光点缺陷(例如颗粒)，或不比参考值更多，则根据第一标准(低级标准)实施表面粗糙度的测量(步骤S51)。
在满足表面粗糙度的第一标准的情况下，根据第二标准(比第一标准高的标准)实施表面粗糙度的测量(步骤S52)。
在满足表面粗糙度的第二标准的情况下，测定边缘部分(步骤S53)。如果就边缘部分而言没有问题，则晶片可以作为用作器件制造的晶片、外延晶片、高质量假片的产品输出(步骤S54)。
在步骤S50，表面杂质超过参考值时，或步骤51中表面粗糙度不满足第一标准时，进行包括再清洗和再抛光等的再次表面处理(步骤S55)。
再次表面处理后，根据需要，再按步骤S50至S54对晶片进行检测，或用作假片(步骤S56)。
此外，在步骤S52中表面粗糙度不满足第二标准时，晶片可用作假片(步骤S56)。
如果步骤S53中边缘测定有问题，则进行包括边缘抛光的再次边缘处理(步骤S57)。在边缘规格设问题后，晶片作为产品输出，并用作器件晶片、外延晶片和高质量的假片(步骤S54)。
下面参考附图介绍本发明的各实施例。
(实施例7)
图13是展示根据本发明第七实施例的制造晶片的各工艺步骤的流程图。
首先，在步骤S80，制备由高浓度P型硅晶片构成的第一晶片1，并进行外延生长，形成第一外延层31和杂质浓度高于外延层31的第二外延层32。
在本实施例中，高浓度P型硅晶片用作第一晶片，自然并不限于此。在实施以下介绍的步骤时，可以采用n型硅晶片。
较好是外延层32的杂质浓度高于外延层31的杂质浓度，具体说第一外延层31的电阻率为0.02到10000Ωcm，更好为0.1到100Ωcm，第二外延层32的电阻率为0.001到0.1Ωcm，更好为0.005至0.02Ωcm，以便外延层32的电阻率低于外延层31的电阻率。根据杂质浓度，1.3×1012cm-3至3.2×1018cm-3的杂质浓度规定了第一外延层的导电类型，2.5×1017cm-3至1.2×1020cm-3的杂质浓度规定了第二外延层的导电类型。
在步骤S81，制备将变成第二部件的由例如CZ硅晶片、FZ硅晶片等体晶片构成的第二晶片2。第二晶片可以是由其暴露半导体的晶片，或可以是其表面上形成有绝缘膜的晶片，或代替第二晶片，可以用例如石英玻璃等透光衬底。
此外，对第一晶片1的外延半导体层32和其外延层31的一部分进行阳极氧化，使它们多孔，形成多孔层4。
不管阳极氧化时的电流恒定与否，杂质浓度彼此不同的外延层31和32可以形成具有不同孔隙率的多孔层。
在多孔层4中，第一外延半导体层31的多孔部分具有高于第二外延半导体层32的多孔部分的孔隙率，且变得易受损伤。此时，较好是还进行多孔性处理，在多孔层4的下面留下大约100nm至20微米的无孔层10。
具有不同杂质浓度的外延层的形成再介绍如下。
外延生长层由组分、杂质浓度和外延生长层类型中至少一种改变(本实施例中杂质浓度改变)的两层或多层构成，以便要在这种外延生长层中形成的多孔层具有孔隙率不同的两层或多层结构。所以如果可以控制多孔层的孔隙率，则可以在以后介绍的键合后的分离步骤中确定多孔层中的分离位置。
希望多孔层结构包括置于表面侧的低孔隙率层，和置于内部的高孔隙率多孔层。表面侧的低孔隙率层是改善以后将形成的无孔单晶层的结晶特性所必需的。置于内部的高孔隙率层机械上易受损伤，该层是具有高孔隙率的层内优先进行分离或在分离步骤中靠近高孔隙率层的层的界面分离的层。
此外，第一半导体层自身可以分成两层，变为多孔，以便形成作为分离层的一层和留在第一衬底上不变为多孔的一层。这种情况下，通过改变阳极氧化电流和阳极氧化溶液的组分及浓度，进行这种形成。
在多个第一衬底设置于阳极氧化溶液中形成多孔层时，某些情况下，在阳极侧设置一个硅晶片作为屏蔽晶片。这是为了防止从阳极熔掉的金属离子附着于第一衬底的背面上。在不同电流强度形成两个或多个多孔层时，某些情况下，在屏蔽晶片的表面上形成有类似的结构。
如果屏蔽晶片用“m”次，则将在屏蔽晶片形成2m个多孔层，该多孔层变得极不稳定。因此，例如，在第m+1次使用的屏蔽晶片上形成的多孔层剥离，散布到容器中，成为问题。
尤其是，在交替形成低孔隙率层和高孔隙率层的情况下，在某阳极氧化条件下形成相同厚度的多孔层的情况相比，机械强度显著下降。即，屏蔽晶片的使用次数是有限的。
在形成多孔层前，在外延生长层中形成具有不同组分和不同杂质浓度和不同类型的层，因此，在多孔层形成期间，可以在不根据目的改变阳极氧化期间的多孔层形成条件的情况下，形成如上所述的至少一层低孔隙率层和一层高孔隙率层。
因此，根据本发明，第一衬底的第二上多孔层的结构由预先形成于第一衬底表面上的外延生长层的结构决定，因此，加于屏蔽晶片的电流强度可以是固定的，屏蔽晶片的寿命可以延长。
例如，从第一晶片1侧算起，按顺序形成具有第一孔隙率的第一多孔层，设置于第一多孔层上、具有大于第一孔率的第二孔隙率的第二多孔层和设置于第二多孔层上，具有小于第二孔隙率的第三孔隙率的第三多孔层。即，三个多孔层中，中间多孔层(第二多孔层)的孔隙率最大。
这种情况下，分离表面可以定在第二多孔层内，或其附近，以便可以防止缺陷进入无孔层5和第一晶片1。
在形成三层或多层多孔结构时，应形成具有满足这些多孔层要求的不同组分、杂质浓度和种类的层，以备使用。
然后，在步骤S82，在多孔层4上形成无孔层5，以形成第一部件。关于无孔层5的形成方法，有以下方法，一种是通过氢退火封闭多孔层4的小孔，使表面层无孔，一种是通过外延生长形成无孔单晶层。
此外，根据需要，氧化无孔层5的表面等，从而在无孔层5上形成绝缘层6。代替热氧化，可以通过CVD和溅射等形成绝缘层6。按本实施例，外延半导体层31的多孔部分将变成分离层。
在步骤S83，通过键合第一晶片1的绝缘层6的表面与第二晶片2的表面，形成多层结构100。键合时，两晶片可以在室温下接触，然后进行热处理，以增强键合强度，或通过阳极键合法键合。或，可以在接触的同时实施热处理。另外，在键合步骤中，可以在将两晶片设置于高压下的同时实施热处理等，以实现更紧密的接触。热处理较好在氧化气氛中或在惰性气体(N2，Ar等)气氛中进行。
此外，较好是用氧、氮、硅、氢、稀有气体等对一对键合表面中的任一个进行等离子处理，以预先激活键合表面。而且，可以通过在两者间插入粘合层进行键合。
此外，在步骤S84，利用上述方法在分离层(外延半导体层31的多孔部分)分离多层结构100。剥离的第一晶片的无孔部分保持晶片形状，在某些情况下，在分离表面上具有多孔层的残留部分41(外延半导体层31的多孔部分的一部分)。另一方面，无孔层5与绝缘层6一起从第一晶片转移到第二晶片2上，某些情况下，在其表面上具有多孔层(外延层32的多孔部分和外延半导体层31的多孔部分的一部分)的残留部分42。
在步骤S85，去除残留部分42。在残留部分42的厚度较厚时，利用氟酸、过氧化氢和醇的混合液作腐蚀剂，对残留部分42进行温式腐蚀，选择性去除之，然后，通过氢退火平滑表面。
在残留部分42的厚度薄时，对该部分进行氢退火实施平滑处理，同时去掉残留部分42，而不进行湿腐蚀。于是，可以得到高附加值SOI晶片。
在步骤S86，通过抛光、湿式腐蚀、氢退火等，去除剥离后晶片1(半导体衬底)上的残留部分41，并进行平滑处理。此时，低浓度P型外延层10留在晶片1上。具有该延层10的晶片1引入步骤S80(如果需要，形成了低浓度P型外延层后)，并形成高浓度外延层32。再实施步骤S80至S85的制造SOI晶片的工艺，可于步骤S86得到的晶片再用使用n-1次。步骤S80至S85重复“n”次，得到n片SOI晶片。
在第“n”次使用的步骤S86，通过抛光、湿式腐蚀、氢退火等，去除剥离后晶片1(半导体衬底)上的残留部分141，并进行平滑，从而可以得到具有低浓度的P型外延层10的外延晶片。
具体说，如果高浓度P型硅晶片用作第一晶片，且外延层31具有控制P型导电率低于第一晶片的杂质浓度，步骤S86将在所谓的P+衬底上产生P-外延层。顺便提及，高浓度P型半导体晶片的硼浓度大约为1×1017至1×1020cm-3，电阻率为0.001至0.5Ωcm。
(实施例8)
图14是展示根据本发明第八实施例的制造晶片的各工艺步骤的流程图。
首先，在步骤S90，制备包括高浓度P型硅晶片的第一晶片1，并对其表面进行外延生长处理，以便形成第一导电类型的、具有第一电阻率(例如P-)的外延层31，和第二导电类型的、具有第二电阻率(n)的外延层32。在本实施例中，外延层32将变成SOI晶片侧的有源层，外延层31将变成外延晶片侧的有源层。各有源层可以在一系列步骤中通过外延生长制备。即便它们的杂质浓度各不相同，但外延层31和外延层32可具有相同的导电类型(P型或N型)。
在步骤S91，制备由例如CZ硅晶片、FZ硅晶片等的体晶片构成的将变为第二部件的第二晶片2。第二晶片可以是由其暴露半导体的晶片，或可以是具有形成于其表面上的绝缘膜的晶片，代替第一晶片，可以是例如石英玻璃等绝缘透光衬底。
此外，热氧化第一晶片的外延层32的表面等，以便形成绝缘层6。然后，注入选自氢、氮、稀有气体等的离子，从而在预定深度的位置形成将变成分离层的包括微腔的层14。于是在分离层14上留下单晶半导体的无孔层5。从而形成第一部件。
此时，较好是在外延层31和/或外延层32中注入离子，从而在分离层14下留下大约10nm至20微米的无孔外延层10(外延层31的一部分)。
这里，分离层14形成为分离层14中存在外延层31和外延层32间的界面(即，分离层形成在外延层31和外延层32间界面的附近)。
在步骤S93，通过键合第一晶片1的绝缘层6的表面与第二晶片2的表面，形成多层结构100。键合时，整个处理过程中，可以在室温下使两晶片接触，或首先在室温下接触，然后进行热处理，以增强键合强度，或通过阳极键合法键合。可以在接触的同时实施热处理。另外，在键合步骤中，可以在将两晶片设置于高压下的同时实施热处理等，以实现更紧密的接触。另外，可以通过在第一晶片和第二晶片间插入粘合层进行键合。此外，较好是用氧、氮、硅、氢、稀有气体等对一对键合表面中任何一个进行等离子处理，以便预先激活键合表面。
此外，在步骤S94，利用上述方法在分离层14分离多层结构100。在步骤S93的热处理时，在不低于500℃的温度下分离现象与键合同时发生。
剥离的第一晶片1保持晶片形状，不会减小其厚度。在某些情况下，在分离表面上具有分离层14的残留部分141。另一方面，无孔层5与绝缘层6一起从第一晶片转移到第二晶片2上，并在分离表面上具有分离层14的残留部分142。去除残留部分142，以便可以得到SOI晶片。
在步骤S96，通过抛光、湿式腐蚀、氢退火等，去除剥离后晶片1(半导体衬底)上的残留部分141，并平滑处理。此时，步骤S90中形成的外延层10留下。具有外延层10的晶片1，引入步骤S90(根据需要，形成了低浓度P型外延层后)，并形成外延层32。再实施步骤S90至S95制造SOI晶片的工艺。可以在步骤S96得到的晶片再使用n-1次，步骤S90至S95重复“n”次，得到n片SOI晶片。
在第“n”次使用的步骤S96，通过抛光、湿式腐蚀、氢退火等，去除剥离后晶片1(半导体衬底)上的残留部分141，并进行平滑，从而可以得到具有低浓度P型外延层10的外延晶片。
(制造系统)
下面介绍适于实施制造本发明晶片的工艺的制造系统(制造厂)。
图15是展示制造系统的一个实施例的示意图。如图15所示，在第一衬底(晶片)1上形成两层或多层外延层后，衬底1传输到处理设备组51，以进行上述的各步骤，所说处理设备组包括阳极氧化设备、处延生长设备、离子注入设备、氧化设备等。
分离层形成于其上的第一晶片1传输到键合设备组52，在此与第二衬底(晶片)2进行键合，从而得到多层结构。
多层结构传到分离设备组53，该设备组例如包括水射流设备、热处理设备、插楔设备等，在此进行分离。
分离后，第二衬底传到分离层去除和表面平滑设备组54，该设备组包括腐蚀设备、抛光设备、热处理设备等，在此进行处理，完成SOI晶片20。
另一方面，用设备组54对分离的第一衬底进行平滑处理，然后，在外延设备中形成外延层后，将作为第一衬底的体晶片传到处理设备组51。于是实施要求次数(“n”次)的SOI晶片的制造，制造出n片SOI晶片。
第“n”次分离后，用设备组54对分离的第一衬底进行平滑处理，并完成外延晶片21(不需要进行新的外延生长)。
这种SOI晶片20和外延晶片21(或体晶片)传到检测分析设备组56，以进行膜厚分布测量、杂质颗粒密度测量、缺陷密度测量等，然后通过封装运输设备组57装到包装盒中，以便于运输。参考数字58表示维护区，参考数字59表示要传输晶片的清洁区。
图16展示了对图15所示系统作了局部改变以便分别对将得到的SOI晶片20和外延晶片21进行检测和装于包装盒的系统。
图17是展示确定分离后第一晶片的转用目标的检测步骤的流程图。
如图17所示，首先，在分离后，对第一晶片进行表面杂质测量(步骤S50)。如果测量不到表面杂质颗粒，或不比参考值更多，则根据第一标准(低级标准)实施表面粗糙度的测量(步骤S51)。在满足表面粗糙度的第一标准的情况下，根据第二标准(比第一标准高的标准)实施表面粗糙度的测量(步骤S52)。在满足表面粗糙度的第二标准的情况下，测定边缘部分(步骤S53)。如果就边缘部分而言没有问题，则晶片可以作为用作器件制造的晶片、外延晶片、高质量假片的产品输出(步骤S54)。
在步骤S50的表面杂质超过参考值时，或步骤51中表面粗糙度不满足第一标准时，进行包括再清洗和再抛光等的再次表面处理(步骤S55)。再次表面处理后，根据需要，再按步骤S50至S54对晶片进行检测，或用作假片(步骤S56)。此外，在步骤S52中表面粗糙度不满足第二标准时，晶片可用作假片(步骤S56)。
如果步骤S53中边缘测定有问题，则进行包括边缘抛光的再次边缘处理(步骤S57)。在边缘规格没问题后，晶片作为产品输出，并用作器件晶片、外延晶片和高质量的假片(步骤S54)。
顺便提及，在到目前为止介绍的实施例中，器件(例如MOS器件、电容器、电阻等)可形成于图2所示的步骤S12的分离层4上的无孔层5上(或图4所示步骤S32的分离层14上的无孔层5上)。即，器件形成层转移到第二晶片上。较好是在器件形成层上形成了绝缘层后，将器件形成层转移到第二晶片上。
下面参考附图介绍本发明的各实例。
(例1)
在HF溶液中，阳极氧化电阻率为0.01至0.02Ωcm的P型第一单晶Si衬底。
阳极氧化条件如下：
电流强度：       7(mA.cm-2)
阳极氧化溶液：  HF∶H2O∶C2H5OH＝1∶1∶1
时间：           11(分钟)
多孔Si厚度：   12(微米)
进一步用该多孔硅作分离层，形成高质量外延Si层，于是一层担当各种功能。顺便提及，该多孔硅层的厚度可以适当地选自约0.1微米至约600微米。
在400℃下，在氧气氛中，氧化该衬底1小时。该氧化使多孔Si的小孔的内壁上覆盖以热氧化膜。在该多孔Si上外延生长厚0.3微米的单晶Si。
生长条件如下：
源气：      SiH2Cl2/H2
气体流速：    0.5/180升/分钟
气压：        80乇
温度：        950℃
生长速率：    0.15微米/分钟
顺便提及，在外延生长前，自然可以实施已介绍过的(2)氢烘焙步骤，(3)微量原材料供应步骤，和(4)高温烘焙步骤。
这可以适用于进行阳极氧化的其它实例。
另外，热氧化该外延Si层表面，在其上形成100nm的SiO2层。
此外，使该晶片与相同直径的从其上去掉了自然氧化膜的另一硅晶片接触，进行热处理实施键合，从而形成多层结构。
将由刚性体构成的楔子插入多层结构的侧面，从多层结构上剥离第一衬底。剥离后，外延层转移到第二衬底上。
通过湿腐蚀去除外延层上的残留多孔层，用氢退火处理该外延层，得到SOI晶片。
另一方面，腐蚀和/或抛光剥离的第一衬底的剥离表面，去除残留多孔层，得到体晶片。利用该体晶片作第一单晶硅衬底，再进行制造SOI晶片的工艺。这样重复五次制造SOI晶片的工艺，得到五片SOI晶片。例如，利用该SOI晶片可以制造全耗尽型薄膜MOS晶体管。
第五次剥离后，抛光第一衬底(半导体衬底)的剥离表面，去掉残留的多孔层，得到体晶片。例如，利用该体晶片可以制造CMOS逻辑电路。
自然，在不形成器件时，除出售所制造的SOI晶片外，还可以出售上述体晶片。另外，可以出售在该体晶片基础上制造的外延晶片。这同样适用于以下所述的其它实例。
(例2)
在HF溶液中，阳极氧化电阻率为0.01至0.02Ωcm的P型第一单晶Si衬底。
阳极氧化条件(1)和(2)如下：
(1)
电流强度：        7(mA.cm-2)
阳极氧化溶液：   HF∶H2O∶C2H5OH＝1∶1∶1
时间：            5(分钟)
多孔Si厚度：    5.5(微米)
(2)
电流强度：        30(mA.cm-2)
阳极氧化溶液：   HF∶H2O∶C2H5OH＝1∶1∶1
时间：          10(秒)
多孔Si厚度：  0.2(微米)
尽管该多孔Si层具有两层结构，但首先进行低电流(1)阳极氧化的表面层中多孔Si用于形成高质量外延Si层，后者进行高电流(2)阳极氧化的下层多孔硅用作分离层，从而它们分别具有不同功能。
顺便提及，低电流多孔Si层的厚度不限于此，可以为600微米到约0.1微米。此外，可以在形成了第二多孔Si层后在其上先形成第三层。
在400℃，在氧气氛中，氧化该衬底1小时。该氧化使多孔Si的小孔的内壁覆盖以热氧化膜。在该多孔Si上CVD外延生长0.2微米的单晶Si。
生长条件如下：
源气：       SiH2Cl2/H2
气体流速：    0.5/180升/分钟
气压：        80乇
温度：        950℃
生长速率：    0.3微米/分钟
另外，对该外延Si层表面进行热氧化，从而在其上形成200nm的SiO2层。
此外，使该层与去掉了自然氧化膜的相同直径的硅晶片接触，并在氧化气氛中进行热处理，实施键合，从而形成多层结构。
利用水射流设备将高压水喷射到多层结构的侧表面上，使水象流体构成的楔子一样插入多层结构中，第一衬底从多层结构上剥离下来。
剥离后，外延层转移到第二衬底上。
对该外延层进行湿式腐蚀，去除其上的残留多孔层，并进行氢退火处理，于是得到SOI晶片。
另一方面，去除残留于分离的第一衬底的剥离表面上的残留多孔层，得到体晶片。利用该体晶片作第一单晶硅衬底，或作为键合用的相对部分的硅晶片，再进行制造SOI晶片的工艺。这样重复十次制造SOI晶片的工艺，得到十片SOI晶片。利用该SOI晶片可以制造全耗尽型薄膜晶体管。
第十次剥离后，去掉残留于第一衬底(半导体衬底)的剥离表面上的残留多孔层，得到体晶片。另外，进行外延生长，可以得到外延晶片。
顺便提及，在用外延晶片制造器件时，一般在与外延层侧相对的相对表面上和其侧表面上形成用于背屏蔽的背面氧化膜，以防止杂质从晶片扩散到外部。
在本实例中，在从多层结构上分离下来时，背屏蔽已形成于外延晶片的背面和侧面上，可以省略器件工艺中背面密封的形成步骤。理由是键合步骤前氧化外延层表面的步骤和键合时的热处理，在晶片的背面和侧面上形成了背屏蔽。对于其它实例，也可以得到类似的背屏蔽效果。
利用该外延晶片可以制造CMOS逻辑电路。
顺便提及，用相同的CVD设备在多孔Si上进行外延生长和在分离步骤后的第一衬底上进行外延生长，所以可以提高极贵的CVD设备的工作效率。
(实例3)
利用CVD，在第一单晶Si衬底上外延生长厚15微米的P型单晶Si，其电阻率为0.015Ωcm。在HF溶液中，阳极氧化该衬底的表面。
阳极氧化条件如下：
(1)
电流强度：        7(mA.cm-2)
阳极氧化溶液：   HF∶H2O∶C2H5OH＝1∶1∶1
时间：            11(分钟)
多孔Si厚度：    12(微米)
(2)
电流强度：        22(mA.cm-2)
阳极氧化溶液：   HF∶H2O∶C2H5OH＝1∶1∶1
时间：            2(分钟)
多孔Si厚度：    3(微米)
尽管该多孔Si层具有两层结构，但首先进行低电流(1)阳极氧化的表面层中多孔Si用于形成高质量外延Si层，后来进行高电流(2)阳极氧化的下层多孔硅用作分离层，从而它们的功能分别不同。在400℃，在氧气氛中，氧化该衬底1小时。该氧化使多孔Si的小孔的内壁覆盖以热氧化膜。在该多孔Si上CVD外延生长0.3微米的单晶Si。
生长条件如下：
源气：      SiH2C12/H2
气体流速：    0.5/180升/分钟
气压：        80乇
温度：        950℃
生长速率：    0.3微米/分钟
另外，对该外延Si层表面进行热氧化，从而在其上形成200nm的SiO2层。
此外，使该层与去掉了自然氧化膜的相同直径的硅晶片接触，并在氧化气氛中进行热处理，实施键合，从而形成多层结构。
利用水射流设备将高压水喷射到多层结构的侧表面上，使水象流体构成的楔子一样插入多层结构中，第一衬底从多层结构上剥离下来。
剥离后，外延层转移到第二衬底上。
对该外延层进行湿式腐蚀，去除其上的残留多孔层，并进行氢退火处理，于是得到SOI晶片。
另一方面，去除残留于分离的第一衬底的分离表面上的残留多孔层，并进行氢退火，得到体晶片。利用该体晶片作第一单晶硅衬底，或作为键合用的相对部分的硅晶片，再进行制造SOI晶片的工艺。这样重复20次制造SOI晶片的工艺，得到20片SOI晶片。利用该SOI晶片可以制造全耗尽型薄膜晶体管。
第二十次剥离后，去掉残留于第一衬底(半导体衬底)的分离表面上的残留多孔层，得到体晶片。
利用所得体晶片，还可以形成太阳能电池，首先，如图18A所示，关于那个实施例，利用阳极氧化形成多孔层4，然后生长外延层5。
该半导体膜5的外延生长如下进行。在大气压的Si外延生长设备中，利用SiH4气和B2H6气进行3分钟外延生长，形成由掺杂了1019原子/cm-3的硼(B)的P+硅构成的第一半导体层503。
然后，用改变的B2H6气流速进行Si外延生长十分钟，形成由掺杂了1016原子/cm-3的硼(B)的P-硅构成的第二半导体层502。
另外，供应PH3气代替B2H6气，进行四分钟的外延生长，从而在P-外延半导体层502上，形成由高密度掺杂了1019原子/cm-3的磷的N+硅构成的第三半导体层501。
形成具有包括第一至第三外延半导体层501到503的P+/P-/N+结构的半导体膜5。
然后，该例中，利用表面热氧化，在半导体膜5上形成SiO2膜即透明绝缘膜80，并利用光刻法进行构图腐蚀，从而实现与电极或布线81的接触。该布线81保持需要的间隔，形成为在垂直于附图纸面的方向平行设置的延伸条。
形成这种电极或布线81的金属膜可由多层结构膜构成，该多层结构膜例如由依次蒸发的30nm厚的Ti膜、50nm厚的Pd膜和100nm厚的Ag膜构成，并且其上镀有Ag。然后在400℃退火20-30分钟。
然后，在条形电极或布线81上，各金属引线沿它们连接为导线82，透明衬底83利用透明粘合剂84粘合到其上。导线82与电极或布线81的连接可通过焊接实现。而且，这些导线82的一端或另一端分别从电极或布线81延伸引出到外部。
然后，在体晶片1和透明衬底83上加外力，使它们彼此分离。得到通过多孔层4分离，且具有结合到透明衬底83上的外延半导体膜5的薄膜半导体86(图18B)。
这种情况下，多孔层41留在背面上，银膏涂于其上，另外，键合金属板形成另一背电极85。于是得到具有P+/P-/N+结构的薄膜半导体86形成于透明衬底83上的太阳能电池(图18C)。该金属电极85也用作太阳能电池背面的元件保护膜。
顺便提及，多孔层4可以是具有不同孔隙率的已介绍过的层。
(实例4)
利用CVD，在第一单晶Si衬底上外延生长厚16微米的P型单晶Si，其电阻率为0.015Ωcm。
在HF溶液中，阳极氧化该衬底的表面。
阳极氧化条件如下：
(1)
电流强度：        7(mA.cm-2)
阳极氧化溶液：   HF∶H2O∶C2H5OH＝1∶1∶1
时间：            11(分钟)
多孔Si厚度：    12(微米)
(2)
电流强度：        22(mA.cm-2)
阳极氧化溶液：     HF∶H2O∶C2H5OH＝1∶1∶1
时间：              2(分钟)
多孔Si厚度：      3(微米)
尽管该多孔Si层具有两层结构，但首先进行低电流(1)阳极氧化的表面层中多孔Si用于形成高质量外延Si层，后者进行高电流(2)阳极氧化的下层多孔硅用作分离层，从而它们的功能分别不同。
在400℃，在氧气氛中，氧化该衬底1小时。该氧化使多孔Si的小孔的内壁覆盖以热氧化膜。在该多孔Si上CVD外延生长0.3微米的单晶Si。
生长条件如下：
源气：         SiH2Cl2/H2
气体流速：      0.5/180升/分钟
气压：          80乇
温度：          950℃
生长速率：      0.3微米/分钟
另外，对该外延Si层表面进行热氧化，从而在其上形成200nm的SiO2层。
此外，使该层与去掉了自然氧化膜的相同直径的硅晶片接触，并在氧化气氛中进行热处理，实施键合，从而形成多层结构。
利用水射流设备将高压水喷射到多层结构的侧表面上，使水象流体构成的楔子一样插入多层结构中，第一衬底从多层结构上剥离下来。剥离后，外延层转移到第二衬底上。
对该外延层进行温式腐蚀，去除其上的残留多孔层，并进行氢退火处理，于是得到SOI晶片。
另一方面，由于剥离的第一衬底上存在未形成多孔的残留外延层和多孔层的残留部分，所以去除该残留的多孔层，并进行氢退火，以便平滑表面。利用该体晶片作第一单晶硅衬底，或作为键合用的相对部分的硅晶片，再进行制造SOI晶片的工艺。由于仍留有1微米的外延层，在晶片用作第一衬底时，CVD形成的0.015Ωcm的外延层厚度可以为15微米。这样重复20次制造SOI晶片的工艺，得到20片SOI晶片。利用该SOI晶片可以制造全耗尽型薄膜晶体管。
第20次剥离后，去掉残留于第一衬底(半导体衬底)的分离表面上的残留多孔层，并进行氢退火，于是1微米的残留外延层中的硼外扩散，得到大致具有与外延昌片相同性能的体晶片。
利用该体晶片可以制造CMOS逻辑电路。
(实例5)
对第一单晶Si衬底进行热氧化，形成200nm厚的SiO2层。
这里，用40KeV，以5×1016cm-2，从第一衬底表面离子注入H+，使离子入射范围覆盖Si衬底。于是，在微腔层或应变层为高浓度的注入离子层时，在入射范围的深度处形成用作分离层的层。
此外，使该层与去掉了自然氧化膜的相同直径的硅晶片接触，并在500℃进行热处理，实施键合，从而形成多层结构，同时第一衬底和第二衬底分离。
单晶半导体层转移到第二衬底上。
对转移到第二衬底上的单晶半导体层表面上的残留分离层进行退火处理去除之，并进行平滑处理，于是得到SOI晶片。另一方面，由于剥离的第一衬底上存在分离层的残留部分，所以对晶片进行氢退火去除该残留部分，并进行平滑处理，于是得到体晶片。利用该体晶片作第一单晶硅衬底，或作为键合用的相对部分的硅晶片，再进行制造SOI晶片的工艺。这样重复10次制造SOI晶片的工艺，得到10片SOI晶片。利用该SOI晶片可以制造全来尽型薄膜晶体管。
由于第10次剥离后，第一衬底(半导体衬底)上存在分离层的残留部分，所以对该晶片进行氢退火处理去掉该部分，并进行平滑处理，得到体晶片。
利用该体晶片可以制造CMOS逻辑电路。
(实例6)
利用CVD法，在第一单晶Si衬底上外延生长厚1微米的单晶Si。
生长条件如下：
源气：        SiH2Cl2/H2
气体流速：     0.5/180升/分钟
气压：         80乇
温度：         950℃
生长速率：     0.3微米/分钟
另外，对该外延Si层表面进行热氧化，在其上形成200nm厚的SiO2层。
这里，用40KeV，以5×1016cm-2，从第一衬底表面离子注入H+，使离子入射范围覆盖该外延层。于是，在微腔层或应变层为高浓度的注入离子层时，在入射范围的深度处形成用作分离层的层。
此外，对在其表面上形成了氧化膜、具有相同直径的硅晶片(第二衬底)的键合表面，进行氮等离子处理，使第一和第二衬底接触，键合它们，从而形成多层结构。此外，在该多层结构的侧面上喷射水射流，使第一和第二衬底从侧面到中心分离。
单晶半导体层转移到第二衬底上。
对转移到第二衬底上的单晶半导体层表面上的残留分离层进行退火处理去除之，并进行平滑处理，于是得到SOI晶片。
另一方面，由于剥离的第一衬底上存在外延层和分离层的残留部分，所以对晶片进行氢退火去除这些部分，并进行平滑处理，于是得到体晶片。利用该体晶片作第一单晶硅衬底，或作为键合用的相对部分的硅晶片，再进行制造SOI晶片的工艺。这样重复20次制造SOI晶片的工艺，得到20片SOI晶片。利用该SOI晶片可以制造全耗尽型薄膜晶体管。
由于第20次剥离后，第一衬底(半导体衬底)上存在外延层和分离层的残留部分，所以对该晶片进行氢退火处理去掉该部分，并进行平滑处理，得到体晶片。该体晶片在其表面上具有被氢退火处理过的外延层，因此表现为大致与外延晶片相同性能。
利用该体晶片可以制造CMOS逻辑电路。
(实例7)
对第一单晶Si衬底进行热氧化，形成100nm厚的SiO2层。
这里，用30KeV，以5×1016cm-2，从第一衬底表面离子注入H+，使离子入射范围覆盖Si衬底。于是，在微腔层或应变层为高浓度的注入离子层时，在入射范围的深度处形成用作分离层的层。
然后，去掉表面氧化膜，利用CVD或偏置溅射等，在单晶Si表面上，生长厚0.3微米的非单晶或多晶Si或非晶Si。
例如，生长条件如下：
源气：       SiH4
气压：        760乇
温度：        400℃
然后，利用CVD法，在其表面上淀积厚200nm的SiO2。
此外，使该层与去掉了自然氧化膜的相同直径的硅晶片接触，并在600℃进行热处理，实施键合，从而形成多层结构，然后，分离第一和第二衬底。
作为外延生长产物的单晶或多晶半导体层转移到第二衬底上。
对转移到第二衬底上的单晶半导体层表面上的残留分离层进行退火处理去除之，并进行平滑处理，于是得到SOI晶片。
另一方面，由于剥离的第一衬底上存在分离层的残留部分，所以对晶片进行氢退火去除该残留部分，并进行平滑处理，于是得到体晶片。自然，本发明中，在氢退火之前，可以对部分或所有残留部分进行抛光或腐蚀以去除之。利用该体晶片作第一单晶硅衬底，或作为键合用的相对部分的硅晶片，再进行制造SOI晶片的工艺。这样重复10次制造SOI晶片的工艺，得到10片SOI晶片。利用该SOI晶片可以制造全耗尽型薄膜晶体管。
由于第10次剥离后，第一衬底(半导体衬底)上存在分离层的残留部分，所以对该晶片进行氢退火处理去掉该部分，并进行平滑处理，得到体晶片。自然，本发明中，在氢退火之前，可以对部分或所有残留部分进行抛光或腐蚀以去除之。
利用该体晶片可以制造CMOS逻辑电路。
(例8)
在HF溶液中，阳极氧化电阻率为0.01至0.02Ωcm的P型第一单晶Si衬底。
阳极氧化条件如下：
电流强度：         7(mA.cm-2)
阳极氧化溶液：    HF∶H2O∶C2H5OH＝1∶1∶1
时间：             11(分钟)
多孔Si厚度：     12(微米)
在400℃下，在氧气氛中，氧化该衬底1小时。该氧化使多孔Si的小孔的内壁上覆盖以热氧化膜。
这里，从第一衬底表面进行离子注入，使离子的入射范围覆盖多孔Si层(或多孔Si/衬底界面可以很好)。于是，在微腔层或应变层为高浓度离子注入层时，在入射范围的深度处形成用作分离层的层。
利用CVD，在多孔Si上，外延生长厚0.2微米的单晶Si。
生长条件如下：
源气：         SiH2Cl2/H2
气体流速：      0.5/180升/分钟
气压：          80乇
温度：          950℃
生长速率：      0.3微米/分钟
另外，热氧化该外延Si层表面，在其上形成200nm的SiO2层。
此外，使该层与相同直径的从其上去掉了自然氧化膜的另一硅晶片接触，进行热处理实施键合，从而形成多层结构。
利用水射流设备，将高压水喷射喷射到多层结构的侧面上，使水象由流体构成有楔子一样，插入多层结构中，第一衬底从多层结构上剥离。
剥离后，外延层转移到第二衬底上。
对该外延层进行腐蚀，以去除其上的残留多孔层，并进行氢退火处理，于是得到SOI晶片。
另一方面，去除剥离的第一衬底的剥离表面的残留多孔层，得到体晶片。利用该体晶片作第一单晶硅衬底，或用作键合用的相对部件的硅晶片，再进行制造SOI晶片的工艺。这样重复五次制造SOI晶片的工艺，得到五片SOI晶片。例如，利用该SOI晶片可以制造全耗尽型薄膜晶体管。
对第五次剥离后的第一衬底(半导体衬底)的剥离表面进行外延生长，得到体晶片。这种情况下，可以在去除了残留多孔层后进行外延生长。利用该体晶片可以制造CMOS逻辑电路。
(例9)
在HF溶液中，阳极氧化电阻率为0.01Ωcm的P型第一单晶Si衬底。
阳极氧化条件如下：
电流强度：        7(mA.cm-2)
阳极氧化溶液：   HF∶H2O∶C2H5OH＝1∶1∶1
时间：            12(分钟)
多孔Si厚度：    11(微米)
在400℃下，在氧气氛中，氧化该衬底1小时。该氧化使多孔Si的小孔的内壁上覆盖以热氧化膜。利用CVD法，在多孔Si上外延生长厚0.2微米的单晶Si。
生长条件如下：
源气：       SiH2Cl2/H2
气体流速：    0.5/180升/分钟
气压：        80乇
温度：        950℃
生长速率：    0.3微米/分钟
另外，热氧化该外延Si层表面，在其上形成200nm的SiO2层。
这里，从第一衬底表面进行离子注入，使离子的入射范围覆盖外延层/多孔Si界面(或多孔Si/衬底界面或多孔Si层内部良好)。于是，在微腔层或应变层为高浓度离子注入层时，在入射范围的深度处形成用作分离层的层。
此外，使该层与相同直径的从其上去掉了自然氧化膜的另一硅晶片接触，并在1000℃下进行热处理实施键合，从而形成多层结构，然后，分离该多层结构。
剥离后，外延层转移到第二衬底上。
由于该外延层上留有很少多孔层，所以不对晶片进行湿腐蚀，而只进行氢退火处理，从而得到SOI晶片。
另一方面，抛光剥离的第一衬底的剥离表面，得到体晶片。利用该体晶片作第一单晶硅衬底，或用作键合用的相对部件的硅晶片，再进行制造SOI晶片的工艺。这样重复十次制造SOI晶片的工艺，得到十片SOI晶片。例如，利用该SOI晶片可以制造全耗尽型薄膜晶体管。
对第十次剥离后的第一衬底(半导体衬底)的剥离表面进行抛光，得到体晶片。利用该体晶片可以制造CMOS逻辑电路。
代替这些实例中键合第二衬底，可以在第一衬底的最外表面上，形成利用例如CVD法等淀积法淀积的厚约200微米至800微米的多晶硅。除这些实例外，整个结构可分为可以转用的多个部件，并可以分别作独特的晶片。
(例10)
利用CVD法，在电阻率为0.01-0.02Ωcm的第一单晶Si衬底上，外延生长厚1微米的18Ωcm的P-型单晶Si。
生长条件如下：
源气：        SiH2Cl2/H2
气体流速：     0.5/180升/分钟
气压：         80乇
温度：         950℃
生长速率：     0.30微米/分钟
另外，对该外延Si层表面进行热氧化，在其上形成200nm厚的SiO2层。
这里，用40KeV，以5×1016cm-2，从第一衬底表面离子注入H+，使离子入射范围覆盖该外延层。于是，在微腔层或应变层为高浓度的注入离子层时，在入射范围的深度处形成用作分离层的层。
此外，对在其表面上形成了氧化膜、具有相同直径的硅晶片(第二衬底)的键合表面，进行氮等离子处理，使第一和第二衬底接触，键合它们，从而形成多层结构。此外，在该多层结构的侧面上喷射水射流，使第一和第二衬底从侧面到中心分离。
单晶半导体层转移到第二衬底上。顺便提及，在约400-600℃下，对键合衬底进行热处理，分离它们。
对转移到第二衬底上的外延层表面上的残留分离层进行退火处理去除之，并进行平滑处理，于是得到SOI晶片。
另一方面，由于剥离的第一衬底上存在外延层和分离层的残留部分，所以对晶片进行氢退火处理去除这些层，并对第一衬底进行平滑处理，于是得到体晶片。利用该体晶片作第一单晶硅衬底，或作为键合用的相对部分的硅晶片，再进行制造SOI晶片的工艺。这样重复20次制造SOI晶片的工艺，得到20片SOI晶片。利用该SOI晶片可以制造全耗尽型薄膜晶体管。于是利用上述离子注入法，也可以使P+衬底用于SOI衬底的情况中。
由于第20次剥离后，第一衬底(半导体衬底)上存在外延层和分离层的残留部分，所以对该晶片进行氢退火处理去除之，并进行平滑处理，得到体晶片。该体晶片在其表面上具有被氢退火处理过的外延层，因此表现为大致与外延晶片相同性能。
(例11)
在第一P型单晶硅衬底的表面上，CVD法形成3微米厚的外延生长层。此时，作为掺杂剂加入的乙硼烷的浓度可以改变，在表面侧形成2微米的电阻率为0.015Ωcm的P++硅层，并直接在其下形成电阻率为0.5Ωcm的P+层。
在HF溶液和乙醇的混合溶液中，阳极氧化形成了该外延层的层。
阳极氧化条件如下：
电流强度：           7(mA.cm-2)
阳极氧化溶液：      HF∶H2O∶C2H5OH＝1∶1∶1
时间：               3(分钟)
用高分辨率扫描电子显微镜观察剖面，证实了该阳极氧化在从表面算起2微米深处，形成了孔隙率大约为20％的低孔隙率多孔层，在从表面算起0.5微米深处，形成了易受结构损伤且孔隙率大约为50％的多孔薄层，其中各层对应于底下的P+硅层。
在400℃下，在氧气氛中，处理该晶片1小时，然后，浸入1.25％的HF溶液中30秒，然后去掉表面上形成的极薄硅膜，并将晶片传送到外延生长设备，从而利用CVD法(化学汽相淀积)外延生长0.3微米的单晶Si。
生长条件如下：
源气：         SiH2Cl2/H2
气体流速：      0.2/180升/分钟
气压：          760乇
温度：          1060℃
生长速率：      0.15微米/分钟
顺便提及，在外延生长前，当然可以进行已介绍过的(2)氢烘焙步骤、(3)微量原材料供应步骤和(4)高温烘焙步骤。
另外，热氧化该外延Si层表面，在其上形成200nm的SiO2层。
SiO2层表面上重叠以分别制备的Si衬底(支撑衬底)的表面，从而使它们接触，然后在1180℃退火5分钟，从而加强键合。
在分离键合晶片时，分离发生在高多孔层。分离方法包括施加例如压力、张力、切力、楔子等外力的方法，施加超声波的方法，加热的方法，通过从外围氧化使多孔Si膨胀，从而在多孔Si内施加内压的方法，注入水射流的方法，以脉冲的形式加热，以施加热应力或发生软化的方法等。这些方法中的任一种都可以引起分离。
然后，支撑衬底侧浸入HF、过氧化氢和水的混合液中，在约60分钟的时间内，去除衬底表面上的残留多孔硅层，从而形成SOI晶片。
另外，在氢气氛中，在1100℃热处理四小时。
用原子力显微镜观察表面粗糙度，50微米的方形区的均方根粗糙度为0.2纳米，等于普通市售的Si晶片。类似地测量晶体缺陷密度，堆垛错密度为50cm2。
即，可以在氧化硅膜上形成低缺陷密度的单晶硅层。
在外延层表面上不形成氧化膜，而在第二衬底表面上形成氧化膜，或在两者表面上都形成氧化膜的情况下，可以得到类似的结果。
第一衬底侧的残留多孔层浸入HF、过氧化氢和水的混合溶液中，在约30分钟内去除之，得到具有没制成多孔的外延层的第一衬底。根据需要，在该衬底上，在形成P+硅层后形成P++硅层。并再实施制造SOI晶片的工艺。这样重复20次制造SOI晶片的工艺，得到20片SOI晶片。
去除第20次剥离后的第一衬底(半导体衬底)的剥离表面上的残留多孔层，得到外延晶片。
利用该体晶片可以制造CMOS逻辑电路。
(例12)
利用CVD法，在第一单晶Si衬底上，外延生长厚1微米的单晶Si。
生长条件如下：
源气：        SiH2Cl2/H2
气体流速：     0.5/180升/分钟
气压：         80乇
温度：         950℃
生长速率：     0.30微米/分钟
在表面侧，用B2H6作掺杂剂，以0.5微米的初始厚度，形成1Ωcm的P-层，并用PH3作掺杂剂，以0.5微米的厚度，形成1Ωcm的N-层。
另外，对该外延Si层表面进行热氧化，在其上形成200nm厚的SiO2层。
这里，用70KeV，以5×1016cm-2，从第一衬底表面离子注入H+，使离子入射范围覆盖外延层。于是，在微腔层或应变层为高浓度的注入离子层时，在靠近P-/N-界面的情况下，在入射范围的深度处形成用作分离层的层。
此外，对在其表面上形成了氧化膜、具有相同直径的硅晶片(第二衬底)的键合表面，进行氮等离子处理，使第一和第二衬底接触，键合它们，从而形成多层结构。这里热处理在约200℃的温度下进行。
此外，在该多层结构的侧面上喷射水射流，使第一和第二衬底从侧面到中心分离。
关于该分离方法，甚至在利用500℃的热处理时，也会因晶体再排列操作或微腔内的压力操作而发生分离。
N-单晶半导体层转移到第二衬底上。
对转移到第二衬底上的外延层表面上的残留分离层进行氢退火处理去除之，并进行平滑处理，于是得到SOI晶片。代替氢退火，接触式抛光也可以形成类似的SOI晶片。利用该SOI晶片，可以生产部分耗尽型薄膜晶体管。
另一方面，由于剥离的第一衬底上存在P-外延层和分离层的残留部分，所以去除残留的分离层，并再外延生长N-层，并实施制造SOI晶片的工艺。重复5次制造SOI晶片的工艺，得到5片SOI晶片。第五次分离后，去除第一单晶硅衬底的分离表面上的残留分离层，从而得到具有P-外延层的外延晶片。尽管用氢退火去除了表面粗糙度，但仍进行表面平滑处理，从而得到外延晶片。代替氢退火，接触式抛光可以提供类似的外延晶片。由于这种体晶片具有用氢退火处理过表面的外延层，所以表现出具有大致与外延晶片相同的性能。利用该外延晶片可以形成DRAM等，并证明能提高质量、成品率和可靠性。这里，如果P+衬底用作第一Si晶片，产品可变为用作P-外延/P+外延晶片的最广泛使用的外延晶片。利用该外延晶片，可以制造CMOS逻辑电路。
(例13)
在HF溶液中，阳极氧化第一单晶Si衬底的表面。极氧化的条件如下：
首先是要形成的第一多孔层的上表面层的形成条件：
电流强度：          1(mA.cm-2)
阳极氧化溶液：     HF∶H2O∶C2H5OH＝1∶1∶1
时间：              0.1(分钟)
多孔Si厚度：      0.2(微米)
第二是要形成的第二多孔层的形成条件：
电流强度：          50(mA.cm-2)
阳极氧化溶液：      HF∶H2O∶C2H5OH＝1∶1∶1
时间：               15(秒)
多孔Si厚度：        0.3(微米)
最后是要形成的第三多孔层的形成条件：
电流强度：           7(mA.cm-2)
阳极氧化溶液：      HF∶H2O∶C2H5OH＝1∶1∶1
时间：               1(分钟)
多孔Si厚度：        1(微米)
通过上述阳极氧化，厚于第一多孔Si层的第二多孔层的孔隙率大于其它多孔Si的孔隙率，该层将变成结构上易受损伤。
在400℃，在氧气氛中，氧化该衬底1小时。该氧化使多孔Si的小孔的内壁覆盖以热氧化膜。将晶片设置于外延设备的氢气氛中后，在1040℃下烘焙5分钟。这种热处理(烘焙)的作用是填充多孔Si的表面空腔。即在1mA.cm-2的电流强度下形成的第一多孔Si层由于Si原子的迁移变为无孔。
然后，在具有无孔表面的多孔Si上，CVD(化学汽相淀积)外延生长0.3微米的单晶Si。生长条件如下。顺便提及，在生长单晶硅之前，可以实施已介绍过的氢烘焙步骤、微量原材料供应步骤和高温烘焙步骤。
源气：        SiH2Cl2/H2
气体流速：     0.0083/3升/S(0.5/180升/分钟)
气压：         1.07×104Pa(80乇)
温度：         950℃
生长速率：     0.30微米/分钟
顺便提及，可以省略在上述条件下进行的外延生长步骤。
另外，对该外延Si层表面进行热氧化，从而在其上形成200nm的SiO2层。
该SiO2层表面上重叠以分别制备的Si衬底(第二衬底)的表面，使它们接触，然后在1180℃下热处理5分钟，从而加强键合。
在键合的衬底上施加用于分离的外力，具有较高孔隙率的第二多孔层坍塌，在无孔层和该多孔层的界面发生分离。
然后，可以得到在第二衬底的氧化硅膜上形成有厚0.2微米的单晶硅层的SOI衬底。如上所述，在省略外延生长步骤时，单晶层的厚度变为0.1微米或更小。没有多孔Si留在单晶硅层的表面(分离表面)上。于是在界面分离无孔层和多孔层，允许省略获得具有平滑表面的S0I晶片各种步骤。
由于应力会集中在界面附近，所以可以发生这样的界面分离。或者，在硅上有例如SiGe等异质外延膜的情况下，应力会集中在该界面附近。
用49％的氟酸和30％的过氧化氢的被搅拌的混合溶液，选择性腐蚀残留于第一衬底多孔Si。重复利用该体晶片作第一单晶硅衬底三次。于是得到四片SOI晶片和一个体晶片。在该体晶片上形成外延层，将之用作外延晶片。
(例14)
在HF溶液中，阳极氧化电阻率为0.01至0.02Ωcm的P型第一单晶Si衬底。
阳极氧化条件如下：
电流强度：         7(mA.cm-2)
阳极氧化溶液：    HF∶H2O∶C2H5OH＝1∶1∶1
时间：             11(分钟)
多孔Si厚度：     12(微米)
除用于形成高质量的外延Si层外，该多孔Si层还用作分离层，于是一层担当不同功能。顺便提及，该多孔Si层的厚度可适当地选自0.1微米到约600微米。
在400℃下，在氧气氛中，氧化该衬底1小时。该氧化使多孔Si的小孔的内壁上覆盖以热氧化膜。在多孔Si上外延生长厚0.3微米的单晶Si。生长条件如下：
源气：         SiH2Cl2/H2
气体流速：      0.5/180升/分钟
气压：          80乇
温度：          950℃
生长速率：      0.15微米/分钟
顺便提及，在外延生长前，当然可以实施已介绍过的(2)氢烘焙步骤、(3)微量原材料供应步骤和(4)高温烘焙步骤。
这也适用于进行阳极氧化的其它例子。
另外，热氧化该外延Si层表面，在其上形成100nm的SiO2层。
此外，使该晶片与相同直径的从其上去掉了自然氧化膜的另一硅晶片接触，进行热处理实施键合，从而形成多层结构。
将由刚性体构成的楔子插入多层结构的侧面，从多层结构上剥离第一衬底。剥离后，外延层转移到第二衬底上。
对该外延层进行湿腐蚀，去除其上的残留多孔层，用氢退火处理该外延层，得到S0I晶片。
另一方面，抛光剥离的第一衬底的剥离表面，去除残留的多孔层，得到体晶片。利用该体晶片作第一单晶硅衬底，再进行制造SOI晶片的工艺。这样重复五次制造SOI晶片的工艺，得到五片SOI晶片。
第五次剥离后，抛光第一衬底(半导体衬底)的剥离表面，去掉残留的多孔层，得到体晶片。例如，利用该体晶片可以制造外延晶片。
顺便提及，在外延晶片的需求快速增长时，上述重复次数可设为两倍，可以调节外延晶片的产生量以增大该量。
如上所述，本发明可以有效且经济地使用半导体晶片。

Claims (78)

1.一种制造半导体部件的方法，包括：
制备在半导体衬底上具有无孔层的第一部件的第一步骤；及
将无孔层从第一部件上转移到第二部件上的第二步骤，
其中(n-1)(n是不小于2的自然数)次使用在第二步骤中无孔层从其上分离下的半导体衬底，作为第一步骤的第一部件的构成材料，重复n次第一和第二步骤，在第n次使用时在第二步骤中分离该半导体衬底，分离的半导体衬底用于除第一和第二步骤外的应用。
2.根据权利要求1的制造半导体部件的方法，其中第一部件具有通过分离层形成在半导体衬底上的无孔层，第二步骤包括在将无孔层定位于其内的条件下，键合第一和第二部件，以形成多层结构，并在分离层分离该多层结构。
3.根据权利要求1的制造半导体部件的方法，其中除第一和第二步骤的应用外的应用为出售第n次使用时在第二步骤分离的半导体衬底。
4.根据权利要求1或2的制造半导体部件的方法，其中半导体衬底选自由CZ晶片、MCZ晶片、FZ晶片、外延晶片、用氢退火处理过的晶片和本征吸杂晶片构成的组中。
5.根据权利要求1或2的制造半导体部件的方法，其中半导体衬底是高浓度P型硅晶片。
6.根据权利要求4的制造半导体部件的方法，其中高浓度P型硅晶片的电阻率为0.001Ω·cm到0.5Ω·cm.
7.根据权利要求4的制造半导体部件的方法，其中高浓度P型硅晶片的硼浓度为1×1017cm-3至1×1020cm-3。
8.根据权利要求1或2的制造半导体部件的方法，其中半导体衬底在其表面上具有外延层。
9.根据权利要求8的制造半导体部件的方法，其中半导体衬底具有不同于所说外延层的电阻率。
10.根据权利要求1或2的制造半导体部件的方法，其中从半导体衬底侧算起，半导体衬底的表面上依次具有第一外延层和第二外延层。
11.根据权利要求1或2的制造半导体部件的方法，其中半导体衬底其表面上具有掺有掺杂剂的半导体层。
12.根据权利要求11的制造半导体部件的方法，其中半导体层通过扩散或离子注入法形成。
13.根据权利要求2的制造半导体部件的方法，其中分离层是通过阳极化无孔区形成的多孔层，或通过在无孔区中注入离子形成的离子注入层。
14.根据权利要求1或2的制造半导体部件的方法，其中无孔层是无孔单晶硅层。
15.根据权利要求1或2的制造半导体部件的方法，其中无孔层是具有形成于其表面上的氧化硅层的无孔单晶硅层。
16.根据权利要求13的制造半导体部件的方法，其中通过在多孔层上形成无孔层制备第一部件，其中制备第一部件的步骤包括，在形成无孔层前，在多孔层的孔壁上形成保护膜的保护膜形成步骤。
17.根据权利要求13的制造半导体部件的方法，其中通过在多孔层上形成无孔层制备第一部件，其中制备第一部件的步骤包括，在形成无孔层前，在含氢的减压气氛中热处理多孔层的氢烘焙步骤。
18.根据权利要求13的制造半导体部件的方法，其中通过在多孔层上形成无孔层制备第一部件，其中制备第一部件的步骤包括，在形成无孔层时，以20纳米/分钟或更低的速率生长无孔层的低速生长步骤。
19.根据权利要求17或18的制造半导体部件的方法，还包括在含氢的减压气氛中，在高于氢烘焙步骤和/或低速生长步骤的处理温度的温度下进行热处理的步骤。
20.根据权利要求2的制造半导体部件的方法，其中在无孔层上形成绝缘层后，绝缘层和第二部件彼此键合，以形成多层结构。
21.根据权利要求1或2的制造半导体部件的方法，其中在无孔层上形成器件，并将器件转移到第二部件上。
22.根据权利要求1或2的制造半导体部件的方法，其中无孔层包括多层。
23.根据权利要求1或2的制造半导体部件的方法，其中无孔层是异质生长层。
24.根据权利要求1的制造半导体部件的方法，其中构成半导体衬底和无孔层的材料是硅。
25.根据权利要求2的制造半导体部件的方法，其中分离层是多孔层。
26.根据权利要求25的制造半导体部件的方法，其中多孔层通过阳极氧化形成。
27.根据权利要求2的制造半导体部件的方法，其中分离层是利用离子注入形成的离子注入层。
28.根据权利要求27的制造半导体部件的方法，其中离子注入层是具有聚集形成的微腔的层。
29.根据权利要求27的制造半导体部件的方法，其中离子注入层通过离子注入氢、氮或稀有气体中的至少一种形成。
30.根据权利要求27的制造半导体部件的方法，其中离子注入利用束线离子注入设备进行。
31.根据权利要求27的制造半导体部件的方法，其中离子注入利用等离子浸没离子注入工艺进行。
32.根据权利要求1或2的制造半导体部件的方法，其中制备第一部件的步骤包括：在半导体衬底上形成第一外延半导体层的步骤；至少使第一外延半导体层的部分多孔形成多孔层的步骤；在多孔层上形成无孔层，从而制备第一部件的步骤。
33.根据权利要求32的制造半导体部件的方法，其中多孔层形成为第一外延半导体层中没形成多孔的部分的厚度为100纳米到20微米。
34.根据权利要求32的制造半导体部件的方法，其中半导体衬底是高浓度P型半导体衬底。
35.根据权利要32的制造半导体部件的方法，其中第一外延半导体层的硼浓度为1×1017cm-3至1×1020cm-3。
36.根据权利要求1或2的制造半导体部件的方法，其中制备第一部件的步骤包括：在半导体衬底上，从半导体衬底侧起按顺序形成作为外延层的第一半导体层、杂质浓度和/或导电类型不同于第一半导体层的第二半导体层的步骤；至少使第一和第二半导体层的部分多孔形成多孔层的步骤；在多孔层上形成无孔层，从而制备第一部件的步骤。
37.根据权利要求36的制造半导体部件的方法，其中半导体衬底是P型半导体衬底，其中第一半导体层具有将P型导电率控制为小于半导体衬底的杂质浓度，第二半导体层可具有将P型导电率控制为大于第一半导体层的杂质浓度。
38.根据权利要求37的制造半导体部件的方法，其中半导体衬底是高浓度P型半导体衬底。
39.根据权利要求36的制造半导体部件的方法，其中多孔层包括具有不同孔隙率的多层。
40.根据权利要求1或2的制造半导体部件的方法，其中制备第一部件的步骤可以包括：在半导体衬底上形成第一外延半导体层的步骤；在第一外延层内形成离子注入层，以制备第一部件的步骤。
41.根据权利要求40的制造半导体部件的方法，其中离子注入层是具有聚集形成的微腔的层。
42.根据权利要求40的制造半导体部件的方法，其中离子注入层通过用氢、氮或稀有气体中的至少一种的离子注入形成。
43.根据权利要求40的制造半导体部件的方法，其中离子注入层的位置确定为第一外延半导体层内离开半导体衬底侧100nm到20微米的位置。
44.根据权利要求40的制造半导体部件的方法，其中半导体衬底是高浓度P型半导体衬底。
45.根据权利要求40的制造半导体部件的方法，其中第一外延半导体层的硼浓度为1×1017cm-3至1×1020cm-3。
46.根据权利要求1或2的制造半导体部件的方法，其中制备第一部件的步骤包括：在半导体衬底上，从半导体衬底侧算起，按顺序形成作为外延层的第一半导体层、杂质浓度或导电类型不同于第一半导体层的第二半导体层；在第一半导体层和/或第二半导体层内形成离子注入层，从而制备第一部件的步骤。
47.根据权利要求46的制造半导体部件的方法，其中半导体衬底是P型半导体衬底，其中第一半导体层用于控制P型导电率的杂质浓度小于半导体衬底的杂质浓度，第二半导体层用于控制P型导电率的杂质浓度大于第一半导体层的杂质浓度。
48.根据权利要求1或2的制造半导体部件的方法，其中第二部件选自由CZ晶片、MCZ晶片、FZ晶片、外延晶片、用氢退火处理过的晶片、本征吸杂晶片、石英玻璃、塑料、金属、陶瓷、和柔韧膜构成的组中。
49.根据权利要求1或2的制造半导体部件的方法，其中第二部件的表面上具有绝缘层。
50.根据权利要求1或2的制造半导体部件的方法，其中第二步骤包括将无孔层键合到第二部件上，并从第一部件上分离无孔层的步骤。
51.根据权利要求2的制造半导体部件的方法，其中第二步骤利用热处理多层结构的方法进行，或利用氧化分离层的侧面和/或其附近的方法进行。
52.根据权利要求2的制造半导体部件的方法，其中第二步骤利用以下的至少一种方法进行，从多层结构的边缘附近向分离层中插入楔子的方法，向多层或分离层的边缘附近喷射流体的方法，在分离层上施加拉力、压力或切力的方法，切割分离层的方法，对分离层施加超声振动的方法。
53.根据权利要求1或2的制造半导体部件的方法，其中第二步骤包括在400至600℃下热处理多层结构的步骤。
54.根据权利要求2的制造半导体部件的方法，其中第二步骤中，向分离层的边缘附近喷射作为流体的气体或液体。
55.根据权利要求54的制造半导体部件的方法，其中所说气体选自空气、氮气、二氧化碳气或稀有气体。
56.根据权利要求54的制造半导体部件的方法，其中所说液体选自有机溶剂、碱性溶液或酸性溶液。
57.根据权利要求1或2的制造半导体部件的方法，其中第二步骤包括对通过在第二步骤中从第一部件上分离无孔层得到的半导体衬底表面实施平整和/或平滑处理。
58.根据权利要求57的制造半导体部件的方法，其中通过表面抛光、腐蚀和热处理半导体衬底进行平整和/或平滑处理。
59.根据权利要求58的制造半导体部件的方法，其中热处理是氢退火。
60.根据权利要求59的制造半导体部件的方法，其中氢退火处理的温度不低于800℃，并且不高于构成半导体衬底的材料的熔点。
61.根据权利要求57的制造半导体部件的方法，还包括在平整和/或平滑处理过的半导体衬底上形成外延层的步骤。
62.根据权利要求1或2的制造半导体部件的方法，还包括在半导体部件的制造中对使用了n次的半导体衬底的表面平整和/或平滑处理后，进行表面颗粒检测、厚度分布、缺陷密度检测、表面形状检测或边缘检测中至少一种的检测步骤。
63.根据权利要求62的制造半导体部件的方法，其中在检测步骤中，选择半导体衬底用于假片、监测晶片、原晶片或外延晶片。
64.根据权利要求1的制造半导体部件的方法，其中n值通过对在第二步骤中从第一部件分离无孔层得到的半导体衬底，进行表面颗粒检测、厚度分布、缺陷密度检测、表面形状检测或边缘检测中至少一种检测步骤确定。
65.根据权利要求64的制造半导体部件的方法，其中半导体部件是SOI晶片，半导体衬底用于第一和第二步骤两次或多次后，半导体衬底可用于制造应用于制造半导体部件的方法外的外延晶片。
66.根据权利要求1的制造半导体部件的方法，其中除第一和第二步骤的应用外的应用是制造外延晶片，其中n值由记录在计算机中的有序外延晶片数限定。
67.根据权利要求66的制造半导体部件的方法，其中外延晶片在高浓度P型半导体衬底上具有外延层，该外延层用于控制P型导电率的杂质浓度小于半导体衬底的杂质浓度。
68.根据权利要求1的制造半导体部件的方法，其中半导体衬底是高浓度P型半导体衬底，其中除第一和第二步骤的应用外的应用是外延晶片。
69.根据权利要求68的制造半导体部件的方法，其中外延晶片在高浓度P型半导体衬底上具有外延层，该外延层用于控制P型导电率的杂质浓度小于半导体衬底的杂质浓度。
70.根据权利要求1的制造半导体部件的方法，其中除第一和第二步骤的应用外的应用是假片、监测晶片、或制造器件的晶片。
71.根据权利要求1的制造半导体部件的方法，其中除第一和第二步骤的应用外的应用是制造太阳能电池。
72.一种利用半导体衬底的方法，包括将在键合SOI晶片的制造步骤中多次使用的半导体衬底应用于除键合SOI晶片的制造步骤外的应用中。
73.根据权利要求72的使用半导体衬底的方法，其中除键合SOI晶片的制造步骤外的应用包括出售使用了多次的半导体衬底。
74.根据权利要求71的使用半导体衬底的方法，其中除键合SOI晶片的制造步骤外的应用包括用已使用了多次的半导体衬底制造外延晶片，并出售该外延晶片。
75.制造两类半导体部件的系统，包括在SOI衬底制造步骤中n(n≥2)次使用利用键合法从SOI衬底制造步骤得到的半导体部件的步骤；利用已使用了多次的半导体部件，制造用于除SOI衬底制造步骤外的应用的外延晶片的步骤。
76.一种控制半导体部件的制造的方法，包括在键合SOI晶片的制造步骤中n(n≥2)次使用半导体衬底，形成n片SOI晶片，用该半导体衬底作外延晶片，用于除键合SOI衬底的制造步骤外的应用，并控制使用次数n，调节SOI晶片和外延晶片的制造量。
77.一种使用淀积膜形成设备的方法，包括一般地使用淀积膜形成装置，形成在半导体衬底上具有外延层的外延晶片，从而应用于多片键合SOI晶片的制造步骤中，使用淀积膜形成装置，形成半导体衬底应用于除SOI晶片的制造步骤外的应用的外延晶片。
78.根据权利要求2的制造部件的方法，还包括在氧化气氛中热处理多层结构的步骤。
CN00108663A 1999-03-26 2000-03-27 制造半导体部件的方法 Pending CN1269599A (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP084613/1999 1999-03-26
JP8464699 1999-03-26
JP084646/1999 1999-03-26
JP8461399 1999-03-26
JP085019/2000 2000-03-24
JP2000085019A JP2000349266A (ja) 1999-03-26 2000-03-24 半導体部材の製造方法、半導体基体の利用方法、半導体部材の製造システム、半導体部材の生産管理方法及び堆積膜形成装置の利用方法

Publications (1)

Publication Number Publication Date
CN1269599A true CN1269599A (zh) 2000-10-11

Family

ID=27304603

Family Applications (1)

Application Number Title Priority Date Filing Date
CN00108663A Pending CN1269599A (zh) 1999-03-26 2000-03-27 制造半导体部件的方法

Country Status (6)

Country Link
US (1) US6468923B1 (zh)
EP (1) EP1039513A3 (zh)
JP (1) JP2000349266A (zh)
KR (1) KR100448423B1 (zh)
CN (1) CN1269599A (zh)
TW (1) TW502305B (zh)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100426459C (zh) * 2004-11-09 2008-10-15 硅绝缘体技术有限公司 化合物材料晶片的制造方法
CN101286444B (zh) * 2007-04-12 2011-09-28 信越化学工业株式会社 Soi基板的制造方法
CN101752455B (zh) * 2008-12-15 2011-12-07 中芯国际集成电路制造(上海)有限公司 太阳能电池的制造方法
CN103069575A (zh) * 2010-09-16 2013-04-24 Lg伊诺特有限公司 太阳能电池及其制造方法
US8497187B2 (en) 2008-08-28 2013-07-30 Shin-Etsu Handotai Co., Ltd. Method for manufacturing SOI wafer and SOI wafer
CN104078336A (zh) * 2014-07-02 2014-10-01 上海朕芯微电子科技有限公司 无衬底结构的功率器件制造工艺
US9356172B2 (en) 2010-09-16 2016-05-31 Lg Innotek Co., Ltd. Solar cell and method for manufacturing same
CN106409649A (zh) * 2015-07-30 2017-02-15 沈阳硅基科技有限公司 一种多层soi材料及其制备方法
CN106960793A (zh) * 2016-01-11 2017-07-18 中芯国际集成电路制造(上海)有限公司 鳍部的形成方法和鳍式场效应管的形成方法
CN108493334A (zh) * 2018-03-15 2018-09-04 中国科学院上海微系统与信息技术研究所 一种薄膜异质结构的制备方法
CN110534474A (zh) * 2019-09-03 2019-12-03 中国科学院上海微系统与信息技术研究所 衬底上薄膜的制备方法

Families Citing this family (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002075917A (ja) * 2000-08-25 2002-03-15 Canon Inc 試料の分離装置及び分離方法
US8507361B2 (en) * 2000-11-27 2013-08-13 Soitec Fabrication of substrates with a useful layer of monocrystalline semiconductor material
JP3990575B2 (ja) * 2001-03-05 2007-10-17 三井造船株式会社 膜厚測定用モニタウェハ
US6537846B2 (en) * 2001-03-30 2003-03-25 Hewlett-Packard Development Company, L.P. Substrate bonding using a selenidation reaction
JP2003204048A (ja) * 2002-01-09 2003-07-18 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
AU2003215202A1 (en) * 2002-02-13 2003-09-04 The Regents Of The University Of California A multilayer structure to form an active matrix display having single crystalline drivers over a transmissive substrate
KR100476901B1 (ko) * 2002-05-22 2005-03-17 삼성전자주식회사 소이 반도체기판의 형성방법
FR2843826B1 (fr) * 2002-08-26 2006-12-22 Recyclage d'une plaquette comprenant une couche tampon, apres y avoir preleve une couche mince
US7008857B2 (en) 2002-08-26 2006-03-07 S.O.I.Tec Silicon On Insulator Technologies S.A. Recycling a wafer comprising a buffer layer, after having separated a thin layer therefrom
WO2004019404A2 (en) * 2002-08-26 2004-03-04 S.O.I.Tec Silicon On Insulator Technologies Recycling a wafer comprising a buffer layer, after having taken off a thin layer therefrom
CN100557785C (zh) * 2002-08-26 2009-11-04 S.O.I.Tec绝缘体上硅技术公司 具有缓冲结构的晶片的再循环
FR2843827B1 (fr) * 2002-08-26 2005-05-27 Recyclage mecanique d'une plaquette comprenant une couche tampon, apres y avoir preleve une couche mince
US6833322B2 (en) * 2002-10-17 2004-12-21 Applied Materials, Inc. Apparatuses and methods for depositing an oxide film
WO2004051729A2 (de) * 2002-12-04 2004-06-17 Süss Mircro Tec Lithography Gmbh Verfahren und vorrichtung zur vorbehandlung der oberflächen von zu bondenden substraten
US20090325362A1 (en) * 2003-01-07 2009-12-31 Nabil Chhaimi Method of recycling an epitaxied donor wafer
KR100874788B1 (ko) * 2003-01-07 2008-12-18 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 박층 박리 후에 박리 구조를 포함하는 웨이퍼의 기계적수단에 의한 재활용 방법
JP2004247610A (ja) 2003-02-14 2004-09-02 Canon Inc 基板の製造方法
JP4794810B2 (ja) * 2003-03-20 2011-10-19 シャープ株式会社 半導体装置の製造方法
JP2005064188A (ja) * 2003-08-11 2005-03-10 Sumitomo Electric Ind Ltd 基板の回収方法および再生方法、ならびに半導体ウエハの製造方法
JP4438049B2 (ja) * 2003-08-11 2010-03-24 キヤノン株式会社 電界効果トランジスタ及びそれを用いたセンサ並びにその製造方法
US7446016B2 (en) * 2003-09-08 2008-11-04 Sumco Corporation Method for producing bonded wafer
JP2005210062A (ja) * 2003-12-26 2005-08-04 Canon Inc 半導体部材とその製造方法、及び半導体装置
EP1751788B1 (en) * 2004-04-28 2018-11-28 Iucf-Hyu (Industry-University Cooperation Foundation Hanyang University) Flexible single-crystal film and method of manufacturing the same
JP4771510B2 (ja) * 2004-06-23 2011-09-14 キヤノン株式会社 半導体層の製造方法及び基板の製造方法
JP5101287B2 (ja) * 2004-09-21 2012-12-19 ソイテック 接合されるべき面の処理を伴う転写方法
US7402520B2 (en) * 2004-11-26 2008-07-22 Applied Materials, Inc. Edge removal of silicon-on-insulator transfer wafer
KR100601976B1 (ko) * 2004-12-08 2006-07-18 삼성전자주식회사 스트레인 실리콘 온 인슐레이터 구조체 및 그 제조방법
US7804100B2 (en) * 2005-03-14 2010-09-28 Philips Lumileds Lighting Company, Llc Polarization-reversed III-nitride light emitting device
FR2886051B1 (fr) * 2005-05-20 2007-08-10 Commissariat Energie Atomique Procede de detachement d'un film mince
US7635637B2 (en) * 2005-07-25 2009-12-22 Fairchild Semiconductor Corporation Semiconductor structures formed on substrates and methods of manufacturing the same
JP2007059704A (ja) 2005-08-25 2007-03-08 Sumco Corp 貼合せ基板の製造方法及び貼合せ基板
DE102006002903A1 (de) * 2006-01-20 2007-08-02 Infineon Technologies Austria Ag Verfahren zur Behandlung eines Sauerstoff enthaltenden Halbleiterwafers und Halbleiterbauelement
FR2898430B1 (fr) * 2006-03-13 2008-06-06 Soitec Silicon On Insulator Procede de realisation d'une structure comprenant au moins une couche mince en materiau amorphe obtenue par epitaxie sur un substrat support et structure obtenue suivant ledit procede
CN101281912B (zh) 2007-04-03 2013-01-23 株式会社半导体能源研究所 Soi衬底及其制造方法以及半导体装置
CN101652867B (zh) * 2007-04-06 2012-08-08 株式会社半导体能源研究所 光伏器件及其制造方法
CN101657907B (zh) * 2007-04-13 2012-12-26 株式会社半导体能源研究所 光伏器件及其制造方法
CN101663733B (zh) 2007-04-20 2013-02-27 株式会社半导体能源研究所 制造绝缘体上硅衬底和半导体器件的方法
EP1993128A3 (en) * 2007-05-17 2010-03-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
US20090017292A1 (en) * 2007-06-15 2009-01-15 Henry Hieslmair Reactive flow deposition and synthesis of inorganic foils
US7763502B2 (en) * 2007-06-22 2010-07-27 Semiconductor Energy Laboratory Co., Ltd Semiconductor substrate, method for manufacturing semiconductor substrate, semiconductor device, and electronic device
US7795111B2 (en) * 2007-06-27 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
JP5388500B2 (ja) 2007-08-30 2014-01-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5255801B2 (ja) * 2007-09-07 2013-08-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5325404B2 (ja) 2007-09-21 2013-10-23 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US8101500B2 (en) 2007-09-27 2012-01-24 Fairchild Semiconductor Corporation Semiconductor device with (110)-oriented silicon
JP5490393B2 (ja) 2007-10-10 2014-05-14 株式会社半導体エネルギー研究所 半導体基板の製造方法
US8101501B2 (en) * 2007-10-10 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US7989305B2 (en) 2007-10-10 2011-08-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate using cluster ion
JP5527956B2 (ja) 2007-10-10 2014-06-25 株式会社半導体エネルギー研究所 半導体基板の製造方法
US8163628B2 (en) * 2007-11-01 2012-04-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate
JP5315008B2 (ja) * 2007-11-16 2013-10-16 株式会社半導体エネルギー研究所 光電変換装置
US20090139558A1 (en) * 2007-11-29 2009-06-04 Shunpei Yamazaki Photoelectric conversion device and manufacturing method thereof
JP5248994B2 (ja) * 2007-11-30 2013-07-31 株式会社半導体エネルギー研究所 光電変換装置の製造方法
JP5248995B2 (ja) * 2007-11-30 2013-07-31 株式会社半導体エネルギー研究所 光電変換装置の製造方法
JP5572307B2 (ja) * 2007-12-28 2014-08-13 株式会社半導体エネルギー研究所 光電変換装置の製造方法
EP2242588A4 (en) * 2008-01-15 2017-08-16 First Solar, Inc Plasma-treated photovoltaic devices
JP5503876B2 (ja) * 2008-01-24 2014-05-28 株式会社半導体エネルギー研究所 半導体基板の製造方法
US20090223628A1 (en) * 2008-03-07 2009-09-10 Semiconductor Energy Laboratory Co., Ltd. Manufacturing apparatus of composite substrate and manufacturing method of composite substrate with use of the manufacturing apparatus
US8003483B2 (en) * 2008-03-18 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
DE102008014923A1 (de) * 2008-03-19 2009-09-24 Epcos Ag Foliensensor und Verfahren zur Herstellung eines Foliensensors
JP2009260313A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法
FR2929758B1 (fr) * 2008-04-07 2011-02-11 Commissariat Energie Atomique Procede de transfert a l'aide d'un substrat ferroelectrique
JP5289816B2 (ja) * 2008-04-25 2013-09-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8330126B2 (en) 2008-08-25 2012-12-11 Silicon Genesis Corporation Race track configuration and method for wafering silicon solar substrates
SG159484A1 (en) 2008-09-05 2010-03-30 Semiconductor Energy Lab Method of manufacturing soi substrate
US8039877B2 (en) * 2008-09-09 2011-10-18 Fairchild Semiconductor Corporation (110)-oriented p-channel trench MOSFET having high-K gate dielectric
US20100081251A1 (en) * 2008-09-29 2010-04-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
US8741740B2 (en) * 2008-10-02 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US8871610B2 (en) * 2008-10-02 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
WO2010122985A1 (ja) * 2009-04-20 2010-10-28 日立化成工業株式会社 半導体基板用研磨液及び半導体基板の研磨方法
SG166060A1 (en) 2009-04-22 2010-11-29 Semiconductor Energy Lab Method of manufacturing soi substrate
US8318588B2 (en) * 2009-08-25 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
WO2011043178A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Reprocessing method of semiconductor substrate, manufacturing method of reprocessed semiconductor substrate, and manufacturing method of soi substrate
FR2952224B1 (fr) * 2009-10-30 2012-04-20 Soitec Silicon On Insulator Procede de controle de la repartition des contraintes dans une structure de type semi-conducteur sur isolant et structure correspondante.
US8334191B2 (en) * 2009-12-11 2012-12-18 Twin Creeks Technology, Inc. Two-chamber system and method for serial bonding and exfoliation of multiple workpieces
US8207047B2 (en) * 2009-12-11 2012-06-26 Twin Creeks Technologies, Inc. Apparatus and method for simultaneous treatment of multiple workpieces
US8377799B2 (en) 2010-03-31 2013-02-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing SOI substrate
US8196546B1 (en) * 2010-11-19 2012-06-12 Corning Incorporated Semiconductor structure made using improved multiple ion implantation process
JP2012156495A (ja) 2011-01-07 2012-08-16 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法
US8802534B2 (en) 2011-06-14 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Method for forming SOI substrate and apparatus for forming the same
US9123529B2 (en) 2011-06-21 2015-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
FR2977075A1 (fr) * 2011-06-23 2012-12-28 Soitec Silicon On Insulator Procede de fabrication d'un substrat semi-conducteur, et substrat semi-conducteur
US8960657B2 (en) 2011-10-05 2015-02-24 Sunedison, Inc. Systems and methods for connecting an ingot to a wire saw
US20150243548A1 (en) * 2014-02-27 2015-08-27 Peregrine Semiconductor Corporation Control of FET Back-Channel Interface Characteristics
KR102301501B1 (ko) * 2015-01-21 2021-09-13 삼성디스플레이 주식회사 가요성 표시 장치의 제조 방법
US9905532B2 (en) * 2016-03-09 2018-02-27 Toyota Motor Engineering & Manufacturing North America, Inc. Methods and apparatuses for high temperature bonding and bonded substrates having variable porosity distribution formed therefrom
CN110943066A (zh) * 2018-09-21 2020-03-31 联华电子股份有限公司 具有高电阻晶片的半导体结构及高电阻晶片的接合方法
DE102020119953A1 (de) * 2020-07-29 2022-02-03 Infineon Technologies Ag Verfahren zum Bilden eines Halbleiterbauelements
WO2022059473A1 (ja) * 2020-09-17 2022-03-24 ローム株式会社 半導体装置の製造方法およびウエハ構造物
FR3121275A1 (fr) * 2021-03-24 2022-09-30 Soitec Procede de fabrication d’une structure composite comprenant une couche mince en sic monocristallin sur un substrat support en sic poly-cristallin

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950014609B1 (ko) 1990-08-03 1995-12-11 캐논 가부시끼가이샤 반도체부재 및 반도체부재의 제조방법
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
DE69312636T2 (de) 1992-11-09 1998-02-05 Canon Kk Anodisierungsapparat mit einer Trägervorrichtung für das zu behandelnde Substrat
JPH06338631A (ja) 1993-03-29 1994-12-06 Canon Inc 発光素子及びその製造方法
JP3257580B2 (ja) 1994-03-10 2002-02-18 キヤノン株式会社 半導体基板の作製方法
JP3293736B2 (ja) * 1996-02-28 2002-06-17 キヤノン株式会社 半導体基板の作製方法および貼り合わせ基体
JP3381443B2 (ja) * 1995-02-02 2003-02-24 ソニー株式会社 基体から半導体層を分離する方法、半導体素子の製造方法およびｓｏｉ基板の製造方法
US6107213A (en) * 1996-02-01 2000-08-22 Sony Corporation Method for making thin film semiconductor
EP0797258B1 (en) * 1996-03-18 2011-07-20 Sony Corporation Method for making thin film semiconductor, solar cell, and light emitting diode
JP3257624B2 (ja) 1996-11-15 2002-02-18 キヤノン株式会社 半導体部材の製造方法
SG65697A1 (en) 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
CA2220600C (en) * 1996-11-15 2002-02-12 Canon Kabushiki Kaisha Method of manufacturing semiconductor article
JP3962465B2 (ja) 1996-12-18 2007-08-22 キヤノン株式会社 半導体部材の製造方法
AU7685198A (en) 1997-05-12 1998-12-08 Silicon Genesis Corporation A controlled cleavage process
GB2343550A (en) * 1997-07-29 2000-05-10 Silicon Genesis Corp Cluster tool method and apparatus using plasma immersion ion implantation

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100426459C (zh) * 2004-11-09 2008-10-15 硅绝缘体技术有限公司 化合物材料晶片的制造方法
CN101286444B (zh) * 2007-04-12 2011-09-28 信越化学工业株式会社 Soi基板的制造方法
US8497187B2 (en) 2008-08-28 2013-07-30 Shin-Etsu Handotai Co., Ltd. Method for manufacturing SOI wafer and SOI wafer
CN102119435B (zh) * 2008-08-28 2014-06-18 信越半导体股份有限公司 Soi芯片的制造方法
CN101752455B (zh) * 2008-12-15 2011-12-07 中芯国际集成电路制造(上海)有限公司 太阳能电池的制造方法
US9356172B2 (en) 2010-09-16 2016-05-31 Lg Innotek Co., Ltd. Solar cell and method for manufacturing same
CN103069575A (zh) * 2010-09-16 2013-04-24 Lg伊诺特有限公司 太阳能电池及其制造方法
CN103069575B (zh) * 2010-09-16 2015-09-16 Lg伊诺特有限公司 太阳能电池及其制造方法
CN104078336A (zh) * 2014-07-02 2014-10-01 上海朕芯微电子科技有限公司 无衬底结构的功率器件制造工艺
CN106409649A (zh) * 2015-07-30 2017-02-15 沈阳硅基科技有限公司 一种多层soi材料及其制备方法
CN106409649B (zh) * 2015-07-30 2019-03-15 沈阳硅基科技有限公司 一种多层soi材料及其制备方法
CN106960793A (zh) * 2016-01-11 2017-07-18 中芯国际集成电路制造(上海)有限公司 鳍部的形成方法和鳍式场效应管的形成方法
CN108493334A (zh) * 2018-03-15 2018-09-04 中国科学院上海微系统与信息技术研究所 一种薄膜异质结构的制备方法
CN108493334B (zh) * 2018-03-15 2020-06-30 中国科学院上海微系统与信息技术研究所 一种薄膜异质结构的制备方法
CN110534474A (zh) * 2019-09-03 2019-12-03 中国科学院上海微系统与信息技术研究所 衬底上薄膜的制备方法

Also Published As

Publication number Publication date
EP1039513A2 (en) 2000-09-27
JP2000349266A (ja) 2000-12-15
KR100448423B1 (ko) 2004-09-13
KR20000076966A (ko) 2000-12-26
EP1039513A3 (en) 2008-11-26
US6468923B1 (en) 2002-10-22
TW502305B (en) 2002-09-11

Similar Documents

Publication Publication Date Title
CN1269599A (zh) 制造半导体部件的方法
CN1056940C (zh) 半导体部件及其制造方法
CN1150594C (zh) 半导体产品的制造方法
CN1123915C (zh) 半导体制品的制造方法
CN1135601C (zh) 半导体衬底的制造方法
CN1042375C (zh) 半导体基体材料的制作方法
CN1052339C (zh) 半导体基体材料的制作方法
CN1259758A (zh) 半导体晶片的制造方法及其使用和利用方法
CN1114936C (zh) 半导体衬底及其制作方法
CN1139969C (zh) 半导体基片及其制备方法
CN1099905A (zh) 半导体基片的制作方法
CN1757106A (zh) 在剥离薄层之后重复利用包含多层结构的晶片
CN1079989C (zh) 制造半导体产品的工艺
CN1157762C (zh) 组合元件的分离方法和制作一种半导体基底的方法
CN1096713C (zh) 具有一个有特定不规则表面结构的不透明衬底的光电器件
CN1104036C (zh) 半导体产品的制造工艺
CN1241803A (zh) 半导体衬底、半导体薄膜以及多层结构的制造工艺
CN1118085C (zh) 半导体衬底及其制备方法
CN1272684A (zh) 衬底及其制造方法
CN1314701A (zh) 半导体衬底及其生产工艺
CN1227405A (zh) 阳极氧化方法和装置以及半导体衬底制造方法
CN1492481A (zh) 单晶硅及soi基板、半导体装置及其制造方法、显示装置
CN1127120C (zh) 半导体衬底及其制造方法
CN1272682A (zh) 分离合成件的方法和用来生产薄膜的过程
CN1104038C (zh) 半导体衬底的制造工艺

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication