CN1285942A - 用于减小显示器驱动电路中带宽和峰值电流要求的内行定序器 - Google Patents

用于减小显示器驱动电路中带宽和峰值电流要求的内行定序器 Download PDF

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Abstract

一种显示器驱动电路包括:提供一系列行地址的字线定序器和行解码器,其对每个行地址解码并断言多个输出端中相应的一个上的写入信号。可任选的数据路由定序器提供一系列路由地址,该地址由任选的数据路由器使用,为数据选择路由到显示器的特定子行。另外,任选的子行定序器给任选的子行解码器提供一系列子行地址,子行解码器对每个子行地址解码,并断言多个第二输出端中对应的一个上的写入信号。

Description

用于减小显示器驱动电路中带宽和峰值电流要求的 内行定序器
本发明总的涉及驱动电子显示器的电路，尤其涉及利用内定序器顺序驱动显示器字线的系统和方法。
图1表示现有的驱动显示器102的显示器驱动电路100，其中显示器102包括一个布置成768行和1024列的象素单元阵列。显示器驱动电路100包括行解码器104，写入保持寄存器106，地址计数器108，指令解码器110，反相逻辑电路112，定时信号发生器114，和输入缓冲寄存器116、118和120。驱动电路100接收经SCLK终端122的时钟信号，经反相(INV)终端124的反相信号，经32位系统数据总线126的数据和地址，以及经2位操作码总线128的操作指令，所有与系统远离的装置(如计算机)都没有示出。定时信号发生器114通过本领域技术人员公知的方法产生定时信号，并把这些定时信号经时钟信号线(未示出)提供给驱动电路100的各组成部分，以协调每个组成部分的工作。
反相逻辑电路112经INV终端124和缓冲寄存器116从该系统接收反相信号，并经系统数据总线126和缓冲寄存器118从该系统接收数据和地址。响应于第一反相信号( INV)，反相逻辑电路112断言(assert)32位内数据总线130上接收到的数据和地址。响应于第二反相信号(INV)，反相逻辑电路112断言32位内数据总线130上接收到的数据的补数(complement)。内数据总线130提供给写入保持寄存器106经断言的数据，并给行解码器104提供(经其32线中的10线)断言的行地址。
指令解码器110经操作码总线128和缓冲寄存器120从系统接收操作码指令。并响应于接收到的指令，经内控制总线132向行解码器104，写入保持寄存器106和地址计数器108提供控制信号。响应于的系统断言系统数据总线126上的数据和操作码总线128上的第一指令(即数据写入)，指令解码器110断言内控制总线132上的控制信号，以使写入保持寄存器106把断言的数据经内数据总线130加载到写入保持寄存器106的第一部分。因为内数据总线130仅有32位宽，所以需要32条数据写入命令以把整行数据(1024位)加载到写入保持寄存器106上。地址计数器108经一组线134提供一个地址，该地址表示写入数据的写入保持寄存器106的一部分。当执行每个顺序数据写入命令时，地址计数器108增加在线134上断言的地址，以表示写入保持寄存器106的下一个32位部分。
响应于系统断言系统数据总线126上的行地址以及操作码总线128上的第二指令(即加载行地址)，指令解码器110断言控制总线132上的控制信号，使行解码器104储存断言的行地址。然后，响应于系统断言操作码总线128上的第三指令(即阵列写入)，指令解码器110断言控制总线132上的控制信号，以使写入保持寄存器106断言在一组1024数据输出端136上的1024位储存数据，并使行解码器104对储存的行地址解码并断言对应于解码的行地址的字线138的一组768中的一个上的写入信号。在对应的字线上的写入信号使在数据输出端136上经断言的数据锁存到显示器102的相应象素单元行(图1中未示出)中。
图2表示显示器100的象素单元200(r，c)的一个例子，其中(r)和(c)分别表示象素单元的行和列。象素单元200包括一个锁存器202，一个象素电极204，和开关晶体管206及208。锁存器202是一个静态随机存取存储器(SRAM)锁存器。锁存器202的输入端经晶体管208耦接到位+数据线210(c)，锁存器202的另一输入端经晶体管208耦接到位-数据线212(c)。晶体管206和208的栅极端耦接到字线138(r)。锁存器202的输出端214耦接到象素电极204。字线138(r)上的写入信号将晶体管206和208置于导通状态，以使在数据线210(c)和212(c)上经断言的补充数据被锁存，使得锁存器202的输出端214和耦接的象素电极204与数据线210(c)处于相同的逻辑电平。
图3表示一个指令表300，表中提出了用于驱动显示器驱动电路100的操作码指令。参考图1对每项操作进行解释。操作码(00)对应于操作指令号，该号被驱动电路100忽略。操作码(01)是一个数据写入命令，以使在系统数据总线126上经断言的数据被加载到写入保持寄存器106中。操作码(11)是一个加载行地址命令，其使在系统数据总线126上经断言的行地址加载到行解码器104中。操作码(10)是一个阵列写入命令，以使储存在写入保护寄存器136中的一个数据线(1024位)被转移到对应于储存在行解码器104中的行地址的象素单元行的锁存器中。
图4是上述操作码如何用于控制驱动电路100的时间安排图。在第一SCLK周期中，系统断言在操作码总线128上的数据写入命令，以使在系统数据总线126(D[31∶0])上经断言的数据的第一个32位块(块0)被加载到写入保持寄存器106中。在接下来的31 SCLK周期中，系统断言该使31个以上的32位块加载到写入保持寄存器106中的数据写入命令，因此汇编(assembly)在写入保持寄存器106中一个(1024)位的完整行。再接下来，系统断言系统数据总线126的10位(如D[9∶0])上的行地址(RA)和操作码总线128上的加载行地址命令(11)，把断言的地址加载到行解码器104中。最后，系统断言操作码总线128上的阵列写入命令(10)，使写入保持寄存器106中的数据的完整行加载到由行解码器104中的地址确认的显示器102的象素单元行中。重复此顺序，把每个顺序的数据线从系统转移到显示器102。
现有显示器驱动器100至少有两个缺点。首先，因为数据的完整行(1024位)被一次写入显示器102，所以驱动电路100和显示器102产生相对较大的峰值电流。第二，因为行地址必须在每个数据行写入到显示器102之前加载，所以驱动电路100对系统界面带宽有较高的要求。另外，峰值电流和系统带宽要求相互关联，因为必须加载附加行地址，所以在一个时刻把数据写入象素单元的较小块以减小峰值电流的要求会增大带宽的要求。我们所需要的是一种具有峰值电流的要求降低并且系统界面带宽的要求也降低的显示器驱动电路。
在此描述一种新颖的显示器驱动电路。显示器驱动电路的一个实施例包括一个行定序器(sequancer)，用于在一个输出端提供一系列行地址。驱动电路还包括一个具有一个耦接到行定序器的输出端的输入端和多个输出端的行解码器。行解码器对行定序器提供的每个地址解码，并断言在相应的一个输出端上的数据写入信号。显示器驱动电路可任选包括一个耦接的行地址寄存器，以向行定序器提供初始行地址。行地址寄存器还包括一个用于接收另一初始行地址的输入端。行定序器包括一个用于接收控制信号的控制输入端。响应于第一控制信号的接收，行定序器输出一系列行地址中的下一个地址。响应于第二控制信号的接收，行定序器接收来自另一初始行寄存器的初始行地址，并输出一系列起始于另一初始行地址的新的行地址。行定序器可任选地输出一系列子行地址，并且行解码器是一个子行解码器。
显示器驱动电路的一个具体实施例还包括一个数据路由定序器和一个数据路由器。数据路由定序器在一个输出端提供一系列路由地址。数据路由器有一个耦接到数据路由定序器输出端的用于接收数据路由地址的输入端组，一个数据输入端组，一个第一数据输出端组和一个第二数据输出端组。数据路由器通过根据从数据路由定序器接收到的数据地址选择性地将数据输入端组与第一或第二数据输出端组耦接来进行数据的路由选择。
显示器驱动电路的另一具体实施例还包括一个子行定序器和一个子行解码器。字行定序器在输出端提供一系列子行地址。子行解码器有一个耦接到子行定序器输出端的输入端和多个输出端。子行解码器从子行定序器接收子行地址，对该地址解码，并断言在相应于多个输出端中的一个上的写入信号。此具体的实施例可任选地包括一个数据路由定序器和一个数据路由器。
在此还公开了一种驱动显示器的方法。该方法包括一系列步骤：从系统接收第一初始行地址，根据第一初始行地址产生一系列行地址，对一系列行地址中的每个行地址解码，并断言在多个输出端的第一组上的一系列写入信号，第一组的每个输出端对应于相关的行地址。该方法还可任选地包括接收另一初始行地址，并根据其它的初始行地址产生另一系列行地址的步骤。
一种具体的方法还包括下列步骤：产生一系列子行地址，对每个子行地址解码，并断言在多个输出端的第二组上的写入信号，第一组的每个输出端对应于一个特定的被解码的子行地址。另一个具体的方法还包括产生一系列路由地址并对数据选择路由到对应于该路由地址的子行中。或者，此具体方法还包括产生一系列子行地址、对每个子行地址解码，并断言输出端第二组上的写入信号的步骤。
另一种方法包括下列步骤：从系统接收第一初始行地址，根据第一初始行地址产生一系列子行地址，对该系列子行地址的每个子行地址解码，并断言在多个输出端上的一系列数据加载信号，每个输出端对应于相关的子行地址。该具体的方法还包括接收另一初始行地址，并根据其它的初始行地址产生另一系列子行地址的步骤。
在上述方法的每个步骤中，产生一系列行地址的步骤任选地包括下列步骤：响应于第一阵列写入命令输出初始字线地址，根据初始行地址产生第二行地址，和响应于第二阵列写入命令输出第二行地址。
参考下列附图对本发明进行描述，其中相同的标号表示实质上相似的元件。
图1是现有显示器驱动电路的框图；
图2是图1所示显示器的示范性象素单元的框图；
图3是与图1所示显示器驱动电路一起使用的操作码表；
图4是表示图1所示显示器驱动电路控制的时间安排图；
图5是根据本发明的显示器驱动电路实施例的框图；
图6是与图5所示显示器驱动电路一起使用的操作码表；
图7是表示图5所示显示器驱动电路控制的时间安排图；
图8是根据本发明的显示器驱动电路第二实施例的框图；
图9是根据本发明的显示器驱动电路第三实施例的框图；
图10是图9所示显示器驱动电路的一行象素单元的框图；
图11是根据本发明的显示器驱动电路第四实施例的框图；
图12是图11所示显示器驱动电路的象素单元行的框图；
本申请涉及下列在同一日提交并委托共同代理人的待审美国专利申请，其中每个申请在此全部引为参考：
《用于离轴投影器的偏心透镜组》，美国申请序号08/970，887，MatthewE.Bone和Donald Griffin.Koch;
《降低显示器驱动电路中峰值电流和带宽的系统和方法》，美国申请序号08/970，665，Raymond Pinkham,W.Spencer Worley,Ⅲ,Edwin Lyle Hudson,和Join Gray Campbell;
《利用强制态提高显示器灰度特性的系统和方法》，美国申请序号08/970，878，W.Spencer Worley,Ⅲ和Raymond Pinkham;
《数据平面化的系统和方法》美国申请序号08/970，307，WilliamWeatherford,W.spencer Worley,Ⅲ和Wing Chow。
本专利申请还涉及Raymond Pinkham于1997年7月25日提交的委托同一代理人的待审美国专利申请08/901，059，题目为《在平板显示器中通过行和列移位替换有缺陷的电路元件》，该文在此全文引为参考。
本发明通过提供内行定序器克服现有技术中存在的问题，降低了峰值电路和系统界面带宽的要求。在下列描述中提出了数个具体的细节(如操作码指令，数据和地址总线位宽以及在一个显示器内象素的数量和组织结构)，以便提供对本发明的全面理解。但本领域的技术人员将会认识到本发明可以不同于这些具体细节地实施。在另一个例子中，省去了公知显示器驱动技术(如脉宽调制)和电路的细节，以致于不会不必要地使本发明难于理解。
图5表示一个驱动显示器502的显示器驱动电路500，显示器502包括一个分布成768行和1024列的象素单元阵列。显示器驱动电路500包括行解码器504，行定序器506，行地址寄存器508，写入保持寄存器510，地址计数器512，指令解码器514，反相逻辑电路516，定时信号发生器518，输入缓冲寄存器520、522和524。驱动电路500接收经SCLK终端526的时钟信号，经反相(INV)终端528的反相信号，经32位系统数据总线530的数据和地址，以及经2位操作码总线532的操作指令，所有远离系统的配置(如计算机，视盘信号源等)都没有示出。定时信号发生器518通过本领域技术人员公知的方法产生定时信号，并通过时钟信号线(未示出)把这些定时信号提供给驱动电路500的各个组成部分，以便协调每个组成部分的工作。
反相逻辑电路516经INV终端528和缓冲寄存器520从系统接收反相信号，经系统数据总线530和缓冲寄存器522从系统接收数据和地址。响应于第一反相信号( INV)，反相逻辑电路516断言32位内数据总线534上的数据和地址。响应于第二反相信号( INV)，反相逻辑电路516断言内数据总线534上接收数据的补充数据。内数据总线534把断言数据提供给写入保持寄存器510，并把这些断言地址经32条线的10条提供给行地址寄存器508。
指令解码器514经操作码总线532和缓冲寄存器524从系统接收操作码指令，并响应于接收到的指令，把控制信号经内控制总线536提供给行定序器506、行地址寄存器508、写入保持寄存器510和地址计数器512。
图6表示一个阐述与显示器驱动电路500一起使用的操作码指令的表600。参考图5对每项操作进行解释。操作码(00)对应于指令解码器514不响应的操作指令号。响应于系统数据总线530上的系统断言的数据和操作码总线532上的数据写入命令(01)，指令解码器514断言控制总线536上的控制信号，以使写入保持寄存器510把断言的数据经内数据总线534加载到写入保持寄存器510的第一部分中。因为内数据总线534仅有32位宽，所以需要32条数据写入命令(01)以把整行的数据(1024位)加载到写入保持寄存器510中。地址计数器512经一组线537把地址提供给写入保持寄存器510，该地址表示写入保持寄存器510中需写入数据的一部分。当执行每个顺序数据写入命令(01)时，地址计数器512增加线537上断言的地址以表示写入保持寄存器510的下一个32位部分。
响应于系统断言在系统数据总线530上的初始行地址以及操作码总线532上的加载行地址命令(01)，指令解码器514断言控制总线536上的控制信号，以使行地址寄存器508储存初始行地址，并把初始行地址经一组地址线538提供给行定序器506。然后，响应于系统断言操作码总线532上的阵列写入命令(10)，指令解码器514断言控制总线536上的控制信号，以使写入保持寄存器510断言在一组1024个数据输出端540上储存的数据的1024位，并使行定序器506断言第二组地址线542上的初始行地址。响应于在地址线542上经断言的初始行地址，行解码器504对初始行地址解码，并断言对应于被解码初始行地址的一组768条字线544中的一个上的写入信号。在相应字线上经断言的写入信号使在数据输出端540上经断言的数据锁存到显示器502象素单元的相应行中。
响应于顺序的阵列写入命令，行定序器506产生一系列基于初始行地址的行地址，并断言地址线542上的一系列行地址。响应于一系列在地址线542上经断言的行地址，行解码器504对每个行地址解码，并断言相应的其中一个字线544上的写入信号。
在另一个实施例中，行定序器506其构成可以提供任何所希望的一系列选择线地址。例如，该系列可以顺序地重复本身，或可以只行进经连预定数量的地址，然后停止。另外，该系列可以增加或减小一些值(如1，2或3)，或跟随其它一些预定的序列。
在另一实施例中，阵列写入命令也可用作数据写入命令。因为在阵列写入命令期间系统数据总线530未起用，所以响应于阵列写入命令，可以用系统数据总线530加载数据的下一个32位。这有利于减少为把整行数据加载到写入保持寄存器510所需要的数据写入命令的数量。具体地说，在另一个实施例中，与需要32条数据写入命令相反，需要一条阵列写入命令和31条数据写入命令。
图7表示系统如何把数据加载到驱动电路500并把加载的数据写到显示器502的时间安排图。在第一SCLK周期中，系统断言加载行地址命令(11)，以使行地址寄存器508加载在系统数据总线530上经断言的行地址。在接下来的32SCLK周期中，系统断言操作码总线532上的数据写入命令(01)和系统数据总线530上的数据，以使32(0-31)个4字节数据被加载到写入保持寄存器510中，每个4字节数据由32位组成。因此，在写入保持寄存器510中32个4字节形成一个完整的数据行(1024位)。在下一个时钟周期中，系统断言操作码总线532上的阵列写入命令(10)，以使加载的数据写入到显示器502中。在下一个32时钟周期中，第二行数据加载到写入保持寄存器510中，并再与一条阵列写入命令(10)一起写入显示器502。
注意，系统不需要加载第二行地址来把第二行数据写入到显示器502。这是因为行定序器506响应于顺序的阵列写入命令产生顺序的行地址。因此，一旦初始行地址被加载，就不再需要加载另外行地址，除非输入数据失序。行地址的内部产生有利地减小了系统界面带宽的要求(即节省加载行地址周期)。
图8是根据本发明的另一种显示器驱动电路800框图。驱动电路800类似于驱动电路500，除了用写入保持寄存器510A代替写入保持寄存器510以外，并加入数据路由定序器802和数据路由器804。数据路由定序器802产生一系列数据路由地址，并经一组地址线806把该地址提供给写入保持寄存器510A和数据路由器804。写入保持寄存器510A一次输出数据(96位)到第一组数据转移线808，与一次输出到一整行(1024位)相反。数据路由器804接收在数据转移线808上经断言的数据，并通过断言在第二组1024个数据转移线810的相应子组上的数据而把该数据导向显示器502的适当的子行。
数据路由定序器802按下列方式协调写入保持寄存器510A和数据路由器804的操作。响应于系统断言操作码总线532上的阵列写入命令(10)，指令解码器514断言控制总线536上的控制信号，以使数据路由定序器802断言地址线806上的第一路由地址。响应于在地址线806上经断言的第一路由地址，写入保持寄存器510A断言数据转移线808上的数据线的第一部分(96位)。另外，响应于在地址线806上经断言的第一行地址，数据路由器804选择性地将地址线806与数据转移线810的第一子组数据关联，把数据导向显示器502的第一子行。本领域的技术人员将会认识到数据路由器804用作多路复用器。
在一个具体的实施例中，写入保持寄存器510A和数据路由器804集成在一个组件中。在此实施例中，集成的写入保持寄存器的每个储存单元与数据转移线810中的一条耦接。响应于数据路由定序器802提供的数据路由地址，在该控制级执行数据的路由选择，集成的写入保持寄存器选择性地断言在数据转移线810的顺序子组上的数据。
回顾阵列写入命令(10)还引起断言在各字线544中被选择的一条上的写入信号。因而，由路由器804导向的数据只被写到选择行的第一子行。另外，本领域的技术人员将会理解，因为SRAM锁存器通常保留它们的数据，所以尽管断言写入信号，只要它们的数据线不被驱动(即数据由数据路由器804导向锁存器)，写入信号将不干扰选择行的其余子行中的数据。
数据路由定序器802产生的顺序数据路由地址使写入保持寄存器510A输出数据转移线808上数据线的顺序部分，该部分由数据路由器804导向显示器502的顺序子行。特别是，响应于一条阵列写入命令，数据路由定序器输出一系列包括对于显示器502每个子行的一个地址的数据路由地址，使得一整行数据被写入到显示器502的选取行。
把数据一次写入到显示器502的一行的一部分中明显减小了驱动电路800和显示器502的峰值电路要求。本领域的技术人员将会认识到，无论采用的子行数量有多少，都可以实现本发明的优点。显然，子行的数目越大，对峰值电流的要求减小越多。在有限的情况下，子行的数目等于每行象素的数目，使得每个象素构成一个子行并被单独地写入。
把数据一次写入到显示器502的一行的一部分中还使得显示器驱动电路800能够驱动具有较长写入恢复时间(在执行顺序的写入之前稳定数据线所需要的时间)的显示器，有利于消除对显示器502中数据线恢复电路的需要。例如，如果数据一次被写到显示器的一行，则在数据被写入到下一行之前，显示器驱动电路必须等待整个写入恢复时间，以便不干扰数据向前一行中的锁存。相反，因为显示器驱动电路800把数据写入到显示器502的子行中(即一次96位)，所以显示器502的写入恢复时间将长11倍。这是因为第一子行被写入后，在下一行的第一子行写入之前发生10个其他子行的写入(该行的剩余子行)。其结果是，数据以远大于显示器502否则将允许的写入恢复时间的速率被记录到显示器驱动电路800中。
在此具体的实施例中，每个子行包括96位。其结果是，地址线806至少包括4位，以便给11个子行编址。注意，96位的11个子行等于总的1056位，不是1024位。但这不存在问题，因为在数据转移到最后的子行期间完全不用额外的位。如上所述，可以使用任何数量的子行(如512位的2个子行，256位的4个子行，128位的8个子行等)。
图9表示根据本发明的另一显示器驱动电路900。显示器驱动电路900设计成驱动显示器902，其中每个行被分成多个子行，每个子行由2304个一组的字副线(word sub line)904中单独的一个使用。如多个字副线所示，显示器902中768个象素行中的每一行被分成3个子行。本领域的技术人员将会认识到，可以使用其他数目的子行，只要每个子行由一个单独的字副线使用。
显示器驱动电路900类似于显示器驱动电路800，除了用子行定序器906代替行定序器506以外，并用子行解码器908代替行解码器504。响应于阵列写入命令(10)，子行定序器906接收来自行地址寄存器508的初始行地址，把初始行地址转换成初始子行地址(如所示行中的第一子行)，并经过一组地址线910把子行地址提供给子行解码器908。子行解码器908对初始子行地址解码并断言字副线904中相应的一个上的写入信号。接下来，子行定序器906增加地址线910上的地址，顺序地断言相应于初始行地址的行的每个子行的地址。子行解码器908对每个子行地址解码，并断言字副线904中相应的一个上的写入信号。本领域的技术人员将会理解，可以用显示器驱动电路900中的写入保持寄存器510代替数据路由定序器802、数据路由器804和写入保持寄存器510A，因为一次只对一个子行提供一个写入信号。
图10表示显示器902中的各象素单元的示范性的行1000，包括3个子行1002、1004和1006，每个子行与字副线904(a-c)中的每一个相连。如图2所示，每个象素单元由一对数据线使用，但在图10中没有示出数据线，以便不会不必要地扰乱附图。驱动电路900通过顺序地断言字副线904(a-c)上的写入信号一次一子行对该行加载，把一行数据加载到行1000中的象素单元中。
图11表示根据本发明的另一种驱动显示器1102的显示器驱动电路1100。显示器1102类似于显示器502，除了每个行被分成3个子行以外，每个子行由字线544中的一个以及一组字副线1104(a-c)中的一个使用。当同时断言在字线和与特定的子行相关的字副线上的写入信号时，数据被写入到一个特定的子行，下面参见图12进行解释。
显示器驱动电路1100基本上类似于显示器驱动电路800，除了附加子行定序器1106和子行解码器1108以外。子行定序器1106产生一系列子行地址，并通过一组地址线1110使各地址与子行解码器1108相联系，子行解码器1108对每个地址解码并断言字副线1104(a-c)中相应的一个上的写入信号。
行定序器506和子行定序器1106一起运行，把数据顺序地写入显示器1102的子行。响应于系统对操作码总线532上阵列写入命令(10)的断言，指令解码器514断言控制总线536上的控制信号，以使行定序器506产生一系列选择行地址，如上述参见图5所述。由指令解码器514断言的控制信号还使子行定序器1106产生一系列子行地址。一系列行地址和一系列子行地址按如下方式同步以把数据写入到一行象素单元中。行定序器506断言地址线542上的初始行地址，以使行解码器504断言字线544的一个初始线上的写入信号。与此同时，子行定序器1106断言地址线1110上的初始子行地址，使子行解码器1108断言字副线1104(a-c)上的写入信号。两个同时存在的写入信号使初始行的第一子行更新。接下来，仍用行定序器506断言初始行地址的同时，子行定序器1106顺序地断言地址线1110上接下来的两个子行地址，以使子行解码器1108顺序地断言字副线1104(b)和1104(c)上的写入信号，把数据顺序地写入初始行的第二和第三子行。当行定序器506断言该系列的每个顺序行地址时，子行定序器重新断言子行地址系列，从而一次一个子行把数据写入到显示器1102的每个行上。
按SCLK电平使行地址系列与子行地址系列同步。特别是，公共控制信号通过行定序器506和子行定序器1106对第一地址的断言初始化。断言初始地址之后，子行定序器1106在每个时钟周期内断言一系列子行地址中的下一个地址，而行定序器506只在接收到下一个阵列写入命令之后断言一系列行地址中的下一个地址。类似地，由数据路由定序器802产生的一系列数据路由地址与该系列子行地址同步，使得与写入信号一致地把适当的数据选择路由到适当的子行中。
本领域的技术人员知道，可以有多种其他的方法使一系列行地址与一系列子行地址同步。例如，在另一个实施例中，子行定序器1106和行定序器506用一个定序器代替，该定序器产生一个12位地址，其中2个最不重要的位提供给子行解码器1108，10个最重要的位提供给行解码器504。然后，当增大12位地址时，一次一个子行更新每个顺序行。
图12表示显示器1102的一行1200(r)象素单元的结构。行1200(r)包括3个子行的象素单元1202(a-c)，3个“与”门1204，和3个局域字线1206。每个“与”门1204有一个耦接到字线544(r)的第一输入端，一个耦接到字线1104(a-c)的相关线的第二输入端，和一个耦接到局域字线1206相关线的输出端。响应于由字线544(r)和相关字副线1104在其第一和第二输入端断言的写入信号，每个“与”门1204断言相关的局域选择线1206上的写入信号。
本领域的技术人员可以理解，象素单元的行可以被分成较多或较少数量的子行。在有限的情况下，子行的数量等于每行中的象素数量，每个象素构成一个子行。对本发明具体实施例的描述到此结束。描述的许多特征可以在不脱离本发明范围的前提下替换、更改或省略。例如，本领域的技术人员知道，可以通过提供一个能够产生适当的地址系列和相应数量的字线(或副线)的定序器来修改在此描述的实施例，以驱动具有更多或更少行数的显示器。

Claims (18)

1．一种显示器驱动电路，包括：
一个行定序器，用于在一个输出端提供一系列行地址；和
一个行解码器，具有一个耦接到行定序器的输出端的输入端和多个输出端，该行解码器对上述行地址解码，并断言相应的一个输出端上的数据写入信号。
2．如权利要求1所述的显示器驱动电路，还包括一个耦接到所述行定序器的行地址寄存器，用于向行定序器提供初始行地址。
3．如权利要求2所述的显示器驱动电路，其中所述地址寄存器包括一个用于接收另一初始行地址的输入端。
4．如权利要求3所述的显示器驱动电路，其中：
所述行定序器包括一个控制输入端；和
其中行定序器响应于第一控制信号的接收，输出一系列行地址中的下一个地址；和
其中行定序器响应于第二控制信号的接收，输出一系列起始于所述另一初始行地址的新的行地址。
5．如权利要求1所述的显示器驱动电路，还包括：
一个数据路由定序器，用于在一个输出端提供一系列路由地址；和
一个数据路由器，具有一个耦接到所述数据路由定序器的地址输出端组，一个数据输入端组组，一个第一数据输出端组，和一个第二数据输出端组，行定序器数据路由器响应于所述路由地址系列的接收选择性地将所述数据输入端组与第一或第二数据输出端组耦接。
6．如权利要求1所述的显示器驱动电路，还包括：
一个子行定序器，用于在输出端提供一系列子行地址；和
一个子行解码器，具有一个耦接到所述子行定序器输出端的输入端和多个输出端，子行解码器用于对每个子行地址解码，并断言所述多个输出端的其中一个相应端上的写入信号。
7．如权利要求6所述的显示器驱动电路，还包括：
一个数据路由定序器，用于在一个输出端提供一系列路由地址；和
一个数据路由器，具有一个耦接到数据路由定序器的地址输入端组，一个数据输入端组，一个第一数据输出端组，和一个第二数据输出端组，所述数据路由器响应于所述系列的路由地址的接收，选择性地使所述数据输入端组与第一或第二数据输出端组耦接。
8．如权利要求1所述的显示器驱动电路，其中所述行地址系列包括一个单调递增的系列。
9．如权利要求1所述的显示器驱动电路，其中：
行定序器提供一系列子行地址；和
行解码器包括一个子行解码器。
10．在具有多个输出端的显示器驱动电路中，所述显示器驱动电路耦接到提供数据和要写入所述数据的显示器地址的系统，驱动显示器的方法包括步骤：
从系统接收第一初始行地址；
根据第一初始行地址产生一系列行地址；
对所述系列行地址中的每个行地址解码；和
断言在所述多个输出端的第一组上的一系列写入信号，所述第一组的每个输出端对应于相关的行地址。
11．如权利要求10所述的方法，其中驱动显示器的所述方法还包括步骤：
接收另一初始行地址；和
根据所述另一初始行地址产生另一系列行地址。
12．如权利要求10所述的方法，其中显示器驱动电路对数据选择路由到显示器的子行，该显示器具有在子部位可写入的行，该方法还包括步骤：
产生一系列路径地址；
对数据选择路由到相应于上述路由地址的子行。
13．如权利要求12所述的方法，还包括步骤：
产生一系列子行地址；
对一系列子行地址中的所述每个子行地址解码；和
断言在所述多个输出端的第二组上的写入信号，所述第二组的每个输出端对应于一个特定的被解码的子行地址。
14．如权利要求10所述的方法，还包括步骤：
产生一系列子行地址；
对所述系列子行地址中的每个所述子行地址解码；和
断言在所述多个输出端的第二组上的写入信号，所述第二组的每个输出端对应于一个相关的的子行地址。
15．如权利要求10所述的方法，其中产生一系列行地址的所述步骤包括步骤：
响应于第一阵列写入命令输出所述初始行地址；
根据所述初始行地址产生一个第二行地址；和
响应于第二阵列写入命令输出第二行地址。
16．如权利要求11所述的方法，其中产生另一系列行地址的所述步骤包括步骤：
输出所述另一初始行地址；
根据所述另一初始行地址产生一个第二行地址；和
响应于阵列写入命令输出所述第二行地址。
17．在具有多个输出端的显示器驱动电路中，所述显示器驱动电路耦接到提供数据和要写入数据的显示器地址的系统，驱动显示器的方法包括步骤：
从所述系统接收第一初始行地址；
根据第一初始行地址产生一系列子行地址；
对所述系列子行地址中的每个所述子行地址解码；和
断言在所述多个输出端上的一系列写入信号，每个输出端对应于一个相关的子行地址。
18．如权利要求17所述的方法，其中驱动显示器的方法还包括步骤：
接收另一初始行地址；和
根据所述另一初始行地址产生另一系列子行地址。
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