CN1307711C - 半导体集成电路的制造方法及半导体集成电路 - Google Patents

半导体集成电路的制造方法及半导体集成电路 Download PDF

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Abstract

通常，当固定支撑衬底的电位时，会产生由于寄生晶体管的产生在漏极附近接近嵌入绝缘膜处产生碰撞离子的问题。本发明的方法包括以下步骤：形成和图形化直至嵌入绝缘膜的LOCOS、栅极氧化膜、阱和用作栅电极的多晶硅膜；在源区和漏区每个区中的超浅部分中形成第二导电类型的高密度杂质区；在超浅部分的第二导电类型高密度杂质区之下，形成低密度的第二导电类型的杂质区；在低密度的第二导电类型杂质区之下且在嵌入绝缘膜之上，形成第二导电类型的高密度杂质区；在栅电极周围形成侧壁；在源区和漏区的每个区中形成第二导电类型的杂质区；形成层间绝缘膜，并在源区、漏区和栅电极中形成接触孔；并在层间绝缘膜上形成布线。

Description

半导体集成电路的制造方法及半导体集成电路
技术领域
本发明涉及一种制造晶体管的方法，该晶体管具有的结构允许形成在SOI晶片上的晶体管中的碰撞电离降低。特别地，本发明涉及制造SOI晶体管的一种方法，这种晶体管的支撑衬底的电位固定于GND电平上或低电压电平上。
背景技术
图4A至4D示出了制造传统SOI晶体管的一种方法，而图5A和5B是显示传统SOI晶体管结构的顶视图和截面图。其中，晶体管使用晶片形成，晶片中P型半导体薄膜通过一个嵌入的绝缘膜形成于P型支撑衬底上。
如图5所示，传统SOI晶体管形成于由伸展至嵌入式绝缘膜的LOCOS11所包围的半导体膜1中。这些晶体管相互之间由LOCOS11完全隔开。在N型晶体管的情况下，因为半导体膜1是P型的，晶体管的形成通过向源/漏区域14和15注入N型离子进行。
另一方面，在P型晶体管的情况，由LOCOS11包围的半导体膜1中注入了N型离子，以给予其N型导电性。在此情况下，向源/漏区域14和15注入P型离子以形成晶体管。
如图4A至4D所示，作为一种制造方法，首先生长氮化物膜8。所形成的氮化物膜8被图形化，然后经热氧化以形成LOCOS11。氧化氮化物膜8使得LOCOS11的其厚度延伸到嵌入的绝缘膜2。然后，以抗蚀剂6作为掩模进行离子注入，以形成阱7(图4B)。此时，要控制离子注入能量，以便在半导体膜中具有一个密度峰。
然后，进行热处理以激活并使被注入离子扩散。在LOCOS11形成以后，进行栅氧化膜13的形成、栅电极12的形成，及对晶体管源/漏区域14和15的离子注入。然后，形成层间绝缘薄膜18(图4C)。另外，层间绝缘膜18被图形化，并被刻蚀以形成与栅电极12、源/漏区域14和15的接触19。然后提供布线20(图4D)。
在SOI晶体管的情况下，由于支撑衬底3上的电位影响晶体管的特性，必须固定支撑衬底3的电位。因此，当支撑衬底安装于封装件时，支撑衬底3上的电位从用导电胶粘接的导电基座上获得。正常情况下，支撑衬底3连接到地端或电源电压端。
在传统的制作SOI晶体管方法中，由于因为在半导体膜和支撑衬底之间存在嵌入的绝缘膜，形成于半导体膜和支撑衬底上的晶体管彼此并未电连接，则支撑衬底上的电位处于浮置状态。然而，在完全耗尽型SOI晶体管等的情况下，半导体膜在其厚度方向上完全耗尽到如此程度，以至耗尽达到了嵌入式绝缘膜。因此，晶体管的特性受到支撑衬底上的电位很大影响。结果，支撑衬底电位的变化表现出类似于体晶体管的背栅效应的特性。
因此，必须固定支撑衬底的电位。固定支撑衬底电位的一个方法是通常在安装在封装件上时把支撑衬底用导电胶粘接在导电基座上。这样，固定基座的电位以便固定支撑衬底的电位。支撑衬底的电位连接到地端或连接到电源电压端。为了固定支撑衬底的电位，还有一种方法，就是提供穿过半导体膜和嵌入的绝缘膜到达支撑衬底的一部分的通孔。
在使用上述连接方法固定支撑衬底的电位的情况下，形成了以支撑衬底作为栅极的寄生晶体管。当作为寄生晶体管栅极的支撑衬底的电位被置为地电平时，此栅极和漏极之间的电位差增加。结果，在体漏极附近发生碰撞电离。
与SOI晶体管不同，在传统的体晶体管中不形成寄生晶体管。因此，尽管碰撞电离仅在传统的体晶体管中，在接近于漏极的衬底表面附近以高密度形式发生，但在SOI晶体管中，由于寄生晶体管的形成，碰撞电离除了在接近于漏极的衬底表面附近发生外，还在接近于漏极的嵌入式绝缘膜附近发生。随着所产生的碰撞离子数量的增加，在N型晶体管中，很可能发生寄生的双极现象，即电子空穴对中的空穴作为双极性电流流入源极。结果，晶体管的操作不再受栅极电压控制。
作为抑制出现寄生双极现象的一种方法，一种方法是以如图6所示的方式设置体电位，以便强行从体引出空穴。然而，由于用在体晶体管的晶体管布局与用于SOI晶体管的晶体管布局显著不同，因此在使用SOI器件实现电路设计的情况下，要从传统布局进行布局修改相当烦琐。另外，原则上SOI器件具有无闭锁结构。因此不必为晶体管提供保护环，因此非常有效地减少面积。然而，在设置体电位以强行从体中引出空穴的方法中，SOI器件减少面积的效果就减半了。
发明内容
根据本发明，提供一种制造半导体集成电路的方法，其中，CMOS晶体管形成于具有第一导电类型的半导体膜上，该半导体膜提供于具有第一导电类型的支撑衬底上，中间有嵌入的绝缘膜，这种制造方法包括步骤：进行热氧化，直至达到嵌入式绝缘膜，以形成用于晶体管之间元件隔离的LOCOS；形成第一导电类型晶体管的栅极氧化膜；在半导体膜上将要形成第一导电类型晶体管的区域，形成直至嵌入式绝缘膜的第一导电类型的杂质区；形成用作第一导电类型晶体管的栅电极的多晶硅膜，以便形成第二导电类型的杂质区；在源极和漏极各自的超浅部分中形成第二导电类型的杂质区；在超浅部分中在第二导电类型杂质区之下，形成低密度的第二导电类型杂质区；在低密度的第二导电类型杂质区之下，而在嵌入绝缘膜之上，形成第二导电类型的杂质区，其密度与超浅部分中第二导电类型的杂质区的一样；在源区、漏区和栅电极上形成绝缘膜；对形成于源区、漏区和栅电极上的绝缘膜进行干刻蚀，以便形成栅电极周围的侧壁；在源区和漏区的每个中形成第二导电类型的杂质区；形成层间绝缘膜，并在源区、漏区和栅电极中形成接触孔；在层间绝缘膜上形成布线。
结果，在形成于半导体膜上的晶体管中，由漏与体之间的电位差产生的耗尽层可向具有高密度的漏区部分中的体侧延伸，而耗尽层可有效的向具有低密度漏区部分的漏侧延伸。因此，在接近于漏的体表面附近和嵌入绝缘膜附近的电位集中度降低，从而降低了碰撞离子的产生。
另外，SOI晶体管具有这样缺点，即从体端引出由碰撞电离产生的空穴的方法使面积减少的效果降低了一半。然而，根据本发明，在没有提供SOI晶体管的体端的情况下，碰撞离子的产生本身就降低了，因此根据本发明的SOI晶体管能够有效地实现作为SOI器件优点的减小面积的效果。
进一步，根据本发明，提供一种半导体集成电路的制造方法，其中CMOS晶体管形成于第一导电类型的半导体膜上，该半导体膜提供于第一导电类型的支撑衬底上，中间有嵌入的绝缘膜，这种制造方法包括步骤：进行热氧化达到嵌入的绝缘膜，以形成用于晶体管之间元件隔离的LOCOS；形成第一导电类型晶体管的栅极氧化膜；在半导体膜上将要形成第一导电类型晶体管的区域中，形成直至嵌入绝缘膜的第一导电类型的杂质区；形成用作第一导电类型晶体管的栅电极的多晶硅膜，以便形成具有第二导电类型的杂质区；在源区和漏区各自的超浅部分中形成第二导电类型的杂质区；在超浅部分中第二导电类型杂质区之下，形成低密度的第二导电类型杂质区；在低密度的第二导电类型杂质区之下，而在嵌入绝缘膜之上，形成第二导电类型的杂质区，其密度与超浅部分中第二导电类型杂质区的一样；在栅电极及源区和漏区的一部分上提供掩模，以便在源区和漏区的每个中形成第二导电类型的杂质区；形成层间绝缘膜，并在源区、漏区和栅电极中形成接触孔；在层间绝缘膜上形成布线。在由上述方法形成的晶体管中，具有低密度的漏区部份在沟道长度方向的宽度受到掩模宽度的影响。因此，与在栅电极周围提供侧壁并在漏区形成低密度部分的情况相比，沿沟道长度方向的宽度更容易被控制。结果，漏极附近耗尽层的扩展可被调整得均匀。因此，在接近漏极的体表面附近和嵌入绝缘层附近碰撞电离可被降低。
再进一步，根据本发明，提供一种半导体集成电路的制造方法。其中，CMOS晶体管形成于第一导电类型的半导体膜上，该半导体膜提供于第一导电类型的支撑衬底上，中间有嵌入的绝缘膜，这种制造方法包括步骤：进行热氧化达到嵌入绝缘膜，以形成用于晶体管之间元件隔离LOCOS；形成第一导电类型晶体管的栅极氧化膜；在半导体膜上将要形成第一导电类型晶体管的区域中，形成直至嵌入绝缘膜的第一导电类型的杂质区；在第一导电类型杂质区中用作漏极附近区域的那部分半导体膜中，形成一个密度大于第一导电类型杂质区的密度的第一导电类型的杂质区；形成用作第一导电类型晶体管的栅电极的多晶硅膜，并形成第二导电类型的杂质区；在源区和漏区每个区中形成第二导电类型的杂质区；形成层间绝缘膜，并在源区、漏区和栅电极中形成接触孔；在层间绝缘膜上形成布线。在由上述方法形成的晶体管中，在漏极附近第一导电类型杂质区具有低密度的部分中，耗尽层向体侧延伸，而在具有高密度的区域，耗尽层向漏极侧延伸，从而使得耗尽层在漏极附近的扩展均匀化。结果，碰撞离子的产生可被降低。
附图说明
图1A至图1F是示出本发明的第一制造方法的工艺流程图(1)；
图2A至图2F是示出本发明的第一制造方法的工艺流程图(2)；
图3A和图3B是示出本发明的第一制造方法所制造晶体管结构的顶视图和截面图；
图4A至图4D是示出传统制造方法的工艺流程图；
图5A和图5B是示出传统制造方法所制造晶体管结构的顶视图和截面图；
图6是显示传统制造方法的空穴引出法的顶视图；
图7A至图7F是示出本发明的第二制造方法的工艺流程图(1)；
图8A至图8F是示出本发明的第二制造方法的工艺流程图(2)；
图9A和图9B是示出本发明的第二制造方法所制造的晶体管结构的顶视图和截面图；
图10A和图10B是示出本发明的第二制造方法所制造的第二晶体管的结构的顶视图和截面图；
图11A至图11F是示出本发明的第三制造方法的工艺流程图(1)；
图12A至图12C是示出本发明的第三制造方法的工艺流程图(2)；以及
图13A和图13B是示出本发明的第三制造方法所制造的晶体管结构的顶视图和截面图。
具体实施方式
以下将根据图1A至图1F和图2A至图2F描述本发明的第一实施例。
在本发明第一实施例所述半导体集成电路的制造方法中，将描述在P型半导体膜中制造N型晶体管和P型晶体管的方法，P型半导体膜通过一嵌入绝缘膜形成在P型支撑衬底上。同样的原则可适用于在N型半导体膜中制造晶体管的方法，此N型半导体膜通过嵌入绝缘膜形成于N型支撑衬底上。更特别地，要考虑如下两种情况：第一导电类型是P型而第二导电类型是N型的情况；及第一导电类型是N型而第二导电类型是P型的情况。
尽管只描述为其中第一导电类型为N型的N型SOI晶体管的实施例，但可以使用与N型晶体管同样的方法可以在同样的N型支撑衬底上制造P型SOI晶体管以便提供完全相反的导电类型。
下面描述根据本发明的半导体集成电路的一种制造方法。
如图1A所示，具有通过嵌入绝缘膜2提供在支撑衬底3上的半导体膜1的SOI晶片经热氧化以形成厚度为几百nm的热氧化层5。其上形成氮化物膜8，厚度约1600nm。然后形成LOCOS11。首先，为图形化LOCOS11，要进行对准和曝光。
其次，刻蚀氮化物膜8，以在LOCOS形成区域中形成开口。在此状态下的SOI晶片被放入热氧化炉，以形成用作P型晶体管形成区域9和N型晶体管形成区域10之间元件隔离的LOCOS11。LOCOS11形成为具有一定厚度，以使LOCOS11达到覆盖支撑衬底3的嵌入绝缘膜2。在图1B所示状态中，在P型晶体管形成区域9和N型晶体管形成区域10中形成了热氧化膜5和氮化物膜8的掩模。LOCOS11形成以后，除去氮化物膜8。然后，除去除LOCOS11区域之外的所有氧化膜以进行栅极氧化。
图1C显示了除LOCOS11之外的所有氧化膜都已除去的状态。
另外，图1D显示了进行栅极氧化处理后的状态。使用抗蚀剂6在栅极氧化膜13上进行图形化以形成用于对阱7进行离子注入的开口。然后，如图1D所示，使用抗蚀剂6作为掩模透过栅极氧化膜13进行离子注入。结果，离子注入仅在通过抗蚀剂6形成的开口中进行。在这一点上，调节离子注入的能量，以便在半导体膜1中的密度分布具有一个峰值。
然后，如图1E所示，在形成多晶硅膜后，进行对准和曝光，以形成栅电极12的图案。然后，用干腐蚀法腐蚀掉多晶硅膜，以形成栅电极12。
然后，如图1F所示，在N型晶体管源区14、N型晶体管漏区15和栅电极12上形成厚度约为数百埃的绝缘膜16。为进行浅离子注入，例如，在约40KeV能量条件下，形成超浅高密度N型源区141和超浅高密度N型漏区151，所具有的密度约为1E18/cm3。
然后，如图2A所示，对于在靠近漏区14、源区15的中间部分的深度进行离子注入，例如，在约60KeV能量条件下，形成低密度N型源区142和低密度N型漏区152，所具有的密度约为1E17/cm3。
然后，如图2B所示，为进行深离子注入，例如，在约100KeV能量条件下，形成紧接着嵌入绝缘膜的高密度N型源区143和紧接着嵌入绝缘膜的高密度N型漏区153，所具有的密度约为1E18/cm3。然后，如图2C所示，用干腐蚀法腐蚀覆盖源区/漏区和栅电极上的绝缘膜16以形成围绕栅电极12的侧壁17。在后续工艺中，侧壁17用作向源极和漏极进行注入的注入掩模。
然后，如图2D所示，在约60KeV能量条件下，在源区和漏区中形成高密度N型源区144和高密度N型漏区154，所具有的密度约为1E18/cm3。通过该注入，可以形成其中只有一部分源区和漏区具有低密度的N型杂质区域。此后，进行与正常CMOS制造工艺一样的步骤。然后在晶体管的源/漏区形成接触19。
然后，如图2F所示，形成金属膜，并在其上施加抗蚀剂。进行对准和曝光以图形化并刻蚀布线。然后在布线上形成一保护膜。形成焊接垫，从而完成半导体集成电路。
图3A和图3B是根据本发明第一制造方法的晶体管结构的顶视图和截面图。图3B是沿图3A的顶视图中线A-A1剖开的截面图。因为在图3A和图3B中使用了与图1A至图2F相同的标号，这里省略对其描述。如图3A和3B所示，在晶体管漏极附近形成的耗尽层可有效地延伸向漏极一侧，即延伸向半导体膜1的中间附近的N型漏极低密度区域152一侧，耗尽层向体一侧的延伸可得到抑制。因此，耗尽层沿沟道长度方向的宽度在接近漏极的体表面附近和嵌入绝缘膜2附近几乎没有不同。结果，在体表面附近或在嵌入绝缘膜2附近的电场强度可得到抑制。因此，碰撞离子的产生可以减少。
另外，在使用提供体端子和把碰撞电离产生的空穴从体端子引出的方法的情况下，SOI晶体管存在一个缺点，即面积减小的效果被减半。另一方面，根据本发明的SOI晶体管自己具有降低碰撞离子产生的效果，而勿需提供体端子，也不损失作为SOI器件优点的减小面积的效果。
然后，将根据图7A至图7F和图8A至图8F描述本发明的第二实施例。
以下将描述根据本发明的半导体集成电路的制造方法。
如图7A所示，具有通过嵌入绝缘膜2提供在支撑衬底3上的半导体膜1的SOI晶片经热氧化以形成厚度为几百nm的热氧化层5。其上形成氮化物膜8，厚度约1600nm。
然后形成LOCOS11。首先，进行对准和曝光，以图形化LOCOS11。其次，刻蚀氮化物膜8，以在LOCOS形成区域形成开口。此状态的SOI晶片被放入热氧化炉，以形成LOCOS11。LOCOS11的形成达到一定厚度，以使LOCOS11达到重叠支撑衬底3的嵌入绝缘膜2。在图7B所示状态中，在P型晶体管形成区域9和N型晶体管形成区域10中形成热氧化膜5和氮化物膜8的掩模。LOCOS11形成以后，除去氮化物膜8。然后，除去除LOCOS11之外的所有氧化膜以进行栅极氧化工艺。
图7C示出了除LOCOS11之外的氧化膜都已除去的状态。
另外，图7D示出了进行栅极氧化处理后的状态。使用抗蚀剂6在栅极氧化膜13上进行图形化以形成对阱7进行离子注入的开口。然后，如图7D所示，使用抗蚀剂6作为掩模透过栅极氧化膜13进行离子注入。结果，离子注入仅在通过抗蚀剂6形成的开口中。在这一点上，调节离子注入的能量，以使在半导体膜1中的密度分布具有一个峰值。
然后，如图7E所示，在形成多晶硅膜后，进行对准和曝光，以图形化栅电极12。然后，用干腐蚀法腐蚀多晶硅膜，以形成栅电极12。
然后，如图7F所示，为进行浅离子注入，例如，在约40KeV能量条件下，形成超浅高密度N型源区141和超浅高密度N型漏区151，所具有的密度约为1E18/cm3。
然后，如图8A所示，对于在靠近漏区14和源区15的中间部分的深度进行离子注入，例如，在约60KeV能量条件下，形成低密度N型源区142和低密度N型漏区152，所具有的密度约为1E17/cm3。
另外，如图8B所示，为进行深离子注入，例如，在约100KeV能量条件下，形成紧接着嵌入绝缘膜的高密度N型源区143和紧接着嵌入绝缘膜的高密度N型漏区153，所具有的密度约为1E18/cm3。然后，与第一实施例不同，在该第二实施例中如图8C所示在栅电极12、源区14和漏区15上施加抗蚀剂6。进行对准和曝光，以在栅电极12、部分源区14和漏区15上形成掩模。
然后，如图8D所示，在约60KeV能量条件下，在源区和漏区中形成高密度N型源区144和高密度N型漏区154，所具有的密度约为1E18/cm3。通过这一注入，可以形成其中只有一部分源区和漏区具有低密度的N型杂质区域。
此后，如同在第一实施例中一样，进行与正常CMOS制造工艺一样的步骤。如图8E所示，形成层间绝缘膜18。然后形成晶体管的源/漏区中的接触19。然后，如图8F所示，形成金属膜，并在其上施加抗蚀剂。进行对准和曝光以图形化，并刻蚀布线20。然后在布线20上形成一保护膜。形成焊接垫，从而完成半导体集成电路。
图9A和图9B是根据本发明第二制造方法的晶体管结构顶视图和截面图。图9B是沿图9A中线A-A1剖开的截面图。因为在图9A和图9B中使用了与图7A至图8F相同的标号，这里省略对其描述。如图9A和9B所示，由于在形成的晶体管漏区附近的耗尽层可有效地延伸向漏极一侧，即朝向半导体膜1的中间附近的N型漏极低密度区域152一侧，耗尽层向体一侧的延伸可被抑制。因此，耗尽层沿沟道长度方向的宽度在接近漏极的体表面附近和接近绝缘膜2附近几乎没有不同。结果，在体表面附近或在嵌入绝缘膜2附近的电场强度得到抑制。因此，碰撞离子的产生可以减少。
在实施例1中，提供了围绕栅电极12的侧壁17以用作向源区14和漏区15进行离子注入的掩模的情况下，N型漏极低密度区域的宽度约为0.1微米。另一方面，在该第二实施例中，通过在栅电极12及部分源区14和漏区15上提供掩模进行对源区14和漏区15的高密度离子注入。因此，靠掩模的宽度可以调节N型漏极低密度区域的宽度21，从而耗尽层向体一侧的延伸自体表面附近直至嵌入绝缘膜附近可以调节均匀。
只需要求在漏极一侧具有N型低密度区域，而勿需要求在不产生碰撞离子的源极一侧具有低密度区域。图10A和图10B是示出根据本发明第二制造方法的第二晶体管结构的顶视图和截面图。在用提供在栅极区12及部分源区14和漏区15之上的掩模对源区14和漏区15进行离子注入的情况下，如图10B所示，可仅在漏极一侧提供N型低密度区域。
然后，将根据图11A至图11F和图12A至图12C描述本发明的第三实施例。以下将描述根据本发明的半导体集成电路的制造方法。
如图11B所示，LOCOS11形成在具有半导体膜1，通过嵌入绝缘膜2提供在支撑衬底3上的SOI晶片中。首先形成厚度为几百埃的热氧化膜5。其上形成氮化物膜8，厚度约1600埃。然后进行对准和曝光，以图形化LOCOS11。然后，刻蚀氮化物膜8，以在LOCOS形成区域中形成开口。图11A显示了在P型晶体管区域9和N型晶体管区域10上形成热氧化膜5和氮化物膜8的掩模的状态。在此状态的SOI晶片被放入热氧化炉，以形成LOCOS11用于P型晶体管形成区域9和N型晶体管形成区域10之间的元件隔离，如图11B所示。LOCOS11要形成达到一定厚度，以使LOCOS11达到重叠支撑衬底3的嵌入绝缘膜2。LOCOS11形成以后，除去氮化物膜8。然后，除去除LOCOS11之外的所有氧化膜进行栅极氧化处理，以进行形成栅极氧化膜13(图11C)。
使用形成在栅极氧化膜13上的抗蚀剂6进行图形化以形成对阱7进行离子注入的开口。然后，如图11D所示，使用抗蚀剂6作为掩膜透过栅极氧化膜13进行离子注入。结果，离子仅注入在通过抗蚀剂6形成的开口中。在这一点上，要调节离子注入的能量，以使在半导体膜1中的密度分布具有一个峰值。
然后，通过掩模进行离子注入，掩模在相应于处于阱中的漏极附近具有一个开口，因此借助光刻和离子注入方法，在半导体膜中间深度形成了比阱具有更高密度的P型杂质区22。
进一步，如图11F所示，在形成多晶硅膜后，进行对准和曝光，以图形化栅电极12。然后，用干腐蚀法腐蚀掉多晶硅膜，以形成栅电极12。然后，如图12A所示，在约60KeV能量条件下，形成高密度N型源区144和高密度N型漏区154，所具有的密度约为1E18/cm3。此后，如同在第一实施例中一样，进行与正常CMOS制造工艺一样的步骤。如图12B所示，形成层间绝缘膜18。然后在晶体管的源区/漏区中形成接触19。然后，如图12C所示，形成金属膜，并在其上施加抗蚀剂。进行对准和曝光以图形化并刻蚀布线20。然后在布线20上形成一保护膜19。再形成焊接垫，从而完成半导体集成电路。
图13A和图13B是根据本发明第三制造方法的晶体管结构的顶视图和截面图。图13B是沿图13A顶视图中线A-A1剖开的截面图。因为在图13A和图13B中使用了与图11A至图12C相同的标号，这里省略对其描述。如图13A和13B所示，在晶体管漏极附近的耗尽层比在半导体膜1的中间附近具有高体密度。
因此耗尽层向体一侧的延伸可被抑制。结果，耗尽层沿沟道长度方向的宽度在接近漏极的体表面附近和接近嵌入绝缘膜2附近几乎没有不同。结果，在体表面附近或在嵌入绝缘膜2附近的电场强度可被抑制。因此，碰撞离子的产生可以降低。
本发明以上述几种模式进行，并具有如下的效果。
一种制造半导体集成电路的方法，其中CMOS晶体管形成于第一导电类型的半导体膜上，该半导体膜提供于第一导电类型的支撑衬底上，中间有嵌入的绝缘膜，该制造方法包括步骤：进行热氧化，直至达到嵌入绝缘膜，以形成用于晶体管之间元件隔离的LOCOS；形成第一导电类型晶体管的栅极氧化膜；在半导体膜上将要形成第一导电类型晶体管的区域，形成直至嵌入绝缘膜的第一导电类型的杂质区；形成用作第一导电类型晶体管的栅电极的多晶硅膜，以便形成第二导电类型的杂质区；在源区和漏区每个区中的超浅部分中形成第二导电类型的杂质区；在超浅部分中第二导电类型杂质区之下，形成低密度的第二导电类型杂质区；在低密度的第二导电类型杂质区之下及在嵌入绝缘膜之上，形成一个第二导电类型的杂质区，其密度与在超浅部分中第二导电类型的杂质区一样；在源区、漏区和栅电极之上形成绝缘膜；对形成于源区、漏区和栅电极之上的绝缘膜进行干腐蚀，以便形成栅电极周围的侧壁；在源区和漏区的每个区中形成具有第二导电类型的杂质区；形成层间绝缘膜，并在源区、漏区和栅电极中形成接触孔；在层间绝缘膜上形成布线。结果，在形成于半导体膜上的晶体管中，由漏极与体之间的电位差产生的耗尽层可在具有高密度的漏区部分中向体侧延伸，而在具有低密度的漏区部分中耗尽层则有效地向漏极侧延伸。因此，在接近于漏极的体表面附近或嵌入绝缘膜附近的电场密度可被降低，从而降低了碰撞离子的产生。另外，SOI晶体管通常具有这样的缺点，即从体端子引出由碰撞电离产生的空穴的方法使面积减少的效果降低了一半。在本发明中，因为在没有提供SOI晶体管中的体端子的情况下，碰撞离子的产生本身就降低了，因此本发明的SOI晶体管能够有效地实现作为SOI器件优点的减小面积的效果。
进一步，一种半导体集成电路的制造方法，其中CMOS晶体管形成于第一导电类型的半导体膜上，该半导体膜提供于第一导电类型的支撑衬底上，中间有嵌入的绝缘膜，该制造方法包括步骤：进行热氧化，直至达到嵌入的绝缘膜，以形成用于晶体管之间元件隔离的LOCOS；形成第一导电类型晶体管的栅极氧化膜；在半导体膜上将要形成第一导电类型晶体管的区域，形成直至嵌入绝缘膜的第一导电类型的杂质区；形成用作第一导电类型晶体管的栅电极的多晶硅膜，以便形成第二导电类型的杂质区；在源区和漏区每个区中的超浅部分中形成第二导电类型的杂质区；在超浅部分中第二导电类型杂质区之下，形成低密度的第二导电类型杂质区；在低密度的第二导电类型杂质区之下，而在嵌入绝缘膜之上，形成第二导电类型的杂质区，其密度与超浅部分中第二导电类型的杂质区一样；在栅电极及源区和漏区部分上提供掩模，以便在源区和漏区的每个区中形成第二导电类型的杂质区；形成层间绝缘膜，并在源区、漏区和栅电极中形成接触孔；在层间绝缘膜上形成布线。在以上述方法形成的晶体管中，具有低密度的漏区部分沿沟道长度方向的宽度受到掩模宽度的影响。因此，与在栅电极周围提供侧壁并在漏区中形成具有低密度部分的情况相比，本方法更容易控制沿沟道长度方向的宽度。结果，漏极附近耗尽层的扩展可以调整得均匀。因此，在接近漏极的体表面附近或嵌入绝缘层附近的碰撞电离可以降低。
再进一步，一种半导体集成电路的制造方法，其中，CMOS晶体管形成于第一导电类型的半导体膜上，该半导体膜提供于具有第一导电类型的支撑衬底上，中间有嵌入的绝缘膜，该制造方法包括步骤：进行热氧化，直至达到嵌入绝缘膜，以形成用于晶体管之间元件隔离的LOCOS；形成第一导电类型晶体管的栅极氧化膜；在半导体膜上将要形成第一导电类型晶体管的区域，形成直至嵌入绝缘膜的第一导电类型的杂质区；在第一导电类型杂质区中用作漏极附近区域的那部分半导体膜中，形成一个密度大于第一导电类型杂质区的密度的第一导电类型的杂质区；形成用作第一导电类型晶体管的栅电极的多晶硅膜，并形成具有第二导电类型的杂质区；在源区和漏区每个区中形成第二导电类型的杂质区；形成层间绝缘膜，并在源区、漏区和栅电极中形成接触孔；在层间绝缘膜上形成布线。在以上述方法形成的晶体管中，在漏极附近第一导电类型杂质区具有低密度的部分中，耗尽层向体侧延伸，而在具有高密度的部分，耗尽层向漏极侧延伸，以使得耗尽层在漏极附近的扩展均匀化。因此，碰撞离子的产生可以降低。

Claims (6)

1.一种制造半导体集成电路的方法，其中CMOS晶体管形成于第一导电类型的半导体膜上，该半导体膜提供于第一导电类型的支撑衬底上，中间有嵌入的绝缘膜，该方法包括步骤：
进行热氧化，以在半导体膜中形成用于晶体管之间元件隔离的LOCOS；
形成第一导电类型晶体管的栅极氧化膜；
在栅极氧化膜和嵌入绝缘膜之间将要形成第一导电类型晶体管的区域中，形成第一导电类型的杂质区；
在栅极氧化膜上形成多晶硅膜并刻蚀该多晶硅膜，以便形成第一导电类型晶体管的栅电极；
在源区和漏区每个区中的超浅部分中形成第二导电类型的杂质区；
在源区和漏区每个区的中部，形成低密度的第二导电类型杂质区；
在源区和漏区每个区的下面部分中，形成第二导电类型的杂质区，其密度与超浅部分中第二导电类型的杂质区一样；
在源区、漏区和栅电极之上形成绝缘膜；
对形成于源区、漏区和栅电极区域上的绝缘膜进行干腐蚀，以便形成栅电极周围的侧壁；
将侧壁用作掩模进行离子注入，在源区和漏区每个区中形成第二导电类型的杂质区。
2.一种半导体集成电路的制造方法，其中CMOS晶体管形成于第一导电类型的半导体膜上，该半导体膜提供于第一导电类型的支撑衬底上，中间有嵌入的绝缘膜，该方法包括步骤：
进行热氧化，以在半导体膜中形成用于晶体管之间元件隔离的LOCOS；
形成第一导电类型晶体管的栅极氧化膜；
在栅极氧化膜和嵌入绝缘膜之间在将要形成第一导电类型晶体管的区域中，形成第一导电类型的杂质区；
在栅极氧化膜上形成多晶硅膜，刻蚀该多晶硅膜以便形成第一导电类型晶体管的栅电极；
在源区和漏区每个区中的超浅部分中形成第二导电类型的杂质区；
在源区和漏区每个区中的中部，形成低密度的第二导电类型杂质区；
在源区和漏区每个区中的下面部分中，形成第二导电类型的杂质区，其密度与超浅部分中第二导电类型的杂质区一样；以及
在邻近栅电极的源区和漏区的部分上提供抗蚀剂掩模，进而进行离子注入以便在源区和漏区的每个区中形成第二导电类型的杂质区。
3.一种半导体集成电路的制造方法，其中CMOS晶体管形成于第一导电类型的半导体膜上，该半导体膜提供于第一导电类型的支撑衬底上，中间有嵌入的绝缘膜，该方法包括步骤：
进行热氧化，以在半导体膜中形成用于晶体管之间元件隔离的LOCOS；
形成第一导电类型晶体管的栅极氧化膜；
在将要形成第一导电类型晶体管的区域中，在栅极氧化膜和嵌入绝缘膜之间形成第一导电类型的杂质区；
在第一导电类型杂质区中用作漏极最接近区域的半导体膜的中间深度部分中，形成一个密度大于第一导电类型杂质区的密度的第一导电类型的杂质区；
在栅极氧化膜上形成多晶硅膜，刻蚀多晶硅膜以便形成第一导电类型晶体管的栅电极；以及
通过栅电极进行离子注入以在源区和漏区的每个区中形成第二导电类型的杂质区。
4.一种半导体集成电路，其中CMOS晶体管形成于第一导电类型的半导体膜上，该半导体膜提供于第一导电类型的支撑衬底上，中间有嵌入的绝缘膜，该集成电路包括：
在半导体膜中形成的第二导电类型的源区和第二导电类型的漏区；
在半导体膜的上表面上形成的栅极绝缘膜；以及
在栅极绝缘膜的上表面上形成的栅电极，
其中，源区包括与沟道区为界的超浅高密度N型源区、处于该超浅高密度N型源区下方的低密度N型源区、与嵌入绝缘膜相邻的N型源区；并且
漏区包括一个与沟道区为界的超浅高密度N型漏区、处于该超浅高密度N型漏区下方的低密度N型漏区、与嵌入绝缘膜相邻的N型漏区。
5.根据权利要求4的半导体集成电路，包括栅电极侧壁上的侧壁。
6.一种半导体集成电路，其中，CMOS晶体管形成于第一导电类型的半导体膜上，该半导体膜提供于第一导电类型的支撑衬底上，中间有嵌入的绝缘膜，该集成电路包括：
在半导体膜中形成的第二导电类型的源区和第二导电类型的漏区；
在半导体膜的上表面上形成的栅极绝缘膜；以及
在栅极绝缘膜的上表面上形成的栅电极，
其中，位于栅极绝缘膜下方的沟道区域具有第一导电类型的杂质区，该杂质区具有比以漏区为界处的阱高的密度。
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