CN1361534A - 备有具有磁隧道接合部的存储单元的薄膜磁性体存储装置 - Google Patents

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Abstract

一种备有具有磁隧道接合部的存储单元的薄膜磁性体存储装置,数据读出时,存储单元(MC)及空存储单元(DMC)分别被耦合在位线(BL、/BL)中的各一条上,流过数据读出电流。在所选择的存储单元列中,读出门(RG)根据两条位线(BL、/BL)的电压,驱动对应的两条读出数据总线(RDB、/RDB)的电压。数据读出电路55a放大读出数据总线(RDB、/RDB)之间的电位差,输出读出数据(DOUT)。利用读出门(RG)能将读出数据总线(RDB、/RDB)和数据读出电流路径切断,所以能使位线(BL、/BL)中的电压迅速变化,使数据读出高速化。

Description

备有具有磁隧道接合部的存储单元的 薄膜磁性体存储装置
技术领域
本发明涉及薄膜磁性体存储装置，特别是涉及备有具有磁隧道接合效应(MTJ：Magnetic Tunneling Junction)存储单元的随机存取存储器。
背景技术
作为消耗功率低、存储的数据能不易失的存储装置，MRAM(Magnetic Random Access Memory)装置引人注目。MRAM装置是用半导体集成电路中形成的多个薄膜磁性体进行不易失的数据存储、而且能对各个薄膜磁性体随机存取的存储装置。
特别是近年来，发表了这样的信息，即由于将利用磁隧道接合(MTJ：Magnetic Tunneling Junction)的薄膜磁性体作为存储单元用，所以MRAM装置的性能飞跃地发展。关于备有具有磁隧道接合效应的存储单元的MRAM装置公开发表在下述的一些技术文献中：“A 10ns Read and Write Non-Volatile Memory ArrayUsing a Magnetic Tunnel Junction and FET Switchin each Cell”，ISSCC Digest of Technical Papers，TA7.2，Feb.2000.以及“Nonvolatile RAM based onMagnetic Tunnel Junction Elements”，ISSCC Digest ofTechnical Papers，TA7.3，Feb.2000.等。
图83是表示具有磁隧道接合部的存储单元(以下简称“MTJ存储单元”)的简略结构图。
参照图83，MTJ存储单元备有电阻值随着存储数据的数据电平的变化而变化的磁隧道接合部MTJ、以及存取晶体管ATR。存取晶体管ATR由场效应晶体管形成，被耦合在磁隧道接合部MTJ和接地电压Vss之间。
对应于MTJ存储单元，配置着指示数据写入用的写入字线WWL；指示数据读出用的读出字线RWL；以及数据读出时及数据写入时传递对应于数据电平的电信号用的数据线即位线BL。
图84是说明从MTJ存储单元进行数据读出工作的示意图。
参照图84，磁隧道接合部MTJ具有：有一定方向的固定磁场的磁性体层(以下简称“固定磁性层”)FL；以及有自由磁场的磁性体层(以下简称“自由磁性层”)VL。由绝缘体膜形成的隧道阻挡层配置在固定磁性层FL及自由磁性层VL之间。在自由磁性层VL中，对应于存储数据的电平，不易失地写入与固定磁性层同一方向的磁场及与固定磁性层不同方向的磁场两者中的任意一者。
在数据读出时，存取晶体管ATR随着读出字线RWL的激活而被导通。因此，从图中未示出的控制电路作为恒定电流供给的读出电流Is流过位线BL～磁隧道接合部MTJ～存取晶体管ATR～接地电压Vss这样的电流路径。
磁隧道接合部MTJ的电阻值随着固定磁性层FL和自由磁性层VL之间的磁场方向的相对关系的变化而变化。具体地说，在固定磁性层FL的磁场方向和被写入自由磁性层VL中的磁场方向相同的情况下，与两者的磁场方向不同时相比，磁隧道接合部MTJ的电阻值小。
因此，在数据读出时，由读出电流Is在磁隧道接合部MTJ中发生的电压变化随着自由磁性层VL中存储的磁场方向的不同而不同。因此，一旦将位线BL预充电成高电压状态后，如果开始供给读出电流Is，则通过监视位线BL的电压电平的变化，能读出MTJ存储单元中的存储数据的电平。
图85是说明对MTJ存储单元的数据写入工作的示意图。
参照图85，在数据写入时，读出字线RWL不被激活，存取晶体管ATR被导通。在此状态下，将磁场写入自由磁性层VL中用的数据写入电流分别流入写入字线WWL及位线BL中。由分别流入写入字线WWL及位线BL的数据写入电流的方向组合决定自由磁性层VL的磁场方向。
图86是说明数据写入时的数据写入电流的方向和磁场方向的关系的示意图。
参照图86，横轴所示的磁场Hx表示由流过写入字线WWL的数据写入电流产生的磁场H(WWL)的方向。另一方面，纵轴所示的磁场Hy表示由流过位线BL的数据写入电流产生的磁场H(BL)的方向。
自由磁性层VL中存储的磁场方向只有在磁场H(WWL)和H(BL)之和到达图中所示的星状特性曲线的外侧区域时才被重新写入。即，在施加了相当于星状特性曲线的内侧区域的磁场的情况下，不更新自由磁性层VL中存储的磁场方向。
因此，为了通过写入工作更新磁隧道接合部MTJ中的存储数据，有必要使电流流过写入字线WWL及位线BL两者。一旦被存储在磁隧道接合部MTJ中的磁场方向即存储数据在进行新的数据写入之前的期间不易失地被保存着。
在数据读出工作时，读出电流Is流过位线BL。可是，一般说来读出电流Is设定得比上述的数据写入电流小1～2位左右，所以由于读出电流Is的影响，数据读出时错误地改写MTJ存储单元中的存储数据的可能性小。
在上述的技术文献中，公开了将这样的MTJ存储单元集成在半导体基板上，构成随机存取存储器即MRAM装置的技术。
图87是表示集成配置成行列状的MTJ存储单元的示意图。
参照图87，通过将MTJ存储单元呈行列状地配置在半导体基板上，能实现高集成化的MRAM装置。在图87中示出了将MTJ存储单元配置成n行×m列(n、m：自然数)的情况。
已经说明过，有必要对各MTJ存储单元配置位线BL、写入字线WWL及读出字线RWL。因此，对应于配置成行列状的n×m个MTJ存储单元，有必要配置n条写入字线WWL1～WWLn及读出字线RWL1～RWLn、以及m条位线BL1～Blm。
这样，对MTJ存储单元一般是分别对应于读出工作和写入工作设置独立的字线。
图88是配置在半导体基板上的MTJ存储单元的结构图。
参照图88，在半导体主基板SUB上的p型区域PAR中形成存取晶体管ATR。存取晶体管ATR有呈n型区域的源/漏区110、120和栅极130。源/漏区110通过在第一金属布线层M1上形成的金属布线与接地电压Vss耦合。在第二金属布线层M2上形成的金属布线被用于写入字线WWL。另外，位线BL被设置在第三金属布线层M3上。
磁隧道接合部MTJ被配置在设置写入字线WWL的第二金属布线层M2和设置位线BL的第三金属布线层M3之间。存取晶体管ATR的源/漏区120通过在接触孔中形成的金属膜150、第一及第二金属布线层M1及M2、以及势垒金属140，导电性地与磁隧道接合部MTJ耦合。势垒金属140是为了使磁隧道接合部MTJ和金属布线之间导电性地耦合而设置的缓冲材料。
已经说明过，在MTJ存储单元中，读出字线RWL是与写入字线WWL作为独立的布线设置的。另外，数据写入时读出字线RWL及位线BL需要流过发生规定值以上大小的磁场用的数据写入电流。因此，位线BL及写入字线WWL用金属布线形成。
另一方面，读出字线RWL是为了控制存取晶体管ATR的栅极电压而设置的，不需要大量地流过电流。因此，从提高集成度的观点看，读出字线RWL不用重新设置独立的金属布线层，可以在与栅极130同一布线层中，用多晶硅层或多面结构等形成。
可是，用图84说明过，根据使读出电流(图84中的Is)流过起电阻体作用的磁隧道接合部MTJ而产生的电压变化，进行对MTJ存储单元的数据读出。因此，在读出电流路径的RC时间常数大的情况下，不能迅速地发生该电压变化，数据读出工作难以高速化。
另外，如图86所示，由于根据作为阈值供给的对应于星状特性曲线的磁场的大小，进行数据写入，所以存在制造存储单元时的星状特性曲线的离散直接与存储单元的写入容限的离散相联系的问题。
图89是说明制造离散对数据写入容限的影响用的示意图。
参照图89，图中用符号ASd表示星状特性曲线的设计值。这里，制造MRAM装置时由于离散的原因，考虑设计值偏离的情况，而用符号ASa或ASb表示存储单元的星状特性曲线。
例如，在具有星状特性曲线ASb的MTJ存储单元中，流过对应于设计值的数据写入电流，即使允许数据写入磁场，也不能进行数据写入。
另一方面，在具有星状特性曲线ASa的MTJ存储单元中，即使在施加了比设计值小的数据写入磁场的情况下，也能进行数据写入。其结果，具有该特性的NTJ存储单元相对于磁噪声变得非常弱。
随着与高集成化相伴随的存储单元的小型化，这样的星状特性曲线的制造离散有可能更大。因此，不仅需要开发降低星状特性曲线的制造离散的制造技术，而且需要开发对应于星状特性曲线的变化，进行确保适当的数据写入容限用的调整的技术，以确保产品的合格率。
另外，用图85及图86已说明过，数据写入时需要较大的数据写入电流流过位线BL及写入字线WWL。如果数据写入电流变大，则位线BL及写入字线WWL中的电流密度上升，一般说来有可能发生称为电迁移的现象。
其结果，在这些布线中如果由于电迁移现象而发生断线或布线间短路，则有损于MRAM装置工作的可靠性。另外，在数据写入电流变大的情况下，有可能不能忽视由此而产生的磁噪声的影响。因此，希望能用更小的数据写入电流进行数据写入。
另外，用图87及图88已说明过，由于对MTJ存储单元进行数据写入及数据读出所需要的布线数多，所以集成配置MTJ存储单元的存储阵列的面积变小，难以减少MRAM装置的芯片面积。
与图83所示的MTJ存储单元相比较，作为能进一步高集成化的MTJ存储单元的结构，已知一种采用PN结二极管作为存取元件来代替存取晶体管的结构。
图90是表示使用二极管的MTJ存储单元的简略结构图。
参照图90，使用二极管的MTJ存储单元备有磁隧道接合部MTJ、以及存取二极管DM。存取二极管DM将从磁隧道接合部MTJ朝向字线WL的方向作为正方向，使两者之间进行耦合。位线BL沿着与字线WL交叉的方向设置，与磁隧道接合部MTJ耦合。
通过使数据写入电流流过字线WL及位线BL，对使用二极管的MTJ存储单元进行数据写入。与使用存取晶体管的存储单元的情况一样，根据写入数据的数据电平，设定数据写入电流的方向。
另一方面，在数据读出时，对应于所选择的存储单元的字线WL，被设定为低电压(例如接地电压Vss)状态。这时，由于将位线BL预充电成高电压(例如电源电压Vcc)状态，所以存取二极管DM导通，能使读出电流Is流过磁隧道接合部MTJ。另一方面，由于对应于非选择的存储单元的字线WL被设定为高电压状态，所以对应的存取二极管DM维持阻断状态，不流过读出电流Is。
这样做，在使用存取二极管的MTJ存储单元中，也能进行数据读出及数据写入。
图91是将图90所示的MTJ存储单元配置在半导体基板上的情况下的结构图。
参照图91，利用半导体主基板SUB上的例如由N型阱形成的N型区域NWL、以及设置在N型阱NWL上的P型区域PRA，能形成存取二极管DM。
相当于存取二极管DM的阴极的N型阱NWL与配置在金属布线层M1上的字线WL耦合。相当于存取二极管DM的阳极的P型区域PRA通过势垒金属140及金属膜150，导电性地与磁隧道接合部MTJ耦合。位线BL被配置在金属布线层M2上，与磁隧道接合部MTJ耦合。这样，通过用存取二极管代替存取晶体管，能构成有利于高集成化的MTJ存储单元。
可是，数据写入时，由于数据写入电流流过字线WL及位线BL，所以在这些布线上分别发生与数据写入电流对应的电压降。发生这样的电压降的结果，根据字线WL及位线BL中的电压分布情况，在不是数据写入对象的MTJ存储单元的一部分中，有可能存取二极管DM的PN结导通。其结果，由于未预料的电流流过MTJ存储单元，所以有可能进行错误的数据写入。
这样，使用存取二极管的现有的MTJ存储单元有利于高集成化的反面，存在数据写入工作不稳定的问题。
发明内容
本发明的第一个目的在于在备有MTJ存储单元的MRAM装置中，谋求数据读出的高速化。
本发明的第二个目的在于在备有MTJ存储单元的MRAM装置中，提供一种能容易地进行补偿由制造离散引起的磁特性的变化、确保规定的数据写入容限用的数据写入电流量的调整的结构。
本发明的第三个目的在于在备有MTJ存储单元的MRAM装置中，通过降低数据写入电流，谋求提高工作的可靠性和抑制磁噪声。
本发明的第四个目的在于提供一种能高集成化、工作的可靠性高的MTJ存储单元的结构。
本发明的第五个目的在于在备有被配置成阵列状的MTJ存储单元的MRAM装置中，通过谋求提高设计的自由度及减少全部存储阵列所必要的布线数，谋求抑制芯片面积。
简要地说，本发明是一种薄膜磁性体存储装置，备有：存储阵列、多条第一位线、多条读出字线、第一读出数据线、读出门电路、以及数据读出电路。存储阵列包括呈行列状配置的分别对应于存储数据的电平、具有第一及第二电阻值两者中的某一者的多个磁性体存储单元。多条第一位线分别对应于磁性体存储单元的列设置。多条读出字线分别对应于磁性体存储单元的行设置，将对应于进行地址选择的行的磁性体存储单元分别导电性地耦合在设定为第一电压的多条第一位线和第二电压之间，使数据读出电流通过磁性体存储单元。第一读出数据线传递读出数据。读出门极电路对应于多条第一位线中的进行地址选择的列中的一条的电压，设定第一读出数据线的电压。数据读出电路根据第一读出数据线的电压，设定读出数据的数据电平。
因此，本发明的主要优点在于：由于不使数据读出电流流过第一读出数据线，降低数据读出电流路径的RC常数，进行数据读出，所以能使第一位线的电压迅速地发生变化，能使数据读出高速化。
本发明的另一方面，是一种具有通常工作方式和测试方式的薄膜磁性体存储装置，备有：存储阵列、多条写入字线、写入字线驱动器、数据写入电路、多条位线、以及输入端子。存储阵列有呈行列状配置的多个磁性体存储单元。多个磁性体存储单元中的每一个有在由第一及第二数据写入电流施加的数据写入磁场比规定磁场大的情况下，随写入的存储数据电平的不同而不同的电阻值。多条写入字线对应于磁性体存储单元的行分别设置，在数据写入时根据行选择结果，有选择地被激活。写入字线驱动器对被激活的多条字线供给对应于第一控制结点的电压电平的电流量的第一数据写入电流。数据写入电路在数据写入时，供给对应于第二控制结点的电压电平的电流量的第二数据写入电流。多条位线分别对应于磁性体存储单元的列设置，数据写入时，根据列选择结果有选择地连接数据写入电路。输入端子用来在写入字线及数据写入电路两者中的至少一者为测试方式时，从外部设定对应于第一及第二控制结点的一者的电压电平。
因此，在测试方式时，由于能从外部设定第一及第二数据写入电流中的至少一者，所以能补偿MTJ存储单元的磁特性的制造离散，能容易地进行切实确保数据写入容限用的数据写入电流量的调整测试。
本发明的另一方面是一种薄膜磁性体存储装置，备有：存储阵列、多条位线、多条写入字线、以及耦合电路。存储阵列有配置成行列状的多个磁性体存储单元。多个磁性体存储单元中的每一个包括磁存储部，该磁存储部有在由第一及第二数据写入电流施加的数据写入磁场比规定磁场大的情况下，随写入的存储数据电平的不同而不同的电阻值。多条位线对应于磁性体存储单元的列分别设置，每一条都是为了流过第一数据写入电流而设置的。多条写入字线对应于磁性体存储单元的行分别设置，在数据写入时为了流过第一数据写入电流，根据地址选择结果，有选择地被激活。各写入字线包括第一及第二子写入字线，该第一及第二子写入字线是在半导体基板上，且在沿着上下方向将磁存储部夹在中间配置的第一及第二金属布线层上分别形成的。耦合电路导电性地将各第一及第二子写入字线之间耦合起来。作为往复流过由耦合电路导电性地耦合起来的第一及第二子写入字线的电流，流过第二数据写入电流。
因此，利用往复流过导电性地耦合的第一及第二位线的数据写入电流，能在磁存储部中生成沿同一方向作用的数据写入磁场，所以能降低发生同一强度的数据写入磁场所需要的数据写入电流。其结果，能实现MRAM装置的消耗功率的降低、位线的电流密度降低导致的工作可靠性的提高、以及数据写入时的磁场噪声的减少。
本发明的另一方面是一种薄膜磁性体存储装置，备有：存储阵列、多条读出字线、多条写入字线、以及多条位线。存储阵列包括配置成行列状的多个磁性体存储单元。多个磁性体存储单元中的每一个包括磁存储部，该磁存储部有在由第一及第二数据写入电流施加的数据写入磁场比规定磁场大的情况下，随写入的存储数据电平的不同而不同的电阻值。多条读出字线对应于磁性体存储单元的行设置，在数据读出时，根据行选择结果，驱动第一电压。多条写入字线对应于行设置，在数据写入时为了流过第一数据写入电流，根据地址选择结果，有选择地被激活。多条位线对应于磁性体存储单元的列，沿着与多条写入字线交叉的方向设置，每一条都与磁存储部耦合。多条位线中根据地址选择结果被选择的一条在数据读出时及数据写入时，分别流过数据读出电流及第二数据写入电流。各磁性体存储单元还包括连接在磁存储部和读出字线之间的整流元件。
因此，在使用整流元件的有利于高集成化的磁性体存储单元中，能在非选择的磁性体存储单元中可靠地维持整流元件的阻断状态。其结果，能实现高集成化和确保工作的可靠性两方面。
本发明的另一方面是一种薄膜磁性体存储装置，备有：存储阵列、多条读出字线、多条写入字线、多条写入数据线、以及多条读出数据线。存储阵列包括配置成行列状的多个磁性体存储单元。多个磁性体存储单元中的每一个包括磁存储部及存储单元选择门，上述磁存储部有在由第一及第二数据写入电流施加的数据写入磁场比规定磁场大的情况下，随写入的存储数据电平的不同而不同的电阻值，上述存储单元选择门用来在数据读出时使数据读出电流通过磁存储部。多条读出字线分别对应于磁性体存储单元的行设置，在数据读出时，根据行选择结果，使对应的存储单元选择门工作。多条写入字线分别对应于磁性体存储单元的列设置，在数据写入时为了流过第一数据写入电流，根据地址选择结果，有选择地被驱动成激活状态。多条写入数据线分别对应于行设置，在数据写入时使第二数据写入电流流过。多条读出数据线分别对应于列设置，在数据读出时使数据读出电流流过。相邻的磁性体存储单元共有多条写入字线、多条读出字线及多条数据线中的至少一个中的对应的一条。
因此，分别对应于磁性体存储单元的行及列配置读出字线及写入字线，并通过独立地配置有选择地驱动各读出字线及写入字线用的电路，能提高设计的自由度。另外，在相邻的存储单元之间，共有写入字线、读出字线、写入数据线及读出数据线中的至少一条，能缓和存储阵列的布线间距。其结果，能提高MRAM装置的集成度。
本发明的另一方面是一种薄膜磁性体存储装置，备有：存储阵列、多条读出字线、多条写入数据字线、多条公用布线、以及电流控制电路。存储阵列有配置成行列状的多个磁性体存储单元。多个磁性体存储单元中的每一个包括磁存储部及存储单元选择门，上述磁存储部有在由第一及第二数据写入电流施加的数据写入磁场比规定磁场大的情况下，随写入的存储数据电平的不同而不同的电阻值，上述存储单元选择门用来在数据读出时使数据读出电流(Is)通过磁存储部。多条读出字线分别对应于磁性体存储单元的行设置，在数据读出时，根据地址选择结果，使对应的存储单元选择门工作。多条写入字线分别对应于行设置，在数据写入时使第一数据写入电流流过。多条公用布线分别对应于列设置。多条公用布线中的每一条在数据读出时，根据地址选择结果，有选择地接受数据读出电流的供给。多条公用布线中的每一条在数据写入时，根据地址选择结果，为了流过第二数据写入电流，有选择地驱动第一电压(Vcc)。在数据写入时及数据读出时，电流控制电路使与第一电压不同的第二电压(Vss)和各公用布线之间导电性地耦合及断开。相邻的磁性体存储单元共有多条写入数据线、多条读出数据线及多条公用布线中的至少一个中的对应的一条。
因此，公用布线中共有数据读出时的读出数据线的功能和数据写入时的写入字线的功能，能减少布线数。另外，独立地配置有选择地驱动具有读出字线及写入字线功能的公用布线中的每一条用的电路，能提高设计的自由度。另外，在相邻的存储单元之间，共有读出字线、写入数据线及公用布线中的至少一条，能缓和存储阵列的布线间距。其结果，能提高MRAM装置的集成度。
附图说明：
图1是表示本发明的实施例1的MRAM装置1的总体结构的简略框图。
图2是说明存储阵列10及其外围电路的实施例1的结构用的图。
图3是表示图2所示的数据写入电路51a的结构的电路图。
图4是表示图2所示的数据读出电路55a的结构的电路图。
图5是说明实施例1的MRAM装置的数据读出及数据写入工作用的时序图。
图6是说明存储阵列10及及其外围电路的实施例1的变形例1的结构用的图。
图7是表示图6所示的数据写入电路51b的结构的电路图。
图8是表示图6所示的数据读出电路55b的结构的电路图。
图9是说明实施例1的变形例1的MRAM装置的数据读出及数据写入工作用的时序图。
图10是说明存储阵列10及及其外围电路的实施例1的变形例2的结构用的图。
图11是说明存储阵列10及及其外围电路的实施例1的变形例3的结构用的图。
图12是表示实施例2的数据写入电路的结构的电路图。
图13是表示实施例2的字线驱动器的结构例的电路图。
图14是表示实施例2的变形例的数据写入电流调整电路230的结构的电路图。
图15是说明不使用读出门进行数据读出的MRAM装置的存储阵列10及其外围电路的结构用的图。
图16是说明本发明的实施例3的位线的配置情况的框图。
图17是表示实施例3的位线的第一配置例的结构图。
图18是表示实施例3的位线的第二配置例的结构图。
图19是说明实施例3的变形例1的位线的配置情况的示意图。
图20是说明实施例3的变形例2的写入字线WWL的配置情况的结构图。
图21A、21B是说明形成同一读出字线的子字线之间的耦合的示意图。
图22是说明实施例3的变形例3的读出字线的配置情况的图。
图23是说明实施例3的变形例4的读出字线的配置情况的图。
图24是说明实施例3的变形例5的读出字线的配置情况的图。
图25是表示实施例4的NTJ存储单元的结构的图。
图26是将图25所示的MTJ存储单元配置在半导体基板上的情况下的结构图。
图27是说明对图25所示的MTJ存储单元进行的读出工作及写入工作的时序图。
图28是表示将图25所示的MTJ存储单元配置成行列状的存储阵列的结构的示意图。
图29是表示由共有写入字线WWL、呈行列状配置的MTJ存储单元形成的存储阵列的结构示意图。
图30是表示MTJ存储单元的实施例4的变形例的配置情况的示意图。
图31是表示实施例5的MRAM装置2的总体结构的简略框图。
图32是表示实施例5的MTJ存储单元连接形态的电路图。
图33是说明实施例5的对MTJ存储单元进行数据写入及数据读出用的时序图。
图34是说明实施例5的MTJ存储单元的配置情况的结构图。
图35是说明存储阵列10及其外围电路的实施例5的结构用的图。
图36是表示数据读出电路55e的结构的电路图。
图37是说明存储阵列10及其外围电路的实施例5的变形例1的结构用的图。
图38是说明存储阵列10及其外围电路的实施例5的变形例2的结构用的图。
图39是说明存储阵列10及其外围电路的实施例5的变形例3的结构用的图。
图40是说明存储阵列10及其外围电路的实施例5的变形例4的结构用的图。
图41是说明存储阵列10及其外围电路的实施例5的变形例5的结构用的图。
图42是表示实施例6的MTJ存储单元连接形态的电路图。
图43是说明实施例6的MTJ存储单元的配置情况的结构图。
图44是说明存储阵列10及其外围电路的实施例6的结构用的图。
图45是说明存储阵列10及其外围电路的实施例6的变形例1的结构用的图。
图46是说明存储阵列10及其外围电路的实施例6的变形例2的结构用的图。
图47是说明存储阵列10及其外围电路的实施例6的变形例3的结构用的图。
图48是说明存储阵列10及其外围电路的实施例6的变形例4的结构用的图。
图49是说明存储阵列10及其外围电路的实施例6的变形例5的结构用的图。
图50是表示实施例7的MTJ存储单元连接形态的电路图。
图51是说明实施例7的MTJ存储单元的配置情况的结构图。
图52是说明存储阵列10及其外围电路的实施例7的结构用的图。
图53是说明存储阵列10及其外围电路的实施例7的变形例1的结构用的图。
图54是说明存储阵列10及其外围电路的实施例7的变形例2的结构用的图。
图55是说明存储阵列10及其外围电路的实施例7的变形例3的结构用的图。
图56是说明存储阵列10及其外围电路的实施例7的变形例4的结构用的图。
图57是说明存储阵列10及其外围电路的实施例7的变形例5的结构用的图。
图58是表示实施例8的MTJ存储单元连接形态的电路图。
图59是说明实施例8的MTJ存储单元的配置情况的结构图。
图60是说明存储阵列10及其外围电路的实施例8的结构用的图。
图61是说明存储阵列10及其外围电路的实施例8的变形例1的结构用的图。
图62是说明存储阵列10及其外围电路的实施例8的变形例2的结构用的图。
图63是说明存储阵列10及其外围电路的实施例8的变形例3的结构用的图。
图64是说明存储阵列10及其外围电路的实施例8的变形例4的结构用的图。
图65是说明存储阵列10及其外围电路的实施例8的变形例5的结构用的图。
图66是表示实施例9的MTJ存储单元连接形态的电路图。
图67是说明实施例9的对MTJ存储单元进行的数据写入及数据读出用的时序图。
图68是说明实施例9的MTJ存储单元的配置情况的结构图。
图69是说明存储阵列10及其外围电路的实施例9的结构用的图。
图70是说明存储阵列10及其外围电路的实施例9的变形例1的结构用的图。
图71是说明存储阵列10及其外围电路的实施例9的变形例2的结构用的图。
图72是说明存储阵列10及其外围电路的实施例9的变形例3的结构用的图。
图73是说明存储阵列10及其外围电路的实施例9的变形例4的结构用的图。
图74是说明存储阵列10及其外围电路的实施例9的变形例5的结构用的图。
图75是表示实施例10的MTJ存储单元连接形态的电路图。
图76是说明实施例10的MTJ存储单元的配置情况的结构图。
图77是说明存储阵列10及其外围电路的实施例10的结构用的图。
图78是说明存储阵列10及其外围电路的实施例10的变形例1的结构用的图。
图79是说明存储阵列10及其外围电路的实施例10的变形例2的结构用的图。
图80是说明存储阵列10及其外围电路的实施例10的变形例3的结构用的图。
图81是说明存储阵列10及其外围电路的实施例10的变形例4的结构用的图。
图82是说明存储阵列10及其外围电路的实施例10的变形例5的结构用的图。
图83是表示有磁隧道接合部的存储单元的结构的略图。
图84是说明从MTJ存储单元进行数据读出工作的示意图。
图85是说明对MTJ存储单元进行的数据写入工作的示意图。
图86是说明数据写入时的数据写入电流的方向和磁场方向的关系的示意图。
图87是表示集成配置成行列状的MTJ存储单元的示意图。
图88是配置在半导体基板上的MTJ存储单元的结构图。
图89是说明制造离散对数据写入容限的影响用的示意图。
图90是表示使用二极管的MTJ存储单元的结构的示意图。
图91是将图90所示的MTJ存储单元配置在半导体基板上的情况下的结构图。
发明的具体实施方式
以下，参照附图详细说明本发明的实施例。
[实施例1]
参照图1，本发明的实施例1的MRAM装置1响应来自外部的控制信号CMD及地址信号ADD，进行随机存取，并进行写入数据DIN的输入及读出数据DOUT的输出。
MRAM装置1备有：响应控制信号CMD，控制MRAM装置1的全体工作的控制电路5、以及具有配置成n行×m列的呈行列状的多个MTJ存储单元的存储阵列10。存储阵列10的结构将在后面详细说明，分别对应于MTJ存储单元的行配置多个写入字线WWL及读出字线RWL。另外，还配置分别对应于MTJ存储单元的列设置的呈返回型结构的位线对。位线对由位线BL及/BL构成。以下，将位线BL及/BL的组称为位线对BLP。
MRAM装置1还备有：根据由地址信号ADD表示的低位地址RA，进行存储阵列10的行选择的行译码器20；根据由地址信号ADD表示的列地址CA，进行存储阵列10的列选择的列译码器25；根据行译码器20的行选择结果，有选择地将读出字线RWL及写入字线WWL激活用的字线驱动器30；数据写入时使数据写入电流流过写入字线WWL用的字线电流控制电路40；以及数据读出及数据写入时，使数据写入电流±Iw及读出电流Is流过用的读出/写入控制电路50、60。
参照图2，存储阵列10有配置成n行×m列(n、m：自然数)的具有图83所示的结构的MTJ存储单元MC。对应于MTJ存储单元的行(以下简称“存储单元行”)，分别设有读出字线AWL1～RWLn及写入字线WWL1～WWLn。对应于MTJ存储单元的列(以下简称“存储单元列”)，分别设有分别构成位线对BLP1～BLPm的位线BL1、/BL1～BLm、/BLm。
MTJ存储单元MC在每一行中都与位线BL及/BL中的某一条连接。例如，拿属于第一存储单元列的MTJ存储单元来说，第一行的MTJ存储单元与位线/BL1耦合，第二行的MTJ存储单元与位线BL1耦合。以下同样，各个MTJ存储单元在奇数行中与位线对中的一条/BL1～/BLm分别连接，在偶数行中与位线对中的另一条BL1～BLm分别连接。
存储阵列10还有与位线BL1、/BL1～BLm、/BLm分别耦合的多个空存储单元DMC。空存储单元DMC与空读出字线DRWL1及DRWL2中的某一者耦合，配置成2行×m列。与空读出字线DRWL1耦合的空存储单元分别与位线BL1、BL2～BLm耦合。另一方面，与空读出字线DRWL2耦合的剩余的空存储单元分别与位线/BL1、/BL2～/BLm耦合。
已经说明过，MTJ存储单元MC的电阻值随着存储数据的电平的变化而变化。这里，假设存储了高电平数据时的MTJ存储单元MC的电阻值为Rh，存储了低电平数据时的电阻值为Rl，则空存储单元DMC的电阻值Rd被设定为Rl和Rh的中间值。另外，在本发明的实施例中，假定Rl＜Rh。
另外，以下在总括表示写入字线、读出字线、空读出字线、位线及位线对的情况下，分别用符号WWL、RWL、DRWL、BL(/BL)及BLP表示，在表示特定的写入字线、读出字线、位线及位线对的情况下，在这些符号中加字表示为RWL1、WWL1、BL1(/BL1)及BLP1。
写入字线WWL1～WWLn利用字线电流控制电路40与接地电压Vss耦合。因此，数据写入电流Ip流过由字线驱动器30激活成选择状态(高压状态：电源电压Vcc)的写入字线WWL。
以下，将信号线的高压状态(电源电压Vcc)及低压状态(接地电压Vss)分别简称为高电平及低电平。
对应于存储单元列分别配置进行数据写入时的列选择用的写入列选择线WCSL1～WCSLm。同样，对应于存储单元列分别配置进行数据读出时的列选择用的读出列选择线RCSL1～RCSLm。
列译码器25根据列地址CA的译码结果、即列选择结果，在数据写入时，将写入列选择线WCSL1～WCSLm中的一条激活成选择状态(高压状态)。在数据读出时，列译码器25根据列选择结果，将读出列选择线RCSL1～RCSLm中的一条激活成选择状态(高压状态)。
另外，独立地配置传递写入数据用的写入数据总线对WDBP和传递读出数据用的读出数据总线对RDBP。写入数据总线对WDBP包括写入数据总线WDB及/WDB。同样，读出数据总线对RDBP包括读出数据总线RDB及/RDB。
读出/写入控制电路50包括：数据写入电路51a；以及对应于存储单元列分别设置的(写入列选择门WCSG1～WCSGm、读出列选择门RCSG1～RCSGm及读出门RG1～Rgm)。
写入列选择门WCSG1～WCSGm中的一个根据列译码器25的列选择结果，呈导通状态，使构成写入数据总线对WDBP的写入数据总线WDB及/WDB分别与对应的位线BL及/BL耦合。
例如，写入列选择门WCSG1有被耦合在写入数据总线WDB和位线BL1之间的N型MOS晶体管、以及被导电性地耦合在写入数据总线/WDB和位线/BL1之间的N型MOS晶体管。这些MOS晶体管根据写入列选择线WCSL1的电压电平而导通/阻断。即，在写入列选择线WCSL1被激活成选择状态(高电平)的情况下，写入列选择门WCSG1使写入数据总线WDB及/WDB分别与位线BL1及/BL1导电性地耦合。对应于其他的存储单元列分别设置的写入列选择门WCSG2～WCSGm也具有同样的结构。
数据写入电路51a响应数据写入时被激活(高电平)的控制信号WE及数据读出时被激活(高电平)的控制信号RE而工作。
另外，以下在总括表示读出列选择线RCSL1～RCSLm、写入列选择线WCSL1～WCSLm、读出列选择门RCSG1～RCSGm、写入列选择门WCSG1～WCSGm及读出门RG1～RGm的情况下，分别使用符号RCSL、WCSL、RCSG、WCSG及RG。
参照图3，数据写入电路51a包括：供给数据写入电流±Iw用的数据写入电流供给电路52；以及数据读出时对位线BL、/BL进行上拉用的上拉电路53。
数据写入电流供给电路52包括：将一定电流供给内部结点Nw0用的P型MOS晶体管151；以及构成控制晶体管151的通过电流用的电流镜电路的P型MOS晶体管152及电流源153。
数据写入电流供给电路52还有从内部结点Nw0接受工作电流的供给后进行工作的反相器154、155及156。反相器154将写入数据DIN的电压电平反相后传递给内部结点Nw1。反相器155将写入数据DIN的电压电平反相后传递给反相器256的输入结点。反相器将反相器155的输出反相后传递给内部结点Nw2。因此，数据写入电路51a根据写入数据DIN的电压电平，将内部结点Nw1及Nw2的电压各设定为电源电压Vcc及接地电压Vss中的一者。
上拉电路53有将电源电压Vcc和结点Np1及Np2之间分别导电性地耦合起来的P型MOS晶体管157及158。作为控制信号RE的反相信号的/RE被输入晶体管157及158的栅极。
数据写入电路51a还有：有选择地使结点Nw1及Np1中的某一个与写入数据总线WDB耦合用的开关SW1a；以及有选择地使结点Nw2及Np2中的某一个与写入数据总线/WDB耦合用的开关SW1b。开关SW1a及SW1b根据控制信号RWS进行工作。
开关SW1a及SW1b在数据写入时，使结点Nw1及Nw2分别与写入数据总线WDB及/WDB连接。其结果，在数据写入时为了流过数据写入电流±Iw，根据写入数据的电平，将写入数据总线WDB及/WDB的电压各设定为电源电压Vcc及接地电压Vss中的一者。
另一方面，数据读出时，开关SW1a及SW1b使结点Np1及Np2分别与写入数据总线WDB及/WDB耦合。因此，在数据读出时，各个写入数据总线WDB及/WDB利用上拉电路53上拉成电源电压Vcc。
再参照图2，对应于存储单元列分别配置的各个读出列选择门RCSG1～RCSGm及各个读出门RG1～RGm分别具有同样的结构，所以代表性地说明对应于位线BL1、/BL1设置的读出列选择门RCSG1及读出门RG1的结构。
读出列选择门RCSG1及读出门RG1被串联耦合在读出数据总线RDB、/RDB和接地电压Vss之间。
读出列选择门RCSG1有：被耦合在读出数据总线RDB和结点N1a之间的N型MOS晶体管；以及被导电性地耦合在读出数据总线/RDB和结点N1b之间的N型MOS晶体管。这些MOS晶体管随着读出列选择线RCSL1的电压的高低而通/断。即，在读出列选择线RCSL1被激活选择状态(高电平)的情况下，读出列选择门RCSG1使读出数据总线RDB及/RDB分别与结点N1a及N1b导电性地耦合。
读出门RG1有导电性地分别被耦合在结点N1a和接地电压Vss之间、以及结点N1b和接地电压Vss之间的N型MOS晶体管Q11及Q12。晶体管Q11及Q12的栅极分别与位线/BL1及BL1耦合。因此，结点N1a及N1b的电压分别随着位线/BL1及BL1的电压的变化而变化。
具体地说，在位线BL1的电压比位线/BL1的电压高的情况下，利用晶体管Q12引起比结点N1b强的接地电压Vss，所以结点N1a的电压比结点N1b的电压高。反之，在位线BL1的电压比位线/BL1的电压低的情况下，结点N1b的电压比结点N1a的电压高。
这样产生的结点N1a及结点N1b之间的电位差通过读出列选择门RCSG1，被传递成读出数据总线RDB及/RDB之间的电位差。数据读出电路55a将构成读出数据总线对RDBP的读出数据总线RDB及/RDB之间的电位差放大，生成读出数据DOUT。
参照图4，数据读出电路55a有差动放大器56。差动放大器56接受读出数据总线RDB及/RDB的电压，放大两者的电位差，生成读出数据Dout。
再参照图2，读出/写入控制电路60有随着位线补偿信号BLEQ而通/断的补偿晶体管62-1～62-m。补偿晶体管62-1～62-m分别对应于存储单元列设置。例如，补偿晶体管62-1对应于第一存储单元列设置，响应位线补偿信号BLEQ的激活(高电平)，导电性地将位线BL1和/BL1耦合起来。
对应于其他存储单元列分别设置的补偿晶体管62-2～62-m也一样，响应位线补偿信号BLEQ的激活，在对应的存储单元列中，导电性地将构成位线对BLP的位线BL及/BL之间耦合起来。
读出/写入控制电路60还有分别设置在位线BL1、/BL1～位线BLm、/BLm和接地电压Vss之间的预充电晶体管64-1a、64-1b～64-ma、64-mb。预充电晶体管64-1a、64-1b～64-ma、64-mb响应位线预充电信号BLPR的激活而导通，将位线BL1、/BL1～位线BLm、/BLm预充电成接地电压Vss。
另外，以下将补偿晶体管62-1～62-m及预充电晶体管64-1a、64-1b～64-ma、64-mb分别统称为补偿晶体管62及预充电晶体管64。
由控制信号5生成的位线补偿信号BLEQ在MRAM装置1的等待期间、MRAM装置1的激活期间除了数据读出工作时以外，为了使构成按照返回型设置的各位线对BLP的位线BL及/BL短路，被激活成高电平。
另一方面，在MRAM装置的激活期间的数据读出工作时，位线补偿信号BLEQ不被激活而呈低电平。对此进行响应，在各存储单元列中，构成各位线对BLP的位线BL及/BL之间被阻断。
位线预充电信号BLPR也同样由控制电路5生成。位线预充电信号BLPR在MRAM装置1的激活期间、至少在进行数据读出前的规定期间被激活成高电平。另一方面，在MRAM装置1的激活期间的数据读出工作时，位线预充电信号BLPR不被激活而呈低电平，预充电晶体管64被阻断。
其次，用图5说明实施例1的MRAM装置的数据读出及数据写入工作。
首先说明数据写入时的工作。
参照图5，对应于列选择结果的写入列选择线WCSL被激活成选择状态(高电平)，对应的写入列选择门WCSG导通。与此相对应，对应于列选择结果的位线BL及/BL分别与写入数据总线WDB及/WDB耦合。
另外，在数据写入时，补偿晶体管62呈导通状态，使位线BL及/BL之间短路。
已经说明过数据写入电流51a将写入数据总线WDB及/WDB的电压设定为电源电压Vcc及接地电压Vss中的各一者。例如，在写入数据DIN的电平为低电平的情况下，图3所示的结点Nw2及Nw1的电压被分别设定为电源电压Vcc及接地电压Vss，所以写入低电平数据用的数据写入电流-Iw流过写入数据总线WDB。数据写入电流-Iw通过写入列选择门WCSG被供给位线BL。
流过位线BL的数据写入电流-Iw被补偿晶体管62返回。因此，在另一位线/BL中流过相反方向的数据写入电流+Iw。流过位线/BL的数据写入电流+Iw通过写入列选择门WCSG被传递给写入数据总线/WDB。
另外，写入字线WWL中的某一条根据行选择结果被激活成选择状态(高电平)，流过数据写入电流Ip。因此，在对应于列选择结果的存储单元列中，对与被选择的写入字线WWL对应的MTJ存储单元进行数据写入。这时，对与位线BL耦合的存储单元MC写入低电平数据，对与位线/BL耦合的存储单元MC写入高电平数据。
在写入数据DIN的电平为高电平的情况下，结点Nw1及Nw2的电压的设定与上述的情况相反，与上述方向相反的数据写入电流流过位线BL及/BL，进行数据写入。这样，具有对应于写入数据DIN的电平的方向的数据写入电流±Iw被供给位线BL及/BL。
在数据写入时，读出字线RWL维持非选择状态(低电平)。
另外，例如在数据写入时，由于将位线预充电信号BLPR激活(高电平)，所以数据写入时的位线BL及/BL的电压被设定为相当于数据读出时的预充电电压电平的接地电压Vss。
同样，读出数据总线RDB及/RDB被设定为相当于数据读出时的预充电电压的电源电压Vcc。因此，通过使对应于非选择列的位线BL、/BL和读出数据总线RDB、/RDB的数据写入时的电压与数据读出时的预充电电压一致，在数据读出前不需要进行新的预充电工作，能使数据读出工作高速化。
其次说明数据读出时的工作。
在数据读出前，读出数据总线RDB、/RDB及位线BL、/BL分别被预充电成电源电压Vcc及接地电压Vss。
在数据读出时，各个写入数据总线WDB及/WDB利用上拉电路53被预充电成电源电压Vcc。另外，根据选择结果，对应的读出列选择线RCSL及写入列选择线WCSL两者被激活成选择状态(高电平)。
因此，写入数据总线WDB及/WDB通过写入列选择门WCSG，与对应于选择列的位线BL及/BL导电性地耦合。因此，在数据读出时，对应于被选择的存储单元列的各条位线BL及/BL被上拉到电源电压Vcc。
读出字线中的某一条对应于行选择结果，被激活成选择状态(高电平)，对应的存储单元MC与位线BL及/BL中的一者耦合。
另外，空读出字线DRWL1及DEWL2中的某一条被激活，(不与MTJ存储单元MC耦合的)位线BL及/BL中的另一者与空存储单元DMC耦合。
在对应于行选择结果而选择了奇数行、位线/BL和MTJ存储单元MC耦合的情况下，空读出字线DRWL1被激活，位线BL和空存储单元DMC耦合。反之，在对应于行选择结果而选择了偶数行、位线BL和MTJ存储单元MC耦合的情况下，空读出字线DRWL2被激活，位线/BL和空存储单元DMC耦合。
在被选择的MTJ存储单元MC中，由于存取晶体管ATR导通，所以读出电流Is在(被上拉的位线BL或/BL)～存储单元MC～接地电压Vss之间流过。因此，在与MTJ存储单元耦合的位线BL及/BL中的一者中发生对应于存储的数据电平的电压变化ΔV1。在图5中作为一例，示出了成为数据读出对象的MTJ存储单元MC在保持高电平数据时的、即MTJ存储单元MC具有电阻值Rh时的电压变化。
已经说明过，空存储单元DMC的电阻值Rd被设定为MTJ存储单元MC的电阻值Rh及R1的中间值。因此，在与空存储单元DMC耦合的位线BL及/BL中的另一者中发生对应于中间的电阻值Rd的电压变化ΔVm。
因此，构成对应于被选择的存储单元列的位线对BLP的位线BL及/BL的电压之间的相对关系随着读出的存储数据的电平而变化。由这样的位线BL及/BL之间的电位差通过读出门，驱动读出数据总线RDB及/RDB。
即，在位线BL的电压比位线/BL的电压高的情况下，由读出门RG将读出数据总线/RDB驱动到比读出数据总线RDB强的接地电压Vss一侧(图5中的电压变化ΔVb1＞ΔVbm)。由数据读出电路55a放大这样产生的读出数据总线RDB及/RDB之间的电位差，能输出高电平的读出数据Dout。
反之，在成为数据读出对象的MTJ存储单元NC保持低电平数据的情况下、即在位线/BL的电压比位线BL的电压高的情况下，由读出门RG将读出数据总线RDB驱动到比读出数据总线/RDB强的接地电压Vss一侧。由数据读出电路52放大这样产生的读出数据总线RDB及/RDB之间的电位差，能输出低电平的读出数据Dout。
这样，由于通过读出门RG驱动读出数据总线RDB及/RDB，所以能进行不使读出电流流过读出数据总线RDB及/RDB的数据读出。因此，能减轻读出电流路径的RC负载，在位线BL及/BL中能迅速地产生数据读出所需要的电压变化。因此，能高速地进行数据读出，能使对MRAM装置的存取高速化。
另外，由于通过写入列选择门WCSG，使被上拉的写入数据总线WDB及/WDB与位线BL及/BL耦合，供给读出电流Is，所以能使读出电流Is只流过对应于成为数据读出对象的存储单元列的位线BL及/BL。因此，能避免数据读出时的不必要的功率消耗。
另外，由于利用补偿晶体管使数据写入电流返回流动，所以能将各位线BL及/BL的一端的电压控制为电源电压Vcc及接地电压Vss中的各一者，所以能通过返回型的位线对供给不同方向的数据写入电流。这样，就不需要极性不同的电压(负电压)了，另外只要将写入数据总线WDB及/WDB的电压设定为电源电压及接地电压中的各一者，就能切换电流的方向，所以能简化数据写入电路51a的结构。另外，在读出/写入控制电路60中，不需要特别设计使数据写入电流±Iw同步的结构(至接地电压Vss的电流通路，只利用补偿晶体管62就能控制数据写入电流±Iw。这些结果，能使读出/写入控制电路50及60中的与数据写入电流±Iw有关的电路结构小型化。
另外，由于在设有返回型的位线对的结构中使用空存储单元进行数据读出，所以能充分地确保数据读出容限。
实施例1的变形例1
参照图6，在实施例1的变形例1的结构中，与实施例1不同的地方在于：为了将位线BL1、/BL1～BLm、/BLm预充电为电源电压Vcc而设置预充电晶体管64-1a、64-1b～64-ma、64-mb。另外，设置数据写入电路51b代替数据写入电路51a，设置数据读出电路55b代替数据读出电路55a。其他结构与图2所示的实施例1的结构相同，所以详细说明从略。
参照图7，数据写入电路51b有图3所示的数据写入电流供给电路52。数据写入电路51b将数据写入电流供给电路52的输出结点Nw1及Nw2与写入数据总线对WDB及/WDB的各个直接耦合。数据写入电路51b不备有上拉电路53及开关SW1a、SW1b，不进行数据读出时的上拉工作。
参照图8，数据读出电路55b有分别设置在读出数据总线RDB及/RDB和差动放大器56的输入结点之间的传输门TGa及TGb。传输门TGa及TGb对应于触发脉冲φr，使读出数据总线RDB及/RDB与差动放大器56的输入结点耦合。
数据读出电路55b还有锁存差动放大器56的输出用的锁存电路57、以及设置在差动放大器56和锁存电路57之间的传输门TGc。传输门TGc与传输门TGa及TGb一样，响应触发脉冲φr而工作。锁存电路57输出读出数据DOUT。
因此，数据读出电路55b在发脉冲φr被激活成高电平的时刻，将读出数据总线RDB及/RDB之间的电位差放大，设定读出数据DOUT的电平。在发脉冲φr非激活(低电平)期间，由锁存电路57保持读出数据DOUT的电平。
其次用图9说明实施例1的变形例1的MRAM装置的数据读出及数据写入工作。
参照图9，数据写入前的位线BL及/BL的预充电电压被设定为电源电压Vcc。另外，数据写入时，发脉冲φr维持非激活状态(低电平)。除了这些以外的数据写入时的工作与图5所示的时序相同，所以详细说明从略。
其次说明数据读出时的工作。数据读出前，位线BL及/BL及读出数据总线RDB及/RDB被预充电到电源电压Vcc。另一方面，数据读出时，写入列选择线WCSL维持非激活状态(低电平)。即，在实施例1的变形例1中，与实施例1的情况不同，数据读出时位线BL及/BL不被上拉到电源电压Vcc。
位线BL及/BL被预充电到电源电压Vcc的状态后，根据行选择结果，如果有选择地将读出字线RWL激活，则在成为数据读出对象的MTJ存储单元MC中，存取晶体管ATR导通，形成读出电流Is的路径。因此，位线BL及/BL的电压开始下降。
这时的位线BL及/BL的电压下降速度由与位线BL及/BL耦合的存储单元MC或空存储单元DMC的电阻值决定。即，与存储了低电平数据的存储单元MC耦合的位线BL及/BL的电压下降速度快，与存储了高电平数据的存储单元MC耦合的位线BL及/BL的电压下降速度慢。与空存储单元DMC耦合的位线BL及/BL的电压下降速度是上述两者的中间值。
图9中，作为一例示出了成为数据读出对象的MTJ存储单元MC保持低电平数据时的位线的波形、以及与空存储单元DMC耦合的位线的波形。
与实施例1一样，位线BL、/BL的电压降通过读出门RG，被传递给读出数据总线RDB及/RDB。因此，捕获读出数据总线RDB及/RDB的电压下降过程中的时刻，通过将触发脉冲φr激活，将读出数据总线RDB及/RDB之间的电位差取入锁存电路57中，能进行与实施例1同样高速的数据读出。
另外，在实施例1的变形例1的结构中，由于数据读出时不需要特别供给读出电流Is，所以还能谋求降低消耗功率。
[实施例1的变形例2]
在实施例1的变形例2中，将在实施例1及其变形例1中说明的通过读出门RG的数据读出应用于开路型位线结构中。
参照图10，在实施例1的变形例2的结构中，对应于存储单元列分别设有开路型的位线BL1～BLm。在写入数据总线WDB和位线BL1～BLm之间分别设有写入列选择门WCSG1～WCSGm。写入列选择门WCSG1～WCSGm对应于写入列选择线WCSL1～WCSLm的电压而通/断。
读出/写入控制电路60有分别设置在写入数据总线/WDB和位线BL1～BLm之间的位线电流控制晶体管63-1～63-m。位线电流控制晶体管63-1～63-m与写入列选择门WCSG1～WCSGm一样，分别应于写入列选择线WCSL1～WCSLm的电压而通/断。
预充电晶体管64-1～64-m响应位线预充电信号BLPR，将位线BL1～BLm预充电到电源电压Vcc。
与图6的情况一样，由数据写入电路51b将数据写入电流±Iw供给写入数据总线WDB及/WDB。由于这样构成，所以在所选择的存储单元列中，与实施例1的变形例1的情况相同，能供给数据写入电流。
另外，在各存储单元列中，读出列选择门RCSG和读出门RG串联耦合在读出数据总线RDB和接地电压Vss之间。例如，在第一存储单元列中，由对应于读出列选择线RCSL1进行通/断的N型MOS晶体管形成的读出列选择门RCSG1、以及由具有与位线BL1耦合的栅极的N型MOS晶体管形成的读出门RG1串联耦合在读出数据总线RDB和接地电压Vss之间。
由于这样构成，所以在所选择的存储单元列中，通过读出门RG1，能根据所对应的位线BL的电压，驱动读出数据总线RDB。因此，如果从将位线BL1～BLm预充电到电源电压Vcc的状态开始，进行读出字线RWL的激活，则在所选择的存储单元中，能形成位线BL(预充电到电源电压Vcc)～MTJ存储单元～接地电压Vss这样的读出电流路径。
因此，在对应的位线BL中产生对应于所选择的MTJ存储单元MC的存储数据电平速度的电压降。因此，与实施例1的变形例1的情况一样，在读出数据总线RDB的电压下降过程中，在适当的时刻将位线的电压电平取入数据读出电路55c中，根据实施例1的变形例1的空存储单元DMC电压下降速度，与规定的基准电压Vm进行比较，能输出读出数据Dout。即，数据读出电路55c的结构能这样实现：编排图8所示的数据读出电路55c的结构，将差动放大器56的输入结点的一者作为基准电压Vm，代替读出数据总线/RDB的电压。
另外，与实施例1的情况同样地控制写入列选择门WCSG及位线电流控制晶体管62的通/断，而且配置包括上拉电路53的数据写入电路51a，代替数据写入电路51b，在将位线BL上拉到电源电压Vcc的状态下，能进行与实施例1相同的数据读出。
在此情况下，虽然根据列选择结果，在数据读出时及数据写入时两种情况下将写入列选择门WCSG导通，但也可以这样构成：只在数据写入时才将位线电流控制晶体管62导通。
另外，虽然图中未示出详细结构，但可以配置差动放大电路来代替数据读出电路55c，该差动放大电路根据写入数据总线WDB的电压和对应于空存储单元DMC的电阻值Rd设定的基准电压的比较结果，生成读出数据DOUT。
这样，即使在开路型的位线结构下，也能进行与实施例1及其变形例1同样的数据读出及数据写入。
[实施例1的变形例3]
在实施例1的变形例3中，谋求减少与列选择有关的门电路数。
参照图11，在实施例1的变形例3的结构中，在实施例1的变形例3中，配置由数据输入输出线IO及/IO形成的数据输入输出线对DI/OP。
在数据输入输出线对DI/OP和位线对BLP1～BLPm之间分别设置列选择门CSG1～CSGm。根据列选择结果，对应于由列译码器25有选择地激活为高电平的列选择线CSL1～CSLm的电压，分别使列选择门CSG1～CSGm通/断。即，在数据读出时及数据写入时两种情况下，根据列选择结果，控制列选择门CSG1～CSGm一起通/断。
另外，关于列选择门CSG1～CSGm也一样，在总括地表示的情况下，采用符号CSG。
使数据读出高速化用的读出门作为公用读出门RCG被耦合在读出数据总线对RDBP和数据输入输出线对DI/OP之间。在数据输入输出线对DI/OP和写入数据总线对之间还设有写入选择门WCG。
存储阵列10及读出/写入控制电路60的结构与图2的情况相同，所以详细说明从略。另外，数据写入电路51a及数据读出电路55a的结构及工作也与已经说明过的相同，所以详细说明从略。
读出门RCG有串联耦合在读出数据总线RDB和接地电压Vss之间的N型MOS晶体管Qc1及Qc3、以及串联耦合在读出数据总线/RDB和接地电压Vss之间的N型MOS晶体管Qc2及Qc4。控制信号RE被输入晶体管Qc1及Qc2的栅极。晶体管Qc3及Qc4的栅极分别与数据输入输出线/IO及IO连接。
由于这样构成，所以在控制信号RE被激活为高电平的数据写入时，能通过列选择门CSG及数据输入输出线对DI/OP，利用对应于所选择的存储单元列的位线BL、/BL，驱动读出数据总线RDB、/RDB。
因此，在存储阵列10的共有数据输入输出线对DI/OP的存储单元列中，共有公用读出门RCG，能谋求减少电路面积。还能利用公用读出门RCG，使读出电流Is不通过读出数据总线RDB、/RDB，能高速地进行数据读出。
写入选择门WCG有导电性地耦合在写入数据总线WDB和数据输入输出线IO之间的N型MOS晶体管Qc5、以及导电性地耦合在写入数据总线/WDB和数据输入输出线/IO之间的N型MOS晶体管Qc6。控制信号SG被输入晶体管Qc5及Qc6的栅极中。控制信号SG根据控制信号WE在数据读出时被激活。另外，数据读出时也根据控制信号RE将控制信号SG激活，使晶体管Qc5及Qc6导通，利用数据写入电路51a中的上拉电路53，上拉与所选择的存储单元列对应的位线BL及/BL，能供给读出电流Is。
在数据写入时，由于公用读出门RCG内的晶体管Qc1及Qc2被导通，所以读出数据总线RDB及/RDB的电压变得与数据输入输出线IO及/IO无关。
另一方面，影响控制信号SG的激活(高电平)，利用写入选择门WCG中的晶体管Qc5及Qc6，写入数据总线EDB及/WDB被分别导电性地与数据输入输出线IO及/IO耦合。因此，能将数据写入电流±Iw供给对应于所选择的存储单元列的位线BL及/BL。
另外，与图6的情况一样，配置数据写入电路51b及数据读出电路55b，代替数据写入电路51a及数据读出电路55a，同时由于使位线BL1、/BL1～BLm、/BLm的预充电电压为电源电压Vcc，所以与实施例1的变形例1一样，也能进行与位线的电压下降速度对应的数据读出。
另外在此情况下，在数据读出时，不将控制信号SG激活而呈低电平，有必要将写入选择门WCG阻断。例如，直接用控制信号WE代替控制信号SG，输入晶体管Qc5及Qc6的栅极即可。
[实施例2]
在实施例2中，说明对应于制造离散引起的存储单元的磁特性的变化，确保数据写入容限用的进行数据写入电流的调整的结构。
参照图12，实施例2的数据写入电路与图3所示的数据写入电路51a的结构相比较，其不同点在于还备有数据写入电流调整电路200。
数据写入电流调整电路200输出控制数据写入电流供给电路52中的电流源152的电流量用的基准电压Vrw。数据写入电流供给电路52有与相当于电流源253的栅极接受基准电压Vrw的输入的N沟道MOS晶体管。因此，在数据写入电流供给电路52中，利用与晶体管152之间构成的晶体管151，能对应于基准电压Vrw调整供给结点Nwo的电流量、即数据写入电流±Iw的电流量。
数据写入电流调整电路200包括：从外部输入基准电压Vrel用的基准电压外部输入端子202；测试方式时/通常方式时，输入切换基准电压Vrw的生成用的测试方式输入信号TE用的测试输入端子204；以及在内部发生基准电压Vril用的内部基准电压发生电路206。
数据写入电流调整电路200包括：被耦合在基准电压外部输入端子202和结点Nf1之间的传输门TGf1；以及配置在内部基准电压发生电路206和结点Nf1之间的传输门TGf2。传输门TGf1和TGf2随着测试方式输入信号TE而相辅地导通。结点Nf1与相当于电流源153的N沟道MOS晶体管的栅极耦合。
由于这样构成，所以在测试方式输入信号TE呈低电平非激活的通常工作时，传输门TGf2及传输门TGf1分别导通及阻断。因此，内部基准电压发生电路206生成的基准电压Vri1作为基准电压Vrw被输入相当于电流源153的晶体管的栅极。
另一方面，在测试方式输入信号TE呈高电平激活的测试工作时，传输门TGf1及传输门TGf2分别导通及阻断。因此，从外部加在基准电压外部输入端子202的基准电压Vrel被输入相当于电流源153的晶体管的栅极。
因此，在测试方式时，通过激活测试方式输入信号TE，从外部输入任意电压电平的基准电压Vrel，能进行数据写入容限的测试。因此，补偿MTJ存储单元的磁特性的制造离散，能进行适当地确保数据写入容限用的数据写入电流量的调整测试。该调整测试例如能使数据写入电流±Iw从标准值慢慢下降，在所有的MTJ存储单元中能确认是否能确保所希望的数据写入容限即可。
内部基准电压发生电路206生成的电压Vril的电平通过这样的调整测试，设定为判明的基准电压Vrw的适当的值即可。
因此，补偿制造离散引起的MTJ存储单元的磁特性的变化，根据适当的数据写入电流量，能进行通常工作时的数据写入工作。
参照图13，实施例2的字线驱动器有对应于写入字线WWL1～WWLn分别设置的写入字驱动器WWD1～WWDn。例如用反相器构成各个写入字驱动器WWD1～WWDn。另外，以下在总括记载写入字驱动器WWD1～WWDn的情况下，只采用符号WWD。
行译码器20根据低位地址RA，将行译码信号RD1～RDn中的对应于选择行的一个激活到低电平。行译码信号RD1～RDn被传递给字线驱动器30。在字线驱动器30中，写入字驱动器WWD1～WWDn分别接收行译码信号RD1～RDn，在对应的行译码信号被激活到低电平的情况下，将对应的写入字线WWL激活到选择状态(高电平)。
在数据写入时，字驱动器WWD1～WWDn将数据写入电流Ip供给对应于选择行的写入字线WWL。
字线驱动器30还有：将数据写入电流Ip供给字驱动器WWD1～WWDn用的数据写入电流供给电路32；以及调整数据写入电流Ip的电流量用的数据写入电流调整电路210。
数据写入电流供给电路32有：分别导电性地耦合在结点Np0及Np1和电源电压Vcc之间的P沟道MOS晶体管33a及33b；以及导电性地耦合在结点Np1和接地电压Vss之间的N沟道MOS晶体管34。供给各写入字驱动器WWD的数据写入电流Ip被传递给结点Np0。
结点Np1导电性地与晶体管33a及33b耦合。数据写入电流调整电路输出的基准电压Vrp被输入晶体管34的栅极。因此，晶体管34作为使对应于基准电压Vrp的电流量流动的电流源而工作。另一方面，由于用晶体管33a、33b及34构成电流镜电路，所以能根据数据写入电流调整电路210输出的基准电压Vrp调整由数据写入电流电路32供给结点Np0的电流量、即数据写入电流Ip的电流量。
数据写入电流调整电路210具有与用图11说明的数据写入电流调整电路200同样的结构。
即，数据写入电流调整电路210包括：从外部输入基准电压Vre2用的基准电压外部输入端子212；输入测试方式输入信号TE用的测试输入端子214；以及在内部发生基准电压Vri2用的内部基准电压发生电路216。
数据写入电流调整电路210还包括：被耦合在基准电压外部输入端子212和结点Nf2之间的传输门TGf3；以及配置在内部基准电压发生电路216和结点Nf2之间的传输门TGf4。传输门TGf3和TGf4随着测试方式输入信号TE而相辅地导通。结点Nf2与作为电流源的晶体管34的栅极耦合。
因此，通常工作时及测试方式时分别根据测试方式输入信号TE，将内部基准电压发生电路216生成的基准电压Vri2及从外部加在基准电压外部输入端子212上的基准电压Vre2输入晶体管34的栅极。
其结果，在测试方式时，从外部输入任意电压电平的基准电压Vre2，能进行数据写入容限的测试。因此，补偿MTJ存储单元的磁特性的制造离散，能容易地进行适当地确保数据写入容限用的数据写入电流量的调整测试。该调整测试例如能使数据写入电流Ip从标准值慢慢下降，在所有的MTJ存储单元中能确认是否能确保所希望的数据写入容限即可。
内部基准电压发生电路216生成的电压Vri2的电平通过这样的调整测试，设定为判明的基准电压Vrw的适当的值即可。
因此，补偿制造离散引起的MTJ存储单元的磁特性的变化，根据适当的数据写入电流量，能进行通常工作时的数据写入工作。
[实施例2的变形例]
参照图14，实施例2的变形例的数据写入电流调整电路230输出调整数据写入电流的电流量用的基准电压Vref。另外，图13所示的数据写入电流调整电路230能用来置换调整位线的数据写入电流±Iw用的数据写入电流调整电路200及调整写入字线的数据写入电流Ip用的数据写入电流调整电路210。
参照图14，数据写入电流调整电路230有：调谐信号输入部231a；以及根据调谐信号输入部231a的设定，调整基准电压Vref的电压调整部231b。
电压调整部231b有：导电性地耦合在生成基准电压Vref的结点Nt1和电源电压Vcc之间的P沟道MOS晶体管232；以及放大结点Nt2的电压和规定电压Vref0之间的电位差，输出给晶体管232的栅极的运算放大器234。
电压调整部231b还有：导电性地耦合在的结点Nt1和Nt2之间的P沟道晶体管240；以及串联耦合在结点Nt2和接地电压Vss之间的P沟道MOS晶体管241、242、243及244。晶体管240～244起电阻元件的作用。
通过用运算放大器234控制晶体管232的栅极电压，能控制基准电压Vref的电平，以便结点Nt2的电压与规定电压Vref0相等。考虑基准电压Vref的大小，设定规定电压Vref0。
这里，用起电阻元件的作用的晶体管240～244对基准电压Vref进行分压，能获得结点Nt2的电压Vα。如果将该分压比定义为α(α＝Vref/Vα)，则能用输入运算放大器234中的规定电压Vref0表示基准电压Vref，即Vref＝α·Vref0。
由对应于调谐信号输入部231a的输入而设定的结点Nt1与接地电压Vss之间的电阻值和结点Nt2与接地电压Vss之间的电阻值之比，决定分压比α。
这样，由于不直接设计基准电压Vref，而是设计与运算放大器234的输入电压有关的分压比α，所以能提高基准电压Vref的响应性及抗噪声性。
调谐信号输入部231a有与各个晶体管241～243并联设置的作为程序元件的熔丝元件和传输门的组合。例如，与晶体管241并联地串联连接配置传输门TGt1及熔丝元件251。对晶体管242配置串联连接的传输门TGt2及熔丝元件252。同样，与晶体管243并联地配置串联连接的传输门TGt3及熔丝元件253。
由于激光直接从外部入射到熔丝元件251～253上，或者通过烧断输入结点281～283从外部输入高压信号，所以能将熔丝熔断。
调谐信号输入部231a还有：接收数据写入电流的调谐测试执行时被激活的控制信号TT的输入端子270；分别输入调谐测试信号TV1～TV3用的输入端子271～273；根据控制信号TT及调谐测试信号TV1的电平，控制传输门TGt1的通/断用的逻辑门261；根据控制信号TT及调谐测试信号TV2的电平，控制传输门TGt2的通/断用的逻辑门262；以及根据控制信号TT及调谐测试信号TV3的电平，控制传输门TGt3的通/断用的逻辑门263。
在通常工作时，由于控制信号TT不被激活而呈低电平，所以逻辑门261～263的输出信号分别被设定为高电平。对此进行响应，传输门Tgt1～TGt3都导通，所以根据熔丝元件251～253有/无熔断，确定分压比α。
在调谐信号输入部231a中，根据输入端子270～273的输入信号，将逻辑门261～263的输出信号设定为低电平，使对应的传输门TGt1、TGt2、TGt3阻断，能作出模拟地进行熔丝熔断的状态。
例如，在将控制信号TT激活(高电平)而进行调谐测试的情况下，通过将调谐测试信号TV1激活成高电平，能将传输门TGt1阻断，能作出与使熔丝元件251熔断等效的状态。
同样，对熔丝元件252及253也能模拟地设定被熔断的状态。
因此，利用被输入到输入端子270～273的控制信号TT及调谐测试信号TV1～TV3，改变分压比α，能可变地设定调整数据写入电流用的基准电压Vref。
因此，调谐测试时，实际上不进行熔丝熔断，而是可逆地调整分压比α，能容易地进行适当地确保数据写入容限用的数据写入电流量的调整测试。
调谐测试结束后，根据测试结果，实际地将熔丝元件熔断，能对调谐信号输入部231a不易失地设计获得适当的数据写入电流用的基准电压Vref。其结果，数据写入电流调整电路230在通常工作时，由于生成所设计的适当的基准电压Vref，所以能补偿MTJ存储单元的磁特性的制造离散，能进行通常工作时的数据写入工作。
另外，在图14中虽然示出了一并设有从外部输入基准电压用的基准电压外部输入端子202(212)及204(214)、以及传输门TGf1(TGf3)及TGf2(TGf4)的结构，但即使省略这些要素，采用将基准电压Vref直接输入晶体管153(34)的栅极的结构，也能进行数据写入电流的调谐测试。
由于这样构成，所以与图12及图13所示的数据写入电流调整电路200及210的结构相比较，能只输入数字信号，有效地进行调谐测试。另外，由于不需要进行相当于数据写入电流调整电路200及210中的内部基准电压发生电路206及216的输出电压调整的调整，所以能减轻调整负载。
另外，设定分压比α用的晶体管的个数不限于图13所示的例，能设置任意多个。在此情况下，如果与设置了任意多个的具有电阻元件功能的晶体管并联地设置能同样地控制的传输门和熔丝元件的组合及控制信号的输入端子，则能使基准电压Vref的设定电平更加细蜜化。
另外，如图14所示，作为程序元件虽然举例示出了采用烧断输入后变成切断状态的熔丝元件的结构，但也能采用烧断输入后变成导通状态的所谓的抗熔断元件。在此情况下，如果与抗熔断元件并联地设置进行调谐测试用的各个传输门(图14中的Tgt1～Tgt3)，也能获得同样的效果。
另外，在实施例2及其变形例中说明的数据写入电流的调整不仅能适用于在实施例1及其变形例中说明的通过读出门进行数据读出的MRAM装置，而且也能适用于一般结构的MRAM装置。
图15中示出了不用读出门进行数据读出的MRAM装置的结构例。
将图15与图2进行比较，在图15所示的结构中，分别对应于存储单元列配置列选择门CSG1～CSGm。各列选择门根据列选择结果，将对应的位线对BLP和数据输入输出线对DI/OP之间耦合起来。例如，列选择门CSG1根据列选择线CSLI的电压，分别将构成数据输入输出线对DI/OP的数据输入输出线IO及/IO与构成对应的位线对BLP1的位线BL1及/BL1耦合起来。
由利用图10说明的数据写入电路51b，能进行数据输入输出线对DI/OP的数据写入电流±Iw的供给。为了调整数据写入电路51b中包括的数据写入电流供给电路52中的电流源153的电流量，通过设置图12及图14分别所示的数据写入电流调整电路200或230，能进行同样的数据写入电流的调整。
另外，虽然利用字线驱动器30进行对写入字线WWL的数据写入电流Ip的调整，但在字线驱动器30的结构中，采用利用图13说明的结构，也能进行与实施例2同样的数据写入电流的调整。
在图15所示结构的MRAM装置中，必须由数据读出电路55d进行数据读出时的读出电流Is的供给。
数据读出电路55d有：接受电源电压Vcc，将一定电流分别供给内部结点Ns1及Ns2用的电流源161及162；将内部结点Ns1和结点Ns2之间导电性地耦合起来的N型MOS晶体管164；以及放大内部结点Ns1及Ns2之间的电压电平差，输出读出数据DOUT的放大器165。
基准电压Vref被供给晶体管163及164的栅极。根据读出电流Is的电流量，设定电流源161及162的供给电流量及基准电压Vrr。为了将内部结点Ns1及Ns2上拉到接地电压Vss，而设置电阻166及167。另外，结点Nr1及Nr2分别与数据输入输出线IO及/IO耦合。
由于这样构成，在数据读出时，数据读出电路55d将读出电流Is供给各条数据输入输出线IO及/IO。另外，根据通过列选择门及位线对连接的MTJ存储单元的存储数据的电平，对应于数据输入输出线IO及/IO中分别发生的电压变化，输出读出数据DOUT。
[实施例3]
在实施例3中，说明在多个布线层中形成流过数据写入电流用的位线BL及写入字线WWL的结构。
图16中示出了本发明的实施例3的位线的配置情况。
参照图16，基于与图15同样的结构，由数据写入电路51b及数据读出电路55d通过数据输入输出线对DI/OP，进行存储阵列10的数据写入及数据读出。
对应于各个存储单元列，设有形成位线对BLP1～BLPm的位线BL1～BLm、/BL1～/BLm、列选择门CSG1～CSGm及列选择线CSL1～CSLm。
在不同的布线层中形成位线BL1～BLm、位线/BL1～/BLm。例如，在金属布线层M3中形成各条位线BL1～BLm，在金属布线层M4中形成各条位线/BL1～/BLm。
存储单元MC分别与形成各位线对的一条位线BL耦合。另一方面，空存储单元DMC分别与形成各位线对的另一条位线/BL耦合。
读出/写入控制电路60有分别对应于存储单元列设置的补偿晶体管62-1～62-m。补偿晶体管62响应位线补偿信号BLQ，使在不同的金属布线层中形成的位线BL和/BL之间短路。与在实施例1中说明的一样，位线补偿信号BLEQ被激活/非激活。
因此，数据写入时，供给位线对BLP的数据写入电流±Iw在所选择的存储单元列中作为沿不同的方向分别流过位线BL及/BL的往复电流被供给。因此，与实施例1相同，能采用包括数据写入电流供给电路52的数据写入电路51b的结构。
其结果，与实施例1相同，由于能利用补偿晶体管62设置数据写入电流±Iw的返回路径，所以在读出/写入控制电路60一侧不需要特别配置使数据写入电流同步的结构，能缩小外围电路的布局。
图17中示出了实施例3的位线的第一配置例。
参照图17，在金属布线层M2中形成写入字线WWL。位线对BLP有在金属布线层M3中形成的位线BL、以及在金属布线层M4中形成的位线/BL。这样，用不同的金属布线层沿上下方向夹着磁隧道接合部MTJ形成位线BL及/BL。如已经说明的那样，位线BL及/BL在存储阵列10的端部由补偿晶体管62导电性地进行耦合，流过数据写入电流。
因此，数据写入时的数据写入电流±Iw在各条位线BL及/BL中沿不同的方向流过。因此，在磁隧道接合部MTJ中，由数据写入电流±Iw产生的磁场沿着由位线BL产生的磁场和由位线/BL产生的磁场加强的方向作用。因此，能降低MRAM装置的消耗电流，提高位线电流密度下降的可靠性，并能降低数据写入时发生的磁场噪声。
反之，在包括其他存储单元的周边部分，由位线BL及/BL分别产生的磁场沿着互相抵消的方向作用。其结果，能进一步抑制数据写入时的磁场噪声。
图18中示出了实施例3的位线的第二配置例。
参照图18，在金属布线层M3中形成写入字线WWL。在不同的金属布线层M2及M4中分别配置位线BL及/BL，以便沿上下方向夹着磁隧道接合部MTJ。即使采用这样的结构，由数据写入电流±Iw产生的磁场的方向也与图17的情况一样。因此，能获得与采用图17所示的结构的情况相同的效果。
再参照图16，在实施例3中，将从外部供给MRAM装置1的外部电源电压Ext.Vcc直接供给字线驱动器30，该字线驱动器30在数据写入时供给数据写入电流，将数据写入电路51b及写入字线WWL激活。
MRAM装置1还备有使外部电源电压Ext.Vcc下降，生成内部电源电压Int.Vcc的电压下降电路(VDC：Voltage Down Converter)7。
电压下降电路7生成的内部电源电压Int.Vcc被供给数据读出电路55d、列译码器25、控制电路5及行译码器20等的进行数据读出及地址处理的内部电路。
由于这样构成，所以数据写入时，利用从外部施加的外部电源电压Ext.Vcc，驱动供给较大的数据写入电流±Iw的数据写入电路及将数据写入电流Ip供给写入字线WWL的字线驱动器，能迅速地供给这些数据写入电流。
另一方面，降压后的内部电源电压Int.Vcc驱动供给数据写入电流的电路以外的内部电路，能谋求降低这些内部电路的消耗功率、以及确保高集成化用的装置的微细化所对应的可靠性。
[实施例3的变形例1]
参照图19，在实施例3的变形例1的位线的配置中，使用金属布线层M3及M4设置构成各位线对BLP的位线BL及/BL，以便在存储阵列10中的区域CRS中交叉。
即，在图19所示的结构中，在区域CRS的左侧区域中，利用在金属布线层M3及M4中分别配置的布线形成位线BL及/BL。另一方面，在区域CRS的右侧区域中，利用在金属布线层M4及M3中分别配置的布线形成位线BL及/BL。
在金属布线层M3及M4中分别形成的位线BL所对应的布线之间在区域CRS中耦合。同样，在金属布线层M3及M4中分别形成的位线/BL所对应的布线之间在区域CRS中耦合。
位线BL及/BL中的任意一者都在金属布线层中与存储单元MC耦合。在图18中，在结构上与磁隧道接合部MTJ的距离小的靠近下层一侧的金属布线层M3中，位线BL及/BL与存储单元MC耦合。
这样，属于同一存储单元列的各个存储单元MC与位线BL及/BL中的某一条耦合。因此，对应于各存储单元列，配置与位线BL耦合的空存储单元DMC和与位线/BL耦合的空存储单元DMC。对与位线BL耦合的空存储单元DMC，都配置空读出字线DRWL1。同样，对与位线/BL耦合的空存储单元DMC，都配置空读出字线DRWL2。
对应于存储单元列分别设置补偿晶体管62-1～62-m，响应位线补偿信号BLEQ，将构成位线对的位线BL及/BL之间耦合起来。
由于这样构成，所以在所选择的存储单元列中，利用补偿晶体管62对位线BL及/BL流过返回的往复电流，能进行基于返回型位线结构的数据写入。
这样，在图19所示的位线的配置中，能使构成位线对的各条位线BL及/BL所耦合的存储单元的个数相等，所以能更正形成同一位线对BLP的位线BL及/BL之间的RC负载的不平衡。另外，由于利用空读出单元，能进行基于返回型位线结构的数据读出工作，所以更能实现提高数据读出时的工作容限。
其他部分的结构和数据读出时及数据写入时的基本工作与图15的情况相同，所以详细说明从略。
[实施例3的变形例2]
以下，说明用多个金属布线层形成写入字线WWL的情况的结构。
图20是说明实施例3的变形例2的写入字线WWL的配置情况的结构图。
参照图20，写入字线WWL包括在金属布线层M2中形成的WWL1、以及在第四金属布线层M4中形成的WWLu。子写入字线WWLu及WWL1沿上下方向配置而将磁隧道接合部MTJ夹在中间。
图21A及21B是说明形成同一写入字线的子字线之间的耦合情况的示意图。
参照图21A及21B，形成同一字线WWL的子字线WWLu及WWL1导电性地耦合在存储阵列10的端部。因此，能利用子字线WWLu及WWL1将数据写入电流Ip作为往复电流流动。
在图21A中示出了子写入字线WWLu及WWL1通过配置在通孔144中的金属布线145而被导电性地耦合起来的结构。
另外，如图21B所示，使子写入字线WWLu及WWL1之间导电性地耦合的MOS晶体管形成写入字线电流控制开关TSW，能将该写入字线电流控制开关TSW配置得使两者之间短路。
由于这样构成，所以能使数据写入电流Ip返回作为互相相反方向的电流流过形成同一字线WWL的子字线WWLu及WWL1。
再参照图20，由于使方向互相相反的数据写入电流Ip流过子写入字线WWL1及WWLu，所以与图16及图17的情况相同，由子写入字线WWLu及WWL1在磁隧道接合部MTJ中分别生成的数据写入磁场沿同一方向作用。
另外，在包括其他存储单元的周边部分，由这些子写入字线WWLu及WWL1分别产生的磁场沿互相抵消的方向作用。因此，即使电流量相同，也能将更大的数据写入磁场加在磁隧道接合部MTJ上。其结果，能降低发生所希望的数据写入磁场所需要的数据写入电流。
因此，同样能实现MRAM装置的消费电流的减少、写入字线WWL的电流密度的降低导致的工作可靠性的提高、以及数据写入时发生的磁场噪声的降低。
[实施例3的变形例3]
参照图22，在实施例3的变形例3的结构中，在沿行方向的存储阵列10的一端，设有行译码器20及字线驱动器30中包含的写入字驱动器WWD1～WWDn。写入字驱动器WWD1～WWDn分别对应于写入字线WWL1～WWLn设置，根据行译码器20的译码结果，将对应的写入字线WWL激活，供给数据写入电流Ip。
各写入字线WWL配置成图20及图21A所示的结构。即，形成同一写入字线WWL的子写入字线WWLu及WWL1在存储阵列10的另一端部，通过通孔由金属布线145导电性地耦合。
写入字驱动器WWD1～WWDn将数据写入电流Ip供给构成对应的写入字线WWL的子写入字线中的一条WWLu。形成同一写入字线WWL的另一条子写入字线WWL1在存储阵列10的一端(写入字驱动器WWD一侧)与接地电压Vss耦合。
由于这样构成，所以数据写入时，在所选择的存储单元列对应的字线WWL中，能用子写入字线WWLu及WWL1使数据写入电流Ip作为返回的往复电流流过。另外，也可以这样构成：使子写入字线WWL1与写入字驱动器WWD耦合，使子写入字线WWLu与接地电压Vss耦合，代替写入字驱动器WWD及接地电压Vss和子写入字线WWLu及WWL1之间的连接关系。
[实施例3的变形例4]
参照图23，在实施例3的变形例4的结构中，对应于各写入字线WWL设置的写入字驱动器WWD被分割配置在存储阵列10的两端。因此，行译码器也被分割地配置，即配置成激活对应于奇数行的写入字驱动器用的行译码器20a；以及控制对应于偶数行的写入字驱动器用的行译码器20b。
已经说明过，由于写入字驱动器WWD呈包括供给数据写入电流Ip的晶体管的结构，所以需要较大的尺寸。因此，由于这样将写入字驱动器WWD分割地配置在存储阵列的两侧，所以能灵活地使用两行部分的布局间距，配置写入字驱动器WWD。因此，能更集成化地配置行方向的写入字线WWL，能有效地谋求存储阵列10的低面积化。
其他部分的结构及工作情况与图22的情况相同，详细说明从略。
[实施例3的变形例5]
参照图24，在实施例3的变形例5的结构中，在存储阵列10的一端(行译码器20一侧)，形成同一字线WWL的子写入字线WWLu及WWL1利用对应于存储单元行分别设置的写入字线电流控制开关TSW导电性地耦合起来。
在图24中，作为一例，代表性地示出了对应于写入字线WWL1及WWL2，分别设置的写入字线电流控制开关TSW1及TSW2。写入字线电流控制开关TSW由行译码器20控制，在选择了对应的存储单元行的情况下被导通。
构成同一写入字线WWL的子写入字线WWLu及WWL1在存储阵列10的另一端，分别与电源电压Vcc及接地电压Vss耦合。因此，根据行选择结果，通过使写入字线电流控制开关TSW接通，能使往复的数据写入电流Ip流过构成对应的写入字线WWL的子写入字线WWLu及WWL1。因此，能获得与实施例3的变形例3及4同样的效果。
对应的写入字线电流控制开关TSW在断开期间，各个子写入字线WWLu及WWL1被设定为电源电压Vcc及接地电压Vss。因此，写入字线WWL的选择工作结束后，能使写入字线WWL的电压返回等待状态或非选择状态的工作高速化。
图24中举例示出了子写入字线WWLu及WWL1在存储阵列10的另一端，分别与电源电压Vcc及接地电压Vss耦合的结构，但也可以这样构成：替换这些连接关系，使子写入字线WWLu及WWL1分别与接地电压Vss及电源电压Vcc耦合。
即，数据写入时由于流过往复的数据写入电流Ip，所以写入字线WWL长，但通过将写入字线WWL分割成子写入字线WWLu及WWL1，构成使各个子写入字线返回规定的电压电平的结构，既有将数据写入电流作为往复电流流动的效果，又能使返回等待状态或非选择状态的工作高速化。
另外，在实施例3的变形例3至5中，即使对于本来就与数据写入工作无关的空存储单元DMC来说，也配置具有与存储单元MC对应的同样的结构的空写入字线DWWL1、DWWL2及写入字驱动器DWWD1、DWWD2、以及写入字线电流控制开关DTSW1及DTSW2中的至少一者。
但是，对于空存储单元DMC来说，由于不需要流过数据写入电流，所以与空存储单元对应的写入字驱动器DWWD1及DWWD2的输入被固定为电源电压Vcc。因此，空写入字线DWWL1、DWWL2能经常维持非激活状态(接地电压Vss)，无电流流过。另外，构成对应的写入字线电流控制开关DTSW的N型MOS晶体管的栅极被固定为接地电压Vss，能维持阻断状态。
在采用不配置写入字线WWL的结构的情况下，对应于空存储单元DMC的区域由于其形状的连续性被破坏，所以形成MRAM装置时有可能发生形状不良。因此，即使对于不需要数据写入工作的空存储单元来说，通过配置具有与对正规的存储单元MC同样的结构的写入字线、写入字驱动器及其外围电路(图24中的写入字线电流控制开关TSW)，能避免形成MRAM装置时的形状不良。
另外，实施例3及其变形例的位线及写入字线的配置情况也可以采用实施例1及2或它们的组合的结构。在此情况下，使数据写入电路及数据读出电路的结构采用实施例1、2及它们的变形例中分别说明的结构即可。
[实施例4]
参照图25，实施例4的MTJ存储单元MCD与图90所示的结构相同，备有磁隧道接合部MTJ及存取二极管DM。在MTJ存储单元MCD中分割配置读出字线RWL和写入字线WWL，这一点与图90所示的结构不同。位线BL沿着与写入字线WWL及读出字线RWL交叉的方向配置，导电性地与磁隧道接合部MTJ偶合。
存取二极管DM将从磁隧道接合部MTJ至读出字线RWL的方向作为正方向，耦合在两者之间。写入字线WWL不与位线BL、读出字线RWL及存取二极管DM连接，与磁隧道接合部MTJ接近地设置。
参照图26，在半导体主基板SB上形成的N型区域(N型阱或n+扩散区域等)NWL相当于存取二极管DM的阴极。在将MTJ存储单元呈行列状地配置在半导体基板上的情况下，例如，对属于同一行的MTJ存储单元来说，通过导电性地将N型区域NWL之间耦合起来，不用特别设置读出字线RWL，就能实现图25所示的存取二极管DM和读出字线RWL的耦合关系。
在N型区域NWL上设置的P型区域PAR相当于存取二极管DM的阳极。P型区域PAR通过势垒金属140及金属膜150，与磁隧道接合部MTJ导电性地耦合。
写入字线WWL及位线BL分别配置在金属布线层M1及金属布线层M2上。位线BL配置得与磁隧道接合部MTJ耦合。
图27是说明对MTJ存储单元MCD的读出工作及写入工作的时序图。
参照图27，数据写入时，读出字线RWL即N型区域NWL的电压被设定为高电平(电源电压Vcc)。数据读出时，电流不流过读出字线RWL。
对应于所选择的存储单元的写入字线WWL被施加电源电压Vcc，流过数据写入电流Ip。另外，关于位线BL，也对应于写入数据电平，将位线BL的两端分别设定为电源电压Vcc及接地电压Vss，能使对应于写入数据电平的数据写入电流±Iw流过位线BL。
这样利用流过的数据写入电流Ip及±Iw，对MTJ存储单元进行数据写入。在此情况下，由于读出字线RWL被设定为电源电压Vcc，所以数据写入时，存取二极管DM能可靠地阻断。因此，与图90所示的MTJ存储单元相比较，能谋求数据写入工作的稳定化。
其次，说明数据读出时的工作情况。
在数据读出之前，位线BL被充电到接地电压Vss。
对应于成为数据读出对象的存储单元MCD的读出字线RWL在数据读出时被驱动成激活状态(低电平：接地电压Vss)。与此相对应，由于存取二极管被正向偏置，所以读出电流Is沿着位线BL～磁隧道接合部MTJ～存取二极管MD～RWL(接地电压Vss)这样的路径流过，能进行数据读出。
具体地说，通过放大由读出电流Is在位线BL中产生的电压变化，能进行磁隧道接合部MTJ中存储的数据的读出。
另外，如图26所示，由于位线BL和磁隧道接合部MTJ之间的距离比写入字线WWL和磁隧道接合部MTJ之间的距离小，所以在流过同一电流量的情况下，由流过位线BL的数据写入电流产生的磁场比由流过写入字线WWL的数据写入电流产生的磁场大。
因此，为了将强度大致相同的数据写入磁场供给磁隧道接合部MTJ，有必要使比流过位线BL的大的数据写入电流流过字线WWL。位线BL和写入字线WWL为了使电阻值小而字金属布线层中形成。可是，如果流过布线的电流密度过大，有时会发生由电迁移现象引起的断线或布线间短路，有碍于工作的可靠性。因此，希望抑制流过数据写入电流的布线的电流密度。
因此，在图25所示的将MTJ存储单元MCD配置在半导体基板上的情况下，通过使写入字线WWL的断面积比靠近磁隧道接合部MTJ的位线BL的大，抑制需要流过大的数据写入电流的写入字线WWL的电流密度，能提高MRAM装置的可靠性。
另外，增大与磁隧道接合部MTJ的距离，用耐电迁移性能高的材料形成有必要流过更大的数据写入电流的金属布线(在图26中为写入字线WWL)，具有提高可靠性的效果。例如，在用铝合金(Al合金)形成其他金属布线的情况下，用铜(Cu)形成需要考虑耐电迁移性能饿金属布线即可。
图28是表示将MTJ存储单元MCD配置成行列状的存储阵列的结构的示意图。
参照图28，通过将MTJ存储单元呈行列状地配置在半导体基板上，能实现高集成化的MRAM装置。在图28中，示出了将MTJ存储单元MCD配置成n行×m列的情况。
已经说明过，有必要对各MTJ存储单元MCD配置位线BL、写入字线WWL及读出字线RWL。因此，对应于配置成行列状的n×m个MTJ存储单元，有必要配置n条写入字线WWL1～WWLn及读出字线RWL1～RWLn、以及m条位线BL1～B1m。
在图29中示出了由共有写入字线WWL、配置成行列状的MTJ存储单元形成的存储阵列的结构。
参照图29，对应于具有图25所示的结构的MTJ存储单元MCD的读出字线RWL及写入字线WWL沿着行的方向配置，但写入字线WWL在相邻的存储单元之间共有。
例如，与读出字线RWL1耦合的MTJ存储单元和与读出字线RWL2耦合的MTJ存储单元共有写入字线WWL1。
这样，由于共有写入字线WWL，所以能减少全部存储阵列的写入字线WWL的配置条数。因此，能使存储阵列中的MTJ存储单元的配置高集成化，能谋求减少芯片面积。
另外，这样通过减少写入字线WWL的配置条数，在图26所示的金属布线层M1中能确保写入字线WWL的布线间距。因此，能容易地扩大写入字线WWL的布线宽度。因此，能容易地将写入字线WWL的断面积设定得比靠近磁隧道接合部MTJ的位线BL大。其结果，能容易地谋求抑制电迁移的发生，提高MRAM装置的可靠性。另外，也可以在实施例1至3中将实施例4的MTJ存储单元MCD作为存储阵列IO中配置的存储单元MC用。
[实施例4的变形例]
这样的布线的共有方法也能适用于现有技术中说明的图90所示结构的MTJ存储单元。
图30中示出了MTJ存储单元的实施例4的变形例的配置情况。
在图30中，示出了具有图90所示的结构的MTJ存储单元MCD’集成配置的存储阵列。
参照图30，在实施例4的变形例中，在呈行列状配置的MTJ存储单元中，沿列方向相邻的存储单元MCD’共有同一条字线WL。例如，属于第一存储单元行的存储单元MCD’和属于第二存储单元行的存储单元MCD’共有同一条字线WL1。
利用这样的结构，能减少全部存储阵列的字线WL的条数，使MTJ存储单元高集成化，能谋求减少芯片面积。
再参照图91，在图90所示的MTJ存储单元中，字线WL和磁隧道接合部MTJ之间的距离比位线BL和磁隧道接合部MTJ之间的距离大，所以需要在字线WL中流过较大的数据写入电流。因此，在这样的MTJ存储单元中，虽然谋求降低字线WL的电流密度，但确保工作的可靠性是重要的。
在实施例4的变形例中，由于能容易地确保需要流过较大的数据写入电流的字线WL的布线间距，所以能抑制字线的电流密度，谋求提高MRAM装置的可靠性。另外，与在实施例4中说明的一样，通过将需要流过较大的数据写入电流的布线的材质选定为耐电迁移性能高的材质，能使MRAM装置的工作可靠性更高。
[实施例5]
以下在实施例5中，以沿着互不相同的方向配置读出字线RWL及写入字线WWL的结构为前提，说明存储阵列的高集成化。
参照图31，在本发明的实施例5的MRAM装置2中，在存储阵列10中，分别沿着行方向及列方向配置读出字线RWL及写入字线WWL。
与此相对应，位线被分割成读出位线RBL及写入位线WBL，在存储阵列10中，沿列方向及行方向分别配置。
因此，MRAM装置2不同的地方在于：与图1所示的MRAM装置1相比较，字线驱动器30被分割成读出字线驱动器30r及写入字线驱动器30w。
另外，关于读出/写入控制电路50、60，也在存储阵列10中分割地配置沿行方向相邻配置的写入控制电路50w、60w及读出控制电路50r。
除此以外的部分的结构及工作情况与MRAM1相同，详细说明从略。
参照图32，在实施例5的MTJ存储单元中，对应于具有磁隧道接合部MTJ及存取晶体管ATR的MTJ存储单元，设置读出字线RWL、写入字线WWL、写入位线WBL及读出位线RBL。在存取晶体管ATR中，代表性地采用在半导体基板SUB上形成的场效应晶体管即MOS晶体管。
存取晶体管ATR的栅极与读出字线RWL耦合。如果读出字线RWL被激活到选择状态(高电平：电源电压Vcc)，则存取晶体管ATR导通，形成包括磁隧道接合部MTJ的电流路径。另一方面，在读出字线RWL未被激活而呈非选择状态(低电平：接地电压Vss)的情况下，由于存取晶体管ATR被阻断，所以不形成包括磁隧道接合部MTJ的电流路径。
写入字线WWL及写入位线WBL与磁隧道接合部MTJ接近地互相沿正交的方向配置。
这样，由于读出字线RWL和写入字线WWL互相沿正交的方向配置，所以能将读出字线驱动器30r和写入字线驱动器30w分割配置。
另外，由于写入字线WWL不与MTJ存储单元的其他部位耦合，而能独立地配置，所以能优先地配置得有利于提高与磁隧道接合部MTJ之间的磁耦合。因此，能抑制流过写入字线WWL的数据写入电流Ip。
由于数据读出时及数据写入时能分别独立地控制读出字线RWL及写入字线WWL的激活，所以它们的驱动器能作为本来独立的部件设计。因此，能将写入字线驱动器30w和读出字线驱动器30r分割开而小型化，能分别配置在与存储阵列10相邻的不同的区域，所以能提高设计的自由度，能减少布局面积即MRAM装置的芯片面积。
磁隧道接合部MTJ将读出字线RWL和存取晶体管ATR之间导电性地耦合起来。因此，数据读出时，通过将不需要流过电流的写入位线WBL的电压电平设定为接地电压Vss，响应存取晶体管ATR的导通，形成读出位线RBL～磁隧道接合部MTJ～存取晶体管ATR～写入位线WBL(接地电压Vss)的电流路径。由于读出电流Is流过该电流路径，所以在读出位线RBL中发生与磁隧道接合部MTJ中的存储数据的电平对应的电压变化，能读出存储数据。
数据写入时，数据写入电流分别流过写入字线WWL及写入位线WBL，由于由这些数据写入电流分别产生的磁场之和达到一定磁场强度即超过图86所示的星状特性曲线的区域，所以存储数据能被写入磁隧道接合部MTJ中。
其次，用图33说明对实施例5的MTJ存储单元进行的数据写入及数据读出。
首先，说明数据写入时的工作。
写入字线驱动器30w根据列译码器25的列选择结果，将对应于选择列的写入字线WWL的电压驱动成选择状态(高电平)。在非选择列中，写入字线WWL的电压电平维持非选择状态(低电平)。利用字线电流控制电路40，各写入字线WWL与接地电压Vss耦合，所以在选择列中数据写入电流Ip流过写入字线WWL。
读出字线RWL在数据写入时维持非选择状态(低电平)。在数据写入时，读出控制电路50r不供给读出电流Is，将读出字线RWL预充电到高电压状态(Vcc)。另外存取晶体管ATR维持阻断状态，所以数据写入时电流不流过读出位线RBL。
写入控制电路50w及60w通过控制存储阵列10的两端的写入位线WBL的电压，生成与写入数据DIN的电平对应的方向的数据写入电流。
例如，在写入存储数据“1”的情况下，将写入控制电路60w一侧的位线电压设定在高电压状态(电源电压Vcc)，将相反一侧的写入控制电路50w一侧的位线电压设定在低电压状态(接地电压Vss)。因此，数据写入电流+Iw从写入控制电路60w向50w方向流过写入位线WBL。
另一方面，在写入存储数据“0”的情况下，将写入控制电路50w一侧及60w一侧的位线电压分别设定在高电压状态及低电压状态，数据写入电流-Iw从写入控制电路50w向60w方向流过写入位线WBL。这时，根据行译码器20的行选择结果，数据写入电流±Iw有选择地流过对应于选择行的写入位线WBL。
这样，通过设定数据写入电流Ip及±Iw的方向，在数据写入时，根据写入的存储数据电平“1”、“0”，选择逆向的数据写入电流+Iw及-Iw两者中的一者，能与数据电平无关地将写入字线WWL的数据写入电流Ip固定在一定方向。因此，由于能使流过写入字线WWL的数据写入电流Ip的方向经常一定，所以如前面所述，能简化字线电流控制电路40的结构。
其次说明数据读出工作。
数据读出时，写入字线WWL维持非选择状态(低电平)，其电压电平由字线电流控制电路40固定在接地电压Vss。数据读出时，写入控制电路50w及60w停止向写入位线WBL供给数据写入电流，同时将写入位线WBL设定在接地电压。
另一方面，读出字线驱动器30r根据行译码器20的行选择结果，将对应于选择行的读出字线RWL驱动到选择状态(高电平)。在非选择行中，读出字线RWL的电压电平维持在非选择状态(低电平)。读出控制电路50r在数据读出时，将进行数据读出用的一定量的读出电流Is供给选择列的读出位线RBL。由于读出位线RBL在数据读出前被预充电到高电压状态(Vcc)，所以通过响应读出字线RWL的激活的存取晶体管ATR的导通，在MTJ存储单元内形成读出电流Is的电流路径，在读出位线RBL中发生对应于存储数据的电压变化(下降)。
在图33中，作为一例，在存储数据电平为“1”的情况下，假定固定磁性层FL和自由磁性层VL中的磁场方向相同，则在存储数据为“1”的情况下，读出位线RBL的电压变化ΔV1小，在存储数据为“0”的情况下，读出位线RBL的电压变化ΔV2比ΔV1大。通过检测这些电压降ΔV1及ΔV2的差，能读出MTJ存储单元的存储数据。
另外，在读出位线RBL中，由于使数据读出所备有的预充电电压和数据写入时的设定电压与同一电源电压Vcc一致，所以能使数据读出开始时的预充电工作效率高，谋求数据读出工作的高速化。另外，在使读出位线RBL的预充电电压为接地电压Vss的情况下，也使数据写入时的设定电压为接地电压Vss即可。
同样，关于数据读出时需要设定为接地电压Vss的写入位线WBL，也通过使数据写入结束后的设定电压与接地电压Vss一致，能谋求数据读出工作的高速化。
参照图34，在实施例5的MTJ存储单元中，在半导体基板SUB上的p型区域中形成存取晶体管ATR。在第一金属布线层M1中形成写入位线WBL，与存取晶体管ATR的源/漏区中的一者110导电性地耦合。另一个源/漏区120经由设置在第一金属布线层M1中的金属布线、势垒金属140及接触孔中形成的金属膜150，与磁隧道接合部MTJ导电性地耦合。
读出位线RBL设置在第三金属布线层M3上，以便与磁隧道接合部MTJ导电性地耦合。写入字线WWL不与MTJ存储单元的其他部位耦合，能独立地配置，所以能自由地配置，以便能提高与磁隧道接合部MTJ之间的磁耦合。
由于这样构成，所以对于MTJ存储单元来说，能使读出字线RWL和写入字线WWL互相沿正交的方向配置，独立地配置分别对应于读出字线RWL及写入字线WWL的读出字线驱动器30r及写入字线驱动器30w，能提高设计的自由度。另外，能防止数据读出时的字线驱动电流过大，防止发生不必要的磁噪声。
参照图35，在实施例5的存储单元10中，具有图32所示结构的存储单元MC呈行列状配置。读出字线RWL及写入字线WWL分别沿行方向及列方向配置，读出位线RBL及写入位线WBL分别沿列方向及行方向配置。关于读出位线及写入位线也一样，在总括地表示的情况下，分别使用符号RBL及WBL，在表示特定的读出位线及写入位线的情况下，在这些符号上加字。
字线电流控制电路40使各写入字线WWL与接地电压Vss耦合。因此，能象图33所示那样控制数据读出时及数据写入时的写入字线WWL的电压及电流。
沿行方向相邻的存储单元共有读出位线RBL。另外，沿列方向相邻的存储单元共有写入位线WBL。
例如，属于第一及第二存储单元列的存储单元群共有同一读出位线RBL1，属于第三及第四存储单元列的存储单元群共有同一读出位线RBL2。另外，属于第二及第三存储单元行的存储单元群共有同一写入位线WBL2。对于以后的存储单元行及存储单元列，读出位线RBL及写入位线WBL也同样配置。
对应于同一读出位线RBL或写入位线WBL，如果多个存储单元MC成为数据读出或数据写入的对象，则发生数据冲突，所以存储单元MC交替地配置。
由于这样构成，所以能缓和存储阵列10中的读出位线RBL及写入位线WBL的布线间距。其结果，能有效地配置存储单元MC，使存储阵列10高集成化，能减少MRAM装置的芯片面积。
其次，说明流过读出电流Is及数据写入电流±Iw用的外围电路的结构。
利用设置在各条读出位线RBL中的读出列选择线RCSL及读出列选择门RCSG，进行关于数据读出的列选择。在图35中，具有代表性地示出了对应于读出位线RBL1及RBL2设置的读出列选择线RCSL1、RCSL2及读出列选择门RCSG1、RCSG2。
数据读出时，列译码器25根据列选择结果，将多条读出列选择线RCSL中的一条激活到选择状态(高电平)。
读出列选择门RCSG根据对应的读出列选择线RCSL的电压，将读出数据线RDL和对应的读出位线RBL连接起来。由数据读出电路55e将读出电流Is供给读出数据线RDL。
参照图36，数据读出电路55e与图15所示的数据读出电路55d相比较，不同点在于：将读出电流Is只供给结点Nr1。与此相对应，能省略图15所示的晶体管164，参照电压Vrr只输入晶体管163的栅极。
数据读出电路55e将由读出电流Is产生的电压降与成为基准的电压降ΔVr进行比较，检测读出数据DOUT的电平。假设读出高电平数据时的数据线的电压降为ΔVh，读出低电平数据时的数据线的电压降为ΔV1，则将ΔVr设定为ΔVh和ΔV1的中间值。
因此，在数据读出电路55e中，设定电阻167的电阻值，以便使结点Ns2的电压电平为(Vcc-ΔVr)。
再参照图35，通过读出列选择门RCSG，有选择地将读出电流Is供给对应于列选择结果的读出位线RBL。
读出字线驱动器30t根据行选择结果，有选择地将读出字线RWL激活。因此，能使读出电流Is流过对应于所选择的存储单元行的MTJ存储单元。
另一方面，根据选择结果由读出字线驱动器30w有选择地将写入字线WWL激活，进行数据写入的列的选择。在字线电流控制电路40中，各写入字线WWL与接地电压Vss耦合。
写入位线WBL沿着与写入字线WWL正交的方向，对应于存储单元行设置。因此，由设置在各写入位线WBL上的写入行选择线及写入行选择门进行数据写入的行的选择。
在图35中，具有代表性地示出了对应于写入位线WBL1及WBL2设置的写入行选择线WRSL1、WRSL2及写入行选择门WRSG1、WRSG2。以下，在综括地表记写入行选择线及写入行选择门的情况下，分别使用符号WRSL及WRSG。
写入行选择门WRSG将对应的写入位线WBL和写入数据线WDL之间导电性地耦合起来，根据对应的写入行选择线WRSL的电压大小进行通/断。
读出/写入控制电路60包括对应于写入位线WBL分别配置的位线电流控制晶体管。在图35中，具有代表性地示出了对应于写入位线WBL1、WBL2分别设置在位线电流控制晶体管63-1、63-2。以下，在统称这些位线电流控制晶体管的情况下，使用符号63。
位线电流控制晶体管63被导电性地耦合在对应的写入位线WBL和数据线/WDL之间，根据对应的写入行选择线WRSL的电压大小而通/断。
根据图7所示的数据写入电流51b，将数据写入电流±Iw供给写入数据线WDL及/WDL。因此，根据行译码器20的行选择结果，能使数据写入电流±Iw流过与所选择的存储单元行对应的写入位线WBL。
读出/写入控制电路60还包括：对应于读出位线RBL分别配置的预充电晶体管；以及对应于写入位线WBL配置的写入位线电压控制晶体管。
在图35中，具有代表性地示出了对应于读出位线RBL1、RBL2分别设置的预充电晶体管64-1、64-2；以及对应于写入位线WBL1、WBL2分别设置的写入位线电压控制晶体管65-1、65-2。以下，在统称这些多个写入位线电压控制晶体管的情况下，使用符号65。
各个写入位线电压控制晶体管65在数据读出时，为了确保读出电流Is的电流路径，将对应的读出位线WBL与接地电压Vss耦合起来。除了数据读出时以外，各写入位线电压控制晶体管65被阻断，各写入位线WBL与接地电压Vss断开。预充电晶体管64的工作与用图2说明的相同，其说明从略。
由于这样构成，所以在数据写入时能使数据写入电流±Iw流过写入数据线WDL～写入行选择门WRSG～写入位线WBL～位线电流控制晶体管63～写入数据线/WDL这样的路径。另外，数据写入电流±Iw的方向与实施例1的写入数据总线WDB、/WDB相同，能通过设定写入数据线WDL、/WDL的电压进行控制。因此，与实施例1一样，能简单地构成与数据写入相关的外围电路、即写入控制电路50w、60w。
这样，即使在使读出字线RWL和写入字线WWL正交配置、而且在相邻的存储单元之间共有写入位线WBL及读出位线RBL的结构中，也能进行图33所示的数据写入及数据读出。
由于这样构成，所以能缓和存储阵列10中的写入位线WBL及读出位线RBL的布线间距。其结果，能有效地配置存储单元MC，使存储阵列10高集成化，减少MRAM装置的芯片面积。
另外，由于写入位线WBL的布线间距的缓和，所以能确保写入位线WBL的布线宽度更宽。因此，还能产生下述效果。
已经说明过，数据写入时有必要使数据写入电流流过写入位线WBL及写入字线WWL两者。
如图34所示，在实施例5的MTJ存储单元结构中，沿高度方向的写入位线WBL和磁隧道接合部MTJ之间的距离比写入字线WWL和磁隧道接合部MTJ之间的距离大。因此，数据写入时需要有更大的电流流过与磁隧道接合部MTJ之间的距离大的写入位线WBL。
可是，写入位线WBL由于在相邻的存储单元列之间共有，所以能用两行存储单元行的配置空间配置写入位线WBL。因此，各写入位线WBL的配置宽度较宽，至少能确保比写入字线WWL宽的配线幅度即大的断面积，能抑制电流密度。
这样，由于构成在相邻的存储单元之间共有流过数据写入电流的布线中在结构上比到磁隧道接合部MTJ的距离大的一者的结构，所以能提高MRAM装置的可靠性。
另外，利用耐电迁移性能高的材料形成与磁隧道接合部MTJ之间的距离大的金属布线(图34中的写入位线WBL)也具有提高可靠性的效果。例如，在用铝合金(Al合金)的情况下，利用铜(Cu)形成需要考虑耐电迁移性能的金属布线即可。
[实施例5的变形例1]
参照图37，在实施例5的变形例1的存储阵列中，相邻的存储单元共有同一条写入字线WWL。例如，属于第一及第二存储单元列的存储单元群共有一条写入字线WWL1。对于以后的存储单元列来说，也同样配置写入字线WWL.。
这里，为了正常地进行数据写入，必要的是不存在配置在同一条写入字线WWL及同一条写入位线WBL的交点上的多个存储单元MC。因此，存储单元MC交替地配置。
对读出位线RBL及写入位线WBL进行与数据写入及数据读出有关的外围电路的结构、以及数据写入及数据读出时的各存储单元的工作情况与实施例5相同，其详细说明从略。
由于这样构成，所以能缓和存储阵列10中的写入位线WBL的布线间距。其结果，能有效地配置存储单元MC，使存储阵列10高集成化，减少MRAM装置的芯片面积。
[实施例5的变形例2]
参照图38，在实施例5的变形例2的存储阵列中，与实施例5的变形例1的结构相比较，随着沿列方向相邻的存储单元的不同，还共有同一条读出字线RWL。例如，属于第一及第二存储单元行的存储单元群共有同一条读出字线RWL1。对于以后的存储单元行来说，也同样配置读出字线RWL。
这里，为了正常地进行数据读出及数据写入，由一条读出字线RWL或写入字线WWL选择的多个存储单元MC必须不同时与同一条读出位线RBL或写入位线WBL耦合。因此，读出位线RBL及写入位线WBL分别沿各存储单元列及各存储单元行配置，另外，存储单元MC交替地配置。
其他部分的结构、以及数据读出及数据写入时的各存储单元的工作情况与实施例5相同，其详细说明从略。
由于这样构成，所以能缓和存储阵列10中的读出字线RWL及写入位线WBL的布线间距。其结果，能有效地配置存储单元MC，使存储阵列10高集成化，减少MRAM装置的芯片面积。
[实施例5的变形例3]
参照图39，对于按照呈行列状配置的实施例5构成的存储单元来说，在每个由相邻的两个存储单元列形成的存储单元列的组中，用对应的两条读出位线RBL实现返回型位线结构。例如，利用分别对应于第一及第二存储单元列的读出位线RBL1及RBL2，能构成读出位线对。在此情况下，由于读出位线RBL2与读出位线RBL1相辅地设置，所以也表记为读出位线/RBL1。
以下，将构成各读出位线对的读出位线中与奇数存储单元列对应的每一条读出位线、以及与偶数存储单元列对应的另外的每一条读出位线分别统称为读出位线RBL及/RBL。
对每一读出位线对、即每一存储单元列的组设置读出列选择线。因此，与同一组对应的两个读出列选择门RCSG响应公用的读出列选择线RCSL而通/断。
例如，对应于第一及第二存储单元列的读出列选择门RCSG1及RCSG2随着公用的读出列选择线RCSL1而工作。对应于奇数列的读出位线RBL设置的读出列选择门RCSG1、RCSG3、…被导电性地耦合在对应的读出位线RBL和读出数据线RDL之间。另一方面，对应于偶数列的读出位线/RBL设置的读出列选择门RCSG2、RCSG4、…被导电性地耦合在对应的读出位线/RBL和读出数据线/RDL之间。
响应根据列选择结果被激活的读出列选择线RCSL，对应的两个读出列选择门RCSG导通。其结果，构成对应于所选择的存储单元列的读出位线对的读出位线RBL及/RBL导电性地与构成读出数据线对的读出数据线RDL及/RDL耦合。
另外，对应于各条读出位线RBL及/RBL，配置与用图35说明的相同的预充电晶体管64。已经说明过，在数据读出时，预充电晶体管64被阻断。
其结果，由数据读出电路55d供给的读出电流Is通过读出数据线RDL及/RDL流过与所选择的存储单元列对应的各条读出位线RBL及/RBL。数据读出电路55d已经示于图15中，所以不重复说明。
因此，用能有选择地与读出位线RBL及/RBL中的各一者耦合的与实施例1同样的空存储单元DMC进行数据读出。因此，基于所谓的返回型位线结构，能确保数据读出的容限。
同样，在每个由相邻的两个存储单元行形成的存储单元行的组中，用对应的两条写入位线WBL实现返回型位线结构。例如，利用分别对应于第一及第二存储单元行的写入位线WBL1及WBL2，能构成写入位线对。在此情况下，由于写入位线WBL2与写入位线WBL1相辅地设置，所以也表记为写入位线/WBL1。
对于以下的存储单元列也一样，配置各读出位线RBL及写入位线WBL，以便在各存储单元列及行的组中构成写入位线对及读出位线对。
将构成各写入位线对的写入位线中与奇数存储单元行对应的每一条写入位线、以及与偶数存储单元列对应的另外的每一条写入位线分别统称为写入位线WBL及/WBL。因此，能基于所谓的返回型位线结构，进行数据写入。
对每一写入位线对、即每一存储单元行的组设置写入行选择线WRSL。因此，与同一组对应的两个写入行选择门WCSG响应公用的写入行选择线WCSL而通/断。
例如，对应于第一及第二存储单元行的写入行选择门WRSG1及WRSG2随着公用的写入行选择线WRSL1而工作。
对应于奇数行的写入位线WBL设置的写入行选择门WRSG1、WRSG3、…被导电性地耦合在对应的写入位线WBL和写入数据线WDL之间。另一方面，对应于偶数列的写入位线/WBL设置的写入行选择门WRSG2、WRSG4、…被导电性地耦合在对应的写入位线/WBL和写入数据线/WDL之间。
响应根据行选择结果被激活的写入行选择线WRSL，对应的两个写入行选择门WRSG导通。其结果，构成对应于所选择的存储单元行的写入位线对的写入位线WBL及/WBL导电性地分别与构成写入数据线对的写入数据线WDL及/WDL耦合。
另外，在各写入位线对中，配置连接写入位线WBL及/WBL用的补偿晶体管62，代替图35所示的位线电流控制晶体管63。补偿晶体管62例如响应控制信号WE而工作，数据写入时，使构成同一写入位线对的两条位线之间短路。另外，对应于各条写入位线WBL及/WBL，配置与用图35说明的相同的写入位线电压控制晶体管65。
与实施例1的写入数据总线WDB及/WDB一样，数据写入电流±Iw被从数据写入电流51b供给构成写入数据线对的写入数据线WDL及/WDL。数据写入电流51b的结构及工作情况已示于图7中，所以不重复说明。
其结果，与实施例1相同，在对应于行选择结果的写入位线对中，利用由补偿晶体管62返回的往复电流，能进行数据写入。
由于这样构成，所以所选择的读出位线对与数据读出时的实施例1的位线对相同，流过读出电流，进行数据读出。同样，所选择的写入位线对通过对应的补偿晶体管62，与数据写入时的实施例1的位线对同样地流过数据写入电流，进行数据写入。
因此，在能谋求减少芯片面积的实施例5的存储单元被配置成行列状的情况下，采用返回型位线结构，能确保数据读出及数据写入的工作容限。
[实施例5的变形例4]
在实施例5的变形例4中，除了实施例5的变形例3所示的返回型位线结构以外，还谋求相邻存储单元之间的写入位线WBL的共有。
参照图40，在实施例5的变形例4的存储阵列中，沿列方向相邻的存储单元共有同一写入位线WBL。
读出字线RWL被激活而进行数据读出时，由于各读出位线RBL每隔一条与存储单元列连接，所以每个由相邻的两个存储单元列形成的存储单元列的组形成读出位线对，基于返回型位线结构，能进行与实施例5的变形例3同样的数据读出。
另一方面，在数据写入时，由于共有写入位线WBL，所以不能进行基于返回型位线结构的数据写入。因此，在实施例5的变形例4中，与写入位线WBL的选择有关的外围电路与图35所示同样地配置。因此，与实施例5的情况一样，能用电路结构简单的数据写入电路51b进行数据写入。
另外，虽然不能进行基于返回型位线结构的数据写入，但能缓和存储阵列10中的写入位线WBL的布线间距。其结果，能进一步谋求由存储阵列10的高集成化实现的MRAM装置的芯片面积的减少。还能谋求由写入位线WBL的耐电迁移性能的提高实现的MRAM装置的可靠性的提高。
另外，在图40的结构中，示出了数据写入系统的信号布线中，相邻的存储单元之间共有写入位线WBL的结构，但也能用共有写入字线WWL的结构代替写入位线WBL。但是，在此情况下，有必要在不能共有的各存储单元行中配置写入位线WBL。关于是否共有某种布线来缓和布线间距，考虑至磁隧道接合部MTJ的距离等结构上的条件和设计情况等来确定即可。
[实施例5的变形例5]
在实施例5的变形例5中，除了实施例5的变形例3所示的返回型位线结构以外，还谋求相邻的存储单元之间共有读出字线RWL。
参照图41，在实施例5的变形例5的存储阵列中，沿列方向相邻的存储单元共有同一条读出字线RWL。
读出/写入控制电路60包括与实施例5的变形例3同样配置的补偿晶体管62、预充电晶体管64及写入位线电压控制晶体管65。
在写入字线WWL被激活而进行数据写入时，由于各写入位线WBL每隔一条与存储单元列连接，所以每个由相邻的两个存储单元行形成的存储单元行的组形成写入位线对。其结果，基于返回型位线结构，能进行与实施例5的变形例3同样的数据写入，具有同样的效果。
另一方面，在多个存储单元行之间共有的读出字线RWL被激活而进行数据读出时，不能进行基于返回型位线结构的数据读出。因此，在实施例5的变形例5中，与读出位线RBL的选择有关的外围电路与图35所示同样地配置。
由于这样构成，所以虽然不能谋求确保返回型位线结构的工作容限，但能缓和存储阵列10中的读出字线RWL的布线间距，能正常地进行数据读出。其结果，能谋求由存储阵列10的高集成化实现的MRAM装置的芯片面积的减少。
因此，采用实施例5的存储单元，能实现以下两个方面：由基于返回型位线结构的数据写入来确保工作容限、简化外围电路及降低数据写入噪声；以及基于读出字线RWL的共有化的存储阵列10的高集成化。
另外，在图41的结构中，示出了数据读出系统的信号布线中，相邻的存储单元之间共有读出字线RWL的结构，但也能用共有读出位线RBL的结构代替读出字线RWL。但是，在此情况下，有必要在不能共有的各存储单元行中配置读出字线RWL。关于是否共有某种布线来缓和布线间距，考虑结构上的条件和设计情况等来适当地确定即可。
[实施例6]
参照图42，在实施例6的MTJ存储单元中，与图32所示的MTJ存储单元相比较，读出位线RBL及写入位线WBL之间的连接关系不同。即，读出位线RBL不与磁隧道接合部MTJ直接耦合，而是随着存取晶体管ATR的导通，与磁隧道接合部MTJ耦合。另外，在与磁隧道接合部MTJ耦合进行数据读出时的读出电流路径中还包括写入位线WBL。
其他部分的结构、包括各信号布线的配置方向与图32的情况相同，所以详细说明从略。另外，数据写入及数据读出时的各布线的电压及电流波形也与图33相同，所以详细说明从略。
因此，写入字线WWL沿着与写入位线WBL正交的方向、且与磁隧道接合部MTJ接近地设置。其结果，能独立地配置读出字线驱动器30r和写入字线驱动器30w，能获得与实施例5同样的效果。
另外，写入字线WWL不与MTJ存储单元的其他部位耦合，能配置得优先提高与磁隧道接合部MTJ之间的磁耦合。
另外，由于读出位线RBL通过存取晶体管ATR与磁隧道接合部MTJ接合，所以能减少与读出位线RBL耦合的磁隧道接合部MTJ的个数，降低读出位线RBL的容量，使数据读出高速化。
参照图43，在实施例6的MTJ存储单元中，读出位线RBL设置在第一金属布线层M1中，以便导电性地与存取晶体管ATR的源/漏区110耦合。读出字线RWL配置在与存取晶体管ATR的栅极为同一层中。存取晶体管ATR的源/漏区120通过第一及第二金属布线层M1及M2中设置的金属布线、势垒金属140及接触孔中设置的金属膜150，与磁隧道接合部MTJ耦合。
磁隧道接合部MTJ配置在第二金属布线层M2及第三金属布线层M3之间。写入位线WBL配置在第三金属布线层M3中，导电性地与磁隧道接合部MTJ耦合。写入字线WWL配置在第二金属布线层M2中。这时，写入字线WWL能配置得提高与磁隧道接合部MTJ之间的磁耦合。
在实施例6的MTJ存储单元中，与图34所示的实施例5的MTJ存储单元相比较，能缩短写入位线WBL和磁隧道接合部MTJ之间的距离。因此，能降低流过写入位线WBL的数据写入电流量。
由于写入字线WWL与磁隧道接合部MTJ之间的距离比写入位线WBL与磁隧道接合部MTJ之间的距离大，所以在实施例6的MTJ存储单元中，有必要使相对大的数据写入电流流过写入字线WWL。
参照图44，在实施例6的存储阵列中，具有图42所示结构的存储单元MC配置成行列状。读出字线RWL及写入字线WWL分别沿着行方向及列方向配置，读出位线RBL及写入位线WBL分别沿着列方向及行方向配置。
沿着行方向相邻的存储单元共有读出位线RBL。另外，沿着列方向相邻的存储单元共有写入位线WBL。
例如，属于第一及第二存储单元列的存储单元群共有同一读出位线RBL1，属于第三及第四存储单元列的存储单元群共有同一读出位线RBL2。另外，属于第二及第三存储单元行的存储单元群共有同一写入位线WBL2。对于以后的存储单元行及存储单元列来说，读出位线RBL及写入位线WBL也同样地配置。
如果对应于同一读出位线RBL或写入位线WBL，多个存储单元MC成为数据读出或数据写入的对象，则会发生数据冲突，所以存储单元MC交替地配置。
由于这样构成，所以与实施例5相同，能缓和存储阵列10的读出位线RBL和写入位线WBL的布线间距。其结果，能有效地配置存储单元MC，使存储阵列10高集成化，能减少MRAM装置的芯片面积。
有选择地对读出位线RBL和写入位线WBL供给数据写入电流及读出电流用的外围电路的结构与图35相同，所以详细说明从略。
[实施例6的变形例1]
参照图45，在实施例6的变形例1的存储阵列中，相邻的存储单元共有同一条写入字线WWL。例如属于第二及第三存储单元列的存储单元群共有一条写入字线WWL2。对于以后的存储单元列来说，写入字线WWL也同样配置。
这里，为了正常地进行数据写入，必要的是不存在配置在同一条写入字线WWL及同一条写入位线WBL的交点上的多个存储单元MC。因此，存储单元MC交替地配置。
另外，与实施例6一样，沿行方向相邻的存储单元共有读出位线RBL。
与对应于读出位线RBL及写入位线WBL的数据写入及数据读出有关的外围电路的结构、以及数据读出及数据写入时的各存储单元的工作情况与实施例6相同，所以详细说明从略。
已经说明过，在实施例6的MTJ存储单元中，有必要使相对大的数据写入电流流过写入字线WWL。因此，通过在相邻的存储单元之间共有写入字线WWL，来确保布线间距，能抑制电流密度。其结果，能提高MRAM装置的可靠性。另外，已经说明过，考虑耐电迁移性能选择这些布线材质也具有提高工作可靠性的效果。
[实施例6的变形例2]
参照图46，在实施例6的变形例2的存储阵列中，随着沿列方向相邻的存储单元的不同，而共有同一的读出字线RWL。例如，属于第二及第三存储单元行的存储单元群共有同一的读出字线RWL2。对于以后的存储单元行来说，也同样地配置读出字线RWL。
这里，为了正常地进行数据读出，由同一条读出字线RWL选择的多个存储单元MC必须不同时与同一条读出位线RBL耦合。因此，读出位线RBL沿各存储单元列配置，另外，存储单元MC交替地配置。
由于这样构成，所以能缓和存储阵列10的写入位线WBL的布线间距。其结果，能有效地配置存储单元MC，使存储阵列10高集成化，能减少MRAM装置的芯片面积。
[实施例6的变形例3]
参照图47，对于按照配置成行列状的实施例6构成的存储单元来说，在利用相邻的两个存储单元列形成的每个存储单元列的组中，用对应的两条读出位线RBL实现返回型位线结构。例如，由分别对应于第一及第二存储单元列的读出位线RBL1及RBL2(/RBL1)能构成读出位线对。
同样，在利用相邻的两个存储单元行形成的每个存储单元行的组中，用对应的两条写入位线WBL实现返回型位线结构。例如，由分别对应于第一及第二存储单元行的写入位线WBL1及WBL2(/WBL1)能构成写入位线对。
进行对构成写入位线对的写入位线WBL及/WBL的行选择及数据写入电流±Iw的供给、以及对构成读出位线对的读出位线RBL及/RBL的列选择及读出电流Is的供给用的外围电路的结构与图39相同，详细说明从略。
因此，在实施例6的将存储单元配置成行列状的情况下，也能用返回型位线结构，确保数据读出及数据写入的工作容限。
[实施例6的变形例4]
在实施例6的变形例4中，除了实施例6的变形例3所示的返回型位线结构以外，还谋求相邻的存储单元之间的写入位线WBL的共有。
参照图48，在实施例6的变形例4的存储阵列中，沿列方向相邻的存储单元共有同一条写入位线WBL。
在读出字线RWL被激活而进行数据读出时，由于存储单元列与各读出位线RBL每隔一条相连接，所以在由相邻的两个存储单元列形成的存储单元列的组中形成读出位线对，基于返回型位线结构，能进行与实施例6的变形例3同样的数据读出。
另一方面，在数据写入时，由于共有写入位线WBL，所以不能进行基于返回型位线结构的数据写入。因此，在实施例6的变形例4中，与写入位线WBL的选择有关的外围电路与图44所示同样地配置。因此，与实施例6的情况一样，能用电路结构简单的数据写入电路51b进行数据写入。
另外，虽然不能进行基于返回型位线结构的数据写入，但能缓和存储阵列10中的写入位线WBL的布线间距。其结果，能进一步谋求由存储阵列10的高集成化实现的MRAM装置的芯片面积的减少。
另外，在图48的结构中，示出了数据写入系统的信号布线中，相邻的存储单元之间共有写入位线WBL的结构，但也能用共有写入字线WWL的结构代替写入位线WBL。但是，在此情况下，有必要在不能共有的各存储单元行中配置写入位线WBL。关于是否共有某种布线来缓和布线间距，考虑至磁隧道接合部MTJ的距离等来确定即可。
[实施例6的变形例5]
在实施例6的变形例5中，除了实施例6的变形例3所示的返回型位线结构以外，还谋求相邻的存储单元之间共有读出字线RWL。
参照图49，在实施例6的变形例5的存储阵列中，沿列方向相邻的存储单元共有同一条读出字线RWL。
读出/写入控制电路60包括与实施例6的变形例3同样配置的补偿晶体管62、预充电晶体管64及写入位线电压控制晶体管65。
在写入字线WWL被激活而进行数据写入时，由于各写入位线WBL每隔一条与存储单元列连接，所以每个由相邻的两个存储单元行形成的存储单元行的组能形成写入位线对。其结果，基于返回型位线结构，能进行与实施例6的变形例3同样的数据写入，具有同样的效果。
另一方面，在多个存储单元行之间共有的读出字线RWL被激活而进行数据读出时，不能进行基于返回型位线结构的数据读出。因此，在实施例6的变形例5中，与读出位线RBL的选择有关的外围电路与图44所示同样地配置。
由于这样构成，所以虽然不能谋求确保返回型位线结构的工作容限，但能缓和存储阵列10中的读出字线RWL的布线间距，能正常地进行数据读出。其结果，能谋求由存储阵列10的高集成化实现的MRAM装置的芯片面积的减少。
因此，采用实施例6的存储单元，能实现以下两个方面：由基于返回型位线结构的数据写入来确保工作容限、简化外围电路及降低数据写入噪声；以及基于读出字线RWL的共有化的存储阵列10的高集成化。
另外，在图49的结构中，示出了数据读出系统的信号布线中，相邻的存储单元之间共有读出字线RWL的结构，但也能用共有读出位线RBL的结构代替读出字线RWL。但是，在此情况下，有必要在不能共有的各存储单元行中配置读出字线RWL。关于是否共有某种布线来缓和布线间距，考虑结构上的条件和设计情况等来适当地确定即可。
[实施例7]
参照图50，在实施例7的MTJ存储单元中，读出位线RBL通过存取晶体管ATR与磁隧道接合部MTJ耦合。磁隧道接合部MTJ被耦合在写入字线WWL及存取晶体管ATR之间。读出字线RWL与存取晶体管ATR的栅极耦合。在图50的结构中，读出字线RWL和写入字线WWL沿互相正交的方向配置。
参照图51，读出位线RBL配置在金属布线层M1中。在与存取晶体管ATR的栅极130为同一层中形成读出字线RWL。读出字线RWL与存取晶体管ATR的源/漏区110耦合。源/漏区120通过第一及第二金属布线层M1及M2中设置的金属布线、势垒金属140及接触孔中设置的金属膜150，与磁隧道接合部MTJ耦合。
写入位线WBL与磁隧道接合部MTJ接近地配置在第二金属布线层M2中。写入字线WWL与磁隧道接合部MTJ导电性地耦合，配置在第三金属布线层M3中。
由于这样构成，所以读出位线RBL通过存取晶体管ATR与磁隧道接合部MTJ耦合。因此，读出位线RBL只与成为数据读出对象的、即属于对应的读出字线RWL被激活为选择状态(高电平)的存储单元行的MTJ存储单元MC导电性地耦合。其结果，能抑制读出位线RBL的容量，能使数据读出工作高速化。
另外，实施例7的MTJ存储单元中的数据写入及数据读出时的各布线的电压及电流波形与图33相同，所以详细说明从略。
在实施例7的MTJ存储单元中，与图34所示的实施例5的MTJ存储单元相比，能使写入位线WBL和磁隧道接合部MTJ之间的距离小。因此，能降低流过写入位线WBL的数据写入电流量。
另外，由于写入位线WBL与磁隧道接合部MTJ之间的距离比写入字线WWL与磁隧道接合部MTJ之间的距离大，所以在实施例7的MTJ存储单元中，有必要使相对大的数据写入电流流过写入位线WBL。
参照图52，在实施例7的存储阵列中，具有图50所示的存储单元MC被配置成行列状。读出字线RWL及写入字线WWL分别沿着行方向及列方向配置，读出位线RBL及写入位线WBL分别沿着列方向及行方向配置。
沿着行方向相邻的存储单元共有读出位线RBL。另外，沿着列方向相邻的存储单元共有写入位线WBL。
例如，属于第一及第二存储单元列的存储单元群共有同一读出位线RBL1，属于第三及第四存储单元列的存储单元群共有同一读出位线RBL2。另外，属于第二及第三存储单元行的存储单元群共有同一写入位线WBL2。对于以后的存储单元行及存储单元列来说，读出位线RBL及写入位线WBL也同样地配置。
如果对应于同一读出位线RBL或写入位线WBL，多个存储单元MC成为数据读出或数据写入的对象，则会发生数据冲突，所以存储单元MC交替地配置。
由于这样构成，所以能缓和存储阵列10的读出位线RBL及写入位线WBL的布线间距。其结果，能有效地配置存储单元MC，使存储阵列10高集成化，能减少MRAM装置的芯片面积。
对读出位线RBL和写入位线WBL有选择地供给数据写入电流及读出电流用的外围电路的结构与图35相同，所以详细说明从略。
已经说明过，在实施例7的MTJ存储单元中，有必要使相对大的数据写入电流流过写入位线WBL。因此，通过在相邻的存储单元之间共有写入位线WBL，来确保布线间距，能确保写入位线WBL的布线幅度即断面积，抑制电流密度。其结果，能提高MRAM装置的可靠性。另外，已经说明过，考虑耐电迁移性能选择这些布线材质也具有提高工作可靠性的效果。
[实施例7的变形例1]
参照图53，在实施例7的变形例1的存储阵列中，相邻的存储单元共有同一的写入字线WWL。例如，属于第二及第三存储单元列的存储单元群共有一条写入字线WWL2。对于以后的存储单元列来说，也同样地配置写入字线WWL。
这里，为了正常地进行数据写入，必要的是不存在配置在同一条写入字线WWL及同一条写入位线WBL的交点上的多个存储单元MC。因此，存储单元MC交替地配置。
另外，与实施例7一样，沿行方向相邻的存储单元共有读出位线RBL。
与对应于读出位线RBL及写入位线WBL的数据写入及数据读出有关的外围电路的结构、以及数据读出及数据写入时的各存储单元的工作情况与实施例7相同，所以详细说明从略。
由于这样构成，所以能缓和存储阵列10的读出位线RBL及写入位线WBL的布线间距。其结果，能有效地配置存储单元MC，使存储阵列10高集成化，能减少MRAM装置的芯片面积。
[实施例7的变形例2]
参照图54，在实施例7的变形例2的存储阵列中，随着沿列方向相邻的存储单元的不同，而共有同一的读出字线RWL。例如，属于第二及第三存储单元行的存储单元群共有同一的读出字线RWL2。对于以后的存储单元行来说，也同样地配置读出字线RWL。
另外，随着沿行方向相邻的存储单元的不同，而共有同一的写入字线WWL。例如，属于第二及第三存储单元列的存储单元群共有同一的写入字线WWL2。对于以后的存储单元列来说，也同样地配置写入字线WWL。
这里，为了正常地进行数据读出及数据写入，由同一条读出字线RWL或写入字线WWL选择的多个存储单元MC必须不同时与同一条读出位线RBL或写入位线WBL耦合。因此，读出位线RBL及写入位线WBL沿各存储单元列及各存储单元行配置，另外，存储单元MC交替地配置。
其他部分的结构与实施例7相同，所以详细说明从略。
由于这样构成，所以能缓和存储阵列10的写入字线WWL及读出字线RWL的布线间距。其结果，能有效地配置存储单元MC，使存储阵列10高集成化，能减少MRAM装置的芯片面积。
[实施例7的变形例3]
参照图55，对于按照配置成行列状的实施例7构成的存储单元来说，在利用相邻的两个存储单元列形成的每个存储单元列的组中，用对应的两条读出位线RBL实现返回型位线结构。例如，由分别对应于第一及第二存储单元列的读出位线RBL1及RBL2(/RBL1)能构成读出位线对。
同样，在利用相邻的两个存储单元行形成的每个存储单元行的组中，用对应的两条写入位线WBL实现返回型位线结构。例如，由分别对应于第一及第二存储单元行的写入位线WBL1及WBL2(/WBL1)能构成写入位线对。
进行对构成写入位线对的写入位线WBL及/WBL的行选择及数据写入电流±Iw的供给、以及对构成读出位线对的读出位线RBL及/RBL的列选择及读出电流Is的供给用的外围电路的结构与图39相同，详细说明从略。
因此，在实施例7的将存储单元配置成行列状的情况下，也能用返回型位线结构，确保数据读出及数据写入的工作容限。
[实施例7的变形例4]
在实施例7的变形例4中，除了实施例7的变形例3所示的返回型位线结构以外，还谋求相邻的存储单元之间的写入字线WWL的共有。
参照图56，在实施例7的变形例4的存储阵列中，沿行方向相邻的存储单元共有同一条写入字线WWL。
在读出字线RWL被激活而进行数据读出时，由于存储单元列与各读出位线RBL每隔一条相连接，所以在由相邻的两个存储单元列形成的存储单元列的组中形成读出位线对，基于返回型位线结构，能进行与实施例7的变形例3同样的数据读出。
另一方面，在数据写入时，由于共有写入字线WWL，所以不能进行基于返回型位线结构的数据写入。因此，在实施例7的变形例4中，与写入位线WBL的选择有关的外围电路与图52所示同样地配置。因此，与实施例7的情况一样，能用电路结构简单的数据写入电路51b进行数据写入。
另外，虽然不能进行基于返回型位线结构的数据写入，但能缓和存储阵列10中的写入字线WWL的布线间距。其结果，能进一步谋求由存储阵列10的高集成化实现的MRAM装置的芯片面积的减少。
另外，在图56的结构中，示出了数据写入系统的信号布线中，相邻的存储单元之间共有写入字线WWL的结构，但也能用共有写入位线WBL的结构代替写入字线。但是，在此情况下，有必要在不能共有的各存储单元列中配置写入字线WWL。关于是否共有某种布线来缓和布线间距，考虑至磁隧道接合部MTJ的距离等来确定即可。
[实施例7的变形例5]
在实施例7的变形例5中，除了实施例7的变形例3所示的返回型位线结构以外，还谋求相邻的存储单元之间共有读出字线RWL。
参照图57，在实施例7的变形例5的存储阵列中，沿列方向相邻的存储单元共有同一条读出字线RWL。
读出/写入控制电路60包括与实施例7的变形例3同样配置的补偿晶体管62、预充电晶体管64及写入位线电压控制晶体管65。
在写入字线WWL被激活而进行数据写入时，由于各写入位线WBL每隔一条与存储单元列连接，所以每个由相邻的两个存储单元行形成的存储单元行的组能形成写入位线对。其结果，基于返回型位线结构，能进行与实施例7的变形例3同样的数据写入，具有同样的效果。
另一方面，在多个存储单元行之间共有的读出字线RWL被激活而进行数据读出时，不能进行基于返回型位线结构的数据读出。因此，在实施例7的变形例5中，与读出位线RBL的列选择有关的外围电路与图52所示同样地配置。
由于这样构成，所以虽然不能谋求确保返回型位线结构的工作容限，但能缓和存储阵列10中的读出字线RWL的布线间距，能正常地进行数据读出。其结果，能谋求由存储阵列10的高集成化实现的MRAM装置的芯片面积的减少。
因此，采用实施例7的存储单元，能实现以下两个方面：由基于返回型位线结构的数据写入来确保工作容限、简化外围电路及降低数据写入噪声；以及基于读出字线RWL的共有化的存储阵列10的高集成化。
另外，在图57的结构中，示出了数据读出系统的信号布线中，相邻的存储单元之间共有读出字线RWL的结构，但也能用共有读出位线RBL的结构代替读出字线RWL。但是，在此情况下，有必要在不能共有的各存储单元行中配置读出字线RWL。关于是否共有某种布线来缓和布线间距，考虑结构上的条件和设计情况等来适当地确定即可。
[实施例8]
参照图58，实施例8的MTJ存储单元与图50所示的实施例7的MTJ存储单元相比较，交替地配置读出位线RBL和写入字线WWL。作为这样的结构，读出字线RWL和写入字线WWL能沿互相正交的方向配置。
参照图59，在实施例8的MTJ存储单元中，与图51所示的实施例7的MTJ存储单元的结构相比较，写入字线WWL和读出位线RBL的配置位置互相交替。即，写入字线WWL设置在第一金属布线层M1中，与存取晶体管ATR的源/漏区110耦合。另一方面，读出位线RBL设置在第三金属布线层M3中，以便与磁隧道接合部MTJ导电性地耦合。
这样，在实施例8的结构中，由于读出位线RBL与磁隧道接合部MTJ直接耦合，所以不能谋求实施例7所示的数据读出工作的高速化。因此，在实施例8的结构中，独立地配置读出字线驱动器30r和写入字线驱动器30w，能获得与实施例7同样的效果。
另外，实施例8的MTJ存储单元中的数据写入及数据读出时的各布线的电压及电流波形与图33相同，所以详细说明从略。
另外，在实施例8的MTJ存储单元中，由于写入字线WWL与磁隧道接合部MTJ之间的距离比写入位线WBL与磁隧道接合部MTJ之间的距离大，所以有必要使相对大的数据写入电流流过写入字线WWL。
参照图60，在实施例8的存储阵列中，具有图58所示结构的存储单元MC配置成行列状。读出字线RWL及写入字线WWL分别沿着行方向及列方向配置，读出位线RBL及写入位线WBL分别沿着列方向及行方向配置。
沿着行方向相邻的存储单元共有同一写入字线WWL。
例如，属于第一及第二存储单元列的存储单元群共有同一写入字线WWL1，属于第三及第四存储单元列的存储单元群共有同一写入字线WWL2。对于以后的存储单元列来说，也同样地配置写入字线WWL。
如果对应于同一写入位线WBL，多个存储单元MC成为数据写入的对象，则会发生数据冲突，所以存储单元MC交替地配置。
由于这样构成，所以能缓和存储阵列10的写入字线WWL的布线间距。其结果，能有效地配置存储单元MC，使存储阵列10高集成化，能减少MRAM装置的芯片面积。
有选择地对读出位线RBL及写入位线WBL供给数据写入电流及读出电流用的外围电路的结构与图35相同，所以详细说明从略。
已经说明过，在实施例8的MTJ存储单元中，有必要使相对大的数据写入电流流过写入字线WWL。因此，通过在相邻的存储单元之间共有写入字线WWL，来确保布线间距，能确保写入字线WWL的布线幅度即断面积，抑制电流密度。其结果，能提高MRAM装置的可靠性。另外，已经说明过，考虑耐电迁移性能选择这些布线材质也具有提高工作可靠性的效果。
[实施例8的变形例1]
参照图61，在实施例8的变形例1的存储阵列中，相邻的存储单元共有同一条读出位线RBL。例如属于第二及第三存储单元列的存储单元群共有一条读出位线RBL2。对于以后的存储单元列来说，读出位线RBL也同样配置。
为了正常地进行数据读出，必要的是不存在配置在同一条读出字线RWL及同一条读出位线RBL的交点上的多个存储单元MC。因此，存储单元MC交替地配置。
另外，随着相邻的存储单元的不同，共有同一写入位线WBL。例如，属于第一及第二存储单元行的存储单元群共有同一条读出字线RWL1。对于以后的存储单元行来说，也同样配置写入位线WBL。
这里，为了正常地进行数据写入，必要的是不存在配置在同一条写入字线WWL及同一条写入位线WBL的交点上的多个存储单元MC。
对读出位线RBL及写入位线WBL进行与数据写入及数据读出有关的外围电路的结构、以及数据读出及数据写入时的各存储单元的工作情况与实施例8相同，其详细说明从略。
由于这样构成，所以能缓和存储阵列10的读出位线RBL及写入位线WBL的布线间距。其结果，能有效地配置存储单元MC，使存储阵列10高集成化，能减少MRAM装置的芯片面积。
[实施例8的变形例2]
参照图62，在实施例8的变形例2的存储阵列中，随着沿列方向相邻的存储单元的不同，而共有同一的读出字线RWL。例如，属于第二及第三存储单元行的存储单元群共有同一的读出字线RWL2。对于以后的存储单元行来说，也同样地配置读出字线RWL。
另外，随着沿列方向相邻的存储单元的不同，而共有同一的写入位线WBL。例如，属于第一及第二存储单元行的存储单元群共有同一的写入位线WBL1。对于以后的存储单元行来说，也同样地配置写入位线WBL。
这里，为了正常地进行数据读出，由同一条读出字线RWL选择的多个存储单元MC必须不同时与同一条读出位线RBL耦合。因此，读出位线RBL沿各存储单元行配置，另外，存储单元MC交替地配置。
其他部分的结构与实施例8相同，所以详细说明从略。
由于这样构成，所以能缓和存储阵列10的读出字线RWL的布线间距。其结果，能有效地配置存储单元MC，使存储阵列10高集成化，能减少MRAM装置的芯片面积。
[实施例8的变形例3]
参照图63，对于按照配置成行列状的实施例8构成的存储单元来说，在利用相邻的两个存储单元列形成的每个存储单元列的组中，用对应的两条读出位线RBL实现返回型位线结构。例如，由分别对应于第一及第二存储单元列的读出位线RBL1及RBL2(/RBL1)能构成读出位线对。
同样，在利用相邻的两个存储单元行形成的每个存储单元行的组中，用对应的两条写入位线WBL实现返回型位线结构。例如，由分别对应于第一及第二存储单元行的写入位线WBL1及WBL2(/WBL1)能构成写入位线对。
进行对构成写入位线对的写入位线WBL及/WBL的行选择及数据写入电流±Iw的供给、以及对构成读出位线对的读出位线RBL及/RBL的列选择及读出电流Is的供给用的外围电路的结构与图39相同，详细说明从略。
因此，在实施例8的将存储单元配置成行列状的情况下，也能用返回型位线结构，确保数据读出及数据写入的工作容限。
[实施例8的变形例4]
在实施例8的变形例4中，除了实施例8的变形例3所示的返回型位线结构以外，还谋求相邻的存储单元之间的写入字线WWL的共有。
参照图64，在实施例8的变形例4的存储阵列10中，沿行方向相邻的存储单元共有同一条写入字线WWL。
在读出字线RWL被激活而进行数据读出时，由于存储单元列与各读出位线RBL每隔一条相连接，所以在由相邻的两个存储单元列形成的存储单元列的组中形成读出位线对，基于返回型位线结构，能进行与实施例8的变形例3同样的数据读出。
另一方面，在数据写入时，由于共有写入字线WWL，所以不能进行基于返回型位线结构的数据写入。因此，在实施例8的变形例4中，与写入位线WBL的选择有关的外围电路与图60所示同样地配置。因此，与实施例8的情况一样，能用电路结构简单的数据写入电路51b进行数据写入。
另外，虽然不能进行基于返回型位线结构的数据写入，但能缓和存储阵列10中的写入字线WWL的布线间距。其结果，能进一步谋求由存储阵列10的高集成化实现的MRAM装置的芯片面积的减少。
另外，在图64的结构中，示出了数据写入系统的信号布线中，相邻的存储单元之间共有写入字线WWL的结构，但也能用共有写入位线WBL的结构代替写入字线。但是，在此情况下，有必要在不能共有的各存储单元列中配置写入字线WWL。关于是否共有某种布线来缓和布线间距，考虑至磁隧道接合部MTJ的距离等来确定即可。
[实施例8的变形例5]
在实施例8的变形例5中，除了实施例8的变形例3所示的返回型位线结构以外，还谋求相邻的存储单元之间共有读出字线RWL。
参照图65，在实施例8的变形例5的存储阵列中，沿列方向相邻的存储单元共有同一条读出字线RWL。
读出/写入控制电路60包括与实施例8的变形例3同样配置的补偿晶体管62、预充电晶体管64及写入位线电压控制晶体管65。
在写入字线WWL被激活而进行数据写入时，由于各写入位线WBL每隔一条与存储单元列连接，所以每个由相邻的两个存储单元行形成的存储单元行的组能形成写入位线对。其结果，基于返回型位线结构，能进行与实施例8的变形例3同样的数据写入，具有同样的效果。
另一方面，在多个存储单元行之间共有的读出字线RWL被激活而进行数据读出时，不能进行基于返回型位线结构的数据读出。因此，在实施例8的变形例5中，与读出位线RBL的选择有关的外围电路与图60所示同样地配置。
由于这样构成，所以虽然不能谋求确保返回型位线结构的工作容限，但能缓和存储阵列10中的读出字线RWL的布线间距，能正常地进行数据读出。其结果，能谋求由存储阵列10的高集成化实现的MRAM装置的芯片面积的减少。
因此，采用实施例8的存储单元，能实现以下两个方面：由基于返回型位线结构的数据写入来确保工作容限、简化外围电路及降低数据写入噪声；以及基于读出字线RWL的共有化的存储阵列10的高集成化。
另外，在图65的结构中，示出了数据读出系统的信号布线中，相邻的存储单元之间共有读出字线RWL的结构，但也能用共有读出位线RBL的结构代替读出字线RWL。但是，在此情况下，有必要在不能共有的各存储单元行中配置读出字线RWL。关于是否共有某种布线来缓和布线间距，考虑结构上的条件和设计情况等来适当地确定即可。
[实施例9]
参照图66，在实施例9的MTJ存储单元中，存取晶体管ATR导电性地耦合在磁隧道接合部MTJ和写入位线WBL之间。磁隧道接合部MTJ被耦合在存取晶体管ATR和公用布线CML之间。存取晶体管ATR的栅极与读出字线RWL耦合。在图66的结构中，具有作为写入字线WWL的功能的公用布线CML和读出字线RWL沿互相正交的方向配置，所以独立地配置两者的驱动电路，能提高布局设计的自由度。
图67中示出了说明实施例9的MTJ存储单元的数据写入及数据读出用的时序图。
参照图67，在数据写入时，数据写入电流±Iw流过写入位线WBL。另外，利用后面说明的电流控制晶体管的导通，根据列选择结果，数据写入电流Ip流过对应于选择列的公用布线CML。这样，数据写入时的公用布线CML的电压及电流与图33所示的写入字线WWL同样地设定。
因此能将对应于写入数据DIN的电平的磁场写入磁隧道接合部MTJ中。另外，如图33所示，由于数据写入时读出位线RBL并不特别需要，所以能将两者的功能合并在公用布线CML中。
除了数据写入时以外，上述的电流控制晶体管被阻断。在数据读出之前，公用布线CML被预充电到接地电压Vss。
数据读出时，将写入位线WBL的电压电平设定为接地电压电平Vss。另外，数据读出用的读出电流Is被供给公用布线CML。因此，数据读出时，通过将读出字线RWL激活到选择状态(高电平)，使存取晶体管ATR导通，能使读出电流Is流过公用布线CML～磁隧道接合部MTJ～存取晶体管ATR～写入位线WBL这样的路径。
如果在MTJ存储单元内形成读出电流Is的电流路径，则在公用布线CML中产生对应于存储数据的电压变化(上升)。
在图67中，作为一例，在存储数据电平为“1”的情况下，假定固定磁性层FL和自由磁性层VL中的磁场方向相同，则在存储数据为“1”的情况下，公用布线CML的电压变化ΔV1小，在存储数据为“0”的情况下，公用布线CML的电压变化ΔV2比ΔV1大。通过检测在公用布线CML中产生的电压变化ΔV1及ΔV2的差，能读出MTJ存储单元的存储数据。
另外，如图33所示，由于数据读出时不特别需要写入字线WWL，所以能将写入字线WWL和读出位线RBL合并在公用布线CML中。
这样，能用将写入字线WWL和读出位线RBL的功能合并起来的公用布线CML，对削减了布线数的MTJ存储单元进行同样的数据写入及数据读出。
另外，在具有作为读出位线RBL功能的公用布线CML中，由于使数据读出所备有的预充电电压和数据写入时的设定电压与同一接地电压Vss一致，所以能使数据读出开始时的预充电工作高效化，能谋求数据读出工作的高速化。
参照图68，在实施例9的MTJ存储单元中，写入位线WBL配置在第一金属布线层M1中，读出字线RWL配置在与存取晶体管ATR的栅极130为同一层中。写入位线WBL与存取晶体管ATR的源/漏区110耦合。其他源/漏区120通过第一金属布线层M1设置的金属布线、势垒金属140及接触孔中设置的金属膜150，与磁隧道接合部MTJ耦合。
公用布线CML设置在第二金属布线层M2中，以便与磁隧道接合部MTJ导电性地耦合。这样，由于公用布线CML具有读出位线RBL及写入字线WWL两种功能，所以除了实施例6的MTJ存储单元所具有的效果以外，还能谋求减少布线数及金属布线层数，能谋求降低制造成本。
另外，在实施例9的MTJ存储单元中，由于写入位线WBL与磁隧道接合部MTJ之间的距离比具有作为写入字线WWL功能的公用布线CML与磁隧道接合部MTJ之间的距离大。其结果，在实施例9的MTJ存储单元中，有必要使相对大的数据写入电流流过写入位线WBL。
参照图69，在实施例9的存储阵列中，如图66所示的存储单元MC被配置成行列状。读出字线RWL及写入位线WBL沿着行方向配置。公用布线CML沿列方向配置。
关于公用布线CML也与读出字线RWL等一样，进行总括的或表示特定的布线用的表记。
沿着行方向相邻的存储单元共有公用布线CML。
例如，属于第一及第二存储单元列的存储单元群共有同一公用布线CML1，属于第三及第四存储单元列的存储单元群共有同一公用布线CML2。对于以后的存储单元列来说，也同样地配置公用布线CML。
如果对应于同一公用布线CML，多个存储单元MC成为数据写入及数据读出的对象，则会发生数据冲突，所以存储单元MC交替地配置。
由于这样构成，所以能缓和存储阵列10的公用布线CML的布线间距。其结果，能有效地配置存储单元MC，使存储阵列10高集成化，能减少MRAM装置的芯片面积。
对于公用布线CML配置在图35中设置的有选择地将读出电流供给读出位线RBL用的外围电路。
另外，对应于各公用布线CML配置电流控制晶体管。在图69中，代表性地示出了分别对应于公用布线CML1及CML2的电流控制晶体管41-1及41-2。以下，在总括表记电流控制晶体管的情况下，只使用符号41。
电流控制晶体管41配置在对应的公用布线CML和接地电压Vss之间。电流控制晶体管41在公用布线CML起写入字线WWL的作用的数据写入时，影响控制信号WE的激活而导通。因此，能利用写入字线驱动器30w，使数据写入电流Ip流过被激活成选择状态(电源电压Vcc)的公用布线CML。
用图67说明过，公用布线CML在数据读出前的预充电电压被设定为接地电压Vss，所以通过再次响应位线预充电信号BLPR而使电流控制晶体管41工作，能省略预充电晶体管44的配置。
另一方面，有选择地将数据写入电流供给写入位线WBL用的外围电路的结构与图35相同，所以详细说明从略。
[实施例9的变形例1]
参照图70，在实施例9的变形例1的存储阵列中，相邻的存储单元共有同一条写入位线WBL。例如，属于第二及第三存储单元行的存储单元群共有同一条写入位线WBL2。对于以后的存储单元列来说，也同样配置写入位线WBL。
为了正常地进行数据写入，必要的是不存在配置在同一条公用布线CML及同一条写入位线WBL的交点上的多个存储单元MC。因此，公用布线CML配置在各列中，另外存储单元MC交替地配置。
对公用布线CML及写入位线WBL进行与数据写入及数据读出有关的外围电路的结构、以及数据读出及数据写入时的各存储单元的工作情况与实施例9相同，其详细说明从略。
由于这样构成，所以能缓和存储阵列10中的写入位线WBL的布线间距。其结果，能有效地配置存储单元MC，使存储阵列10高集成化，减少MRAM装置的芯片面积。
已经说明过，在实施例9的MTJ存储单元中，有必要使总体上大的数据写入电流流过写入位线WBL。因此，通过在相邻的存储单元之间共有写入位线WBL，确保布线间距，能确保写入位线WBL的布线幅度即断面积，抑制电流密度。其结果，能提高MRAM装置的可靠性。另外，已经说明过，考虑耐电迁移性能，选择这些布线材质，具有提高工作可靠性的效果。
[实施例9的变形例2]
参照图71，在实施例9的变形例2的存储阵列中，随着沿列方向相邻的存储单元的不同，共有同一条读出字线RWL。例如，属于第一及第二存储单元行的存储单元群共有同一条读出字线RWL1。对于以后的存储单元行来说，也同样配置读出字线RWL。
另外，随着沿列方向相邻的存储单元的不同，共有同一条写入位线WBL。例如，属于第二及第三存储单元行的存储单元群共有同一条写入位线WBL2。对于以后的存储单元行来说，也同样配置写入位线WBL。
这里，为了正常地进行数据读出，由同一条读出字线RWL选择的多个存储单元MC必须不同时与同一条公用布线CML耦合。因此，公用布线CML分别沿各存储单元行配置，另外，存储单元MC交替地配置。
其他部分的结构与实施例9相同，其详细说明从略。
由于这样构成，所以能缓和存储阵列10中的读出字线RWL及写入位线WBL的布线间距。其结果，能有效地配置存储单元MC，使存储阵列10高集成化，减少MRAM装置的芯片面积。
[实施例9的变形例3]
参照图72，对于按照呈行列状配置的实施例9构成的存储单元来说，在每个由相邻的两个存储单元列形成的存储单元列的组中，用对应的两条公用布线CML实现返回型位线结构。例如，利用分别对应于第一及第二存储单元列的公用布线CML1及CML2(/CML)，能构成相当于读出位线对的数据线对。
同样，在每个由相邻的两个存储单元行形成的存储单元行的组中，用对应的两条写入位线WBL实现返回型位线结构。例如，利用分别对应于第一及第二存储单元行的写入位线WBL1及WBL2(/WBL1)，能构成写入位线对。
对构成写入位线对的写入位线WBL及/WBL进行行选择及数据写入电流±Iw的供给用的外围电路的结构与图39所示的相同，所以详细说明从略。
另外，如果用符号CML及/CML统称数据读出时构成数据线对的公用布线的各自的一条及各自的另一条，则对图39所示结构中的读出位线RBL及/RBL进行列选择及读出电流Is的供给用的外围电路的结构分别对应于公用布线CML及/CML配置。
因此，在将实施例9的存储单元配置成行列状的情况下，也能用返回型位线结构确保数据读出及数据写入的工作容限。
[实施例9的变形例4]
在实施例9的变形例4中，除了实施例9的变形例3所示的返回型位线结构以外，还谋求相邻的存储单元之间的写入位线WBL的共有。
参照图73，在实施例9的变形例4的存储阵列中，随着沿列方向相邻的存储单元的不同，而共有同一的写入位线WBL。
另一方面，在读出字线RWL被激活而进行数据读出时，由于存储单元列与具有作为读出位线RBL功能的各公用布线CML每隔一条相连接，所以在由相邻的两个存储单元列形成的存储单元列的组中形成数据线对，基于返回型位线结构，能进行与实施例9的变形例3同样的数据读出。
另一方面，在数据写入时，由于共有写入位线WBL，所以不能进行基于返回型位线结构的数据写入。因此，在实施例9的变形例4中，与写入位线WBL的选择有关的外围电路与图69所示同样地配置。因此，与实施例9的情况一样，能用电路结构简单的数据写入电路51b进行数据写入。
另外，虽然不能进行基于返回型位线结构的数据写入，但能缓和存储阵列10中的写入字线WWL的布线间距。其结果，能进一步谋求由存储阵列10的高集成化实现的MRAM装置的芯片面积的减少。
[实施例9的变形例5]
在实施例9的变形例5中，除了实施例9的变形例3所示的返回型位线结构以外，还谋求相邻的存储单元之间的读出位线RBL的共有。
参照图74，在实施例9的变形例5的存储阵列中，随着沿列方向相邻的存储单元的不同，而共有同一的读出字线RWL。
读出/写入控制电路60包括与实施例9的变形例3同样配置的补偿晶体管62及写入位线电压控制晶体管65。
在数据写入时，由于各写入位线WBL每隔一条与存储单元列连接，所以每个由相邻的两个存储单元行形成的存储单元行的组能形成写入位线对。其结果，基于返回型位线结构，能进行与实施例9的变形例3同样的数据写入，具有同样的效果。
另一方面，在多个存储单元行之间共有的读出字线RWL被激活而进行数据读出时，不能进行基于返回型位线结构的数据读出。因此，在实施例9的变形例5中，与具有作为读出位线RBL功能的公用布线CML的选择有关的外围电路与图69所示同样地配置。
由于这样构成，所以虽然不能谋求确保返回型位线结构的工作容限，但能缓和存储阵列10中的读出字线RWL的布线间距，能正常地进行数据读出。其结果，能谋求由存储阵列10的高集成化实现的MRAM装置的芯片面积的减少。
因此，采用实施例9的存储单元，能实现以下两个方面：由基于返回型位线结构的数据写入来确保工作容限、简化外围电路及降低数据写入噪声；以及基于读出字线RWL的共有化的存储阵列10的高集成化。
[实施例10]
参照图75，在实施例10的MTJ存储单元中，存取晶体管ATR被耦合在公用布线CML和磁隧道接合部MTJ之间。读出字线RWL与存取晶体管ATR的栅极耦合。写入位线WBL沿着与读出字线RWL同一方向配置，与磁隧道接合部MTJ导电性地耦合。
数据写入时，公用布线CML与写入字线WWL一样，由写入字线驱动器30w有选择地被激活。另一方面，在数据读出时，读出电流Is被供给公用布线CML。
数据写入时，由于电流控制晶体管41-1～41-m导通，所以被激活成选择状态(高电平)的公用布线CML与写入字线WWL一样，有数据写入电流±Iw流过。另一方面，数据读出时，电流控制晶体管41-1～41-m被阻断，用图67说明过，由沿着公用布线CML～磁隧道接合部MTJ～存取晶体管ATR～写入位线WBL(接地电压Vss)路径流过的读出电流Is在公用布线CML中产生与磁隧道接合部MTJ的存储数据对应的电压变化。
因此，与实施例9相同，能使公用布线CML一并具有数据写入时的写入字线WWL的功能及数据读出时的读出位线RBL的功能，能减少布线数。
另外，由于将读出字线RWL和数据写入时具有作为写入字线功能的公用布线CML沿互相正交的方向配置，所以独立地配置读出字线驱动器30r和写入字线驱动器30w，能获得与实施例6同样的效果。
参照图76，在实施例10的MTJ存储单元中，公用布线CML配置在第一金属布线层M1中，与存取晶体管ATR的源/漏区110导电性地耦合。读出字线RWL与存取晶体管ATR的栅极130在同一层中形成。
源/漏区120配置在第二金属布线层M2中，以便通过在第一金属布线层M1中形成的金属布线、势垒金属140及在接触孔中形成的金属膜150，与磁隧道接合部MTJ导电性地耦合。
因此，利用通过存取晶体管ATR将公用布线CML和磁隧道接合部MTJ耦合起来的结构，公用布线CML能只在存取晶体管ATR导通时与磁隧道接合部MTJ耦合。其结果，数据读出时能抑制具有作为写入位线RBL功能的公用布线CML的容量，能进一步谋求数据读出工作的高速化。
另外，实施例10的MTJ存储单元中的数据写入及数据读出时的各布线的电压及电流波形与图实施例9相同，所以详细说明从略。
另外，在实施例10的MTJ存储单元中，具有作为写入字线WWL功能的公用布线CML与磁隧道接合部MTJ之间的距离比写入位线WBL与磁隧道接合部MTJ之间的距离大。其结果，在实施例10的MTJ存储单元中，有必要使相对大的数据写入电流流过公用布线CML。
参照图77，在实施例10的存储阵列中，图75所示的存储单元MC配置成行列状。
读出字线RWL及写入位线WBL沿行方向配置。公用布线CML沿列方向配置。
沿着行方向相邻的存储单元共有公用布线CML。
例如，属于第一及第二存储单元列的存储单元群共有同一公用布线CML1，属于第三及第四存储单元列的存储单元群共有同一公用布线CML2。对于以后的存储单元列来说，也同样地配置公用布线CML。
如果对应于同一公用布线CML，多个存储单元MC成为数据写入及数据读出的对象，则会发生数据冲突，所以存储单元MC交替地配置。
由于这样构成，所以能缓和存储阵列10的公用布线CML的布线间距。其结果，能有效地配置存储单元MC，使存储阵列10高集成化，能减少MRAM装置的芯片面积。
有选择地将数据写入电流供给公用布线CML及写入位线WBL用的外围电路的结构与图69相同，所以详细说明从略。
已经说明过，在实施例10的MTJ存储单元中，有必要使总体上大的数据写入电流流过公用布线CML。因此，通过在相邻的存储单元之间共有公用布线CML，能确保公用布线CML的布线幅度即断面积，抑制电流密度。其结果，能提高MRAM装置的可靠性。另外，已经说明过，考虑耐电迁移性能，选择这些布线材质，具有提高工作可靠性的效果。
[实施例10的变形例1]
参照图78，在实施例10的变形例1的存储阵列中，相邻的存储单元共有同一条写入位线WBL。例如，属于第二及第三存储单元行的存储单元群共有同一条写入位线WBL2。对于以后的存储单元行来说，也同样配置写入位线WBL。
为了正常地进行数据写入，必要的是不存在配置在同一条公用布线CML及同一条写入位线WBL的交点上的多个存储单元MC。因此，公用布线CML配置在各行中，另外存储单元MC交替地配置。
对公用布线CML及写入位线WBL进行与数据写入及数据读出有关的外围电路的结构、以及数据读出及数据写入时的各存储单元的工作情况与实施例10相同，其详细说明从略。
由于这样构成，所以能缓和存储阵列10的写入位线WBL的布线间距。其结果，能有效地配置存储单元MC，使存储阵列10高集成化，能减少MRAM装置的芯片面积。
[实施例10的变形例2]
参照图79，在实施例10的变形例2的存储阵列中，随着沿列方向相邻的存储单元的不同，共有同一条读出字线RWL。例如，属于第一及第二存储单元行的存储单元群共有同一条读出字线RWL1。对于以后的存储单元行来说，也同样配置读出字线RWL。
另外，随着沿列方向相邻的存储单元的不同，共有同一条写入位线WBL。例如，属于第二及第三存储单元行的存储单元群共有同一条写入位线WBL2。对于以后的存储单元行来说，也同样配置写入位线WBL。
这里，为了正常地进行数据读出，由同一条读出字线RWL选择的多个存储单元MC必须不同时与同一条公用布线CML耦合。因此，公用布线CML分别沿各存储单元行配置，另外，存储单元MC交替地配置。
其他部分的结构与实施例10相同，其详细说明从略。
由于这样构成，所以能缓和存储阵列10中的读出字线RWL及写入位线WBL的布线间距。其结果，能有效地配置存储单元MC，使存储阵列10高集成化，减少MRAM装置的芯片面积。
[实施例10的变形例3]
参照图80，对于按照呈行列状配置的实施例10构成的存储单元来说，在每个由相邻的两个存储单元列形成的存储单元列的组中，用对应的两条公用布线CML实现返回型位线结构。例如，利用分别对应于第一及第二存储单元列的公用布线CML1及CML2(/CML)，能构成相当于读出位线对的数据线对。
同样，在每个由相邻的两个存储单元行形成的存储单元行的组中，用对应的两条写入位线WBL实现返回型位线结构。例如，利用分别对应于第一及第二存储单元行的写入位线WBL1及WBL2(/WBL1)，能构成写入位线对。
对构成写入位线对的写入位线WBL及/WBL进行行选择及数据写入电流±Iw的供给用的外围电路的结构与图72所示的相同，所以详细说明从略。
同样，数据读出时对构成数据线对的公用布线CML及/CML进行对应的列选择及读出电流Is的供给用的外围电路的结构与图72所示的相同，所以详细说明从略。
因此，在将实施例10的存储单元配置成行列状的情况下，也能用返回型位线结构确保数据读出及数据写入的工作容限。
[实施例10的变形例4]
在实施例10的变形例4中，除了实施例10的变形例3所示的返回型位线结构以外，还谋求相邻的存储单元之间的写入位线WBL的共有。
参照图81，在实施例10的变形例4的存储阵列中，随着沿列方向相邻的存储单元的不同，而共有写入位线WBL。
在读出字线RWL被激活而进行数据读出时，由于存储单元列与具有作为读出位线RBL功能的各公用布线CML每隔一条相连接，所以在由相邻的两个存储单元列形成的存储单元列的组中形成数据线对，基于返回型位线结构，能进行与实施例10的变形例3同样的数据读出。
另一方面，在数据写入时，由于共有写入位线WBL，所以不能进行基于返回型位线结构的数据写入。因此，在实施例10的变形例4中，与写入位线WBL的选择有关的外围电路与图77所示同样地配置。因此，与实施例10的情况一样，能用电路结构简单的数据写入电路51b进行数据写入。
另外，虽然不能进行基于返回型位线结构的数据写入，但能缓和存储阵列10中的写入字线WWL的布线间距。其结果，能进一步谋求由存储阵列10的高集成化实现的MRAM装置的芯片面积的减少。
[实施例10的变形例5]
在实施例10的变形例5中，除了实施例10的变形例3所示的返回型位线结构以外，还谋求相邻的存储单元之间的读出位线RBL的共有。
参照图82，在实施例10的变形例5的存储阵列中，随着沿列方向相邻的存储单元的不同，而共有同一的读出字线RWL。
读出/写入控制电路60包括与实施例10的变形例3同样配置的补偿晶体管62及写入位线电压控制晶体管65。
在数据写入时，由于各写入位线WBL每隔一条与存储单元列连接，所以每个由相邻的两个存储单元行形成的存储单元行的组能形成写入位线对。其结果，基于返回型位线结构，能进行与实施例10的变形例3同样的数据写入，具有同样的效果。
另一方面，在多个存储单元行之间共有的读出字线RWL被激活而进行数据读出时，不能进行基于返回型位线结构的数据读出。因此，在实施例10的变形例5中，与具有作为读出位线RBL功能的公用布线CML的选择有关的外围电路与图69所示同样地配置。
由于这样构成，所以虽然不能谋求确保返回型位线结构的工作容限，但能缓和存储阵列10中的读出字线RWL的布线间距，能正常地进行数据读出。其结果，能谋求由存储阵列10的高集成化实现的MRAM装置的芯片面积的减少。
因此，采用实施例10的存储单元，能实现以下两个方面：由基于返回型位线结构的数据写入来确保工作容限、简化外围电路及降低数据写入噪声；以及基于读出字线RWL的共有化的存储阵列10的高集成化。

Claims (8)

1.一种薄膜磁性体存储装置，其特征在于备有：
存储阵列(10)，包括呈行列状配置的分别对应于存储数据的电平、具有第一及第二电阻值两者中的某一者的多个磁性体存储单元(MC、MCD)；
多条第一位线(BL)，分别对应于磁性体存储单元的列设置；
多条读出字线(RWL)，分别对应于磁性体存储单元的行设置，将对应于进行地址选择的上述行的磁性体存储单元分别导电性地耦合在设定为第一电压(Vcc)的上述多条第一位线和第二电压(Vss)之间，使数据读出电流(Is)通过上述磁性体存储单元；
第一读出数据线(RDB)，用来传递读出数据(DOUT)；
读出门电路(RG、RCG)，对应于多条第一位线中的进行地址选择的列中的一条的电压，设定上述第一读出数据线的电压；
数据读出电路(55a、55b、55c)，根据上述第一读出数据线的电压，设定读出数据的数据电平。
2.一种具有通常工作方式和测试方式的薄膜磁性体存储装置，其特征在于备有：
存储阵列(10)，具有呈行列状配置的多个磁性体存储单元(MC、MCD)，
上述多个磁性体存储单元中的每一个具有在由第一及第二数据写入电流(Ip、±Iw)施加的数据写入磁场比规定磁场大的情况下，随写入的存储数据电平的不同而不同的电阻值；
多条写入字线(WWL)，对应于上述磁性体存储单元的行分别设置，在数据写入时根据行选择结果，有选择地被激活；
写入字线驱动电路(30)，对被激活的上述多条字线供给对应于第一控制结点(Np1)的电压电平的电流量的上述第一数据写入电流；
数据写入电路(51a、51b、51c)，在上述数据写入时，供给对应于第二控制结点(Nf1)的电压电平的电流量的上述第二数据写入电流；
多条位线(BL)，分别对应于上述磁性体存储单元的列设置，上述数据写入时，根据列选择结果有选择地连接上述数据写入电路；
上述写入字线驱动电路及上述数据写入电路两者中的至少一者包括在上述测试方式时，从外部设定对应于上述第一及第二控制结点中的一者的电压电平用的输入端子(202、204/212、214/270-273)。
3.一种薄膜磁性体存储装置，其特征在于还备有：
存储阵列(10)，有配置成行列状的多个磁性体存储单元(MC、MCD)，
上述多个磁性体存储单元中的每一个包括磁存储部(MTJ)，该磁存储部具有在由第一及第二数据写入电流(Ip、±Iw)施加的数据写入磁场比规定磁场大的情况下，随写入的存储数据电平的不同而具有第一及第二电阻值中的某一者；
多条写入字线(WWL)，对应于上述磁性体存储单元的行分别设置，各条写入字线在数据写入时由于流过上述第一数据写入电流，而根据地址选择结果，有选择地被激活；
多条位线对(BLP)，为了流过上述第二数据写入电流而对应于上述磁性体存储单元的列分别设置，各位线对包括第一及第二位线(BL、/BL)；
上述各第一及第二位线是由在半导体基板(SUB)上将上述磁存储部夹在中间配置的第一及第二金属布线层(M2、M3/M4)中形成的布线构成的，
耦合电路(62)，分别对应于上述多个位线对设置，用来将各个对应的上述第一位线及第二位线之间导电性地耦合起来，
上述第二数据写入电流往复地流过由上述耦合电路导电性地耦合起来的上述第一及第二位线。
4.一种薄膜磁性体存储装置，其特征在于还备有：
存储阵列(10)，有配置成行列状的多个磁性体存储单元(MC、MCD)，
上述多个磁性体存储单元中的每一个包括磁存储部(MTJ)，该磁存储部具有在由第一及第二数据写入电流(±Iw、Ip)施加的数据写入磁场比规定磁场大的情况下，随写入的存储数据电平的不同而具有不同的电阻值；
多条位线(BL)，对应于上述磁性体存储单元的列分别设置，每一条都是为了流过上述第一数据写入电流而设置的；
多条写入字线(WWL)，对应于上述磁性体存储单元的行分别设置，各条写入字线在上述数据写入时为了流过上述第二数据写入电流，根据地址选择结果，有选择地被激活；
各上述写入字线包括第一及第二子写入字线，该第一及第二子写入字线是在半导体基板(SUB)上，且在沿着上下方向将上述磁存储部夹在中间配置的第一及第二金属布线层(M2、M4)上分别形成的，
多个耦合电路(145、TSW)，分别对应于上述多条写入字线设置，用来将对应的上述第一及第二子写入字线之间导电性地耦合起来，
上述第二数据写入电流往复地流过由上述多个耦合电路中的对应的一个导电性地耦合起来的上述第一及第二子写入字线。
5.一种薄膜磁性体存储装置，其特征在于备有：
存储阵列(10)，包括配置成行列状的多个磁性体存储单元(MCD)，
上述多个磁性体存储单元中的每一个包括磁存储部(MTJ)，该磁存储部具有在由第一及第二数据写入电流(Ip、±Iw)施加的数据写入磁场比规定磁场大的情况下，随写入的存储数据电平的不同而不同的电阻值；
多条读出字线(RWL)，对应于上述磁性体存储单元的行设置，在数据读出时，根据地址选择结果，驱动第一电压(Vss)；
多条写入字线(WWL)，对应于上述行设置，在数据写入时为了流过上述第一数据写入电流，根据上述地址选择结果，有选择地被激活；
多条位线(BL)，对应于上述磁性体存储单元的列，沿着与上述多条写入字线交叉的方向设置，每一条都与对应的上述磁存储部耦合；
上述多条位线中根据上述地址选择结果被选择的一条在上述数据读出时及数据写入时，分别流过数据读出电流(Is)及上述第二数据写入电流，
各上述磁性体存储单元还包括连接在对应的上述磁存储部和上述对应的读出字线中的对应的列之间的整流存取元件(DM)。
6.一种薄膜磁性体存储装置，其特征在于备有：
存储阵列(10)，包括配置成行列状的多个磁性体存储单元(MCD’)，
上述多个磁性体存储单元中的每一个包括磁存储部(MTJ)，上述磁存储部具有在由第一及第二数据写入电流(Ip、±Iw)施加的数据写入磁场比规定磁场大的情况下，随写入的存储数据电平的不同而不同的电阻值，
多条字线(WL)，对应于上述磁性体存储单元的行设置，在沿着列方向相邻的上述磁性体存储单元之间共有各条字线，
上述多条字线中根据地址选择结果被选择的一条在数据写入时及数据读出时，分别流过上述第一数据写入电流数据及读出电流(Is)而被激活；
多条位线(BL)，对应于上述磁性体存储单元的列，沿着与上述多条字线交叉的方向设置，与对应的上述磁存储部耦合；
上述多条位线中根据地址选择结果被选择的一条在上述数据读出时及数据写入时，分别流过上述数据读出电流及上述第二数据写入电流，
上述磁性体存储单元还包括
连接在上述磁存储部和上述字线之间的整流存取元件(DM)。
7.一种薄膜磁性体存储装置，其特征在于备有：
存储阵列(10)，具有配置成行列状的多个磁性体存储单元(MC)，
上述多个磁性体存储单元中的每一个包括
磁存储部(MTJ)，上述磁存储部具有在由第一及第二数据写入电流(Ip、±Iw)施加的数据写入磁场比规定磁场大的情况下，随写入的存储数据电平的不同而不同的电阻值，以及
存储单元选择门(ATR)，用来在数据读出时使数据读出电流(Is)通过上述磁存储部；
多条读出字线(RWL)分别对应于磁性体存储单元的行设置，在数据读出时，各条读出字线根据地址选择结果，使对应的上述存储单元选择门工作；
多条写入字线(WWL)，分别对应于磁性体存储单元的列设置，在数据写入时为了流过上述第一数据写入电流，根据上述地址选择结果，有选择地被驱动成激活状态；
多条写入数据线(WBL)，分别对应于上述行设置，在上述数据写入时使上述第二数据写入电流流过；
多条读出数据线(RBL)，分别对应于上述列设置，在上述数据读出时使上述数据读出电流流过；
相邻的上述磁性体存储单元共有上述多条写入字线、上述多条读出字线、多条写入数据线、以及上述多条读出数据线中的至少一个中的对应的一条。
8.一种薄膜磁性体存储装置，其特征在于备有：
存储阵列(10)，具有配置成行列状的多个磁性体存储单元(MC)，
上述多个磁性体存储单元中的每一个包括
磁存储部(MTJ)，具有在由第一及第二数据写入电流(±Iw、Ip)施加的数据写入磁场比规定磁场大的情况下，随写入的存储数据电平的不同而不同的电阻值，以及
存储单元选择门(ATR)，用来在数据读出时使数据读出电流(Is)通过上述磁存储部；
多条读出字线(RWL)，分别对应于上述磁性体存储单元的行设置，在数据读出时，各条读出字线根据地址选择结果，使对应的上述存储单元选择门工作；
多条写入数据线(WBL)，分别对应于上述行设置，在上述数据写入时使第一数据写入电流流过；
多条公用布线(CML)分别对应于上述列设置，
上述多条公用布线中的每一条在数据读出时，根据上述地址选择结果，有选择地接受上述数据读出电流的供给，
上述多条公用布线中的每一条在上述数据写入时，根据上述地址选择结果，为了流过上述第二数据写入电流，有选择地驱动成第一电压(Vcc)；
电流控制电路(40)，在上述数据写入时及上述数据读出时，使与第一电压不同的第二电压(Vss)和各上述公用布线之间导电性地耦合及断开；
相邻的上述磁性体存储单元共有上述多条写入数据线、上述多条读出数据线及上述多条公用布线中的至少一个中的对应的一条。
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