CN1374697A - 树脂密封型半导体装置及其制造方法 - Google Patents
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Abstract
本发明提供一种具有3列以上多列配置外部端子的、高可靠性树脂密封型半导体装置及其制造方法。树脂密封型半导体装置具备垫板(12)、悬挂引线(13)、搭载在垫板(12)上的半导体芯片(20)、引线群。引线群至少包含第1、第2、第3引线(14)、(15)、(16)三类引线。在引线架形成状态下第1引线(14)和第3引线(16)是相互连接的,在以后的工程中相互分离。还设置了将半导体芯片(20)的电极和各引线的焊接区连接的金属细线(21),将半导体芯片、各引线、金属细线等密封起来的密封树脂(22)。各引线的接合部(14b)~(16b)从密封树脂中暴露出来、起到外部端子的功能。
Description
技术领域
本发明涉及具有多列外部端子的Land Grid Array(LGA)型树脂密封半导体装置。
背景技术
近年来,作为小型、薄型树脂封装型半导体装置正在开发被称为QFN(Quad Flat Non-Leaded Packge)的树脂密封型半导体装置,QFN实质上仅在引线架的上面一侧设有密封树脂。下面就QFN型中具有垫板暴露在管壳背面结构类型的现有树脂密封型半导体装置进行说明。
图11是现有QFN型树脂密封型半导体装置的剖面图。图12是用于现有QFN型树脂密封型半导体装置的引线架的俯视图。如图12所示、用于现有的树脂密封型半导体装置的引线架具备:矩形垫板101、悬挂引线108和多个内引线103;垫板101配置在框架主体的框体107开口区域的中央部位置,悬挂引线108一端与垫板101的各角部相连接、另一端与框体107相连接、支持着垫板101,多个内部引线103的前端与垫板101的各边相对。而且,现有的QFN型树脂密封型半导体装置(组件)由引线架的垫板101、悬挂引线108及内引线103、粘接在引线架垫板101上的半导体芯片102、将半导体芯片102的电极与内引线103的一部分电气连接起来的金属细线104、将半导体芯片102、内部引线103、金属细线104、悬挂引线108及垫板101密封在引线架上侧面上的密封树脂105等各部分构成。但是,垫板101的背面、内引线103的背面及外侧面都没有覆盖密封树脂105,暴露在组件的背面或者侧面。而且,暴露出来的内引线103的背面部或者外侧面部起到外部端子106的功能。
此外,在图12中是将引线架中搭载一个半导体芯片的区域作为一个单元表示的,引线架全体是由多个图12所示单元上下左右连续设置构成的。
其次,说明现有QFN型树脂密封型半导体装置的制造方法。图13(a)~(d)示出现有的树脂密封型半导体装置的制造工程、是沿图12的XIII-XIII线的剖面图。
首先,是图13(a)所示工程,准备如图12所示的、具有能搭载半导体芯片的垫板101、支持垫板101的悬挂引线(图中未示出)、前端与垫板101各边相对的多个内引线103的引线架(参照图11)。
其次,是图13(b)所示工程,用粘接剂将半导体芯片102的背面和垫板101的上面粘接起来,将半导体芯片102搭载在引线架的垫板101上。
再次,是图13(c)所示工程,用金属细线104将半导体芯片102和内引线103上面的键合用区域相互电气连接。
而且,在图13(d)所示工程中,在使板材(图中未示出)与密封用金属模上模或者下模粘附的状态下、将搭载了多个半导体芯片状态的引线架设置在密封用金属模上、进行树脂密封,将半导体芯片102、内引线103、金属细线104、悬挂引线108及垫板101密封在引线架上面侧的密封树脂105内。这时,垫板101、内引线103的背面没被密封树脂105覆盖、暴露出来。而且,沿着密封树脂105的侧面切断引线架,使各个组件分离。在这个组件(树脂密封型半导体装置)中、内部引线103的背面部及外方侧面部起到外部端子106的功能。
上述现有QFN型树脂密封型半导体装置作为小型的薄型半导体装置虽然具有划时代的结构,但是,为了适应搭载的半导体芯片引线数的增加和小型化、还有改善的余地。因此,近年来在进一步小型化的同时、为了增加外部端子的数目,提出了在组件背面配置2列外部端子的LGA型树脂密封型半导体装置的方案。
图14(a)~(c)顺序示出提出的LGA型树脂密封型半导体装置的顶视图、背面图和沿XIVc-XIVc线的剖面图。图15是用于LGA型树脂密封型半导体装置的引线架的俯视图。如图15所示,用于现有树脂密封半导体装置的引线架具备:矩形垫板101、悬挂引线108、多个第1内引线103a和第2内引线103b。垫板101配置在作为框架主体的框体107的开口区域的中央部位置,悬挂引线108的一端与垫板101的各角部相连接、另一端与框体107相连接、支持着垫板101,多个第1内引线103a的前端与垫板101的各边相对,第2内引线103b的前端延伸的比第1内引线103a更靠近垫板101。
如图14(a)~(c)所示,LGA型树脂密封型半导体装置(组件)具备:粘接在垫板101上的半导体芯片102,第1、第2内引线103a、103b,将半导体芯片102和第1、第2内引线103a、103b分别电气连接的金属细线104,将半导体芯片102、各内引线103a、103b、金属细线104、悬挂引线(图中未示出)及垫板101密封在引线架上面一侧的密封树脂105。但是,垫板101的背面、第1内引线103a的外方侧面及背面、第2内引线103b的外方侧面及前端部背面没有被密封树脂105覆盖,暴露在组件的侧面或者背面。而且,在组件的背面及侧面上配列着作为第1外部端子106a的第1内引线103a的背面和外方侧面,进一步、在第1外部端子106a的内侧配置着作为第2外部端子106b的第2内引线103b的背面。此外,第2内引线103b中除前端部外的部分的下部由半腐蚀加工除去,在这部分上第2内引线103b的厚度减薄了。
此外,在图15中,虽然将引线架内搭载1个半导体芯片的区域作为一个单元示出,但是引线架全体是由多个图15所示单元上下左右连续设置构成的。
其次,说明LGA型树脂密封型半导体装置的制造方法。图16(a)~(d)示出树脂密封型半导体装置制造工程沿图15的XVI-XVI线的剖面图。
首先,是图16(a)所示工程,具备垫板101、第1内引线103a、第2内引线103b的引线架(参照图15),垫板101能搭载半导体芯片,第1内引线103a的前端与垫片101的各边相对,第2内引线103b的前端延伸的比第1内引线103a更接近垫板101。
其次,是图16(b)所示工程,用粘接剂粘接把半导体芯片102搭载在引线架的垫板101上。
再次,是图16(c)所示的工程,用各个金属细线104将半导体芯片102和第1、第2内引线103a、103b的各键合区域相互电气连接。
而且,在图16(d)所示工程中,在使板材(图中未示出)与密封用金属模的上模或下模粘附的状态下,将搭载了多个半导体芯片的引线架设置在密封用金属模上、进行树脂密封,将半导体芯片102、各内引线103a、103b、金属细线104、悬挂引线108及垫板101密封在引线架上面一侧的密封树脂105内。这时,垫板101的背面、第1内引线103a的背面及外方侧面、第2内引线103b前端部的背面及外方侧面没有被密封树脂105覆盖、暴露出来。而且,沿密封树脂105的侧面将引线架切断,使各个组件分离。在该组件(树脂密封型半导体装置)中,第1内引线103a的背面部及外方侧面部作为第1外部端子106a沿组件的边排列,在第1外部端子106a的里面、第2内引线103b的前端部和背面作为第2外部端子106b排列着。
发明内容
但是,上述现有的QFN型树脂密封半导体装置尽管能满足小型、薄型化的要求,但对满足多引线化却不充分。还有,在引线数增加的LGA树脂密封型半导体装置中、外部端子是2列配置的,更进一步希望多列化。还有,在具有3列以上的多列外部端子LGA型树脂密封型半导体装置中、也发生因多列化外部端子而产生的另外的个别缺点。
例如,在制造具备3列以上多列外部端子的LGA型树脂密封型半导体装置时,为了制造工程的高效率化、在制造工程中采用将搭载各个芯片的多个单元设置在1枚引线架上,用环氧树脂等密封树脂在引线架全面上都树脂密封后,用切片机等的旋转刀片按各芯片为单位切削,分离成各个组件(树脂密封型半导体装置)。在用旋转刀片分割这种被总体密封的引线架的过程中,在引线和密封树脂的界面上,有可能产生剥离,招致产品可靠性下降。还有,即使在用旋转刀片分割后的各个组件(树脂密封型半导体装置)中,当在该树脂密封型半导体装置上施加应力时,在引线和密封树脂的界面上也有可能发生剥离,因而招致产品可靠性下降。
本发明的目的是提供具有在背面配置3列以上的多列接合区(外部端子)的树脂密封型半导体装置。
本发明的树脂密封型半导体装置具备:垫板、搭载在所述垫板上的半导体芯片、具有设在上面上的第1焊接区和设在下面上的第1接合区的第1引线、具有设在上面上的第2焊接区和设在下面上的第2接合区的第2引线、具有设在上面的第3焊接区和设在下面上的第3接合区的第3引线、将所述半体芯片的各一部分与所述各引线的各焊接区连接起来的金属细线、将所述半导体芯片、所述各引线、所述金属细线及所述垫板密封起来的密封树脂;所述第1引线和第3引线相互分离,一方面所述第1引线的一端从所述密封树脂暴露出来,另一方面所述第3引线的两端存在于密封树脂内。
由此,因为第1引线和第3引线电气分离,至少第1、第2、第3接合区能够作为外部端子使用。如第3引线那样,由于设置将两端部埋设在密封树脂内的引线,不增加暴露出密封树脂侧面的引线数目也能增加外部端子的数目,因而能够容易得到具有3列以上多列配置外部端子的半导体装置。
由于至少所述第2引线具有从平面看宽度比其他部分窄的蜂腰状部,在峰腰状部、由于引线—密封树脂间的接触面积扩展,在引线—密封树脂间即使产生剥离,也能抑制其剥离的进行。
所述各引线内所述各焊接区周围区域的厚度比所述各焊接区部分薄,在所述各焊接区和它的周围区域之间存在台阶高度差,由此也能得到抑制引线—密封树脂间剥离进行的作用。
所述第1、第2及第3接合区最好从密封树脂的下面露出、从平面看成3列配置。
所述第2引线和所述第1及第3引线最好沿框体主体开口区域的边缘交互配置。
本发明的树脂密封型半导体装置制造方法包含以下工程:(a)准备引线架的工程,引线架至少包含:具有多个开口区域的框架主体,在所述框架主体的各开口区域内各自配设垫板及引线群;所述引线群具有第1引线、第2引线和第3引线,第1引线具有设在上面上的第1焊接区以及设在下面上的第1接合区,第2引线具有设在上面上的第2焊接区及设在下面上的第2接合区,第3引线具有设在上面上的第3焊接区及设在下面上的第3接合区、并与所述第1引线连接;(b)在所述引线架的下面上贴付密封板的工程;(c)在所述各开口区域的各垫板上搭载半导体芯片的工程;(d)用金属细线将所述各半导体芯片的各一部分与所述第1~第3焊接区电气连接起来的工程;(e)用密封树脂将所述各开口区域的所述各半导体芯片、所述各引线、所述各金属细线及所述各垫板密封,形成密封体的工程;(f)除去所述密封板的工程;(g)将在所述工程(e)得到的密封体全体分割成各个树脂密封型半导体装置的工程;(h)在所述工程(b)后所述工程(e)前,将所述第1引线和第3引线间的连接部切断,使所述第1引线和第3引线电气分离的工程。
采用这种方法,由于是将在引线架形成状态下连接的第1、第3引线在后面分离,即使不增加与引线架开口区域边缘部连接的引线数,也能很容易形成3列或3列以上多列配置的外部端子。因此,能够容易得到具有3列以上多列配置外端子的树脂密封型半导体装置。
在所述工程(a)中,由于至少在所述第2引线上、在所述第2焊接区和所述框架主体之间的区域上设有俯视比其他部分宽度窄的蜂腰状部,由此、能够得到可靠性高的树脂密封型半导体装置。
在所述工程(a)中,由于在所述各引线的所述各焊接区的周围区域和所述各焊接区部分间设有台阶高度差,更能得到可靠性高的树脂密封型半导体装置。
在所述工程(a)中,最好将所述第2引线和所述第1及第3引线沿框架主体开口区域的边缘交互配置。
在所述工程(g)中,能够用旋转刀片切断密封体。
附图说明
图1是与本发明的实施方式相关的引线架俯视图。
图2是沿II-II线的剖面图。
图3(a)、(b)依次是显示本实施方式的引线架主要部分的俯视图及沿IIIb-IIIb线的剖面图。
图4(a)~(c)依次是本发明实施方式的树脂密封型半导体装置的顶视图、沿IV-IV线的剖面图及仰视图。
图5(a)、(b)示出本发明实施方式中的准备引线架工程的俯视图及沿V-V线的剖面图。
图6(a)、(b)示出本发明实施方式中切断第1、第3引线间连接部工程的俯视图及沿VI-VI线的剖面图。
图7(a)、(b)示出本发明实施方式中的粘片工程的俯视图及沿VII-VII线的剖面图。
图8(a)、(b)示出本发明实施方式中的引线键合工程的俯视图及沿VIII-VIII线的剖面图。
图9(a)、(b)示出本发明实施方式中的树脂密封工程的俯视图及沿IX-IX线的剖面图。
图10(a)、(b)示出本发明实施方式中的切片工程的俯视图及沿X-X线的剖面图。
图11是现有的QFN型树脂密封型半导体装置的剖面图。
图12是用于现有的QFN型树脂密封型半导体装置的引线架的俯视图。
图13(a)~(d)示出现有的树脂密封型半导体装置制造工程沿图12的XIII-XIII线的剖面图。显示现有的树脂密封型半导体装置制造方法的剖面图。
图14(a)~(c)依次是提案的LGA型树脂密封型半导体装置的顶视图、背面图及沿XIVc-XIVc线的剖面图。
图15是用于提案的LGA型树脂密封型半导体装置的引线架的俯视图。
图16(a)~(d)示出树脂密封型半导体装置制造工程沿图15的XVI-XVI线的剖面图。符号说明
11-框架主体;12-垫板;13-悬挂引线;14-第1引线;14a-第1焊接区;14b-第1接合区;14c-台阶高度差部;15-第2引线;15a-第2焊接区;15b-第2接合区;15c-台阶高度差部;16-第3引线;16a-第3焊接区;16b-第3接合区;16c-台阶高度差部;17-蜂腰状部;19-突出部;20-半导体芯片;21-金属细线;22-密封树脂;23-树脂密封型半导体装置;30-密封板;31-穿孔器。
具体实施方式
以下,参照附图,说明本发明的引线架和使用该引线架的树脂密封型半导体装置及其制造方法的一种实施方式。—引线架—
首先说明有关引线架的实施方式
图1是与本发明实施方式相关的引线架俯视图。图2是沿图1中II-II线的剖面图。图3(a)、(b)依次是显示本实施方式的引线架主要部分的俯视图及沿IIIb-IIIb线的剖面图。
如图1所示,本实施方式的引线架具备由以铜(Cu)为主成分的金属板构成的框架主体11(框)、框架主体11具备多个开口区域以搭载各个半导体芯片。为了方便在图1中仅仅示出引线架的1个开口区域的结构。而且,在各开口区域上设有半导体芯片搭载用的垫板12、悬挂引线13和引线群,在悬挂引线13的前端部支持垫板12的各角部、在基端部与框架主体11相连接,引线群的前端部与垫板12的各边相对、它的基端部与框架主体11相连接。框架主体11、垫板12、悬挂引线13及引线群由一枚金属板形成。
而且,引线群至少包含第1、第2、第3引线14、15、16三类引线。在第1引线14的上面上设有第1焊接区14a,在它的下面上设有与第1焊接区14a相对的第1接合区14b。在第2引线15的上面上设有第2焊接区15a,在它的下面上设有与第2焊接区15a相对的第2接合区15b。在第3引线16的上面上设有第3焊接区16a,在它的下面上设有与第3焊接区16a相对的第3接合区16b。
还有,如图2所示,各引线14、15、16中除焊接区14a、15a、16a及接合区14b、15b、16b以外的部分通过压力加工构成减薄的按压区域Rpres。而且,各焊接区14a、15a、16a具有突出在减薄的按压区域Rpres上方的台阶高度差部14c、15c、16c。进一步、如后所述、各接合区14b、15b、16b当俯视仅仅看它的下端部时,是3列并列的,各接合区14b、15b、16b在树脂密封型半导体装置(组件)形成的状态下是起到外部端子功能的部分。
框架主体11的厚度t0(参照图2)是150μm~200μm左右,各引线14、15、16从各焊接区的上面开始到各接合区下面的厚度是相同的。而且,各引线14、15、16中焊接区及接合区以外的按压区域Rpres的厚度t1(参照图2)是80μm~120μm左右,各焊接区14a、15a、16a从按压区Rpres的突出量h1例如是5μm~50μm左右,各接合区14b、15b、16b从按压区Rpres的突出量h2例如是50μm~120μm左右。
这里,本实施方式的第1特征是:在引线架形成的状态下第1引线14和第3引线16是互相连接的,但两者间的连接部Rcnct的厚度比框架主体的厚度薄,使在后面的工程中二者能够互相分离。第1、第3引线14、16间连接部Rcnct的厚度例如是70μm左右,它的宽度是100μm左右。而且,图1所示的连接区域Rcnct中的虚线部分在后面的工程中被穿通,使第1、第3引线14、16相互电气分离。
而且,本实施方式引线架的第1引线14和第3引线16能够在把引线架贴付到密封板后、进行粘片或引线键合前相互分离,或者、在粘片和引线键合后、把引线架自身粘付在密封板上后、树脂密封工程前相互分离。这样,由于能够在后工程中将第1、第3引线分离,即使不增加与引线架主体开口部的边缘部连接的引线数目,也能够增加成为外部端子的接合区的数目,因此,能够得到对形成具有3列以上多列配置外部端子的树脂密封型半导体装置有用的引线架。
作为使第1、第3引线14、16分离的处理,在将引线架贴附在密封板上的状态下、用穿孔器穿通第1、第3引线14、16间连接部Rcnct的情况下,必须用不使引线架全体从密封板上剥下的力来穿通连接部Rcnct。而且,像本实施方式那样以铜为主成分的引线架的情况下进行这样的处理,连接部Rcnct的宽度最好在40μm~100μm范围,厚度最好在80μm~120μm范围。
还有,本实施方式的第2个特征是:第2引线15在第2接合区15b的近旁具有宽度细的蜂腰状部17。该蜂腰状部17的宽度是40μm~100μm左右。
进一步,图中虽然没显示、在悬挂引线13的他端部附近设有面积比作为外部端子的接合区面积大的增强接合区,在树脂密封形成树脂密封型半导体装置时,在它背面的各角部增强接合区暴露出来,在向母板安装时,该结构能够提高二次安装的可靠性。
还有,垫板12的中央部设有由按压等方法形成的比其他部分向上方突出的突出部19,将半导体芯片搭载在这个突出部19上。
还有,因为垫板12的上面内具有向上方突出的突出部19,当搭载半导体芯片时,就以点绞接结构支持半导体芯片。而且,由于半导体芯片被向上方抬高、半导体芯片的下方也能够配置外部端子。还有,在用树脂密封时,因为在半导体芯片的背面和垫板12之间和突出部19的下方也能够存在密封树脂,就能够提高可靠性。
进一步,本实施方式的引线架全面形成金属电镀层。本实施方式的引线架在以铜(Cu)为主成分的基材上,设有镍层(Ni)、钯层(Pd)、金层(Au)叠层构成的三层金属电镀层。
对于形成了这样电镀层的引线,由按压加工在焊接区上形成台阶高度差部14c、15c、16c,由按压改变各部分的压力,在台阶高度差部14c、15c、16c周边的按压区域Rpres和它的内侧区域(含焊接区14a、15a、16a的区域)的电镀层的组成变化。特别是,在最表面部存在与密封树脂粘附性好的金属的比例变小,而与密封树脂粘附性不太好的钯层、镍层的比例变多的危险。还有,在引线上施加按压加工(Press)时,存在被按压部分电镀层表面的凹凸消失、引起粘附性退化的危险。但是,如果仅仅按压焊接区14a、15a、16a周边区域的按压区域Rpres形成台阶高度差部14c、15c、16c,在台阶高度差部14c、15c、16c的内侧区域并设施加按压力,电镀层的组成不变化,树脂粘附性能够维持电镀层自身所有的原来的粘附性。因此,在密封树脂和引线的界面发生剥离,即使剥离进行到台阶高度差部14c、15c、16c,也不会进行到台阶高度差部14c、15c、16c的内侧区域,能使剥离停止。
就是说,在各引线14~16上施加按压加工形成台阶高度差部14c~16c时,仅仅在各引线14~16的焊接区14a~16a的周围部分施压,在包含焊接区14a~16a的内侧区域不施加按压力,采用与引线14~16的台阶高度差部14c~16c的内侧区域相对应部分成为空洞的按压金属膜进行按压,能够仅仅在引线的焊接区14a~16a的周围区域按压,这样能够维持焊接区14a~16a的树脂粘附性。
就是说,本实施方式的引线架的引线14~16的焊接区14a~16a从周围部分被按压变薄的按压区域Rpres突出出来,与按压区域Rpres之间形成台阶高度差部14c~16c。因此,焊接区14a~16a具有电镀层本来的树脂粘附性。
本实施方式引线架的金属电镀层是由镍层(Ni)、钯层(Pd)、金层(Au)分别叠层的结构,此外,作为金属电镀层也可以是镀银、镀金、镀锡等的金属镀层。
采用本实施方式、因为是在按压加工前对引线架实施电镀,与按压加工后实施电镀的情况相比,在引线架的表面上电镀液的流动状态更均匀,这是它的优点。
还有,如图3(b)所示,在第1引线14、第2引线15、第3引线16中,它的剖面形状是锥形的,树脂密封时焊接区的下面(背面)从密封树脂面中暴露出来构成外部端子的部位。
进一步,第2引线15由于具有蜂腰状部17,用这种引线架制造树脂密封型半导体装置时或在制造以后,在各引线14~16上施加应力,即使在各引线14~16和密封树脂的界面发生剥离,第2引线15和密封树脂的接触面积扩大。因此,能够缓和热应力及机械应力,使进行中的剥离停止下来。而且,当剥离要进一步向树脂密封型半导体装置的内部进行时,由于第2引线15的宽度从蜂腰状部17起扩大下去,为了在该部分上剥离进一步向内部进行下去,需要比迄今为止更大的应力,能够抑制从蜂腰状部向内部的剥离。因此,由于在第2引线15上设置了蜂腰状部17能够实现抗剥离性强的树脂密封型半导体装置。
进一步,在各引线14~16的上面上设置的焊接区14a~16a的周围区域,因为形成了台阶高度差部14c~16c,台阶高度差部14c~16c发挥了作为停止各引线14~16和密封树脂界面的剥离进行的基点的功能。因此,由台阶高度差部14c~16c与第2引线15的蜂腰状部17相结合,能够发挥相乘的抑制密封树脂—引线间剥离进行的效果。—树脂密封型半导体装置—
其次,说明使用本实施方式引线架的树脂密封型半导体装置。
图4(a)~(c)依次是本实施方式树脂密封型半导体装置的顶视图、沿IV-IV线的剖面图及仰视图。在图4(a)中,用虚线示出密封在密封树脂中的各个部件。
如图4(a)~(c)所示,本实施方式的树脂密封型半导体装置由矩形垫板12、悬挂引线13、半导体芯片20、引线群、金属细线21和密封树脂22所构成,悬挂引线13支持垫板12,用粘接剂把半导体芯片20的下面粘接到垫板12的上面上、并以这种状态搭载在垫板12上,引线群由与垫板12各边相对的第1~第3引线14~16所构成,金属细线21将半导体芯片20的电极和各引线群中的各引线14~16的焊接区14a~16a分别电气连接起来,密封树脂22将半导体芯片20、各引线14~16、金属细线21、悬挂引线13及垫板12密封在引线架的上侧面上。但是,垫板12的背面、各引线14~16的背面侧的接合区14b~16b、第1、第2引线14、15的外方侧面没有被密封树脂22覆盖,暴露在组件(树脂密封型半导体装置)的背面上。而且,暴露出的各引线14~16的接合区14b~16b起到外部端子的功能。
各引线14~16的构造与上述引线架构造说明中的叙述一样。就是说,引线群至少包含第1、第2、第3引线14、15、16三类引线。在第1引线14的上面上设有与金属细线21连接的第1焊接区14a,在它的下面上设有从密封树脂22暴露出来成为外部端子的第1接合区14b。在第2引线15的上面上设有与金属细线21连接的第2焊接区15a,在它的下面上设有从密封树脂22暴露出来成为外部端子的第2接合区15b。在第3引线16的上面上设有与金属细线21连接的第3焊接区16a,在它的下面上设有从密封树脂22暴露出来成为外部端子的第3接合区16b。
而且,第1引线14与第3引线16相互间电气分离,物理上也分离。但是,第1引线14的一部分和第3引线16的一部分即使用极细的细线连系起来,因为电的阻抗极大信号实质上被遮断,这种情况下,二者是电气分离的。另一方面,在处理高频信号树脂密封型半导体装置中,二者最好分离以达到第1引线14和第3引线16间不发生窜扰的程度。而且,与第1引线14的一端在组件的侧面从密封树脂22暴露出来不同,第3引线16的两端都不延伸到组件的侧面上、埋设在密封树脂22内。这样,像第3引线那样,由于设有两端都埋设在密封树脂内的引线,即使不增加延伸到密封树脂侧面的引线的数目,也能够增加成为外部端子的接合区的数目,这样就能够容易得到具有3列以上多列配置外部端子的树脂密封型半导体装置。
还有,第2引线15在第2接合区15b的近旁,有宽度很细的蜂腰状部17。该蜂腰状部的宽度在40μm~100μm左右。
而且,第1~第3焊接区14a~16a从变薄的按压区域Rpres的上方突出出来,各按压部Rpres和焊接区14a~16a之间分别存在台阶高度差部14c~16c。
还有,第1~3接合区14b~16b哪一个都是在密封树脂22的下面区域平面配置构成3列。(参加图4(c))。就是说,本实施方式的树脂密封型半导体装置是具有3列外部端子的LGA型树脂密封型半导体装置。
因为本实施方式的树脂密封型半导体装置用上述的引线架构成,如已经说明的那样,能够发挥以下的效果。
首先,因为在形成引线架时,连系着的第1、第3引线14、16在以后的工程中分离、即使缩小引线之间的横向尺寸,也能容易的设置多列的接合区。例如,代替第2引线15,如果设置的引线在后面工程能被分成2个引线,就能得到具有4列配置外部端子的树脂密封型半导体装置。
进一步,因为第2引线15具有蜂腰状部17,在用这种引线架制造树脂密封型半导体装置时或者在制造后,向各引线14~16施加应力,即使在各引线14~16和密封树脂22的界面上发生剥离,因为在蜂腰状部17处第2引线15的宽度变窄,第2引线15和密封树脂的接触面积扩大。因此,能够缓和热应力和机械应力,能够使进行中的剥离停止。而且,当剥离要进一步向树脂密封型半导体装置的内部进行时,因为第2引线15的宽度从蜂腰状部17开始就扩大了,在这部分剥离要进一步向内部进行的话,需要比迄今为止更大的应力,这样就能抑制剥离由蜂腰状部17向内部进行。因此,由于在第2引线15上设有蜂腰状部17,就能实现抗剥离性强的树脂密封型半导体装置。
进一步,因为设在各引线14~16上面上的焊接区14a~16a的周围区域上形成了台阶高度差部14c~16c,台阶高度差部14c~16c发挥着作为停止各引线14~16和密封树脂22界面的剥离进行的基点的功能。因此,由台阶高度差部14c~16c与第2引线15的蜂腰状部17相结合,能够相乘的发挥停止密封树脂—引线间剥离进行的效果。
其次,参照图5(a)、(b)~图10(a)、(b),说明本实施方式的树脂密封型半导体装置制造方法。
图5(a)、(b)示出准备引线架工程的俯视图及沿V-V线的剖面图。首先,是图5(a)、(b)所示工程,准备引线架。就是说,要准备具有以下各部分的引线架:由含铜(Cu)为主成分的金属板构成的框架主体11(框)、配置在引线架开口区域上的搭载半导体芯片用的垫板12、前端部支持着垫板12各角部在他端部与框架11连接的悬挂引线13、前端部对向垫板12的各边,基端部与框架主体11连接的引线群。在引线群中的第1引线14的上面上设有第1焊接区14a,在它的下面上设有与第1焊接区14a相对的第1接合区14b。在第2引线15的上面上设有第2焊接区15a,在它的下面上设有与第2焊接区15a相对的第2接合区15b。在第3引线16的上面上设有第3焊接区16a,在它的下面上设有与第3焊接区16a相对的第3接合区16b。
还有,各引线14、15、16中焊接区14a、15a、16a及接合区14b、15b、16b以外的部分由按压加工形成变薄的按压区域Rpres。而且,各焊接区14a、15a、16a具有从变薄的按压区域Rpres上方突出出来的台阶高度差部14c、15c、16c。
此外,第1引线14和第3引线16在形成引线架时是相互连系着的,两者间的连接部Rcnct的厚度应变薄,以使在后面的工程中二者能够分离。
在图5(a)、(b)中,显示出将引线架中搭载1个半导体芯片的区域作为一个单元,引线架全体由多个图5(a)、(b)所示的单元上下左右连续设置构成。
图6(a)、(b)示出切断第1、第3引线间连接部工程的俯视图及沿VI-VI线的剖面图。在图6(a)、(b)所示工程中,将密封板30贴附在引线架的下面上,在引线架的各开口区域,用穿孔器31将第1引线14和第3引线16间的各连接部Rcnct穿通,使第1、第3引线14、16相互电气分离。这时,密封板30由聚酰亚胺和粘接剂构成,厚度为5μm~100μm左右。
图7(a)、(b)示出粘片工程的俯视图及沿VII-VII线的剖面图。在图7(a)、(b)所示的工程中,保持将引线架贴附在密封板30上的状态,将垫板12突出部的上面和半导体芯片20的下面用粘接剂粘接,将半导体芯片20搭载在垫板12上。这时,由于在垫板12上设置了突出部19,在突出部19的侧方,半导体芯片20的下面和垫板12之间产生了间隙。
图8(a)、(b)示出引线键合工程的俯视图及沿VIII-VIII线的剖面图。而且,在图(a)、(b)所示工程中,继续保持将引线架贴附在密封板30上的状态,用各自的金属细线21将搭载在垫板12上的半导体芯片20的电极和引线架的第1~第3焊接区14a~16a电气连接起来。
图9(a)、(b)示出树脂密封工程的俯视图及沿IX-IX线的剖面图。在图9(a)、(b)所示工程中,继续保持将引线架贴附在密封板30上的状态、用密封树脂22将引线架的上面区域全面的密封。在图9(a)中,用虚线示出了密封在密封树脂22中的各部件。还有,在图9(a)、(b)中,用点划线示出了在以后的工程中切断多个树脂密封型半导体装置(组件)时的切断线(dicing line)。
图10(a)、(b)示出切断工程的俯视图及沿X-X线的剖面图。在图10(a)、(b)所示工程中,在除去贴附在引线架下面的密封板30后,沿引线架的第1、第2引线14、15及悬挂引线13和框架主体11之间的连接部稍靠内侧的地方用旋转刀片切断,得到各个树脂密封型半导体装置23(参照图4(a)、(b))。
采用本实施方式的树脂密封型半导体装置制造方法,由于引线架的第2引线15具有蜂腰状部17,在用这种引线架制造树脂密封型半导体装置时,特别是在用旋转刀片切断情况时,在各引线上施加应力,即使在各引线14、15、16和密封树脂22的界面发生剥离,因为第2引线15的宽度在蜂腰部17处变窄了,与密封树脂的接触面积扩大了,因此能够缓和热应力和机械应力,能使进行中的剥离停止下来。进一步,要使剥离在树脂密封型半导体装置的内部进行下去时,由于从蜂腰状部17开始第2引线15的宽度就扩大了,为使剥离进一步向内部进行,需要比迄今为止更大的应力,由此,至少从组件的侧面开始延伸的一个引线8a(或者一类引线)上设置蜂腰状部,能够用蜂腰状部抑制剥离的进行。在本实施方式中,虽然仅仅在第2引线15上设置了细的蜂腰状部,也可以在与组件侧面相连的第1引线14的中途上设置细的蜂腰状部。
进一步,由于在各引线14、15、16的上面的焊接区14a、15a、16a和它的周围之间存在台阶高度差部14c、15c、16c,它成为停止各引线14、15、16和密封树脂22的界面的剥离的基点,它与第2引线15的蜂腰状部17一起能以相乘的效果明显的抑制剥离的进行。
由此,在本实施方式的引线架和使用该引线架的树脂密封型半导体装置及其制造方法中,由于在引线架的第2引线15上设置了细的蜂腰状部17,它能够使在树脂密封后成批成形切断工程中因施加在引线上的应力而发生的引线—密封树脂间的剥离停止,能够实现高可靠性的树脂密封型半导体装置。
还有,由于在引线架形成状态下,连接着的第1、第3引线14、16在后续工程中被分离,即使不增加与引线架开口区域的边缘部连接的引线数目,也能够容易设置3列或者3列以上多列配置的外部端子。
就是说,在本实施方式中就外部端子3列配置构成的树脂密封型半导体装置做了说明,但是,如上述实施方式那样,对在引线架形成状态下连系在一起多个部分间的连接部、在密封板上用穿孔器将它穿通,就能够容易的形成具有4列以上多列配置外部端子的树脂密封导型半导体装置。
还有,在具有4列以上多列配置外部端子的树脂密封型半导体装置的制造工程中,为了从引线架分割成一个个树脂密封型半导体装置(组件),在具有用切割机等的旋转刀片将引线架和密封树脂一起切断工程的制造方法中,切割时在引线—密封树脂间容易产生剥离,在这种情况下,至少在一根引线上设置象第2引线15的蜂腰状部17那样的变细的蜂腰状部,就能够抑制剥离的进行,能够实现高可靠性LGA型树脂密封型半导体装置。
进一步,在图1所示引线架中,也可以事先将第2引线15或者第3引线16中的几根引线连接到垫板12上,当用穿孔器穿通第1、第3引线间的连接部Rcnct时,将连接在垫板12上的部分穿通。这种情况下,即使没有悬挂引线13,在引线架形成状态下,事先将垫板12连接到框架主体11上,随后,也能够使垫板12和各引线15或者16分离。发明的效果
采用本发明的树脂密封型半导体装置能够提供具有3列以上多列配置外部端子的、高可靠性的树脂密封型半导体装置。
Claims (10)
1.一种树脂密封型半导体装置,其特征在于:
它具备:垫板、半导体芯片、第1引线、第2引线、第3引线、金属细线和密封树脂,
半导体芯片搭载在所述垫板上,
第1引线具有设在上面上的第1焊接区和设在下面上的第1接合区,
第2引线具有设在上面上的第2焊接区和设在下面上的第2接合区,
第3引线具有设在上面上的第3焊接区和设在下面上的第3接合区,
金属细线将所述半导体芯片的各一部和所述各引线的各焊接区连接起来,
密封树脂将所述半导体芯片、所述各引线、所述金属细线及所述垫板密封起来;
所述第1引线和第3引线相互分离,一方面所述第1引线的一端从所述密封树脂暴露出来,而所述第3引线的两端存在于密封树脂内。
2.根据权利要求1所述的树脂密封型半导体装置,其特征在于:
至少所述第2引线具有俯视宽度比其他部分狭窄的蜂腰状部。
3.根据权利要求1所述的树脂密封型半导体装置,其特征在于:
所述各引线中所述各焊接区周围区域的厚度比所述各焊接区部分薄,在所述各焊接区和它周围的区域间存在台阶高度差。
4.根据权利要求1所述的树脂密封型半导体装置,其特征在于:
所述第1、第2及第3接合区从密封树脂的下方露出,俯视呈3列配置。
5.根据权利要求1~4中任一权利要求所述的树脂密封型半导体装置,其特征在于:
所述第2引线和所述第1及第3引线沿着框架主体开口区域的边缘交互配置。
6.一种树脂密封型半导体装置的制造方法,其特征在于:
它包含以下工程:
(a)准备引线架工程,在工程(a)中准备的引线架具备具有多个开口区域的框架主体和分别配设在所述框架主体中各开口区域内的垫板及引线群,所述引线群至少包含具有设在上面上的第1焊接区及设在下面上的第1接合区的第1引线,具有设在上面上的第2焊接区及设在下面上的第2接合区的第2引线,具有设在上面上的第3焊接区及设在下面上的第3接合区、与所述第1引线连接的第3引线;
(b)将密封板贴付到所述引线架的下面上的工程;
(c)在所述各开口区域的垫板上分别搭截半导体芯片的工程;
(d)用金属细线将所述各半导体芯片各一部和所述各第1~第3焊接区相互电气连接的工程;
(e)用密封树脂将所述各开口区域的所述各半导体芯片、所述各引线、所述各金属细线及所述各垫板密封起来,形成密封体的工程;
(f)去除所述密封板的工程;
(g)将在所述工程(e)中得到的密封体全体分割成一个个树脂密封型半导体装置的工程;
(h)在所述工程(b)后所述工程(e)前、由切断所述第1引线和第3引线间的连接部,使所述第1引线和第3引线电气分离的工程。
7.根据权利要求6所述的树脂密封型半导体装置的制造方法,其特征在于:
在所述工程(a)中,至少在所述第2引线上、在所述第2焊接区和所述框架主体之间的区域上,设置有俯视宽度比其它部分窄的蜂腰状部。
8.根据权利要求6所述的树脂密封型半导体装置的制造方法,其特征在于:
在所述工程(a)中,在所述各引线的所述各焊接区的周围区域和所述各焊接区部分之间设有台阶高度差。
9.根据权利要求6~8中任一权利要求所述的树脂密封型半导体装置的制造方法,其特征在于:
在所述工程(a)中,所述第2引线和所述第1及第3引线沿框架主体开口区域边缘交互配置。
10.根据权利要求6~8中任一权利要求所述的树脂密封型半导体装置的制造方法,其特征在于:
在所述工程(g)中,用旋转刀片切断密封体。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001056521 | 2001-03-01 | ||
JP2001056521A JP3436253B2 (ja) | 2001-03-01 | 2001-03-01 | 樹脂封止型半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1374697A true CN1374697A (zh) | 2002-10-16 |
CN1219322C CN1219322C (zh) | 2005-09-14 |
Family
ID=18916538
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB021064989A Expired - Lifetime CN1219322C (zh) | 2001-03-01 | 2002-03-01 | 树脂密封型半导体装置及其制造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6710430B2 (zh) |
EP (1) | EP1237187A3 (zh) |
JP (1) | JP3436253B2 (zh) |
CN (1) | CN1219322C (zh) |
TW (1) | TW533567B (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102194797A (zh) * | 2010-03-11 | 2011-09-21 | 矽品精密工业股份有限公司 | 能避免电磁干扰的四方形扁平无引脚封装结构及其制法 |
CN104218013A (zh) * | 2013-05-29 | 2014-12-17 | 瑞萨电子株式会社 | 半导体装置以及半导体装置的制造方法 |
Families Citing this family (49)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100677651B1 (ko) | 2001-04-13 | 2007-02-01 | 야마하 가부시키가이샤 | 반도체 소자 및 패키지와 그 제조방법 |
US8129222B2 (en) * | 2002-11-27 | 2012-03-06 | United Test And Assembly Test Center Ltd. | High density chip scale leadframe package and method of manufacturing the package |
SG157957A1 (en) * | 2003-01-29 | 2010-01-29 | Interplex Qlp Inc | Package for integrated circuit die |
CN101430631B (zh) * | 2003-05-08 | 2012-05-30 | 希尔克瑞斯特实验室公司 | 与多个图像交互的方法以及用户界面装置 |
JP2004363365A (ja) * | 2003-06-05 | 2004-12-24 | Renesas Technology Corp | 半導体装置及びその製造方法 |
US6929485B1 (en) * | 2004-03-16 | 2005-08-16 | Agilent Technologies, Inc. | Lead frame with interdigitated pins |
US8796830B1 (en) * | 2006-09-01 | 2014-08-05 | Google Inc. | Stackable low-profile lead frame package |
US8244971B2 (en) | 2006-07-31 | 2012-08-14 | Google Inc. | Memory circuit system and method |
US8438328B2 (en) | 2008-02-21 | 2013-05-07 | Google Inc. | Emulation of abstracted DIMMs using abstracted DRAMs |
US8077535B2 (en) | 2006-07-31 | 2011-12-13 | Google Inc. | Memory refresh apparatus and method |
US20080082763A1 (en) | 2006-10-02 | 2008-04-03 | Metaram, Inc. | Apparatus and method for power management of memory circuits by a system or component thereof |
US8089795B2 (en) | 2006-02-09 | 2012-01-03 | Google Inc. | Memory module with memory stack and interface with enhanced capabilities |
US8335894B1 (en) | 2008-07-25 | 2012-12-18 | Google Inc. | Configurable memory system with interface circuit |
US8327104B2 (en) | 2006-07-31 | 2012-12-04 | Google Inc. | Adjusting the timing of signals associated with a memory system |
US8055833B2 (en) | 2006-10-05 | 2011-11-08 | Google Inc. | System and method for increasing capacity, performance, and flexibility of flash storage |
US8111566B1 (en) | 2007-11-16 | 2012-02-07 | Google, Inc. | Optimal channel design for memory devices for providing a high-speed memory interface |
US8130560B1 (en) | 2006-11-13 | 2012-03-06 | Google Inc. | Multi-rank partial width memory modules |
US8397013B1 (en) | 2006-10-05 | 2013-03-12 | Google Inc. | Hybrid memory module |
US9171585B2 (en) | 2005-06-24 | 2015-10-27 | Google Inc. | Configurable memory circuit system and method |
US8386722B1 (en) | 2008-06-23 | 2013-02-26 | Google Inc. | Stacked DIMM memory interface |
US7386656B2 (en) | 2006-07-31 | 2008-06-10 | Metaram, Inc. | Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit |
US8090897B2 (en) | 2006-07-31 | 2012-01-03 | Google Inc. | System and method for simulating an aspect of a memory circuit |
US8041881B2 (en) | 2006-07-31 | 2011-10-18 | Google Inc. | Memory device with emulated characteristics |
US8169233B2 (en) | 2009-06-09 | 2012-05-01 | Google Inc. | Programming of DIMM termination resistance values |
US8359187B2 (en) | 2005-06-24 | 2013-01-22 | Google Inc. | Simulating a different number of memory circuit devices |
US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
US8081474B1 (en) | 2007-12-18 | 2011-12-20 | Google Inc. | Embossed heat spreader |
JP2008544437A (ja) * | 2005-06-24 | 2008-12-04 | メタラム インコーポレイテッド | 一体化されたメモリコア及びメモリインターフェース回路 |
US9542352B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
US7609567B2 (en) | 2005-06-24 | 2009-10-27 | Metaram, Inc. | System and method for simulating an aspect of a memory circuit |
US20080028136A1 (en) * | 2006-07-31 | 2008-01-31 | Schakel Keith R | Method and apparatus for refresh management of memory modules |
US8060774B2 (en) | 2005-06-24 | 2011-11-15 | Google Inc. | Memory systems and memory modules |
US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
US7379316B2 (en) | 2005-09-02 | 2008-05-27 | Metaram, Inc. | Methods and apparatus of stacking DRAMs |
US9632929B2 (en) | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
US7724589B2 (en) | 2006-07-31 | 2010-05-25 | Google Inc. | System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits |
US20080079127A1 (en) * | 2006-10-03 | 2008-04-03 | Texas Instruments Incorporated | Pin Array No Lead Package and Assembly Method Thereof |
JP5343334B2 (ja) * | 2007-07-17 | 2013-11-13 | 株式会社デンソー | 溶接構造体およびその製造方法 |
US8209479B2 (en) | 2007-07-18 | 2012-06-26 | Google Inc. | Memory circuit system and method |
US8080874B1 (en) | 2007-09-14 | 2011-12-20 | Google Inc. | Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween |
JP2009076658A (ja) * | 2007-09-20 | 2009-04-09 | Renesas Technology Corp | 半導体装置及びその製造方法 |
US7932130B2 (en) * | 2008-08-01 | 2011-04-26 | Stats Chippac Ltd. | Method for forming an etched recess package on package system |
JP2010171181A (ja) * | 2009-01-22 | 2010-08-05 | Renesas Technology Corp | 半導体装置 |
TWI404187B (zh) * | 2010-02-12 | 2013-08-01 | 矽品精密工業股份有限公司 | 能避免電磁干擾之四方形扁平無引腳封裝結構及其製法 |
JP5565819B2 (ja) * | 2012-09-04 | 2014-08-06 | Shマテリアル株式会社 | 半導体装置用基板及び半導体装置 |
JP6354285B2 (ja) * | 2014-04-22 | 2018-07-11 | オムロン株式会社 | 電子部品を埋設した樹脂構造体およびその製造方法 |
JP6164536B2 (ja) * | 2015-07-13 | 2017-07-19 | 大日本印刷株式会社 | 半導体装置および半導体装置の製造方法 |
KR101747226B1 (ko) * | 2016-03-16 | 2017-06-27 | 해성디에스 주식회사 | 반도체 패키지 기판 및 그 제조 방법 |
CN107799498A (zh) * | 2016-09-06 | 2018-03-13 | 精工半导体有限公司 | 半导体装置的制造方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08250641A (ja) | 1995-03-09 | 1996-09-27 | Fujitsu Ltd | 半導体装置とその製造方法 |
JP3074264B2 (ja) | 1997-11-17 | 2000-08-07 | 富士通株式会社 | 半導体装置及びその製造方法及びリードフレーム及びその製造方法 |
US5977615A (en) * | 1996-12-24 | 1999-11-02 | Matsushita Electronics Corporation | Lead frame, method of manufacturing lead frame, semiconductor device and method of manufacturing semiconductor device |
JP3292082B2 (ja) | 1997-03-10 | 2002-06-17 | 松下電器産業株式会社 | ターミナルランドフレームとそれを用いた樹脂封止型半導体装置の製造方法 |
JPH10335566A (ja) * | 1997-04-02 | 1998-12-18 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置とそれに用いられる回路部材、および樹脂封止型半導体装置の製造方法 |
FR2764115B1 (fr) * | 1997-06-02 | 2001-06-08 | Sgs Thomson Microelectronics | Dispositif semiconducteur et procede de connexion des fils internes de masse d'un tel dispositif |
JPH11307707A (ja) * | 1998-04-21 | 1999-11-05 | Matsushita Electron Corp | リードフレームの製造方法及び樹脂封止型半導体装置 |
JP3405202B2 (ja) | 1998-06-26 | 2003-05-12 | 松下電器産業株式会社 | リードフレームおよびそれを用いた樹脂封止型半導体装置およびその製造方法 |
JP3478139B2 (ja) * | 1998-09-02 | 2003-12-15 | 松下電器産業株式会社 | リードフレームの製造方法 |
JP3436159B2 (ja) * | 1998-11-11 | 2003-08-11 | 松下電器産業株式会社 | 樹脂封止型半導体装置の製造方法 |
JP2000196004A (ja) | 1998-12-25 | 2000-07-14 | Mitsui High Tec Inc | 半導体装置用リ―ドフレ―ム及びこれを用いた半導体装置 |
JP2000286377A (ja) * | 1999-03-30 | 2000-10-13 | Sanyo Electric Co Ltd | 半導体装置 |
JP3046024B1 (ja) * | 1999-04-23 | 2000-05-29 | 松下電子工業株式会社 | リ―ドフレ―ムおよびそれを用いた樹脂封止型半導体装置の製造方法 |
-
2001
- 2001-03-01 JP JP2001056521A patent/JP3436253B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-27 US US10/083,160 patent/US6710430B2/en not_active Expired - Lifetime
- 2002-02-27 EP EP20020004517 patent/EP1237187A3/en not_active Withdrawn
- 2002-03-01 TW TW91103783A patent/TW533567B/zh active
- 2002-03-01 CN CNB021064989A patent/CN1219322C/zh not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102194797A (zh) * | 2010-03-11 | 2011-09-21 | 矽品精密工业股份有限公司 | 能避免电磁干扰的四方形扁平无引脚封装结构及其制法 |
CN104218013A (zh) * | 2013-05-29 | 2014-12-17 | 瑞萨电子株式会社 | 半导体装置以及半导体装置的制造方法 |
CN104218013B (zh) * | 2013-05-29 | 2018-11-23 | 瑞萨电子株式会社 | 半导体装置以及半导体装置的制造方法 |
Also Published As
Publication number | Publication date |
---|---|
US6710430B2 (en) | 2004-03-23 |
EP1237187A3 (en) | 2004-12-08 |
US20020121650A1 (en) | 2002-09-05 |
TW533567B (en) | 2003-05-21 |
JP3436253B2 (ja) | 2003-08-11 |
JP2002261226A (ja) | 2002-09-13 |
CN1219322C (zh) | 2005-09-14 |
EP1237187A2 (en) | 2002-09-04 |
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
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