CN1551369A - 高耐电压的半导体器件以及制造该器件的方法 - Google Patents

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Abstract

一种高耐电压半导体器件，它具有在一种导电类型半导体层中的栅极，漏极扩散层和源极扩散层，位于漏极扩散层和栅极之间的厚栅极绝缘层，以及在包括有漏极扩散层的区域中的相反导电类型的低浓度偏移扩散层。比半导体层具有更高浓度的一种导电类型掩埋层直接提供于与偏移扩散层的深度几乎相同的栅极之下。掩埋层分散了位于漏极结的电场集中，从而确保了高耐电压。

Description

高耐电压的半导体器件以及制造该器件的方法
技术领域
本发明涉及包括有高耐电压MOS晶体管的半导体器件，以及制造该器件的方法。
背景技术
当将10V、100V等高电势施加到驱动LCD(液晶显示器)或PDP(等离子显示板)的半导体器件的输出级时，试图增加组成输出级的MOS晶体管的耐电压。图1示出了用于该目的的现有高耐电压MOS晶体管的一个例子(日本专利公开发表号No.H11-163336/1999)。N沟道MOS晶体管是在由形成于硅的P型半导体衬底201中的厚绝缘层(LOCOS层)202所限定的器件形成区域中形成的。MOS晶体管具有形成于半导体衬底表面上的栅极氧化层203和栅极204，以及分别形成于栅极204的两侧的高浓度N型漏极扩散层205和高浓度源极扩散层206。在MOS晶体管中，为了提高漏极耐电压，作为厚栅极绝缘层的LOCOS层202a是在位于栅极204和漏极扩散层205之间的沟道区域部分中的衬底表面上形成的，并且低浓度P型场缓和扩散层207是在包括有漏极扩散层205和一部分沟道区域的区域中形成的。在图1中，“231”表示中间绝缘层，“232”表示接触栓塞，并且“233”表示第一布线层。
在高耐电压MOS晶体管中，由LOCOS层202组成的厚栅极绝缘层能够确保位于栅极204和漏极扩散层205之间存在较长的导电长度，并且场缓和扩散层207能够限制当将电势施加于漏极扩散层205时所产生的耗尽层的扩展。这样可以减轻漏极结或位于场缓和扩散层207和半导体衬底201之间的结的电场集中，并且阻止由于电场崩溃所发生的电流泄漏，从而提高了漏极耐电压。日本专利公开发表号No.H11-163336/1999也讲述了用于形成具有中间浓度以减轻场缓和扩散层中电场的扩散层的技术，以便进一步增强耐电压。
不过，本发明人发现，即使在这种具有场缓和扩散层207的MOS晶体管中，当将用于驱动LCD或PDP的高电势施加到漏极时，电场集中发生于场缓和扩散层207和沟道区域之间边界上的半导体衬底的表面部分上，并且使得很难达到所需的高耐电压。为了提高耐电压和达到MOS晶体管中所要求的高耐电压，例如，可以增加LOCUS层202a的长度，以使得位于栅极204和漏极扩散层205之间的导电长度更长，或者将场缓和扩散层207朝向沟道区域延伸，从而削弱场缓和扩散层207上的电场。不过，这种方案增加了漏极扩散层205和沟道区域的尺寸，从而使得MOS晶体管的尺寸更大，这就阻碍了半导体器件的更高集成度。
双向MOS晶体管也被提了出来，它具有场缓和扩散层，形成于漏极扩散层和源极扩散层之上，并且具有厚栅极绝缘层，不仅形成于漏极扩散层之上，还形成于源极扩散层和栅极之间。在这种双向MOS晶体管中，增大位于源极一侧和漏极一侧的场缓和扩散层或者使厚栅极绝缘层更长以增加耐电压，会使得器件的尺寸更大。
发明内容
因此，本发明的目标是提出一种用于增加耐电压同时不会增加MOS晶体管尺寸的半导体器件，以及制造该半导体器件的方法。
根据本发明的一个方面，提出了一种高耐电压的半导体器件，它所包括的MOS晶体管具有形成于一种导电类型半导体层之上的栅极，以及位于半导体层表面上的相反导电类型的源极扩散层和漏极扩散层，并且其中位于漏极扩散层和栅极之间的栅极绝缘层的该部分比其他部分形成得更厚，并且相反导电类型的低浓度偏移扩散层形成于包含有漏极扩散层的区域中。在半导体器件中，比半导体层具有更高浓度的一种导电类型掩埋层以比偏移扩散层的深度更浅的深度直接形成于半导体层中的栅极之下。在其中位于源极扩散层和栅极之间的栅绝缘层的该部分比其他部分形成得更厚并且偏移扩散层形成于包含有漏极扩散层的区域中的这种MOS晶体管中，掩埋层形成于夹在两个偏移扩散层之间的区域中。
最好是掩埋层形成的深度几乎与偏移扩散层的深度相同。另外，最好是栅极绝缘层中较其他部分更厚的这一部分具有通过局部氧化半导体层表面而获得的局部氧化层(LOCUS层)或者通过掩埋形成于半导体层表面的凹槽中的绝缘体而形成的绝缘层(STI层)。最好是高耐电压半导体器件应进一步包括一种导电类型的防护扩散层，以便将MOS晶体管从附近的器件中绝缘孤立出来，以及一种导电类型掩埋层，形成于位于偏移扩散层和防护扩散层之间的半导体层中，并且浓度比半导体层更高。
根据本发明的半导体器件，掩埋层以比偏移扩散层的深度更浅的深度直接形成于MOS晶体管的沟道区域之下，它具有位于至少在漏极扩散层和栅极之间的厚栅极绝缘层，并且具有位于包含有漏极扩散层的区域中的低浓度偏移扩散层。掩埋层影响偏移扩散层中杂质的浓度分布，以便浓度分布在沟道区域一侧发生变形。特别地，掩埋层的一部分与偏移扩散层平面地重叠，使得浓度分布的变形很明显，这会在位于偏移扩散层和沟道区域之间的结区域，即偏移扩散层的沟道一端在深度方向上，分散电场集中。这减缓了离子峰值，因此获得了MOS晶体管的高耐电压。在偏移扩散层也形成于源极扩散层一侧的情况下，高耐电压同样可以通过在偏移扩散层的沟道一侧分散电场集中而获得。进一步地，高耐电压也可以通过在其一端具有偏移扩散层的防护区域中分散电场集中而获得。
在沟道区域下直接形成高浓度的技术已有讲述，例如在日本专利公开发表号H10-50992/1998中。该技术通过在具有漏极扩散层和漏极低浓度扩散层的MOS晶体管的栅极下面直接形成掩埋层，抑制了漏极耗尽层的延伸，从而限制了短沟道影响。由于该技术被应用于其中在漏极扩散层和栅极之间没有厚绝缘层的MOS晶体管中，因此很难预测因漏极低浓度扩散层对于浓度分布的影响而引起的本发明对于电场集中分散的影响。进一步地，该技术通过使用用于形成栅极的掩模来形成掩埋层，并且通过使用稍后形成的栅极进行自对准来形成漏极低浓度扩散层。结果，掩埋层和漏极低浓度扩散层在形成时不会产生平面重叠，使掩埋层的杂质对于漏极低浓度扩散层的浓度分布的影响很小。这使得很难预计对位于漏极低浓度扩散层的沟道一端的电场集中的减轻效果。
根据本发明的另一方面，提出了制造包括有具有栅极、源极扩散层和漏极扩散层的MOS晶体管的半导体器件的方法。该制造方法包括步骤有：在用于分别限定在一种导电类型半导体层的表面上的器件形成区域和在沟道区域中的漏极扩散层侧区域的区域中有选择地形成器件孤立绝缘层和厚栅极绝缘层；通过在包括有在器件形成区域中的漏极扩散层的区域并且延伸至直接位于栅极下面区域的一部分的区域中注入一种相反导电类型的杂质来形成低浓度偏移扩散层；通过使用掩模，在直接位于栅极之下的区域中有选择地注入用于阈值调整的杂质；通过使用掩模，在直接位于具有比偏移扩散层的深度更浅的深度的栅极下面的半导体层中注入一种导电类型杂质来形成高浓度掩埋层；在半导体层的表面上形成栅极氧化层和栅极；以及通过使用栅极，在半导体层中有选择地注入相反导电类型的杂质来形成源极扩散层和漏极扩散层。
在本发明的制造方法中，厚栅极绝缘层形成于沟道区域中的源极侧区域中，并且偏移扩散层也可形成于包含有源极扩散层并且延伸到直接位于栅极之下的区域的一部分中的区域中。最好是在形成掩埋层的步骤中，形成的掩埋层应该与偏移扩散层有部分重叠。进一步地，最好是注入离子所使用的能量应该能够使掩埋层形成的位置几乎与偏移扩散层的深度相同。
由于本发明的制造方法能通过使用用于离子注入处理的掩模来形成掩埋层，以用于现有MOS晶体管的阈值调整，因此本发明的高耐电压半导体器件能够很容易被制造出来，同时不会过多地增加处理个数。
附图说明
图1为剖面图，示出了现有高耐电压半导体器件的一个例子；
图2为根据本发明第一实施例的半导体器件的剖面图；
图3为解释根据第一实施例的制造方法的第一步骤的剖面图；
图4为解释根据第一实施例的制造方法的第二步骤的剖面图；
图5为解释根据第一实施例的制造方法的第三步骤的剖面图；
图6为解释根据第一实施例的制造方法的第四步骤的剖面图；
图7为解释根据第一实施例的制造方法的第五步骤的剖面图；
图8为解释根据第一实施例的制造方法的第六步骤的剖面图；
图9A和9B为模拟图，解释了P型掩埋层的电场集中分散效应；
图10A～10F为模拟图，解释了以不同能量注入P型掩埋层的电场集中分散效应；
图11为模拟图，解释了漏极耐电压随注入P型掩埋层所用能量不同的变化关系；
图12为模拟图，解释了依赖于沟道长度的漏极耐电压；
图13为模拟图，解释了依赖于沟道长度的阈值电压；
图14为根据本发明第二实施例的半导体器件的剖面图；
图15为第一实施例的修正的剖面图。
具体实施方式
下面参考附图来讲述本发明的优选实施例。图2为根据本发明第一实施例的半导体器件的剖面图。P型半导体衬底101为杂质浓度约为1×1015cm-3的硅衬底。N沟道MOS晶体管形成于半导体衬底101上。MOS晶体管具有由LOCUS层102限定的器件形成区域1，LOCUS层102有选择地形成于P型半导体衬底101上并且通过形成于LOCUS层102外部的防护区域2与另一个器件在电气上隔离。栅极氧化层103形成于器件半导体衬底101的器件形成区域1的表面上，并且含磷多晶硅的栅极104形成于栅极氧化层103上。具有约1×1018～1×1020cm-3的高浓度的N型扩散层形成于分别位于栅极104两侧的半导体衬底101上。N型扩散层的其中一个用作为漏极扩散层105，而另一个用作为源极扩散层106。LOCUS层102a形成于漏极扩散层105和栅极104之间的边界上。作为栅极绝缘层的源极扩散层106比其他部分厚。N型扩散层(下文称为“偏移扩散层”)107形成于包含有LOCUS层102a和漏极扩散层105的区域中，并且延伸到直接位于栅极104之下的区域的一部分中，其杂质浓度约为1×1016～1×1017cm-3，高于半导体衬底101的杂质浓度并且低于漏极扩散层105的杂质浓度。
P型掩埋层108形成于直接位于与偏移扩散层107的深度几乎相等的栅极104之下的区域中，其杂质浓度约为1×1017到1×1018cm-3，高于半导体衬底101的杂质浓度并且高于偏移扩散层107的杂质浓度。P型掩埋层108形成于直接位于栅极104之下的几乎整个区域之上，因此P型掩埋层108的漏极一侧区域的部分在形成时，在半导体衬底101的厚度方向上，也就是三维地，与偏移扩散层107发生重叠。
防护扩散层110形成于防护区域2中，其杂质浓度约为1×1016～1×1017cm-3，并且防护接触扩散层111形成于防护扩散层110表面。高熔点金属的金属硅化层121形成于漏极扩散层105、源极扩散层106和防护接触扩散层111的每一表面上。层间绝缘层131形成于半导体衬底101上并且导电材料被埋在形成于层间绝缘层131中的接触孔中，以形成接触栓塞132。接触栓塞132将漏极扩散层105、源极扩散层106和防护接触扩散层111电气连接到位于层间绝缘层131上的第一布线层133，以便向层105、106和111施加一定的电势。
图3～图8为一个个处理步骤的剖面图，解释了根据第一实施例的半导体器件的制造方法。首先，当通过使用形成于焊盘热氧化层141上的光阻层142作为掩模，在半导体衬底101表面上形成焊盘热氧化层141之后，磷以约500KeV的能量和1×1012cm-2量级的剂量被离子注入到用于形成包括有沟道区域部分的MOS晶体管的器件形成区域的漏极侧区域中，从而形成杂质浓度约为1×1016～1×1017cm-3的N型扩散层(偏移扩散层)107，如图3所示。如图3中的链式线所示，同样通过使用光阻层将硼进行离子注入到防护区域中，从而形成杂质浓度约为1×1016～1×1017cm-3的P型扩散层(防护扩散层)110。
接下来，如图4所示，在除去光阻层之后，在焊盘热氧化层141上形成硅氮化层143，并且通过使用图中未示出的光阻材料作为掩模，将LOCOS形成区域中的硅氮化层143蚀刻掉。随后，将硅氮化层143作为反氧化层，将半导体衬底101的表面有选择地氧化，以形成LOCOS层102，作为器件孤立绝缘层。LOCOS层102限定MOS晶体管的器件形成区域1，并且器件形成区域1之外的区域用作为防护区域2，用以将MOS晶体管与其周围的其它器件相隔离。在位于沟道区域和待形成的MOS晶体管的漏极扩散层之间的边界位置上形成的LOCOS层的部分102a，作为厚栅极氧化层。
接下来，如图5所示，通过使用有选择形成的光阻层144以便打开半导体衬底101表面的沟道区域，以大约150KeV的低能量，将用于栅极阈值调整的硼进行离子注入到MOS晶体管的沟道区域中并达到预期浓度。使用同一光阻层144作为掩模，将硼以500KeV的高能量和1×1012cm-2的剂量离子注入到同一区域中，从而形成P型掩埋层108。P型掩埋层108所形成的深度几乎与浓度约为1×1017～1×1018cm-3的偏移扩散层107的深度相同。由于偏移扩散层107的一部分延伸到沟道区域中，因此所形成的P型掩埋层108的漏极侧区域的一部分与偏移扩散层107在半导体衬底101的厚度方向上或三维方向上重叠。
接下来，除去表面上的焊盘热氧化层141，并且新生长出来薄的热氧化层，以形成栅极氧化层103，如图6所示。掺磷的多晶硅层形成于栅极氧化层103上，并且被构图形成栅极104。
接下来，如图7所示，通过使用有选择地形成于半导体衬底101上的光阻层145和栅极104，以自对准的方式将砷进行离子注入到器件形成区域中，剂量约为1×1015cm-2，从而形成杂质浓度约为1×1018～1×1020cm-3的N型栅极104和源极扩散层106。
接下来，如图8所示，通过使用图中未示出的光阻层，将硼进行离子注入到防护扩散层110中，剂量约为1×1015cm-2，从而形成杂质浓度约为1×1018到1×1020cm-3的P型防护接触扩散层111。
接下来，将钛等高熔点金属层形成于整个表面上，并对其进行热处理，从而在栅极104的上表面和漏极扩散层105、源极扩散层106和防护接触扩散层111的表面上形成金属硅化层121。然后，如图2所示，将硅氧化物的层间绝缘层131形成于整个表面上，在漏极扩散层105、源极扩散层106和防护接触扩散层111中对接触孔进行钻孔，诸如铜等金属被埋于接触孔中，以形成接触栓塞132，不过由于该处理与本发明不太相关，因此对它没有进行详述。进而，与接触栓塞132相连接的铜等物质的第一布线层133形成于层间绝缘层131上。
根据具有该结构的MOS晶体管，LOCUS层102a作为位于栅极104和漏极扩散层105之间的厚栅极绝缘层，使它们二者之间的导电长度更长，并且漏极扩散层105的耗损层被沟道区域中覆盖漏极扩散层105的低浓度偏移扩散层107所抑制，减轻了位于偏移扩散层107的沟道一端的电场集中并且确保了图1所示的现有MOS晶体管的漏极耐电压的提高。另外，由于与偏移扩散层107的导电类型相反的导电类型的P型掩埋层108出现于直接位于与该实施例的MOS晶体管中的偏移扩散层107的深度具有几乎相同深度位置处的栅极104之下的区域中，因此P型掩埋层108影响到浓度分布，表现在位于偏移扩散层107和半导体衬底101之间的结朝向漏极扩散层105后退。由于形成的P型掩埋层108与该实施例中的偏移扩散层107发生重叠，因此对于浓度分布的影响比较明显。因此，偏移扩散层107的浓度分布以朝向沟道一侧区域的漏极后退这一方式发生变形，特别是它朝向位于沟道侧区域的具有相同深度部分中的LOCUS层102a下面的区域后退。
图9A为等势线图，例如，示出了将给定的正电势信号施加到MOS晶体管的栅极104时，将35V的电势施加到漏极扩散层105上，并且将0V的电势施加到源极扩散层106和半导体衬底101上，也就是说，示出了将高电势施加到漏极扩散层105上。图9B为没有形成P型掩埋层108时的等势线图。明显地，P型掩埋层108的形成影响了偏移扩散层107中杂质的浓度分布，以至于等势线波动并且朝向漏极后退，并且等势线之间的间隔变得更宽。结果，偏移扩散层107中的场密度，也即场强度，被减轻，因此集中于沟道区域漏极侧一端的场分布在从该端朝向位于LOCOS层102a下面的宽区域这一深度方向上得到分散。这减轻了电场集中并且抑制了场方向的结崩溃，从而提高了漏极耐电压。当没有P型掩埋层108时，如图9B所示，很明显，等势线仅出现在偏移扩散层107中，以至于偏移扩散层107中的等势线间隔变得更窄，导致场聚集。因此，当没有P型掩埋层108时，能够造成场崩溃的冲击离子的生成集中点集中于沟道区域漏极侧一端，并且峰值发生的个数为3.3×1026/sec·μm，其中如图9A所示，P型掩埋层108的形成分散了位于LOCOS层下面的部分和沟道区域之间的冲击离子的生成集中点，这将峰值发生的个数减少到6.1×1025/sec·μm。
图10A～10F为在将MOS晶体管设计成彼此深度各不相同时，偏移扩散层107中的结界面的模拟图。图10A为在没有P型掩埋层108时的模拟图，而图10B～10F为在P型掩埋层108形成时注入硼所使用的能量分别为100keV、300keV、400keV、500keV和900keV时的模拟图，注入的硼的剂量为3×1012cm-2。注入能量越大，P型掩埋层108形成得越深。在这个例子中，300keV的能量使得P型掩埋层108形成的深度几乎与偏移扩散层107的深度相同(该深度为位于本说明书中偏移扩散层107的深度方向上的中间位置处的深度)，并且能量越大，P型掩埋层108形成的深度越深。图11解释了当注入能量变化范围为50keV～600keV时MOS晶体管的漏极耐电压。由于注入能量设定为大于250keV，或者考虑到一定的裕量，设定能量大于300keV，P型掩埋层108对于偏移扩散层107的杂质浓度分布的影响会变得很明显，因此提高了漏极耐电压，对此前面已经参考图9A～9B进行了讲述。当注入能量小于300keV时，P型掩埋层108会将偏移扩散层107的沟道区往上推，而不会使沟道区域朝向位于LOCOS层102a下面的区域后退。300keV的能量大小，是使P型掩埋层108形成的深度几乎与偏移扩散层107的深度相同所需的能量大小，这在前面已经提到，这样在甚至考虑到微小的裕量时，将注入能量设定为等于或大于300keV就能够提供足够的耐电压。即使设定的注入能量大于上述水平以便在更深位置处形成P型掩埋层108，但是对于偏移扩散层107的最佳影响也不会更大，并且耐电压也明显处于饱和状态。
因此，在该实施例的MOS晶体管中，一旦通过减小栅极104的长度(沟道长度)和漏极扩散层105的尺寸来减小器件的尺寸时，即使当将所需的高电势施加到由MOS晶体管驱动的LCD或PDP时，P型掩埋层108的场分散影响也能够提供足够的漏极耐电压。这能够确保半导体器件的高集成度。图12解释了在有和没有P型掩埋层108这两种情形下漏极耐电压对栅极长度的依赖。从图表看很明显，即使使栅极长度较短，P型掩埋层108的存在也能够保持足够的漏极耐电压。
即使通过将MOS晶体管设计得更小来缩短沟道长度，直接位于栅极104下面的高浓度P型掩埋层108的存在也能够限制耗尽层在延伸到源极侧的沟道区域中形成，并且能够提高短沟道效应。图13解释了在有和没有P型掩埋层108这两种情形下阈值电压对栅极长度的依赖。很明显，P型掩埋层108的存在能够抑制阈值电压的减小，并且能够提高短沟道效应。
图14为根据与第一实施例的等价部分具有相同标号的本发明第二实施例的半导体器件的剖面图。考虑到在后面要讨论的单个扩散层，将杂质浓度设定为与在第一实施例中所给出的相同。N沟道MOS晶体管形成于P型半导体衬底101上。MOS晶体管具有由LOCOS层102限定的器件形成区域1，其中LOCOS层102形成于P型半导体衬底101的表面上，并且通过在LOCOS层102外部形成的防护区域2与另一器件电子隔离开来。进而，一对LOCOS层102a作为厚栅氧化层，形成于半导体衬底101的器件形成区域1的表面上，沟道区域限定于LOCOS层102a内部，并且漏极和源极区域限定于LOCOS层102a外部。在沟道区域中，栅极氧化层103形成于半导体衬底101的表面上，并且栅极104形成于栅极氧化层103上。高浓度N型扩散层形成于漏极和源极区域中，其中一个用作为漏极扩散层105，而另一个用作为源极扩散层106。进而，浓度高于半导体衬底101的N型偏移扩散层107和浓度低于漏极扩散层105以及源极扩散层106的N型偏移扩散层107分别形成于分别包括有漏极扩散层105和源极扩散层106并且延伸到沟道区域的部分中的这些区域中。
根据第一实施例，高浓度P型掩埋层108形成于直接位于在包括有漏极和源极扩散层的两个偏移扩散层107之间的栅极104下面的半导体衬底101中，其深度几乎与偏移扩散层107的深度相同。在该例中，P型掩埋层108的形成位置位于P型掩埋层108的部分与两个偏移扩散层107在漏极侧和源极侧的平面重叠处。
在MOS晶体管外面形成的防护区域2形成于LOCOS层102的外部，并且由具有一种导电类型的扩散层组成的防护扩散层110形成于防护区域2中，并且高浓度防护接触扩散层111形成于防护扩散层110表面上。进而，根据第一实施例，金属硅化层121形成于栅极104、漏极扩散层105、源极扩散层106和防护接触扩散层111每一个的表面上，并且通过层间绝缘层131上面的接触栓塞132与第一布线层133电气相连。
在第二实施例中，LOCOS层102a作为厚栅极绝缘层，形成于栅极104和每个漏极扩散层105和源极扩散层106之间，并且偏移扩散层107形成于每个扩散层105和106中。因此，漏极和源极具有对称的结构，并且因为与第一实施例中所述的同样的原因，提高了漏极耐电压或源极耐电压，但没有指明漏极和源极的方向性。另外，本发明提供的P型掩埋层108能够分散位于漏极扩散层105或源极扩散层106的沟道侧一端的电场以阻止电场集中，从而进一步增加耐电压。
在本发明中，每个实施例中的类似于P型掩埋层的掩埋层也可以形成于防护区域中。例如，图15示出了第一实施例中的形成于防护区域2中的P型掩埋层108a。如上所述，当其杂质浓度约为1×1016～1×1017cm-3的防护扩散层110形成于防护区域2中时，偏移扩散层107出现在邻近于防护扩散层110的MOS晶体管的区域中，并且和直接位于栅极下面的P型掩埋层108一样，其杂质浓度约为1×1017～1×1018cm-3的P型掩埋层108a形成于夹在防护扩散层110和偏移扩散层107之间的区域中。在LOCOS层102形成之前，防护区域2中的P型掩埋层108a是通过离子注入等类似方法形成的，以限定器件形成区域。
具有了这种结构，当将高电势施加于漏极时，在防护区域2中产生于偏移扩散层107和防护接触扩散层111之间，也就是，偏移扩散层107和防护扩散层110之间的电场，能够被P型掩埋层108a分散于偏移扩散层107的表面部分的LOCOS层102下面的区域中。这能够抑制来自于电场集中的场崩溃，并且提高防护区域2中的耐电压。防护区域中的P型掩埋层108a的形成同样能够被应用于如图11所示的第二实施例的半导体器件。在这种情况下，不用说，提高耐电压所带来的影响能够通过形成P型掩埋层108a的部分得到增强，以至于与偏移扩散层107发生平面重叠。
虽然在每个实施例中，器件孤立绝缘层和厚栅极绝缘层是通过LOCOS形成的，但是它们也可以通过STI来形成，通过STI，浅沟槽形成于半导体衬底的表面中，并且诸如硅氧化层等绝缘体被埋在沟槽中。
尽管前面的讲述已经给出了N沟道MOS晶体管形成于P型半导体衬底中这一情形，但它同样适用于制造P沟道MOS晶体管的情形，在这种情形中，每一个漏极和源极的偏移扩散层由P型扩散层组成，这样形成的掩埋层就与N型掩埋层的一样。当然，形成MOS晶体管的半导体层可以是外延式生长于半导体衬底上或者掺杂质的半导体阱的半导体层。
根据本发明，如上所述，一种导电类型的高浓度掩埋层直接形成于其导电类型与半导体层的该种导电类型相反的MOS晶体管的沟道区域下面，其深度等于或浅于漏极扩散层和源极扩散层的偏移扩散层深度，以至于掩埋层影响到偏移扩散层中的杂质浓度分布，从而分散位于沟道区域中的漏极侧一端上的电场集中。这减轻了离子峰值，并且因此能够确保MOS晶体管的高耐电压。即使在偏移扩散层形成于源极扩散层中的情况下，同样能够通过分散位于沟道区域中的源极侧一端上的电场集中而获得高耐电压。特别是，增加耐电压的效果能够进一步通过与偏移扩散层107发生部分重叠地形成掩埋层而得到增强。进而，防护区域中掩埋层的形成也能够分散位于偏移扩散层一侧上面的防护区域那一端的电场集中，从而确保了高耐电压。

Claims (11)

1.一种包括有MOS晶体管的高耐电压半导体器件，包括：
一种导电类型的半导体层；
所述MOS晶体管的栅极，形成于所述半导体层上；
所述MOS晶体管的相反导电类型的源极扩散层和漏极扩散层，形成于所述半导体层表面上；
所述MOS晶体管的栅极绝缘层，其位于所述漏极扩散层和所述栅极之间的部分比其他部分形成得更厚；
所述相反导电类型的偏移扩散层，形成于包含有所述漏极扩散层的区域中，并且具有较低的浓度；以及
所述一种导电类型的掩埋层，以比所述偏移扩散层的深度更浅的深度直接形成于所述半导体层中的所述栅极之下，并且比所述半导体层具有更高的浓度。
2.如权利要求1所述的高耐电压半导体器件，其中位于所述源极扩散层和所述栅极之间的所述栅极绝缘层的该部分也比其他部分形成得更厚；
所述相反导电类型的低浓度偏移扩散层形成于包括有所述源极扩散层的区域中；以及
所述掩埋层位于夹在漏极侧和源极侧两个偏移扩散层之间的区域中。
3.如权利要求1或2所述的高耐电压半导体器件，其中所述掩埋层形成的深度几乎与所述偏移扩散层的深度相同。
4.如权利要求1或2所述的高耐电压半导体器件，其中所述掩埋层的形成方式是部分地与所述偏移扩散层发生重叠。
5.如权利要求1或2所述的高耐电压半导体器件，其中所述栅极绝缘层中的较厚部分具有通过局部氧化所述半导体层表面而获得的局部氧化层、或者通过掩埋形成于所述半导体层的所述表面中的凹槽中的绝缘体而形成的绝缘层。
6.如权利要求1或2所述的高耐电压半导体器件，进一步包括所述一种导电类型的防护扩散层，以便将所述MOS晶体管从附近的器件中绝缘孤立出来，以及所述一种导电类型的掩埋层，形成于位于所述偏移扩散层和所述防护扩散层之间的所述半导体层中，并且浓度比所述半导体层更高。
7.一种制造包括有MOS晶体管的半导体器件的方法，该MOS晶体管具有栅极、源极扩散层和漏极扩散层，所述方法包括步骤：
在用于分别限定在一种导电类型半导体层的表面上的器件形成区域、和在沟道区域中的漏极扩散层侧区域的区域中，有选择地形成器件孤立绝缘层和厚栅极绝缘层；
通过在包括有在所述器件形成区域中的漏极扩散层的区域、并且延伸至直接位于所述栅极下面区域的一部分的区域中，注入一种相反导电类型的杂质，形成低浓度偏移扩散层；
通过使用掩模，在直接位于所述栅极之下的区域中有选择地注入用于阈值调整的杂质；
通过使用所述掩模，在直接位于具有比所述偏移扩散层的深度更浅的深度的所述栅极下面的所述半导体层中，注入所述一种导电类型杂质，形成高浓度掩埋层；
在所述半导体层的表面上，形成栅极氧化层和所述栅极；以及
通过使用所述栅极，在所述半导体层中有选择地注入所述相反导电类型的杂质，形成所述源极扩散层和所述漏极扩散层。
8.如权利要求7所述的方法，其中所述厚栅极绝缘层是通过在位于所述栅极和所述漏极和源极扩散层之间的区域中形成栅绝缘层而形成的，并且比其他部分中的栅极绝缘层更厚，并且
在形成所述偏移扩散层的所述步骤中，偏移扩散层也形成于包含有所述源极扩散层的区域中。
9.如权利要求7或8所述的方法，其中在所述掩埋层的所述形成中，所述掩埋层通过离子注入而形成，所使用的能量使掩埋层形成的位置几乎与所述偏移扩散层的所述深度相同。
10.如权利要求7或8所述的方法，其中所述器件孤立绝缘层和所述栅极绝缘层的所述形成是用于局部氧化所述半导体层的所述表面的LOCOS，或者用于在所述半导体层的所述表面形成沟槽和在所述沟槽中掩埋绝缘体的STI。
11.如权利要求7或8所述的方法，进一步包括：通过在形成于所述MOS晶体管外部的所述一种导电类型防护扩散层和所述偏移扩散层之间的区域中的所述半导体层中，事先注入所述一种导电类型的杂质，形成高浓度掩埋层。
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