CN1560922A - 电子部件和半导体装置及其制造方法、电路基板及电子设备 - Google Patents

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Abstract

本发明是一种可以缓和热应力而不会切断布线的半导体装置。具有半导体芯片(12);用于与外部连接的焊球(20);使半导体芯片(12)与焊球(20)电连接的布线(18);设于半导体芯片(12)上边的应力缓和层(16);以及从焊球(20)对应力缓和层(16)传递应力的应力传递部分(22)。

Description

电子部件和半导体装置及其 制造方法、电路基板及电子设备
本申请是申请人为精工爱普生株式会社、申请日为1998年1月16日、申请号为98800037.7、发明名称为“电子部件和半导体装置及其制造方法、电路基板及电子设备”的发明专利申请的分案申请。
技术领域
本发明涉及小型的电子部件和形成后的最终封装尺寸近于芯片(半导体元件)尺寸的半导体装置和它们的制造方法以及装配了它们的电路基板及具有该电路基板的电子设备。
背景技术
若追求半导体装置的高密度装配,则裸片装配是理想的。但是,裸片难于保证质量和难于处理。于是,开发出了接近于芯片尺寸的封装的CSP(chip scale/size package,芯片规模/尺寸封装)。
在这样的CSP型的半导体装置中,缓和由半导体芯片与装配基板之间的热膨胀系数之差而引起的热应力已成为重要的课题。特别是发展到多引脚的情况下,由于需要有把从电极到焊球连接起来的布线,故要求形成为不会因热应力而切断布线。
发明内容
本发明是一种解决上述那样的课题的发明,其目的是提供一种不切断布线就可以缓和热应力的电子部件、半导体装置和制造它们的方法、已装配了它们的电路基板以及具有该电路基板的电子设备。
半发明的半导体装置具有:半导体元件;设于上述半导体元件的区域内,用于与外部连接的外部电极;通过连接部分连接到上述外部电极上并使上述半导体元件与上述外部电极电连接的布线;以及设于上述半导体元件上的应力缓和部分,其中上述布线在平面方向上屈曲。
倘采用本发明,则由于用布线把半导体元件和外部电极连接起来,故可以根据需要改变外部电极的间距。此外,应力传递部分还可以把来自外部电极的应力传往应力缓和部分来缓和应力。
此外,布线已通过连接部分连接到了外部电极上。其中,连接部分不仅有时候作为布线与外部电极之间的另外的构件存在,还有时候至少包含布线和外部电极的一部分。此外,连接部分不仅有直接地至少与布线和外部电极中的一方接触的部分,还包括与不论哪一方都不接触的部分。就是说,本发明中的连接部分指的是把布线和外部电极电连起来的构件的至少一部分。
具体地说,上述布线设于上述应力缓和部分上边,上述应力传递部分也可以设于上述连接部分上。
采用这种办法的话,由于布线设于应力缓和部分的上边,故连接部分和应力传递部分可以设于应力缓和部分的上边,可以把来自外部电极的应力传递到应力缓和部分。
或者,上述布线也可设于上述应力缓和部分的下边,上述连接部分也可设置为贯通上述应力缓和部分,上述应力传递部分也可在上述应力缓和部分的上边一体性地形成于上述连接部分上。
这样的话,由于连接部分已经贯通了应力缓和部分,故连接部分对于应力缓和部分不向上下传递应力。而是代之以由已设于应力缓和部分的上边的应力传递部分向应力缓和部分传递应力。
上述应力缓和部分也可以以从上述布线开始到上述应力传递部分为止的厚度形成。
在上述应力缓和部分上,在上述应力传递部分的外侧,也可以形成沟。采用形成沟的办法,应力缓和部分将变得易于变形,变得易于吸收来自应力传递部分的应力。
在上述应力缓和部分上,也可以在上述布线上边进行接触的部位与在上述应力传递部分的下边进行接触的部位之间形成空间。采用这样的办法,应力缓和部分将变得易于变形,变得易于吸收来自应力传递部分的应力。
具有这样的空间的应力缓和部分,也可以在以从上述布线开始到上述应力传递部分为止的厚度形成之后,从上述应力传递部分的外侧开始到下方为止,进行刻蚀而形成。
本发明还可以具有存在于上述外部电极的至少是根部周边与上述应力缓和部分之间,把来自上述外部电极的应力传递到上述应力缓和部分上的辅助传递部分。
由于用辅助传递部分把来自外部电极的应力向应力缓和部分传递,故可以防止应力集中于外部电极与应力传递部分之间。
上述辅助应力传递部分,作为上述应力缓和部分可以由可以利用的材料形成。
上述应力缓和部分,具有第1应力缓和层和形成于该第1应力缓和层的上边的第2应力缓和层,
上述布线设于上述第1和第2应力缓和层之间,
上述连接部分,设置为贯通上述第2应力缓和层,
上述应力传递部分还可以在上述第2应力缓和层的上边,一体性地形成于上述连接部分上。
这样一来,连接部分对第1应力缓和层传递上下方向的应力。此外,应力传递部分则对第2应力缓和层传递应力。于是,可以在两个地方缓和应力。
上述应力缓和部分具有第1应力缓和层和形成于该第1应力缓和层的上边的第2应力缓和层,
上述布线设于上述第1和第2应力缓和层之间,
上述连接部分,设置为贯通上述第2应力缓和层,
上述应力传递部分还可以具有:在上述第1第2应力缓和层之间,一体性地形成于上述连接部分上的第1传递部分,和在上述第2应力缓和层的上边,一体性地形成于上述连接部分上的第2传递部分。
这样一来,连接部分对第1应力缓和层传递上下方向的应力。此外,对于第1应力缓和层,也用应力传递部分的第1传递部分来传递应力。另外,应力传递部分还具有第2应力传递部分,该第2应力传递部分对第2应力缓和层传递应力。于是,可以在三个地方缓和应力。
在这里,上述第2传递部分理想的是以比上述第1传递部分还大的面积向上述第2应力缓和层传递上述应力。
这样一来,由于第2传递部分传递的应力大,故第1应力传递部分传递的应力变得比较小。在这里,由于第1传递部分接近连接部分与布线之间直接接触的接触部分,故采用减小由第1应力传递部分所传递的应力的办法,就可以减小给予该接触部分的影响。
上述应力传递部分理想的是被设置为对上述连接部分成非接触状态。
这样,应力传递部分将变成为使得不向连接部分与布线之间直接接触的接触部分传递应力。
上述应力缓和部分还可以具有隔离部分,用于防止应力在支持上述应力传递部分的支持区域和形成上述连接部分的连接区域之间传递。
这样一来,已从应力传递部分向应力缓和部分的支持区域传递的应力,就变成为因设置隔离部分而不能向连接区域传递。因此,使得通过应力缓和部分从应力传递部分向连接部分传递的应力也不能被传递。
在这里,作为上述隔离部分,例如可以举出沟的例子。
上述布线理想的是具有在与上述半导体元件之间形成中空空间的弯曲部分。
这样的话,由于在弯曲部分中布线可以自由地变形,故最能吸收应力。
此外,还可以向上述中空空间中注入凝胶材料保护弯曲部分。
上述应力缓和部分具有第1应力缓和层和形成于该第1应力缓和层的上边的第2应力缓和层,
上述布线具有形成于上述第1应力缓和层的下边的第1布线部分和形成于上述第1与第2应力缓和层之间的第2布线部分,
上述连接部分具有贯通上述第1应力缓和层连接上述第1会和2布线部分的第1布线连接部分,和贯通上述第2应力缓和层把上述外部电极与上述第2布线部分连接起来的第2布线连接部分,
上述第1和第2布线连接部分设于平面偏离的位置上,
上述应力传递部分还可以具有在上述第1和第2应力缓和层之间一体性地形成于上述第1布线连接部分上的第1传递部分,和在上述第2应力缓和层的上边一体性地形成于上述第2布线连接部分上的第2传递部分。
倘采用本发明,则由于在第1和第2布线连接部分的每一部分上,都设有第1和第2传递部分,且在各自的布线连接部分中,都可以向应力缓和层传递应力。此外,第1布线连接部分对第1和第2布线部分的接触位置,和第2布线连接部分对外部电极及第2布线部分的接触位置已变成为平面偏离开来的位置。因此加到一方的接触位置上的应力将难于直接地向另一方的接触位置传递。这样一来,由外部电极传递的应力在到达半导体元件之前被缓和,故可以减小对该半导体元件的影响。
上述布线也可以在对于上述应力的发生方向大体上成直角的方向上,从上述外部电极引出。
这样一来,应力的发生方向与布线的布设方向就大体上直角交叉。于是,就可以防止布线因在该布设方向上走线而被切断。
上述应力传递部分也可以形成于上述连接部分的周边部分上。
这样一来,由于应力传递部分在外部电极与布线之间的连接部分的周边位置上传递应力,故可以以大的面积传递应力。
本发明的电子部件具有:电子元件;用来与外部进行连接的外部电极;使上述电子元件与上述外部电极电连接的布线;以及设于上述电子元件上的应力缓和部分,其中上述布线在平面上屈曲。
本发明的电子部件的制造方法,具有下述工序:将多个电子元件一体形成为基板状的工序;在上述基板状的电子元件上形成电极的工序;避开上述电极,在上述基板状的电子元件上设置应力缓和部分的工序;从上述电极开始在平面上屈曲形成布线的工序;形成通过连接部分电连接于上述布线的外部电极的工序;以及把上述基板状的电子元件切断成一个一个单片的工序。
本发明的半导体装置的制造方法,具有下述工序:在晶片上形成电极的工序;避开上述电极,在上述晶片上设置应力缓和部分的工序;从上述电极开始在平面上屈曲形成布线的工序;形成通过连接部分电连接于上述布线的外部电极的工序;以及把上述晶片切断成一个一个单片的工序。
倘采用本发明,在晶片上形成了应力缓和层、布线及外部电极之后,切断晶片就可以得到一个一个的半导体装置。因此,由于可以同时形成大量的半导体装置的应力缓和层、布线及外部电极,故可以简化制造工序。
上述应力缓和部分的形成工序也可以在上述布线的形成工序之后进行,
在上述晶片切断工序之前,还可以含有在上述应力缓和部分中的上述应力传递部分的外侧上,用刻蚀法形成沟的工序。
采用形成沟的办法,使应力缓和部分变得易于变形,变得易于吸收来自应力传递部分的应力。
上述应力缓和部分的形成工序也可以在上述布线的形成工序之后进行,
在上述晶片切断工序之前,还可以含有对上述应力缓和部分一直刻蚀到上述应力传递部分的下方为止的工序。
这样一来,在应力缓和部分中,在布线上边进行接触的部位与在应力传递部分下边进行接触的部位之间就可以形成空间。于是,使应力缓和部分变得易于变形,使得易于吸收来自应力传递部分的应力。
在上述晶片切断工序之前,还可以含有从上述应力缓和部分上边到上述外部电极的至少是根部周边为止,把可以利用的材料设为上述应力缓和部分,并形成辅助传递部分的工序。
这样一来,如果形成了辅助传递部分,由于可以用辅助传递部分把来自外部电极的应力向应力缓和部分传递,可以防止应力集中在外部电极与应力传递部分之间。
本发明的电路基板具有:上述的半导体装置,和已经形成了所希望的布线图形的基板,且上述半导体装置的外部电极被连接在上述布线图形上。本发明的电子设备具有上述电路基板。
附图说明
图1示出了实施例1的半导体装置;图2示出了实施例2的半导体装置;图3示出了实施例3的半导体装置;图4A和图4B示出了实施例4的半导体装置;图5示出了实施例5的半导体装置;图6示出了实施例6的半导体装置;图7示出了实施例7的半导体装置;图8示出了实施例8的半导体装置;图9示出了实施例9的半导体装置;图10示出了实施例10的半导体装置;图11A和图11B示出了实施例11的半导体装置;图12A和图12B示出了实施例12的半导体装置;图13示出了实施例13的半导体装置;图14示出了实施例14的半导体装置;图15示出了实施例15的半导体装置;图16示出了实施例16的半导体装置;图17A~图17E示出了本发明半导体装置的制造工序;图18A~图18C示出了本发明半导体装置的制造工序;图19示出了CSP型的半导体装置;图20示出了已经装配上应用本发明的方法制造出来的半导体装置的电路基板;图21示出了具备已经装配上应用本发明的方法制造出来的半导体装置的电路基板的电子设备。
具体实施方式
以下,参照附图对本发明的优选实施例进行说明。虽然本发明可以应用于小型的电子部件,但是,在这里特别对应用到半导体装置中去的例子进行说明。
此外,为了便于理解说明,各个附图都是放大示出了一部分。特别是在以下的说明中,由于是想像为最终已做成为单片时的一个半导体装置来进行说明,故在所使用的术语或形状等中,与实际情况有若干不同。叙述为半导体芯片的地方,有时候不仅仅如其意义所示指的是单片(就是说芯片状)的片,有时候也指已经变成为单片的晶片状的片。就是说,这里所说的半导体芯片,只要是在基底基板(例如由硅构成)上边形成了即使做成为已切下来也可以使用的规定的电路就行,至于是已经切下来变成了单片还是一个整体,则没什么特别地限定。此外,由于在布线等的说明中仅仅取出了必要的地方的有代表性的地方,故在各个图中,在其它的地方省略了同样的部分或其它的构造。
实施例1
图1是实施例1的半导体装置的剖面图。示于该图中的半导体装置10具有应力缓和层16和已经形成于其上边的布线18。详细地说来,在半导体芯片12的上边,避开电极14形成应力缓和层16,并从电极14到应力缓和层上边形成了布线18。
在这里,应力缓和层16,由感光性的聚酰亚胺树脂构成,用于在已把半导体装置10装配到基板(图中未画出)上的时候,缓和因半导体芯片12和基板之间的热膨胀系数之差而产生的应力。此外,聚酰亚胺树脂对布线18具有绝缘性,可以保护表面,还具有熔融焊球20时的耐热性。即便是在聚酰亚胺树脂中,理想的也是用杨氏模量低(例如烯烃(olefine)系的聚酰亚胺树脂或道氏化学公司生产的BCB等)的聚酰亚胺树脂,特别理想的是杨氏模量要低于20Kg/mm2。虽然应力缓和层16越厚则应力缓和能力就越大,但是理想的是做成为约1~100μm的厚度。但是,在用了杨氏模量约10Kg/mm2的聚酰亚胺树脂的情况下,约10μm的厚度就足够了。
或者,作为应力缓和层16,也可以用,例如硅酮变性聚酰亚胺树脂、环氧树脂或硅酮变性环氧树脂等杨氏模量低并使之起应力缓和作用的材料。在用非感光性树脂的情况下,只要与别的光刻胶进行组合,并在光刻工序中形成规定的图形即可。
布线18由铬(Cr)构成。在这里,之所以选择铬(Cr),是因为与构成缓和层的聚酰亚胺树脂之间的粘合性好。或者,如果考虑抗裂性,也可以是铝或氧化铝硅(alumisilicon)、铝铜等的铝合金或铜合金或者铜(Cu)或金之类的富于延展性的金属。或者,若选择有着优良耐湿性的钛和钛化钨,则可以防止因腐蚀而引起的断线。钛从与聚酰亚胺之间的粘合性的观点来看也是理想的。还有在把钛用于布线18中去的情况下,也可以使钛与其它的金属组合在一起形成2层以上。布线18可以用溅射、电镀或其组合等的方法形成膜,再用光刻法形成规定的图形。
此外,在这里作为例子举出的应力缓和层的材料和布线的材料,在实施例2之后的所有的实施例中,也可以同样地适当选择应用与实施例1相同的材料。
在布线18的上边,设有焊球(外部电极)20。详细地说来,在布线18的上边,设有应力传递部分22,在该应力传递部分22的上边设有台座24,在台座24的上边设有焊球20。应力传递部分22和台座24用铜电镀法形成,焊球20由已经变成为半球以上的球状的焊锡构成。另外,应力传递部分22和台座24,理想的是用与布线18所用的材料相同的金属形成。
在本实施例中具有特征的是,如图1所示,台座24中的与应力传递部分22之间的底端部分24a的宽度d与应力传递部分22的宽度D之间的关系规定为d<D。
换句话说,台座24的底端部分24a已变成为把焊球(外部电极)20与布线18电连起来的构件的一部分。采用形成这样的应力传递部分的办法,焊球20就可以用比较宽的宽度D支持到应力缓和层16上边。
这样宽度的应力传递部分22在应力的传递方面是有效的。就是说,在因装配基板和半导体芯片12之间的热膨胀系数之差,热已加到了例如基板和已经装配到该基板上的半导体装置上的情况下,将产生使半导体芯片12弯曲之类的应力。该应力将变成为以焊球20的中心为轴翻倒的力。倘采用本实施例,则用比较宽的宽度D的应力传递部分22,把焊球20支持到应力缓和层16上。因此,企图翻倒焊球20的应力以宽的面积向应力缓和层16传递,在应力缓和层16上就可以吸收大的应力。
此外,关于应力传递的作用,实施例2以后也和实施例1中所示的作用是一样的。
另外,图中虽然已略去,但是为了防止布线的腐蚀等等,作为最外层可以设有阻焊剂等的布线保护层。
实施例2
图2是实施例2的半导体装置的剖面图。示于该图的半导体装置30,是在应力缓和层36的下边已经形成了布线38的装置。详细说来,在半导体芯片32的上边,通过作为绝缘层的氧化膜(未画出来),从电极34开始形成布线38,再在其上边形成应力缓和层36。此外,布线38由铬(Cr)形成。
在应力缓和层36上,已用光刻法形成了窗36a,在该窗36a的区域中,规定为在布线38上边不覆盖应力缓和层36。换句话说,把窗36a形成为使布线38位于窗36的正下边。这样一来,直到布线38以及形成窗36a的内周边面和开口端部上,都用溅射法形成了铬(Cr)层42和铜(Cu)层44。即,已把铬(Cr)层42和铜(Cu)层44形成为使之贯通应力缓和层36。而且,规定在开口端部宽度比较宽,使得铬(Cr)层42和铜(Cu)层44展宽。
在铜(Cu)层44的上边形成由铜(Cu)构成的台座46,在该台座46上,形成了焊球40。焊球40已通过引出的布线38、铜层44、铬层42和台座46与电极34电连。
倘采用本实施例,则在窗36a的开口端部,从由铬(Cr)层42、铜(Cu)层44和台座46的至少一部分形成的应力传递部分,向应力缓和层36传递来自焊球40的应力。
该应力传递部分48位于比连接部分38a更靠近外周边上。其中,连接部分38a是铬(Cr)层42的一部分,是把焊球(外部电极)40和布线38电连起来的构件的一部分。
在本例中,应力传递部分48被设置为帽沿状部分48a,即已突出出来的部分。因此,应力传递部分48,可以以宽的面积,把起着使得以焊球40的中心为轴翻倒的作用的应力,向应力缓和层36传递。应力传递部分48面积越宽就越有效。
此外,倘采用本发明,由于应力传递部分48已经配置到了与连接部分38a相对于布线38的高度不同的高度上,连接部分38a和布线38已经配置到了硬的氧化膜上边,故发生的应力将被应力缓和层36吸收。因此,应力难于向连接部分38a传递,由于应力也难于向布线38传递,故还可以防止产生裂纹。
实施例3
图3是实施例3的半导体装置的剖面图。示于该图的半导体装置31,是在示于图2的半导体装置30的应力缓和层36上边,已经形成了辅助传递层33的装置。在本实施例中,连接部分38a也是铬(Cr)层42的一部分,是把焊球(外部电极)40和布线38电连起来的构件的一部分。
辅助传递部分33被形成至少为与焊球40的根部周边接触。因此,应力可以通过辅助传递层33从焊球40向应力缓和层36传递。这样一来,应力就被分散,就可以避免应力集中在焊球40和应力传递部分48之间,特别是避免集中在台座46和铜(Cu)44之间的接合部分上的现象。另外,其中,应力传递部分48至少由铬(Cr)层42、铜(Cu)层44和台座46的一部分形成。
辅助传递层33作为应力缓和层用可以使用的树脂构成,其厚度根据树脂本身的柔软性(杨氏模量)和传递所要求的应力的大小决定。就是说,在使用柔软树脂情况下,若辅助传递层33形成得厚,则可以传递大的应力。此外,在使用比较硬的树脂的情况下,若辅助传递层33形成得薄,就可以避免被传递的应力过大。
辅助传递层33,可以在焊球40形成之后,用旋转涂敷法形成。
或者,也可在形成了应力传递部分48(包括台座46)之后,在形成焊球40之前,在应力缓和层36上边形成树脂层,在应力传递部分48上边,在树脂层上形成开口部分后再设置焊球40。这时,开口部可应用光刻技术和刻蚀(干式或湿式)技术来形成。
这些方法,适合于在把半导体装置31切断成单片之前形成辅助层33的时候使用。
实施例4
图4A和图4B是实施例4的半导体装置的剖面图。图4A是图4B的IV-IV线剖面图。示于这些图中的半导体装置37,是在图2的半导体装置30的应力缓和层36上已形成了沟35的装置。但是,图2与图4A在剖面位置上不同。在本实施例中,连接部分38a也是把焊球(外部电极)40和布线38电连起来的构件的一部分。
如图4A和图4B所示,沟35形成于位于应力缓和层36中的应力传递部分48的外侧的部位上。
这样一来,如果应力从应力传递部分48向应力缓和层36传递,则应力缓和层36比沟35易于在应力传递部分48一侧变形。因此,应力缓和层36将变得易于吸收应力。特别是在构成应力缓和层36的材料的柔软性低(杨氏模量高)的时候,采用形成沟35的办法,可以得到与使用柔软性高(杨氏模量低)的材料时同等的应力缓和能力。如果使用柔软性高的材料,同时再进行上述加工,则可求得进一步的应力缓和。此外,即使在后述的实施例5、6中,情况也是一样的。
此外,沟35在从应力传递部分48向应力缓和部分36加应力的方向(在图4B中用箭头所示的方向)的一侧形成。因此,在加应力的方向上应力缓和能力得以提高。
此外,沟35的形成位置,并不限于图4A和图4B中所示的位置。例如也可以形成于与从应力传递部分48向应力缓和部分36加应力的方向(在图4B中用箭头所示的方向)不同的方向一侧,或者也可以形成为把应力传递部分48围起来。
实施例5
图5是实施例5的半导体装置的剖面图。示于该图的半导体装置39是对示于图2的半导体装置30的应力缓和层36进行了刻蚀的装置。
就是说,半导体装置39的应力缓和层41形成得比示于图2的应力缓和层36还薄。此外,在应力传递部分48的帽沿状部分48a的下边进行接触的部位和在布线38上边进行接触的部位之间,形成了空间43。即,在应力传递部分48的帽沿状部分48a的下边,缩颈状地形成应力缓和层41。这种缩颈的形状,其剖面形状是圆形或圆锥形状都行。
在本实施例中,连接部分38a也是把焊球(外部电极)40和布线38电连起来的构件的一部分。
如上所述,采用在应力传递部分48的帽沿状部分48a的下边形成空间43的办法,应力缓和层41将变得易于变形。因此,应力缓和层41将变得易于吸收应力。
此外,空间43可以采用对示于图2的应力缓和层36施行各向同性干式刻蚀的办法形成。即,若采用各向同性干式刻蚀法,由于水平方向和深度方向的刻蚀速度大体上相等,故如图5所示,可以把在应力传递部分48的帽沿状部分48a的下边刻蚀成缩颈的形状。因而可以形成空间43。
实施例6
图6是实施例6的半导体装置的剖面图。示于该图的半导体装置45是对示于图5的半导体装置39附加上了辅助传递部分47的装置。
就是说,在图6中,从应力缓和层41开始连续起来在焊球40的周边形成了辅助传递部分47。辅助传递部分47存在于焊球40的至少是根部周边和应力缓和层41之间。这样一来,就可以通过辅助传递部分47把加在焊球40上的应力传往应力缓和层41。于是,使应力分散,避免使应力集中于焊球40和应力传递部分48之间的接合部分上。
还有,具有这样的辅助传递部分47的半导体装置45,如图3所示,可以在形成了应力缓和层36和辅助传递部分33之后,用与实施例5同样的方法施行刻蚀进行制造。
在本实施例中,连接部分38a也是把焊球(外部电极)40和布线38电连起来的构件的一部分。
实施例7
图7是实施例7的半导体装置的剖面图。本实施例7具有实施例1和2两方面的特征。
在该图中,半导体装置50是在第1和第2应力缓和层56、57之间已经形成了布线58的装置。说详细一点就是,在半导体芯片52的上边,避开电极54形成第1应力缓和层56,从电极54到应力缓和层56的上边形成了布线58。这一构成和实施例1是一样的。
在布线58的上边形成了第2应力缓和层57。第2应力缓和层57也可以设为与上述第1应力缓和层56同等程度范围的厚度。在该应力缓和层57上,已形成有窗57a,并形成铬(Cr)层62和铜(Cu)层64以便贯通应力缓和层57。或者也可以不用它们而代之以用在实施例1中所述的布线18。使得变成为在窗57a的开口端部以比较宽的宽度展宽铬(Cr)层62和铜(Cu)层64。在铜(Cu)层64的上边形成台座66,在该台座66上形成焊球60。
此外,在窗57a的开口端部从由铬(Cr)层62、铜(Cu)层64和台座66的一部分形成的应力传递部分68向第2应力缓和层57传递来自焊球60的应力。该应力传递部分68被设置于比连接部分58a更靠近外周边的位置上。其中,连接部分58a是铬(Cr)层62的一部分,是把焊球(外部电极)60和布线58电连起来的连接构件的一部分。
关于比布线58还往上边的构成,由于和实施例2一样,故略去详细的说明。
倘采用本实施例,则来自焊球60的上下方向的应力,将通过连接部分58a传往第1应力层57并被吸收,同时,还通过应力传递部分68传往第2应力缓和层57并被吸收。这样一来,采用设置两级吸收构造的办法,应力吸收将会变得更为有效。此外,在本实施例中,第2应力缓和层57也将变成对布线58和半导体芯片52的保护膜。
在本实施例的第2应力缓和层57中,也可以应用实施例4~6的沟35、应力缓和层41的缩颈形状或者辅助传递部分47。
实施例8
图8是实施例8的半导体装置的剖面图。示于该图的半导体装置51,是在图7所示的半导体装置50的第1应力缓和层57的上边形成了辅助传递层53的装置。在本实施例中,连接部分38a也是把焊球(外部电极)60和布线58电连起来的构件的一部分。
辅助传递层53被形成为接触到焊球60的至少是根部周边上。因此,应力可以通过辅助传递层53从焊球60向应力缓和层57传递。这样一来,应力就可以分散,就可以避免应力集中于焊球60和应力传递部分68之间的接合部分上。
还有,由于辅助传递层53的材料和形成方法与实施例3相同,故略去说明。
实施例9
图9是实施例9的半导体装置的剖面图。本实施例9是实施例7的变形例。
在该图中,半导体装置70,是在第1和第2应力缓和层76、77的之间已经形成了布线78的装置。说详细一点就是,在半导体芯片72的上边,避开电极74形成第1应力缓和层76,从电极74到应力缓和层76的上边形成了布线78。
在布线78的上边形成了第2应力缓和层77。用溅射法形成铜(Cu)层82,用电镀法形成铜(Cu)层84,用溅射法形成铜(Cu)层86,以及用电镀法形成台座88,使得贯通该应力缓和层77。在该台座88上形成了焊球80。
其中,铜(Cu)层82和铜(Cu)层84已变成为比台座88和铜(Cu)层86的底端部分88a还宽的面积。这样一来,在铜(Cu)层82和铜(Cu)层84中的、与底端部分88a的周边位置对应的应力传递部分89就变成为可以向第1应力缓和层76传递来自焊球80的应力。此外,应力传递部分89的一部分(与底端部分88a的接触部分),在焊球(外部电极)80和布线78之间,就变成为是两者电连接的构件的一部分(连接部分)。
倘采用本实施例,则由于在使焊球80和布线78电连接的底端部分88a的周边位置上形成应力传递部分89,故可以以宽的面积向第1应力缓和层76传递应力。此外,在本实施例中,即使省略第1应力缓和层76,也可以用第2应力缓和层77吸收应力。
此外,在本实施例中,也可以进一步形成与实施例7的应力传递部分68(参照图7)相同的应力传递部分87,达到同样的作用效果。
实施例10
图10是实施例10的半导体装置的剖面图。本实施例10是实施例9的变形例。于是,仅仅对与实施例9之间的不同点进行说明。形成于布线91上边的铜(Cu)层92和铜(Cu)层93变成为比应力传递部分94小。因此,企图翻倒焊球95的应力尽管可以用应力传递部分94进行传递,但是,结果变成为难于用铜(Cu)层92和铜(Cu)层93进行传递。这样一来,由于铜(Cu)层92和铜(Cu)层93起不到应力传递部分的作用,故应力难于向布线91传递。这样,就可以防止布线91的断线。
在本实施例中,应力传递部分94的一部分已变成了电连焊球(外部电极)95和布线91的构件的一部分(连接部分)。
还有,在实施例9中,即使省略了第1应力缓和层76也可以用第2应力缓和层77吸收应力这一效果,在实施例10中也是一样的。
实施例11
图11A和图11B示出了实施例11的半导体装置。此外,图11B是在图11A的XI-XI位置上看到的平面图。
在这些图中,半导体装置100用离开电连接部分110设置的应力传递部分112来支持焊球114。
详细地说,在要形成半导体芯片102的氧化膜104的上边,已形成了布线106。布线106已把从位于焊球114的中央的焊盘106a到电极108为止电连接了起来。而且,布线106还从焊盘106a向与因装配基板和半导体装置100之间的热膨胀系数之差而产生的应力的方向(在图11B中用箭头表示的方向)成直角的方向延伸。因此即使对布线106加上应力,由于在焊盘106a附近,在延伸方向不会加上力,故结果也会变得难以断线。
在布线106的上边已形成了应力缓和层118。但是,焊盘106a的上边,在应力缓和层118中形成了窗,连接部分110被形成为把焊盘106a和焊球114电连接起来。连接部分110已变成为电连接焊球(外部电极)114和布线106的构件的一部分。
此外,在连接部分的周边位置而且在非接触位置上,在氧化膜104和焊球114之间设有多个应力传递部分112。为此,在应力缓和层118中形成有多个窗。还有,连接部分110和应力传递部分112,连续地形成作为从接受焊球114的台座116向下突出出来的突起。因此,因为是非接触状态,由于难于把应力传递部分112传递的应力的影响向连接部分110传递,所以使得应力不向布线106传递,因而,可以防止断线。
另外,台座116部分地已接触到应力缓和层118的上边。特别是位于应力传递部分110的周边的接触部分116a已变成为向应力缓和层118传递并吸收应力。
实施例12
图12A和图12B示出了实施例12的半导体装置。此外,图12B是在图12A的XII-XII位置上看到的平面图。本实施例12是上述实施例11的变形例。所以,仅说明与实施例11的不同之处。
在图12A和图12B中,半导体装置120具有第1和第2应力缓和层122、124。在第1应力层122的上边形成了布线126,在第2应力层124的上边形成了应力传递部分128。因此,来自焊球130的应力就从应力传递部分128向第1应力缓和层122传递并被吸收。此外,关于形成于焊盘126a的上边的连接部分132,与图11A所示的连接部分110的构造相同,故略去说明。就是说,连接部分132已变成为电连接焊球(外部电极)130和布线126的构件的一部分。
倘采用本实施例,则通过应力传递部分128用第1应力缓和层132来缓和应力。因此,台座134与在应力传递部分128的周边位置上形成为帽沿状的第2应力缓和层124之间的接触部分已被省略。当然,也可以与实施例11同样地设置接触部分。
实施例13
图13示出了实施例13的半导体装置。本实施例13是上述实施例11或实施例12的变形例。即取代示于图11A和图11B的柱状的多个应力传递部分112,示于图13的半导体装置140具有圆筒状的应力传递部分142。该应力传递部分142,为了把布线144导入内侧,已切掉了一部分,使得不与布线144接触。即使这样的应力传递部分142,也可以实现与实施例11相同的作用效果。
至于电连接焊球(外部电极)和布线的连接部分,与实施例12是一样的。
实施例14
图14示出了实施例14的半导体装置。示于该图的半导体装置150也已在半导体芯片152的上边形成了第1应力缓和层154。但是,在该应力缓和层154上形成了大体上为环状的沟156。这样,将形成被沟156划分开的岛状部分158。此外,还形成了布线159使得达到岛状部分158。详细地说,为形成布线159,沟156已变成为字符C的形状。
在第1应力缓和层154的上边,已形成了第2应力缓和层160。在第2应力缓和层160上,形成了进一步扩展到沟156的外侧的窗160a。
这样一来,在窗160a的内周边面和开口端部,从第1应力缓和层154中的窗160a中露了出来的露出面154a,已经形成于岛状部分158上边的布线159这三者的上边,通过用溅射法形成的金属膜,设有台座162。在台座162上设有焊球164。
倘采用本实施例,则用沟156使岛状部分158与受来自焊球164的应力的影响的区域隔离开来。因此,应力就难于向布线159传递,可以防止断线的发生。
至于变成为电连接焊球(外部电极)和布线的构件的一部分的连接部分,和实施例12是一样的。
实施例15
图15示出了实施例15的半导体装置。示于该图的半导体装置170,在应力缓和层172的上边设有突出电极174以吸收应力,在这一点上,与上述实施例是一样的。
本实施例的特征,是布线176具有在与半导体芯片178之间形成中空空间的弯曲部分180,并向中空空间注入了凝胶材料182这一点。此外,凝胶材料182是为了增强而注入的,故也可以省略。布线176从延展性的观点来看理想的是用金构成。当这样地形成了弯曲部分180后,即使对布线176加上应力,也可以被弯曲部分180吸收。因此,由突出电极174传递来的应力不会传递到电极184上。于是,可以防止断线。
要形成弯曲部分180的话,如弯曲部分180的轮廓所示,先淀积上光刻胶,在其上边形成布线176,然后用干式刻蚀法或湿式刻蚀法除去光刻胶即可。此外,只要是可刻蚀的,也可使用光刻胶以外的材料。
在图中虽然略去了,但是,为防止布线的腐蚀等,作为最外层,还可以设置阻焊剂等的布线保护层。
本实施例可以应用到其它的实施例中去,在这种情况下,关于变成为电连接焊球(外部电极)和布线的构件的一部分的连接部分,和
实施例12是一样的。
实施例16
图16示出了实施例16的半导体装置。示于该图的半导体装置190,具有形成于半导体芯片192上边的第1布线194,形成于该布线194上边的第1应力缓和层196,和形成于该应力缓和层196上边的第2布线198。
详细地说,在第1布线194的上边,在第1应力缓和层196中形成窗,从第1布线194到第1应力缓和层196的上边,形成第2布线198。
在第2布线198的上边,设有用电镀法形成的铜(Cu)层200,在该铜(Cu)层200的上边形成有第2应力缓和层202。此外,在第2应力缓和层202上,在铜(Cu)层200的上边形成了窗202a。在铜(Cu)层200的上边设有突出电极204。此外,突出电极204的一部分接触到第2应力缓和层202上,使得可以传递应力。
倘采用本实施例,则第1和第2布线194、198的连接部分206,第2布线198与突出电极204之间的连接部分208,被配置在平面式的偏离开来的位置上。其中,连接部分206指的是第1和第2布线194、198的接触部分,连接部分208指的是第2布线198和突出电极204的接触部分。连接部分206、208变成为电连接布线194和突出电极(外部电极)204的构件的一部分。
因此,即使通过连接部分204从突出电极204向第2布线198传递应力,该应力也难以向另一连接部分206传递。这样一来,由于难以向第1布线194传递应力,故可以防止该布线194的断线。
制造工序
图17A~图18C示出了本实施例的半导体装置的制造方法。
首先,用众所周知的技术,通常,到进行芯片划片前的状态为止,在晶片300上先形成电极302和其它的元元件(参照图17A)。此外,在本实施例中,电极302是用铝形成的,但是也可以用铝合金系的材料(例如铝硅或铝硅铜等)或者铜系的材料。
在晶片300的表面还形成了由氧化膜等构成的钝化膜(未画出来),以防止化学变化。钝化膜要形成为不仅避开电极302,还要避开进行芯片切开的划片线。采用不在划片线上形成钝化膜的办法,就可以避免在划片时因钝化膜引起的灰尘的发生,此外,还可以防止钝化膜发生裂纹。
接着,以晶片300为靶进行溅射,使晶片300的表面的异物飞走(就是说,逆溅射)。
其次,如图17A所示,用溅射法在晶片300的整个面上重叠形成钛化钨(TiW)层304和铜(Cu)层306。本制造工序虽然是对把钛化钨(TiW)和铜(Cu)用作布线的例子进行了说明,但是本发明并不受限于此。
接着,在布线电阻已下降的情况下,特别要在铜层306的上边用电镀法形成铜镀层308。各层的厚度,例如可以如下。
钛化钨层:1000埃(10-10m)
铜层    :1000埃(10-10m)
铜镀层  :0.5~5μm。
其次,如图17B所示,对铜层306和铜镀层308应用光刻技术进行干式刻蚀形成布线310。
详细地说,在铜镀层308的上边,涂敷光刻胶(未画出来),进行坚膜、曝光和显影,并在清洗之后进行干燥和后坚膜。然后,对铜镀层308和铜层306进行干式刻蚀后进行水洗,对钛化钨层304进行干式刻蚀。接着,剥离光刻胶后进行清洗。这样一来,如图17所示,形成布线310。
其次,对布线310进行O2等离子体灰化,在进行了晶片300的脱水之后,如图17C所示,在晶片300的整个面上涂敷聚酰亚胺树脂312。聚酰亚胺树脂312将变成与示于图2的应力缓和层36等相同的应力缓和层。在这里,采用进行灰化的办法,提高布线310和晶片300与聚酰亚胺树脂312之间的粘合性。
作为聚酰亚胺树脂312,理想的是应用与晶片300的钝化膜之间的粘合性高,杨氏模量低且吸水率低,而且可以做成大的膜厚的树脂。
接着,对聚酰亚胺树脂312进行坚膜、曝光、干燥、显影、清洗、干燥和硬化的工序。这样一来,如图17D所示,在聚酰亚胺树脂312上形成窗314。聚酰亚胺树脂312在已经粘附到晶片300上的状态下,将会因干燥和硬化工序而进行收缩,故窗314在内面上有60~70度的圆锥。因此,作为聚酰亚胺树脂312理想的是选择在窗314的内面上可以附加上圆锥的树脂。
接着,对聚酰亚胺树脂312的表面进行O2等离子体而产生的灰化,并以该聚酰亚胺树脂312为靶进行溅射使异物飞走。聚酰亚胺树脂312的表面借助于灰化提高了与金属膜之间的粘合性。
然后,如图17E所示,在聚酰亚胺树脂312的整个面上用溅射法重叠形成钛化钨(TiW)层316和铜(Cu)层318。接着,在铜层318的上边用电镀法形成铜镀层320。此外,也可以不形成钛化钨层316而代之以形成钛(Ti)层。各层的厚度,例如,可以如下。
钛化钨层:1000埃(10-10m)
铜层    :1000埃(10-10m)
铜镀层  :0.5~100μm。
其次,在铜镀层320的上边,涂敷光刻胶,进行坚膜、曝光和显影,清洗、干燥和后坚膜之后,对铜镀层320和铜层318进行刻蚀。在进行了清洗之后,对钛化钨层304进行刻蚀,剥离光刻胶后进行清洗。
这样一来,如图18A所示,在布线310上边,形成应力传递部分322。接着,对应力传递部分322进行O2等离子体而产生的灰化。
接着,如图18B所示,把焊膏324设于应力传递部分322上。焊膏324,例如可以用丝网印刷法来设置。此外,若把焊膏324的颗粒度做成为25~15μm左右,则易于通过印刷掩模。或者,也可以用镀焊料法来设置焊膏324。
接下来,经过回流工序使焊膏324熔融并借助于表面张力,如图18C所示,形成焊球326的形状。然后,进行助焊剂的清洗。
倘采用以上所说明的半导体装置的制造方法,则在晶片工艺中,大体上全部的工序就完成了。换句话说,结果变成为可以在晶片工艺内进行形成与装配基板连接的外部端子的工序,现有的封装工序,就是说处理各个半导体芯片,对各个半导体芯片分别进行的内引线键合工序和外部端子形成工序等,也可以不进行。此外,在形成应力缓和层的时候,不再需要已经图形化了的薄膜等的基板。从这些理由可知,可以得到造价低且品质高的半导体装置。
其它的实施例
本发明可以适用于CSP型的半导体装置。在图19中示出了代表性的CSP型的半导体装置。在该图中,从半导体芯片1的电极开始,在有源面la的中央方向上形成了布线3,在各个布线上设有外部电极5。由于所有的外部电极5都设于应力缓和层7的上边,故可以缓和装配到电路基板(未画出来)上时的应力。此外,在除去外部电极5之外的区域上,作为保护膜已形成了阻焊剂层8。
应力缓和层7至少形成于已被电极12围起来的区域上。所谓电极2指的是与布线3相连的部位。此外,在已考虑到确保形成外部电极5的情况下,在图19中虽然没有示出,但是也可以同样地设置外部电极5,使得应力缓和层存在于比电极2还往外的周边位置上,再在其上边走布线3。
电极2虽然是位于半导体芯片1的周边部分上的所谓周边电极型的例子,但是,也可以用在比半导体芯片1的周边区域还往里的内侧区域上已经形成了电极的区域阵列(area array)配置型的半导体芯片。在这种情况下,应力缓和层7只要形成为避开电极2的至少是一部分就行。
如该图所示,外部电极5不是设于半导体芯片1的电极2上边,而是设于半导体芯片1的有源区(已经形成了有源元件的区域)上。采用把应力缓和层7设于有源区上,再把布线3配置(引入)于有源区内的办法,就可以把外部电极5设于有源区内。就是说,可以变化间距。因此,结果就变成为在配置外部电极5之际可以提供有源区内、就是说作为一定的面的区域,结果变成为外部电极5的设定位置的自由度将不同寻常地增加。
然后,采用在必要的位置上使布线3弯曲的办法,把外部电极5设置为使之网格状地排列。此外,由于这并不是本发明的必须的构成,故不一定非要把外部电极5设置为网格状的排列不可。
此外,在图19中,在电极2和布线3之间的接合部分处,电极2的宽度和布线3的宽度虽然规定为
布线3<电极2
但是,理想的是
电极2≤布线3。特别是在
电极2<布线3的情况下,不仅布线3的电阻减小,强度也将增加,故可以防止断线。
在上边说过的所有的实施例中,在加到焊球部分上的外部应力都集中于布线上的情况下,采用或者把布线设计为向平面方向弯曲(或屈曲),或者除此之外,与此不同地,象实施例15那样,在各个实施例中采用屈曲(弯曲)构造的办法,就可以使加往布线上的应力集中分散化。
这样的半导体装置,大体上都可以用晶片工艺进行全部的工序的办法制造。具体地说来,经由在晶片上形成多个电极2,避开这些电极2在晶片上设置应力缓和层,同时,从电极2开始形成布线3的工序,之后,把晶片切断成一个一个的单片,得到半导体装置。
在这里,在电极2和布线3的形成中,可以应用例如溅射或刻蚀等金属薄膜的形成加工技术。此外,在外部电极5的形成中,可以应用焊料的电镀工序。还有,在应力缓和层的形成中可以应用使感光性树脂曝光和显影的光刻技术。这些工序全都可以用晶片工艺进行。
如上所述,在用晶片工艺进行了几乎全部的工序之后,如果切断为一个一个的半导体装置,由于可以同时进行多个半导体装置的应力缓和层7、布线3和外部电极5的形成,故可以简化制造工序。
在图20中,示出了已经装配上用上述实施例的方法制造出来的半导体装置1100的电路基板1000。电路基板一般是用玻璃环氧树脂基板等的有机系基板。在电路基板上已把由铜构成的布线图形形成为所希望的电路,并采用使这些布线图形和半导体装置的外部电极进行机械性连接的办法,使他们通电。在这种情况下,由于在上述半导体装置中,作为应力缓和部分设有吸收因与外部之间的热膨胀系数之差而产生的应变的构造,所以即使已经把本半导体装置装配到电路基板上也可以提高连接时和连接以后的可靠性。此外,采用对半导体装置的布线3下些功夫的办法,还可以进一步提高连接时和连接后的可靠性。此外,装配面积也可以减小到用裸片装配时的面积。因此,如果把该电路基板用到电子设备中去,就可以使电子设备本身小型化。还有,在同一面积之内可以进一步确保装配面积,还可以实现高功能化。
作为具备该电路基板1000的电子设备,在图21中示出了笔记本式个人计算机1200。
上述实施例虽然是把本发明应用到半导体装置中去的例子,但是不管是有源部件还是无源部件,在种种的表面贴装用的电子部件中都可以应用本发明。作为电子部件,有例如电阻器、电容器、线圈、振荡器、滤波器、温度传感器,热敏电阻、变阻器、电位器或保险丝等等。所以,不用上边说过的实施例的半导体装置,代之以用规定的电子元件,采用形成于上述实施例同样的应力传递部分的办法,用应力缓和部分缓和应力,就可以防止布线的断线等等。此外,该制造方法也和上述实施例是一样的,故省略其说明。

Claims (28)

1、一种半导体装置,具有:
半导体元件;
设于上述半导体元件的区域内,用于与外部连接的外部电极;
通过连接部分连接到上述外部电极上并使上述半导体元件与上述外部电极电连接的布线;以及
设于上述半导体元件上的应力缓和部分,
上述布线在平面方向上屈曲。
2、权利要求1所述的半导体装置,其特征是:
上述布线设于上述应力缓和部分之上。
3、权利要求1所述的半导体装置,其特征是:
上述布线设于上述应力缓和部分之下,
上述连接部分设置为贯通上述应力缓和部分。
4、权利要求3所述的半导体装置,其特征是:
还具有从上述外部电极对上述应力缓和部分传递应力的应力传递部分,
上述应力缓和部分以从上述布线开始到上述应力传递部分为止的厚度形成。
5、权利要求4所述的半导体装置,其特征是:
在上述应力缓和部分上,在上述应力传递部分的外侧形成沟。
6、权利要求3所述的半导体装置,其特征是:
还具有从上述外部电极对上述应力缓和部分传递应力的应力传递部分,
在上述应力缓和部分上,在上述布线上进行接触的部位与在上述应力传递部分下进行接触的部位之间形成空间。
7、权利要求6所述的半导体装置,其特征是:
在以从上述布线开始到上述应力传递部分为止的厚度形成之后,从上述应力传递部分的外侧开始到下方为止,刻蚀形成应力缓和部分。
8、权利要求3所述的半导体装置,其特征是,还具有:
从上述外部电极对上述应力缓和部分传递应力的应力传递部分;以及
存在于上述外部电极的至少是根部周边与上述应力缓和部分之间,把来自上述外部电极的应力传递到上述应力缓和部分上的辅助传递部分。
9、权利要求8所述的半导体装置,其特征是:
上述辅助传递部分,作为上述应力缓和部分由可以利用的材料形成。
10、权利要求1所述的半导体装置,其特征是:
上述应力缓和部分,具有第1应力缓和层和形成于该第1应力缓和层上的第2应力缓和层;
上述布线设于上述第1和第2应力缓和层之间;
上述连接部分,设置为贯通上述第2应力缓和层。
11、权利要求1所述的半导体装置,其特征是:
还具有从上述外部电极对上述应力缓和部分传递应力的应力传递部分,
上述应力缓和部分具有第1应力缓和层和形成于该第1应力缓和层上的第2应力缓和层;
上述布线设于上述第1和第2应力缓和层之间;
上述连接部分,设置为贯通上述第2应力缓和层;以及
上述应力传递部分具有:在上述第1和第2应力缓和层之间一体性形成于上述连接部分上的第1传递部分和在上述第2应力缓和层上一体性地形成于上述连接部分上的第2传递部分。
12、权利要求11所述的半导体装置,其特征是:
上述第2传递部分以比上述第1传递部分还大的面积向上述第2应力缓和层传递上述应力。
13、权利要求1所述的半导体装置,其特征是:
还具有从上述外部电极对上述应力缓和部分传递应力的应力传递部分,
上述应力传递部分被设置为对上述连接部分呈非接触状态。
14、权利要求13所述的半导体装置,其特征是:
上述应力缓和部分还具有隔离部分,用于阻止应力在支持上述应力传递部分的支持区域和形成上述连接部分的连接区域之间传递。
15、权利要求14所述的半导体装置。其特征是:
上述隔离部分是沟。
16、权利要求1所述的半导体装置,其特征是:
上述布线具有与上述半导体元件之间形成中空空间的弯曲部分。
17、权利要求16所述的半导体装置,其特征是:
其构成为向上述中空空间注入凝胶材料。
18、权利要求1所述的半导体装置,其特征是:
还具有从上述外部电极对上述应力缓和部分传递应力的应力传递部分,
上述应力缓和部分具有第1应力缓和层和形成于该第1应力缓和层之上的第2应力缓和层,
上述布线具有形成于上述第1应力缓和层之下的第1布线部分和形成于上述第1与第2应力缓和层之间的第2布线部分,
上述连接部分具有贯通上述第1应力缓和层连接上述第1和第2布线部分的第1布线连接部分,和贯通上述第2应力缓和层把上述外部电极与上述第2布线部分连接起来的第2布线连接部分,上述第1和第2布线连接部分设于平面偏离开来的位置上,
上述应力传递部分具有:在上述第1和第2应力缓和层之间一体性地形成于上述第1布线连接部分上的第1传递部分,和在上述第2应力缓和层之上一体性地形成于上述第2布线连接部分上的第2传递部分。
19、权利要求1所述的半导体装置,其特征是:
上述布线在对于上述应力的发生方向大体上成直角的方向上,从上述外部电极引出。
20、权利要求1所述的半导体装置,其特征是:
还具有从上述外部电极对上述应力缓和部分传递应力的应力传递部分,
上述应力传递部分形成于上述连接部分的周边位置上。
21、一种电子部件,具有:
电子元件;
用来与外部进行连接的外部电极;
使上述电子元件与上述外部电极电连接的布线;以及
设于上述电子元件上的应力缓和部分,
上述布线在平面上屈曲。
22、一种电子部件的制造方法,具有下述工序:
将多个电子元件一体形成为基板状的工序;
在上述基板状的电子元件上形成电极的工序;
避开上述电极,在上述基板状的电子元件上设置应力缓和部分的工序;
从上述电极开始在平面上屈曲形成布线的工序;
形成通过连接部分电连接于上述布线的外部电极的工序;以及
把上述基板状的电子元件切断成一个一个单片的工序。
23、一种半导体装置的制造方法,具有下述工序:
在晶片上形成电极的工序;
避开上述电极,在上述晶片上设置应力缓和部分的工序;
从上述电极开始在平面上屈曲形成布线的工序;
形成通过连接部分电连接于上述布线的外部电极的工序;以及
把上述晶片切断成一个一个单片的工序。
24、权利要求23所述的半导体装置的制造方法,其特征是:
上述应力缓和部分的形成工序,在上述布线的形成工序之后进行,
在上述晶片切断工序之前,还含有在上述应力缓和部分中的上述应力传递部分的外侧上,用刻蚀法形成沟的工序。
25、权利要求23所述的半导体装置的制造方法,其特征是:
上述应力缓和部分的形成工序还包括在上述布线的形成工序之后进行的、在上述连接部分的周边位置上形成从上述外部电极向上述应力缓和部分传递应力的应力传递部分的工序以及在上述晶片切断工序之前将上述应力缓和部分一直刻蚀到上述应力传递部分下方为止的工序。
26、权利要求23所述的半导体装置的制造方法,其特征是:
在上述晶片切断工序之前,还含有从上述应力缓和部分上边到上述外部电极的至少是根部周边为止,把可以利用的材料设为上述应力缓和部分,并形成辅助传递部分的工序。
27、一种电路基板,具有:权利要求1到权利要求20任一项所述的半导体装置,和已经形成了所希望的布线图形的基板,且上述半导体装置的外部电极被连接在上述布线图形上。
28、一种电子设备,具有权利要求27所述的电路基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102024716A (zh) * 2009-09-11 2011-04-20 新科金朋有限公司 半导体器件以及制造半导体器件的方法

Families Citing this family (104)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW448524B (en) * 1997-01-17 2001-08-01 Seiko Epson Corp Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment
EP0890981B1 (en) * 1997-07-11 2003-02-12 Robert Bosch Gmbh Enhanced underfill adhesion of flip chips
US6441473B1 (en) * 1997-09-12 2002-08-27 Agere Systems Guardian Corp. Flip chip semiconductor device
US7936728B2 (en) * 1997-12-17 2011-05-03 Tantivy Communications, Inc. System and method for maintaining timing of synchronization messages over a reverse link of a CDMA wireless communication system
US6333565B1 (en) * 1998-03-23 2001-12-25 Seiko Epson Corporation Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
US6642136B1 (en) * 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
JP2000277568A (ja) * 1999-01-19 2000-10-06 Murata Mfg Co Ltd 電子部品の実装方法及び実装構造
JP4024958B2 (ja) * 1999-03-15 2007-12-19 株式会社ルネサステクノロジ 半導体装置および半導体実装構造体
US6387734B1 (en) * 1999-06-11 2002-05-14 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device and production method for semiconductor package
JP4526651B2 (ja) * 1999-08-12 2010-08-18 富士通セミコンダクター株式会社 半導体装置
EP1198003B1 (en) * 2000-03-23 2013-08-28 Seiko Epson Corporation Method of manufacturing a semiconductor device and electronic device
JP4750926B2 (ja) * 2000-06-06 2011-08-17 富士通セミコンダクター株式会社 半導体装置
JP2002026198A (ja) * 2000-07-04 2002-01-25 Nec Corp 半導体装置及びその製造方法
JP3440070B2 (ja) * 2000-07-13 2003-08-25 沖電気工業株式会社 ウェハー及びウェハーの製造方法
US6696765B2 (en) 2001-11-19 2004-02-24 Hitachi, Ltd. Multi-chip module
TW517334B (en) * 2000-12-08 2003-01-11 Nec Corp Method of forming barrier layers for solder bumps
US6518675B2 (en) * 2000-12-29 2003-02-11 Samsung Electronics Co., Ltd. Wafer level package and method for manufacturing the same
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
US7902679B2 (en) * 2001-03-05 2011-03-08 Megica Corporation Structure and manufacturing method of a chip scale package with low fabrication cost, fine pitch and high reliability solder bump
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
TWI313507B (en) * 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US7099293B2 (en) * 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
US20030116845A1 (en) * 2001-12-21 2003-06-26 Bojkov Christo P. Waferlevel method for direct bumping on copper pads in integrated circuits
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
US6930032B2 (en) * 2002-05-14 2005-08-16 Freescale Semiconductor, Inc. Under bump metallurgy structural design for high reliability bumped packages
JP3542350B2 (ja) * 2002-05-31 2004-07-14 沖電気工業株式会社 半導体装置及びその製造方法
US6897566B2 (en) * 2002-06-24 2005-05-24 Ultra Tera Corporation Encapsulated semiconductor package free of chip carrier
US20040007779A1 (en) * 2002-07-15 2004-01-15 Diane Arbuthnot Wafer-level method for fine-pitch, high aspect ratio chip interconnect
TWI281718B (en) * 2002-09-10 2007-05-21 Advanced Semiconductor Eng Bump and process thereof
JP3707481B2 (ja) * 2002-10-15 2005-10-19 セイコーエプソン株式会社 半導体装置の製造方法
JP2004304152A (ja) * 2003-03-20 2004-10-28 Seiko Epson Corp 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
JP3664167B2 (ja) * 2003-03-20 2005-06-22 セイコーエプソン株式会社 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
JP2004288816A (ja) * 2003-03-20 2004-10-14 Seiko Epson Corp 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
JP2004304151A (ja) 2003-03-20 2004-10-28 Seiko Epson Corp 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
JP3918941B2 (ja) * 2003-03-20 2007-05-23 セイコーエプソン株式会社 半導体装置の製造方法
DE10318074B4 (de) * 2003-04-17 2009-05-20 Qimonda Ag Verfahren zur Herstellung von BOC Modul Anordnungen mit verbesserten mechanischen Eigenschaften
JP3693056B2 (ja) * 2003-04-21 2005-09-07 セイコーエプソン株式会社 半導体装置及びその製造方法、電子装置及びその製造方法並びに電子機器
JP2004327527A (ja) * 2003-04-22 2004-11-18 Seiko Epson Corp 電子装置及びその製造方法並びに電子機器
JP4045261B2 (ja) 2003-06-13 2008-02-13 沖電気工業株式会社 半導体装置
US7470997B2 (en) * 2003-07-23 2008-12-30 Megica Corporation Wirebond pad for semiconductor chip or wafer
JP3855992B2 (ja) 2003-12-17 2006-12-13 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP4010298B2 (ja) 2003-12-17 2007-11-21 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
DE102004009296B4 (de) * 2004-02-26 2011-01-27 Siemens Ag Verfahren zum Herstellen einer Anordnung eines elektrischen Bauelements
JP2005259848A (ja) * 2004-03-10 2005-09-22 Toshiba Corp 半導体装置及びその製造方法
JP2005311118A (ja) * 2004-04-22 2005-11-04 Seiko Epson Corp 半導体装置及びその製造方法、電気光学装置、並びに電子機器
DE102004028572B4 (de) * 2004-06-15 2008-08-14 Qimonda Ag Umverdrahtungseinrichtung für elektronische Bauelemente
US8067837B2 (en) 2004-09-20 2011-11-29 Megica Corporation Metallization structure over passivation layer for IC chip
US20060022339A1 (en) * 2004-07-30 2006-02-02 Texas Instruments Incorporated Solder ball opening protrusion for semiconductor assembly
JP3972211B2 (ja) * 2004-09-03 2007-09-05 セイコーエプソン株式会社 半導体装置及びその製造方法
JP2006086219A (ja) * 2004-09-14 2006-03-30 Nitto Denko Corp 配線回路基板
US8294279B2 (en) * 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
JP2006270009A (ja) * 2005-02-25 2006-10-05 Seiko Epson Corp 電子装置の製造方法
JP5593018B2 (ja) * 2005-02-25 2014-09-17 テッセラ,インコーポレイテッド コンプライアンスを有する超小型電子アセンブリ
JP4379360B2 (ja) * 2005-03-22 2009-12-09 株式会社日立製作所 力学量測定装置
JP2006303036A (ja) * 2005-04-18 2006-11-02 Fujikura Ltd 半導体装置
JP4265575B2 (ja) 2005-06-21 2009-05-20 セイコーエプソン株式会社 半導体チップおよび電子機器
JP4238843B2 (ja) 2005-06-21 2009-03-18 セイコーエプソン株式会社 半導体チップ、半導体チップの製造方法および電子機器
JP4235835B2 (ja) * 2005-08-08 2009-03-11 セイコーエプソン株式会社 半導体装置
US7492044B2 (en) * 2005-10-06 2009-02-17 Lenovo (Singapore) Pte. Ltd. System and method for decreasing stress on solder holding BGA module to computer motherboard
US20090002973A1 (en) * 2005-11-18 2009-01-01 Nec Corporation Mount Board and Electronic Device
JP2009524922A (ja) * 2006-01-24 2009-07-02 エヌエックスピー ビー ヴィ 半導体部品のための応力緩衝パッケージ
JP2008082952A (ja) * 2006-09-28 2008-04-10 Mitsubishi Electric Corp 半導体感歪センサ
JP4995551B2 (ja) * 2006-12-01 2012-08-08 ローム株式会社 半導体装置及び半導体装置の製造方法
GB2444775B (en) * 2006-12-13 2011-06-08 Cambridge Silicon Radio Ltd Chip mounting
US7749886B2 (en) 2006-12-20 2010-07-06 Tessera, Inc. Microelectronic assemblies having compliancy and methods therefor
JP4980709B2 (ja) * 2006-12-25 2012-07-18 ローム株式会社 半導体装置
TWI353644B (en) * 2007-04-25 2011-12-01 Ind Tech Res Inst Wafer level packaging structure
JP4708399B2 (ja) * 2007-06-21 2011-06-22 新光電気工業株式会社 電子装置の製造方法及び電子装置
JP4213191B1 (ja) * 2007-09-06 2009-01-21 新光電気工業株式会社 配線基板の製造方法
JP2009117699A (ja) * 2007-11-08 2009-05-28 Shinko Electric Ind Co Ltd 半導体パッケージ用部品及び半導体パッケージ用部品の製造方法
JP5627835B2 (ja) 2007-11-16 2014-11-19 ローム株式会社 半導体装置および半導体装置の製造方法
US8373275B2 (en) * 2008-01-29 2013-02-12 International Business Machines Corporation Fine pitch solder bump structure with built-in stress buffer
JP5361264B2 (ja) 2008-07-04 2013-12-04 ローム株式会社 半導体装置
KR101534682B1 (ko) * 2009-03-13 2015-07-08 삼성전자주식회사 범프에 스틱을 구비하는 반도체 장치
JP5357784B2 (ja) * 2010-01-05 2013-12-04 パナソニック株式会社 半導体装置及びその製造方法
US8264089B2 (en) * 2010-03-17 2012-09-11 Maxim Integrated Products, Inc. Enhanced WLP for superior temp cycling, drop test and high current applications
US8294265B1 (en) * 2010-03-31 2012-10-23 Amkor Technology, Inc. Semiconductor device for improving electrical and mechanical connectivity of conductive pillers and method therefor
JP2012015398A (ja) * 2010-07-02 2012-01-19 Toshiba Corp 半導体装置
GB2482894B (en) * 2010-08-18 2014-11-12 Cambridge Silicon Radio Ltd Interconnection structure
TWI463621B (zh) 2011-11-04 2014-12-01 矽品精密工業股份有限公司 封裝基板結構及其製法
US9978656B2 (en) * 2011-11-22 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming fine-pitch copper bump structures
US9368398B2 (en) 2012-01-12 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of fabricating same
US10015888B2 (en) 2013-02-15 2018-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect joint protective layer apparatus and method
US9401308B2 (en) 2013-03-12 2016-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices, methods of manufacture thereof, and packaging methods
US9257333B2 (en) 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US9607921B2 (en) 2012-01-12 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package interconnect structure
US9437564B2 (en) 2013-07-09 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of fabricating same
US9589862B2 (en) 2013-03-11 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US9263839B2 (en) 2012-12-28 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved fine pitch joint
US8791008B2 (en) * 2012-03-21 2014-07-29 Stats Chippac, Ltd. Semiconductor device and method of forming micro-vias partially through insulating material over bump interconnect conductive layer for stress relief
US9082776B2 (en) * 2012-08-24 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having protective layer with curved surface and method of manufacturing same
CN102915986B (zh) 2012-11-08 2015-04-01 南通富士通微电子股份有限公司 芯片封装结构
WO2014071813A1 (zh) 2012-11-08 2014-05-15 南通富士通微电子股份有限公司 半导体器件的封装件和封装方法
WO2014071815A1 (zh) 2012-11-08 2014-05-15 南通富士通微电子股份有限公司 半导体器件及其形成方法
US9035461B2 (en) * 2013-01-30 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging methods
US9484291B1 (en) * 2013-05-28 2016-11-01 Amkor Technology Inc. Robust pillar structure for semicondcutor device contacts
JP2015095482A (ja) 2013-11-08 2015-05-18 アイメックImec 半導体部品上へのマイクロバンプの作製方法
US9853009B2 (en) * 2014-04-04 2017-12-26 Mitsubishi Electric Corporation Semiconductor module having a conductor member for reducing thermal stress
US10804153B2 (en) 2014-06-16 2020-10-13 STATS ChipPAC Pte. Ltd. Semiconductor device and method to minimize stress on stack via
US20150364430A1 (en) * 2014-06-16 2015-12-17 Stats Chippac, Ltd. Semiconductor Device and Method of Forming a Dampening Structure to Improve Board Level Reliability
US9892962B2 (en) 2015-11-30 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level chip scale package interconnects and methods of manufacture thereof
JP7407498B2 (ja) * 2017-09-15 2024-01-04 日東電工株式会社 配線回路基板およびその製造方法
US10361122B1 (en) * 2018-04-20 2019-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Processes for reducing leakage and improving adhesion
US11069622B2 (en) 2019-03-22 2021-07-20 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Interposer-type component carrier and method of manufacturing the same

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3495324A (en) * 1967-11-13 1970-02-17 Sperry Rand Corp Ohmic contact for planar devices
US4087314A (en) * 1976-09-13 1978-05-02 Motorola, Inc. Bonding pedestals for semiconductor devices
JPS5955037A (ja) * 1982-09-24 1984-03-29 Hitachi Ltd 半導体装置
US5126820A (en) 1985-02-01 1992-06-30 Advanced Micro Devices, Inc. Thermal expansion compensated metal lead frame for integrated circuit package
JPS61218145A (ja) 1985-03-25 1986-09-27 Hitachi Ltd 半導体装置
JPH0818473B2 (ja) * 1985-07-31 1996-02-28 トッパン・ムーア株式会社 機密水準を設定できるicカード
US4723197A (en) * 1985-12-16 1988-02-02 National Semiconductor Corporation Bonding pad interconnection structure
DE3788119T2 (de) * 1986-12-19 1994-05-11 Philips Nv Verfahren zum Herstellen einer Halbleitervorrichtung mit vermindertem Verpackungsdruck.
JPS63221629A (ja) 1987-03-11 1988-09-14 Hitachi Ltd 電子装置
US5017510A (en) * 1987-06-01 1991-05-21 Texas Instruments Incorporated Method of making a scalable fuse link element
US4743568A (en) * 1987-07-24 1988-05-10 Motorola Inc. Multilevel interconnect transfer process
JPH01209746A (ja) 1988-02-17 1989-08-23 Nec Corp 半導体装置
JPH01214141A (ja) * 1988-02-23 1989-08-28 Nec Corp フリップチップ型半導体装置
EP0393220B1 (en) * 1989-04-20 1994-07-13 International Business Machines Corporation Integrated circuit package
JPH0348435A (ja) * 1989-07-17 1991-03-01 Oki Electric Ind Co Ltd フリップチップ素子の実装構造
US5148266A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
JP2958136B2 (ja) * 1991-03-08 1999-10-06 株式会社日立製作所 半導体集積回路装置、その製造方法および実装構造
JP3285919B2 (ja) * 1992-02-05 2002-05-27 株式会社東芝 半導体装置
JPH05251496A (ja) * 1992-03-09 1993-09-28 Nec Yamagata Ltd 半導体素子
JP3057130B2 (ja) * 1993-02-18 2000-06-26 三菱電機株式会社 樹脂封止型半導体パッケージおよびその製造方法
TW347149U (en) 1993-02-26 1998-12-01 Dow Corning Integrated circuits protected from the environment by ceramic and barrier metal layers
JPH0745665A (ja) 1993-08-02 1995-02-14 Matsushita Electric Ind Co Ltd 半導体装置
JPH07115096A (ja) * 1993-10-18 1995-05-02 Fujitsu Ltd バンプ電極
JPH07212045A (ja) * 1994-01-21 1995-08-11 Hitachi Ltd 電子部品及びその製造方法
US5435482A (en) * 1994-02-04 1995-07-25 Lsi Logic Corporation Integrated circuit having a coplanar solder ball contact array
JPH0817860A (ja) 1994-06-30 1996-01-19 Oki Electric Ind Co Ltd 電子部品の製造方法
JPH0837190A (ja) 1994-07-22 1996-02-06 Nec Corp 半導体装置
JPH0878484A (ja) * 1994-09-05 1996-03-22 Hitachi Cable Ltd Tabテープキャリア及び半導体装置
JP2616565B2 (ja) 1994-09-12 1997-06-04 日本電気株式会社 電子部品組立体
JP3142723B2 (ja) * 1994-09-21 2001-03-07 シャープ株式会社 半導体装置及びその製造方法
JPH08111473A (ja) * 1994-10-07 1996-04-30 Hitachi Ltd ボールグリッドアレイ型パッケージ及びそれを用いた実装構造
JP2730492B2 (ja) * 1994-10-25 1998-03-25 日本電気株式会社 半導体装置
JP3400877B2 (ja) * 1994-12-14 2003-04-28 三菱電機株式会社 半導体装置及びその製造方法
JPH08172112A (ja) 1994-12-19 1996-07-02 Sony Corp Icチップの配置方法
JPH08181423A (ja) * 1994-12-27 1996-07-12 Nippon Telegr & Teleph Corp <Ntt> はんだバンプ実装用端子電極構造
JP3362545B2 (ja) * 1995-03-09 2003-01-07 ソニー株式会社 半導体装置の製造方法
EP0734059B1 (en) 1995-03-24 2005-11-09 Shinko Electric Industries Co., Ltd. Chip sized semiconductor device and a process for making it
JP3569585B2 (ja) 1995-03-24 2004-09-22 新光電気工業株式会社 半導体装置
JP3301894B2 (ja) 1995-04-10 2002-07-15 新光電気工業株式会社 半導体装置の製造方法
JP3356921B2 (ja) 1995-03-24 2002-12-16 新光電気工業株式会社 半導体装置およびその製造方法
US5691248A (en) * 1995-07-26 1997-11-25 International Business Machines Corporation Methods for precise definition of integrated circuit chip edges
KR100386061B1 (ko) * 1995-10-24 2003-08-21 오끼 덴끼 고오교 가부시끼가이샤 크랙을방지하기위한개량된구조를가지는반도체장치및리이드프레임
US5757079A (en) * 1995-12-21 1998-05-26 International Business Machines Corporation Method for repairing defective electrical connections on multi-layer thin film (MLTF) electronic packages and the resulting MLTF structure
US6111317A (en) * 1996-01-18 2000-08-29 Kabushiki Kaisha Toshiba Flip-chip connection type semiconductor integrated circuit device
JPH09321168A (ja) 1996-03-22 1997-12-12 Shinko Electric Ind Co Ltd 半導体パッケージ及び半導体装置
JP4258660B2 (ja) * 1997-01-17 2009-04-30 セイコーエプソン株式会社 半導体装置
TW448524B (en) * 1997-01-17 2001-08-01 Seiko Epson Corp Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment
JP3963484B2 (ja) 1997-03-10 2007-08-22 セイコーエプソン株式会社 電子部品及び半導体装置並びにこれらの製造方法
US6172874B1 (en) * 1998-04-06 2001-01-09 Silicon Graphics, Inc. System for stacking of integrated circuit packages
SG75958A1 (en) * 1998-06-01 2000-10-24 Hitachi Ulsi Sys Co Ltd Semiconductor device and a method of producing semiconductor device
JP3606769B2 (ja) * 1999-07-13 2005-01-05 新光電気工業株式会社 半導体装置
US6511858B2 (en) * 2000-09-27 2003-01-28 Fujitsu Quantum Devices Limited Method for fabricating semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102024716A (zh) * 2009-09-11 2011-04-20 新科金朋有限公司 半导体器件以及制造半导体器件的方法
US8895358B2 (en) 2009-09-11 2014-11-25 Stats Chippac, Ltd. Semiconductor device and method of forming cavity in PCB containing encapsulant or dummy die having CTE similar to CTE of large array WLCSP
CN102024716B (zh) * 2009-09-11 2015-09-02 新科金朋有限公司 半导体器件以及制造半导体器件的方法

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Publication number Publication date
CN1154176C (zh) 2004-06-16
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