CN1701427A - Lsi插件及lsi元件的试验方法和半导体器件的制造方法 - Google Patents

Lsi插件及lsi元件的试验方法和半导体器件的制造方法 Download PDF

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Abstract

一种LSI插件，包括LSI元件和配线基板。LSI元件的多个端子包括第1导电层、和重叠形成在第1导电层上的第2导电层，配线基板的多个端子包括接合在第2导电层的第3导电层和外部连接端子。第1、第2和第3导电层由第2导电层与第3导电层的金属间结合力比第1导电层与第2导电层的金属间结合力强的材料形成。LSI元件的试验使用配线基板的外部连接端子进行。第2导电层和第3导电层通过加压的凝集作用产生金属间结合，在试验中可靠地电接触。试验后将LSI元件的端子从配线基板的端子上剥离，这时将第2导电层转移到第3导电层上，在LSI元件上残留第1导电层。将LSI元件安装在另一个配线基板上。

Description

LSI插件及LSI元件的试验方法和半导体器件的制造方法
技术领域
本发明涉及插件、LSI元件的试验方法和半导体器件的制造方法。更具体地说，本发明涉及LSI芯片、LSI晶片、GSP等具有微细端子的LSI元件的电试验和安装LSI元件的半导体器件的制造。
背景技术
以前一直是把LSI芯片安装在配线基板上，形成插件，在LSI插件的状态进行最终试验，然后向用户发货，用户再把LSI插件安装在各种设备上。近年来将LSI芯片或LSI晶片按原样的状态向用户发货给用户的所谓KGD(Known Good Die)的发货形式正在增加。
例如有在要求各种装置的尺寸减少的同时，将LSI芯片直接安装在各种机器上的称为配对芯片安装的使用形式。还有在要求降低尺寸和提高功能的同时，有在一个插件中插入多个LSI芯片的所谓MCM(Multi ChipModule)或MCP(Multi Chip Package)或SIP(System In Package)的使用方式。在这样的使用方式中必需构成KGD。
因此，过去必需把在LSI芯片加工成各种插件形状后进行的试验项目在LSI芯片或LSI晶片的状态下进行。然而LSI芯片或LSI晶片的端子的间距(例如100μm以下)是微细的，比配线基板的端子的间距(0.5mm～1.27mm左右)小得多。LSI芯片或LSI晶片的端子尺寸也随着芯片的微细化而变得微细。为此，试验用的插座和探针插件能可靠地与晶片的端子接触，对试验用的插座和探针插件的要求变得严格。
之所以必需形成KGD，是因为小型化、需要高密度安装的用途多，所以要求将LSI芯片或LSI晶片的厚度变薄。当LSI芯片或LSI晶片的厚度变薄时，容易发生由接触力或制造时的冲击引起的裂纹等损伤。
另外，作为KGD的课题有进行老化试验。因为老化试验(用于除去初期不合格品的加速度试验)处理时间例如长达7～8个小时，为了进行多个LSI元件的老化试验，而必需多个管脚和探针插件。因此以低成本提供老化试验用的插座和探针插件一直是过去的课题。然而如果对试验用的插座和探针插件的要求变严格，则用低成本供应它们就更加困难。
例如在特开平11-064389号公报、特开2000-039452号公报和特开2001-056347号公报中公开了晶片的功能试验中用的探针插件的例子。然而这些探针的制造成本高，在老化试验中准备多个探针插件是困难的。并且不能把这样的探针插件与LSI元件一起发货。
如上所述，LSI芯片等LSI元件向薄型化发展，容易损伤，而为了在试验中得到稳定的电接触，而必需在LSI元件的端子与插座之间施加相当大的压力。所以人们认为今后要使在晶片或芯片上不引起裂纹等损害地得到的接触状态会越发困难。而且LSI元件的端子也往往被探针弄伤。
这样一来，已试验LSI元件，特别是薄的LSI芯片也存在因输送而容易受损伤的问题，在从发货开始输送工序中受冲击课题也是今后所倍加考虑的课题。
特别是，为了实现KGD而由试验获得的主要机能(评价要素)包括：(a)接触性(稳定的电接触)，(b)接触部的位置的自由度(应能不取决于端子的配置和间距地设定接触部的位置)，(c)LSI元件的保护性(对LSI元件无损伤，不因非接触伤等引起的安装性能变差)，(d)成本，(e)制造性(应能在插座上的安装，复位容易)，(f)大范围对应(应能在芯片、晶片、大型晶片上对应等)。
就试验而言主要有加压接触方法(Temporally Contact)和定位焊接方法。加压接触方法是不使LSI元件的端子与插座的端子熔融接合而通过加压进行电接触的方法。如果解除加压，就可以将LSI元件的端子与插座端子分离。
然而，在加压接触方法中，为了得到在接触界面稳定的电接触，而必需对每个接点施加高的接触加压力(例如10g/pin)。其理由是因为增加接触界面实际的接触面积，并防止集中电阻。此外，因为在端子的表面上有污染膜或氧化膜，所以必需弄破这些污染膜或氧化膜后接触。
也就是说，在加压接触方法中，不能避免被称为接触电阻的发生。接触电阻有二个大的条件。第一必需有集中电阻。因为实际的接触面积(接点面积)小，所以是由于电流只集中在接触的微小的部分上而发生的电阻。如果外加压力降低则因端子间的实际的接触面积减少，而使集中电阻增加，电阻值升高，接触会不稳定。因此大的外加压力是必要的。
第二，必需有表面膜电阻。在端子和端子的表面上产生的氧化膜、有机物膜的污染膜等是高电阻层，比端子材料的固有的电阻(数10mΩ～数Ω的范围)大得多(数10Ω～数MΩ)。理论上表面膜电阻由(厚度×电阻率)决定，但一般因为是对试验有影响的电阻值或电阻值也是不稳定的，所以在通常的试验中通过破坏该表面膜、或通过刺透接触来避免这个影响。为了避免该表面膜的影响(弄破、刺透)而必需有高的外加压力(例如10g/pin以上)。
虽然在加压接触法中使用的插座为了能尽量做到因发生大的负荷和受到大的负荷使LSI元件和插座本身不变形，而使插座整体坚固而变得相当大。于是必然使插座的成本增加。这是随着LSI元件的接点越多就越严重的问题。例如在施加15g/pin的外加压力的场合，如接点数为60的芯片，则外加压力就变为0.9kg/Chip。在8英时的晶片上，如果接点数是50000，则外加压力就变为750kg/Chip。而要求插座和框架具有耐这样大的外加压力的刚性。
定位焊接方法是在将LSI元件临时安装在配线基板上用在配线基板上有的外部端子进行试验，然后将LSI元件与配线基板分离的方法。这时因为使LSI的端子熔融接合(通过热生成合金)在配线外部端子上，所以虽然不加大的压力也能容易得到LSI的端子与配线基板的外部端子的稳定的电接触。因此不像用这样的加压法那样为了保持大的外加压力而使插座的框体大型化，也不需要大的刚性，几乎只通过配线基板就能构成。
然而，当把LSI元件的端子熔融接合到配线基板上的外部端子上时，在试验后使LSI元件的端子从配线基板的外部端子上分离困难。即使分离了，LSI元件的端子也受到损伤，使在后来将LSI元件安装在作为目标的配线基板上时发生问题。如果是引线丝熔合，则会发生引线残留的麻烦。如果是冲击接合，则因冲击的变形、体积变化、软焊时的热引起的畸变会损害安装性能。在将LSI元件的端子从配线基板的外部端子上剥离时，由于配线基板外部端子材料的一部分转移附着到LSI元件的端子上，而容易损害安装性能。反之，也存在LSI的端子的一部分连接在配线基板的外部端子上不能剥离的担心。
当使LSI元件的端子熔融接合在配线基板的外部端子上，使端子之间合金化时，会在LSI元件和LSI元件的端子上引起热应力。当LSI芯片的线膨胀系数与配线基板的线膨胀系数不同时，在与安装时的温度不同的温度(常温保管时、试验时等)下，温度差将以尺寸差的形式显露出来，在LSI元件和配线基板上发生翘起。于是不仅接触状态变得不稳定，而薄形化的LSI芯片和LSI晶片有内部出现裂纹的危险。另外，如前所述，由于连接端子部受到热应力的作用，而引起氧化碳化，其它组成的变化(热老化)，与没有进行过临时安装的元件的端子相比，安装性能容易变差。
总之，虽然用加压接触法容易使端子彼此间分离容易，但必需大的外压力。而虽然用定位焊接法可以达到电接触，但使端子彼此间分离困难。因此为了实现KGD的普及，而必需即使不施加大的力也能得到稳定的电接触，并且能使端子彼此间分离。另外必需不使端子LSI元件的端子在分离端子彼此分离后变形不大，或不能损害其后的安装性，并且要求在端子彼此间的连接和分离时不需要大的热量。
发明内容
本发明的目的在于：提供能试验LSI元件，将LSI元件供给用户的LSI插件和LSI元件的试验方法和半导体器件的制造方法。
本发明的LSI插件，包括：具有多个端子的至少一个LSI元件、和具有多个端子的配线线基板，该LSI元件的多个端子各自包括第1导电层、重叠在该第1导电层上形成的第2导电层，上述配线基板的多个端子各自包括接合在该LSI元件的端子的第2导电层上的第3导电层；该第1导电层、该第2导电层和该第3导电层由该第2导电层与该第3导电层的金属问结合力比该第1导电层与该第2导电层的金属间结合力强的材料所形成。配线基板还具有通过配线与上述配线基板的多个端子连接的多个外部连接端子。
本发明的LSI元件的试验方法，包括：在LSI元件上形成各自包括第1导电层和重叠形成在该第1导电层上的第2导电层上的第2导电层的多个端子的工序，在配线基板上形成各自包括第3导电层的多个端子、和通过配线与该多个端子连接的多个外部连接端子的工序，为了使第2导电层与第3导电层结合而将该LSI元件的多个端子接合该配线基板的多个端子上的工序，以及使用该配线基板的多个外部连接端子进行该LSI元件的试验工序；该第1导电层、该第2导电层和该第3导电层由该第2导电层与该第3导电层的金属间结合力比该第1导电层与该第2导电层的金属间结合力强的材料所形成。
本发明的半导体器件的制造方法，包括：在LSI元件上形成各自包括第1导电层和重叠形成在该第1导电层上的第2导电层的多个端子的工序，在配线基板上形成各自包括第3导电层的多个端子和通过配线与该多个端子连接的多个外部连接端子的工序，为了使该第2导电层与该第3导电层结合而将该LSI元件的多个端子接合在该配线基板的多个端子上的工序，使用该配线基板的多个外部连接端子进行该LSI元件的试验的工序，将该LSI元件和该配线基板送到与试验位置不同的位置上的工序，将该LSI元件的多个端子从该配线基板的多个端子上剥离的工序，以及将该LSI元件的多个端子接合在另一个配线基板的多个端子上的工序；该第1导电层、该第2导电层和该第3导电层由该第2导电层与第3导电层的金属间结合力比该第1导电层与该第2导电层的金属间结合力强的材料所形成。
在上述各构成中，LSI元件的各端子由2个以上的导电层构成。在第1导电层上重叠接合与第1导电层的材料不同并与第1导电层的材料的润湿性差的第2导电层。配线基板的各端子的最上层的第3导电层采用与元件的端子的最上层的第2导电材料相同或润湿性好的材料。因此第2导电层与第3导电层的金属间结合力比第1导电层与第2导电层的金属间结合力强。
LSI元件的端子与配线基板的端子在不被污染的状态(没有氧化膜和有机物表面膜等表面膜的状态)互相加压接合。尽管使不被污染的相同性质的材料不变成加热焊接的熔融合金，也能发生由彼此的分子间移动、结合所产生的凝聚现象，并一体地形成稳定的电接触。在接合后，即使没有大的外加压力也几乎没有集中电阻。
当试验后朝着LSI元件的端子与配线基板的端子剥离方向施加力时，在第1导电层与第2导电层之间剥离。因为第2导电层因凝着在配线基板的端子上牢固地接合，所以第2导电层附着在配线基板的端子上，在LSI元件的端子上残留第1导电层。
因为即使不花费大的外压力，端子问也能通过凝着结合接合，所以可以得到稳定的电接触，达到低电阻。于是，因为在端子分离之际，当受到剥离力时，在第1导电层与第2导电层之间剥离，所以可以容易地进行分离。在分离后，因为通过剥离露出的新的层，所以不会使其后将LSI元件安装在另一个配线基板上时的安装性变差，即使引线接合有残留，也不会损害接触，并且因为不进行加热，所以端子的材料不会因热而老化。LSI元件全部不受热变形的影响。可以在另一个配线基板上对LSI元件全部没有热变形影响，可以在另一个配线基板没有问题地安装LSI元件。
附图说明
图1是表示本发明实施例的LSI插件的剖面图。
图2是表示图1的LSI插件的俯视图。
图3是表示将LSI元件安装在配线基板上之前的图1的LSI插件的剖面图。
图4是说明本发明半导体器件的制造方法的流程图。
图5是表示将LSI元件安装在另一个配线基板上的半导体器件的例子的图。
图6是表示图5的半导体器件的其它例子的图。
图7是表示用于端子的清洗化的抛光处理的图。
图8A到8C是表示LSI元件的端子与配线基板的端子的接合例子的图。
图9是表示从LSI元件的配线基板分离的工序的图。
图10是表示第2导电层比第1导电层的硬度大的LSI元件的例子的图。
图11是表示从配线基板剥离图10的LSI元件的工序的图。
图12是表示LSI元件的第2导电层比配线基板的第3导电层小的LSI的元件例的图。
图13是表示配线基板端子结构其它例子的剖面图。
图14是表示配线基板端子结构例子的剖面图。
图15A到15D是表示用加强构件加强LSI插件的例子的图。
图16是表示LSI插件的其它例子的图。
图17是表示LSI插件的其它例子的图。
图18是表示图17的LSI插件的立体图。
图19是表示LSI插件的其它例子的立体图。
图20是表示LSI插件的其它例子的俯视图。
图21是表示图20的LSI插件的侧视图。
具体实施方式
图1是表示本发明实施例的LSI插件的剖面图。图2是表示图1的插件的俯视图。图3是表示将LSI元件安装在配线基板上之前的图1的LSI插件的剖面图。
在图1到图3中，LSI插件10由LSI元件12、和安装有LSI元件12的配线基板14组成。在实施例中，LSI元件12是硅芯片。然而，LSI元件也可以是其它的半导体芯片或半导体晶片或CSP等具有微细端子的半导体部件。配线基板14由聚酰亚胺基板构成。配线基板14可以是玻璃纤维环氧树脂基板等其它的基板。
LSI元件12具有多个端子16，各端子16包括在LSI12的表面上有的第1导电层18、和重叠形成在第1导电层18上并且具有比第1导电层18的润湿性差的性质的第2导电层20。
配线基板14具有配线22、形成在配线22上的多个端子24。各端子24具有第3导电层作为其表面层。配线基板14的多个端子24的第3导电层26接合在LSI元件12的端子16的第2导电层20上并且与第2导电层20的材料具有相同或润湿性好的性质。
在本发明中，第1导电层18、第2导电层20和第3导电层26比第2导电层20与第3导电层26的金属间结合力比第1导电层18与第2导电层20的金属间结合力强的材料形成。另外，LSI元件12的端子16包括底层(钝化层)，第1导电层18设置在该底层上。第1导电层18与第2导电层20的金属间结合力比底层与第1导电层18的金属间结合力小。
例如LSI元件12的端子16的第1导电层18由铝形成，而第2导电层20由钨(W)形成。铝和钨可以通过溅射等形成在LSI元件12上。配线基板14的端子24的最上层的第3导电层26由与LSI元件12的端子16的最上层的第2导电层20相同的材料钨形成。可以使用作为绝缘基板材料的PI的挠性印刷板作为配线基板14。
另外，LSI元素12的端子16的第1导电层18由软焊料形成，而第2导电层20由PT(或Rd、W)形成。
在位于配线基板14的周边部的配线22的部分上形成外部连接端子28。配线基板14的外部连接端子28的间距比LSI元件12的端子16的间距大。
按照该LSI插件10，可以使用配线基板的外部连接端子28，进行LSI元件12的试验。这时例如将LSI插件10插入在试验用插座上，使配线基板14的外部连接端子28连接在试验用插座的导体上。这时可以几乎利用过去的试验用插座。另外当要按照配对芯片的原样进行LSI12的试验时，在晶片的小尺寸化的LSI元件12和高功能化的LSI元件12的端子16的场合，因为LSI元件12的端子16的间距非常小，所以必需准备具有非常小的导体的试验用插座，并要花费相当高的成本。
图4是说明本发明的半导体器件的制造方法的流程图。在步骤30中制造LSI插件10。LSI插件10是与参照图1至图3说明过的相同。在步骤31中使用配线基板14的外部连接端子28进行LSI元件12的试验。在LSI元件12的试验中如上述那样利用试验用插座。
接着，在步骤32中运送LSI插件10，这时，LSI元件12的制造者制造插件10，进行LSI元件12的试验，如果试验结果良好，则将LSI插件10运送给用户(发货)。在步骤33中，用户分离LSI元件12和配线基板14(将LSI元件12的端子16从配线基板14的端子24剥离)。然后在步骤34中将LSI元件12安装在用户希望的另一个配线基板上。
用户要求配对芯片、配对晶片或CSP状态的LSI元件12。这是被称为KGD(Known Good Die)的电子部件的发货形态。这时例如将LSI元件12直接安装在电子设备的配线基板上作为配对芯片。或者也以MCM(Multi Chip Modue)或Mcp(Multi Chip Package)或SIP(System InPackage)的形态使用LSI元件12。
因为配线基板14是为LSI元件12的试验而设置的，所以可以在LSI元件12的制造者进行LSI元件12的试验后，LSI元件12的制造者将配线基板14从LSI元件12上分离，然后只将LSI元件12发货。然而与单独运送LSI元件12的方法相比，作为将LSI元件12与配线基板14组合的LSI插座10运送的方法却是有利于LSI元件12的保护。
图5是表示将LSI元件12与配线基板14分离后安装在另一个配线基板上组成的半导体器件的例子的图。在图5中，(A)表示在图4的步骤中将LSI元件12与配线基板14分离后的状态。在LSI元件12的端子16的表面上露出第1导电层18。(B)是表示将分离后的LSI元件12安装在另一个另一个配线基板40上的状态。这时，LSI元件12的多个端子16通过引线44连接在配线基板40的多个端子42上，即通过引线接合。(C)表示清洗分离后的配线基板14的端子24(抛光)的步骤，虽然端子24包括第3导电层26，但是因为在第3导电层26上附着第2导电层20，所以清洗端子24，以使第2导电层从第3导电层脱落。(D)表示清洗后的配线基板14，可以再使用已清洗的配线基板14。
因为在试验步骤中在铝的第1导电层18上不产生伤痕，也不加高的热量，所以不会损害引线接合性能。虽然通常在晶片状态下进行的预备试验中在LSI晶片的端子上残留接触伤痕，但因为用本方法在端子的表面上不残留伤痕，所以安装性能稳定。在这样的LSI晶片的端子上针迹成为问题，虽然接触的次数受到限定，但在本方法中没有这样的问题，即使反复再试验也不会损害接合性能。
图6是表示图5半导体器件其它例子的图。在该例中，LSI元件12的多个端子16通过凸状物46连接在另一个配线基板40的多个端子42上。凸状物46在LSI元件12与配线基板14分离后设置在LSI元件12的端子16上。在这时，在LSI元件12的端子16的第1导电层18上采用Au，第2导电层20(图6中未示出)采用W。把凸状物46变成软焊料的凸状物。软焊料的组成是各种各样的，但有例如交融点软焊料(Pb、Sn＝95∶5)等。
按照本发明，如上所述，第1导电层18、第2导电层20和第3导电层26由第2导电层20与第3导电层26的金属间结合力比第1导电层18与第2导电层20的金属间结合力强的材料形成。特别是至少位于配线基板14的端子24上的第3导电层26由与LSI元件12的端子16的第2导电层20相同的材料或比其润湿性好的材料形成。优选的是LSI元件12的端子16的第2导电层和配线基板14的端子24的第3导电层26通过加压产生的凝集作用金属间结合。而且优选的是在端子16与端子24的接合工序之前，把LSI元件12的端子16的第2导电层20的表面和配线基板14的端子24的第3导电层26的表面清洗干净。
图7是用于端子的清洁化的抛光处理的图。抛光是把LSI元件12和配线基板14插入在舱48内，然后在等离子气氛下例如通过供给氟气进行。另外，抛光处理不受该例的限定。没有必要抛光处理LSI元件12和配线基板14的全部，也可以至少抛光处理第2导电层20的表面和第3导电层26的表面。
这样，在通过把第2导电层20的表面和第3导电层26的表面弄清洁并除去氧化层和其它杂质层后，立即通过加压使LSI元件12的端子16与配线基板14的端子24接合，这样就不会加热LSI元件12的端子16和配线基板14的端子24(或者加热到比融点低的温度)，只要用比较小的压力就能使第2导电层20的表面与第3导电层26通过金属间结合来接合。LSI元件12的端子16与配线基板14的端子24的加压接合最好是将配置在抛光舱48与加压接合装置配置在同一处理室内，并使处理室在真空或不活泼气体(氮等)气氛下。
图8A到8C是表示LSI元件12的端子与配线基板14的端子24的接合例的图。如图8A所示，在端子16、24的表面上容易产生氧化膜或有机物膜等表面膜50。当在端子16、24的表面上有氧化膜或有机物膜等表面膜50时，即使端子16(的第2导电层20)与端子24(的第3导电层26)接触，两者间的表面膜电阻也变大。为使端子16与端子24电连接，在此，加压接点时为了得到试验所需要的稳定的接触状态，而需要大的外加压力，并且必需施加与插针数成比例的接触力连接。按照本发明，优选的是，如图8B所示，在把端子16、24的表面(特别是第2导电层20的表面和第3导电层26的表面)变成清洁的状态下，在这些表面不被污染的状态，如图8C所示那样，使端子16与端子24接合。
如果在LSI元件12的端子16的表面上存在的第2导电层20和在配线基板14的端子24的表面上存在的第3导电层26由相同的材料形成，则因此两者不会被污染，如果发生不平，则只有加压，或者如果在该金属的融点以下的温度并加压，则可以得到足够的金属间结合。因为该金属间结合变成恰恰如同像通过金属的熔融(通过使温度上升到融点以上熔化生成合金)的金属间结合那样的状态，所以没有杂质层，所以恰恰变成接近同一材料的连续状态。在产生氧化膜或有机物化合膜层等表面膜50的状态，即使顶压金属之间，仅通过加压也不能产生稳定的金属间结合。
然而在定位焊接方法的场合，通过加热使温度上升一直到金属的熔点来使表面的分子活性化，也含异物层使由熔融的金属间结合产生。在该方法中，在LSI元件12与配线基板14之间和这些端子16、24之间残留有热变形。
在用钨形成第2导电层20和第3导电层26的场合，当钨之间以纯净的不被污染的状态原样(真空中或氮等不活性气体)内的环境互相加压粘合时，由于两者是同样的材料，所以容易接合。因为最上层的分子能量是活泼的状态，容易引起分子间结合。意味着促进分子间结合，虽然通过使温度上升一些来提高分子能量是有效的，但这时没有必要使温度上升到融点进行熔融。
这样构成的LSI插件10因为不会受热应变的损害，在连接面上也没有杂质层。电阻也低，并且不会发生由线膨胀系数的差引起的配线基板14和LSI元件12的翘起，所以可以实现物理上非常稳定的结合状态。
图9是表示将元件12从配线基板上分离的工序的图。试验后，当在分离LSI元件12与配线基板14方向施加力时，LSI元件12的端子12的端子16的第2导电层20附着在配线基板14的端子24的第3导电层26上，在LSI元件12的端子16上基本上只残留第1导电层18。也就是说，第2导电层20与第3导电层26的金属间结合力比第1导电层18与第2导电层20的金属间结合力大，即因为第2导电层20通过凝着顽强地接合在第3导电层26上，第1导电层18与第2导电层20的金属间结合力比较小，所以第2导电层20在配线基板14侧已经几乎剥离干净，而在LSI元件12侧残留第1导电层18。这样，可以容易将LSI元件12从配线基板14上分离。
另外，在定位焊接方法的场合，不容易使LSI元件侧的端子从配线基本侧的端子上剥离，如果使其强行剥离，则会将LSI元件侧的端子与配线基板侧端局部拉成不规则形状，使其作为端子使用变成困难。
图10是表示第2导电层20比第1导电层18的硬度大或抗拉强度大的LSI元件12的例子的图。图11是表示将图10的LSI元件从配线基板上剥离的工序的图。LSI元件12的端子16的第1导电层18和第2导电层20通过溅射形成，在面上均匀地粘合，在它们之间不产生集中电阻等电阻。
所谓第2导电层20的材料比第1导电层18的材料硬的含意是指第1导电层18容易被从第2导电层20上剥离，使第1导电层18更确实能残留在LSI元件12侧。铝和钨的组合满足这个条件。另外如果担心铝在钨上附着局部地减少，则使铝层比在丝接合中使用的厚度厚几个μm也是有效的。
图12是表示LSI元件12的端子16的第2导电层20比配线基板14的端子24的第3导电层26小的LSI元件的例子的图。如果使第2导电层20的大小比第1导电层18的大小小，则在后面的工序中容易使第2导电层20从第1导电层18上剥离，并具有不容易产生剥离剩余物的效果。
图13是表示配线基板端子结构例子的图。配线基板14的端子16的部分材料也可不完全相同。即，最低限度是仅使作为与LSI元件12的端子16的第2导电层20接触部分的最上层第3导电层26与LSI元件12的端子16的第2导电层20的材料相同，或者是润湿性好的材料。在图13中，配线22是Cu-Ni-Au三层结构，在其上面仅与LSI元件12的端子16结合的部分通过进行W镀层形成第3导电层26。
图14是表示配线基板端子结构的其它例子的图。在该例中，配线22是二层结构在其上面比较宽的区域上通过进行W镀层形成第3导电层26。
图15A至15D是表示用加强构件加强的例子的图。在图15A中，由LSI元件12和配线基板14组成的LSI插件10还通过加强构件52连接。加强构件52用UV硬化型粘接剂或附着UV硬化型粘接剂的条等具有在以后能容易剥离的条件的粘接剂进行辅助接合加强构件52是用于加强LSI元件12与配线基板14间的接合强度的构件，在试验中或在试验后的发货中，使第1导电层18与第2导电层20不容易因受冲击等而剥离。
在图15B中，在从配线基板14上分离LSI元件12之前，照射UV，使构成加强构件52的条失去粘接力。在图15C中，将加强构件52从LSI元件12和配线基板14上剥离开。因此可以不增加LSI元件12负担地将LSI元件12从配线基板14上分离。在图15D中，将LSI元件安装在另一个配线基板40上。
图16是表示LSI插件的其它例子的图。LSI插件10包括LSI元件12和配线基板14。与图1和图2中所示的例子相同，LSI元件12具有各自由第1导电层18和第2导电层20组成的多个端子16，配线基板14具有各自由第3导电层26组成的多个端子24和外部连接端子28。这些导电层虽然未在图16中示出，但与以前说明是相同的。在图16中，将用于辅助LSI元件12的工作或工作试验的电子部件54、56安装在配线基板14上。例如电子部件54是电容器，电子部件56是电阻。电子部件54、56也可以是其它的构件。另外也可以包括具有试验支援功能的LSI。
另外，因为配线基板14可以重复使用，所以使这些部件在每个元件上的成本负担减少。并由于在再使用前进行抛光而能除去表面的异物(氧化铝膜、有机膜)。
图17是表示LSI插件的其它例子的图。图18是图17的LSI插件的立体图。LSI插件10包括多个LSI元件12和配线基板14。各LSI元件12具有各自由第1导电层18和第2导电层20组成的多个端子，配线基板14具有各自由第3导电层26组成的多个端子24和外部端子28。这些导电层虽然在图17和图18中未示出，但与以前的说明是相同的。
图19是表示LSI插件的其它例子的图。LSI插件10包括多个LSI元件12和配线基板14。各LSI元件12具有各自由第1导电层18和第2导电层20组成的多个端子16、配线基板14具有各自由第3导电层26组成的多个端子24和外部端子28。这些导电层虽然未在图19中示出，但与以前的说明是相同的。与多个LSI元件12以晶片的形态一体化。另外没有必要与多个LSI元件以完全的晶片的形态安装在配线基板14上，也可以例如以1/2晶片或1/4的晶片形状安装在配线基板上。
图20是表示LSI插件的其它例子的图。图21是表示图20的LSI插件的侧视图。LSI插件10包括多个LSI元件12和配线基板14。多个LSI元件12是二种以上的(互不相同的)LSI。例如将作为MPU的芯片和存储器芯片(闪存器、DRAM等)混装在一个配线基板上，通过必要的配线互相连接，可以在最终的使用这些LSI的系统LSI(系统插件)的状态下进行试验。各LSI元件12具有各自由第1导电层18和第2导电层20组成的多个端子24和外部连接端子28。配线基板14具有各自由第3导电层26组成的多个端子24和外部连接端子28。这些导电层虽然未在图17和图18中示出，但与以前的说明是相同的。
如以上所说明的那样，按照本发明可以容易而低成本地进行KGD的供给。即在试验中即使不施加力也能得到稳定的电接触(低电阻)，而且在试验后LSI元件能容易地分离，在分离后LSI元件的端子的状态不变形，不会损害安装性能。与在铝的凸部上作为引导连接用的LSI相比，与其说是由于在从前的预先试验(Preliminary Test)中没发生缺陷而提高接合性，莫不如说是由于连接、分离可以不加高热地进行而才不会对LSI元件和LSI元件的端子产生损伤。

Claims (27)

1.一种LSI插件，其特征在于：包括具有多个端子的至少一个LSI元件、和具有多个端子的配线基板，
该LSI元件的多个端子各自包括第1导电层、重叠在该第1导电层上形成的第2导电层，
该配线基板的端子各自包括接合在该LSI元件的端子的第2导电层上的第3导电层；
该第1导电层、该第2导电层和该第3导电层由该第2导电层与该第3导电层的金属间结合力比该第1导电层与该第2导电层的金属间结合力强的材料所形成，
该配线基板还具有通过配线与该配线基板的多个端子连接的多个外部连接端子。
2.如权利要求1所述的LSI插件，其特征在于：该LSI元件的端子的第2导电层和该配线基板的端子的第3导电层通过由加压的凝集作用产生金属间结合。
3.如权利要求2所述的LSI插件，其特征在于：通过使由加压的凝集作用产生金属间结合的结合界面与在加压前清洗的界面结合形成不含杂质层(氧化膜层、有机物层)的金属间结合。
4.如权利要求1所述的LSI插件，其特征在于：该配线基板的外部连接端子的间距比该LSI元件的端子的间距大。
5.如权利要求1所述的LSI插件，其特征在于：该LSI元件的端子的第2导电层材料的硬度比第1导电层材料的硬度大。
6.如权利要求1所述的LSI插件，其特征在于：该LSI元件的端子的第2导电层的材料的抗拉强度比第1导电层材料的抗拉强度大。
7.如权利要求1所述的LSI插件，其特征在于：该LSI元件的端子的第2导电层比该配线基板的第3导电层小。
8.如权利要求1所述的LSI插件，其特征在于：LSI元件和配线基板还通过加强构件连接。
9.如权利要求6所述的LSI插件，其特征在于：该加强构件包括可剥离的粘合剂。
10.如权利要求1所述的LSI插件，其特征在于：用于辅助该LSI元件的动作和动作试验用的电子零部件进一步安装在该配线基板上。
11.如权利要求1所述的LSI插件，其特征在于：该至少一个LSI元件由一个LSI元件组成。
12.如权利要求1所述的LSI插件，其特征在于：该至少一个LSI元件由多个LSI元件组成。
13.如权利要求12所述的LSI插件，其特征在于：该多个LSI元件形成一体。
14.如权利要求12所述的LSI插件，其特征在于：该多个LSI元件是不同种类的LSI元件。
15.一种LSI元件的试验方法，其特征在于，包括：
在LSI元件上形成各自包括第1导电层、和重叠形成在该第1导电层上的第2导电层的多个端子的工序，
在配线基板上形成各自包括第3导电层的多个端子、和通过配线与该多个端子连接的多个外部连接端子的工序，
为了使该第2导电层与该第3导电层结合而将该LSI元件的多个端子接合在该配线基板的多个端子上的工序，以及
使用该配线基板的多个外部连接端子进行该LSI元件的试验的工序；
该第1导电层、该第2导电层和该第3导电层由该第2导电层与该第3导电层的金属间结合力比该第1导电层与该第2导电层的金属间结合力强的材料所形成。
16.如权利要求14所述的LSI元件的试验方法，其特征在于：在上述试验工序后，还包括将该LSI元件的多个端子从该配线基板的多个端子上剥离的工序。
17.如权利要求14所述的LSI元件的试验方法，其特征在于：在上述接合工序前，还包括清洗该LSI元件的端子的第2导电层的表面和该配线基板的端子的第3导电层表面的工序。
18.如权利要求17所述的LSI元件的试验方法，其特征在于：清洗表面的作业是抛光。
19.一种半导体器件的制造方法，其特征在于，包括：
在LSI元件上形成各自包括第1导电层和重叠形成在该第1导电层上的第2导电层的多个端子的工序，
在配线基板上形成各自包括第3导电层的多个端子和通过配线与该多个端子连接的多个外部连接端子的工序，
为了使该第2导电层与该第3导电层结合而将该LSI元件的多个端子接合在该配线基板的多个端子上的工序，
使用该配线基板的多个外部连接端子进行该LSI元件的试验的工序，
将该LSI元件和该配线基板运送到与试验位置不同的位置上的工序，
将该LSI元件的多个端子从该配线基板的多个端子上剥离的工序，以及
将该LSI元件的多个端子接合在另一个配线基板的多个端子上的工序；
该第1导电层、该第2导电层和该第3导电层由该第2导电层与该第3导电层的金属间结合力比该第1导电层与该第2导电层的金属间结合力强的材料所形成。
20.如权利要求19所述的半导体器件的试验方法，其特征在于：在将该LSI元件的多个端子接合在该配线基板的多个端子上的工序之前，还包括至少清洗该LSI元件的端子的第2导电层的表面和该配线基板的端子的第3导电层的表面的工序。
21.如权利要求20所述的半导体器件的制造方法，其特征在于：上述清洗工序是由抛光工序组成。
22.如权利要求19所述的半导体器件的制造方法，其特征在于：在上述剥离工序中，该LSI元件的端子的第2导电层附着在该配线基板的端子的第3导电层上，在该LSI元件的端子上基本上只残留第1导电层。
23.如权利要求19所述的半导体器件的制造方法，其特征在于：在将该LSI元件的多个端子接合在该配线基板的多个端子上的工序中，该LSI元件的端子的第2导电层和该配线基板的端子的第3导电层通过加压的凝集作用进行金属间结合。
24.如权利要求19所述的半导体器件的制造方法，其特征在于：至少在上述运送工序中，该LSI元件和该配线基板还通过加强构件连接。
25.如权利要求24所述的半导体器件的制造方法，其特征在于：该加强构件包括可剥离的粘接剂。
26.如权利要求19所述的半导体器件的制造方法，其特征在于：在将该LSI元件的多个端子接合在另一个配线基板的多个端子上的工序中，将该LSI元件的多个端子引线接合在另一个配线基板的多个端子上。
27.如权利要求19所述的半导体器件的制造方法，其特征在于：在将该LSI元件的多个端子接合在另一个配线基板的多个端子上的工序中，该LSI元件的多个端子用冲击接合在另一个配线基板的多个端子上。
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