CN1728074A - 提供具有总线中继器的串行化存储接口的系统和方法 - Google Patents

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    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network

Abstract

一种封包化的级联存储系统，包括多个存储组件、包括多个段的一存储总线、一总线中继器模块和一段级备用模块。该总线中继器模块经由该存储总线与两个或更多个存储组件通信。在发生段故障时，该段级备用模块为存储总线提供段级备用。

Description

提供具有总线中继器的串行化存储接口的系统和方法
技术领域
本发明涉及一种存储子系统，并尤其涉及提供一种具有总线中继器的串行化存储接口。
背景技术
计算机存储子系统已发展了多年，但是仍保留许多一贯的属性。20世纪80年代早期的计算机存储子系统，例如与本申请共同转让的LeVallee等人的美国专利No.4475194中公开的计算机存储子系统，包括一存储控制器，具有阵列器件、缓冲器、端接器和附属定时及控制功能的存储组件(被发明人同时称为基本存储模块(BSM))，以及一些点到点总线，以允许每个存储组件与该存储控制器经由其自身的点到点地址和数据总线进行通信。图1示出这个20世纪80年代早期的计算机存储子系统的示例，该子系统包括两个BSM、一存储控制器、一维护控制台、和连接BSM和存储控制器的点到点地址及数据总线。
来自与本申请共同转让的Dell等人的美国专利No.5513135的图2示出一种早期的同步存储模块，该模块包括同步动态随机存取存储器(DRAM)8、缓冲设备12、一优化的引脚排列、一互连、以及一电容解耦方法以便利操作。该专利还说明了使用例如锁相环(PLL)的设备在该模块上使用时钟再驱动。
来自共同转让的Grundon等人的美国专利No.6510100的图3示出存储子系统10的简图和说明，该子系统在传统的多点短截线(stub)总线通道上包括最多四个带寄存器的双列直插存储模块(DIMM)40。该子系统包括一存储控制器20、一外部时钟缓冲器30、带寄存器的DIMM 40、地址总线50、控制总线60和数据总线70，在地址总线50和数据总线70上具有端接器95。
图4示出20世纪90年代的存储子系统，该子系统是从图1中的结构发展而来的，并且包括一存储控制器402，一个或多个高速点到点通道404，每个该通道与一总线到总线转换器芯片406相连接，并且每个通道具有一同步存储接口408，该接口使得能够与一个或多个带寄存器的DIMM 410相连接。在此实现中，该高速、点到点通道404以两倍的DRAM数据速率工作，使得该总线到总线转换器芯片406能够以完全的DRAM数据速率操作一个或两个带寄存器的DIMM存储通道。每个带寄存器的DIMM包括一PLL、寄存器、DRAM、一电可擦可编程只读存储器(EEPROM)和端接器、以及其他无源元件。
如图5中所示，存储子系统经常通过一存储控制器与单个存储模块或在“短截线”总线上互连的两个或更多存储模块相连接构成。图5是一多点短截线总线存储器结构的简图，该结构与图3中所示的结构类似。此结构在成本、性能、可靠性和升级能力之间实现了合理的折衷，但是对可连接在该短截线总线上的模块的数量有固有的限制。可连接在短截线总线上的模块的数量的极限与在总线上传送的信息的数据传输率直接相关。随着数据传输率增加，必须减小短截线的数量和长度以确保稳健的存储操作。提高总线的速度通常会导致总线上的模块的数量减小，最优的电接口是其中单个模块直接连接在单个控制器上的接口，或一具有很少的(如果有的话)将导致反射和阻抗不连续的短截线的点到点接口。因为大多数存储模块的数据宽度为64或72位，所以此结构也需要大量的引脚以传送地址、命令和数据。作为代表性的引脚数，图5中示出120个引脚。
来自与本申请共同转让的Petty的美国专利No.4723120的图6涉及在多点通信结构中应用菊花链结构，否则该结构将需要多个端口，每个端口经由点到点接口与单独的设备相连接。通过采用菊花链机构，可形成具有较少端口(或通道)的控制站，并且通道上的每个设备可利用标准的上行和下行协议，而与它们在该菊花链结构中的位置无关。
图7示出根据美国专利No.4723120的教导实现的菊花链存储总线。存储控制器111连接在存储总线315上，该总线进一步连接在模块310a上。模块310a上的缓冲器将总线315上的信息再驱动到模块310b上，模块310b进一步将总线315再驱动到被指示为310n的模块位置。每个模块310a包括DRAM 311a和缓冲器320a。总线315可被描述为具有菊花链结构，每个总线在性质上是点到点的。
使用菊花链总线的缺陷是会提高故障使得沿该总线的多个存储模块受影响的可能性。例如，如果第一模块不起作用，则总线上的第二和随后的模块也将不起作用。使用菊花链总线的另一个缺陷，该菊花链上的每个存储模块的存储等待时间将根据该模块在该菊花链上的位置而改变。
发明内容
本发明的示例性实施例包括一种封包化的(packetized)级联存储系统，该系统包括多个存储组件、一包括多个段的存储总线、一总线中继器模块和一段级备用模块。该总线中继器模块经由该存储总线与两个或更多个存储组件通信。在发生段故障时，该段级备用模块为存储总线提供段级备用。
另外的示例性实施例包括一种用于提供存储接口的方法。该方法包括在总线中继器模块中接收输入信号，该来自存储总线的输入信号包括多个段。确定与总线中继器模块相关联的模式。响应于位之一与故障段相关联，重新设置输入信号中的位的位置。然后响应于该模式，经由存储总线将输入信号传送给一个或多个存储组件。
另外的示例性实施例包括一种用于提供存储接口的存储介质。该存储介质用机器可读的计算机程序代码编码，并包括用于使计算机执行一种方法的指令。该方法包括在总线中继器模块中接收输入信号，该来自存储总线的输入信号包括多个段。确定与总线中继器模块相关联的模式。响应于位之一与故障段相关联，重新设置输入信号中的位的位置。然后响应于该模式，经由存储总线将输入信号传送给一个或多个存储组件。
另外的示例性实施例包括一封包化的级联通信系统。该系统包括多个通信组件、一通信总线、一总线中继器模块和一段级备用模块。该通信总线包括多个段。该总线中继器模块经由该通信总线与两个或更多个通信组件通信，并且在发生段故障时，该段级备用模块为通信总线提供段级备用。
另外的示例性实施例包括一种用于提供通信接口的方法。该方法包括在总线中继器模块中接收输入信号，该来自通信总线的输入信号包括多个段。确定与总线中继器模块相关联的模式。响应于位之一与故障段相关联，重新设置输入信号中的位的位置。然后响应于该模式，经由通信总线将输入信号传送给一个或多个通信组件。
另外的示例性实施例包括一种用于提供通信接口的存储介质。该存储介质用机器可读的计算机程序代码编码，并包括用于使计算机执行一种方法的指令。该方法包括在总线中继器模块中接收输入信号，该来自通信总线的输入信号包括多个段。确定与总线中继器模块相关联的模式。响应于位之一与故障段相关联，重新设备输入信号中的位的位置。然后响应于该模式，经由通信总线将输入信号传送给一个或多个通信组件。
附图说明
下面说明附图，其中在各图中同样的元件使用同样的标号：
图1示出现有技术的经由分离的点到点链路与两个带缓冲的存储组件相连接的存储控制器；
图2示出现有技术的具有缓冲设备的同步存储模块；
图3示出现有技术的使用带寄存器的DIMM的存储子系统；
图4示出现有技术的具有点到点通道、带寄存器的DIMM以及一2∶1总线倍速器的存储子系统；
图5示出现有技术的使用多点存储器“短截线”总线的存储器结构；
图6示出现有技术的在多点通信结构中的菊花链结构，该多点通信结构否则将需要多个端口；
图7示出现有技术的在存储控制器和存储模块之间的菊花链连接；
图8示出可被本发明的示例性实施例利用的级联存储器结构；
图9示出可被本发明的示例性实施例利用的具有级联存储模块、单向总线以及一总线中继器的存储器结构；
图10是在本发明的示例性实施例中可由总线中继器模块实现的1∶4重供动力模式和4∶1多路复用模式的框图；
图11是在本发明的示例性实施例中可由总线中继器模块实现的1∶2重供动力模式和2∶1多路复用模式的框图；
图12是被本发明的示例性实施例利用的总线中继器模块高级逻辑流程的框图。
具体实施方式
本发明的示例性实施例提供了一种灵活、高速和高可靠性的存储系统体系结构和互连结构，该结构包括在任何两个高速互连接口之间的单端(single-ended)、点到点互连。根据希望的属性例如可靠性、性能、密度、空间、成本、元件重用和其他因素，该存储子系统可在若干结构之一中实现。本发明的示例性实施例包括一存储控制器、存储模块和一位于该存储控制器和存储模块之间(或位于两个或更多个存储模块之间)的总线中继器。使用总线中继器模块(也被称为总线中继器芯片)，通过具有到和从存储模块的直接点到点连接，允许增加该存储控制器和存储模块之间的最大操作长度，同时减小平均存储等待时间。通过利用点到点总线结构，单个存储模块中的错误不会影响存储子系统中的其他存储模块的功能。该总线中继器模块包括多种交换模式，并且适合于带缓冲的存储模块和/或经由具有提高的可靠性特性的封包化的、多传输的接口直接连接在一存储控制器上。另外，该总线中继器模块可结合等效总线上相同的缓冲设备与无缓冲的和/或带寄存器的存储模块一起使用，该缓冲设备被编程为以一种与为这些模块类型定义的存储接口一致的方式操作。
图8示出一种级联存储器结构，当带缓冲的存储模块806(例如，缓冲设备包含在存储模块806中)与缓冲控制器802通信时可使用该结构。此存储器结构包括一存储控制器802，该存储控制器经由一高速点到点总线804与一个或多个存储模块806通信。图8中所示的示例性实施例中的每个总线804包括大约50条用于传送地址、命令、数据和时钟的高速线。通过使用上述现有技术中所述的点到点总线，可能优化该总线设计以便可显著地提高数据传输率，以及通过在多个周期上传送数据来降低总线引脚数。图4示出这样一种存储子系统，其中任何一条将存储控制器与一个总线转换器相连接的总线上的数据传输率(例如达每个引脚1066Mb/s)与任何一条在该总线转换器与一个或多个存储模块之间的总线上的数据传输率(例如达每个引脚533Mb/s)的比率是2∶1，而如图8所示的本发明的示例性实施例提供了4∶1的总线速度比率，以使总线效率最高而引脚数最小。
尽管点到点互连允许较高的数据传输率，但是必须通过使每个通道保持合理数量的存储模块806和存储设备(历史上为每个通道四个存储模块，每个存储模块具有4到36个芯片，但是最高为每个通道8个存储模块，最低为每个通道一个存储模块)来使整个存储子系统具有效率。使用点到点总线要求在每个存储模块上必须有一总线再驱动功能，以便存储模块可级联，从而每个存储模块与其他存储模块以及存储控制器802互连。
图9示出本发明的示例性实施例利用的具有存储模块、单向总线以及一总线中继器模块的存储器结构。图9包括一与存储控制器802连接的总线中继器模块906。利用该总线中继器模块906将存储总线上的信号传递给该存储器结构中的存储模块806和/或从存储模块806传递信号。图10和11中示出可由总线中继器模块906实现的工作模式的示例性实施例。图9还在两个存储总线(下行存储总线904和上行存储总线902)的每一个上包括四个存储模块806a、806b、806c和806d，每个存储模块都以点到点的方式连接在总线中继器模块906上。
本发明的一示例性实施例包括两个位于存储控制器802和总线中继器模块906之间的单向总线。总线中继器模块906转而直接连接在存储模块806a-d(“DIMM#1”、“DIMM#2”、“DIMM#3”、“DIMM#4”)存储器结构上。下行存储总线904包含22个单端信号(包括一个用于备用位的信号)和一差分时钟对。下行存储总线904用于从存储控制器802将地址、控制、数据和误码校正(ECC)位下行传送给总线中继器906(在几个时钟周期上)，并且然后传送给安装在该级联存储通道内的一个或多个存储模块806。上行存储总线902包含23个单端信号(包括一个用于备用位的信号)和一差分时钟对，并用于经由总线中继器906从源存储模块806将总线级数据和ECC位上行传送给存储控制器802。存储总线包括多个段(例如在总线中继器模块906和存储模块806a-d之间的每个线或信号；以及在存储控制器802和总线中继器模块906之间的每个线或信号)。使用此存储器结构，以及在DRAM数据传输率(例如，每个引脚400到800Mb/s)和单向存储总线数据传输率(例如，每个引脚1.6到3.2Gb/s)之间的4∶1数据传输率倍增，可将每个存储通道的存储控制器802信号引脚数从大约120个引脚减小到大约50个引脚。
使用图9中所示的存储器结构，每个存储模块806的等待时间是对称的，因为每个存储模块806以点到点的方式与总线中继器906连接。相反，与图9中的结构相比，对于设置在远离存储控制器802两个站之上的任何存储模块806，图8所示的级联存储器结构提供了增加的等待时间。当发生无法校正的存储模块806故障时，由于图8中所示的级联总线结构，该故障模块下游的任何通信都是不可能的。相反，图9中所示的包括总线中继器模块906的存储器结构可防止有故障的存储模块806影响剩余存储模块806的继续操作。
此外，图9中所示的存储器结构允许支持存储器镜像(对两个存储模块806而不是一个存储模块的并行写操作和读操作，并且如果发现第一个存储模块806具有无法改正的错误，则从第二个存储模块806进行读操作)，而不必利用两个存储模块806之间的非对称的存储等待时间。这是可能的，因为总线中继器模块906直接连接在每个存储模块806上。此外，图9中所示的存储器结构，有总线中继器906插在存储控制器802和存储模块806之间，增加了最大总线长度，以便可支持距离存储控制器802更远的存储模块806。此增加是允许的，因为每个通道段可具有通道设计允许的最大长度，并且可经由总线中继器模块906组合多个段以获得所需的总长度。
总线中继模块906不必与存储控制器802通信。在本发明的其他示例性实施例中，总线中继器906可位于级联存储器结构中的两个存储模块之间(例如806a和806b、806b和806c、以及806c和806d)，而不位于存储控制器802和每个存储模块806a-d之间。另外，总线中继模块906可位于一个存储模块806(例如806a)和多个其他存储模块806(例如806b-d)之间。此外，总线中继器模块906可如图9中所示实现为单个部件，或实现为多个物理部件。当与存储系统一起实现总线中继模块906时，其他配置也是可能的。例如，存储系统可包括具有总线中继器模块906的图9中所示的下行总线904，和一使用图8中所示的级联存储总线804实现的上行总线902(即没有总线中继器模块906)。在另一示例中，存储系统包括具有总线中继器模块906的图9中所示的上行总线902，和一使用图8中所示的级联存储总线804实现的下行总线904(即，没有总线中继器模块906)。
在本发明的其他示例性实施例中，可使用一通信组件(例如，通信控制器)替换图9中的存储控制器802，使用通信媒介(例如，一个或多个通信总线)代替上行总线902和下行总线904，并使用通信组件代替存储模块806a-d。可使用例如发送器(例如由通信控制器实现的)的通信组件代替存储控制器802。可利用该发送器来编码并经由该通信媒介发送信息。通信媒介可由电缆、电线、语音和/或任何其他的传送方法实现。存储模块806a-d可用接收器(例如，由通信控制器实现的)代替。可利用该接收器来接收来自通信媒介的信息，并随后对该信息解码。在其他示例性实施例中，发送器也起到接收器的作用，并且接收器也起到发送器的作用。
图10的框图示出在本发明的示例性实施例中可由总线中继器模块906实现的1∶4重供动力模式1002和多路复用模式1004。参照该1∶4重供动力模式1002，存储控制器802经由下行总线904启动对位于存储控制器802下游的一个或多个存储模块806的操作。然后，下行总线904被总线中继器906重供动力到下行数据总线904的四个相同的拷贝(datao0、datao1、datao2和datao3)。所有下游存储模块806将监视下行数据总线904，来查看数据是以该模块为目标。目标存储模块806将接收信息并作用于该接收到的信息，而剩余的存储模块806将忽略该数据，一旦错误检验和命令译码指示存取并不是针对它们。因为所有存储模块806都具有与总线中继器906的直接点到点连接，所以此模式在所有存储模块806之间提供了一致的存储等待时间。当在一个或多个存储模块806中发生无法改正的错误时，剩余的存储模块806由于该点到点连接而仍将操作。
参照4∶1多路复用模式1004，存储模块806提供数据(datai0、datai1、datai2和datai3)，并且总线中继器906将该数据多路复用到朝向存储控制器802的一个上行总线902(datao0)。同样，所有存储模块806的存储等待时间是一致的。当在一个或多个存储模块806中发生无法改正的错误时，假设所有存储模块806与总线中继器906点到点连接，则剩余的存储模块806仍将起作用。1∶4重供动力模式和4∶1多路复用模式的使用是互补的，因为系统通常将同时使用这两种操作模式来创建一具有读和写能力的存储系统。
图11是在本发明的示例性实施例中可由总线中继器模块实现的1∶2重供动力模式和2∶1多路复用模式的框图。参照1∶2重供动力模式1102，物理上存在两个独立的1∶2重供动力功能。与传统模式中仅有一个下行总线904(datai0)相比，此结构允许存储控制器802操作两倍的下行总线904(datai0和datai1)。此模式还可通过使存储控制器802将同样的数据源(分别为datai0和datai1)提供给两个存储模块806来担当一存储器镜像解决方案，从而将数据在datao0、datao1、datao2和datao3中复制。在另一实施例中。在另一实施例中，存储控制器802可提供两个不同的数据源(datai0和datai1不相同)，对于datai0重供动力到datao0、datao1上，对于datai1重供动力到datao2、datao3上。当在一个或多个存储模块806中发生无法改正的错误时，假设所有存储模块806与总线中继器906点到点连接，则剩余的存储模块806仍将起作用。
参照图11中所示的2∶1多路复用模式1104，存储模块806提供被多路复用到datao0上的datai0和datai1，而datai2和datai3被多路复用到datao1上。这与4∶1多路复用模式相比增加了带宽，而朝向存储控制器802的存储等待时间同样一致。可在此结构中使用存储器镜像，而存储控制器802将从datao0和datao1中选择。当在一个或多个存储模块806中发生无法改正的错误时，假设所有存储模块806与总线中继器906点到点连接，则剩余的存储模块806仍将起作用。图10和11中的全部四种交换模式都可用于数据镜像和/或增加存储总线带宽。文中所述的镜像方案和方式旨在是示例性的，本发明的示例性实施例可使用其他的镜像方案。例如，参照图10，存储器镜像可通过将单个数据源复制成四个同样的拷贝以为选择的使命关键性应用提供四重冗余来实现。
图12是可被本发明的示例性实施例使用以提供段级备用和/或其他增强的功能的总线中继器模块的高级逻辑流程的框图。总线中继器模块906可如前文所述位于存储模块806上，和/或位于系统板或卡上。在图的左下部和右下部的块(1224、1228、1239、1234)与接收或驱动该高速总线804相关。“上行”是指总线902在存储控制器802的方向上传送信息，而“下行”是指总线904在离开存储控制器802的方向上传送信息。
参照图12，将来自上游存储组件(即存储模块806)、存储控制器802和/或总线中继器模块906的数据、命令、地址、ECC和时钟信号从下行存储总线904接收到接收器组件1224。接收器功能块1224向下行存储总线904提供宏和支持逻辑，并且在本发明的一示例性实施例中支持一22位、高速、从属接收器总线。接收器功能块1224将时钟信号传送给一时钟逻辑和分配功能块1218(例如，以产生4∶1时钟信号)。时钟逻辑和分配功能块1218还接收来自遍布和杂项信号1210的数据输入。这些信号通常包括用于时钟分配PLL的控制和建立信息、用于BIST(内置的自检测)模式的检测输入、可编程时间设置等。接收器功能块1224将数据、命令、ECC和地址信号传送给总线备用逻辑块1226，以在从前面的存储组件传送期间使用备用线的情况下，当可应用时，重新设置数据的位设置。在本发明的示例性实施例中，总线备用逻辑块1226由多路复用器实现以在需要时移动信号位置。接下来，将原信号或重新排序的信号输入另一个总线备用逻辑块1236，以在必要时修改或重新排序信号位置，以考虑可能存在于当前的存储组件和下游存储组件之间的任何有缺陷的互连。然后，将该原信号或重新排序的信号输入到驱动器功能块1228，以便经由下行存储总线904将该信号传送给链中的下一个存储模块806。在本发明的示例性实施例中，使用多路复用器来实现总线备用逻辑1236。驱动器功能块1228为下行存储总线904提供宏和支持逻辑，并且在本发明的一示例性实施例中，支持一22位、高速、低等待时间的级联总线驱动器。
除了将原信号或重新排序的信号输入总线备用逻辑1236之外，总线备用逻辑1226还将原信号或重新排序的信号输入下行总线ECC功能块1220，以对帧进行错误检测和校正。下行总线ECC功能块1220作用于从下行存储总线904通过总线中继器模块906接收或传递的任何信息，以判定是否存在总线错误。下行总线ECC功能块1220分析总线信号，以判定该些信号是否有效。接下来，下行总线ECC功能块1220将已校正的信号传送给命令状态机1214。命令状态机1214将与命令译码或冲突相关联的错误标志输入到遍布和杂项功能块1210。下游和上游模块也将错误标志和/或错误数据(如果有的话)呈现给该遍布和杂项功能块1210，以能够将这些错误报告给存储控制器、处理器、服务处理器或其他错误管理部件。
参照图12，该遍布和杂项功能块1210将错误标志和/或错误数据传送给存储控制器802。通过从此结构中的每个存储模块806收集错误标志和/或错误数据，存储控制器802将能够识别故障段，而不必启动进一步诊断，即使在本设计的一些实施例中可进行其他的诊断。另外，一旦达到故障数量或故障类型的安装选择的阈值(例如1、2、10或20)，则通常响应于来自存储控制器802的输入，遍布和杂项功能块1210可用备用线替代故障段。在本发明的一示例性实施例中，为每组四个传送进行错误检测和校正，从而允许在接收到构成一帧的八个传送的一半之后译码和启动操作。对来自下行存储总线904的通过存储模块806的所有信号进行错误检测和校正，而不管该些信号是否将被特定的存储模块806处理。下行总线ECC功能块1220将来自已校正信号的数据位输入到写数据缓冲器1212。
命令状态机1214还判定该些已校正的信号(包括数据、命令和地址信号)是否指向存储模块806并应当由其处理。如果已校正信号指向存储模块806，则命令状态机1214确定采取什么行动，并且可启动DRAM行动、写缓冲器行动、读缓冲器行动或它们的组合。根据存储模块806的类型(带缓冲的、无缓冲的、带寄存器的)，命令状态机1214选择合适的驱动特性、定时和定时关系。与DRAM规范一致地，写数据缓冲器1212将数据信号传送给存储数据接口1206，而命令状态机1214将相关联的地址和命令信号传送给存储命令接口1208。存储数据接口1206从存储设备读取存储数据1242，并将存储数据写入存储设备。数据与命令的定时关系根据存储模块806的类型的不同而不同。例如，当存储数据接口1206向带寄存器的DIMM存储模块804发送一命令时，与发送给无缓冲的DIMM存储模块806的命令相比，此命令占用一个额外的时钟周期。另外，存储命令接口1208在12条线上输出6个不同的时钟。为了支持使用无缓冲的和带寄存器的存储模块806两者，可根据存储模块806的类型逻辑地配置来自存储命令接口1208的存储a输出1204和存储b输出1202。例如，当多模式存储设备与两个无缓冲的DIMM存储模块806通信时，存储a输出1204可指向第一无缓冲的DIMM存储模块806，而存储b输出1202可指向第二无缓冲的DIMM存储模块806。
在存储模块806执行一命令例如读命令之后，与存储设备“读”定时一致地，要传送给存储控制器802的数据信号可临时存储在读数据缓冲器1216内。读数据缓冲器1216将读数据传送到上行总线ECC功能块1222中。上行总线ECC功能块1222为读数据缓冲器1216中的信号生成校验位。该些校验位和来自读数据缓冲器1216的信号被输入到上行数据多路复用功能块1232。该上行数据多路复用功能块1232通过总线备用逻辑1238和驱动器功能块1230将数据合并到上行存储总线902上。如果需要的话，总线备用逻辑1238可重定向该些信号以考虑当前的存储模块806和上游接收模块(或存储控制器)之间的有缺陷的段。驱动器功能块1230经由上行存储总线902将原信号或重新排序的信号传送给链中的下一个存储组件(即存储模块806)或存储控制器802。在本发明的一示例性实施例中，使用多路复用器实现总线备用逻辑1238以将信号移位。驱动器功能块1230为上行存储总线902提供宏和支持逻辑，并且在本发明的一示例性实施例中支持一23位、高速、低等待时间的级联驱动器总线。
上行存储总线902中的数据、时钟和ECC信号还被任何上游存储模块806中的任何上游总线中继器模块906接收。这些信号需要被上行传递到达下一个存储模块806或存储控制器802。参照图12，来自下游存储组件(即，存储组件806)的数据、ECC和时钟信号在上行存储总线902上被接收到接收器功能块1234中。接收器功能块1234为上行存储总线902提供宏和支持逻辑，并且在本发明的一示例性实施例中支持一23位、高速、从属接收器总线。接收器功能块1234将数据和ECC信号通过总线备用功能块1240传递到上行数据多路复用功能块1232，并然后传递到总线备用逻辑块1238。信号经由驱动器功能块1230传送给上行存储总线902。
除了将数据和ECC信号传递到上行数据多路复用功能块1232之外，总线备用功能块1240还将原始的或重新排序的数据和ECC信号输入到上行总线ECC功能块1222，以对帧进行错误检测和校正。上行总线ECC功能块1222在从总线中继器906接收或通过的来自上行存储总线902任何信息上进行操作，以判定是否存在总线错误。上行总线ECC功能块1222分析该数据和ECC信号，以判定该数据是否有效。接下来，上行总线ECC功能块1222将任何错误标志和/或错误数据传送给遍布和杂项功能块1210，以便传送给存储控制器802。另外，一旦达到预先确定的故障数量或类型的阈值，则通常响应于存储控制器802的指示，遍布和杂项功能块1210可用备用段替代故障段。
图12中的框图是可被本发明的示例性实施例利用的总线中继器模块906的一个实现。图12中所示的总线中继器模块906提供段级备用和总线级ECC。在不背离本发明的范围的情况下还可有其他的实现。
如上所述，本发明的实施例可体现为计算机实现的过程和用于实现这些过程的装置的形式。本发明的实施例还可体现为包括指令的计算机程序代码的形式，该些指令包含在有形的介质例如软盘、CD-ROM、硬盘驱动器或任何其他的计算机可读存储介质中，其中，当该计算机程序代码加载到计算机中并被计算机执行时，该计算机变为实现本发明的装置。本发明还可体现为这样的计算机程序代码的形式，即例如存储在一存储介质中，加载到计算机中和/或被计算机执行，或在一些传送介质上传递例如在电线或电缆上传递，通过光纤或经由电磁辐射传递，其中，当该计算机程序代码加载到计算机中并被计算机执行时，该计算机变为实现本发明的装置。当实现于通用微处理器上时，计算机程序代码段配置该微处理器以创建特定的逻辑电路。
尽管已参照示例性实施例说明了本发明，但是本技术领域内的技术人员应理解，可进行多种变型或用等效物替代本发明的部件，而不会偏离本发明的范围。另外，可进行多种修改以使特定的环境或材料适应于本发明的教导，而不会偏离本发明的实质范围。因此，本发明并不是要局限于所公开的作为执行本发明的最好方式的特定实施例，而是本发明将包括所有落在所附权利要求的范围内的实施例。此外，术语第一、第二等的使用并不是指示任何顺序或重要性，而是使用术语第一、第二等将一个部件与其他部件区分开。

Claims (49)

1.一种封包化的级联存储系统，包括：
多个存储组件；
包括多个段的存储总线；
总线中继器模块，该总线中继器模块经由该存储总线与两个或更多个该存储组件通信；以及
段级备用模块，在发生段故障时，该段级备用模块为该存储总线提供段级备用。
2.根据权利要求1的存储系统，其中，所述总线中继器模块和一存储组件之间的段可用备用段代替。
3.根据权利要求1的存储系统，其中，所述存储组件以存储组件数据传输率操作，而所述存储总线以四倍的该存储组件数据传输率操作。
4.根据权利要求1的存储系统，还包括总线级误码故障检测和校正模块，以提供总线级误码故障检测和校正。
5.根据权利要求1的存储系统，其中，所述存储组件之一是存储控制器。
6.根据权利要求1的存储系统，其中，所述存储组件之一是带缓冲的存储模块。
7.根据权利要求1的存储系统，其中，所述存储组件之一是无缓冲的存储模块。
8.根据权利要求1的存储系统，其中，所述存储组件之一是带寄存器的存储模块。
9.根据权利要求1的存储系统，其中，所述总线中继器将所述存储总线上的数据的相同的拷贝再驱动到两个或更多个存储组件上。
10.一种用于提供存储接口的方法，该方法包括：
在总线中继器模块中接收输入信号，该输入信号来自包括多个段的存储总线；
确定与该总线中继器模块相关联的模式；
响应于该输入信号中的位之一与故障段相关联，重新设置该输入信号中的位；以及
响应于该模式，经由该存储总线将该输入信号传送给一个或多个存储组件。
11.根据权利要求10的方法，其中，所述模式是1∶4重供动力模式，并且所述总线中继器模块将所述输入信号的四个相同的拷贝传送给四个所述存储组件。
12.根据权利要求10的方法，其中，所述模式是4∶1多路复用模式，并且所述总线中继器模块将四个输入信号多路复用成一个信号以便传送给一存储组件。
13.根据权利要求10的方法，其中，所述模式是1∶2重供动力模式，并且所述总线中继器模块将所述输入信号的两个相同的拷贝传送给两个所述存储组件。
14.根据权利要求13的方法，其中，所述1∶2重供动力模式实现镜像功能。
15.根据权利要求10的方法，其中，所述模式是2∶1多路复用模式，并且所述总线中继器模块将两个输入信号多路复用成一个信号以便传送给一存储组件。
16.根据权利要求15的方法，其中，所述2∶1多路复用模式实现镜像功能。
17.根据权利要求10的方法，还包括实现总线级错误检测和校正功能。
18.一种以用于提供存储接口的机器可读计算机程序代码编码的存储介质，该存储介质包括用于使计算机执行一方法的指令，该方法包括：
在总线中继器模块中接收输入信号，该输入信号来自包括多个段的存储总线；
确定与该总线中继器模块相关联的模式；
响应于该输入信号中的位之一与故障段相关联，重新设置该输入信号中的位；以及
响应于该模式，经由该存储总线将该输入信号传送给一个或多个存储组件。
19.根据权利要求18的存储介质，其中，所述模式是1∶4重供动力模式，并且所述总线中继器模块将所述输入信号的四个相同的拷贝传递给四个所述存储组件。
20.根据权利要求18的存储介质，其中，所述模式是一4∶1多路复用模式，并且所述总线中继器模块将四个输入信号多路复用成一个信号以便传递给一存储组件。
21.根据权利要求18的存储介质，其中，所述模式是1∶2重供动力模式，并且所述总线中继器模块将所述输入信号的两个相同的拷贝传送给两个所述存储组件。
22.根据权利要求18的存储介质，其中，所述模式是2∶1多路复用模式，并且所述总线中继器模块将两个输入信号多路复用成一个信号以便传送给一存储组件。
23.根据权利要求18的存储介质，其中，所述2∶1多路复用模式实现镜像功能。
24.根据权利要求18的存储介质，其中所述方法还包括实现总线级错误检测和校正功能。
25.一种封包化的级联通信系统，包括：
多个通信组件；
包括多个段的通信总线；
总线中继器模块，该总线中继器模块经由该通信总线与两个或更多个该通信组件通信；以及
段级备用模块，在发生段故障时，该段级备用模块为该通信总线提供段级备用。
26.根据权利要求25的通信系统，其中，所述总线中继器模块和一通信组件之间的段可用备用段代替。
27.根据权利要求25的通信系统，其中，所述通信组件以通信组件数据传输率操作，而所述通信总线以四倍的该通信组件数据传输率操作。
28.根据权利要求25的通信系统，还包括总线级误码故障检测和校正模块，以提供总线级误码故障检测和校正。
29.根据权利要求25的通信系统，其中，一个或多个所述通信组件是通信控制器。
30.根据权利要求25的通信系统，其中，一个或多个所述通信组件包括接收器。
31.根据权利要求25的通信系统，其中，一个或多个所述通信组件包括发送器。
32.根据权利要求25的通信系统，其中，一个或多个所述通信组件包括接收器和发送器。
33.根据权利要求25的通信系统，其中，所述总线中继器将所述通信总线上的数据的相同的拷贝再驱动到两个或更多个所述通信组件上。
34.一种用于提供通信接口的方法，该方法包括：
在总线中继器模块中接收输入信号，该输入信号来自包括多个段的通信总线；
确定与该总线中继器模块相关联的模式；
响应于该输入信号中的位之一与故障段相关联，重新设置该输入信号中的位；以及
响应于该模式，经由该通信总线将该输入信号传送给一个或多个通信组件。
35.根据权利要求34的方法，其中，所述模式是1∶4重供动力模式，并且所述总线中继器模块将所述输入信号的四个相同的拷贝传送给四个所述通信组件。
36.根据权利要求34的方法，其中，所述模式是4∶1多路复用模式，并且所述总线中继器模块将四个输入信号多路复用成一个信号以便传送给一通信组件。
37.根据权利要求34的方法，其中，所述模式是1∶2重供动力模式，并且所述总线中继器模块将所述输入信号的两个相同的拷贝传送给两个所述通信组件。
38.根据权利要求37的方法，其中，所述1∶2重供动力模式实现镜像功能。
39.根据权利要求34的方法，其中，所述模式是2∶1多路复用模式，并且所述总线中继器模块将两个输入信号多路复用成一个信号以便传送给一通信组件。
40.根据权利要求39的方法，其中，所述2∶1多路复用模式实现镜像功能。
41.根据权利要求34的方法，还包括实现总线级错误检测和校正功能。
42.一种以用于提供通信接口的机器可读的计算机程序代码编码的存储介质，该存储介质包括用于使计算机执行一方法的指令，该方法包括：
在总线中继器模块中接收输入信号，该输入信号来自包括多个段的通信总线；
确定与该总线中继器模块相关联的模式；
响应于该输入信号中的位之一与故障段相关联，重新设置该输入信号中的位；以及
响应于该模式，经由该通信总线将该输入信号传送给一个或多个通信组件。
43.根据权利要求42的存储介质，其中，所述模式是1∶4重供动力模式，并且所述总线中继器模块将所述输入信号的四个相同的拷贝传送给四个所述通信组件。
44.根据权利要求42的存储介质，其中，所述模式是4∶1多路复用模式，并且所述总线中继器模块将四个输入信号多路复用成一个信号以便传送给一通信组件。
45.根据权利要求42的存储介质，其中，所述模式是1∶2重供动力模式，并且所述总线中继器模块将所述输入信号的两个相同的拷贝传送给两个所述通信组件。
46.根据权利要求45的存储介质，其中，所述1∶2重供动力模式实现镜像功能。
47.根据权利要求42的存储介质，其中，所述模式是2∶1多路复用模式，并且所述总线中继器模块将两个输入信号多路复用成一个信号以便传送给一通信组件。
48.根据权利要求47的存储介质，其中，所述2∶1多路复用模式实现镜像功能。
49.根据权利要求42的存储介质，还包括实现总线级错误检测和校正功能。
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