CN1979872A - 用于单次可程序化内存的无二极管的阵列 - Google Patents

Abstract

本发明一种单次可程序化内存阵列，其包含在第一行方向中延伸且安置于第一高度的第一行导体、在第二行方向中延伸且安置于第二高度的第二行导体和在列方向中延伸且安置成邻近于所述第一行导体并邻近于所述第二行导体的列导体。所述阵列也包含覆盖所述列导体的至少一部分的介电层、耦接在所述列导体上的所述介电层与所述第二行导体之间的熔丝链。

Description

用于单次可程序化内存的无二极管的阵列

技术领域

本发明涉及一种用于单次可程序化内存的无二极管的阵列和一种制造用于单次可程序化内存的无二极管的阵列的方法，且更特定地说，本发明涉及一种用于具有介电层的单次可程序化内存的无二极管的阵列和一种制造用于具有介电层的单次可程序化内存的无二极管的阵列的方法。

背景技术

在此项技术中已知可擦可程序化只读存储器(EPROM)。一般通过用于存储和下载信息的程序化设备来对EPROM电子地程序化。EPROM可抹除并重新程序化。EPROM通常在封装中包含石英玻璃窗，其用于通过应用紫外线(UV)光来抹除内容。当所述石英玻璃窗暴露于UV光一段时间后，EPROM被抹除且随后可被重新程序化。

在此项技术中也已知单次可程序化(OTP)内存。有若干类型的OTP内存，其包含熔丝、抗熔丝、PROM和屏蔽只读存储器(屏蔽ROM)。通常，由消费者而不是由制造商产生(程序化)OTP的内容。PROM是一种类似EPROM的存储设备但在封装中不具有用于抹除内容的的石英玻璃窗，这减少了封装成本但意味着所述设备不可用UV抹除且因此只可写入一次。PROM一般表现为所有位均读取为逻辑“1”且在程序化期间烧断熔丝会引起每一个别位读取为逻辑“0”。

熔丝OTP单元包含多个“熔丝”，所述熔丝经选择性地暴露于程序化电流以便熔断所选择熔丝以完成所需程序化。抗熔丝OTP单元使用金属绝缘体或二极管结构的崩溃来产生两种不同电阻状态以完成所需程序化。抗熔丝以相反方式充当允许传导达到某一位准的熔丝。抗熔丝允许传导达到某一位准且当超过所述位准时，抗熔丝关闭传导路径从而允许低电阻电流流过抗熔丝。

屏蔽ROM是一类在制造期间被程序化的OTP，因此屏蔽ROM不需要程序化电路。顾名思义，在半导体制造期间通过对所制造的设备进行选择性光屏蔽以完成所需程序化状态而制成屏蔽ROM。然而，由于内存单元尺寸进一步减小，所以对屏蔽ROM程序化变得越来越困难。此外，由于必须为每一应用开发特定的屏蔽，所以制造一笔订单的周转时间(TAT)可能要几个星期。

发明内容

本发明目的是提供一种用于OTP内存的无二极管的阵列。而且，提供一种具有介电层的OTP内存阵列。

简要地说，本发明包含一种单次可程序化内存阵列，其包含在第一行方向中延伸且安置于第一高度的第一行导体、在第二行方向中延伸且安置于第二高度的第二行导体和在列方向中延伸且安置成邻近于所述第一行导体并邻近于所述第二行导体的列导体。所述列方向不同于所述第一和第二行方向。所述阵列也包含覆盖所述列导体的至少一部分的介电层、耦接在所述列导体上的所述介电层与所述第二行导体之间的熔丝链。

本发明也包含一种单次可程序化内存阵列，其包含多个在第一行方向中延伸且安置于第一高度的第一行导体、多个在第二行方向中延伸且安置于第二高度的第二行导体和多个在列方向中延伸且安置于在所述多个第一行导体的相邻对与所述多个第二行导体的相邻对之间的列导体。所述第二高度不同于所述第一高度。所述阵列也包含多个介电层和多个熔丝链。所述多个介电层的每一个都覆盖所述多个列导体的每一个的至少一部分。所述多个熔丝链的每一个都耦接在所述多个列导体的一个与所述多个第二行导体的一个的一邻近行导体之间。

另一方面，本发明包含一种形成具有介电层的单次可程序化内存阵列的方法。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举实施例，并配合所附图式，作详细说明如下。

附图说明

图1为根据本发明的优选实施例具有介电层的单次可程序化内存阵列的部分剖面示意图；

图2为用于形成图1的OTP内存阵列的金属间介电氧化物基底和第一组行导体的透视图；

图3为增加了熔丝层和第二组行导体的图2的基底的透视图；

图4为图案化了熔丝层且添加了列导体的图3的基底的透视图；

图5为向所述列导体添加了介电层的图4的基底的透视图；

图6为不具有填充其间空隙的绝缘体的图1的OTP内存阵列的透视图；

图7为图1的OTP内存阵列的俯视平面图；

图8为经配置用于对多个内存单元的一个进行程序化的图6的OTP内存阵列的透视图；

图9为经配置用于读取多个内存单元的一个的图6的OTP内存阵列的透视图。

【主要组件符号说明】

50：OTP内存阵列

51：金属间介电氧化物基底

52、54：行导体

53：金属间介电氧化物层

56：列导体

57：绝缘体

60：介电层

63：熔丝层

64：熔丝链

66：内存单元

BL1A、BL2A、BL3A、BLnA、BL1B、BL2B、BL3B、BLnB：位线

D1、D2、D3：方向

E1、E2、E3、E4：高度

I_PGM：程序化电流

I_read：读取电流

V_PGM：程序化电压

V_read：读取电压

WL1A、WL2A、WL3A和WLnA：字符线

具体实施方式

某些术语仅为了方便而用于下文的描述且并非限制性的。词“右边”、“左边”、“下部”和“上部”指定所参考的图式中的方向。词“向内”和“向外”分别表示朝向和远离所描述物体及其指定部分的几何中心的方向。所述术语包括以上特定提到的词、其衍生词和意思类似的词。此外，如权利要求中和说明书的相应部分中所使用，词“一”意味着“至少一个”。

如本文中所使用，对传导率的参考将限于所描述的实施例。然而，所属领域的技术人员了解p型传导率可与n型传导率相转换且设备在功能上仍将为正确的(即，第一或一第二传导率类型)。因此，在本文中所使用之处，对n或p的参考也可意味着n和p或p和n可为此而被代替。

此外，n⁺和p⁺分别表示经大量掺杂的n和p区域；n^-+和p⁺⁺分别表示经极大量掺杂的n和p区域；n^-和p^-分别表示经轻微掺杂的n和p区域：且n^-和p^-分别表示极轻微掺杂的n和p区域。然而，这样的相对掺杂术语不应解释为限制性的。

参看详细图式，其中同样的参考数字始终指示同样的组件，图1-9中展示单次可程序化(OTP)内存阵列50，其包含在第一行方向D1中延伸且安置于第一高度E1的第一行导体52、在第二行方向D2(在图1中展示为穿出或进入页面的箭头)中延伸且安置于第二高度E2的第二行导体54和在列方向D3中延伸且安置成邻近于所述第一行导体52并邻近于所述第二行导体54的列导体56。OTP内存阵列50也包含覆盖所述列导体56的至少一部分的介电层60和耦接在列导体56上的介电层60与第二行导体52之间的熔丝链64。第一行导体52形成OTP内存阵列50的字符线，且第二行导体54形成OTP内存阵列50的位线。

第一行方向D1和第二行方向D2是不同的。第一行方向D1和第二行方向D2最好关于彼此正交。当然，第一和第二行方向D1、D2关于彼此可成其它角度。

耦接在列导体56上的介电层60与第二行导体54之间的熔丝链64定义通过程序化而“存储”二进制状态的内存单元66。举例来说，当特定内存单元66的熔丝链64完整无缺时，那么特定内存单元66可为逻辑“0”，且如果特定内存单元66的熔丝链64被打开或“烧断”，那么特定内存单元66可为逻辑“1”，反之亦然。当然，因为熔丝链64一旦被打开或烧断便不可恢复，所以一旦通过打开与内存单元66相关联的熔丝链64而对内存单元66“程序化”，所述特定内存单元66便不可解除程序化，从而表明内存阵列50的单次可程序化特征。

介电层60最好由像氮化物或氧化物的介电材料形成。视需要，可通过使熔丝链64的材料氧化而形成介电层60。熔丝链64最好由经掺杂的多晶硅、未掺杂的多晶硅或薄金属形成。第一和第二行导体52、54和列导体56由多晶硅或诸如铜、铝、锗、钽、银、金、镍、铬、锡、钨、锌、钛、铟等等的金属或其组合物来形成。

OTP内存阵列50更特定地包含多个在第一行方向D1中延伸且安置于第一高度E1的第一行导体52、多个在第二行方向D2中延伸且安置于第二高度E2的第二行导体54、多个在第二行方向D2中延伸且安置于第三高度E3的第三行导体54、多个在第一行方向D1中延伸且安置于第四高度E4的第四行导体52和多个在列方向D3中延伸且安置在多个第一行导体52的相邻对与多个第二行导体54的相邻对之间的列导体56。相对于OTP内存阵列50的基底51，第二高度E2高于第一高度E1；相对于基底51，第三高度E3高于第二高度E2；相对于基底51，第四高度E4高于第三高度E3。因此，第一至第四行导体52、54是相互覆盖的关系。

第二行导体54包含位线BL1A、BL2A、BL3A和BLnA。第三行导体54包含位线BL1B、BL2B、BL3B和BLnB。第一行导体52包含字符线WL1A、WL2A、WL3A和WLnA。第四行导体52包含字符线WL1A、WL2A、WL3A和WLnA。列导体56在相邻字符线WL1A、WL2A、WL3A、WLnA之间互连，且熔丝链64桥接到(bridge to)个别位线BL1A、BL2A、BL3A、BLnA、BL1B、BL2B、BL3B、BLnB以使每一位线BL1A、BL2A、BL3A、BLnA、BL1B、BL2B、BL3B、BLnB电耦接到字符线WL1A、WL2A、WL3A、WLnA的每一个。因此，OTP内存阵列50也包含多个介电层60和多个用于构成对个别位线BL1A、BL2A、BL3A、BLnA、BL1B、BL2B、BL3B、BLnB的互连的熔丝链64。所述多个介电层60的每一个均覆盖多个列导体56的每一个的至少一部分。字符线WL1A、WL2A、WL3A、WLnA，位线BL1A、BL2A、BL3A、BLnA、BL1B、BL2B、BL3B、BLnB、经介电覆盖的列导体56和熔丝链64形成三维(3D)夹层矩阵。由于OTP内存阵列50是三维(3D)内存阵列，所以每单位面积/体积的编码效率和存储密度与使用二极管的屏蔽ROM和常规PROM相比均得以改善。

使用介电层60代替二极管。在OTP内存阵列50中二极管的功能是减少经其它内存单元66流到电流传感器的寄生电流，因为二极管具有大的正向电流特征和小的反向电流特征。介电层60同样代替二极管而执行这个功能。如果介电层60形成为足够薄，那么介电层60将具有大的穿隧电流，尤其是直接穿隧电流。当寄生电流流过其它内存单元66时，寄生电流变得非常小，这是因为其在其路径中流过许多介电层60。穿隧电流表示如下：

$J_{\mathrm{DT}}\≅\frac{4\mathrm{\πq}{m}_1{k}_{B}T}{h^3}{\∫}_0^{E_b}\mathrm{TC}\left(E\right)ln\left[\frac{e^{(E_{\mathrm{Fal}}-E_{c1}-E)/k_{K}T}+1}{e^{(E_{\mathrm{Fa}3}-E_{c1}-E)/k_{B}T}+1}\right]\mathrm{dE}$

其使用通过梯形障碍(即直接穿隧)的穿隧系数的Wentzel-Kramers-Brillouin(WKB)计算法。由

$\mathrm{TC}\left(E\right)=\exp (-\frac{4}{3}{\left(\frac{8{\mathrm{\π}}^2{m}_2}{h^2}\right)}^{1/2}\left(\frac{t_{\mathrm{ins}}}{q{V}_{\mathrm{ins}}}\right)[{(E_{b1}-E-q\frac{V_{\mathrm{ins}}}{t_{\mathrm{ins}}}b)}^{3/2}-{(E_{h1}-E-q\frac{V_{\mathrm{ins}}}{t_{\mathrm{ins}}}a)}^{3/2}\left]\right)$

给定WKB穿隧系数。其中，E_b1是入射边上的障碍高度，m₂是绝缘体中电子的有效穿隧品质，且a、b是古典转折点。

Fowler-Nordheim(FN)穿隧电流表示如下：

$\mathrm{Jdt}=A{\left(\frac{V}{T_{\mathrm{ins}}}\right)}^2\exp [-\frac{B}{(V/T_{\ln s})}]$

其中A、B为常数，T_ins是介电层厚度且V是在介电层60两端的偏压。

OTP内存阵列50可包含任意数目的位线BL1A、BL2A、BL3A、BLnA.BL1B、BL2B、BL3B、BLnB和任意数目的字符线WL1A、WL2A、WL3A、WLnA。而且，可存在位线BL1A、BL2A、BL3A、BLnA、BL1B、BL2B、BL3B、BLnB和字符线WL1A、WL2A、WL3A、WLnA的附加层，其可以不同方式互连而获得甚至更高密度的OTP内存阵列50。OTP内存阵列50可为几千兆字节(GB)或更多。举例来说，一GB的OTP内存50可通过八个高度加以堆栈从而使所述阵列50包含一千六百万×8个位线和八百万个字符线。

每一内存单元66均具有两个(二进制)存储状态：“已程序化”和“未程序化”。未程序化状态是在熔丝链64完整无缺时，且已程序化状态是在熔丝链64被“烧断”(即断路)时。参看图8，为了对OTP内存阵列50程序化，将程序化电压V_PGM选择性地施加到特定字符线52，且将特定位线54选择性地连接到回路(地面)，或反之亦然。程序化电压V_PGM连同到所述回路的路径中的电阻允许电流I_PGM流到所述回路。程序化电流I_PGM足以引起在个别列导体56上的介电层60与位线54之间的特定熔丝链64烧断(即断路)。一旦“已程序化”，特定位线54不可“解除程序化”。举例来说，如图8中所示，将正程序化电压V_PGM施加到位线BL2B并将负程序化电压V_PGM施加到字符线WL1A。电流I_PGM流过由包括字符线WL1A、列导体56、熔丝链64和位线BL2B的小方向箭头所示的路径。所述电流足以烧断连接在BL2B与列导体56之间的熔丝链64从而对与位线BL2B相关联的特定内存单元66程序化。

已程序化状态可表示二进制值“1”，且未程序化状态可表示二进制值“0”。或者，已程序化状态可表示二进制值“0”，且未程序化状态可表示二进制值“1”。

图9展示可通过将读取电压V_read施加到特定字符线WL1A、WL2A、WL3A、WLnA和位线BL1A、BL2A、BL3A、BLnA、BL1B、BL2B、BL3B、BLnB组合来读取内存阵列50的一种方法。举例来说，如图9中所示，将正读取电压V_read施加到位线BL2B并将负读取电压V_read施加到字符线WL1A。电流I_read流过由包括字符线WL1A、列导体56、熔丝链64和位线BL2B的小方向箭头所示的路径。使用电流检测器(未图示)来感测存在或不存在读取电流I_read。如果读取电流I_read在所期望的位准，那么用于被测量的特定内存单元的熔丝链64肯定是完整的，且因此，内存单元66未经程序化(例如逻辑0)。但是，如果不存在可测量的读取电流I_read，那么用于被测量的特定内存单元的熔丝链64肯定被烧断了，且因此，内存单元66已被程序化(例如逻辑1)。

字符线52可耦接到Y译码器(未图标)且位线54可耦接到X译码器(未图示)，以便通过多任务技术或类似技术来读取OTP内存阵列50内的不同内存单元66的状态。

图2至图6表明用于制造OTP内存阵列50的示范性步骤。图2展示所述处理从金属间介电(IMD)氧化物基底51开始，第一组行导体52形成于所述金属间介电氧化物基底51上。一层导电材料可成长或沉积于IMD氧化物基底51上且随后被图案化并蚀刻而形成第一组行导体52。随后将介电或绝缘材料填充到第一组行导体52之间的图案化空间中。或者，可将一层介电材料53沉积于IMD氧化物基底51上，且可对所述介电材料53图案化和蚀刻以便由导电材料填充以形成第一组行导体52且随后用IMD氧化物层53将其覆盖。图3展示添加了另一IMD氧化物层53、熔丝层63和第二组行导体54的图2中具有第一组行导体52的IMD基底51。所述熔丝层63可为形成薄膜的多晶硅的沉积物。将熔丝层63图案化(条纹化)以产生熔丝链64。可通过沉积相对厚的金属或多晶硅层且随后将所述材料图案化以形成个别位线BL1A、BL2A、BL3A、BLnA来形成行导体54的第二行。或者，可在形成熔丝链的前产生个别位线BL1A、BL2A、BL3A、BLnA。图4展示图3的部分已制造的内存阵列，其熔丝层63已被图案化(条纹化)从而形成熔丝链64并添加了列导体56，且列导体56的每一个都必须将熔丝链64的每一个切断为两部分。图5展示向列孔添加了介电层60的图4的部分经制造的内存阵列。所述介电层60附到列孔的侧壁。将诸如钨的导电材料填充到列孔中以形成列导体56。图6展示为了产生不具有填充其间空隙的绝缘体57的图1的OTP内存阵列50，已在第二层行导体54上方将添加另一熔丝层63且已形成另一层行导体54。将熔丝层63图案化(条纹化)以产生熔丝链64，且将第二层行导体54图案化以产生个别位线BL1B、BL2B、BL3B、BLnB。随后可通过重新填充或沉积等等来添加绝缘材料57，以产生图1的OTP内存阵列50。或者，可通过另一工艺流程来制造图1的内存阵列50。举例来说，最初可跳过图4-5中所示的介电层60和列导体56的相对处理以堆栈BL1A、BL2A、BLnB、BL1B、BL2B、BLnB，且然后最终产生介电层60和列导体56。

所述处理可重复若干次以堆栈多个行导体52、54、熔丝链63、列导体56、位线BL1A、BL2A、BL3A、BLnA、BL1B、BL2B、BL3B、BLnB和字符线WL1A、WL2A、WL3A、WLnA，从而形成具有多个内存单元66的较大OTP内存阵列50。

可用此项技术中已知的多种方法的任一种来形成不同膜层。举例来说，可成长或沉积所述膜层。沉积可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、蒸镀、溅镀等等。可通过光刻或光屏蔽(“屏蔽”)技术在半导体基板的表面上形成图案。可通过机械蚀刻或通过化学蚀刻及/或化学机械研磨等等来对膜层进行回蚀(etch back)。此外，已知的掺杂、热处理、扩散、蚀刻、分层、开槽、研磨等等的方法可用于OTP内存阵列50的制造过程中而不会偏离本发明。

由以上所述可见，本发明针对一种用于具有介电层的单次可程序化内存的无二极管的阵列和一种制造用于具有介电层的单次可程序化内存的无二极管的阵列的方法。所属领域的技术人员将理解，可对以上描述的实施例做出改变而不偏离其广泛的发明概念。因此，应理解本发明并不限于所揭示的特定实施例，而是希望涵盖在如附加的权利要求所定义的本发明的精神和范畴内的修改。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (10)

1.一种单次可程序化内存阵列，其特征在于包括：

在一第一行方向中延伸且安置于一第一高度的一第一行导体；

在一第二行方向中延伸且安置于一第二高度的一第二行导体；

在一列方向中延伸且安置成邻近于所述第一行导体并邻近于所述第二行导体的一列导体，所述列方向不同于所述第一和第二行方向；

覆盖所述列导体的至少一部分的一介电层；以及

耦接在所述列导体上的所述介电层与所述第二行导体之间的一熔丝链。

2.如权利要求1所述的单次可程序化内存阵列，其特征在于，所述介电层是氮化物和二氧化硅中的一个。

3.如权利要求1所述的单次可程序化内存阵列，其特征在于，所述熔丝链由经掺杂或未经掺杂的多晶硅形成。

4.如权利要求1所述的单次可程序化内存阵列，其特征在于，所述第一行导体形成字符线且所述第二行导体形成位线。

5.如权利要求1所述的单次可程序化内存阵列，其特征在于，所述第一及第二行导体和所述列导体由多晶硅、铜、铝、锗、钽、银、金、镍、铬、锡、钨、锌、钛和铟的至少一个形成。

6.如权利要求1所述的单次可程序化内存阵列，其特征在于，所述第一行方向和所述第二行方向是不同的。

7.如权利要求1所述的单次可程序化内存阵列，其特征在于，所述第一行方向和所述第二行方向是关于彼此正交的。

8.如权利要求1所述的单次可程序化内存阵列，其特征在于更包括：

一绝缘体，填充所述第一及第二行导体、所述熔丝链和所述列导体之间的空隙。

9.一种单次可程序化内存阵列，其特征在于包括：

在一第一行方向中延伸且安置于一第一高度的多个第一行导体；

在一第二行方向中延伸且安置于一第二高度的多个第二行导体，所述第二高度不同于所述第一高度；

在一列方向中延伸且安置于所述多个第一行导体的相邻对与所述多个第二行导体的相邻对之间的多个列导体；

多个介电层，所述多个介电层的每一个都覆盖所述多个列导体的每一个的至少一部分；以及

多个熔丝链，所述多个熔丝链的每一个都耦接在所述多个列导体的一个与所述多个第二行导体的一个的邻近行导体之间。

10.一种用于形成单次可程序化内存阵列的方法，其特征在于包括：

提供一金属间氧化物基底；

形成在一第一行方向中延伸且相对于所述金属间氧化物基底安置于一第一高度的一第一行导体；

形成在一第二行方向中延伸且相对于所述金属间氧化物基底安置于一第二高度的一第二行导体；

形成在一列方向中延伸且安置成邻近于所述第一行导体并邻近于所述第二行导体的列导体，所述列方向不同于所述第一及第二行方向；

沉积覆盖所述列导体的至少一部分的一介电层；

在所述列导体上的所述介电层与所述第二行导体之间沉积一熔丝材料；以及

蚀刻所述熔丝材料以产生耦接在所述列导体上的所述介电层与所述第二行导体之间的一熔丝链。

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