DE10010440A1 - Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff und Verfahren zur CAS-Latenzsteuerung - Google Patents
Synchrones dynamisches Speicherbauelement mit wahlfreiem Zugriff und Verfahren zur CAS-LatenzsteuerungInfo
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Abstract
Die Erfindung bezieht sich auf ein SDRAM mit CAS-Latenz und auf ein Verfahren zur Steuerung seiner CAS-Latenz. DOLLAR A Erfindungsgemäß ist das SDRAM so ausgelegt, dass die CAS-Latenz unter Zuhilfenahme eines geeigneten Zählers gesteuert werden kann, indem der Zähler ein Signal zur Steuerung der CAS-Latenz gemäß der Anzahl an Taktzyklen eines Taktsignals steuert, die seit der Anwendung eines Zeilenzugriffsbefehls bis zu einem Spaltenzugriffbefehl in derselben Speicherbank benötigt werden. Alternativ kann die Verzögerungszeit durch geeignetes Setzen eines Modusregisters gesteuert werden. In jedem Fall wird es dadurch möglich, sowohl einen festgehaltenen CAS-Latenzbetrieb als auch einen allgemeinen CAS-Latenzbetrieb durch das SDRAM auszuführen, ohne dass ein zusätzlicher Modusregistersetzbefehl benötigt wird. DOLLAR A Verwendung in der SDRAM-Technologie.
Description
Die Erfindung bezieht sich auf ein synchrones dynamisches
Speicherbauelement (SDRAM) mit wahlfreiem Zugriff, bei dem
eine Spaltenzugriffabtast(CAS)-Latenz vorgesehen ist, sowie
auf ein Verfahren zur Steuerung seiner CAS-Latenz.
Im allgemeinen wird ein SDRAM mit einem Taktsignal synchroni
siert, das von außerhalb des Schaltkreises eingegeben wird,
um den Lese- oder Schreibvorgang des SDRAMs zu steuern. Fig.
13 illustriert die Latenz seit der Anwendung eines Zeilen
zugriffbefehls oder eines Spaltenzugriffbefehls bis zur Da
tenausgabe nach einer herkömmlichen Technik.
Die Anzahl an Taktzyklen eines externen Taktsignals seit der
Anwendung eines Zeilenzugriffbefehls bis zur Ausgabe erster
Daten wird als RAS-Latenz (RL) bezeichnet. Die Anzahl an
Taktzyklen des externen Taktsignals seit der Anwendung eines
Spaltenzugriffbefehls bis zur Ausgabe der ersten Daten wird
als CAS-Latenz (CL) bezeichnet. Die Anzahl an Taktzyklen des
externen Taktsignals seit der Anwendung des Zeilenzugriffbe
fehls bis zur Anwendung des Spaltenzugriffbefehls bezüglich
derselben Speicherbank wird als RAS-CAS-Latenz (RCL) bezeich
net. Die Beziehung zwischen RCL, RL und CL ist in Gleichung 1
gezeigt.
RL = RCL+CL (1)
Wenn der Minimumwert der RAS-Latenz in der Frequenz eines
spezifischen externen Taktsignals mit RLmin bezeichnet wird,
muss RL folgende Gleichung 2 erfüllen:
RL≧RLmin (2)
Wenn der Minimumwert der CAS-Latenz in der Frequenz des spe
zifischen externen Taktsignals mit CLmin bezeichnet wird,
lässt sich RCLmin, d. h. die minimale RAS-CAS-Latenz, durch die
folgende Gleichung 3 ausdrücken:
RCLmin = RLmin-CLmin (3)
In einem System mit einem SDRAM wird selbst für den Fall,
dass RCL<RCLmin ist, speziell in einem festgehaltenen CAS-
Zustand, eine Funktion zum normalen Ausgeben von Daten benö
tigt, um die Leistungsfähigkeit des Systems zu verbessern.
Mit anderen Worten muss die Beziehung RL≧RLmin, die üblicher
weise die Produktspezifikation darstellt, selbst dann erfüllt
sein, wenn RCL<RCLmin ist. Um die Gleichung RL≧RLmin bei der
festgehaltenen CAS-Latenz zu erfüllen, muss die CAS-Latenz CL
folgende Gleichung 4 erfüllen:
CL<CLmin+(RCLmin-RCL) (4)
In einem herkömmlichen SDRAM reicht es aus, CL zu bestimmen,
da die Spezifikation gemäß (RCLmin-RCL)<0 benötigt wird. Dies
gewährleistet die minimale CAS-Latenz CLmin durch einen Modus
registersetz(MRS)-Befehl. In einem festgehaltenen CAS-Zustand
ist es jedoch nur möglich, einen CAS-Befehl einschließlich
eines Spaltenadressenbefehls einzugeben, der eine geeignete
Verzögerungszeit und die Latenz eines Datenpfades steuert,
wenn jeder der Werte in Gleichung 4, d. h. (RCLmin-RCL) und
CLmin, bekannt sind.
Der Erfindung liegt als technisches Problem die Bereitstel
lung eines synchronen dynamischen Speicherbauelementes mit
wahlfreiem Zugriff und CAS-Latenz sowie eines Verfahrens zur
Steuerung der CAS-Latenz eines solchen SDRAMs zugrunde, bei
denen es möglich ist, einen festgehaltenen Spaltenzugriffab
tast(CAS)-Befehl auszuführen und Daten auf vorteilhafte Weise
unter Verwendung des SDRAMs auszugeben.
Die Erfindung löst dieses Problem durch die Bereitstellung
eines SDRAMs mit den Merkmalen des Anspruchs 1, 8, 18, 19, 21
und eines Verfahrens zur Steuerung der CAS-Latenz mit den
Merkmalen des Anspruchs 23 und 24.
Bei dem erfindungsgemäßen SDRAM und dem erfindungsgemäßen
Verfahren zur Steuerung seiner CAS-Latenz können ein
festgehaltener CAS-Latenzbetrieb und ein allgemeiner CAS-
Latenzbetrieb in vorteilhafter Weise durch das SDRAM ohne ei
nen Modusregistersetz(MAS)-Befehl ausgeführt werden.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unter
ansprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der
Erfindung sowie die zu deren besserem Verständnis eingangs
erwähnte, herkömmliche Technik sind in den Zeichnungen darge
stellt, in denen zeigen:
Fig. 1 ein schematisches Blockdiagramm eines synchronen
DRAMs (SDRAMs) mit einer festgehaltenen Spalten
zugriffabtast(CAS)-Latenz gemäß eines ersten erfin
dungsgemäßen Ausführungsbeispiels,
Fig. 2 ein detaillierteres Schaltbild eines in Fig. 1 ver
wendeten Zählers,
Fig. 3 ein detaillierteres Schaltbild einer in Fig. 1 ver
wendeten Puffersteuerung,
Fig. 4 ein Zeitablaufdiagramm für ein Hauptterminal des
SDRAMs nach dem ersten Ausführungsbeispiel in einem
Modus mit festgehaltenem CAS-Befehl,
Fig. 5 ein Zeitablaufdiagramm für das Hauptterminal des
SDRAMs gemäß dem ersten Ausführungsbeispiel in ei
nem Modus mit allgemeinem CAS-Befehl,
Fig. 6 ein Flussdiagramm zur Veranschaulichung eines Ver
fahrens zur Steuerung der CAS-Latenz unter Verwen
dung des SDRAMs nach dem ersten Ausführungsbei
spiel,
Fig. 7 ein schematisches Blockschaltbild eines SDRAMs mit
festgehaltener CAS-Latenz gemäß einem zweiten er
findungsgemäßen Ausführungsbeispiel,
Fig. 8 ein detaillierteres Schaltbild einer ersten Ausle
gung eines in Fig. 7 verwendeten Zählers,
Fig. 9 ein detaillierteres Schaltbild eines in Fig. 8 ver
wendeten ersten Abtastsignalgenerators,
Fig. 10 ein detaillierteres Schaltbild eines in Fig. 8 ver
wendeten zweiten Abtastsignalgenerators,
Fig. 11 ein detaillierteres Schaltbild einer zweiten Ausle
gung für den Zähler von Fig. 7,
Fig. 12 ein Flussdiagramm zur Veranschaulichung eines Ver
fahrens zur Steuerung der CAS-Latenz unter Verwen
dung eines SDRAMs gemäß dem zweiten Ausführungsbei
spiel und
Fig. 13 ein Zeitablaufdiagramm zur Erläuterung der Latenz
aus der Anwendung eines allgemeinen Zeilenzugriff
befehls oder eines allgemeinen Spaltenzugriffbe
fehls auf die Datenausgabe nach einer herkömmlichen
Technik.
Im folgenden werden die verschiedenen gezeigten erfindungsge
mäßen Realisierungen unter Bezugnahme auf die zugehörigen
Zeichnungen näher erläutert, wobei für funktionell äquivalen
te Elemente in verschiedenen Figuren dieselben Bezugszeichen
verwendet sind.
Strukturelemente in Bezug auf die Ausgabe von Daten aus einem
allgemeinen synchronen DRAM (SDRAM) und auf einen Datenausga
bebetrieb können wie folgt vorgesehen sein. Das SDRAM weist
eine Mehrzahl von Speicherbänken auf. Jede Speicherbank um
fasst eine Mehrzahl von in Zeilen und Spalten angeordneten
Speicherzellen. Ein Zeilendecoder zum Auswählen von Zeilen
und ein Spaltendecoder zum Auswählen von Spalten dienen dazu,
eine spezifische Speicherzelle aus der Mehrzahl von Speicher
zellen auszuwählen, die in einer jeden Speicherbank enthalten
sind. Die Daten der Speicherzellen der durch den Zeilendeco
der ausgewählten Zeile werden dann auf ein Paar von Bitlei
tungen ausgegeben, und die Ausgabedaten werden durch einen
Abtast- oder Leseverstärker verstärkt.
Die verstärkten Daten des Paares von Bitleitungen, die zu ei
ner ausgewählten Spalte gehören, werden dann auf eine Daten
eingabe- und Datenausgabeleitung über einen Übertragungs
schalter ausgegeben. Dabei wird der Übertragungsschalter se
lektiv durch eine decodierte Spaltenadresse leitend geschal
tet, die über einen Spaltendecoder eingegeben wird. Die zu
der Eingabe- und Ausgabeleitung gesendeten Daten werden über
einen Ausgabepuffer der Außenwelt zur Verfügung gestellt. Der
Ausgabebetrieb des SDRAMs wird vorzugsweise synchron mit ei
nem von außen eingegebenen Taktsignal gesteuert.
Fig. 1 zeigt in einem schematischen Blockdiagramm ein SDRAM
mit festgehaltener Spaltenzugriffabtast(CAS)-Latenz gemäß ei
nem ersten erfindungsgemäßen Ausführungsbeispiel, wobei le
diglich die erfindungsrelevanten Elemente dargestellt sind.
Wie aus Fig. 1 ersichtlich, beinhaltet das SDRAM in diesem
Fall einen Spaltenadressen-Eingangsanschluß N1, ein erstes
Schieberegister 103, einen Spaltendecoder 109 und eine Spei
cherzellenbank 105.
Die Speicherzellenbank 105, die stellvertretend für meist
mehrere vorhandene Bänke gezeigt ist, umfasst eine Mehrzahl
von in Zeilen und Spalten angeordneten Speicherzellen. Der
Spaltendecoder 109 dient dazu, eine Spalte der Speicher
zellenbank 105 auszuwählen. Der Spaltenadressen-Eingangsan
schluß N1 empfängt eine Spaltenadresse CA zum Auswählen der
Spalte der Bank 105. Das erste Schieberegister 103 verzögert
die Spaltenadresse CA, die über den Spaltenadresseneingabe
anschluß N1 eingegeben wird, um eine Anzahl von Verzögerungs
taktzyklen TD1 und stellt die verzögerte Spaltenadresse dem
Spaltendecoder 109 zur Verfügung. Die Anzahl an Verzögerungs
taktzyklen TD1 erfüllt hierbei die folgende Gleichung 5:
TD1 = (RLmin-CL)-RCL (5)
Dabei repräsentiert RLmin die minimale Anzahl von Taktzyklen
eines Taktsignals CLK, die seit der Anwendung eines Zeilen
zugriffbefehls bis zur Datenausgabe aus der Speicherzelle be
nötigt wird. CLmin repräsentiert die minimale Anzahl von Takt
zyklen des Taktsignals CLK, die seit der Anwendung eines
Spaltenzugriffbefehls bis zur Datenausgabe aus der Speicher
zelle benötigt wird. Des weiteren repräsentiert RCL die An
zahl von Taktzyklen des Taktsignals CLK seit der Anwendung
des Zeilenzugriffbefehls bis zur Anwendung des Spalten
zugriffbefehls bezüglich derselben Speicherbank.
Das erste Schieberegister 103 umfasst vorzugsweise eine Mehr
zahl von Registern 103a, 103b und 103c sowie einen Multiple
xer 103x. Die Register 103a, 103b und 103c sind seriell hin
tereinandergeschaltet und übertragen sequentiell die Spalten
adresse CA in Reaktion auf das Taktsignal CLK. Im Betrieb
wird die Spaltenadresse CA mit jedem Taktzyklus des Taktsig
nals CLK zum nächsten Register übertragen. Der Multiplexer
103x stellt ein Signal zur Verfügung, das in Reaktion auf ein
erstes Verzögerungstaktsteuersignal DCC1 ausgewählt wird,
welches vom Zähler 115 an den Spaltendecoder 109 abgegeben
wird, wobei die Ausgangssignale des Spaltenadressen-
Eingangsanschlusses N1 und der Register 103a, 103b und 103c
als Eingangssignale verwendet werden. Die Anzahl von im ers
ten Schieberegister 103 enthaltenen Registern kann verändert
werden, d. h. es kann statt den drei gezeigten Registern eine
andere Anzahl von Registern vorgesehen sein. Gemäß dem ersten
bevorzugten Ausführungsbeispiel sind die Register 103a, 103b
und 103c von D-Flip-Flops gebildet.
Der Zähler 115 sensiert die RAS-CAS-Latenz (RCL) und erzeugt
das erste Verzögerungstaktsteuersignal DCC1, das die Informa
tion über die Differenz zwischen RCL und (RLmin-CLmin) enthält,
für den Multiplexer 103x des ersten Schieberegisters 103. Der
Wert von (RLmin-CLmin) kann von außerhalb des SDRAMs über einen
MRS-Befehl eingegeben werden. Die Struktur und der Betrieb
des Zählers 115 werden weiter unten im Detail unter Bezugnah
me auf Fig. 2 erläutert.
Das SDRAM gemäß dem ersten bevorzugten Ausführungsbeispiel
von Fig. 1 beinhaltet des weiteren einen Abtastverstärker
107, ein zweites Schieberegister 111 und einen Puffer 113.
Der Abtastverstärker 107 steuert die Übertragung der aus der
Speicherzelle ausgegebenen Daten. Insbesondere verstärkt er
die Daten der Speicherzelle, die über ein Bitleitungspaar
ausgegeben werden.
Das zweite Schieberegister 111 verzögert die ausgegebenen Da
ten der Speicherzelle um CLmin und gibt die verzögerten Ausga
bedaten an den Puffer 113 ab. Da das zweite Schieberegister
111 dieselbe Struktur und Betriebsweise wie das erste Schie
beregister 103 aufweist, kann eine detaillierte Beschreibung
des zweiten Schieberegisters 111 entfallen. Der Multiplexer
111x des zweiten Schieberegisters 111 wird vorzugsweise durch
CLmin gesteuert.
Der Puffer 113 puffert ein Ausgangssignal S1 des zweiten
Schieberegisters 111 und verzögert das Ausgangssignal S1 des
zweiten Schieberegisters 111 um die Anzahl an Verzögerungs
taktzyklen TD1 in Reaktion auf ein zweites Verzögerungs
taktsteuersignal DCC2.
Des weiteren weist das erste SDRAM-Ausführungsbeispiel eine
Puffersteuerung 117 zum Erzeugen des zweiten Verzögerungs
taktsteuersignals DCC2 auf, das den Puffer 113 steuert. Die
Struktur und Betriebsweise der Puffersteuerung 117 werden
weiter unten unter Bezugnahme auf Fig. 3 detailliert erläu
tert.
Das erste bevorzugte Ausführungsbeispiel beinhaltet des wei
teren ein UND-Gatter 119. Das UND-Gatter 119 wird durch ein
Zählstoppsignal STOP freigegeben, das unten im Zusammenhang
mit Fig. 2 beschrieben wird. Das UND-Gatter 119 dient dazu,
ein Spaltensteuersignal CLCON in Reaktion auf das Taktsignal
CLK zu erzeugen. Das Spaltensteuersignal CLCON steuert den
Betrieb des Spaltendecoders 109.
Fig. 2 zeigt den Zähler 115 von Fig. 1 in einem detaillierte
ren Schaltbild. Wie daraus ersichtlich, beinhaltet der Zähler
115 einen Abwärtszähler 201, ein Register 203, eine Taktsteu
erung 205, eine Logikeinheit 207 und eine RCL-Meßeinheit 209.
Der Abwärtszähler 201 empfängt RCLmin, d. h. den Wert von
(RLmin-CLmin) und erzeugt ein Ausgangssignal DOWN, dessen Wert
durch Verringern von RCLmin um eins in Reaktion auf ein erstes
Taktsteuersignal CKCON1 erhalten wird, welches das Ausgangs
signal der Taktsteuerung 205 ist. Das Register 203 speichert
das Ausgangssignal DOWN des Abwärtszählers 201 in Reaktion
auf ein zweites Taktsteuersignal CKCON2, das von der Logik
einheit 207 ausgegeben wird, und stellt dem ersten Schiebere
gister 103 gemäß Fig. 1 das erste Verzögerungstaktsteuersig
nal DCC1 zur Verfügung.
Die Taktsteuerung 205 wird durch Erzeugung des Zeilenzugriff
befehls freigegeben und erzeugt das erste Taktsteuersignal
CKCON1 in Reaktion auf das Taktsignal CLK für den Abwärtszäh
ler 201. Die Taktsteuerung 205 wird gesperrt, wenn der Wert
des Ausgangssignals DOWN des Abwärtszählers 201 auf null
liegt.
Die Taktsteuerung 205 beinhaltet vorzugsweise einen Inverter
205a und ein UND-Gatter 205b. Der Inverter 205a invertiert
das Zählstoppsignal STOP, das auf hohem Pegel aktiviert ist,
wenn der Wert des Ausgangssignals DOWN des Abwärtszählers 201
gleich null ist. Das UND-Gatter 205b führt eine UND-
Verknüpfung eines Zeilenzugriffsignals RACC, eines Taktsig
nals CLK und eines Ausgangssignals S2 des Inverters 205a aus
und erzeugt das erste Taktsteuersignal CKCON1.
Das Zeilenzugriffsignal RACC wird auf hohem Pegel aktiviert,
wenn ein Zeilenzugriffbefehl erzeugt wird. Daher antwortet
das erste Taktsteuersignal CKCON1 auf das Taktsignal CLK,
nachdem der Zeilenzugriffbefehl erzeugt wurde. Das erste
Taktsteuersignal CKCON1 wird jedoch auf einem niedrigen Pegel
gehalten, nachdem das Ausgangssignal DOWN des Abwärtszählers
201 gleich null ist.
Wenn der Zeilenzugriffbefehl erzeugt wird, wird ein Ausgabe
signal RESET einer Rücksetzsteuerung 211 aktiviert, und der
Abwärtszähler 101 wird zurückgesetzt. Dann spricht das erste
Taktsteuersignal CKCON1 wieder auf das Taktsignal CLK an.
Die RCL-Meßeinheit 209 empfängt das Zeilenzugriffsignal RACC
und ein Spaltenzugriffsignal CACC und erzeugt ein RCL-
Meßsignal RCLM, das an die Logikeinheit 207 abgegeben wird.
Hierbei wird das Spaltenzugriffsignal CACC auf hohem Logikpe
gel aktiviert, wenn ein Spaltenzugriffbefehl erzeugt wird.
Das RCL-Meßsignal RCLM wird durch die Erzeugung des Zeilen
zugriffbefehls aktiviert und durch die Erzeugung des Spalten
zugriffbefehls deaktiviert.
Gemäß dem ersten Ausführungsbeispiel beinhaltet die RCL-
Meßeinheit 209 vorzugsweise zwei Inverter 209a und 20% sowie
zwei NAND-Gatter 209b und 20%. Der Inverter 209a invertiert
das Spaltenzugriffsignal CACC. Die zwei NAND-Gatter 209b und
209c empfangen das Zeilenzugriffsignal RACC und das Ausgangs
signal des Inverters 209a als jeweilige Eingangssignale und
sind miteinander über Kreuz gekoppelt. Der Inverter 209d in
vertiert das Ausgangssignal des NAND-Gatters 209b und erzeugt
das RCL-Meßsignal RCLM. Als Ergebnis dieser Logik wird das
RCL-Meßsignal RCLM durch Erzeugung des Zeilenzugriffbefehls
aktiviert und durch Erzeugung des Spaltenzugriffbefehls deak
tiviert.
Die Logikeinheit 207 führt eine ODER-Verknüpfung des ersten
Taktsteuersignals CKCON1 und des RLC-Meßsignals RCLM aus, um
ein Ausgangssignal CKCON2 zu erzeugen, das dem Taktanschluß
des Registers 203 zur Verfügung gestellt wird: Die Logikein
heit 207 ist vorzugsweise durch ein NOR-Gatter realisiert.
Der in Fig. 2 gezeigte Zähler 115 empfängt RCLmin, das Zeilen
zugriffsignal RACC, das Spaltenzugriffsignal CACC und das
Taktsignal CLK und erzeugt das erste Verzögerungstakt
steuersignal DCC1, das die Information über (RCLmin-RCL)
trägt. Hierbei besitzt das erste Verzögerungstaktsteuersignal
DCC1 für den Fall, dass (RCLmin-RCL) kleiner als null ist,
dieselbe Information wie für den Fall, dass (RCLmin-RCL)
gleich null ist.
Fig. 3 zeigt detaillierter die Puffersteuerung 117 von Fig.
1. Wie daraus ersichtlich, beinhaltet die Puffersteuerung 117
vorzugsweise ein erstes Register 201 und ein zweites Register
303. Das erste Register 301 verzögert das Spaltenzugriffsig
nal CACC um die Anzahl an Verzögerungstaktzyklen TD1 und gibt
das verzögerte Spaltenzugriffsignal als ein Ausgangssignal N3
in Reaktion auf das Taktsignal CLK ab. Das erste Register 201
kann dann auf ein internes Taktsignal ICLK statt auf das
Taktsignal CLK antworten.
Das interne Taktsignal ICLK wird vorzugsweise in Reaktion auf
die ansteigende Flanke des Taktsignals CLK erzeugt. Das ers
te Register 301 weist dieselbe Struktur und Betriebsweise auf
wie das erste Schieberegister 101 von Fig. 1. Der Unterschied
zwischen dem ersten Register 301 und dem ersten Schieberegis
ter 101 besteht darin, dass das erste Register 301 das Spal
tenzugriffsignal CACC um die Anzahl an Verzögerungstaktzyklen
TD1 verzögert, während das erste Schieberegister 103 die
Spaltenadresse CA um die Anzahl an Verzögerungstaktzyklen TD1
verzögert.
Das zweite Register 303 verzögert bevorzugt das Ausgangssig
nal N3 des ersten Registers 201 um die Verzögerungstaktzyklen
CLmin und gibt das verzögerte Ausgangssignal als das zweite
Verzögerungstaktsteuersignal DCC2 ab. Das zweite Register 203
weist vorzugsweise dieselbe Struktur und Betriebsweise auf
wie das erste Schieberegister 111 von Fig. 1. Der Unterschied
zwischen dem zweiten Register 303 und dem zweiten Schiebere
gister 111 besteht darin, dass das zweite Register 303 das
Ausgangssignal N3 des ersten Registers 201 um CLmin verzögert,
während das zweite Schieberegister 111 die Ausgabedaten der
Speicherzelle um CLmin verzögert.
Fig. 4 ist ein Zeitablaufdiagramm eines festgehaltenen CAS-
Befehls im Hauptterminal des ersten erfindungsgemäßen SDRAM-
Ausführungsbeispiels. Beispielhaft sind in Fig. 4 RCLmin
gleich vier, CLmin gleich vier und RCL gleich zwei. Wenn RCL
kleiner als RCLmin ist, ändert sich die CAS-Latenz CL auf
sechs. Als Ergebnis wird ein geeigneter Datenausgabebetrieb
erzielt.
Fig. 5 ist ein Zeitablaufdiagramm eines allgemeinen CAS-
Befehls im Hauptterminal des ersten erfindungsgemäßen SDRAM-
Ausführungsbeispiels. Im Beispiel von Fig. 5 sind RCLmin
gleich fünf, CLmin gleich vier und RCL gleich sechs. Wenn RCL
größer als RCLmin ist, erhält die CAS-Latenz CL den Wert vier,
was gleich CLmin ist. Als Ergebnis wird ohne Verlust der CAS-
Latenz ein geeigneter Datenausgabebetrieb erreicht.
Fig. 6 veranschaulicht in einem Flussdiagramm ein Verfahren
zur Steuerung der CAS-Latenz unter Verwendung des SDRAMs ge
mäß dem ersten bevorzugten Ausführungsbeispiel. Anfänglich
wird von außerhalb des SDRAMs ein Wert für RCLmin empfangen
(Schritt 603). Dann wird RCL gemessen (Schritt 605), und RCL
wird mit RCLmin verglichen (Schritt 607). Wenn RCL kleiner als
RCLmin ist, erhält CL den Wert (RLmin-RCL) (Schritt 609). Wenn
RCL nicht kleiner als RCLmin ist, erhält CL den Wert CLmin
(Schritt 611).
Fig. 7 zeigt ein SDRAM mit festgehaltener CAS-Latenz gemäß
einem zweiten bevorzugten Ausführungsbeispiel der Erfindung
mit den hier interessierenden Komponenten. Soweit funktionell
gleichartige Komponenten wie in Fig. 1 verwendet sind, sind
diese mit denselben Bezugszeichen versehen. Insoweit kann auf
die obige Beschreibung zur Fig. 1 verwiesen werden, so dass
nachfolgend nur die demgegenüber unterschiedlichen Aspekte
explizit erläutert werden.
Beim zweiten Ausführungsbeispiel von Fig. 7 ist ein vom Zäh
ler 115 der Fig. 1 verschiedener Zähler 715 zur Erzeugung des
ersten Verzögerungstaktsteuersignals DCC1 vorgesehen. Der
Zähler 715 sensiert RCL und die Information SAE und liefert
einem Multiplexer 103x eines ersten Schieberegisters 103 das
erste Verzögerungstaktsteuersignal DCC1, das die Information
über die Differenz zwischen RCL und SAE trägt. Das erste Ver
zögerungstaktsteuersignal kann direkt von außen über geeigne
te Mittel angelegt werden, z. B. ein MRS. Die Information SAE
ist die Anzahl von Taktzyklen des Taktsignals CLK seit der
Anwendung des Zeilenzugriffbefehls bis zu dem Zeitpunkt, zu
dem ein Abtastverstärker 107 freigegeben wird. SAE wird vor
zugsweise innerhalb des SDRAMs gemessen.
Die Anzahl an Verzögerungstaktzyklen TD2 wird durch Verzögern
der Spaltenadresse CA im ersten Schieberegister 103 erzeugt.
Die Anzahl der Verzögerungstaktzyklen TD2 muss die nachste
hende Gleichung 6 erfüllen:
TD2 = RSE-RCL (6)
Die Struktur und Betriebsweise des Zählers werden nun unter
Bezugnahme auf die Fig. 8 bis 11 detailliert beschrieben.
Fig. 8 zeigt detaillierter eine erste Auslegung des Zählers
715 von Fig. 7. Wie daraus ersichtlich, umfasst der Zähler
715 einen ersten Zählschaltkreis 801, einen zweiten Zähl
schaltkreis 803, einen Subtrahierer 805, einen ersten Abtast
signalgenerator 807 und einen zweiten Abtastsignalgenerator
809.
Der erste Zählschaltkreis 801 zählt SAE und erzeugt die An
zahl erster Taktzyklen CNT1. Der zweite Zählschaltkreis 803
zählt RCL und erzeugt die Anzahl zweiter Taktzyklen CNT2. Der
Subtrahierer 805 subtrahiert die Anzahl erster Taktzyklen
CNT1 von der Anzahl zweiter Taktzyklen CN2 und erzeugt das
erste Verzögerungstaktsteuersignal DCC1. Wenn jedoch die An
zahl an zweiten Taktzyklen CNT2 niedriger als die Anzahl an
ersten Taktzyklen CNT1 ist, erhält das erste Verzögerungs
taktsteuersignal DCC1 als Information eine logische 0.
Der erste Zählschaltkreis 801 umfasst eine Logikzwischenspei
chereinheit und einen Zähler 801c. Gemäß dem zweiten bevor
zugten Ausführungsbeispiel umfasst die Logikzwischenspei
chereinheit zwei NAND-Gatter 801a und 801b. Die NAND-Gatter
801a und 801b verwenden ein Zeilenabtastsignal /RS bzw. ein
Leseverstärkerabtastsignal /SAS als Eingangssignale. Die
NAND-Gatter 801a und 801b sind vorzugsweise miteinander über
Kreuz gekoppelt. Das Zeilenabtastsignal /RS wird in Form ei
nes Impulses in Reaktion auf den ansteigenden Übergang des
Zeilenzugriffssignals RACC erzeugt. Das Leseverstärkerabtast
signal /SAS wird in Form eines Impulses in Reaktion auf den
ansteigenden Übergang des Leseverstärkerfreigabesignals SAE
erzeugt, das die Instruktion beinhaltet, einen Abtastverstär
ker 107 freizugeben, siehe Fig. 7. Als Ergebnis wird ein Aus
gangssignal S4 der Logikzwischenspeichereinheit durch Erzeu
gung des Zeilenzugriffbefehls aktiviert und durch Aktivierung
des Leseverstärkerfreigabesignals SAE deaktiviert.
Der Zähler 801c wird in einer Zeitspanne freigegeben, in wel
cher das Ausgangssignal S4 der NAND-Gatter 801a und 801b ak
tiviert ist. Der Zähler 801c zählt die Anzahl an Taktzyklen
des Taktsignals CLK, die während der Aktivierungsperiode er
zeugt werden, und stellt die Anzahl an ersten Taktzyklen CNT1
dem Subtrahierer 805 zur Verfügung. Als Ergebnis ist die An
zahl erster Taktzyklen CNT1 gleich der Anzahl an Taktzyklen
SAE des Taktsignals CLK aus der Anwendung des Zeilenzugriff
befehls zu dem Zeitpunkt, zu dem der Abtastverstärker 107
freigegeben wird.
Der zweite Zählschaltkreis 803 weist eine Logikzwischenspei
chereinheit und einen Zähler 803c auf. Gemäß dem zweiten be
vorzugten Ausführungsbeispiel beinhaltet die Logikzwischen
speichereinheit zwei NAND-Gatter 803a und 803b. Die NAND-
Gatter 803a und 803b verwenden das Zeilenabtastsignal /RS
bzw. ein Spaltenabtastsignal /CS als Eingangssignale. Die
NAND-Gatter 803a und 803b sind ebenso miteinander über Kreuz
gekoppelt. Hierbei wird das Spaltenabtastsignal /CS in Form
eines Impulses in Reaktion auf den ansteigenden Übergang des
Spaltenzugriffsignals CACC erzeugt. Daher wird ein Ausgangs
signal S5 der Logikzwischenspeichereinheit durch die Erzeu
gung des Zeilenzugriffbefehls aktiviert und gemäß der Akti
vierung des Spaltenzugriffsignals CACC deaktiviert.
Der Zähler 803C wird während einer Zeitspanne freigegeben, in
welcher das Ausgangssignal S4 der Logikzwischenspeicherein
heiten 803a und 803b die Anzahl an während der Aktivierungs
periode erzeugten Taktzyklen des Taktsignals CLK zählt, und
er liefert die Anzahl zweiter Taktzyklen CNT2 an den Subtra
hierer 805. Als Ergebnis ist die Anzahl zweiter Taktzyklen
CNT2 gleich der Anzahl an Taktzyklen RCL des Taktsignals CLK
seit der Anwendung des Zeilenzugriffbefehls bis zur Anwendung
des Spaltenzugriffbefehls bezüglich derselben Speicherbank.
Der erste Abtastsignalgenerator 807 von Fig. 8 ist ein
Schaltkreis zur Erzeugung des Zeilenabtastsignals /RS oder
des Spaltenabtastsignals /CS in Reaktion auf das Zeilen
zugriffsignal RACC oder des Spaltenzugriffsignals CACC. Die
detaillierte Struktur des ersten Abtastsignalgenerators 807
ist in Fig. 9 dargestellt. Der zweite Abtastsignalgenerator
809 von Fig. 8 ist ein Schaltkreis zur Erzeugung des Lesever
stärkerabtastsignals /SAS in Reaktion auf das Leseverstärker
freigabesignal SAE. Die detaillierte Struktur des zweiten Ab
tastsignalgenerators 807 ist in Fig. 10 dargestellt.
Wie aus Fig. 9 ersichtlich, werden durch den ersten Abtast
signalgenerator 807 sowohl das Zeilenabtastsignal /RS als
auch das Spaltenabtastsignal /CS als Impuls in Reaktion auf
das Zeilenzugriffsignal RACC oder das Spaltenzugriffsignal
CACC erzeugt.
Wie aus Fig. 10 ersichtlich, wird beim zweiten Abtastsignal
generator 809 das Leseverstärkerabtastsignal /SAS als Impuls
in Reaktion auf das Leseverstärkerfreigabesignal SAE erzeugt.
Jedoch ist die Antwort des Leseverstärkerabtastsignals /SAS
auf das Leseverstärkerfreigabesignal SAE um die Verzögerungs
zeit TDEL verzögert, die von einer Verzögerungseinheit 1001
erzeugt wird. Die Verzögerungszeit TDEL ist vorzugsweise eine
Zeitspanne, die von der Erzeugung des Spaltenzugriffbefehls
bis zum Anschalten des Übertragungsschalters zum Übertragen
von Daten des Bitleitungspaares auf die Eingabe- und Ausgabe
leitung läuft. Die Verzögerungszeit TDEL ist außerdem die aus
dem Taktsignal CLK gewonnene Zeitdauer zum Erzeugen der benö
tigten Anzahl an Referenztaktzyklen T1.
Fig. 11 zeigt detaillierter eine zweite Auslegung für den
Zähler 715 von Fig. 7. Wie daraus ersichtlich, umfasst in
diesem Fall der Zähler 715 eine Logikeinheit 1101, einen Zäh
ler 1103, einen ersten Abtastsignalgenerator 1107 und einen
zweiten Abtastsignalgenerator 1109. Die Logikeinheit 1101 um
faßt drei NAND-Gatter 1101a, 1101b und 1101c. Das NAND-Gatter
1101a erzeugt ein Ausgangssignal S6, das durch die Erzeugung
des Zeilenzugriffbefehls und des Spaltenzugriffbefehls akti
viert wird. Die NAND-Gatter 1101b und 1101c verwenden das
Ausgangssignal S6 des NAND-Gatters 1101a bzw. das Lesever
stärkerabtastsignal /SAS als jeweilige Eingangssignale. Die
NAND-Gatter 1101b und 1101c sind wiederum über Kreuz mitein
ander gekoppelt. Daher wird ein Ausgangssignal S7 der Logik
einheit 1101 in Reaktion auf die Erzeugung des Spalten
zugriffbefehls aktiviert und in Reaktion auf das Leseverstär
kerfreigabesignal SAE deaktiviert.
Der Zähler 1103 zählt die Anzahl an Taktzyklen des Taktsig
nals ICLK, die während der Aktivierungszeitspanne des Aus
gangssignals S7 erzeugt werden.
Der erste und der zweite Abtastsignalgenerator 1107 und 1109
von Fig. 11 können unter Verwendung des ersten und des zwei
ten Signalgenerators 807 und 809 von Fig. 8 implementiert
sein. Eine detaillierte Erläuterung des ersten und zweiten
Signalgenerators 1107 und 1109 von Fig. 11 kann daher entfal
len.
Fig. 12 veranschaulicht in einem Flussdiagramm das Verfahren
zur Steuerung der CAS-Latenz unter Verwendung des SDRAMs ge
mäß dem zweiten bevorzugten Ausführungsbeispiel. Wie daraus
ersichtlich, werden RCL und SAE beide innerhalb des SDRAMs
gemessen (Schritt 1203), und RCL wird dann mit SAE verglichen
(Schritt 1205). Wenn RCL kleiner als SAE ist und die Diffe
renz zwischen RCL und SAE nicht kleiner als die Anzahl an Re
ferenztaktzyklen T1 ist, wird die CAS-Latenz CL auf (RLmin-RCL)
festgelegt (Schritt 1207). Wenn RCL nicht kleiner als
SAE ist oder die Differenz zwischen RCL und SAE kleiner als
die Anzahl an Referenztaktzyklen T1 ist, wird die CAS-Latenz
CL auf CLmin gesetzt (Schritt 1209).
Das SDRAM gemäß dem zweiten bevorzugten erfindungsgemäßen
Ausführungsbeispiel empfängt RCLmin über den MRS von außerhalb
des SDRAMs, vergleicht RCL mit RCLmin und steuert die CAS-
Latenz CL in Abhängigkeit vom Vergleichsergebnis. Dieses
SDRAM-Beispiel unterscheidet sich vom ersten erfindungsgemä
ßen SDRAM-Ausführungsbeispiel darin, dass es RCL und SAE
misst, RCL mit SAE vergleicht und die CAS-Latenz in Abhängig
keit vom Vergleichsergebnis steuert.
Wie die obige Beschreibung bevorzugter Ausführungsbeispiele
zeigt, ist es durch die Erfindung möglich, den festgehaltenen
CAS-Latenzbetrieb und den allgemeinen CAS-Latenzbetrieb durch
das erfindungsgemäße SDRAM und das zugehörige erfindungsgemä
ße Verfahren zur Steuerung seiner CAS-Latenz auszuführen.
Claims (24)
1. Synchrones dynamisches Speicherbauelement mit wahlfreiem
Zugriff (SDRAM), das synchron zu einem Taktsignal arbeitet,
gekennzeichnet durch:
- - eine Speicherbank mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen,
- - einen Spaltendecoder zum Auswählen einer Spalte der Speicherbank,
- - einen Spaltenadressen-Eingangsanschluß zum Eingeben ei ner Spaltenadresse, die eine Spalte der Speicherbank auswählt,
- - ein erstes Schieberegister zum Verzögern der Spaltenad resse um eine erste Anzahl von Verzögerungstaktzyklen zwischen dem Spaltenadressen-Eingangsanschluß und dem Spaltendecoder und
- - einen Verzögerungszähler zum Sensieren der Anzahl an Taktzyklen RCL des Taktsignals seit der Anwendung eines Zeilenzugriffbefehls bis zur Anwendung eines Spalten zugriffbefehls bezüglich derselben Speicherbank und zum Bereitstellen eines ersten Verzögerungstaktsteuersignals für das erste Schieberegister,
- - wobei das erste Verzögerungstaktsteuersignal die Infor mation über die Differenz zwischen RCL und (RLmin-CLmin) trägt und die erste Anzahl an Verzögerungstaktzyklen in Reaktion auf die Differenz zwischen RCL und (RLmin-CLmin) bestimmt wird, wobei RLmin die minimale Anzahl an Takt zyklen des Taktsignals bezeichnet, die seit der Anwen dung eines Zeilenzugriffbefehls bis zur Datenausgabe des Speichers benötigt wird, und CLmin die minimale Anzahl an Taktzyklen des Taktsignals bezeichnet, die seit der An wendung eines Spaltenzugriffbefehls bis zur Datenausgabe der Speicherzelle benötigt wird.
2. Synchrones dynamisches Speicherbauelement mit wahlfreiem
Zugriff nach Anspruch 1, weiter dadurch gekennzeichnet, dass
das erste Schieberegister folgende Elemente enthält:
- - eine Mehrzahl von seriell miteinander verbundenen Regis tern zum kontinuierlichen Übertragen der Spaltenadresse in jeder Periode des Taktsignals und
- - einen Multiplexer zum selektiven Bereitstellen eines der Ausgangssignale der mehreren Register an den Spaltende coder.
3. Synchrones dynamisches Speicherbauelement mit wahlfreiem
Zugriff nach Anspruch 2, weiter dadurch gekennzeichnet, dass
die Register D-Flip-Flops sind.
4. Synchrones dynamisches Speicherbauelement mit wahlfreiem
Zugriff nach einem der Ansprüche 1 bis 3, weiter dadurch ge
kennzeichnet, dass der Verzögerungszähler folgende Elemente
enthält:
- - einen Abwärtszähler zum Verringern des Wertes von (RLmin-CLmin) um eins in Reaktion auf das Taktsignal,
- - ein Register zum Bereitstellen eines ersten Verzöge rungstaktsignals, das die Information über einen Ausga bewert trägt, der als ein Ausgabewert des Abwärtszählers gespeichert wird, wenn der Spaltenzugriffbefehl erzeugt wird, oder als ein Ausgangswert des Abwärtszählers mit dem Wert null für das erste Schieberegister, nachdem der Zeilenzugriffbefehl erzeugt wurde,
- - eine Taktsteuerung, die deaktiviert wird, wenn der Aus gabewert des Abwärtszählers null ist, um ein erstes Taktsteuersignal bereitzustellen, das durch die Erzeu gung des Zeilenzugriffbefehls freigegeben wird und auf das Taktsignal des Abwärtszählers antwortet, und
- - eine Logikeinheit, die durch Erzeugung des Spalten zugriffbefehls deaktiviert wird, um ein zweites Taktsteuersignal bereitzustellen, das durch die Erzeu gung des Zeilenzugriffbefehls freigegeben wird und auf das erste Taktsteuersignal antwortet.
5. Synchrones dynamisches Speicherbauelement mit wahlfreiem
Zugriff nach Anspruch 4, weiter dadurch gekennzeichnet, dass
der Verzögerungszähler des weiteren eine RCL-Meßeinheit auf
weist, um der Logikeinheit ein Ausgangssignal bereitzustel
len, das durch die Erzeugung des Zeilenzugriffbefehls akti
viert und durch die Erzeugung des Spaltenzugriffbefehls deak
tiviert wird.
6. Synchrones dynamisches Speicherbauelement mit wahlfreiem
Zugriff nach einem der Ansprüche 1 bis 5, weiter gekennzeich
net durch:
- - ein zweites Schieberegister zum Verzögern der Ausgabeda ten einer ausgewählten Speicherzelle um CLmin und
- - einen Puffer zum Puffern des Ausgangssignals des zweiten Schieberegisters und Verzögern des Ausgangssignals des zweiten Schieberegisters um eine zweite Anzahl an Verzö gerungstaktzyklen in Reaktion auf ein zweites vorgegebe nes Verzögerungstaktsteuersignal.
7. Synchrones dynamisches Speicherbauelement mit wahlfreiem
Zugriff nach Anspruch 6, weiter gekennzeichnet durch eine
Puffersteuerung zum Erzeugen eines zweiten Verzögerungs
taktsteuersignals zum Steuern des Puffers, wobei die Puffer
steuerung folgende Elemente enthält:
- - ein erstes Register zum Verzögern des Spaltenzugriffbe fehls durch die zweite Anzahl an Verzögerungstaktzyklen und zum Ausgeben des verzögerten Spaltenzugriffbefehls in jedem Zyklus des Taktsignals und
- - ein zweites Register zum Verzögern des Ausgangssignals des ersten Registers um CLmin und Erzeugen eines zweiten Verzögerungssteuersignals zum Steuern des Puffers.
8. Synchrones dynamisches Speicherbauelement mit wahlfreiem
Zugriff, das synchron zu einem Taktsignal arbeitet,
gekennzeichnet durch:
- - eine Speicherbank mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen,
- - einen Spaltendecoder zum Auswählen einer Spalte der Speicherbank,
- - ein Bitleitungspaar zum Ausgeben von Daten aus der aus gewählten Spalte,
- - einen Abtastverstärker zum Verstärken der Daten auf den Bitleitungen,
- - einen Spaltenadressen-Eingangsanschluß zum Eingeben ei ner Spaltenadresse, um die Spalte der Speicherbank aus zuwählen,
- - ein erstes Schieberegister zum Verzögern der Spaltenad resse um eine erste Anzahl an Verzögerungstaktzyklen zwischen dem Spaltenadressen-Eingangsanschluß und dem Spaltendecoder und
- - einen Verzögerungszähler zum Bereitstellen eines ersten Verzögerungstaktsteuersignals, das die Information über die Differenz zwischen RCL und SAE trägt, für das erste Schieberegister, wobei RCL die Anzahl an Taktzyklen des Taktsignals seit der Anwendung eines Zeilenzugriffbe fehls bis zur Anwendung eines Spaltenzugriffbefehls be züglich derselben Speicherbank bezeichnet, SAE die erste Anzahl an Taktzyklen des Taktsignals seit der Anwendung des Zeilenzugriffbefehls bis zu dem Zeitpunkt, zu dem der Abtastverstärker freigegeben ist, bezeichnet und die erste Anzahl an Verzögerungstaktzyklen in Abhängigkeit von der Differenz zwischen RCL und SAE bestimmt wird.
9. Synchrones dynamisches Speicherbauelement mit wahlfreiem
Zugriff nach Anspruch 8, weiter dadurch gekennzeichnet, dass
das erste Schieberegister folgende Elemente enthält:
- - eine Mehrzahl von seriell miteinander verbundenen Regis tern zum kontinuierlichen Übertragen der Spaltenadresse in jedem Zyklus des Taktsignals und
- - einen Multiplexer zum selektiven Bereitstellen eines der Ausgangssignale der Register für den Spaltendecoder in Abhängigkeit von der Differenz zwischen RCL und SAE.
10. Synchrones dynamisches Speicherbauelement mit wahlfreiem
Zugriff nach Anspruch 9, weiter dadurch gekennzeichnet, dass
die Register D-Flip-Flops sind.
11. Synchrones dynamisches Speicherbauelement mit wahlfreiem
Zugriff nach einem der Ansprüche 8 bis 10, weiter dadurch ge
kennzeichnet, dass der Verzögerungszähler folgende Elemente
enthält:
- - einen ersten Zählschaltkreis zum Zählen von SAE und Er zeugen einer ersten Anzahl von Taktzyklen,
- - einen zweiten Zählschaltkreis zum Zählen von RCL und Er zeugen einer zweiten Anzahl von Taktzyklen und
- - einen Subtrahierer zum Berechnen einer dritten Anzahl von Taktzyklen durch Subtrahieren der ersten Anzahl von Taktzyklen von der zweiten Anzahl von Taktzyklen und Verwenden von null als dritte Taktzykluszahl, wenn die erste Taktzykluszahl größer als die zweite Taktzyklus zahl ist.
12. Synchrones dynamisches Speicherbauelement mit wahlfreiem
Zugriff nach Anspruch 11, weiter dadurch gekennzeichnet, dass
der erste Zählschaltkreis folgende Elemente enthält:
- - eine erste Logikzwischenspeichereinheit zum Erzeugen ei nes ersten Logikzwischenspeicherausgangssignals, das durch die Erzeugung des Zeilenzugriffbefehls aktiviert und durch die Aktivierung des Abtastverstärkerfreigabe signals deaktiviert wird, und
- - einen ersten Zähler, der in einer Zeitspanne freigegeben wird, in welcher das erste Logikzwischenspeicheraus gangssignal aktiviert ist, um die Anzahl an Taktzyklen des Taktsignals zu zählen, die während der Aktivierungs zeitspanne erzeugt werden, und die Anzahl an ersten Taktzyklen zu erzeugen.
13. Synchrones dynamisches Speicherbauelement mit wahlfreiem
Zugriff nach Anspruch 11 und 12, weiter dadurch gekennzeich
net, dass der zweite Zählschaltkreis folgende Elemente ent
hält:
- - eine zweite Logikzwischenspeichereinheit zum Erzeugen eines zweiten Logikzwischenspeicherausgangssignal, das durch die Erzeugung des Zeilenzugriffbefehls aktiviert und durch die Erzeugung des Spaltenzugriffbefehls deak tiviert wird, und
- - einen zweiten Zähler, der in einer Zeitspanne freigege ben wird, in welcher das zweite Logikzwischenspeicher ausgangssignal aktiviert ist, um die Anzahl an Taktzyk len des Taktsignals zu zählen, die in der Aktivierungs zeitspanne erzeugt werden, und die Anzahl zweiter Takt zyklen zu erzeugen.
14. Synchrones dynamisches Speicherbauelement mit wahlfreiem
Zugriff nach einem der Ansprüche 8 bis 10, weiter dadurch ge
kennzeichnet, dass der Verzögerungszähler folgende Elemente
enthält:
- - eine Logikeinheit zum Erzeugen eines Logikausgangssig nals, das in Reaktion auf die Erzeugung des Spalten zugriffbefehls aktiviert und in Reaktion auf ein Abtast verstärkerfreigabesignal deaktiviert wird, wobei das Lo gikausgangssignal dazu dient, den Abtastverstärker frei zugeben, und
- - einen Taktzähler zum Zählen der Anzahl an Taktzyklen des Taktsignals, die während einer Zeitspanne erzeugt wer den, in welcher das Ausgangssignal der Logikeinheit ak tiviert ist.
15. Synchrones dynamisches Speicherbauelement mit wahlfreiem
Zugriff nach einem der Ansprüche 8 bis 14, weiter gekenn
zeichnet durch:
- - ein zweites Schieberegister zum Verzögern der Ausgabeda ten der Speicherzelle um CLmin, wobei CLmin die minimale Anzahl an Taktzyklen des Taktsignals bezeichnet, die seit der Anwendung eines Spaltenzugriffbefehls bis zur Datenausgabe der Speicherzelle benötigt wird, und
- - einen Puffer zum Puffern des Ausgangssignals des zweiten Schieberegisters und zum Verzögern des Ausgangssignals des zweiten Schieberegisters um die erste Anzahl an Ver zögerungstaktzyklen in Reaktion auf ein zweites Verzöge rungstaktsteuersignal.
16. Synchrones dynamisches Speicherbauelement mit wahlfreiem
Zugriff nach Anspruch 15, weiter gekennzeichnet durch eine
Puffersteuerung zum Erzeugen eines zweiten Verzögerungs
taktsteuersignals zum Steuern des Puffers, wobei die Puffer
steuerung folgende Elemente enthält:
- - ein erstes Register zum Verzögern des Spaltenzugriffbe fehls um die erste Anzahl an Verzögerungstaktzyklen und zum Ausgeben des verzögerten Spaltenzugriffbefehls und
- - ein zweites Register zum Erzeugen eines zweiten Verzöge rungssteuersignals zum Verzögern des Ausgangssignals des ersten Registers um die erste Anzahl an Verzögerungs taktzyklen und zum Steuern des Puffers in jedem Zyklus des Taktsignals.
17. Synchrones dynamisches Speicherbauelement mit wahlfreiem
Zugriff nach einem der Ansprüche 8 bis 16, weiter dadurch ge
kennzeichnet, dass das erste Verzögerungstaktsignal von au
ßerhalb des SDRAMs bereitgestellt wird.
18. Synchrones dynamisches Speicherbauelement mit wahlfreiem
Zugriff, das mit einem Taktsignal synchronisiert ist, nachdem
eine vorgegebene Spaltenzugriffabtast(CAS)-Latenz von einem
Spaltenzugriffbefehl verstrichen ist, gekennzeichnet durch
folgende Elemente:
- - eine Speicherbank mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen und
- - einen Decoder zum Auswählen einer der Speicherzellen auf der Basis einer Spaltenadresse und einer Zeilenadresse,
- - wobei die CAS-Latenz durch die Anzahl an Taktzyklen des Taktsignals seit der Anwendung eines Zeilenzugriffbe fehls bis zur Anwendung eines Spaltenzugriffbefehls be züglich der Speicherbank bestimmt ist.
19. Synchrones dynamisches Speicherbauelement mit wahlfreiem
Zugriff,
gekennzeichnet durch:
- - eine Speicherbank mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen und
- - einen Decoder zum Auswählen einer der Speicherzellen auf der Basis einer Spaltenadresse und einer Zeilenadresse,
- - wobei eine CAS-Latenz, welche die Anzahl an Taktzyklen seit der Anwendung eines Spaltenzugriffbefehls bis zur Datenausgabe bezeichnet, auf (RLmin-RCL) festgelegt wird, wenn RCL kleiner als (RLmin-CLmin) ist, und auf CLmin fest gelegt wird, wenn RCL nicht kleiner als (RLmin-CLmin) ist, wobei RLmin die minimale Anzahl an Taktzyklen des Takt signals bezeichnet, die seit der Anwendung eines Zeilen zugriffbefehls bis zur Datenausgabe der ausgewählten Speicherzelle benötigt wird, CLmin die minimale Anzahl an Taktzyklen des Taktsignals bezeichnet, die seit der An wendung eines Spaltenzugriffbefehls bis zur Datenausgabe der ausgewählten Speicherzelle benötigt wird, und RCL die Anzahl an Taktzyklen des Taktsignals seit der Anwen dung eines Zeilenzugtiffbefehls bis zur Anwendung eines Spaltenzugriffbefehls bezüglich der Speicherbank be zeichnet.
20. Synchrones dynamisches Speicherbauelement mit wahlfreiem
Zugriff nach Anspruch 19, weiter dadurch gekennzeichnet, dass
(RLmin-CLmin) von außerhalb des SDRAMs eingegeben wird.
21. Synchrones dynamisches Speicherbauelement mit wahlfreiem
Zugriff, das synchron zu einem Taktsignal arbeitet,
gekennzeichnet durch:
- - eine Speicherbank mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen,
- - einen Spaltendecoder zum Auswählen der Spalte der Spei cherbank,
- - ein Paar von Bitleitungen zum Ausgeben von Daten aus ei ner ausgewählten Speicherzelle und
- - einen Abtastverstärker zum Verstärken der Daten auf dem Bitleitungspaar,
- - wobei eine CAS-Latenz, welche die Anzahl an Taktzyklen des Taktsignals darstellt, die seit der Anwendung eines Spaltenzugriffbefehls bis zur Datenausgabe benötigt wird, durch die Differenz zwischen RCL und SAE festge legt ist, wobei RCL die Anzahl an Taktzyklen des Takt signals seit der Anwendung eines Zeilenzugriffbefehls bis zur Anwendung eines Spaltenzugriffbefehls bezüglich der Speicherbank bezeichnet und SAE die Anzahl an Takt zyklen des Taktsignals seit der Anwendung des Zeilen zugriffbefehls bis zu dem Zeitpunkt, zu welchem der Ab tastverstärker freigegeben wird, bezeichnet.
22. Synchrones dynamisches Speicherbauelement mit wahlfreiem
Zugriff nach Anspruch 21, weiter dadurch gekennzeichnet, dass
die CAS-Latenz auf (RLmin-RCL) festgelegt ist, wenn RCL klei
ner als SAE ist und die Differenz zwischen RCL und SAE nicht
kleiner als eine vorgegebene Anzahl an Referenztaktzyklen
ist, wobei RLmin die minimale Anzahl an Taktzyklen des Takt
signals bezeichnet, die seit der Anwendung eines Zeilen
zugriffbefehls bis zur Datenausgabe der ausgewählten Spei
cherzelle benötigt wird, und auf CLmin festgelegt ist, wenn
RCL nicht kleiner als SAE ist und die Differenz zwischen RCL
und SAE nicht größer als die Anzahl an Referenztaktzyklen
ist, wobei CLmin die minimale Anzahl an Taktzyklen des Takt
signals bezeichnet, die seit der Anwendung eines Spalten
zugriffbefehls bis zur Datenausgabe der ausgewählten Spei
cherzelle benötigt wird.
23. Verfahren zur Steuerung der CAS-Latenz eines synchronen
dynamischen Speicherbauelements mit wahlfreiem Zugriff, das
synchron zu einem Taktsignal arbeitet und eine Speicherbank
mit einer Mehrzahl von in Zeilen und Spalten angeordneten
Speicherzellen aufweist und Daten aus einer ausgewählten
Speicherzelle abgibt, gekennzeichnet durch folgende Schritte:
- - Eingeben von (RLmin-CLmin) von außerhalb des SDRAMs, wobei RLmin die minimale Anzahl an Taktzyklen des Taktsignals bezeichnet, die seit der Anwendung eines Zeilenzugriff befehls bis zur Datenausgabe der ausgewählten Speicherzelle benötigt wird, und CLmin die minimale Anzahl an Taktzyklen des Taktsignals bezeichnet, die seit der Anwendung eines Spaltenzugriffbefehls bis zur Datenausgabe der ausgewählten Speicherzelle benötigt
- - Vergleichen von RCL mit (RLmin-CLmin), wobei RCL die An zahl an Taktzyklen des Taktsignals seit der Anwendung eines Zeilenzugriffbefehls bis zur Anwendung eines Spal tenzugriffbefehls bezüglich der Speicherbank bezeichnet, und
- - Bestimmen der CAS-Latenz, die gleich der Anzahl an Takt zyklen des Taktsignals ist, die seit der Anwendung des Spaltenzugriffbefehls bis zur Datenausgabe benötigt wird, derart, dass sie gleich (RLmin-RCL) ist, wenn RCL kleiner als (RLmin-CLmin) ist, und gleich CLmin, wenn RCL nicht kleiner als (RLmin-CLmin) ist.
24. Verfahren zur Steuerung der CAS-Latenz eines synchronen
dynamischen Speicherbauelements mit wahlfreiem Zugriff, das
eine Bank mit einer Mehrzahl von in Zeilen und Spalten ange
ordneten Speicherzellen aufweist und die Daten einer ausge
wählten Speicherzelle synchron zu einem Taktsignal ausgibt,
gekennzeichnet durch folgende Schritte:
- - Erfassen von RCL, wobei RCL die Anzahl an Taktzyklen des Taktsignals seit einer Anwendung eines Zeilenzugriffbe fehls bis zur Anwendung eines Spaltenzugriffbefehls be zeichnet,
- - Erfassen von SAE, wobei SAE die Anzahl an Taktzyklen des Taktsignals seit der Anwendung des Zeilenzugriffbefehls bis zu einem Zeitpunkt, zu dem ein Abtastverstärker freigegeben wird, bezeichnet,
- - Vergleichen von RCL mit SAE,
- - Festlegen der CAS-Latenz, welche die Anzahl an Taktzyk len des Taktsignals darstellt, die seit der Anwendung des Spaltenzugriffbefehls bis zur Datenausgabe benötigt werden, auf (RLmin-RCL), wenn RCL kleiner als SAE ist und die Differenz zwischen RCL und SAE nicht kleiner als ei ne vorgegebene Anzahl an Referenztaktzyklen ist, wobei RLmin die minimale Anzahl an Taktzyklen eines Taktsignals bezeichnet, die seit der Anwendung eines Zeilenzugriff befehls bis zur Datenausgabe der ausgewählten Speicher zelle benötigt werden, und
- - Festlegen der CAS-Latenz auf CLmin, wenn RCL nicht klei ner als SAE ist oder die Differenz zwischen RCL und SAE niedriger als die vorgegebene Anzahl an Referenztaktzyk len ist, wobei CLmin die minimale Anzahl an Taktzyklen des Taktsignals bezeichnet, die seit der Anwendung eines Spaltenzugriffbefehls bis zur Datenausgabe der ausge wählten Speicherzelle benötigt werden.
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