DE10123332A1

DE10123332A1 - Dünnfilm-Magnetspeichervorrichtung mit einer hochintegrierten Speichermatrix

Info

Publication number: DE10123332A1
Application number: DE10123332A
Authority: DE
Inventors: Hideto Hidaka
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-11-14
Filing date: 2001-05-14
Publication date: 2002-11-28
Also published as: US7505305B2; US7719885B2; US20090154225A1; JP2002151661A; US20020057593A1; US7133310B2; JP4726292B2; US6608776B2; TW514917B; US20040047196A1; KR100440559B1; CN1353421A; KR20020037438A; US20070091670A1; US6975534B2; US20060056236A1; CN1210718C

Abstract

In einer Dünnfilm-Magnetspeichervorrichtung sind entsprechend den jeweiligen MTJ-Speicherzellenzeilen (Speicherzellenzeilen magnetischer Tunnelübergänge) Lesewortleitungen (RWL) und Schreibwortleitungen (WWL) vorgesehen, während entsprechend den jeweiligen MTJ-Speicherzellenspalten Bitleitungen (BL) und Referenzspannungsleitungen (SL) vorgesehen sind. Benachbarte MTJ-Speicherzellen nutzen wenigstens eine dieser Signalleitungen gemeinsam. Im Ergebnis können die Schrittweiten der in der gesamten Speichermatrix (10) vorgesehenen Signalleitungen verbreitert werden. Somit können die MTJ-Speicherzellen effizient angeordnet werden, wodurch eine verbesserte Integration der Speichermatrix (10) erreicht werden kann.

Description

Die Erfindung betrifft das Gebiet der Dünnfilm-Magnetspei chervorrichtungen und insbesondere einen Schreib-Lese-Spei cher (RAM) mit Speicherzellen mit einem magnetischen Tunnel übergang (MTJ).

Eine MRAN-Vorrichtung (Schreib-Lese-Magnetspeichervorrich tung) hat als Speichervorrichtung zur nichtflüchtigen Daten speicherung mit niedrigem Leistungsverbrauch die Aufmerksam keit auf sich gezogen. Die MRAM-Vorrichtung ist eine Spei chervorrichtung, die unter Verwendung mehrerer in einer in tegrierten Halbleiterschaltung ausgebildeter Dünnfilm-Magnet elemente Daten nichtflüchtig speichert und einen Schreib- Lese-Zugriff auf jedes Dünnfilm-Magnetelement ermöglicht.

Insbesondere zeigt eine jüngste Ankündigung, daß unter Ver wendung von Dünnfilm-Magnetelementen mit einem magnetischen Tunnelübergang (MTJ) als Speicherzellen ein wesentlicher Fortschritt in bezug auf die Leistung der MRAN-Vorrichtung erreicht wird. Die MRAM-Vorrichtung mit Speicherzellen mit einem magnetischen Tunnelübergang ist in Fachdokumenten wie etwa "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Februar 2000, und "Nonvo latile RAM based an Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Februar 2000, offenbart.

Fig. 88 ist ein schematisches Diagramm der Struktur einer (im folgenden auch einfach als "MTJ-Speicherzelle" bezeichneten) Speicherzelle mit einem magnetischen Tunnelübergang.

Wie in Fig. 88 gezeigt ist, enthält die MTJ-Speicherzelle einen magnetischen Tunnelübergang MTJ, dessen Widerstandswert sich gemäß dem Pegel der Ablagedaten ändert, sowie einen Zugriffstransistor ATR. Der Zugriffstransistor ATR ist ein Feldeffekttransistor, der zwischen den magnetischen Tunnel übergang MTJ und die Massespannung Vss gekoppelt ist.

Für die MTJ-Speicherzelle sind eine Schreibwortleitung WWL zum Anweisen einer Datenschreiboperation, eine Lesewortlei tung RWL zum Anweisen einer Datenleseoperation und eine Bit leitung BL, die in Datenlese- und -schreiboperationen als Da tenleitung zum Übertragen eines dem Pegel der Ablagedaten entsprechenden elektrischen Signals dient, vorgesehen.

Fig. 89 ist ein konzeptionelles Diagramm der Datenleseopera tion aus der MTJ-Speicherzelle.

Wie in Fig. 89 gezeigt ist, enthält der magnetische Tunnel übergang MTJ eine Magnetschicht FL mit einem festen Magnet feld mit einer festen Richtung (im folgenden auch einfach als "feste Magnetschicht FL" bezeichnet) und eine Magnetschicht VL mit einem freien Magnetfeld (im folgenden auch einfach als "freie Magnetschicht VL" bezeichnet). Zwischen der festen Magnetschicht FL und der freien Magnetschicht VL ist eine aus einem Isolierfilm ausgebildete Tunnelbarriere TB vorgesehen. In die freie Magnetschicht VL wurde gemäß dem Pegel der Abla gedaten nichtflüchtig entweder ein Magnetfeld mit der glei chen Richtung wie das der festen Magnetschicht FL oder ein Magnetfeld mit einer anderen Richtung als das der festen Mag netschicht FL geschrieben.

Beim Lesen der Daten wird der Zugriffstransistor ATR als Ant wort auf die Aktivierung der Lesewortleitung RWL eingeschal tet. Im Ergebnis fließt ein Abtaststrom Is über einen durch die Bitleitung BL, den magnetischen Tunnelübergang MTJ, den Zugriffstransistor ATR und die Massespannung Vss gebildeten Stromweg. Der Abtaststrom Is wird als konstanter Strom von einer nicht gezeigten Steuerschaltung zugeführt.

Der Widerstandswert des magnetischen Tunnelübergangs MTJ än dert sich gemäß der relativen Beziehung der Magnetfeldrich tung zwischen der festen Magnetschicht FL und der freien Mag netschicht VL. Genauer hat der magnetische Tunnelübergang MTJ, wenn die feste Magnetschicht FL und die freie Magnet schicht VL die gleiche Magnetfeldrichtung haben, einen klei neren Widerstandswert, als wenn beide Magnetschichten ver schiedene Magnetfeldrichtungen haben.

Dementsprechend ändert sich wegen des Abtaststroms Is beim Lesen der Daten gemäß der in der freien Magnetschicht VL ge speicherten Magnetfeldrichtung eine Spannungspegeländerung an dem magnetischen Tunnelübergang MTJ. Somit kann beispiels weise dadurch, daß nach dem Vorladen der Bitleitung BL auf eine vorgegebene Spannung mit dem Zuführen des Abtaststroms Is begonnen wird, durch Überwachen einer Spannungspegelände rung auf der Bitleitung BL der Pegel der Ablagedaten in der MTJ-Speicherzelle gelesen werden.

Fig. 90 ist ein konzeptionelles Diagramm der Datenschreibope ration in die MTJ-Speicherzelle.

Wie in Fig. 90 gezeigt ist, wird beim Schreiben der Daten die Lesewortleitung RWL deaktiviert und der Zugriffstransistor ATR ausgeschaltet. In diesem Zustand wird an die Schreibwort leitung WWL und an die Bitleitung BL ein Datenschreibstrom zum Schreiben eines Magnetfelds in die freie Magnetschicht VL angelegt. Die Magnetfeldrichtung der freien Magnetschicht VL ist durch Kombination der jeweiligen Richtungen des über die Schreibwortleitung WWL und über die Bitleitung BL fließenden Datenschreibstroms bestimmt.

Fig. 91 ist ein konzeptionelles Diagramm der Beziehung zwi schen den jeweiligen Richtungen des Datenschreibstroms und des Magnetfelds in der Datenschreiboperation.

Wie in Fig. 91 gezeigt ist, gibt ein Magnetfeld Hx der Abs zisse die Richtung eines durch den über die Schreibwortlei tung WWL fließenden Datenschreibstrom erzeugten Magnetfelds H(WWL) an. Ein Magnetfeld Hy der Ordinate gibt die Richtung eines durch den über die Bitleitung BL fließenden Daten schreibstrom erzeugten Magnetfelds H(BL) an.

Die in der freien Magnetschicht VL gespeicherte Magnetfeld richtung wird nur aktualisiert, wenn die Summe der Magnetfel der H(WWL) und H(BL) das Gebiet außerhalb der in der Figur gezeigten sternförmigen Kennlinie erreicht. Mit anderen Wor ten, wenn ein Magnetfeld angelegt wird, das dem Gebiet inner halb der sternförmigen Kennlinie entspricht, wird die in der freien Magnetschicht VL gespeicherte Magnetfeldrichtung nicht aktualisiert.

Um die Ablagedaten des magnetischen Tunnelübergangs MTJ durch die Datenschreiboperation zu aktualisieren, muß dementsprechend sowohl an die Schreibwortleitung WWL als auch an die Bitleitung BL ein Strom angelegt werden. Wenn die Magnetfeld richtung, d. h. die Ablagedaten, in dem magnetischen Tunnel übergang MTJ gespeichert ist, wird sie darin solange nicht flüchtig gehalten, bis eine neue Datenleseoperation durchge führt wird.

Auch in der Datenleseoperation fließt der Abtaststrom Is über die Bitleitung BL. Dabei wird der Abtaststrom Is aber allge mein auf einen etwa um eine bis zwei Größenordnungen kleine ren Wert als der obenerwähnte Datenschreibstrom eingestellt. Somit ist es unwahrscheinlicher, daß die Ablagedaten in der MTJ-Speicherzelle während der Datenleseoperation wegen des Abtaststroms Is fehlerhaft neugeschrieben werden.

Die obenerwähnten Fachdokumente offenbaren eine Technologie zum Ausbilden einer MRAM-Vorrichtung, d. h. eines Schreib- Lese-Speichers, bei dem solche MTJ-Speicherzellen auf einem Halbleitersubstrat integriert sind.

Fig. 92 ist ein konzeptionelles Diagramm der integriert in Zeilen und Spalten angeordneten MTJ-Speicherzellen.

Wie in Fig. 92 gezeigt ist, kann mit den in Zeilen und Spal ten auf dem Halbleitersubstrat angeordneten MTJ-Speicherzel len eine hochintegrierte MRAN-Vorrichtung realisiert werden.

Fig. 92 zeigt den Fall, daß die MTJ-Speicherzellen in n Zei len mal m Spalten (wobei n, m natürliche Zahlen sind) ange ordnet sind.

Wie zuvor beschrieben wurde, müssen für jede MTJ-Speicher zelle die Bitleitung BL, die Schreibwortleitung WWL und die Lesewortleitung RWL vorgesehen sein. Für n × m MTJ-Speicher zellen sind dementsprechend n Schreibwortleitungen WWL1 bis WWLn, n Lesewortleitungen RWL1 bis RWLn und m Bitleitungen BL1 bis BLm erforderlich. Mit anderen Worten, für die Lese- und Schreiboperationen müssen unabhängige Wortleitungen vor gesehen sein.

Fig. 93 ist ein Diagramm der Struktur der auf dem Halbleiter substrat ausgebildeten MTJ-Speicherzelle.

Wie in Fig. 93 gezeigt ist, ist der Zugriffstransistor ATR in einem p-Gebiet PAR eines Halbleiterhauptsubstrats SUB ausge bildet. Der Zugriffstransistor ATR besitzt die Source/Drain- Gebiete (n-Gebiete) 110, 120 und ein Gate 130. Das Source/- Drain-Gebiet 110 ist über eine in einer ersten Metallverdrah tungsschicht M1 ausgebildete Metallverdrahtung mit der Masse spannung Vss gekoppelt. Als die Schreibwortleitung WWL wird eine in einer zweiten Metallverdrahtungsschicht M2 ausgebil dete Metallverdrahtung verwendet. Die Bitleitung BL ist in einer dritten Metallverdrahtungsschicht M3 ausgebildet.

Der magnetische Tunnelübergang MTJ ist zwischen der zweiten Metallverdrahtungsschicht M2 der Schreibwortleitung WWL und der dritten Metallverdrahtungsschicht M3 der Bitleitung BL ausgebildet. Das Source/Drain-Gebiet 120 des Zugriffstransis tors ATR ist über einen in einem Kontaktloch ausgebildeten Metallfilm 150, die erste und die zweite Metallverdrahtungs schicht M1 und M2 und ein Barrierenmetall 140 elektrisch mit dem magnetischen Tunnelübergang MTJ gekoppelt. Das Barrieren metall 140 ist ein Puffermaterial, das eine elektrische Kopp lung zwischen dem magnetischen Tunnelübergang MTJ und den Metallverdrahtungen schafft.

Wie zuvor beschrieben wurde, ist die Lesewortleitung RWL in der MTJ-Speicherzelle unabhängig von der Schreibwortleitung WWL vorgesehen. Außerdem muß beim Schreiben der Daten an die Schreibwortleitung WWL und an die Bitleitung BL ein Daten schreibstrom angelegt werden, der ein Magnetfeld erzeugt, das genauso groß oder größer als ein vorgegebener Wert ist. Dem entsprechend sind die Bitleitung BL und die Schreibwortlei tung WWL jeweils aus einer Metallverdrahtung ausgebildet.

Andererseits ist die Lesewortleitung RWL zum Steuern der Gate-Spannung des Zugriffstransistors ATR vorgesehen. Somit braucht an die Lesewortleitung RWL aktiv kein Strom angelegt zu werden. Um den Integrationsgrad zu verbessern, ist die Lesewortleitung RWL herkömmlich dementsprechend aus einer Polysiliciumschicht, aus einer Polycidstruktur oder derglei chen in der gleichen Verdrahtungsschicht wie das Gate 130 ausgebildet, ohne daß eine zusätzliche unabhängige Metallver drahtungsschicht ausgebildet ist.

Da für die Datenlese- und Schreiboperationen eine große An zahl von Verdrahtungen erforderlich sind, führt die Integra tion der MTJ-Speicherzellen auf dem Halbleitersubstrat wegen des für diese Verdrahtungen benötigten Platzes zu einer stei genden Zellengröße.

Außerdem sind zur Integration der MTJ-Speicherzellen ein ver ringerter Verdrahtungsabstand sowie eine erhöhte Anzahl von Verdrahtungsschichten erforderlich, was wegen des komplizier ten Herstellungsprozesses zu einem Anstieg der Herstellungs kosten führt.

Außerdem erfordern diese erhöhten Anzahlen von Verdrahtungen und Verdrahtungsschichten die Verwendung der sogenannten Kop pelpunktanordnung, d. h. der Anordnung, in der die MTJ-Spei cherzellen an den jeweiligen Schnittpunkten der Wortleitungen und Bitleitungen vorgesehen sind, was es erschwert, einen ausreichenden Grenzwert der Lese- und Schreiboperationen si cherzustellen.

Beim Schreiben der Daten muß an die Bitleitung BL ein verhältnismäßig großer Datenschreibstrom angelegt werden. Außer dem muß die Richtung des Datenschreibstroms gemäß dem Pegel der Schreibdaten gesteuert werden, was zu einer komplizierten Schaltungsanordnung zum Steuern des Datenschreibstroms führt.

Der Erfindung liegt daher die Aufgabe zugrunde, durch Verrin gern der Anzahl der in der gesamten Speichermatrix vorgesehe nen Verdrahtungen eine verbesserte Integration einer MRAM- Vorrichtung mit MTJ-Speicherzellen zu schaffen.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine Dünn film-Magnetspeichervorrichtung nach einem der Ansprüche 1, 3, 9 und 13. Weiterbildungen der Erfindung sind in den abhängi gen Ansprüchen angegeben.

Zusammengefaßt enthält eine Dünnfilm-Magnetspeichervorrich tung gemäß einem Aspekt der Erfindung eine Speichermatrix, mehrere Lesewortleitungen, mehrere Datenleitungen, mehrere Schreibwortleitungen und mehrere Referenzspannungsleitungen. Die Speichermatrix enthält mehrere in Zeilen und Spalten an geordnete Magnetspeicherzellen. Jede der mehreren Magnetspei cherzellen enthält einen Magnetablageabschnitt, dessen Wider standswert sich gemäß einem Pegel der durch den ersten und zweiten Datenschreibstrom zu schreibenden Ablagedaten ändert, und ein Speicherzellen-Auswahlgatter, das in einer Datenlese operation einen Datenschreibstrom an den Magnetablageab schnitt übergibt. Die mehreren Lesewortleitungen sind ent sprechend den jeweiligen Zeilen der Magnetspeicherzellen vor gesehen, um in der Datenleseoperation das entsprechende Spei cherzellen-Auswahlgatter gemäß einem Zeilenauswahlergebnis zu betätigen. Die mehreren Datenleitungen sind entsprechend den jeweiligen Spalten der Magnetspeicherzellen vorgesehen, damit in einer Datenschreiboperation bzw. in einer Datenleseopera tion der erste Datenschreibstrom bzw. der Datenlesestrom durch sie fließt. Die mehreren Schreibwortleitungen sind entsprechend den jeweiligen Zeilen vorgesehen und werden in der Datenschreiboperation gemäß einem Zeilenauswahlergebnis se lektiv aktiviert, damit der zweite Datenschreibstrom durch sie fließt. Die mehreren Referenzspannungsleitungen sind ent weder entsprechend den jeweiligen Zeilen oder entsprechend den jeweiligen Spalten vorgesehen, um eine Referenzspannung zur Verwendung in der Datenleseoperation zuzuführen. Benach barte Magnetspeicherzellen nutzen eine entsprechende der meh reren Schreibwortleitungen und/oder der mehreren Lesewortlei tungen und/oder der mehreren Datenwortleitungen und/oder der mehreren Referenzspannungsleitungen gemeinsam.

Dementsprechend besteht ein primärer Vorteil der Erfindung darin, daß in der Dünnfilm-Magnetspeichervorrichtung mit den Magnetspeicherzellen die Anzahl der Verdrahtungen, die in der Speichermatrix vorgesehen sind, um mit den Schreibwortleitun gen, mit den Lesewortleitungen, mit den Datenleitungen und mit den Referenzspannungsleitungen die Datenlese- und -schreiboperationen durchzuführen, verringert werden kann. Im Ergebnis können eine verbesserte Integration der Speichermat rix sowie eine verringerte Chipfläche erreicht werden.

Gemäß einem weiteren Aspekt der Erfindung enthält eine Dünn film-Magnetspeichervorrichtung eine Speichermatrix, mehrere Lesewortleitungen, mehrere Datenleitungen, mehrere Schreib wortleitungen und eine Wortleitungsstrom-Steuerschaltung. Die Speichermatrix enthält mehrere in Zeilen und Spalten angeord nete Magnetspeicherzellen. Jede der mehreren Magnetspeicher zellen enthält einen Magnetablageabschnitt, dessen Wider standswert sich gemäß einem Pegel der Ablagedaten, die durch den ersten und zweiten Datenschreibstrom geschrieben werden sollen, ändert, und ein Speicherzellen-Auswahlgatter, das in einer Datenleseoperation einen Datenlesestrom an den Magnet ablageabschnitt übergibt. Die mehreren Lesewortleitungen sind entsprechend den jeweiligen Zeilen der Magnetspeicherzellen vorgesehen, um in einer Datenleseoperation gemäß einem Zei lenauswahlergebnis das entsprechende Speicherzellen-Auswahl gatter zu betätigen. Die mehreren Datenleitungen sind ent sprechend den jeweiligen Spalten der Magnetspeicherzellen vorgesehen, damit in einer Datenschreiboperation und in der Datenleseoperation der erste Datenschreibstrom bzw. der Da tenlesestrom durch sie fließt. Die mehreren Schreibwortlei tungen sind entsprechend den jeweiligen Zeilen vorgesehen und werden in der Datenschreiboperation gemäß einem Zeilenaus wahlergebnis selektiv aktiviert, damit der zweite Daten schreibstrom durch sie fließt. Die Wortleitungsstromschaltung koppelt die mehreren Schreibwortleitungen mit einer Referenz spannung, die in der Datenleseoperation verwendet wird. Be nachbarte Magnetspeicherzellen nutzen eine entsprechende der mehreren Schreibwortleitungen und/oder der mehreren Lesewort leitungen und/oder der mehreren Datenleitungen gemeinsam.

Dementsprechend kann die Anzahl der Verdrahtungen, die in der Speichermatrix mit den Magnetspeicherzellen vorgesehen sind, um mit den Schreibwortleitungen, mit den Lesewortleitungen und mit den Datenleitungen die Datenlese- und -schreib-opera tionen durchzuführen, verringert werden. Im Ergebnis können eine verbesserte Integration der Speichermatrix sowie eine verringerte Chipfläche erreicht werden.

Gemäß einem nochmals weiteren Aspekt der Erfindung enthält eine Dünnfilm-Magnetspeichervorrichtung eine Speichermatrix, mehrere Lesewortleitungen, mehrere Signalleitungen, eine Lese/Schreib-Steuerschaltung, mehrere Schreibwortleitungen und mehrere Steuerschalter. Die Speichermatrix enthält meh rere in Zeilen und Spalten angeordnete Magnetspeicherzellen. Jede der mehreren Magnetspeicherzellen enthält einen Magnet ablageabschnitt, dessen Widerstandswert sich gemäß einem Pe gel der Ablagedaten, die durch den ersten und zweiten Daten schreibstrom geschrieben werden sollen, ändert, und ein Speicherzellen-Auswahlgatter, das in einer Datenleseoperation einen Datenlesestrom an den Magnetablageabschnitt übergibt. Die mehreren Lesewortleitungen sind entsprechend den jeweili gen Zeilen der Magnetspeicherzellen vorgesehen, um in der Datenleseoperation das entsprechende Speicherzellen-Auswahl gatter gemäß einem Zeilenauswahlergebnis zu betätigen. Die mehreren Signalleitungen sind entsprechend den jeweiligen Spalten der Magnetspeicherzellen vorgesehen. Benachbarte Mag netspeicherzellen in Zeilenrichtung nutzen eine entsprechende der mehreren Signalleitungen gemeinsam. Die Lese/Schreib- Steuerschaltung führt in einer Datenschreiboperation bzw. in der Datenleseoperation den Signalleitungen den ersten Daten schreibstrom bzw. den Datenlesestrom zu. Die mehreren Schreibwortleitungen sind entsprechend den jeweiligen Zeilen vorgesehen und werden in der Datenschreiboperation entspre chend einem Zeilenauswahlergebnis selektiv aktiviert, damit der zweite Datenschreibstrom durch sie fließt. Die mehreren Steuerschalter sind jeweils entsprechend den mehreren Signal leitungen vorgesehen, um eine in der Datenleseoperation ver wendete Referenzspannung elektrisch mit einer entsprechenden der mehreren Signalleitungen zu koppeln. Die mehreren Steuer schalter koppeln jeweils eine ausgewählte der zwei den jewei ligen Magnetspeicherzellen entsprechenden Signalleitungen gemäß dem Zeilenauswahlergebnis mit der Referenzspannung.

In einer solchen Dünnfilm-Magnetspeichervorrichtung können die Magnetspeicherzellen zum Durchführen der Datenlese- und -schreiboperationen mit den Schreibwortleitungen, mit den Lesewortleitungen und mit gemeinsamen Leitungen, die sowohl als Datenleitung als auch als Referenzspannungsleitung arbei ten, in der Speichermatrix mit einer verringerten Anzahl ge meinsamer Leitungen angeordnet sein. Im Ergebnis können eine verbesserte Integration der Speichermatrix und eine verrin gerte Chipfläche erhalten werden.

Gemäß einem nochmals weiteren Aspekt der Erfindung enthält eine Dünnfilm-Magnetspeichervorrichtung eine Speichermatrix, mehrere Schreibwortleitungen, mehrere Lesewortleitungen, meh rere Schreibdatenleitungen und mehrere Leseleitungen. Die Speichermatrix enthält mehrere in Zeilen und Spalten angeord nete Magnetspeicherzellen. Jede der mehreren Magnetspeicher zellen enthält einen Magnetablageabschnitt, dessen Wider standswert sich gemäß einem Pegel der zu schreibenden Ablage daten ändert, wenn ein durch den ersten und zweiten Daten schreibstrom angelegtes Datenschreibmagnetfeld größer als ein vorgegebenes Magnetfeld ist, und ein Speicherzellen-Auswahl gatter, das in einer Datenleseoperation einen Datenlesestrom an den Magnetablageabschnitt übergibt. Die mehreren Schreib wortleitungen sind entsprechend den jeweiligen Zeilen der Magnetspeicherzellen vorgesehen und werden in einer Daten schreiboperation gemäß einem Zeilenauswahlergebnis selektiv aktiviert, damit der erste Datenschreibstrom durch sie fließt. Die mehreren Lesewortleitungen sind entsprechend den jeweiligen Zeilen vorgesehen, um in der Datenleseoperation gemäß einem Zeilenauswahlergebnis das entsprechende Speicher zellen-Auswahlgatter zu betätigen. Die mehreren Schreibdaten leitungen sind entsprechend den jeweiligen Spalten der Mag netspeicherzellen vorgesehen, damit in der Datenschreibopera tion der zweite Datenschreibstrom durch sie fließt. Die meh reren Lesedatenleitungen sind entsprechend den jeweiligen Spalten vorgesehen, damit in der Datenleseoperation der Da tenlesestrom durch sie fließt. Benachbarte Magnetspeicherzel len nutzen eine entsprechende der mehreren Schreibwortleitun gen und/oder der mehreren Lesewortleitungen und/oder der meh reren Lesedatenleitungen und/oder der mehreren Schreibdaten leitungen gemeinsam.

In einer solchen Dünnfilm-Magnetspeichervorrichtung kann die Anzahl der Verdrahtungen, die in der Speichermatrix mit den Magnetspeicherzellen vorgesehen sind, um mit den Schreibwortleitungen, mit den Lesewortleitungen, mit den Schreibdaten leitungen und mit den Lesedatenleitungen die Datenlese- und -schreiboperationen durchzuführen, verringert werden. Im Er gebnis können eine verbesserte Integration der Speichermatrix sowie eine verringerte Chipfläche erreicht werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:

Fig. 1 einen schematischen Blockschaltplan der Gesamt struktur einer MRAM-Vorrichtung gemäß einer ers ten Ausführungsform der Erfindung;

Fig. 2 einen Schaltplan der Verbindung zwischen einer MTJ-Speicherzelle und den Signalverdrahtungen ge mäß der ersten Ausführungsform;

Fig. 3 einen Zeitablaufplan der Datenlese- und -schreib operationen aus der und in die Speicherzelle ge mäß der ersten Ausführungsform;

Fig. 4 ein Strukturdiagramm der Anordnung der Speicher zelle gemäß der ersten Ausführungsform;

Fig. 5 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß der ersten Ausführungsform;

Fig. 6 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer ersten Abwandlung der ers ten Ausführungsform;

Fig. 7 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer zweiten Abwandlung der ersten Ausführungsform;

Fig. 8A, 8B Strukturdiagramme der Anordnung einer Schreib wortleitung WWL;

Fig. 9 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer dritten Abwandlung der ersten Ausführungsform;

Fig. 10 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer vierten Abwandlung der ersten Ausführungsform;

Fig. 11 einen Blockschaltplan der Struktur einer Spei chermatrix und ihrer Peripherieschaltungsanord nung gemäß einer fünften Abwandlung der ersten Ausführungsform;

Fig. 12 einen Zeitablaufplan des Betriebs einer gemeinsa men Leitung SBL entsprechend dem Ein- und Aus schalten eines Steuertransistors CCT für eine ge meinsame Leitung;

Fig. 13 einen Blockschaltplan der Struktur einer Spei chermatrix und ihrer Peripherieschaltungsanord nung gemäß einer zweiten Ausführungsform;

Fig. 14 einen Schaltplan der Struktur einer Datenschreib schaltung 50w und einer Datenleseschaltung 50r;

Fig. 15 einen Blockschaltplan der Struktur einer Spei chermatrix und ihrer Peripherieschaltungsanord nung gemäß einer ersten Abwandlung der zweiten Ausführungsform;

Fig. 16 einen Blockschaltplan der Struktur einer Speichermatrix und ihrer Peripherieschaltungsanord nung gemäß einer zweiten Abwandlung der zweiten Ausführungsform;

Fig. 17 einen Schaltplan der Struktur einer Daten leseschaltung 51r;

Fig. 18 einen Schaltplan der Verbindung zwischen einer Speicherzelle und den Signalverdrahtungen gemäß einer dritten Ausführungsform;

Fig. 19 ein Strukturdiagramm der Anordnung der Speicher zelle gemäß der dritten Ausführungsform;

Fig. 20 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer dritten Ausführungsform;

Fig. 21 einen Blockschaltplan der Struktur einer Spei cherzelle gemäß einer ersten Abwandlung der drit ten Ausführungsform;

Fig. 22 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer zweiten Abwandlung der dritten Ausführungsform;

Fig. 23 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer dritten Abwandlung der dritten Ausführungsform;

Fig. 24 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer vierten Abwandlung der dritten Ausführungsform;

Fig. 25 einen Blockschaltplan der Struktur einer Spei chermatrix und ihrer Peripherieschaltungsanordnung gemäß einer fünften Abwandlung der dritten Ausführungsform;

Fig. 26 einen Blockschaltplan der Struktur einer Spei chermatrix und ihrer Peripherieschaltungsanord nung gemäß einer sechsten Abwandlung der dritten Ausführungsform;

Fig. 27 einen Blockschaltplan der Struktur einer Spei chermatrix und ihrer Peripherieschaltungsanord nung gemäß einer siebenten Abwandlung der dritten Ausführungsform;

Fig. 28 einen Blockschaltplan der Struktur einer Spei chermatrix und ihrer Peripherieschaltungsanord nung gemäß einer achten Abwandlung der dritten Ausführungsform;

Fig. 29 einen Schaltplan der Verbindung zwischen einer Speicherzelle und den Signalverdrahtungen gemäß einer vierten Ausführungsform;

Fig. 30 ein Strukturdiagramm der Anordnung der Speicher zelle gemäß der vierten Ausführungsform;

Fig. 31 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß der vierten Ausführungsform;

Fig. 32 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer ersten Abwandlung der vierten Ausführungsform;

Fig. 33 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer zweiten Abwandlung der vierten Ausführungsform;

Fig. 34 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer dritten Abwandlung der vierten Ausführungsform;

Fig. 35 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer vierten Abwandlung der vierten Ausführungsform;

Fig. 36 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer fünften Abwandlung der vierten Ausführungsform;

Fig. 37 einen Blockschaltplan der Struktur einer Spei chermatrix und ihrer Peripherieschaltungsanord nung gemäß einer sechsten Abwandlung der vierten Ausführungsform;

Fig. 38 einen Blockschaltplan der Struktur einer Spei chermatrix und ihrer Peripherieschaltungsanord nung gemäß einer siebenten Abwandlung der vierten Ausführungsform;

Fig. 39 einen Blockschaltplan der Struktur einer Spei chermatrix und ihrer Peripherieschaltungsanord nung gemäß einer achten Abwandlung der vierten Ausführungsform;

Fig. 40 einen Schaltplan der Verbindung zwischen einer Speicherzelle und den Signalverdrahtungen gemäß einer fünften Ausführungsform;

Fig. 41 ein Strukturdiagramm der Anordnung der Speicher zelle gemäß der fünften Ausführungsform;

Fig. 42 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß der fünften Ausführungsform;

Fig. 43 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer ersten Abwandlung der fünften Ausführungsform;

Fig. 44 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer zweiten Abwandlung der fünften Ausführungsform;

Fig. 45 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer dritten Abwandlung der fünften Ausführungsform;

Fig. 46 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer vierten Abwandlung der fünften Ausführungsform;

Fig. 47 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer fünften Abwandlung der fünften Ausführungsform;

Fig. 48 einen Blockschaltplan der Struktur einer Spei chermatrix und ihrer Peripherieschaltungsanord nung gemäß einer sechsten Abwandlung der fünften Ausführungsform;

Fig. 49 einen Blockschaltplan der Struktur einer Spei chermatrix und ihrer Peripherieschaltungsanord nung gemäß einer siebenten Abwandlung der fünften Ausführungsform;

Fig. 50 einen Blockschaltplan der Struktur einer Spei chermatrix und ihrer Peripherieschaltungsanordnung gemäß einer achten Abwandlung der fünften Ausführungsform;

Fig. 51 einen Schaltplan der Verbindung zwischen einer MTJ-Speicherzelle und den Signalverdrahtungen ge mäß einer sechsten Ausführungsform;

Fig. 52 ein Strukturdiagramm der Anordnung der MTJ-Spei cherzelle gemäß der sechsten Ausführungsform;

Fig. 53 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß der sechsten Ausführungsform;

Fig. 54 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer ersten Abwandlung der sechsten Ausführungsform;

Fig. 55 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer zweiten Abwandlung der sechsten Ausführungsform;

Fig. 56 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer dritten Abwandlung der sechsten Ausführungsform;

Fig. 57 einen Blockschaltplan der Struktur einer Speichermatrix und ihrer Peripherieschaltungsan ordnung gemäß einer vierten Abwandlung der sechs ten Ausführungsform;

Fig. 58 einen Blockschaltplan der Struktur einer Spei chermatrix und ihrer Peripherieschaltungsanord nung gemäß einer fünften Abwandlung der sechsten Ausführungsform;

Fig. 59 einen Blockschaltplan der Struktur einer Speichermatrix und ihrer Peripherieschaltungsan ordnung gemäß einer sechsten Abwandlung der sechsten Ausführungsform;

Fig. 60 einen Schaltplan der Verbindung zwischen einer Speicherzelle und den Signalverdrahtungen gemäß einer siebenten Ausführungsform;

Fig. 61 ein Strukturdiagramm der Anordnung der Speicher zelle gemäß der siebenten Ausführungsform;

Fig. 62 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß der siebenten Ausführungsform;

Fig. 63 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer ersten Abwandlung der sie benten Ausführungsform;

Fig. 64 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer zweiten Abwandlung der siebenten Ausführungsform;

Fig. 65 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer dritten Abwandlung der siebenten Ausführungsform;

Fig. 66 einen Blockschaltplan der Struktur einer Spei chermatrix und ihrer Peripherieschaltungsanord nung gemäß einer vierten Abwandlung der siebenten Ausführungsform;

Fig. 67 einen Blockschaltplan der Struktur einer Spei chermatrix und ihrer Peripherieschaltungsanord nung gemäß einer fünften Abwandlung der siebenten Ausführungsform;

Fig. 68 einen Blockschaltplan der Struktur einer Spei chermatrix und ihrer Peripherieschaltungsanord nung gemäß einer sechsten Abwandlung der sieben ten Ausführungsform;

Fig. 69 einen Schaltplan der Verbindung zwischen einer Speicherzelle und den Signalverdrahtungen gemäß einer achten Ausführungsform;

Fig. 70 einen Zeitablaufplan der Datenschreib- und -lese operationen in die und aus der MTJ-Speicherzelle gemäß der achten Ausführungsform;

Fig. 71 ein Strukturdiagramm der Anordnung der MTJ-Spei cherzelle gemäß der achten Ausführungsform;

Fig. 72 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß der achten Ausführungsform;

Fig. 73 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer ersten Abwandlung der ach ten Ausführungsform;

Fig. 74 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer zweiten Abwandlung der achten Ausführungsform;

Fig. 75 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer dritten Abwandlung der achten Ausführungsform;

Fig. 76 einen Blockschaltplan der Struktur einer Spei chermatrix und ihrer Peripherieschaltungsanordnung gemäß einer vierten Abwandlung der achten Ausführungsform;

Fig. 77 einen Blockschaltplan der Struktur einer Spei chermatrix und ihrer Peripherieschaltungsanord nung gemäß einer fünften Abwandlung der achten Ausführungsform;

Fig. 78 einen Blockschaltplan der Struktur einer Spei chermatrix und ihrer Peripherieschaltungsanord nung gemäß einer sechsten Abwandlung der achten Ausführungsform;

Fig. 79 einen Schaltplan der Verbindung zwischen einer Speicherzelle und den Signalverdrahtungen gemäß einer neunten Ausführungsform;

Fig. 80 ein Strukturdiagramm der Anordnung der MTJ-Spei cherzelle gemäß der neunten Ausführungsform;

Fig. 81 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß der neunten Ausführungsform;

Fig. 82 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer ersten Abwandlung der neunten Ausführungsform;

Fig. 83 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer zweiten Abwandlung der neunten Ausführungsform;

Fig. 84 einen Blockschaltplan der Struktur einer Spei chermatrix gemäß einer dritten Abwandlung der neunten Ausführungsform;

Fig. 85 einen Blockschaltplan der Struktur einer Speichermatrix und ihrer Peripherieschaltungsan ordnung gemäß einer vierten Abwandlung der neun ten Ausführungsform;

Fig. 86 einen Blockschaltplan der Struktur einer Spei chermatrix und ihrer Peripherieschaltungsanord nung gemäß einer fünften Abwandlung der neunten Ausführungsform;

Fig. 87 einen Blockschaltplan der Struktur einer Spei chermatrix und ihrer Peripherieschaltungsanord nung gemäß einer sechsten Abwandlung der neunten Ausführungsform;

Fig. 88 das bereits erwähnte schematische Diagramm der Struktur einer Speicherzelle mit einem magneti schen Tunnelübergang;

Fig. 89 das bereits erwähnte konzeptionelle Diagramm der Datenleseoperation aus der MTJ-Speicherzelle;

Fig. 90 das bereits erwähnte konzeptionelle Diagramm der Datenschreiboperation in die MTJ-Speicherzelle;

Fig. 91 das bereits erwähnte konzeptionelle Diagramm der Beziehung zwischen der Richtung eines Daten schreibstroms und der Richtung eines Magnetfelds in der Datenschreiboperation;

Fig. 92 das bereits erwähnte konzeptionelle Diagramm der integriert in Zeilen und Spalten angeordneten MTJ-Speicherzellen; und

Fig. 93 das bereits erwähnte Strukturdiagramm einer auf einem Halbleitersubstrat vorgesehenen MTJ-Spei cherzelle.

Im folgenden werden anhand der beigefügten Zeichnung Ausfüh rungsformen der Erfindung ausführlich beschrieben.

Erste Ausführungsform

Wie in Fig. 1 gezeigt ist, führt eine MRAM-Vorrichtung 1 ge mäß der ersten Ausführungsform der Erfindung als Antwort auf ein externes Steuersignal CMD und auf ein Adressensignal ADD einen Schreib-Lese-Zugriff aus, wodurch die Eingabe der Schreibdaten DIN und die Ausgabe der Lesedaten DOUT durchge führt werden.

Die MRAM-Vorrichtung 1 enthält eine Steuerschaltung 5 zum Steuern des Gesamtbetriebs der MRAM-Vorrichtung 1 als Antwort auf das Steuersignal CMD und eine Speichermatrix 10 mit meh reren in Zeilen und Spalten angeordneten MTJ-Speicherzellen (die im folgenden auch einfach als "Speicherzellen" bezeich net werden). In der Speichermatrix 10 sind entsprechend den jeweiligen MTJ-Speicherzellenzeilen (die im folgenden auch einfach als "Speicherzellenzeilen" bezeichnet werden) mehrere Schreibwortleitungen WWL und mehrere Lesewortleitungen RWL vorgesehen. Entsprechend den MTJ-Speicherzellenspalten (die im folgenden auch einfach als "Speicherzellenspalten" be zeichnet werden) sind mehrere Bitleitungen BL und mehrere Referenzspannungsleitungen SL vorgesehen. Die Struktur der Speichermatrix 10 wird später ausführlich beschrieben.

Ferner enthält die MRAN-Vorrichtung 1 einen Zeilendecodierer 20 zum Durchführen der Zeilenauswahl der Speichermatrix 10 gemäß dem Decodierungsergebnis einer durch das Adressensignal ADD angegebenen Zeilenadresse RA, einen Spaltendecodierer 25 zum Durchführen der Spaltenauswahl der Speichermatrix 10 gemäß dem Decodierungsergebnis einer durch das Adressensignal ADD angegebenen Spaltenadresse CA, einen Wortleitungstreiber 30 zum selektiven Aktivieren der Lesewortleitung RWL und der Schreibwortleitung WWL anhand des Zeilenauswahlergebnisses des Zeilendecodierers 20, eine Wortleitungsstrom-Steuerschal tung 40 zum Anlegen eines Datenschreibstroms an die Schreib wortleitung WWL in der Datenschreiboperation und die Lese/Schreib-Steuerschaltungen 50, 60 zum Anlegen eines Da tenschreibstroms und eines Abtaststroms in den Datenschreib- bzw. -leseoperationen.

Die Lese/Schreib-Steuerschaltungen 50, 60 steuern den Span nungspegel auf der Bitleitung BL an beiden Enden der Spei chermatrix 10 und legen den Datenschreibstrom und den Abtast strom zum Durchführen der Datenschreib- bzw. -leseoperationen an die Bitleitung BL an.

Struktur und Betrieb der Speicherzelle

Wie in Fig. 2 gezeigt ist, sind für die MTJ-Speicherzelle der ersten Ausführungsform eine Lesewortleitung RWL, eine Schreibwortleitung WWL, eine Bitleitung BL und eine Referenz spannungsleitung SL vorgesehen.

Die Speicherzelle enthält einen magnetischen Tunnelübergang MTJ und einen Zugriffstransistor ATR, die in Serie geschaltet sind. Wie zuvor beschrieben wurde, wird als der Zugriffstran sistor ATR typischerweise ein MOS-Transistor, d. h. ein auf dem Halbleitersubstrat ausgebildeter Feldeffekttransistor, verwendet.

Das Gate des Zugriffstransistors ist mit der Lesewortleitung RWL gekoppelt. Der Zugriffstransistor ATR wird als Antwort auf die Aktivierung der Lesewortleitung RWL auf den ausge wählten Zustand (H-Pegel, Stromversorgungsspannung Vcc) eingeschaltet (betätigt), so daß er den magnetischen Tunnelüber gang MTJ elektrisch mit der Referenzspannungsleitung SL kop pelt. Die Referenzspannungsleitung SL führt eine Massespan nung Vss zu. Der magnetische Tunnelübergang MTJ ist elekt risch zwischen die Bitleitung BL und den Zugriffstransistor ATR gekoppelt.

Dementsprechend wird als Antwort auf das Einschalten des Zugriffstransistors ATR durch die Bitleitung BL, den magneti schen Tunnelübergang MTJ, den Zugriffstransistor ATR und die Referenzspannungsleitung SL ein Stromweg ausgebildet. Wenn diesem Stromweg ein Abtaststrom Is zugeführt wird, wird auf der Bitleitung BL eine dem Ablagedatenpegel des magnetischen Tunnelübergangs MTJ entsprechende Spannungsänderung erzeugt.

Andererseits wird der Zugriffstransistor als Antwort auf die Deaktivierung der Lesewortleitung RWL auf den nicht ausge wählten Zustand (L-Pegel, Massespannung Vss) ausgeschaltet, um den magnetischen Tunnelübergang MTJ elektrisch von der Referenzspannungsleitung SL zu trennen.

In der Nähe des magnetischen Tunnelübergangs MTJ ist die Schreibwortleitung WWL vorgesehen, so daß sie parallel zur Lesewortleitung RWL verläuft. Beim Schreiben der Daten wird der Schreibwortleitung WWL und der Bitleitung BL ein Daten schreibstrom zugeführt. Durch die Summe der jeweiligen durch diese Datenschreibströme erzeugten Magnetfelder wird der Ab lagedatenpegel der Speicherzelle neu geschrieben.

Im folgenden werden anhand von Fig. 3 die Datenschreib- und -leseoperationen in die und aus den Speicherzellen gemäß der ersten Ausführungsform beschrieben.

Zunächst wird die Datenschreiboperation beschrieben.

Gemäß dem Zeilenauswahlergebnis des Zeilendecodierers 20 steuert der Wortleitungstreiber 30 die Spannung auf der Schreibwortleitung WWL der ausgewählten Zeile auf den ausge wählten Zustand (H-Pegel) an. In den nicht ausgewählten Zei len werden die jeweiligen Spannungspegel auf den Schreibwort leitungen WWL in dem nicht ausgewählten Zustand (L-Pegel) gehalten.

In der Datenschreiboperation werden die Lesewortleitungen RWL in dem nicht ausgewählten Zustand (L-Pegel) gehalten, ohne aktiviert zu werden. Da jede Schreibwortleitung WWL durch die Wortleitungsstrom-Steuerschaltung 40 mit der Massespannung Vss gekoppelt ist, wird an die Schreibwortleitung WWL der ausgewählten Zeile ein Datenschreibstrom Ip angelegt. Der Datenschreibstrom fließt nicht über die Schreibwortleitungen WWL der nicht ausgewählten Zeilen.

Die Lese/Schreib-Steuerschaltungen 50 und 60 steuern die Spannung auf der Bitleitung BL an beiden Enden der Speicher matrix 10 und erzeugen dadurch einen Datenschreibstrom in der dem Schreibdatenpegel entsprechenden Richtung. Um beispiels weise die Ablagedaten "1" zu schreiben, wird die Bitleitungs spannung in der Lese/Schreib-Steuerschaltung 60 auf den Zu stand mit hoher Spannung (Stromversorgungsspannung Vcc) ein gestellt, während die Bitleitungsspannung in der entgegenge setzten Lese/Schreib-Steuerschaltung 50 auf den Zustand mit niedriger Spannung (Massespannung Vss) eingestellt wird. Im Ergebnis fließt ein Datenschreibstrom +Iw über die Bitleitung BL von der Lese/Schreib-Steuerschaltung 60 zur Lese/Schreib- Steuerschaltung 50. Zum Schreiben der Ablagedaten "0" werden die Bitleitungsspannungen der Lese/Schreib-Steuerschaltungen 50 und 60 jeweils auf den Zustand mit hoher Spannung (Strom versorgungsspannung Vcc) und auf den Zustand mit tiefer Span nung (Massespannung Vss) eingestellt, wodurch ein Daten schreibstrom -Iw von der Lese/Schreib-Steuerschaltung 50 über die Bitleitung BL zur Lese/Schreib-Steuerschaltung 60 fließt.

Zu diesem Zeitpunkt braucht der Datenschreibstrom ±Iw nicht jeder Bitleitung zugeführt zu werden. Die Lese/Schreib-Steu erschaltungen 50 und 60 brauchen lediglich die Spannung auf der Bitleitung BL in der Weise zu steuern, daß der Daten schreibstrom ±Iw gemäß dem Zeilenauswahlergebnis des Zeilen decodierers 25 selektiv wenigstens einer der Bitleitungen, die der ausgewählten Zeile entspricht, zugeführt wird.

Durch Einstellen der Richtungen der Datenschreibströme Ip und ±Iw als solche wird gemäß dem zu schreibenden Ablagedatenpe gel "1" oder "0" entweder der Datenschreibstrom +Iw oder der Datenschreibstrom -Iw mit der entgegengesetzten Richtung aus gewählt und die Richtung des Datenschreibstroms Ip auf der Schreibwortleitung WWL unabhängig vom Datenpegel festgesetzt. Somit kann der Datenschreibstrom Ip immer in der festgesetz ten Richtung an die Schreibwortleitung WWL angelegt werden. Im Ergebnis kann die Struktur der Wortleitungsstrom-Steuer schaltung 40 wie unten beschrieben vereinfacht werden.

Es wird nun die Datenleseoperation beschrieben.

In der Datenleseoperation steuert der Wortleitungstreiber 30 die Lesewortleitung RWL entsprechend der ausgewählten Zeile gemäß dem Zeilenauswahlergebnis des Zeilendecodierers 20 auf den ausgewählten Zustand (H-Pegel) an. Die Spannungspegel auf den den nicht ausgewählten Zeilen entsprechenden Lesewortlei tungen RWL werden in dem nicht ausgewählten Zustand (L-Pegel) gehalten. In der Datenleseoperation werden die Schreibwort leitungen WWL in dem nicht ausgewählten Zustand (L-Pegel) gehalten, ohne aktiviert zu werden.

Vor der Datenleseoperation werden die Bitleitungen BL bei spielsweise auf den Zustand mit hoher Spannung (Stromversorgungsspannung Vcc) vorgeladen. In diesem Zustand wird die Datenleseoperation gestartet. Wenn die Lesewortleitung RWL der ausgewählten Zeile auf den H-Pegel aktiviert wird, wird als Antwort darauf ein entsprechender Zugriffstransistor ATR eingeschaltet.

Im Ergebnis wird in der Speicherzelle zwischen der Referenz spannungsleitung SL (die die Massespannung Vss zuführt) und der Bitleitung BL über den Zugriffstransistor ATR ein Strom weg des Abtaststroms Is ausgebildet. Wegen des Abtaststroms Is wird auf der Bitleitung BL ein dem Ablagedatenpegel der Speicherzelle entsprechender Spannungsabfall erzeugt. Bei spielsweise wird in Fig. 3 nun angenommen, daß die feste Mag netschicht FL und die freie Magnetschicht VL die gleiche Mag netfeldrichtung haben, wenn der Ablagedatenpegel "1" ist. In diesem Fall hat die Bitleitung BL den kleinen Spannungsabfall ΔV1, wenn die Ablagedaten "1" sind, während sie einen Span nungsabfall ΔV2 größer als ΔV1 hat, wenn die Ablagedaten "0" sind. Der in der Speicherzelle gespeicherte Datenpegel kann durch Abtasten der Differenz zwischen den Spannungsabfällen ΔV1 und ΔV2 gelesen werden.

In der Datenleseoperation muß der Spannungspegel auf der Re ferenzspannungsleitung SL auf die Massespannung Vss einge stellt werden, um den Abtaststrom Is zuzuführen. Da der Zugriffstransistor ATR aber in der Datenschreiboperation aus geschaltet ist, beeinflußt die Referenzspannungsleitung SL den magnetischen Tunnelübergang MTJ nicht besonders. Dement sprechend kann der Spannungspegel auf der Referenzspannungs leitung SL wie in der Datenleseoperation auf die Massespan nung Vss eingestellt werden. Somit wird die Referenzspan nungsleitung SL an einen Knoten gekoppelt, der die Massespan nung Vss zuführt.

Wie in Fig. 4 gezeigt ist, ist der Zugriffstransistor ATR in einem p-Gebiet PAR des Halbleiterhauptsubstrats SUB ausgebil det. Die Referenzspannungsleitung SL ist in einer ersten Me tallverdrahtungsschicht M1 vorgesehen, so daß sie elektrisch mit einem Source/Drain-Gebiet 110 des Zugriffstransistors ATR gekoppelt ist. Außerdem ist die Referenzspannungsleitung SL unter den Knoten auf dem Halbleitersubstrat mit einem Knoten zum Zuführen der Massespannung Vss gekoppelt.

Das andere Source/Drain-Gebiet 120 ist über die in der ersten und zweiten Metallverdrahtungsschicht M1 und M2 vorgesehenen Metallverdrahtungen, einen in einem Kontaktloch ausgebildeten Metallfilm 150 und ein Barrierenmetall 140 mit dem magneti schen Tunnelübergang MTJ gekoppelt. Die Schreibwortleitung WWL ist in der zweiten Metallverdrahtungsschicht M2 in der Nähe des magnetischen Tunnelübergangs MTJ vorgesehen. Die Le sewortleitung RWL ist in der gleichen Schicht wie das Gate 130 des Zugriffstransistors ATR vorgesehen.

Die Bitleitung BL ist in einer dritten Metallverdrahtungs schicht M3 vorgesehen, so daß sie elektrisch mit dem magneti schen Tunnelübergang MTJ gekoppelt ist.

Gemeinsame Nutzung einer Signalleitung in der Speichermatrix

Wie in Fig. 5 gezeigt ist, enthält die Speichermatrix 10 ge mäß der ersten Ausführungsform mehrere in Zeilen und Spalten angeordnete Speicherzellen MC. Gemäß der ersten Ausführungs form sind entsprechend den jeweiligen Speicherzellenzeilen die Lesewortleitungen RWL und die Schreibwortleitungen WWL vorgesehen. Entsprechend den jeweiligen Speicherzellenspalten sind die Bitleitungen BL und die Referenzspannungsleitungen SL vorgesehen. Die Lesewortleitungen RWL und die Schreibwort leitungen WWL verlaufen in Zeilenrichtung. Die Bitleitungen BL und die Referenzspannungsleitungen SL verlaufen in Spal tenrichtung.

Benachbarte Speicherzellen in Zeilenrichtung nutzen die glei che Referenzspannungsleitung SL gemeinsam. Zum Beispiel nutzt die Speicherzellengruppe der ersten und zweiten Speicherzel lenspalte eine einzige Referenzspannungsleitung SL1 gemein sam. Auch in den anderen Speicherzellenspalten sind die Refe renzspannungsleitungen SL ähnlich angeordnet. Die Referenz spannungsleitungen SL liefern grundsätzlich eine konstante Spannung (in der vorliegenden Ausführungsform die Massespan nung Vss). Somit können die Referenzspannungsleitungen BL ohne irgendeine besondere Spannungssteuerung oder dergleichen als solche gemeinsam genutzt werden.

Die Wortleitungsstrom-Steuerschaltung 40 koppelt jede Schreibwortleitung WWL mit der Massespannung Vss. Dementspre chend kann der Datenschreibstrom Ip an die Schreibwortleitung WWL angelegt werden, wenn sie auf den ausgewählten Zustand (H-Pegel, Stromversorgungsspannung Vcc) aktiviert wird.

Es wird angemerkt, daß die Schreibwortleitungen, die Lese wortleitungen, die Bitleitungen und die Referenzspannungslei tungen im folgenden allgemein mit WWL, RWL, BL bzw. SL be zeichnet werden. Eine spezifische Schreibwortleitung, eine spezifische Lesewortleitung, eine spezifische Bitleitung und eine spezifische Referenzspannungsleitung werden beispiels weise mit WWL1, RWL1, BL1 bzw. SL1 bezeichnet.

Die gemeinsame Nutzung der Referenzspannungsleitung SL durch benachbarte Speicherzellen in Zeilenrichtung ermöglicht die Verringerung der Anzahl der in der gesamten Speichermatrix 10 vorgesehenen Verdrahtungen und erreicht dadurch eine verbes serte Integration der Speichermatrix 10 sowie eine verrin gerte Chipfläche der MRAN-Vorrichtung.

Erste Abwandlung der ersten Ausführungsform Wie in Fig. 6 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der ersten Abwandlung der ersten Ausführungsform be nachbarte Speicherzellen in Zeilenrichtung die gleiche Bit leitung BL gemeinsam. Zum Beispiel nutzt die Speicherzellen gruppe der ersten und zweiten Speicherzellenspalte eine ein zige Bitleitung BL1 gemeinsam. Auch in den anderen Speicher zellenspalten sind die Bitleitungen BL ähnlich angeordnet.

Falls in diesem Fall die Daten aus mehreren der gleichen Bit leitung BL entsprechenden Speicherzellen MC gelesen oder in diese geschrieben werden sollen, tritt ein Datenkonflikt auf, der zu einer Störung der MRAM-Vorrichtung führt. Dementspre chend sind die Speicherzellen MC in der Speichermatrix 10 ge mäß der ersten Abwandlung der ersten Ausführungsform in jeder zweiten Speicherzellenzeile und in jeder zweiten Speicherzel lenspalte vorgesehen. Im folgenden wird eine solche Speicher zellenanordnung in der Speichermatrix 10 auch als "wechsel weise Anordnung" bezeichnet. Die Referenzspannungsleitung SL ist in jeder Speicherzellenspalte vorgesehen.

Da die Struktur der anderen Abschnitte und die Speicherzel lenoperation beim Lesen und Schreiben der Daten mit der ers ten Ausführungsform übereinstimmen, wird ihre ausführliche Beschreibung nicht wiederholt.

Mit einer solchen Struktur kann die Schrittweite der Bitlei tungen BL in der Speichermatrix 10 verbreitert werden. Im Ergebnis können die Speicherzellen MC effizient angeordnet werden, wodurch eine verbesserte Integration der Speichermat rix 10 sowie eine verringerte Chipfläche der MRAM-Vorrichtung erhalten werden können.

Zweite Abwandlung der ersten Ausführungsform

Wie in Fig. 7 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der zweiten Abwandlung der ersten Ausführungsform be nachbarte Speicherzellen in Spaltenrichtung die gleiche Schreibwortleitung WWL. Beispielsweise nutzt die Speicherzel lengruppe der ersten und zweiten Speicherzellenzeile eine einzige Schreibwortleitung WWL1 gemeinsam. Auch in den ande ren Speicherzellenzeilen sind die Schreibwortleitungen WWL ähnlich angeordnet.

Zum Durchführen der normalen Datenschreiboperation dürfen am Schnittpunkt der gleichen Schreibwortleitung WWL und der gleichen Bitleitung BL nicht mehrere Speicherzellen MC vorge sehen sein. Dementsprechend sind die Speicherzellen MC wie in der ersten Abwandlung der ersten Ausführungsform wechselweise angeordnet.

In Fig. 7 ist die Referenzspannungsleitung SL in jeder Spei cherzellenspalte vorgesehen. Wie in der Struktur aus Fig. 5 gezeigt ist, kann aber jeder Satz zweier benachbarter Spei cherzellenspalten eine einzige Referenzspannungsleitung SL wechselweise gemeinsam nutzen.

Mit einer solchen Struktur kann die Schrittweite der Schreib wortleitungen WWL in der Speichermatrix 10 verbreitert wer den. Im Ergebnis können die Speicherzellen MC effizient ange ordnet werden, wodurch eine verbesserte Integration der Spei chermatrix 10 sowie eine verringerte Chipfläche der MRAM-Vor richtung erreicht werden können.

Eine solche verbreiterte Schrittweite der Schreibwortleitun gen WWL kann eine größere Breite der Schreibwortleitungen WWL sicherstellen. Somit können ferner die folgenden Wirkungen erhalten werden.

Fig. 8A zeigt die Speicherzellenstruktur entsprechend den Anordnungen aus den Fig. 5 und 6. In der Struktur aus Fig. 8A wird die Schreibwortleitung WWL nicht durch benachbarte Spei cherzellenspalten gemeinsam genutzt. Somit ist es schwer, die Breite jeder Schreibwortleitung WWL sicherzustellen.

Wie zuvor beschrieben wurde, muß in der Datenschreiboperation sowohl an die Bitleitung BL als auch an die Schreibwortlei tung WWL ein Datenschreibstrom angelegt werden. Die Schreib wortleitung WWL und der magnetische Tunnelübergang MTJ sind mit einem dazwischenliegenden Zwischenschicht-Isolierfilm versehen. Dadurch ist der vertikale Abstand zwischen der Schreibwortleitung WWL und dem magnetischen Tunnelübergang MTJ größer als der zwischen der Bitleitung BL und dem magne tischen Tunnelübergang MTJ. Dementsprechend muß der Schreib wortleitung WWL mit einem größeren Abstand zu dem magneti schen Tunnelübergang MTJ ein größerer Strom zugeführt werden, um in der Datenschreiboperation in dem magnetischen Tunnel übergang MTJ ein Magnetfeld mit der gleichen Stärke zu erzeu gen.

In den Metallverdrahtungen, in denen die Schreibwortleitung WWL und dergleichen ausgebildet sind, kann eine übermäßige Stromdichte wegen der Elektromigration genannten Erscheinung möglicherweise eine Trennung oder einen Kurzschluß der Ver drahtungen verursachen. Dementsprechend ist es erwünscht, die Stromdichte der Schreibwortleitung WWL zu verringern.

Fig. 8B zeigt die der Anordnung aus Fig. 7 entsprechende Speicherzellenstruktur. In der Struktur aus Fig. 8 wird die Schreibwortleitung WWL durch benachbarte Speicherzellenspal ten gemeinsam genutzt. Somit kann die Schreibwortleitung WWL unter Verwendung des Platzes für zwei Speicherzellenzeilen vorgesehen sein, wodurch die Breite der Schreibwortleitung WWL erhöht werden kann. Somit kann eine Breite, die wenig stens größer als die Breite der Bitleitung BL ist, d. h. eine größere Querschnittsfläche, der Schreibwortleitung WWL si chergestellt werden. Im Ergebnis wird die Stromdichte der Schreibwortleitung WWL unterdrückt, wodurch eine verbesserte Zuverlässigkeit der MRAM-Vorrichtung erreicht werden kann.

Für eine verbesserte Zuverlässigkeit ist es außerdem wirksam, eine Metallverdrahtung mit einem großen Abstand zu dem magne tischen Tunnelübergang MTJ (zu der Schreibwortleitung WWL in den Fig. 8A und 8B) aus einem Material mit hohem Elektro migrationswiderstand auszubilden. Beispielsweise können die Metallverdrahtungen, die möglicherweise einer Elektromigra tion ausgesetzt sind, falls die anderen Metallverdrahtungen aus einer Aluminiumlegierung (Al-Legierung) ausgebildet sind, aus Kupfer (Cu) ausgebildet sein.

Dritte Abwandlung der ersten Ausführungsform

Wie in Fig. 9 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der dritten Abwandlung der ersten Ausführungsform be nachbarte Speicherzellen in Spaltenrichtung die gleiche Lese wortleitung RWL gemeinsam. Beispielsweise nutzt die Speicher zellengruppe der ersten und zweiten Speicherzellenzeile eine einzige Lesewortleitung RWL1 gemeinsam. Auch in den anderen Speicherzellenzeilen sind die Lesewortleitungen RWL ähnlich angeordnet.

Zum normalen Durchführen der Datenleseoperation dürfen meh rere durch die gleiche Lesewortleitung RWL ausgewählte Spei cherzellen nicht gleichzeitig an die gleiche Bitleitung BL angeschlossen sein. Dementsprechend sind die Speicherzellen MC wie in der ersten Abwandlung der ersten Ausführungsform wechselweise angeordnet.

Die Referenzspannungsleitung SL ist in jeder Speicherzellen spalte vorgesehen. Wie in der Struktur aus Fig. 5 kann aber jeder Satz zweier benachbarter Speicherzellenspalten alterna tiv eine einzige Referenzspannungsleitung SL gemeinsam nut zen.

Da die Struktur der anderen Abschnitte und die Speicherzel lenoperation beim Lesen und Schreiben der Daten mit der er sten Ausführungsform übereinstimmen, wird ihre ausführliche Beschreibung nicht wiederholt.

Mit einer solchen Struktur kann die Schrittweite der Lese wortleitungen RWL in der Speicherzelle 10 verbreitert werden. Im Ergebnis können die Speicherzellen MC effizient angeordnet werden, wodurch eine verbesserte Integration der Speichermat rix 10 sowie eine verringerte Chipfläche der MRAM-Vorrichtung erreicht werden können.

Vierte Abwandlung der ersten Ausführungsform

Wie in Fig. 10 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der vierten Abwandlung der ersten Ausführungsform be nachbarte Speicherzellen in Spaltenrichtung wie in der zwei ten Abwandlung der ersten Ausführungsform die gleiche Schreibwortleitung WWL gemeinsam. Zum Beispiel nutzt die Speicherzellengruppe der ersten und zweiten Speicherzellen zeile eine einzige Schreibwortleitung WWL1 gemeinsam. Auch in den anderen Speicherzellenzeilen sind die Schreibwortleitun gen WWL ähnlich angeordnet.

Außerdem nutzen benachbarte Speicherzellen in Spaltenrichtung die Lesewortleitung RWL gemeinsam. Beispielsweise nutzt die Speicherzellengruppe der zweiten und dritten Speicherzellenzeile die Lesewortleitung RWL2 gemeinsam. Auch in den folgen den Speicherzellenzeilen sind die Lesewortleitungen RWL ähn lich angeordnet.

Wie zuvor beschrieben wurde, dürfen zum normalen Durchführen der Datenlese- und -schreiboperationen nicht mehrere durch eine einzige Lesewortleitung RWL ausgewählte Speicherzellen gleichzeitig an die gleiche Bitleitung BL gekoppelt sein, während mehrere gleichzeitig durch eine einzige Schreibwort leitung WWL ausgewählte Speicherzellen nicht gleichzeitig ein Datenschreibmagnetfeld von der gleichen Bitleitung BL empfan gen dürfen. Dementsprechend sind die Speicherzellen MC auch in der vierten Abwandlung der ersten Ausführungsform wechsel weise angeordnet.

Mit einer solchen Struktur können die Schrittweiten der Schreibwortleitungen WWL und der Lesewortleitungen RWL in der Speichermatrix 10 verbreitert werden. Im Ergebnis können die Speicherzellen MC effizienter angeordnet werden, wodurch im Vergleich zur zweiten und dritten Abwandlung der ersten Aus führungsform eine weiter verbesserte Integration der Spei chermatrix 10 sowie eine weiter verringerte Chipfläche der MRAM-Vorrichtung erreicht werden können.

Außerdem kann wie in der zweiten Abwandlung der ersten Aus führungsform auch der Elektromigrationswiderstand der Schreibwortleitungen WWL erhöht werden, um die Zuverlässig keit der MRAM-Vorrichtung zu verbessern.

Fünfte Abwandlung der ersten Ausführungsform

Wie in Fig. 11 gezeigt ist, sind in der Speichermatrix 10 gemäß der fünften Abwandlung der ersten Ausführungsform die Referenzspannungsleitungen SL und die Bitleitungen BL zu den gemeinsamen Leitungen SBL integriert. Die gemeinsamen Leitun gen SBL sind entsprechend den jeweiligen Speicherzellenspal ten vorgesehen. Fig. 11 zeigt beispielhaft die jeweils der ersten bis fünften Speicherzellenspalte entsprechenden ge meinsamen Leitungen SBL1 bis SBL5.

Die Lese/Schreib-Steuerschaltung 50 enthält eine Stromversor gungsschaltung 51 zum Zuführen eines Datenschreibstroms und eines Abtaststroms sowie den jeweiligen Speicherzellenspalten entsprechende Spaltenauswahlgatter. Fig. 11 zeigt beispiel haft die Spaltenauswahlgatter CSG1 bis CSG5, die jeweils den gemeinsamen Leitungen SBL1 bis SBL5 entsprechen. Im folgenden werden diese mehreren Spaltenauswahlgatter allgemein auch als Spaltenauswahlgatter CSG bezeichnet.

Der Spaltendecodierer 25 aktiviert gemäß dem Spaltenauswahl ergebnis eine von mehreren Spaltenauswahlleitungen auf den ausgewählten Zustand. Die mehreren Spaltenauswahlleitungen sind entsprechend den jeweiligen Speicherzellenspalten vorge sehen. Fig. 11 zeigt beispielhaft die Spaltenauswahlleitungen CSL1 bis CSL5, die jeweils den gemeinsamen Leitungen SBL1 bis SBL5 entsprechen. Im folgenden werden diese mehreren Spalten auswahlleitungen allgemein auch als Spaltenauswahlleitungen CSL bezeichnet.

Das Spaltenauswahlgatter CSG wird gemäß dem Spannungspegel auf einer entsprechenden Spaltenauswahlleitung CSL einge schaltet.

Die Lese/Schreib-Steuerschaltung 60 enthält eine Stromversor gungsschaltung 61 zum Zuführen eines Datenschreibstroms und die den jeweiligen Speicherzellenspalten entsprechenden Schreib-Spaltenauswahlgatter. Außerdem sind entsprechend den jeweiligen Speicherzellenspalten mehrere Steuertransistoren für gemeinsame Leitungen vorgesehen. Fig. 11 zeigt beispiel haft die Schreib-Spaltenauswahlgatter WCG1 bis WCG5 und die jeweils den gemeinsamen Leitungen SBL1 bis SBL5 entsprechen den Steuertransistoren CCT1 bis CCT5 für gemeinsame Leitun gen. Im folgenden werden diese mehreren Schreib-Spaltenaus wahlgatter und diese mehreren Steuertransistoren für gemein same Leitungen allgemein auch als Schreib-Spaltenauswahlgat ter WCG bzw. als Steuertransistoren CCT für gemeinsame Lei tungen bezeichnet.

Der Spaltendecodierer 25 aktiviert außerdem gemäß dem Deco dierungsergebnis der Spaltenadresse CA eine von mehreren Schreib-Spaltenauswahlleitungen auf den ausgewählten Zustand. Die mehreren Schreib-Spaltenauswahlleitungen sind entspre chend den jeweiligen Speicherzellenspalten vorgesehen. Die Schreib-Spaltenauswahlleitungen werden nur in der Daten schreiboperation aktiviert. Fig. 11 zeigt beispielhaft die jeweils den gemeinsamen Leitungen SBL1 bis SBL5 entsprechen den Schreib-Spaltenauswahlleitungen WCSL1 bis WCSL5. Im fol genden werden diese mehreren Schreib-Spaltenauswahlleitungen allgemein auch als Schreib-Spaltenauswahlleitungen WCSL be zeichnet.

Das Schreib-Spaltenauswahlgatter WCG wird gemäß dem Span nungspegel auf einer entsprechenden Schreib-Spaltenauswahl leitung WCSL eingeschaltet.

Der Steuertransistor CCT für eine gemeinsame Leitung ist vor gesehen, um zu ermöglichen, daß die gemeinsame Leitung SBL sowohl die Funktion der Referenzspannungsleitung SL als auch die der Bitleitung BL besitzt.

Da die gemeinsame Leitung SBL auch als Bitleitung BL wirkt, müssen die Speicherzellen MC in der Weise angeordnet sein, daß verhindert wird, daß Daten aus mehreren Speicherzellen mit der gleichen gemeinsamen Leitung SBL gelesen oder in diese geschrieben werden. Dementsprechend sind auch die Spei cherzellen MC in der Speichermatrix 10 gemäß der fünften Ab wandlung der ersten Ausführungsform wechselweise angeordnet.

Wie in Fig. 12 gezeigt ist, erfolgt der Betrieb der Schreib wortleitung WWL und der Lesewortleitung RWL beim Schreiben und Lesen der Daten ebenso wie in Fig. 3 beschrieben.

Wenn der Steuertransistor CCT für eine gemeinsame Leitung eingeschaltet ist, ist eine entsprechende gemeinsame Leitung SBL mit der Massespannung Vss gekoppelt, so daß sie als Refe renzspannungsleitung SL wirkt.

Wenn ein entsprechender Steuertransistor CCT für eine gemein same Leitung ausgeschaltet ist, ist die gemeinsame Leitung SBL über ein entsprechendes Spaltenauswahlgatter CSG und über ein entsprechendes Schreib-Spaltenauswahlgatter WCG zwischen die Stromversorgungsschaltungen 51 und 61 gekoppelt.

Beim Schreiben der Daten werden das Spaltenauswahlgatter CSG und das Schreib-Spaltenauswahlgatter WCG gemäß dem Spalten auswahlergebnis eingeschaltet, so daß der gleiche Daten schreibstrom wie in Fig. 3 über die gemeinsame Leitung SBL fließt.

Beim Lesen der Daten wird das Spaltenauswahlgatter CSG gemäß dem Spaltenauswahlergebnis eingeschaltet, so daß der Abtast strom über die gemeinsame Leitung SBL fließt. In der Struktur mit den gemeinsamen Leitungen SBL werden diese vor der Daten leseoperation auf die Massespannung Vss vorgeladen. Somit kann die gemeinsame Leitung SBL problemlos als Bitleitung BL und als Referenzspannungsleitung SL wirken. Dementsprechend wird der in der zu lesenden Speicherzelle gehaltene Ablageda tenpegel gemäß dem Betrag des Spannungsanstiegs gegenüber der Massespannung Vss abgetastet.

Ob jede gemeinsame Leitung SBL in der Datenleseoperation als Referenzspannungsleitung SL oder als Bitleitung BL wirkt, muß gemäß dem Zeilendecodierungsergebnis bestimmt werden. Genauer muß in der Speicherzelle MC der ausgewählten Zeile die mit dem Zugriffstransistor ATR gekoppelte gemeinsame Leitung SBL als Referenzspannungsleitung SL wirken, während die mit dem magnetischen Tunnelübergang MTJ gekoppelte gemeinsame Leitung SBL als Bitleitung BL wirken muß.

Die Gates der Steuertransistoren CCT1, CCT3, . . . für gemein same Leitungen, die den ungeraden Speicherzellenspalten ent sprechen, empfangen ein Steuersignal RA1. Wenn in der Daten leseoperation eine ungerade Speicherzellenspalte ausgewählt wird, wird das Steuersignal RA1 auf den H-Pegel aktiviert.

Die Gates der Steuertransistoren CCT2, CCT4, . . . für gemein same Leitungen, die den geraden Speicherzellenspalten ent sprechen, empfangen ein Steuersignal /RA1. Wenn in der Daten leseoperation eine gerade Speicherzellenzeile ausgewählt wird, wird das Steuersignal /RA1 auf den H-Pegel aktiviert.

In der Datenschreiboperation sind beide Steuersignale RA1 und /RA1 auf den L-Pegel deaktiviert. Somit ist jeder Steuertran sistor CCT für eine gemeinsame Leitung ausgeschaltet, so daß der Datenschreibstrom ±Iw gemäß dem Spaltenauswahlergebnis der gemeinsamen Leitung SBL zugeführt werden kann.

Mit einer solchen Struktur können mit der gemeinsamen Leitung SBL, die die jeweiligen Funktionen der Referenzspannungslei tung SL und der Bitleitung BL integriert, die gleichen Daten lese- und -schreiboperationen wie in der ersten Ausführungs form durchgeführt werden.

Im Ergebnis kann die Schrittweite der Signalleitungen in Spaltenrichtung verbreitert werden. Somit können die Spei cherzellen MC effizient angeordnet werden, so daß eine ver besserte Integration der Speichermatrix 10 erreicht werden kann.

Außerdem nutzen in Fig. 11 wie in der zweiten Abwandlung der ersten Ausführungsform benachbarte Speicherzellen in Spalten richtung die gleiche Schreibwortleitung WWL gemeinsam.

Dadurch kann die Schrittweite der Schreibwortleitungen WWL in der Speichermatrix 10 verbreitert werden. Im Ergebnis können eine weiter verbesserte Integration der Speichermatrix 10 sowie eine verringerte Chipfläche der MRAM-Vorrichtung er reicht werden. Außerdem kann der Elektromigrationswiderstand der Schreibwortleitungen WWL erhöht werden, um die Zuverläs sigkeit der MRAM-Vorrichtung zu verbessern.

Es wird angemerkt, daß diese Integration der Referenzspan nungsleitung SL und der Bitleitung BL zu der gemeinsamen Lei tung SBL, wie sie in dieser Abwandlung gezeigt wurde, auch in Verbindung entweder mit der gemeinsamen Nutzung der Lesewort leitung RWL durch benachbarte Speicherzellenzeilen oder mit der gemeinsamen Nutzung sowohl der Lesewortleitung RWL als auch der Schreibwortleitung WWL durch benachbarte Speicher zellenzeilen, wie sie jeweils in der dritten und vierten Abwandlung der ersten Ausführungsform beschrieben wurden, ange wendet werden kann.

Zweite Ausführungsform

In der zweiten Ausführungsform wird die Anwendung einer ge falteten Bitleitungsstruktur beschrieben.

Wie in Fig. 13 gezeigt ist, enthält die Speichermatrix 10 gemäß der zweiten Ausführungsform mehrere in Zeilen und Spal ten angeordnete Speicherzellen MC. Die Lesewortleitungen RWL und die Schreibwortleitungen WWL verlaufen in Zeilenrichtung entsprechend den jeweiligen Speicherzellenzeilen. Die Bitlei tungen BL verlaufen in Spaltenrichtung entsprechend den je weiligen Speicherzellenspalten. Die Referenzspannungsleitun gen SL sind entsprechend den jeweiligen Sätzen zweier benach barter Speicherzellenspalten vorgesehen. Somit nutzen die Speicherzellenspalten des gleichen Satzes eine einzige Refe renzspannungsleitung SL gemeinsam. Die Wortleitungsstrom- Steuerschaltung 40 koppelt jede Wortleitung WWL mit der Mas sespannung Vss. Somit kann der Datenschreibstrom Ip der Schreibwortleitung WWL zugeführt werden, wenn sie auf den ausgewählten Zustand (H-Pegel, Stromversorgungsspannung Vcc) aktiviert wird.

Die Speicherzellen MC sind wechselweise, d. h. in jeder zwei ten Speicherzellenzeile und in jeder zweiten Speicherzellen spalte, angeordnet. Somit ist die Speicherzelle MC an die Bitleitung BL in jeder zweiten Zeile angeschlossen. Somit kann aus den beiden Bitleitungen in jedem Satz zweier benach barter Speicherzellenspalten ein Bitleitungspaar gebildet werden. Beispielsweise kann aus den der ersten und zweiten Speicherzellenspalte entsprechenden Bitleitungen BL1 bzw. BL2 ein Bitleitungspaar BLP1 gebildet werden. Da in diesem Fall die von der Bitleitung BL2 übertragenen Daten komplementär zu den von der Bitleitung BL1 übertragenen Daten sind, wird sie auch als die Bitleitung /BL1 bezeichnet. Auch in den folgen den Speicherzellenspalten sind die Bitleitungen ähnlich ange ordnet, so daß die Bitleitungen in jedem Satz von Speicher zellenspalten ein Bitleitungspaar bilden.

Im folgenden wird eine Bitleitung jedes einer ungeraden Spei cherzellenspalte entsprechenden Bitleitungspaars allgemein auch als Bitleitung BL bezeichnet, während die andere, einer geraden Speicherzellenspalte entsprechende, Bitleitung allge mein auch als Bitleitung /BL bezeichnet wird. Somit können die Datenlese- und -schreiboperationen anhand einer sogenann ten gefalteten Bitleitungsstruktur durchgeführt werden.

Die Lese/Schreib-Steuerschaltung 60 enthält die Entzerrtran sistoren, die als Antwort auf ein Bitleitungs-Entzerrsignal BLEQ ein- und ausgeschaltet werden, sowie Vorladetransisto ren, die als Antwort auf ein Bitleitungs-Vorladesignal BLPR ein- und ausgeschaltet werden.

Die Entzerrtransistoren sind entsprechend den jeweiligen Bit leitungspaaren, d. h. entsprechend den jeweiligen Sätzen von Speicherzellenspalten, vorgesehen. Fig. 13 zeigt beispielhaft einen den Bitleitungen BL1 und BL2 (/BL1) entsprechenden Ent zerrtransistor 62-1 und einen den Bitleitungen BL3 und BL4 (/BL3) entsprechenden Entzerrtransistor 62-2. Beispielsweise koppelt der Entzerrtransistor 62-1 die Bitleitungen BL1 und BL2 (/BL1) als Antwort auf die Aktivierung (H-Pegel) des Bit leitungs-Entzerrsignals BLEQ elektrisch miteinander. Im fol genden werden diese mehreren Entzerrtransistoren allgemein auch als Entzerrtransistoren 62 bezeichnet.

Ähnlich koppeln die den anderen Bitleitungspaaren entspre chenden Entzerrtransistoren 62 als Antwort auf die Aktivie rung des Bitleitungs-Entzerrsignals BLEQ jeweils die Bitleitungen BL und /BL eines entsprechenden Bitleitungspaars elektrisch miteinander.

Das Bitleitungs-Entzerrsignal BLEQ wird von der Steuerschal tung 5 erzeugt. Das Bitleitungs-Entzerrsignal BLEQ wird auf den H-Pegel aktiviert, wenn die MRAM-Vorrichtung 1 im Standby-Zustand ist, wenn die Speichermatrix 10 während der aktiven Zeitdauer der MRAM-Vorrichtung 1 in dem nicht ausge wählten Zustand ist und wenn während der aktiven Zeitdauer der MRAM-Vorrichtung 1 die Datenschreiboperation durchgeführt wird. Das Bitleitungs-Entzerrsignal BLEQ wird auf den H-Pegel aktiviert, um die Bitleitungen jedes Bitleitungspaars kurzzu schließen.

Das Bitleitungs-Entzerrsignal BLEQ wird auf den L-Pegel deak tiviert, wenn während der aktiven Zeitdauer der MRAM-Vorrich tung die Datenleseoperation durchgeführt wird. Als Antwort hierauf werden die Bitleitungen BL und /BL jedes Bitleitungs paars voneinander getrennt.

Die Vorladetransistoren sind entsprechend den jeweiligen Bit leitungen vorgesehen. Fig. 13 zeigt beispielhaft die jeweils den Bitleitungen BL1 bis BL4 entsprechenden Vorladetransisto ren 64-1 bis 64-4. Im folgenden werden diese mehreren Vorla detransistoren allgemein auch als Vorladetransistoren 64 be zeichnet. Auch für die anderen Bitleitungen sind die Vorlade transistoren 64 ähnlich angeordnet.

Das Bitleitungs-Vorladesignal BLPR wird von der Steuerschal tung 5 erzeugt. Es wird während der aktiven Zeitdauer der MRAM-Vorrichtung 1 vor dem Start der Datenleseoperation auf den H-Pegel aktiviert. Als Antwort darauf wird jeder Vorlade transistor 64 eingeschaltet, wodurch jede Bitleitung auf eine vorgeschriebene Ladespannung vorgeladen wird. Fig. 13 zeigt beispielhaft den Fall, daß die Vorladespannung die Stromversorgungsspannung Vcc ist.

Die Spaltenauswahlleitungen sind entsprechend den jeweiligen Bitleitungspaaren, d. h. entsprechend den jeweiligen Sätzen von Speicherzellenspalten, vorgesehen. Fig. 13 zeigt bei spielhaft eine der ersten und zweiten Speicherzellenspalte entsprechende Spaltenauswahlleitung CSL1 und eine der dritten und vierten Speicherzellenspalte entsprechende Spaltenaus wahlleitung CSL2.

Der Spaltendecodierer 25 aktiviert gemäß dem Spaltenauswahl ergebnis eine der mehreren Spaltenauswahlleitungen CSL auf den ausgewählten Zustand (H-Pegel).

Ein Daten-Eingabe/Ausgabe-Leitungspaar DI/OP enthält die Da tenleitungen IO und /IO und überträgt in der Datenschreibope ration den Datenschreibstrom ±Iw und in der Datenleseopera tion den Abtaststrom Is. Mit anderen Worten, das Daten-Ein gabe/Ausgabe-Leitungspaar DI/OP ist für die Datenlese- und -schreiboperationen gemeinsam vorgesehen.

Im folgenden werden die jeweiligen Strukturen der Spaltenaus wahlgatter, der Datenschreibschaltung 50w, der Datenlese schaltung 50r und der Stromschalt-Schaltung 53a, die in der Lese/Schreib-Steuerschaltung 50 enthalten sind, beschrieben.

Die Spaltenauswahlgatter sind entsprechend den jeweiligen Speicherzellenspalten vorgesehen. Fig. 13 zeigt beispielhaft die der ersten bis vierten Speicherzellenspalte entsprechen den Spaltenauswahlgatter CSG1 bis CSG4.

Zwei dem gleichen Bitleitungspaar entsprechende Spaltenaus wahlgatter CSG werden als Antwort auf die Aktivierung ihrer gemeinsamen Spaltenauswahlleitung CSL eingeschaltet. Bei spielsweise werden die dem Bitleitungspaar BLP1 entsprechenden Spaltenauswahlgatter CSG1, CSG2 gemäß dem Spannungspegel ihrer gemeinsamen Spaltenauswahlleitung CSL1 ein- und ausge schaltet.

Gemäß dem Decodierungsergebnis der Spaltenadresse CA, d. h. gemäß dem Spaltenauswahlergebnis, wird eines der Bitleitungs paare ausgewählt. Als Antwort auf die gemäß dem Spaltenaus wahlergebnis aktivierte Spaltenauswahlleitung CSL werden die entsprechenden Spaltenauswahlgatter CSG eingeschaltet. Im Ergebnis werden die Bitleitungen BL und /BL des ausgewählten Bitleitungspaars elektrisch mit den jeweiligen Datenleitungen IO und /IO des Daten-Eingabe/Ausgabe-Leitungspaars DI/OP ge koppelt.

Wie in Fig. 14 gezeigt ist, arbeitet die Datenschreibschal tung 50w als Antwort auf ein Steuersignal WE, das in der Da tenschreiboperation aktiviert wird. Die Datenschreibschaltung 50w enthält einen P-MOS-Transistor 151, der einem Knoten Nw0 einen konstanten Strom zuführt, einen P-MOS-Transistor 152, der eine Stromspiegelschaltung zum Steuern eines Übergabe stroms des Transistors 151 bildet, und eine Stromquelle 153.

Ferner enthält die Datenschreibschaltung 50w die Inverter 154, 155 und 156, die als Antwort auf einen von dem Knoten Nw0 zugeführten Betriebsstrom arbeiten. Der Inverter 154 in vertiert den Spannungspegel der Schreibdaten DIN zur Übertra gung an einen Knoten Nw1. Der Inverter 155 invertiert den Spannungspegel der Schreibdaten DIN zur Übertragung an einen Eingangsknoten des Inverters 156. Der Inverter 156 invertiert das Ausgangssignal des Inverters 154 zur Übertragung an einen Knoten Nw2. Somit stellt die Datenschreibschaltung 50w den Spannungspegel am Knoten Nw1 gemäß dem Spannungspegel der Schreibdaten DIN entweder auf die Stromversorgungsspannung Vcc oder auf die Massespannung Vss ein, während sie den Span nungspegel am Knoten Nw2 auf die andere Spannung einstellt.

Die Datenleseschaltung 50r arbeitet als Antwort auf ein Steu ersignal RE, das in der Datenleseoperation aktiviert wird, wobei sie die Lesedaten DOUT ausgibt.

Die Datenleseschaltung 50r enthält die Stromquellen 161 und 162, die das Stromversorgungspotential Vcc empfangen und dem Knoten Ns1 bzw. Ns2 einen konstanten Strom zuführen, einen elektrisch zwischen den Knoten Ns1 und einen Knoten Nr1 ge koppelten N-MOS-Transistor 163, einen elektrisch zwischen den Knoten Ns2 und einen Knoten Nr2 gekoppelten N-MOS-Transistor 164 und einen Verstärker 165 zum Verstärken der Spannungsdif ferenz zwischen den Knoten Ns1 und Ns2 zur Ausgabe der Lese daten DOUT.

An die Gates der Transistoren 163 und 164 wird eine Referenz spannung Vref angelegt. Die Referenzspannung Vref und der Betrag der Stromversorgung der Stromquellen 161 und 162 wer den gemäß dem Betrag des Abtaststroms Is eingestellt. Die Widerstände 166 und 167 sind dazu vorgesehen, die Knoten Ns1 bzw. Ns2 auf das Massepotential Vss hinabzuziehen. Eine sol che Struktur ermöglicht, daß die Datenleseschaltung 50r den Abtaststrom Is von jedem der Knoten Nr1 und Nr2 zuführt.

Die Datenleseschaltung 50r verstärkt außerdem die Differenz der Spannungsänderung zwischen den Knoten Nr1 und Nr2, die gemäß dem Ablagedatenpegel in der über das entsprechende Spaltenauswahlgatter und Bitleitungspaar an sie angeschlosse nen Speicherzelle erzeugt wird, und gibt die Lesedaten DOUT aus.

Die Stromschalt-Schaltung 53a enthält einen Schalter SW1a, um selektiv entweder den Knoten Nw1 der Datenschreibschaltung 50w oder den Knoten Nr1 der Datenleseschaltung 50r mit der Datenleitung IO zu koppeln, und einen Schalter SW1b, um selektiv entweder den Knoten Nw2 der Datenschreibschaltung 50w oder den Knoten Nr2 der Datenleseschaltung 50r mit der Daten leitung /IO zu koppeln.

Die Schalter SW1a und SW1b arbeiten entsprechend dem Steuer signal RWS mit verschiedenen Signalpegeln für die Datenlese- und -schreiboperationen.

In der Datenleseoperation koppelt der Schalter SW1a bzw. SW1b die Ausgangsknoten Nr1 und Nr2 der Datenleseschaltung 50r mit den Datenleitungen IO und /IO. In der Datenschreiboperation koppelt der Schalter SW1a bzw. SW1b die Knoten Nw1 und Nw2 der Datenschreibschaltung 50w mit den Datenleitungen IO und /IO.

Wieder anhand von Fig. 13 werden nun die Datenlese- und -schreiboperationen beschrieben. Die folgende Beschreibung wird für den Fall gegeben, daß die dritte Speicherzellen spalte ausgewählt wird.

Zunächst wird die Datenschreiboperation beschrieben. Als Ant wort auf das Spaltenauswahlergebnis wird die Spaltenauswahl leitung CSL2 auf den ausgewählten Zustand (H-Pegel) akti viert, wobei die Spaltenauswahlgatter CSG3 und CSG4 einge schaltet werden. Somit werden die Datenleitungen IO und /IO elektrisch mit den Bitleitungen BL3 bzw. BL4 (/BL3) des Bit leitungspaars BLP2 gekoppelt. In der Datenschreiboperation wird jeder Entzerrtransistor 62 eingeschaltet, wodurch die Bitleitungen BIß und BL4 (/BL3) kurzgeschlossen werden.

Die Datenschreibschaltung 50w stellt den Spannungspegel der Datenleitung IO entweder auf die Stromversorgungsspannung Vcc oder auf die Massespannung Vss und den Spannungspegel der Datenleitung /IO auf die andere Spannung ein. Wenn beispiels weise die Schreibdaten DIN auf dem L-Pegel sind, werden die Ausgangssignale der in Fig. 14 gezeigten Inverter 154 und 155 jeweils auf die Stromversorgungsspannung Vcc (Zustand mit hoher Spannung) bzw. auf die Massespa 99999 00070 552 001000280000000200012000285919988800040 0002010123332 00004 99880nnung Vss (Zustand mit tiefer Spannung) eingestellt. Somit fließt über die Datenlei tung IO ein Datenschreibstrom -Iw zum Schreiben der L-Pegel- Daten.

Der Datenschreibstrom -Iw wird über das Spaltenauswahlgatter CSG3 der Bitleitung BL3 zugeführt. Der an die Bitleitung BIß übertragene Datenschreibstrom -Iw wird durch den Entzerrtran sistor 62-2 umgekehrt, so daß er als Datenschreibstrom +Iw mit der entgegengesetzten Richtung längs der anderen Bitlei tung BL4 (/BL3) übertragen wird. Der über die Bitleitung BL4 (/BL3) fließende Datenschreibstrom +Iw wird über das Spalten auswahlgatter CSG4 an die Datenleitung /IO übertragen. Dem entsprechend benötigt die Lese/Schreib-Steuerschaltung 60 keine Stromsenkeneinrichtung, wodurch ihre Struktur verein facht werden kann.

In der Datenschreiboperation wird eine der Schreibwortleitun gen WWL auf den ausgewählten Zustand (H-Pegel) aktiviert, wobei der Datenschreibstrom Ip über sie fließt. Dementspre chend werden in der der Bitleitung BL3 entsprechenden Spei cherzellenspalte die L-Pegel-Daten in die der ausgewählten Schreibdatenleitung WWL, über die der Datenschreibstrom Ip fließt, entsprechende Speicherzelle geschrieben.

Falls andererseits die Schreibdaten DIN auf dem H-Pegel sind, werden die jeweiligen Spannungspegel an den Knoten Nw1 und Nw2 entgegengesetzt zu den obenbeschriebenen. Dementsprechend fließt der Datenschreibstrom über die Bitleitungen BL3 und BL4 (/BL3) in der zu der obenbeschriebenen entgegengesetzten Richtung, wodurch der entgegengesetzte Datenpegel geschrieben wird. Somit wird der Datenschreibstrom ±Iw mit einer dem Da tenpegel der Schreibdaten DIN entsprechenden Richtung durch den Entzerrtransistor 62 umgedreht und den Bitleitungen BL und /BL zugeführt.

In der vorstehenden Beschreibung wird angenommen, daß zum Schreiben der Daten eine ungerade Speicherzellenspalte ausge wählt wird. In diesem Fall wird der Datenpegel der Schreibda ten DIN direkt in die mit der Bitleitung BL gekoppelte Spei cherzelle MC geschrieben.

Der Datenschreibstrom fließt über die Bitleitung /BL in der zur Bitleitung BL entgegengesetzten Richtung. Falls eine ge rade Speicherzellenspalte ausgewählt wird, wird somit in die mit der Bitleitung /BL gekoppelte Speicherzelle MC der zu den Schreibdaten DIN entgegengesetzte Datenpegel geschrieben. Wie aus der folgenden Beschreibung hervorgeht, kann aber auch in diesem Fall der Datenpegel der Schreibdaten DIN richtig gele sen werden.

Nachfolgend wird die Datenleseoperation beschrieben.

Die Speicherzellen MC in jeder Zeile sind entweder mit den Bitleitungen BL oder mit den Bitleitungen /BL gekoppelt. Bei spielsweise sind die Speicherzellen der ersten Speicherzel lenzeile mit den Bitleitungen BL1, BL3, . . ., d. h. mit den Bitleitungen BL, gekoppelt, während die Speicherzellen in der zweiten Speicherzellenzeile mit den Bitleitungen BL2, BL4, d. h. mit den Bitleitungen /BL, gekoppelt sind. Ähnlich sind die Speicherzellen in den ungeraden Zeilen jeweils an eine Bitleitung BL eines entsprechenden Bitleitungspaars an geschlossen, während die Speicherzellen in den geraden Zeilen jeweils an die andere Bitleitung /BL des entsprechenden Bit leitungspaars angeschlossen sind.

Wenn gemäß dem Zeilenauswahlergebnis die Lesewortleitung RWL selektiv aktiviert wird, wird somit entweder die Bitleitung BL oder die Bitleitung /BL jedes Bitleitungspaars mit einer entsprechenden Speicherzelle MC gekoppelt.

Ferner enthält die Speichermatrix 10 mehrere den jeweiligen Speicherzellenspalten entsprechende Scheinspeicherzellen DMC. Die Scheinspeicherzellen DMC sind jeweils entweder mit einer Scheinlesewortleitung DRWL1 oder mit einer Scheinlesewortlei tung DRWL2 gekoppelt und in zwei Zeilen mal mehreren Spalten angeordnet. Die mit der Scheinlesewortleitung DRWL1 gekoppel ten Scheinspeicherzellen sind jeweils mit den Bitleitungen BL1, BL3, . . . (d. h. mit einer Bitleitung BL jedes Bitlei tungspaars) gekoppelt. Die verbleibenden mit der Scheinlese wortleitung DRWL2 gekoppelten Scheinspeicherzellen sind je weils mit den Bitleitungen BL2, BL4, . . . (d. h. mit der Bit leitung /BL jedes Bitleitungspaars) gekoppelt.

Die Scheinlesewortleitung DRWL1, DRWL2 wird selektiv akti viert, so daß diejenigen Bitleitungen, die nicht an die Spei cherzellen MC der ausgewählten Speicherzellenzeile ange schlossen sind, d. h. entweder die Bitleitungen BL oder die Bitleitungen /BL, jeweils mit den Scheinspeicherzellen DMC gekoppelt werden. Wenn gemäß dem Zeilenauswahlergebnis bei spielsweise eine ungerade Speicherzellenzeile ausgewählt wird, wird die Scheinlesewortleitung DRWL2 auf den ausgewähl ten Zustand aktiviert, um die Bitleitung /BL jedes Bitlei tungspaars mit der entsprechenden Scheinspeicherzelle DMC zu verbinden. Wenn demgegenüber eine gerade Speicherzellenzeile ausgewählt wird, wird die Scheinlesewortleitung DRWL1 auf den ausgewählten Zustand aktiviert.

Im Ergebnis werden die Bitleitungen BL und /BL der Bitlei tungspaare jeweils mit den der ausgewählten Speicherzellen zeile entsprechenden Speicherzellen und mit den Scheinspei cherzellen DMC gekoppelt.

Die Datenleseoperation wird ebenfalls für den Fall beschrie ben, daß die dritte Speicherzellenspalte ausgewählt wird.

Vor der Datenleseoperation wird das Bitleitungs-Vorladesignal BLPR während einer festen Zeitdauer auf den H-Pegel akti viert, so daß jede Bitleitung auf die Stromversorgungsspan nung Vcc vorgeladen wird.

Nach dem Vorladen wird als Antwort auf das Spaltenauswahler gebnis die Spaltenauswahlleitung CSL2 auf den ausgewählten Zustand (H-Pegel) aktiviert. Als Antwort darauf werden die Spaltenauswahlgatter CSG3 und CSG4 eingeschaltet. Im Ergebnis werden wie in der Datenschreiboperation jeweils die Datenlei tungen IO und /IO des Daten-Eingabe/Ausgabe-Leitungspaars DI/OP mit den Bitleitungen BL3 und BL4 (/BL3) gekoppelt.

Die Datenleseschaltung 50r führt den Datenleitungen IO und /IO über die Stromschalt-Schaltung 53a den Abtaststrom Is mit der gleichen Richtung zu. In der Datenleseoperation ist der Entzerrtransistor 62-2 ausgeschaltet. Somit fließt der von der Datenleseschaltung 50r zugeführte Abtaststrom Is in der gleichen Richtung über die Bitleitungen BL3 und BL4 (/BL3).

Die Lesewortleitung RWL wird gemäß dem Zeilenauswahlergebnis auf den ausgewählten Zustand (H-Pegel) aktiviert, so daß eine entsprechende Speicherzelle mit einer der Bitleitungen BL3 und BL4 (/BL3) gekoppelt wird. Außerdem wird eine der Schein lesewortleitungen DRWL1 und DRWL2 aktiviert, so daß die an dere der Bitleitungen BL3 und BL4 (/BL3), d. h. diejenige Bitleitung, die nicht an die Speiche rzelle angeschlossen ist, mit der Scheinspeicherzelle DMC gekoppelt wird.

Wie zuvor beschrieben wurde, ändert sich der Widerstandswert der Speicherzelle MC gemäß dem Ablagedatenpegel. Unter der Annahme, daß die Speicherzelle MC, in der H-Pegel-Daten gespeichert sind, einen Widerstandswert Rh hat, während die Speicherzelle MC, in der L-Pegel-Daten gespeichert sind, ei nen Widerstandswert Rl hat, wird ein Widerstandswert Rm der Scheinspeicherzelle DMC auf einen Zwischenwert von Rl und Rh eingestellt.

Somit kann der zu lesende Ablagedatenpegel durch Vergleich zwischen den durch den Abtaststrom Is verursachten Spannungs änderungen, d. h. zwischen einer Spannungsänderung auf einer Bitleitung, die mit der Scheinspeicherzelle DMC gekoppelt ist, und einer Spannungsänderung auf der anderen Bitleitung, die mit der Speicherzelle MC gekoppelt ist, abgetastet wer den. Dieser Vergleich wird von die Datenleseschaltung 50r durchgeführt.

Die Spannungsdifferenz zwischen den Bitleitungen BL3 und BL4 (/BL3) wird über das Daten-Eingabe/Ausgabe-Leitungspaar DI/OP an die Knoten Ns1 und Ns2 der Datenleseschaltung 50r übertra gen. Die Spannungsdifferenz zwischen den Knoten Ns1 und Ns2 wird durch den Verstärker 165 verstärkt und als Lesedaten DOUT ausgegeben.

Falls in der mit der Bitleitung BL3 (BL) gekoppelten Spei cherzelle L-Pegel-Daten gespeichert sind, während in der mit der Bitleitung BL4 (/BL) gekoppelten Speicherzelle MC H-Pe gel-Daten gespeichert sind, werden somit L-Pegel-Daten als Lesedaten DOUT ausgegeben. Falls in der mit der Bitleitung BL3 (BL) gekoppelten Speicherzelle H-Pegel-Daten gespeichert sind, während in der mit der Bitleitung BL4 (/BL) gekoppelten Speicherzelle MC L-Pegel-Daten gespeichert sind, werden dem gegenüber H-Pegel-Daten als Lesedaten DOUT ausgegeben.

Somit können die Datenlese- und -schreiboperationen anhand der gefalteten Bitleitungsstruktur durchgeführt werden. Im Ergebnis können die Lese- und -schreiboperations-Grenzwerte sichergestellt werden.

Außerdem wird der Datenschreibstrom durch den Entzerrtransis tor 62 umgedreht, so daß er den Bitleitungen BL und /BL des Bitleitungspaars zugeführt wird. Somit kann die Datenschreib operation ohne eine Spannung mit einer anderen Polarität (eine negative Spannung) durchgeführt werden. Außerdem kann die Richtung des Datenschreibstroms einfach dadurch umge schaltet werden, daß die Spannung auf der Datenleitung IO entweder auf die Stromversorgungsspannung Vcc oder auf die Massespannung Vss eingestellt wird, während die Spannung auf der anderen Datenleitung /IO auf die andere Spannung einge stellt wird. Im Ergebnis kann die Struktur der Datenschreib schaltung 50w vereinfacht werden. Außerdem benötigt die Lese/Schreib-Steuerschaltung 60 keine Stromsenkeneinrichtung und kann somit einfach mit den Entzerrtransistoren 62 ausge bildet sein.

Der Datenschreibstrom wird umgedreht, so daß zwei komplemen täre Datenschreibströme zugeführt werden. Diese komplementä ren Datenschreibströme erzeugen jeweils Magnetfeldrauschen in solchen Richtungen, daß sie einander auslöschen. Somit kann eine Verringerung des Datenschreibrauschens erreicht werden.

Erste Abwandlung der zweiten Ausführungsform

In der ersten Abwandlung der zweiten Ausführungsform wird zusätzlich zu der in der zweiten Ausführungsform gezeigten gefalteten Bitleitungsstruktur die Schreibwortleitung WWL durch benachbarte Speicherzellen gemeinsam genutzt.

Wie in Fig. 15 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der ersten Abwandlung der zweiten Ausführungsform be nachbarte Speicherzellen in Spaltenrichtung die gleiche Schreibwortleitung WWL gemeinsam.

In der Leseoperation wird die Lesewortleitung RWL aktiviert. Die Speicherzellen sind an jede zweite Bitleitung angeschlos sen. Somit bildet jeder Satz zweier benachbarter Speicherzel lenspalten ein Bitleitungspaar, so daß die Datenleseoperation anhand der gefalteten Bitleitungsstruktur in der gleichen Weise wie in der zweiten Ausführungsform durchgeführt werden kann.

Andererseits wird in der Datenschreiboperation die von den Speicherzellen verschiedener Zeilen gemeinsam genutzte Schreibwortleitung WWL aktiviert. Somit ist die Datenschreib operation anhand der gefalteten Bitleitungsstruktur unmög lich. Dementsprechend muß die Spaltenauswahl für die Datenle seoperation und für die Datenschreiboperation getrennt durch geführt werden.

In der ersten Abwandlung der zweiten Ausführungsform sind die Spaltenauswahlgatter in Lese-Spaltenauswahlgatter RCG und Schreib-Spaltenauswahlgatter WCG unterteilt. Ähnlich sind die Spaltenauswahlleitungen in Lese-Spaltenauswahlleitungen RCSL und Schreib-Spaltenauswahlleitungen WCSL unterteilt.

Die Lese-Spaltenauswahlleitungen RCSL und die Lese-Spalten auswahlgatter RCG sind in der gleichen Weise wie die Spalten auswahlleitungen CSL und die Spaltenauswahlgatter CSG aus Fig. 13 angeordnet, wobei sie anhand eines Satzes von einem Bitleitungspaar entsprechenden Speicherzellenspalten gesteu ert werden. Dementsprechend kann wie im Fall der Struktur der zweiten Ausführungsform der Leseoperations-Grenzwert sicher gestellt werden.

Andererseits sind entsprechend den jeweiligen Speicherzellen spalten die Schreib-Spaltenauswahlleitungen WCSL und die Schreib-Spaltenauswahlgatter WCG vorgesehen, die unabhängig auf einer spaltenweisen Grundlage gesteuert werden.

Die den ungeraden Speicherzellenspalten entsprechenden Schreib-Spaltenauswahlgatter WCG1, WCG3, . . . koppeln jeweils elektrisch eine entsprechende Bitleitung BL1, BL3, . . . mit der dem Spaltenauswahlergebnis entsprechenden Datenleitung IO. Die den geraden Speicherzellenspalten entsprechenden Spaltenauswahlgatter WCG2, WCG4, . . . koppeln jeweils elekt risch eine entsprechende Bitleitung BL2, BL4, . . . mit der dem Spaltenauswahlergebnis entsprechenden Datenleitung /IO.

Die Lese/Schreib-Steuerschaltung 60 enthält den jeweiligen Speicherzellenspalten entsprechende Schreibstrom-Steuertran sistoren. Der Schreibstrom-Steuertransistor wird als Antwort auf die Aktivierung einer entsprechenden Schreib-Spaltenaus wahlleitung eingeschaltet. Fig. 11 zeigt beispielhaft die jeweils der ersten bis vierten Speicherzellenspalte, d. h. den Bitleitungen BL1 bis BL4, entsprechenden Schreibstrom- Steuertransistoren 63-1 bis 63-4. Im folgenden werden diese mehreren Schreibstrom-Steuertransistoren allgemein auch als Schreibstrom-Steuertransistoren 63 bezeichnet. Die Vorlade transistoren 64 sind in der gleichen Weise wie in Fig. 13 angeordnet.

Die den ungeraden Speicherzellenspalten entsprechenden Schreibstrom-Steuertransistoren 63-1, 63-3, . . . koppeln je weils elektrisch eine entsprechende Bitleitung BL1, BL3, . . . mit der dem Spaltenauswahlergebnis entsprechenden Datenlei tung /IO. Die den geraden Speicherzellenspalten entsprechen den Schreibstrom-Steuertransistoren, 63-2 63-4, . . . koppeln jeweils elektrisch eine Bitleitung BL2, BL4, . . . mit der dem Spaltenauswahlergebnis entsprechenden Datenleitung IO.

Dementsprechend kann der Datenschreibstrom ±Iw in der ausge wählten Speicherzellenspalte dem durch die Datenleitung IO (/IO), das Schreib-Spaltenauswahlgatter WCG, die Bitleitung BL, den Schreibstrom-Steuertransistor 63 und die Datenleitung /IO (IO) gebildeten Weg zugeführt werden. Es wird angemerkt, daß die Richtung des Datenschreibstroms ±Iw in der gleichen Weise wie in der zweiten Ausführungsform durch Einstellen der jeweiligen Spannungen der Datenleitungen IO und /IO gesteuert werden kann. Dementsprechend kann die Struktur der mit der Datenschreiboperation verknüpften Peripherieschaltungsanord nung, d. h. der Datenschreibschaltung 50w und der Lese/Schreib-Steuerschaltung 60, wie in der zweiten Ausfüh rungsform vereinfacht werden.

Obgleich die Datenschreiboperation anhand der gefalteten Bit leitungsstruktur nicht möglich ist, kann die Schrittweite der Schreibwortleitungen WWL in der Speichermatrix 10 verbreitert werden. Im Ergebnis können wie in der zweiten Abwandlung der ersten Ausführungsform eine verbesserte Integration der Spei chermatrix 10 und somit eine verringerte Chipfläche der MRAM- Vorrichtung erreicht werden. Durch Erhöhen des Elektromigra tionswiderstands der Schreibwortleitungen WWL kann außerdem eine verbesserte Zuverlässigkeit der MRAM-Vorrichtung er reicht werden.

Zweite Abwandlung der zweiten Ausführungsform

In der zweiten Abwandlung der zweiten Ausführungsform wird außer der Verwendung der gefalteten Bitleitungsstruktur der zweiten Ausführungsform die Lesewortleitung RWL durch benach barte Speicherzellen gemeinsam genutzt.

Wie in Fig. 16 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der zweiten Abwandlung der zweiten Ausführungsform be nachbarte Speicherzellen in Spaltenrichtung die gleiche Lese wortleitung RWL gemeinsam.

Die Lese/Schreib-Steuerschaltung 60 enthält die Entzerrtransistoren 62 und die Vorladetransistoren 64. Die Transistoren 62 und 64 sind in der gleichen Weise wie in der zweiten Aus führungsform angeordnet.

In der Datenschreiboperation wird die Schreibwortleitung WWL aktiviert. Die Speicherzellen sind an jede zweite Bitleitung angeschlossen. Somit bildet jeder Satz zweier benachbarter Speicherzellenspalten ein Bitleitungspaar, so daß die Daten schreiboperation anhand der gefalteten Bitleitungsstruktur in der gleichen Weise wie in der zweiten Ausführungsform durch geführt werden kann. Dementsprechend kann wie in der zweiten Ausführungsform der Schreiboperations-Grenzwert sicherge stellt werden. Außerdem kann die Struktur der mit der Daten schreiboperation verknüpften Peripherieschaltungsanordnung, d. h. der Datenschreibschaltung 50w und der Lese/Schreib- Steuerschaltung 60, vereinfacht und das Datenschreibrauschen verringert werden.

Andererseits wird in der Datenleseoperation die von mehreren Speicherzellenzeilen gemeinsam genutzte Lesewortleitung RWL aktiviert. In diesem Fall ist die Datenleseoperation anhand der gefalteten Bitleitungsstruktur nicht möglich. In der Da tenleseoperation muß der Abtaststrom einer der Datenleitungen IO und /IO, die der ausgewählten Speicherzellenspalte ent spricht, zugeführt werden, während die andere Datenleitung in dem schwebenden Zustand sein kann. Mit anderen Worten, ein solcher schwebender Zustand der anderen Datenleitung wirkt sich nicht nachteilig auf die Datenleseoperation aus. Dement sprechend können die Spaltenauswahlleitungen und die Spalten auswahlgatter in der gleichen Weise wie in Fig. 13 angeordnet sein.

Mit anderen Worten, in der Datenleseoperation arbeiten die Datenleitungen IO und /IO als unabhängige Datenleitungen IO1 bzw. IO2, wobei der Abtaststrom gemäß dem Spaltenauswahlergebnis einer dieser Datenleitungen zugeführt wird.

Andererseits bilden die Datenleitungen IO und /IO in der Da tenleseoperation wie im Fall aus Fig. 13 ein Daten-Ein gabe/Ausgabe-Leitungspaar DI/OP, so daß sie als komplementäre Datenschreibstrom-Versorgungsleitungen dienen.

Es wird angemerkt, daß die Spaltenauswahlgatter und die Spal tenauswahlleitungen wie im Fall der in Fig. 15 gezeigten er sten Abwandlung der zweiten Ausführungsform für die Datenle seoperation und für die Datenschreiboperation unabhängig vor gesehen werden können. In diesem Fall braucht lediglich die Anordnung der Lese-Spaltenauswahlgatter RCG und der Schreib- Spaltenauswahlgatter WCG sowie die Anordnung der Lese-Spal tenauswahlleitungen RCSL und der Schreib-Spaltenauswahllei tungen WCSL gegenüber der aus Fig. 15 vertauscht zu werden.

In der Struktur gemäß der zweiten Abwandlung der zweiten Aus führungsform sind die Stromschalt-Schaltung 53a und die Da tenleseschaltung 50r durch eine Stromschalt-Schaltung 53b bzw. durch eine Datenleseschaltung 51r ersetzt.

Fig. 17 ist ein Schaltplan der Struktur der Datenleseschal tung 51r.

Wie in Fig. 17 gezeigt ist, unterscheidet sich die Datenlese schaltung 51r von der Datenleseschaltung 50r aus Fig. 14 da durch, daß der Abtaststrom in der Datenleseschaltung 51r le diglich dem Knoten Nr1 zuführt. Dementsprechend ist der in Fig. 14 gezeigte Transistor 164 weggelassen, wobei die Refe renzspannung Vref nur an das Gate des Transistors 163 ange legt wird.

Die Datenleseschaltung 51r tastet durch Vergleich eines durch den Abtaststrom Is verursachten Spannungsabfalls mit einem Referenzspannungsabfall ΔVr den Pegel der Lesedaten DOUT ab. Wenn es auf der Datenleitung beim Lesen von H-Pegel-Daten einen Spannungsabfall ΔVh gibt, während es beim Lesen von L- Pegel-Daten einen Spannungsabfall ΔVl gibt, wird ΔVr auf ei nen Zwischenwert von ΔVh und ΔVl eingestellt.

Dementsprechend wird der Widerstandswert des Widerstands 167 in der Datenleseschaltung 51r in der Weise eingestellt, daß der Knoten Ns2 einen Spannungspegel (Vcc - ΔVr) hat.

Wieder anhand von Fig. 16 steuert die Stromschalt-Schaltung 53b als Antwort auf ein Steuersignal RRS die Verbindung zwi schen dem Ausgangsknoten Nr1 der Datenleseschaltung 51r und der Datenleitung IO1 (IO), IO2 (/IO). In der Datenleseopera tion verbindet die Stromschalt-Schaltung 53b den Ausgangskno ten Nr1 der Datenleseschaltung 50r gemäß dem Spaltenauswahl ergebnis entweder mit der Datenleitung IO1 (IO) oder mit der Datenleitung IO2 (/IO).

Genauer verbindet die Stromschalt-Schaltung 53b den Knoten Nr1 mit der Datenleitung IO1 (IO), um der Datenleitung IO1 (IO) den Abtaststrom Is zuzuführen, wenn eine ungerade Spei cherzellenspalte ausgewählt ist. Die Datenleitung IO2 (/IO) wird in dem schwebenden Zustand auf der Vorladespannung gehalten.

Wenn demgegenüber eine gerade Speicherzellenspalte ausgewählt wird, verbindet die Stromschalt-Schaltung 53b den Knoten Nr1 mit der Datenleitung IO2 (/IO), um der Datenleitung IO2 (/IO) den Abtaststrom Is zuzuführen. Die Datenleitung IO1 (IO) wird in dem schwebenden Zustand auf der Vorladespannung gehalten.

In der Datenschreiboperation führt die Datenschreibschaltung 50w der Datenleitung IO, /IO den Datenschreibstrom zu. Somit verbindet die Stromschalt-Schaltung 53b den Ausgangsknoten Nr1 nicht mit den Datenleitungen IO und /IO.

Eine solche Struktur kann nicht den Leseoperations-Grenzwert durch die gefaltete Bitleitungsstruktur sicherstellen, wäh rend sie den Abstand der Lesewortleitungen RWL in der Spei chermatrix 10 verbreitern kann. Somit kann die Datenleseope ration normal durchgeführt werden. Außerdem kann die Daten schreiboperation anhand der gefalteten Bitleitungsstruktur durchgeführt werden, während wie im Fall der dritten Abwand lung der ersten Ausführungsform eine verbesserte Integration der Speichermatrix 10 und somit eine verringerte Chipfläche der MRAM-Vorrichtung erreicht werden können.

Dritte Ausführungsform

In der dritten Ausführungsform und in den folgenden Ausfüh rungsformen wird die gemeinsame Nutzung der Signalleitungen in anderen Speicherzellenanordnungen beschrieben.

Wie in Fig. 18 gezeigt ist, enthält eine Speicherzelle gemäß der dritten Ausführungsform einen magnetischen Tunnelübergang MTJ und einen Zugriffstransistor ATR, die in Serie zueinander geschaltet sind. Der Zugriffstransistor ATR ist elektrisch zwischen den magnetischen Tunnelübergang MTJ und die Bitlei tung BL gekoppelt. Das Gate des Zugriffstransistors ATR ist mit der Lesewortleitung RWL gekoppelt.

Der magnetische Tunnelübergang MTJ ist elektrisch zwischen den Zugriffstransistor ATR und die Referenzspannungsleitung SL gekoppelt, um die Massespannung Vss zuzuführen. Dement sprechend ist die Bitleitung BL nicht direkt, sondern über den Zugriffstransistor ATR mit dem magnetischen Tunnelüber gang MTJ gekoppelt.

Die Speicherzelle der dritten Ausführungsform entspricht der Speicherzelle der ersten Ausführungsform, wobei die Lagen der Referenzspannungsleitung SL und der Bitleitung BL in bezug auf den magnetischen Tunnelübergang MTJ und auf den Zugriffs transistor ATR vertauscht sind. Dementsprechend sind die Ar ten der Signalleitungen die gleichen wie in der ersten Aus führungsform, wobei jede Signalleitung in den Datenlese- und -schreiboperationen die gleiche Spannungs- und Stromsignal form wie in der ersten Ausführungsform besitzt. Somit wird ihre ausführliche Beschreibung nicht wiederholt.

Wie in Fig. 19 gezeigt ist, ist der Zugriffstransistor ATR in einem p-Gebiet PAR eines Halbleiterhauptsubstrats SUB ausge bildet. Die Bitleitung BL ist in einer ersten Metallverdrah tungsschicht M1 ausgebildet, so daß sie elektrisch mit einem Source/Drain-Gebiet 110 des Zugriffstransistors ATR gekoppelt ist.

Das andere Source/Drain-Gebiet 120 ist über die jeweils in der ersten und in der zweiten Metallverdrahtungsschicht M1 und M2 vorgesehenen Metallverdrahtungen, einen in einem Kon taktloch ausgebildeten Metallfilm 150 und ein Barrierenmetall 140 mit dem magnetischen Tunnelübergang MTJ gekoppelt. Die Schreibwortleitung WWL ist in der zweiten Metallverdrahtungs schicht M2 in der Nähe des magnetischen Tunnelübergangs MTJ vorgesehen. Die Lesewortleitung RWL ist in der gleichen Schicht wie das Gate 130 des Zugriffstransistors ATR vorgese hen.

Die Referenzspannungsleitung SL ist in einer unabhängigen Metallverdrahtungsschicht, d. h. in einer dritten Metallver drahtungsschicht M3, vorgesehen. Die Referenzspannungsleitung SL ist unter den Knoten auf dem Halbleitersubstrat mit einem Knoten zum Zuführen der Massespannung Vss gekoppelt.

Somit ist der magnetische Tunnelübergang MTJ in der Speicherzelle der dritten Ausführungsform nicht direkt, sondern über den Zugriffstransistor ATR mit der Bitleitung BL gekoppelt. Somit ist jede Bitleitung BL nicht direkt mit mehreren magne tischen Tunnelübergängen MTJ einer entsprechenden Speicher zellenspalte gekoppelt, sondern ist elektrisch nur mit der zu lesenden Speicherzelle, d. h. mit der Speicherzelle der Spei cherzellenspalte, die der auf den ausgewählten Zustand (H- Pegel) aktivierten Lesewortleitung RWL entspricht, gekoppelt. Dementsprechend kann die Kapazität der Bitleitung BL unter drückt werden, wodurch insbesondere für die Leseoperation ein schneller Betrieb erreicht werden kann.

Wie in Fig. 20 gezeigt ist, sind die Speicherzellen MC mit der Struktur aus Fig. 18 in der Speichermatrix 10 in Zeilen und Spalten angeordnet. Außerdem nutzen benachbarte Speicher zellen in Zeilenrichtung wie in der Struktur der in Fig. 5 gezeigten ersten Ausführungsform die gleiche Referenzspan nungsleitung SL gemeinsam.

Die Anordnung der Lesewortleitungen RWL, der Schreibwortlei tungen WWL und der Bitleitungen BL sowie die Struktur der Wortleitungsstrom-Steuerschaltung 40 stimmen mit Fig. 5 über ein. Somit wird ihre Beschreibung nicht wiederholt.

Somit kann die Referenzspannungsleitung SL auch in der Spei cherzellenanordnung der dritten Ausführungsform von mehreren Speicherzellenspalten gemeinsam genutzt werden. Somit kann die Anzahl der Verdrahtungen in der gesamten Speichermatrix 10 verringert werden, wodurch eine verbesserte Integration der Speichermatrix 10 und somit eine verringerte Chipfläche der MRAM-Vorrichtung erreicht werden können.

Erste Abwandlung der dritten Ausführungsform

Wie in Fig. 21 gezeigt ist, nutzen benachbarte Speicherzellen in Zeilenrichtung in der Speichermatrix 10 gemäß der ersten Abwandlung der dritten Ausführungsform wie im Fall aus Fig. 6 die gleiche Bitleitung BL. Die Referenzspannungsleitungen SL sind entsprechend den jeweiligen Speicherzellenspalten vorge sehen.

Da die Struktur der anderen Abschnitte und die Speicherzel lenoperation beim Lesen und Schreiben der Daten mit der drit ten Ausführungsform übereinstimmen, wird ihre ausführliche Beschreibung nicht wiederholt.

Mit einer solchen Struktur kann die Schrittweite der Bitlei tungen BL in der Speichermatrix 10 auch in der Speicherzel lenanordnung der dritten Ausführungsform, mit der eine schnelle Datenleseoperation erreicht werden kann, verbreitert werden. Im Ergebnis können die Speicherzellen MC effizient angeordnet werden, wodurch eine verbesserte Integration der Speichermatrix 10 sowie eine verringerte Chipfläche der MRAM- Vorrichtung erreicht werden können.

In der Speicherzellenstruktur der dritten Ausführungsform ist der Abstand zwischen der Bitleitung BL und dem magnetischen Tunnelübergang MTJ größer als der zwischen der Schreibwort leitung WWL und dem magnetischen Tunnelübergang MTJ. Dies erfordert, der Bitleitung BL einen größeren Datenschreibstrom zuzuführen. Dementsprechend bewirkt ein erhöhter Elektro migrationswiderstand der Bitleitungen BL eine verbesserte Zuverlässigkeit der MRAM-Vorrichtung.

Genauer kann in der Speicherzellenanordnung der dritten Aus führungsform ein erhöhter Elektromigrationswiderstand der Bitleitung BL dadurch erreicht werden, daß die Linienbreite (die Querschnittsfläche) der Bitleitung BL größer als die der Schreibwortleitung WWL mit einem kürzeren Abstand zu dem mag netischen Tunnelübergang gemacht wird. Im Ergebnis kann die Zuverlässigkeit der MRAM-Vorrichtung verbessert werden. Auch in bezug auf ein Material ist es wünschenswert, daß die Bit leitung BL aus einem Material mit hohem Elektromigrationswi derstand ausgebildet wird.

Zweite Abwandlung der dritten Ausführungsform

Wie in Fig. 22 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der zweiten Abwandlung der dritten Ausführungsform be nachbarte Zellen in Spaltenrichtung wie im Fall aus Fig. 7 die gleiche Schreibwortleitung WWL gemeinsam. Die Speicher zellen MC sind aus dem gleichen Grund wie in Fig. 7 wechsel weise angeordnet. Die Referenzspannungsleitungen SL sind ent sprechend den jeweiligen Speicherzellenspalten in Fig. 22 vorgesehen. Benachbarte Speicherzellen in Zeilenrichtung kön nen aber wie in der Struktur aus Fig. 20 wechselweise eine einzige Referenzspannungsleitung SL gemeinsam nutzen.

Mit einer solchen Struktur kann die Schrittweite der Schreib wortleitungen WWL in den Speicherzellen 10 auch in der Spei cherzellenanordnung der dritten Ausführungsform verbreitert werden. Im Ergebnis können die Speicherzellen MC effizient angeordnet werden, wodurch eine verbesserte Integration der Speichermatrix 10 sowie eine verringerte Chipfläche der MRAM- Vorrichtung erreicht werden können.

Dritte Abwandlung der dritten Ausführungsform

Wie in Fig. 23 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der dritten Abwandlung der dritten Ausführungsform benachbarte Speicherzellen in Spaltenrichtung wie im Fall aus Fig. 9 die gleiche Lesewortleitung RWL. Die Speicherzellen MC sind aus dem gleichen Grund wie in Fig. 9 wechselweise ange ordnet. Die Referenzspannungsleitungen SL sind in Fig. 23 entsprechend den jeweiligen Speicherzellenspalten vorgesehen. Wie in der Struktur aus Fig. 20 kann aber jeder Satz zweier benachbarter Speicherzellenspalten wechselweise eine einzige Referenzspannungsleitung SL gemeinsam nutzen.

Mit einer solchen Struktur kann die Schrittweite der Lese wortleitungen WWL in der Speichermatrix 10 auch in der Spei cherzellenanordnung der dritten Ausführungsform verbreitert werden. Im Ergebnis können die Speicherzellen MC effizient angeordnet werden, wodurch eine verbesserte Integration der Speichermatrix 10 sowie eine verringerte Chipfläche der MRAM- Vorrichtung erreicht werden können.

Vierte Abwandlung der dritten Ausführungsform

Wie in Fig. 24 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der vierten Abwandlung der dritten Ausführungsform be nachbarte Speicherzellen in Spaltenrichtung wie in der zwei ten Abwandlung der dritten Ausführungsform die gleiche Schreibwortleitung WWL. Außerdem wird die Lesewortleitung RWL durch benachbarte Speicherzellen in Spaltenrichtung gemeinsam genutzt. Zum Beispiel nutzt die Speicherzellengruppe der zweiten und dritten Speicherzellenzeile die gleiche Lesewort leitung RWL2 gemeinsam. Auch in den folgenden Speicherzellen zeilen sind die Lesewortleitungen RWL und die Schreibwortlei tungen WWL ähnlich angeordnet.

Die Speicherzellen MC sind aus dem gleichen Grund wie in Fig. 10 wechselweise angeordnet. Die Referenzspannungsleitun gen SL sind in Fig. 24 entsprechend den jeweiligen Speicher zellenspalten vorgesehen. Wie in der Struktur aus Fig. 20 können aber benachbarte Speicherzellen in Spaltenrichtung wechselweise eine einzige Referenzspannungsleitung SL gemein sam nutzen.

Mit einer solchen Struktur können die Schrittweiten der Schreibwortleitungen WWL und der Lesewortleitungen RWL in der Speichermatrix 10 auch in der Speicherzellenanordnung der dritten Ausführungsform verbreitert werden. Im Ergebnis kön nen die Speicherzellen MC effizient angeordnet werden, wo durch im Vergleich zur zweiten und dritten Abwandlung der dritten Ausführungsform eine weiter verbesserte Integration der Speichermatrix 10 sowie eine weiter verringerte Chipflä che der MRAM-Vorrichtung erreicht werden können.

Fünfte Abwandlung der dritten Ausführungsform

Wie in Fig. 25 gezeigt ist, ist die Struktur der Speichermat rix 10 und der Peripherieschaltungsanordnung gemäß der fünf ten Abwandlung der dritten Ausführungsform ähnlich zu der der in Fig. 11 gezeigten fünften Abwandlung der ersten Ausfüh rungsform.

In der Speicherzelle der dritten Ausführungsform muß die mit dem Zugriffstransistor ATR gekoppelte gemeinsame Leitung SBL in der Datenleseoperation als Bitleitung BL wirken, während die mit dem magnetischen Tunnelübergang MTJ gekoppelte ge meinsame Leitung SBL als Referenzspannungsleitung SL wirken muß. Dies ist entgegengesetzt zu der Wirkung der gemeinsamen Leitung SBL in der fünften Abwandlung der ersten Ausführungs form.

Genauer muß das Ein- und Ausschalten des Steuertransistors CCT für eine gemeinsame Leitung gemäß dem Zeilenauswahlergeb nis in der entgegengesetzten Weise zur fünften Abwandlung der ersten Ausführungsform durchgeführt werden. Dementsprechend wird in der fünften Abwandlung der dritten Ausführungsform an die Gates der Steuertransistoren CCT1, CCT3, . . . für gemein same Leitungen, die den ungeraden Speicherzellenspalten ent sprechen, ein Steuersignal /RA1 angelegt. An die Gates der Steuertransistoren CCT2, CCT4, . . ., die den geraden Speicher zellenspalten entsprechen, wird ein Steuersignal RA1 ange legt. Die Steuersignale RA1 und /RA1 werden in der gleichen Weise wie in der fünften Abwandlung der ersten Ausführungs form eingestellt.

Da die fünfte Abwandlung der dritten Ausführungsform mit Aus nahme der Steuerung der Steuertransistoren CCT für gemeinsame Leitungen genauso wie die fünfte Abwandlung der ersten Aus führungsform ist, wird ihre ausführliche Beschreibung nicht wiederholt.

Mit einer solchen Struktur können auch in der Speicherzellen anordnung der dritten Ausführungsform mit der gemeinsamen Leitung SBL, die die jeweiligen Funktionen der Referenzspan nungsleitung SL und der Bitleitung BL integriert, die glei chen Datenlese- und -schreiboperationen wie in der ersten Ausführungsform durchgeführt werden.

Im Ergebnis kann die Schrittweite der Signalleitungen in Spaltenrichtung verbreitert werden. Somit können die Speicherzellen MC effizient angeordnet werden, so daß eine ver besserte Integration der Speichermatrix 10 erreicht werden kann. Außerdem kann durch Sicherstellen einer ausreichenden Linienbreite, d. h. einer ausreichenden Querschnittsfläche, der gemeinsamen Leitung SBL, die in der Datenschreiboperation einen großen Datenschreibstrom empfängt, ein erhöhter Elektromigrationswiderstand der gemeinsamen Leitung SBL er reicht werden. Im Ergebnis kann die Zuverlässigkeit der MRAM- Vorrichtung verbessert werden.

Außerdem können in Fig. 25 wie in der zweiten Abwandlung der dritten Ausführungsform benachbarte Speicherzellen in Spal tenrichtung eine einzige Schreibwortleitung WWL gemeinsam nutzen.

Dementsprechend kann die Schrittweite der Schreibwortleitun gen WWL in der Speichermatrix 10 verbreitert werden. Im Er gebnis können eine weiter verbesserte Integration der Spei chermatrix 10 sowie eine verringerte Chipfläche der MRAM-Vor richtung erreicht werden.

Es wird angemerkt, daß eine solche Integration der Referenz spannungsleitung SL und der Bitleitung BL zu einer gemeinsa men Leitung SBL, wie sie in dieser Abwandlung gezeigt ist, auch in Verbindung entweder mit der gemeinsamen Nutzung der Lesewortleitung RWL durch benachbarte Speicherzellenzeilen oder mit der gemeinsamen Nutzung sowohl der Lesewortleitung RWL als auch der Schreibwortleitung WWL durch benachbarte Speicherzellenzeilen, wie sie in der dritten bzw. vierten Ab wandlung der dritten Ausführungsform beschrieben wurden, an gewendet werden kann.

Sechste Abwandlung der dritten Ausführungsform

Wie in Fig. 26 gezeigt ist, wird in den in Zeilen und Spalten angeordneten Speicherzellen der sechsten Abwandlung der drit ten Ausführungsform wie im Fall der zweiten Ausführungsform die gefaltete Bitleitungsstruktur unter Verwendung zweier Bitleitungen jedes Satzes zweier benachbarter Speicherzellen spalten angewendet.

Die Struktur aus Fig. 26 unterscheidet sich von der aus Fig. 13 dadurch, daß der Zugriffstransistor ATR in jeder Speicherzelle MC an die Bitleitung angeschlossen ist, während der magnetische Tunnelübergang MTJ an die Referenzspannungs leitung SL angeschlossen ist.

Da die Struktur der anderen Abschnitte und die Operation beim Lesen und Schreiben der Daten mit jenen aus Fig. 13 überein stimmen, wird ihre ausführliche Beschreibung nicht wieder holt.

Dementsprechend können auch in der Speicherzellenanordnung der dritten Ausführungsform durch die gefaltete Bitleitungs struktur die Lese- und Schreiboperations-Grenzwerte sicherge stellt werden. Außerdem kann wie in der zweiten Ausführungs form die Struktur der Peripherieschaltungsanordnung verein facht sowie das Datenschreibrauschen verringert werden.

Siebente Abwandlung der dritten Ausführungsform

In der siebenten Abwandlung der dritten Ausführungsform wird außer der Verwendung der gefalteten Bitleitungsstruktur der sechsten Abwandlung der dritten Ausführungsform die Schreib wortleitung WWL durch benachbarte Speicherzellenspalten ge meinsam genutzt.

Die Struktur aus Fig. 27 unterscheidet sich von der aus Fig. 15 dadurch, daß der Zugriffstransistor ATR in jeder Speicherzelle MC an die Bitleitung BL angeschlossen ist, während der magnetische Tunnelübergang MTJ an die Referenzspan nungsleitung SL angeschlossen ist.

Da die Struktur der anderen Abschnitte und die Operation beim Lesen und Schreiben der Daten mit jenen aus Fig. 15 überein stimmen, wird ihre ausführliche Beschreibung nicht wieder holt.

Dementsprechend stellt auch in der Speicherzellenanordnung der dritten Ausführungsform die Datenleseoperation anhand der gefalteten Bitleitungsstruktur den Operationsgrenzwert si cher. Gleichzeitig erreicht die gemeinsame Nutzung der Schreibwortleitungen eine verbesserte Integration der Spei chermatrix 10.

Achte Abwandlung der dritten Ausführungsform

In der achten Abwandlung der dritten Ausführungsform wird außer der Verwendung der gefalteten Bitleitungsstruktur der sechsten Abwandlung der dritten Ausführungsform die Lesewort leitung RWL durch benachbarte Speicherzellenzeilen gemeinsam genutzt.

Die Struktur aus Fig. 28 unterscheidet sich von der aus Fig. 16 dadurch, daß der Zugriffstransistor ATR in jeder Speicherzelle MC an die Bitleitung BL angeschlossen ist, wäh rend der magnetische Tunnelübergang MTJ an die Referenzspan nungsleitung SL angeschlossen ist.

Da die Struktur der anderen Abschnitte und die Operation beim Lesen und Schreiben der Daten mit jenen aus Fig. 16 überein stimmen, wird ihre ausführliche Beschreibung nicht wieder holt.

Dementsprechend stellt auch in der Speicherzellenanordnung der dritten Ausführungsform die Datenschreiboperation anhand der gefalteten Bitleitungsstruktur den Operationsgrenzwert sicher, während sie die Struktur der Peripherieschaltungsan ordnung vereinfacht und das Datenschreibrauschen verringert. Gleichzeitig erreicht die gemeinsame Nutzung der Lesewortlei tungen eine verbesserte Integration der Speichermatrix 10.

Vierte Ausführungsform

Wie in Fig. 29 gezeigt ist, sind für die Speicherzelle der vierten Ausführungsform eine Lesewortleitung RWL, eine Schreibwortleitung WWL, eine Bitleitung BL und eine Referenz spannungsleitung SL vorgesehen.

Der Zugriffstransistor ATR ist elektrisch zwischen den magne tischen Tunnelübergang MTJ und die Referenzspannungsleitung SL gekoppelt, um die Massespannung Vss zuzuführen. Das Gate des Zugriffstransistors ATR ist mit der Lesewortleitung RWL gekoppelt. Der magnetische Tunnelübergang MTJ ist mit der Bitleitung BL gekoppelt.

Die Lesewortleitung RWL verläuft in Richtung der Speicherzel lenzeilen. Die Schreibwortleitung WWL, die parallel zur Lese wortleitung RWL verläuft, ist in der Nähe des magnetischen Tunnelübergangs MTJ vorgesehen. Die Referenzspannungsleitung SL verläuft parallel zur Schreibwortleitung WWL und zur Lese wortleitung RWL.

Die Speicherzelle der vierten Ausführungsform unterscheidet sich von der der ersten Ausführungsform lediglich dadurch, daß die Referenzspannungsleitung SL in Zeilenrichtung, d. h. parallel zur Lesewortleitung RWL und zur Schreibwortleitung WWL, verläuft. Dementsprechend sind die Arten der Signallei tungen die gleichen wie in der ersten Ausführungsform, wobei jede Signalleitung in den Datenlese- und -schreiboperationen die gleiche Spannungs- und Stromsignalform wie in der ersten Ausführungsform besitzt. Somit wird ihre ausführliche Be schreibung nicht wiederholt.

Wie in Fig. 30 gezeigt ist, ist der Zugriffstransistor ATR in einem p-Gebiet PAR eines Halbleiterhauptsubstrats SUB ausge bildet. Die Referenzspannungsleitung SL ist in einer ersten Metallverdrahtungsschicht M1 in der Weise ausgebildet, daß sie elektrisch mit einem Source/Drain-Gebiet 110 des Zugriffstransistors ATR gekoppelt ist. Die Referenzspannungs leitung SL ist unter den Knoten auf dem Halbleitersubstrat mit einem Knoten zum Zuführen der Massespannung Vss gekop pelt.

Die Bitleitung BL ist in einer unabhängigen Metallverdrah tungsschicht, d. h. in einer dritten Metallverdrahtungs schicht M3, in der Weise vorgesehen, daß sie elektrisch mit dem magnetischen Tunnelübergang MTJ gekoppelt ist.

Wie in Fig. 31 gezeigt ist, sind die Speicherzellen MC mit der Struktur aus Fig. 29 in der Speichermatrix 10 in Zeilen und Spalten angeordnet. Benachbarte Speicherzellen in Spal tenrichtung nutzen die gleiche Referenzspannungsleitung SL gemeinsam. Beispielsweise nutzt die Speicherzellengruppe der ersten und zweiten Speicherzellenzeile eine einzige Referenz spannungsleitung SL1 gemeinsam. Auch in den anderen Speicher zellenspalten sind die Referenzspannungsleitungen SL ähnlich angeordnet. Die Referenzspannungsleitungen SL führen grund sätzlich eine konstante Spannung (in der vorliegenden Ausfüh rungsform die Massespannung Vss) zu. Somit können die Refe renzspannungsleitungen BL als solche ohne irgendeine beson dere Spannungssteuerung oder dergleichen gemeinsam genutzt werden.

Die Anordnung der Lesewortleitungen RWL, der Schreibwortlei tungen WWL und der Bitleitungen BL sowie die Struktur der Wortleitungsstrom-Steuerschaltung 40 stimmen mit jenen aus Fig. 5 überein. Somit wird ihre Beschreibung nicht wieder holt.

Somit kann selbst in der Speicherzellenanordnung der vierten Ausführungsform, d. h. in der Speicherzellenanordnung mit den Referenzspannungsleitungen SL, die in Zeilenrichtung verlau fen, die Referenzspannungsleitung SL von mehreren Speicher zellen gemeinsam genutzt werden. Somit kann die Anzahl der Verdrahtungen in der gesamten Speichermatrix 10 verringert werden, wodurch eine verbesserte Integration der Speichermat rix 10 sowie eine verringerte Chipfläche der MRAM-Vorrichtung erreicht werden können.

Erste Abwandlung der vierten Ausführungsform

Wie in Fig. 32 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der ersten Abwandlung der vierten Ausführungsform be nachbarte Speicherzellen in Zeilenrichtung die gleiche Bit leitung BL gemeinsam. Beispielsweise nutzt die Speicherzel lengruppe der ersten und zweiten Speicherzellenspalte die gemeinsame Bitleitung BL1 gemeinsam. Die Referenzspannungs leitungen SL sind entsprechend den jeweiligen Speicherzellenspalten vorgesehen.

Da die Struktur der anderen Abschnitte und die Speicherzel lenoperation beim Lesen und Schreiben der Daten mit jenen der vierten Ausführungsform übereinstimmen, wird ihre ausführli che Beschreibung nicht wiederholt.

Mit einer solchen Struktur kann die Schrittweite der Bitlei tungen BL in der Speichermatrix 10 auch in der Speicherzel lenanordnung der vierten Ausführungsform verbreitert werden. Im Ergebnis können die Speicherzellen MC effizient angeordnet werden, wodurch eine verbesserte Integration der Speichermat rix 10 sowie eine verringerte Chipfläche der MRAM-Vorrichtung erreicht werden können.

Zweite Abwandlung der vierten Ausführungsform

Wie in Fig. 33 gezeigt ist, werden in der Speichermatrix 10 gemäß der zweiten Abwandlung der vierten Ausführungsform so wohl die Referenzspannungsleitung SL als auch die Bitleitung BL gemeinsam genutzt. Die Referenzspannungsleitung SL wird wie im Fall aus Fig. 31 durch benachbarte Speicherzellen in Spaltenrichtung gemeinsam genutzt, während die Bitleitung BL wie im Fall aus Fig. 32 durch benachbarte Speicherzellen in Zeilenrichtung gemeinsam genutzt wird.

Mit einer solchen Struktur kann die jeweilige Anzahl der Ver drahtungen in Zeilen- und Spaltenrichtung verringert und da durch eine weiter verbesserte Integration der Speichermatrix 10 sowie eine weiter verringerte Chipfläche der MRAM-Vorrich tung erreicht werden.

Dritte Abwandlung der vierten Ausführungsform

Wie in Fig. 34 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der dritten Abwandlung der vierten Ausführungsform au ßer der Verwendung der Struktur aus Fig. 31, in der die Refe renzspannungsleitung SL gemeinsam genutzt wird, benachbarte Speicherzellen in Spaltenrichtung die gleiche Schreibwortlei tung WWL gemeinsam. Die Speicherzellen MC sind aus dem glei chen Grund wie in Fig. 7 wechselweise angeordnet.

Mit einer solchen Struktur kann die Schrittweite der Schreib wortleitungen WWL in der Speichermatrix 10 auch in der Spei cherzellenanordnung der vierten Ausführungsform verbreitert werden. Im Ergebnis können die Speicherzellen MC effizient angeordnet werden, wodurch eine verbesserte Integration der Speichermatrix 10 sowie eine verringerte Chipfläche der MRAM- Vorrichtung erreicht werden können.

In der Speicherzellenstruktur der vierten Ausführungsform hat die Schreibwortleitung WWL einen größeren Abstand zu dem mag netischen Tunnelübergang MTJ. Dies erfordert wie im Fall der Speicherzelle der ersten Ausführungsform das Anlegen eines großen Datenschreibstroms an die Schreibwortleitung WWL.

Mit einer solchen Verringerung der Beschränkungen an die Schrittweite der Schreibwortleitungen WWL wird eine ausrei chende Querschnittsfläche der Schreibwortleitung WWL sicher gestellt, so daß ihre Stromdichte verringert wird. Im Ergeb nis wird ihr Elektromigrationswiderstand erhöht, wodurch eine verbesserte Zuverlässigkeit der MRAM-Vorrichtung erreicht werden kann. Auch in bezug auf ein Material ist es wünschens wert, die Schreibwortleitung WWL aus einem Material mit höhe rem Elektromigrationswiderstand als die Bitleitung BL auszubilden.

Vierte Abwandlung der vierten Ausführungsform

Wie in Fig. 35 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der vierten Abwandlung der vierten Ausführungsform au ßer der Verwendung der Struktur aus Fig. 33, in der die Refe renzspannungsleitung SL und die Bitleitung BL gemeinsam ge nutzt werden, benachbarte Speicherzellen in Spaltenrichtung die gleiche Lesewortleitung RWL gemeinsam. Beispielsweise nutzt die Speicherzellengruppe der ersten und zweiten Spei cherzellenzeile die gleiche Lesewortleitung RWL1 gemeinsam. Die Speicherzellen MC sind aus dem gleichen Grund wie in Fig. 9 wechselweise angeordnet.

Mit einer solchen Struktur kann die Schrittweite der Lese wortleitungen RWL in der Speichermatrix 10 auch in der Spei cherzellenanordnung der vierten Ausführungsform verbreitert werden. Im Ergebnis können die Speicherzellen MC effizient angeordnet werden, wodurch eine verbesserte Integration der Speichermatrix 10 sowie eine verringerte Chipfläche der MRAM- Vorrichtung erreicht werden können.

Fünfte Abwandlung der vierten Ausführungsform

Wie in Fig. 36 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der fünften Abwandlung der vierten Ausführungsform wie in der dritten Abwandlung der vierten Ausführungsform benach barte Speicherzellen in Spaltenrichtung die gleiche Schreib wortleitung WWL und die gleiche Referenzspannungsleitung SL gemeinsam.

Außerdem wird in der fünften Abwandlung der vierten Ausfüh rungsform die Lesewortleitung RWL durch benachbarte Speicher zellen in Spaltenrichtung gemeinsam genutzt. Beispielsweise nutzt die Speicherzellengruppe der zweiten und dritten Spei cherzellenzeile die gleiche Lesewortleitung RWL2 gemeinsam. Auch in den folgenden Speicherzellenzeilen sind die Schreib wortleitungen WWL und die Lesewortleitungen RWL ähnlich ange ordnet.

Die Speicherzellen MC sind aus dem gleichen Grund wie in Fig. 10 wechselweise angeordnet. Wie die Schreibwortleitung WWL wird auch die Referenzspannungsleitung SL durch benach barte Speicherzellen in Spaltenrichtung gemeinsam genutzt.

Mit einer solchen Struktur können die Schrittweiten der Schreibwortleitungen WWL und der Lesewortleitungen RWL und der Speichermatrix 10 auch in der Speicherzellenanordnung der vierten Ausführungsform verbreitert werden. Im Ergebnis kön nen die Speicherzellen MC effizienter angeordnet werden, wo durch im Vergleich zur dritten und vierten Abwandlung der vierten Ausführungsform eine weiter verbesserte Integration der Speichermatrix 10 sowie eine weiter verringerte Chipflä che der MRAM-Vorrichtung erreicht werden können.

Sechste Abwandlung der vierten Ausführungsform

Wie in Fig. 37 gezeigt ist, wird in den in Zeilen und Spalten angeordneten Speicherzellen der sechsten Abwandlung der vierten Ausführungsform wie im Fall der zweiten Ausführungsform die gefaltete Bitleitungsstruktur unter Verwendung zweier Bitleitungen jedes Satzes zweier benachbarter Speicherzellen spalten angewendet.

Die Struktur aus Fig. 37 unterscheidet sich von der aus Fig. 13 dadurch, daß die Referenzspannungsleitungen SL in Zeilenrichtung verlaufen.

Dementsprechend können auch in der Speicherzellenanordnung der vierten Ausführungsform durch die gefaltete Bitleitungs struktur die Lese- und Schreiboperations-Grenzwerte sicherge stellt werden. Außerdem kann wie in der zweiten Ausführungs form die Struktur der Peripherieschaltungsanordnung mit der Datenschreibschaltung 50w und mit der Lese/Schreib-Steuer schaltung 60 vereinfacht und das Datenschreibrauschen verrin gert werden.

Siebente Abwandlung der vierten Ausführungsform

In der siebenten Abwandlung der vierten Ausführungsform wird außer der Verwendung der gefalteten Bitleitungsstruktur der sechsten Abwandlung der dritten Ausführungsform die Schreib wortleitung WWL durch benachbarte Speicherzellenzeilen ge meinsam genutzt.

Die Struktur aus Fig. 38 unterscheidet sich von der aus Fig. 15 dadurch, daß die Referenzspannungsleitungen SL in Zeilenrichtung verlaufen.

Dementsprechend sichert auch in der Speicherzellenanordnung der vierten Ausführungsform die Datenleseoperation anhand der gefalteten Bitleitungsstruktur den Operationsgrenzwert.

Gleichzeitig erreicht die gemeinsame Nutzung der Schreibwort leitungen eine verbesserte Integration der Speichermatrix 10.

Achte Abwandlung der vierten Ausführungsform

In der achten Abwandlung der vierten Ausführungsform wird außer der Verwendung der gefalteten Bitleitungsstruktur der sechsten Abwandlung der vierten Ausführungsform die Lesewort leitung RWL durch benachbarte Speicherzellenzeilen gemeinsam genutzt.

Die Struktur aus Fig. 39 unterscheidet sich von der aus Fig. 16 dadurch, daß die Referenzspannungsleitungen SL in Zeilenrichtung verlaufen.

Dementsprechend stellt auch in der Speicherzellenanordnung der vierten Ausführungsform die Datenschreiboperation anhand der gefalteten Bitleitungsstruktur den Operationsgrenzwert sicher, während sie die Struktur der Peripherieschaltungsan ordnung vereinfacht und das Datenschreibrauschen verringert. Gleichzeitig erreicht die gemeinsame Nutzung der Lesewortlei tungen eine verbesserte Integration der Speichermatrix 10.

Fünfte Ausführungsform

Wie in Fig. 40 gezeigt ist, enthält eine Speicherzelle gemäß der fünften Ausführungsform einen magnetischen Tunnelübergang MTJ und einen Zugriffstransistor ATR, die in Serie zueinander gekoppelt sind. Der Zugriffstransistor ATR ist elektrisch zwischen den magnetischen Tunnelübergang MTJ und die Bitlei tung BL gekoppelt. Das Gate des Zugriffstransistors ATR ist mit der Lesewortleitung RWL gekoppelt. Wie bei der vierten Ausführungsform verlaufen die Referenzspannungsleitungen SL in Zeilenrichtung.

Der magnetische Tunnelübergang MTJ ist elektrisch zwischen den Zugriffstransistor ATR und die Referenzspannungsleitung SL zum Zuführen der Massespannung Vss gekoppelt. Dementspre chend ist die Bitleitung BL nicht direkt, sondern über den Zugriffstransistor ATR mit dem magnetischen Tunnelübergang MTJ gekoppelt.

Die Speicherzelle der fünften Ausführungsform entspricht der Speicherzelle der vierten Ausführungsform, wobei die Lagen der Referenzspannungsleitung SL und der Bitleitung BL in be zug auf den magnetischen Tunnelübergang MTJ und den Zugriffs transistor ATR vertauscht sind. Dementsprechend sind die Ar ten der Signalleitungen die gleichen wie in der ersten Aus führungsform, wobei jede Signalleitung in den Datenlese- und -schreiboperationen die gleiche Spannungs- und Stromsignal form wie in der ersten Ausführungsform besitzt. Somit wird ihre ausführliche Beschreibung nicht wiederholt.

Wie in Fig. 41 gezeigt ist, ist der Zugriffstransistor ATR in einem p-Gebiet PAR eines Halbleiterhauptsubstrats SUB ausge bildet. Die Bitleitung BL ist in einer ersten Metallverdrah tungsschicht M1 ausgebildet, so daß sie elektrisch mit einem Source/Drain-Gebiet 110 des Zugriffstransistors ATR gekoppelt ist.

Das andere Source/Drain-Gebiet 120 ist über die jeweils in der ersten und zweiten Metallverdrahtungsschicht M1 und M2 vorgesehenen Metallverdrahtungen, einen in einem Kontaktloch ausgebildeten Metallfilm 150 und ein Barrierenmetall 140 mit dem magnetischen Tunnelübergang MTJ gekoppelt. Die Schreib wortleitung WWL ist in der zweiten Metallverdrahtungsschicht M2 in der Nähe des magnetischen Tunnelübergangs MTJ vorgese hen. Die Lesewortleitung RWL ist in der gleichen Schicht wie das Gate 130 des Zugriffstransistors ATR vorgesehen.

Die Referenzspannungsleitung SL ist in einer unabhängigen Metallverdrahtungsschicht, d. h. in einer dritten Metallver drahtungsschicht M3, vorgesehen. Die Referenzspannungsleitung SL ist unter den Knoten auf dem Halbleitersubstrat mit einem Knoten zum Zuführen des Massepotentials Vss gekoppelt.

Somit ist der magnetische Tunnelübergang MTJ in der Speicher zelle der fünften Ausführungsform nicht direkt, sondern über den Zugriffstransistor ATR mit der Bitleitung BL gekoppelt. Somit ist jede Bitleitung BL nicht direkt mit mehreren magne tischen Tunnelübergängen MTJ einer entsprechenden Speicher zellenspalte gekoppelt, sondern ist elektrisch nur mit der zu lesenden Speicherzelle, d. h. mit der Speicherzelle der Spei cherzellenzeile, die der auf den ausgewählten Zustand (H-Pe gel) aktivierten Lesewortleitung RWL entspricht, gekoppelt. Dementsprechend kann die Kapazität der Bitleitung BL unter drückt werden, wodurch insbesondere für die Leseoperation ein schneller Betrieb erreicht werden kann.

Wie in Fig. 42 gezeigt ist, sind in der Speichermatrix 10 die Speicherzellen MC mit der Struktur aus Fig. 40 in Zeilen und Spalten angeordnet. Außerdem nutzen wie in der Struktur der in Fig. 31 gezeigten vierten Ausführungsform benachbarte Speicherzellen in Spaltenrichtung die gleiche Referenzspan nungsleitung SL gemeinsam.

Die Anordnung der Lesewortleitungen RWL, der Schreibwortlei tungen WWL und der Bitleitungen BL sowie die Struktur der Wortleitungsstrom-Steuerschaltung 40 stimmen mit jenen aus Fig. 31 überein. Somit wird ihre Beschreibung nicht wieder holt.

Somit kann auch in der Speicherzellenanordnung der fünften Ausführungsform die Referenzspannungsleitung SL durch benach barte Speicherzellen in Spaltenrichtung gemeinsam genutzt werden. Somit kann die Anzahl der Verdrahtungen in der gesam ten Speichermatrix 10 verringert werden, wodurch eine verbes serte Integration der Speichermatrix 10 sowie eine verrin gerte Chipfläche der MRAM-Vorrichtung erreicht werden können.

Erste Abwandlung der fünften Ausführungsform

Wie in Fig. 43 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der ersten Abwandlung der fünften Ausführungsform be nachbarte Speicherzellen in Zeilenrichtung wie im. Fall aus Fig. 32 die gleiche Bitleitung BL gemeinsam. Die Referenz spannungsleitungen SL sind entsprechend den jeweiligen Spei cherzellenspalten vorgesehen.

Da die Struktur der anderen Abschnitte und die Speicherzel lenoperation beim Lesen und Schreiben der Daten mit jenen der fünften Ausführungsform übereinstimmen, wird ihre ausführli che Beschreibung nicht wiederholt.

Mit einer solchen Struktur kann die Schrittweite der Bitlei tungen BL in der Speichermatrix 10 auch in der Speicherzel lenanordnung der fünften Ausführungsform verbreitert werden, wodurch eine schnelle Datenleseoperation erreicht werden kann. Im Ergebnis können die Speicherzellen MC effizient an geordnet werden, wodurch eine verbesserte Integration der Speichermatrix 10 sowie eine verringerte Chipfläche der MRAM- Vorrichtung erreicht werden können.

Wie im Fall der dritten Ausführungsform ist in der Speicher zellenstruktur der fünften Ausführungsform der Abstand zwi schen der Bitleitung BL und dem magnetischen Tunnelübergang MTJ größer als der zwischen der Schreibwortleitung WWL und dem magnetischen Tunnelübergang MTJ. Dies erfordert, der Bit leitung BL einen größeren Datenschreibstrom zuzuführen. Dem entsprechend bewirkt ein erhöhter Elektromigrationswiderstand der Bitleitungen BL eine verbesserte Zuverlässigkeit der MRAM-Vorrichtung.

Genauer kann in der Speicherzellenanordnung der fünften Aus führungsform ein erhöhter Elektromigrationswiderstand der Bitleitung BL dadurch erreicht, daß die Linienbreite (die Querschnittsfläche) der Bitleitung BL größer als die der Schreibwortleitung WWL mit einem kürzeren Abstand zu dem mag netischen Tunnelübergang gemacht wird. Im Ergebnis kann die Zuverlässigkeit der MRAM-Vorrichtung verbessert werden. Auch in bezug auf das Material ist es wünschenswert, die Bitlei tung BL aus einem Material mit hohem Elektromigrationswi derstand auszubilden.

Zweite Abwandlung der fünften Ausführungsform

Wie in Fig. 44 gezeigt ist, werden in der Speichermatrix 10 gemäß der zweiten Abwandlung der fünften Ausführungsform wie im Fall aus Fig. 33 sowohl die Referenzspannungsleitung SL als auch die Bitleitung BL gemeinsam genutzt. Die Referenz spannungsleitung SL wird wie im Fall aus Fig. 42 durch be nachbarte Speicherzellen in Spaltenrichtung gemeinsam genutzt. Die Bitleitung BL wird wie im Fall aus Fig. 43 durch benachbarte Speicherzellen in Zeilenrichtung gemeinsam ge nutzt.

Mit einer solchen Struktur können die jeweiligen Anzahlen der Verdrahtungen in Zeilen- und Spaltenrichtung verringert wer den, wodurch eine weiter verbesserte Integration der Spei chermatrix 10 sowie eine weiter verringerte Chipfläche der MRAM-Vorrichtung erreicht werden können.

Dritte Abwandlung der fünften Ausführungsform

Wie in Fig. 45 gezeigt ist, nutzen außer der Verwendung der Struktur aus Fig. 42, in der die Referenzspannungsleitung SL gemeinsam genutzt wird, in der Speichermatrix 10 gemäß der dritten Abwandlung der fünften Ausführungsform benachbarte Speicherzellen in Spaltenrichtung die gleiche Schreibwortlei tung WWL gemeinsam. Die Speicherzellen MC sind aus dem glei chen Grund wie in Fig. 7 wechselweise angeordnet.

Mit einer solchen Struktur kann die Schrittweite der Schreib wortleitungen WWL in der Speichermatrix 10 in der Speicher zellenanordnung der fünften Ausführungsform verbreitert wer den. Im Ergebnis können die Speicherzellen MC effizient ange ordnet werden, wodurch eine verbesserte Integration der Speichermatrix 10 sowie eine verringerte Chipfläche der MRAM-Vor richtung erreicht werden können.

Vierte Abwandlung der fünften Ausführungsform

Wie in Fig. 46 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der vierten Abwandlung der fünften Ausführungsform be nachbarte Speicherzellen in Spaltenrichtung die gleiche Lese wortleitung RWL gemeinsam. Die Speicherzellen MC sind aus dem gleichen Grund wie in Fig. 9 wechselweise angeordnet.

Mit einer solchen Struktur kann die Schrittweite der Lese wortleitungen RWL in der Speichermatrix 10 auch in der Spei cherzellenanordnung der fünften Ausführungsform verbreitert werden. Im Ergebnis können die Speicherzellen MC effizient angeordnet werden, wodurch eine verbesserte Integration der Speichermatrix 10 sowie eine verringerte Chipfläche der MRAM- Vorrichtung erreicht werden können.

Fünfte Abwandlung der fünften Ausführungsform

Wie in Fig. 47 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der fünften Abwandlung der fünften Ausführungsform wie in der dritten Abwandlung der fünften Ausführungsform benach barte Speicherzellen in Spaltenrichtung die gleiche Schreib wortleitung WWL. Außerdem wird durch benachbarte Speicherzel len in Spaltenrichtung auch die Lesewortleitung RWL gemeinsam genutzt. Beispielsweise nutzt die Speicherzellengruppe der zweiten und dritten Speicherzellenzeile die gleiche Lesewort leitung RWL2 gemeinsam. Auch in den folgenden Speicherzellenzeilen sind die Lesewortleitungen RWL und die Schreibwortlei tungen WWL ähnlich angeordnet. Die Speicherzellen MC sind aus dem gleichen Grund wie in Fig. 10 wechselweise angeordnet. Wie die Schreibwortleitung WWL wird die Referenzspannungslei tung SL durch benachbarte Speicherzellen in Spaltenrichtung gemeinsam genutzt.

Mit einer solchen Struktur können die Schrittweiten der Schreibwortleitungen WWL und der Lesewortleitungen RWL in der Speichermatrix 10 auch in der Speicherzellenanordnung der fünften Ausführungsform verbreitert werden. Im Ergebnis kön nen die Speicherzellen MC effizienter angeordnet werden, wo durch im Vergleich zur dritten und vierten Abwandlung der fünften Ausführungsform eine weiter verbesserte Integration der Speichermatrix 10 sowie eine weiter verringerte Chipflä che der MRAM-Vorrichtung erreicht werden können.

Sechste Abwandlung der fünften Ausführungsform

Wie in Fig. 48 gezeigt ist, wird in den in Zeilen und Spalten angeordneten Speicherzellen der sechsten Abwandlung der fünf ten Ausführungsform wie im Fall der sechsten Ausführungsform die gefaltete Bitleitungsstruktur unter Verwendung zweier Bitleitungen jedes Satzes zweier benachbarter Speicherzellen spalten angewendet.

Die Struktur aus Fig. 48 unterscheidet von der aus Fig. 13 dadurch, daß der Zugriffstransistor ATR und der magnetische Tunnelübergang MTJ jeder Speicherzelle MC jeweils an die Bit leitung BL und an die Referenzspannungsleitung SL angeschlossen sind, wobei die Referenzspannungsleitungen SL in Zeilen richtung verlaufen.

Dementsprechend können auch in der Speicherzellenanordnung der vierten Ausführungsform durch die gefaltete Bitleitungs struktur die Lese- und Schreiboperations-Grenzwerte sicherge stellt werden. Außerdem kann wie in der zweiten Ausführungs form die Struktur der Peripherieschaltungsanordnung mit der Datenschreibschaltung 50w und mit der Lese/Schreib-Steuer schaltung 60 vereinfacht sowie das Datenschreibrauschen ver ringert werden.

Siebente Abwandlung der fünften Ausführungsform

In der siebenten Abwandlung der fünften Ausführungsform wird außer der Verwendung der gefalteten Bitleitungsstruktur der sechsten Abwandlung der fünften Ausführungsform die Schreib wortleitung WWL durch benachbarte Speicherzellenzeilen ge meinsam genutzt.

Die Struktur aus Fig. 49 unterscheidet sich dadurch von der aus Fig. 15, daß der Zugriffstransistor ATR und der magneti sche Tunnelübergang MTJ in jeder Speicherzelle MC jeweils an die Bitleitung BL und an die Referenzspannungsleitung SL an geschlossen sind, während die Referenzspannungsleitungen SL in Zeilenrichtung verlaufen.

Da die Struktur der anderen Abschnitte und die Operation beim Lesen und Schreiben der Daten mit jenen aus Fig. 15 überein stimmen, wird ihre ausführliche Beschreibung nicht wiederholt.

Dementsprechend stellt auch in der Speicherzellenanordnung der fünften Ausführungsform die Datenleseoperation anhand der gefalteten Bitleitungsstruktur den Operationsgrenzwert si cher. Gleichzeitig wird durch die gemeinsame Nutzung der Schreibwortleitungen eine verbesserte Integration der Spei chermatrix 10 erreicht.

Achte Abwandlung der fünften Ausführungsform

In der achten Abwandlung der fünften Ausführungsform wird außer der Verwendung der gefalteten Bitleitungsstruktur der sechsten Abwandlung der fünften Ausführungsform die Lesewort leitung RWL durch benachbarte Speicherzellenzeilen gemeinsam genutzt.

Die Struktur aus Fig. 50 unterscheidet sich dadurch von der aus Fig. 16, daß der Zugriffstransistor ATR und der magneti sche Tunnelübergang MTJ in jeder Speicherzelle MC an die Bit leitung BL und an die Referenzspannungsleitung SL angeschlos sen sind, wobei die Referenzspannungsleitungen SL in Zeilen richtung verlaufen.

Dementsprechend stellt auch in der Speicherzellenanordnung der fünften Ausführungsform die Datenschreiboperation anhand der gefalteten Bitleitungsstruktur den Operationsgrenzwert sicher, während sie die Struktur der Peripherieschaltungsan ordnung vereinfacht und das Datenschreibrauschen verringert. Gleichzeitig erreicht die gemeinsame Nutzung der Lesewortleitungen eine verbesserte Integration der Speichermatrix 10.

Sechste Ausführungsform

Wie in Fig. 51 gezeigt ist, ist der Zugriffstransistor ATR elektrisch zwischen den magnetischen Tunnelübergang MTJ und die Schreibwortleitung WWL gekoppelt. Der magnetische Tunnel übergang MTJ ist zwischen den Zugriffstransistor ATR und die Bitleitung BL gekoppelt. Das Gate des Zugriffstransistors ATR ist mit der Lesewortleitung RWL gekoppelt.

Die Schreibwortleitung WWL wird in der Datenleseoperation auf die Massespannung Vss eingestellt. Wenn die Lesewortleitung RWL in der Datenleseoperation auf den ausgewählten Zustand (H-Pegel) aktiviert wird, wird der Zugriffstransistor ATR als Antwort darauf eingeschaltet, wodurch dem durch die Bitlei tung BL, den magnetischen Tunnelübergang MTJ, den Zugriffs transistor ATR und die Schreibwortleitung WWL gebildeten Weg der Abtaststrom Is zugeführt werden kann.

In der Datenschreiboperation ist der Zugriffstransistor ATR ausgeschaltet, wodurch der Datenschreibstrom der Bitleitung BL und der Schreibwortleitung WWL zugeführt wird. Somit kann ein den in den magnetischen Tunnelübergang MTJ zu schreiben den Ablagepegeldaten entsprechendes Magnetfeld erzeugt wer den.

Wie in Fig. 52 gezeigt ist, sind die Schreibwortleitung WWL und die Bitleitung BL jeweils in der ersten und in der zwei ten Metallverdrahtungsschicht M1 und M2 vorgesehen. Die Lese wortleitung RWL ist in der gleichen Schicht wie das Gate 130 des Zugriffstransistors ATR vorgesehen.

Dadurch, daß die Schreibwortleitung WWL in der Datenleseope ration auf die Massespannung Vss eingestellt wird, kann die MTJ-Speicherzelle durch die zwei Metallverdrahtungsschichten M1 und M2 vorgesehen sein, ohne daß die Referenzspannungslei tung SL vorgesehen ist. Im Ergebnis kann die Anzahl der Me tallverdrahtungsschichten verringert werden, was zu einer Verringerung der Herstellungskosten führt.

Im folgenden werden die Datenlese- und -schreiboperationen in die MTJ-Speicherzelle und aus ihr gemäß der sechsten Ausfüh rungsform beschrieben.

Wie unter Rückbezug auf Fig. 3 gezeigt ist, wird die Schreib wortleitung WWL in der Datenleseoperation in dem nicht ausge wählten Zustand (L-Pegel) gehalten. Da die Wortleitungsstrom- Steuerschaltung 40 jede Schreibwortleitung WWL mit der Masse spannung Vss koppelt, ist der Spannungspegel auf der Schreib wortleitung WWL in der Datenleseoperation der gleiche wie auf der Referenzspannungsleitung SL, d. h. die Massespannung Vss. In der Datenschreiboperation fließt kein Strom über die Refe renzspannungsleitung SL. Somit wird in der MTJ-Speicherzelle kein Magnetfeld erzeugt.

Dementsprechend können die Datenlese- und -schreiboperationen in die MTJ-Speicherzelle und aus ihr in der sechsten Ausfüh rungsform durch Einstellen der Spannung und des Stroms auf der Schreibwortleitung WWL, auf der Lesewortleitung RWL und auf der Bitleitung BL selbst dann in der gleichen Weise wie in Fig. 3 durchgeführt werden, wenn die Referenzspannungslei tung SL weggelassen wird.

Wie in Fig. 53 gezeigt ist, nutzen in der Speicherzelle 10 gemäß der sechsten Ausführungsform benachbarte Speicherzellen in Zeilenrichtung die gleiche Bitleitung BL gemeinsam. Bei spielsweise nutzt die Speicherzellengruppe der ersten und zweiten Speicherzellenspalte die gleiche Bitleitung BL1 ge meinsam. Da die jeweiligen Strukturen der Lesewortleitung RWL, der Schreibwortleitung WWL und der Wortleitungsstrom- Steuerschaltung 40 sowie die Speicherzellenoperation beim Lesen und Schreiben der Daten mit jenen aus Fig. 5 überein stimmen, wird ihre Beschreibung nicht wiederholt.

Mit einer solchen Struktur kann die Schrittweite der Bitlei tungen BL in der Speichermatrix 10 auch in der Speicherzel lenanordnung der sechsten Ausführungsform, die die Datenlese- und -schreiboperationen mit einer verringerten Anzahl von Verdrahtungen durchführen kann, verbreitert werden. Im Ergeb nis werden die Speicherzellen MC effizient angeordnet, wo durch eine verbesserte Integration der Speichermatrix 10 so wie eine verringerte Chipfläche der MRAM-Vorrichtung erreicht werden können.

Erste Abwandlung der sechsten Ausführungsform

Wie in Fig. 54 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der ersten Abwandlung der sechsten Ausführungsform be nachbarte Speicherzellen in Spaltenrichtung die gleiche Schreibwortleitung WWL gemeinsam. Dementsprechend sind die Speicherzellen MC aus dem gleichen Grund wie in Fig. 7 wech selweise angeordnet.

Da die Struktur der anderen Abschnitte und die Speicherzel lenoperation beim Lesen und Schreiben der Daten mit jenen der sechsten Ausführungsform übereinstimmen, wird ihre ausführli che Beschreibung nicht wiederholt.

Mit einer solchen Struktur kann die Schrittweite der Schreib wortleitungen WWL in der Speichermatrix 10 auch in der Spei cherzellenanordnung der sechsten Ausführungsform verbreitert werden. Im Ergebnis können die Speicherzellen MC effizient angeordnet werden, wodurch eine verbesserte Integration der Speichermatrix 10 sowie eine verringerte Chipfläche der MRAM- Vorrichtung erreicht werden können.

Wie im Fall der ersten Ausführungsform ist in der Speicher zellenstruktur der sechsten Ausführungsform der Abstand zwi schen der Schreibwortleitung WWL und dem magnetischen Tunnel übergang MTJ größer als der zwischen der Bitleitung BL und dem magnetischen Tunnelübergang MTJ. Dies erfordert, der Schreibwortleitung WWL einen größeren Datenschreibstrom zuzu führen. Dementsprechend bewirkt ein erhöhter Elektromigrati onswiderstand der Schreibwortleitungen WWL eine verbesserte Zuverlässigkeit der MRAM-Vorrichtung.

Genauer kann auch in der Speicherzellenanordnung der sechsten Ausführungsform ein erhöhter Elektromigrationswiderstand der Schreibwortleitung WWL dadurch erreicht werden, daß die Li nienbreite (die Querschnittsfläche) der Schreibwortleitung WWL größer als die der Bitleitung BL mit einem kürzeren Ab stand zu dem magnetischen Tunnelübergang gemacht wird. Im Ergebnis kann die Zuverlässigkeit der MRAM-Vorrichtung ver bessert werden. Auch in bezug auf ein Material ist es wün schenswert, die Schreibwortleitung WWL aus einem Material mit hohem Elektromigrationswiderstand auszubilden.

Zweite Abwandlung der sechsten Ausführungsform

Wie in Fig. 55 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der zweiten Abwandlung der sechsten Ausführungsform benachbarte Speicherzellen in Spaltenrichtung die gleiche Lesewortleitung RWL gemeinsam. Dementsprechend sind die Spei cherzellen MC aus dem gleichen Grund wie in Fig. 9 wechsel weise angeordnet. Da die Struktur der anderen Abschnitte und die Speicherzellenoperation beim Lesen und Schreiben der Da ten mit jenen der sechsten Ausführungsform übereinstimmen, wird ihre ausführliche Beschreibung nicht wiederholt.

Mit einer solchen Struktur kann die Schrittweite der Lese wortleitungen RWL in der Speichermatrix 10 auch in der Spei cherzellenanordnung der sechsten Ausführungsform verbreitert werden. Im Ergebnis können die Speicherzellen MC effizient angeordnet werden, wodurch eine verbesserte Integration der Speichermatrix 10 sowie eine verringerte Chipfläche der MRAM- Vorrichtung erreicht werden können.

Dritte Abwandlung der sechsten Ausführungsform

Wie in Fig. 56 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der dritten Abwandlung der sechsten Ausführungsform be nachbarte Speicherzellen in Spaltenrichtung wie in der ersten Abwandlung der sechsten Ausführungsform die gleiche Schreib wortleitung WWL gemeinsam. Außerdem wird die Lesewortleitung RWL durch benachbarte Speicherzellen in Spaltenrichtung ge meinsam genutzt. Beispielsweise nutzt die Speicherzellen gruppe der zweiten und dritten Speicherzellenzeile die glei che Lesewortleitung RWL2 gemeinsam. Auch in den folgenden Speicherzellenzeilen sind die Lesewortleitungen RWL und die Schreibwortleitungen WWL ähnlich angeordnet.

Dementsprechend sind die Speicherzellen MC aus dem gleichen Grund wie in Fig. 10 wechselweise angeordnet. Da die Struktur der anderen Abschnitte und die Speicherzellenoperation beim Lesen und Schreiben der Daten mit jenen der sechsten Ausfüh rungsform übereinstimmen, wird ihre ausführliche Beschreibung nicht wiederholt.

Mit einer solchen Struktur können die Schrittweiten der Schreibwortleitungen WWL und der Lesewortleitungen RWL in der Speichermatrix 10 auch in der Speicherzellenanordnung der sechsten Ausführungsform verbreitert werden. Im Ergebnis kön nen die Speicherzellen MC effizienter angeordnet werden, wo durch im Vergleich zur ersten und zweiten Abwandlung der sechsten Ausführungsform eine weiter verbesserte Integration der Speichermatrix 10 sowie eine weiter verringerte Chipflä che der MRAM-Vorrichtung erreicht werden können.

Vierte Abwandlung der sechsten Ausführungsform

Wie in Fig. 57 gezeigt ist, wird in den in Zeilen und Spalten angeordneten Speicherzellen der vierten Abwandlung der sechs ten Ausführungsform wie im Fall der zweiten Ausführungsform die gefaltete Bitleitungsstruktur unter Verwendung zweier Bitleitungen jedes Satzes zweier benachbarter Speicherzellen spalten angewendet.

Die Struktur aus Fig. 57 unterscheidet sich von der aus Fig. 13 dadurch, daß die Referenzspannungsleitungen SL wegge lassen sind, sowie in bezug auf die Verbindung zwischen der Speicherzelle MC und der Lesewortleitung RWL, der Schreib wortleitung WWL und der Bitleitung BL. Da die Struktur der Peripherieschaltungsanordnung, die der Bitleitung BL den Da tenschreibstrom und den Abtaststrom zuführt, und die Opera tion beim Lesen und Schreiben der Daten mit jenen aus Fig. 13 übereinstimmen, wird ihre ausführliche Beschreibung nicht wiederholt.

Dementsprechend können auch in der Speicheranordnung der sechsten Ausführungsform durch die gefaltete Bitleitungs struktur die Lese- und Schreiboperations-Grenzwerte sicherge stellt werden. Außerdem kann wie in der zweiten Ausführungs form die Struktur der Peripherieschaltungsanordnung mit der Datenschreibschaltung 50w und mit der Lese/Schreib-Steuer schaltung 60 vereinfacht sowie das Datenschreibrauschen ver ringert werden.

Fünfte Abwandlung der sechsten Ausführungsform

In der fünften Abwandlung der sechsten Ausführungsform wird außer der Verwendung der gefalteten Bitleitungsstruktur der vierten Abwandlung der sechsten Ausführungsform die Schreib wortleitung WWL durch benachbarte Speicherzellenzeilen ge meinsam genutzt.

Die Struktur aus Fig. 58 unterscheidet sich von der aus Fig. 15 dadurch, daß die Referenzspannungsleitungen SL wegge lassen sind, und in der Verbindung zwischen der Speicherzelle MC und der Lesewortleitung RWL, der Schreibwortleitung WWL und der Bitleitung BL. Da die Struktur der Peripherieschal tungsanordnung, die der Bitleitung BL den Datenschreibstrom und den Abtaststrom zuführt, und die Operation beim Lesen und Schreiben der Daten mit jenen aus Fig. 15 übereinstimmen, wird ihre ausführliche Beschreibung nicht wiederholt.

Dementsprechend stellt auch in der Speicherzellenanordnung der sechsten Ausführungsform die Datenschreiboperation anhand der gefalteten Bitleitungsstruktur den Operationsgrenzwert sicher. Gleichzeitig schafft die gemeinsame Nutzung der Schreibwortleitungen eine verbesserte Integration der Spei chermatrix 10.

Sechste Abwandlung der sechsten Ausführungsform

In der sechsten Abwandlung der sechsten Ausführungsform wird außer der Verwendung der gefalteten Bitleitungsstruktur der vierten Abwandlung der sechsten Ausführungsform die Lesewort leitung RWL durch benachbarte Speicherzellenzeilen gemeinsam genutzt.

Die Struktur aus Fig. 59 unterscheidet sich von der aus Fig. 16 dadurch, daß die Referenzspannungsleitungen SL weggelassen sind, und in der Verbindung zwischen der Speicherzelle MC und der Lesewortleitung RWL, der Schreibwortleitung WWL und der Bitleitung BL. Da die Struktur der Peripherieschal tungsanordnung, die der Bitleitung BL den Datenschreibstrom und den Abtaststrom zuführt, und die Operation beim Lesen und Schreiben der Daten mit jenen aus Fig. 16 übereinstimmen, wird ihre ausführliche Beschreibung nicht wiederholt.

Dementsprechend stellt auch in der Speicherzellenanordnung der sechsten Ausführungsform die Datenschreiboperation anhand der gefalteten Bitleitungsstruktur den Operationsgrenzwert sicher, während sie die Struktur der Peripherieschaltungsan ordnung vereinfacht und das Datenschreibrauschen verringert. Gleichzeitig erreicht die gemeinsame Nutzung der Lesewortlei tungen eine verbesserte Integration der Speichermatrix 10.

Siebente Ausführungsform

Wie in Fig. 60 gezeigt ist, ist die Bitleitung BL über den Zugriffstransistor ATR elektrisch mit dem magnetischen Tun nelübergang MTJ gekoppelt. Der magnetische Tunnelübergang MTJ ist zwischen die Schreibwortleitung WWL und den Zugriffstran sistor ATR gekoppelt. Die Lesewortleitung RWL ist mit dem Gate des Zugriffstransistors ATR gekoppelt. Die Lesewortlei tung RWL und die Schreibwortleitung WWL verlaufen parallel zueinander, während die Bitleitung BL in einer solchen Rich tung verläuft, daß sie die Lese- und Schreibwortleitungen kreuzt.

Die Speicherzelle der siebenten Ausführungsform entspricht der Speicherzelle der sechsten Ausführungsform, wobei die Lagen ihrer Bitleitung BL und ihrer Schreibwortleitung WWL in bezug auf den magnetischen Tunnelübergang MTJ und den Zugriffstransistor ATR vertauscht sind. Dementsprechend sind die Arten der Signalleitungen die gleichen wie in der sechsten Ausführungsform, wobei jede Signalleitung in den Daten lese- und -schreiboperationen die gleiche Spannungs- und Stromsignalform wie in der sechsten Ausführungsform besitzt. Somit wird ihre ausführliche Beschreibung nicht wiederholt.

Wie in Fig. 61 gezeigt ist, sind die Bitleitung BL und die Schreibwortleitung WWL jeweils in der ersten und in der zwei ten Metallverdrahtungsschicht M1 und M2 vorgesehen. Die Lese wortleitung RWL ist in der gleichen Schicht wie das Gate 130 des Zugriffstransistors ATR vorgesehen. Der magnetische Tun nelübergang MTJ ist direkt mit der Schreibwortleitung WWL gekoppelt.

Somit kann auch in der Speicherzellenstruktur der siebenten Ausführungsform die MTJ-Speicherzelle durch die zwei Metall verdrahtungsschichten M1 und M2 vorgesehen sein, ohne daß die Referenzspannungsleitung SL vorgesehen ist.

Außerdem ist die Bitleitung BL über den Zugriffstransistor ATR mit dem magnetischen Tunnelübergang MTJ gekoppelt. Somit ist jede Bitleitung BL nur mit der zu lesenden MTJ-Speicher zelle, d. h. mit der MTJ-Speicherzelle der Speicherzellen zeile, die der auf den ausgewählten Zustand (H-Pegel) akti vierten Lesewortleitung RWL entspricht, elektrisch gekoppelt. Dementsprechend kann die Kapazität der Bitleitung BL wie in der dritten Ausführungsform unterdrückt werden, wodurch ins besondere für die Leseoperation ein schneller Betrieb er reicht werden kann.

Wie in Fig. 62 gezeigt ist, nutzen in der Speichermatrix 10 der siebenten Ausführungsform benachbarte Speicherzellen in Zeilenrichtung die gleiche Bitleitung BL gemeinsam.

Da die jeweiligen Strukturen der Lesewortleitung RWL, der Schreibwortleitung WWL und der Wortleitungsstrom-Steuerschaltung 40 sowie die Speicherzellenoperation beim Lesen und Schreiben der Daten mit jenen der sechsten Ausführungsform übereinstimmen, wird ihre Beschreibung nicht wiederholt.

Mit einer solchen Struktur kann die Schrittweite der Bitlei tungen BL in der Speichermatrix 10 auch in der Speicherzel lenanordnung der siebenten Ausführungsform, die eine Verrin gerung der Anzahl der Signalverdrahtungen und eine schnelle Datenleseoperation erreichen kann, verbreitert werden. Im Ergebnis werden die Speicherzellen MC effizient angeordnet, wodurch eine verbesserte Integration der Speichermatrix 10 sowie eine verringerte Chipfläche der MRAM-Vorrichtung er reicht werden können.

Wie in der dritten Ausführungsform ist in der Speicherzellen struktur der siebenten Ausführungsform der Abstand zwischen der Bitleitung BL und dem magnetischen Tunnelübergang MTJ größer als der zwischen der Schreibwortleitung WWL und dem magnetischen Tunnelübergang MTJ. Dies erfordert, der Bitlei tung BL einen größeren Datenschreibstrom zuzuführen. Dement sprechend wird ein höherer Elektromigrationswiderstand der Bitleitungen BL für eine verbesserte Zuverlässigkeit der MRAM-Vorrichtung bewirkt.

Genauer kann auch in der Speicherzellenanordnung der sieben ten Ausführungsform ein erhöhter Elektromigrationswiderstand der Bitleitung BL dadurch erreicht werden, daß die Linien breite (die Querschnittsfläche) der Bitleitung BL größer als die der Schreibwortleitung WWL mit einem kürzeren Abstand zu dem magnetischen Tunnelübergang gemacht wird. Im Ergebnis kann die Zuverlässigkeit der MRAM-Vorrichtung verbessert wer den. Auch in bezug auf ein Material ist es wünschenswert, die Bitleitung BL aus einem Material mit hohem Elektromigrations widerstand auszubilden.

Erste Abwandlung der siebenten Ausführungsform

Wie in Fig. 63 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der ersten Abwandlung der siebenten Ausführungsform benachbarte Speicherzellen in Spaltenrichtung wie im Fall aus 54 die gleiche Schreibwortleitung WWL gemeinsam. Dementspre chend sind die Speicherzellen MC aus dem gleichen Grund wie in Fig. 7 wechselweise angeordnet.

Da die Struktur der anderen Abschnitte und die Speicherzel lenoperation beim Lesen und Schreiben der Daten mit jenen der siebenten Ausführungsform übereinstimmen, wird ihre ausführ liche Beschreibung nicht wiederholt.

Mit einer solchen Struktur kann die Schrittweite der Schreib wortleitungen WWL in der Speichermatrix 10 auch in der Spei cherzellenanordnung der siebenten Ausführungsform verbreitert werden. Im Ergebnis können die Speicherzellen MC effizient angeordnet werden, wodurch eine verbesserte Integration der Speichermatrix 10 sowie eine verringerte Chipfläche der MRAM- Vorrichtung erreicht werden können.

Zweite Abwandlung der siebenten Ausführungsform

Wie in Fig. 64 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der zweiten Abwandlung der siebenten Ausführungsform benachbarte Speicherzellen in Spaltenrichtung wie im Fall von Fig. 55 die gleiche Lesewortleitung RWL gemeinsam. Die Spei cherzellen MC sind wie im Fall aus Fig. 9 wechselweise ange ordnet.

Mit einer solchen Struktur kann die Schrittweite der Lese wortleitungen RWL in der Speichermatrix 10 auch in der Spei cherzellenanordnung der siebenten Ausführungsform verbreitert werden. Im Ergebnis können die Speicherzellen MC effizient angeordnet werden, wodurch eine verbesserte Integration der Speichermatrix 10 sowie eine verringerte Chipfläche der MRAM- Vorrichtung erreicht werden können.

Dritte Abwandlung der siebenten Ausführungsform

Wie in Fig. 65 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der dritten Abwandlung der siebenten Ausführungsform wie in der ersten Abwandlung der siebenten Ausführungsform benachbarte Speicherzellen in Spaltenrichtung die gleiche Schreibwortleitung WWL gemeinsam. Außerdem wird die Lesewort leitung RWL durch benachbarte Speicherzellen in Spaltenrich tung gemeinsam genutzt. Beispielsweise nutzt die Speicherzel lengruppe der zweiten und dritten Speicherzellenzeile die gleiche Lesewortleitung RWL2. Auch in den folgenden Speicher zellenzeilen sind die Lesewortleitungen RWL und die Schreib wortleitungen WWL ähnlich angeordnet. Die Speicherzellen MC sind wie im Fall aus Fig. 10 wechselweise angeordnet.

Mit einer solchen Struktur können die Schrittweiten der Schreibwortleitungen WWL und der Lesewortleitungen RWL in der Speichermatrix 10 auch in der Speicherzellenanordnung der siebenten Ausführungsform verbreitert werden. Im Ergebnis können die Speicherzellen MC effizienter angeordnet werden, wodurch im Vergleich zur ersten und zweiten Abwandlung der siebenten Ausführungsform eine weiter verbesserte Integration der Speichermatrix 10 sowie eine weiter verringerte Chipflä che der MRAM-Vorrichtung erreicht werden können.

Vierte Abwandlung der siebenten Ausführungsform

Wie in Fig. 66 gezeigt ist, wird in den in Zeilen und Spalten angeordneten Speicherzellen der vierten Abwandlung der sie benten Ausführungsform wie im Fall der zweiten Ausführungs form die gefaltete Bitleitungsstruktur unter Verwendung zweier Bitleitungen jedes Satzes zweier benachbarter Spei cherzellenspalten angewendet.

Die Struktur aus Fig. 66 unterscheidet sich von der aus Fig. 57 dadurch, daß der Zugriffstransistor ATR in jeder Speicherzelle MC an die Bitleitung BL angeschlossen ist, wäh rend der magnetische Tunnelübergang MTJ an die Schreibwort leitung WWL angeschlossen ist.

Da die Struktur der anderen Abschnitte und die Operation beim Lesen und Schreiben der Daten mit jenen aus Fig. 57 überein stimmen, wird ihre ausführliche Beschreibung nicht wieder holt.

Dementsprechend können durch die gefaltete Bitleitungsstruk tur auch in der Speicherzellenanordnung der siebenten Ausfüh rungsform die Lese- und Schreiboperations-Grenzwerte sicher gestellt werden. Außerdem kann wie in der zweiten Ausfüh rungsform die Struktur der Peripherieschaltungsanordnung mit der Datenschreibschaltung 50w und mit der Lese/Schreib-Steu erschaltung 60 vereinfacht sowie das Datenschreibrauschen verringert werden.

Fünfte Abwandlung der siebenten Ausführungsform

In der fünften Abwandlung der siebenten Ausführungsform wird außer der Verwendung der gefalteten Bitleitungsstruktur der vierten Abwandlung der siebenten Ausführungsform die Schreib wortleitung WWL durch benachbarte Speicherzellenzeilen ge meinsam genutzt.

Die Struktur aus Fig. 67 unterscheidet sich von der aus Fig. 58 dadurch, daß der Zugriffstransistor ATR in jeder Speicherzelle MC an die Bitleitung angeschlossen ist, während der magnetische Tunnelübergang MTJ an die Schreibwortleitung WWL angeschlossen ist.

Da die Struktur der anderen Abschnitte und die Operation beim Lesen und Schreiben der Daten mit jenen aus Fig. 58 überein stimmen, wird ihre ausführliche Beschreibung nicht wieder holt.

Dementsprechend stellt auch in der Speicherzellenanordnung der siebenten Ausführungsform die Datenleseoperation anhand der gefalteten Bitleitungsstruktur den Operationsgrenzwert sicher. Gleichzeitig erreicht die gemeinsame Nutzung der Schreibwortleitungen eine verbesserte Integration der Spei chermatrix 10.

Sechste Abwandlung der siebenten Ausführungsform

In der sechsten Abwandlung der siebenten Ausführungsform wird außer der Verwendung der gefalteten Bitleitungsstruktur der vierten Abwandlung der siebenten Ausführungsform die Lese wortleitung RWL durch benachbarte Speicherzellenzeilen ge meinsam genutzt.

Die Struktur aus Fig. 68 unterscheidet sich von der aus Fig. 59 dadurch, daß jeder Zugriffstransistor ATR in jeder Speicherzelle MC an die Bitleitung angeschlossen ist, während der magnetische Tunnelübergang MTJ an die Schreibwortleitung WWL angeschlossen ist.

Da die Struktur der anderen Abschnitte und die Speicherzel lenoperation beim Lesen und Schreiben der Daten mit jenen aus Fig. 59 übereinstimmen, wird ihre ausführliche Beschreibung nicht wiederholt.

Dementsprechend stellt auch in der Speicherzellenanordnung der siebenten Ausführungsform die Datenschreiboperation an hand der gefalteten Bitleitungsstruktur den Operationsgrenz wert sicher, wobei sie die Struktur der Peripherieschaltungs anordnung vereinfacht und das Datenschreibrauschen verrin gert. Gleichzeitig schafft die gemeinsame Nutzung der Lese wortleitungen eine verbesserte Integration der Speichermatrix 10.

Achte Ausführungsform

Wie in Fig. 69 gezeigt ist, sind in der achten Ausführungs form eine Lesebitleitung RBL zum Zuführen des Abtaststroms Is in der Datenleseoperation und eine Schreibbitleitung WBL zum Zuführen des Datenschreibstroms ±Iw in der Datenschreibopera tion getrennt vorgesehen.

Der Zugriffstransistor ATR ist elektrisch zwischen den magne tischen Tunnelübergang MTJ und die Lesebitleitung RBL gekop pelt. Mit anderen Worten, die Lesebitleitung RBL ist über den Zugriffstransistor ATR elektrisch mit dem magnetischen Tun nelübergang MTJ gekoppelt.

Der magnetische Tunnelübergang MTJ ist mit dem Zugriffstran sistor ATR und mit der Schreibbitleitung WBL gekoppelt. Die Lesewortleitung RWL und die Schreibwortleitung WWL verlaufen in einer solchen Richtung, daß sie die Lesebitleitung RBL und die Schreibbitleitung WBL kreuzen. Die Lesewortleitung RWL ist mit dem Gate des Zugriffstransistors ATR gekoppelt.

Zunächst wird anhand von Fig. 70 die Datenschreiboperation beschrieben.

Der Wortleitungstreiber 30 steuert gemäß dem Zeilenauswahler gebnis des Zeilendecodierers 20 die Spannung auf der der aus gewählten Zeile entsprechenden Schreibwortleitung WWL auf den ausgewählten Zustand (H-Pegel) an. In den nicht ausgewählten Zeilen wird der Span 50506 00070 552 001000280000000200012000285915039500040 0002010123332 00004 50387nungspegel auf den Schreibwortleitungen WWL in dem nicht ausgewählten Zustand (L-Pegel) gehalten. Die Wortleitungsstrom-Steuerschaltung 40 koppelt jede Schreib wortleitung WWL mit der Massespannung Vss. Somit kann der Schreibwortleitung WWL der ausgewählten Zeile der Daten schreibstrom Ip zugeführt werden.

Außerdem wird die Spannung auf der Schreibbitleitung WBL in der gleichen Weise wie die Spannung auf der Schreibbitleitung BL in der in Fig. 3 beschriebenen Datenschreiboperation ge steuert, wodurch der Schreibbitleitung WBL der dem zu schrei benden Ablagedatenpegel entsprechende Datenschreibstrom ±Iw zugeführt werden kann. Somit können die Daten in die MTJ- Speicherzelle geschrieben werden.

In der Datenschreiboperation werden die Lesewortleitungen RWL in dem nicht ausgewählten Zustand (L-Pegel) gehalten. Die Lesebitleitungen RBL werden auf den Zustand mit hoher Span nung (Vcc) vorgeladen. Da die Zugriffstransistoren ATR im ausgeschalteten Zustand gehalten werden, fließt in der Daten schreiboperation kein Strom über die Lesebitleitungen RBL.

In der Datenleseoperation werden die Schreibwortleitungen WWL in dem nicht ausgewählten Zustand (L-Pegel) gehalten, während ihr Spannungspegel durch die Schreibleitungsstrom-Steuer schaltung 40 auf die Massespannung Vss festgesetzt wird.

Der Wortleitungstreiber 30 steuert die der ausgewählten Zeile entsprechende Lesewortleitung RWL gemäß dem Zeilenauswahler gebnis des Zeilendecodierers 20 auf den ausgewählten Zustand (H-Pegel) an. In den nicht ausgewählten Zeilen wird der Span nungspegel der Lesewortleitungen RWL im nicht ausgewählten Zustand (L-Pegel) gehalten. Die Lese/Schreib-Steuerschaltun gen 50 und 60 liefern einen festen Betrag des Abtaststroms Is zum Durchführen der Datenleseoperation an die Lesebitleitung RBL und stellen die Spannung auf den Schreibbitleitungen WBL auf die Massespannung Vss ein.

Die Lesebitleitungen REL werden vor der Datenleseoperation auf den Zustand mit hoher Spannung (Vcc) vorgeladen. Wenn der Zugriffstransistor ATR als Antwort auf die Aktivierung der Lesewortleitung RWL eingeschaltet (betätigt) wird, wird somit durch die Lesebitleitung RBL, den Zugriffstransistor ATR, den magnetischen Tunnelübergang MTJ und die Schreibbitleitung WBL (Massespannung Vss) ein Stromweg des Abtaststroms Is gebil det. Somit wird die Lesebitleitung RBL dem den Ablagedaten entsprechenden Spannungsabfall ausgesetzt, was die gleiche Datenleseoperation wie in Fig. 3 ermöglicht.

Wie in Fig. 71 gezeigt ist, ist die Lesebitleitung RBL in der ersten Metallverdrahtungsschicht M1 vorgesehen, so daß sie mit dem Source/Drain-Gebiet 110 des Zugriffstransistors ATR gekoppelt ist. Die Schreibwortleitung WWL ist in der zweiten Metallverdrahtungsschicht M2 vorgesehen. Die Schreibbitlei tung WBL ist in der dritten Metallverdrahtungsschicht M3 vor gesehen, so daß sie mit dem magnetischen Tunnelübergang MTJ gekoppelt ist. Die MTJ-Speicherzelle ist über die erste und zweite Metallverdrahtungsschicht M1, M2, den Metallfilm 150 und das Barrierenmetall 140 mit dem Source/Drain-Gebiet 120 des Zugriffstransistors ATR gekoppelt.

Die Lesebitleitung RBL ist nicht direkt mit dem magnetischen Tunnelübergang MTJ gekoppelt, sondern kann nur über den Zugriffstransistor ATR mit dem magnetischen Tunnelübergang MTJ der zu lesenden MTJ-Speicherzelle verbunden werden. Somit kann die Kapazität der Lesebitleitung RBL unterdrückt werden, wodurch eine schnelle Datenleseoperation erreicht wird.

Die Schreibbitleitung WBL besitzt einen kleinen Abstand zu dem magnetischen Tunnelübergang MTJ. Somit kann die magneti sche Kopplung in der Datenschreiboperation erhöht werden, so daß der in der Datenschreiboperation über die Schreibbitlei tung WBL fließende Datenschreibstrom ±Iw verringert werden kann. Im Ergebnis können das magnetische Rauschen wegen des Datenschreibstroms verringert sowie die Stromdichte der Schreibbitleitung unterdrückt werden, wodurch ein zuverlässi gerer Betrieb erreicht wird.

Die obenerwähnten Wirkungen können durch getrennt vorgesehene Lesebitleitungen RBL und Schreibbitleitungen WBL gleichzeitig erhalten werden.

Wie in Fig. 72 gezeigt sind, sind die Speicherzellen MC mit der Struktur aus Fig. 69 in der Speichermatrix 10 gemäß der achten Ausführungsform in Zeilen und Spalten angeordnet. Die Lesewortleitungen RWL und die Schreibwortleitungen WWL ver laufen in Zeilenrichtung, während die Lesebitleitungen RBL und die Schreibbitleitungen WBL in Spaltenrichtung verlaufen.

Die Wortleitungsstrom-Steuerschaltung 40 koppelt jede Schreibwortleitung WWL mit der Massespannung Vss. Wie in Fig. 70 gezeigt ist, kann somit in den Datenlese- und -schreiboperationen die Spannung und der Strom auf der Schreibwortleitung WWL gesteuert werden.

Benachbarte Speicherzellen in Zeilenrichtung nutzen entweder die Lesebitleitung RBL oder die Schreibbitleitung WBL gemeinsam.

Beispielsweise nutzt die Speicherzellengruppe der ersten und zweiten Speicherzellenspalte eine einzige Lesebitleitung RBL1 gemeinsam, während die Speicherzellengruppe der zweiten und dritten Speicherzellenspalte eine einzige Schreibbitleitung WBL2 gemeinsam nutzt. Auch in den folgenden Speicherzellen spalten sind die Lesebitleitungen RBL und die Schreibbitlei tungen WBL in der gleichen Weise wechselweise angeordnet.

Falls die Daten aus mehreren der gleichen Lesebitleitung RBL oder der gleichen Schreibbitleitung WBL entsprechenden Spei cherzellen MC gelesen oder in diese geschrieben werden sol len, entsteht ein Datenkonflikt. Somit sind die Speicherzel len MC wechselweise angeordnet.

Mit einer solchen Struktur können die Schrittweiten der Lese bitleitungen RBL und der Schreibbitleitungen WBL in der Spei chermatrix 10 verbreitert werden. Im Ergebnis können die Speicherzellen MC effizient angeordnet werden, wodurch eine verbesserte Integration der Speichermatrix 10 sowie eine ver ringerte Chipfläche der MRAM-Vorrichtung erreicht werden kön nen.

Im folgenden wird die Struktur der Peripherieschaltungsanord nung zum Zuführen des Datenschreibstroms ±Iw und des Abtast stroms Is beschrieben.

Die Spaltenauswahlleitungen sind entsprechend den jeweiligen Speicherzellenspalten, d. h. den jeweiligen Bitleitungen, für die Datenleseoperation und für die Datenschreiboperation ge trennt vorgesehen. Fig. 72 zeigt beispielhaft die der ersten und zweiten Speicherzellenspalte entsprechenden Lese-Spalten auswahlleitungen RCSL1 bzw. RCSL2 und die jeweils der ersten bis dritten Speicherzellenspalte entsprechenden Spaltenauswahlleitungen WCSL1 bis WCSL3. Im folgenden werden diese meh reren Lese-Spaltenauswahlleitungen und diese mehreren Schreib-Spaltenauswahlleitungen allgemein auch als Lese-Spal tenauswahlleitungen RCSL bzw. als Schreib-Spaltenauswahllei tungen WCSL bezeichnet.

In der Datenleseoperation aktiviert der Spaltendecodierer 25 gemäß dem Lesespaltenauswahlergebnis eine der mehreren Lese- Spaltenauswahlleitungen RCSL auf den ausgewählten Zustand (H- Pegel). In der Datenschreiboperation aktiviert der Spaltende codierer 25 gemäß dem Spaltenauswahlergebnis eine der mehre ren Schreib-Spaltenauswahlleitungen WCSL auf den ausgewählten Zustand (H-Pegel).

Wie die Spaltenauswahlleitungen sind auch die Spaltenauswahl gatter entsprechend den jeweiligen Speicherzellenspalten für die Datenleseoperation und für die Datenschreiboperation ge trennt vorgesehen. Fig. 72 zeigt beispielhaft die der ersten und zweiten Speicherzellenspalte entsprechenden Lese-Spalten auswahlgatter RCG1 bzw. RCG2 und die jeweils der ersten bis dritten Speicherzellenspalte entsprechenden Schreib-Spalten auswahlgatter WCG1 bis WCG3.

Das Schreib-Spaltenauswahlgatter WCG ist elektrisch zwischen eine entsprechende Schreibbitleitung WBL und eine entspre chende Datenleitung IO gekoppelt. Das Lese-Spaltenauswahlgat ter RCG ist elektrisch zwischen eine entsprechende Lesebit leitung RBL und eine Datenleitung /IO gekoppelt.

Das aus den Datenleitungen IO und /IO gebildete Daten-Ein gabe/Ausgabe-Leitungspaar DI/OP überträgt den Datenschreib strom ±Iw in der Datenschaltoperation. In der Datenleseopera tion wird der Abtaststrom über eine Datenleitung /IO übertra gen.

Die Knoten Nw1 und Nw2 der Datenschreibschaltung 50w zum Zu führen des Datenschreibstroms ±Iw sind an die Datenleitungen 10 bzw. /IO angeschlossenen. Der Knoten Nr1 der Datenlese schaltung 51r ist an die Datenleitung /IO angeschlossen. Da die Struktur und der Betrieb der Datenschreibschaltung 50w und der Datenleseschaltung 51r mit jenen aus den Fig. 14 und 17 übereinstimmen, wird ihre ausführliche Beschreibung nicht wiederholt.

Die Lese-Spaltenauswahlleitungen RCSL sind entsprechend den jeweiligen Lese-Spaltenauswahlgattern RCG vorgesehen. Ähnlich sind die Schreib-Spaltenauswahlleitungen WCSL entsprechend den jeweiligen Schreib-Spaltenauswahlgattern WCG vorgesehen. Beispielsweise werden das Lese-Spaltenauswahlgatter RCG1 und das Schreib-Spaltenauswahlgatter WCG1, die beide der Bitlei tung BL1 entsprechen, gemäß dem Spannungspegel auf der Lese- Spaltenauswahlleitung RCSL1 bzw. auf der Schreib-Spaltenaus wahlleitung WCSL1 ein- und ausgeschaltet.

Gemäß dem Decodierungsergebnis der Spaltenadresse CA, d. h. gemäß dem Spaltenauswahlergebnis, wird eine der Bitleitungen ausgewählt. Als Antwort auf die Aktivierung der Lese-Spalten auswahlleitungen RCSL oder der Schreib-Spaltenauswahlleitun gen WCSL gemäß dem Spaltenauswahlergebnis werden die entspre chenden Schreib-Spaltenauswahlgatter WCG oder die entspre chenden Lese-Spaltenauswahlgatter RCG eingeschaltet. Im Er gebnis wird die ausgewählte Bitleitung elektrisch mit einer der Datenleitungen IO und /IO des Daten-Eingabe/Ausgabe-Lei tungspaars DI/OP gekoppelt.

Die Lese/Schreib-Steuerschaltung 60 enthält Schreibstrom- Steuertransistoren, Vorladetransistoren und Schreibbitlei tungspannungs-Steuertransistoren, die jeweils entsprechend den jeweiligen Speicherzellenspalten vorgesehen sind. Fig. 72 zeigt beispielhaft die Schreibstrom-Steuertransistoren 63-1 bis 63-3 und die Schreibbitleitungsspannungs-Steuertransisto ren 65-1 bis 65-3, die jeweils entsprechend der ersten bis dritten Speicherzellenspalte, d. h. entsprechend den Schreib bitleitungen WBL1 bis WBL3 vorgesehen sind, und die Vorlade transistoren 64-1 bis 64-3, die jeweils entsprechend den Le sebitleitungen RBL1 bis RBL3 vorgesehen sind. Im folgenden werden diese mehreren Schreibbitleitungsspannungs-Steuertran sistoren allgemein auch als Schreibbitleitungsspannungs-Steu ertransistoren 65 bezeichnet.

In der Datenleseoperation wird jeder Schreibbitleitungsspan nungs-Steuertransistor 65 eingeschaltet, wobei er eine ent sprechende Schreibbitleitung WBL mit der Massespannung Vss koppelt, um den Stromweg des Abtaststroms Is sicherzustellen. In einer anderen als der Datenleseoperation ist jeder Schreibbitleitungsspannungs-Steuertransistor 65 ausgeschal tet, so daß jede Schreibbitleitung WBL von der Massespannung Vss getrennt ist. Da die Anordnung und der Betrieb der Schreibstrom-Steuertransistoren 63 und der Vorladetransisto ren 64 mit jenen aus Fig. 15 übereinstimmen, wird ihre Be schreibung nicht wiederholt.

Mit einer solchen Struktur kann der Datenschreibstrom ±Iw in der Datenschreiboperation dem durch die Datenleitung IO, das Schreib-Spaltenauswahlgatter WCG, die Schreibbitleitung WBL, den Schreibstrom-Steuertransistor 63 und die Datenleitung /IO in der ausgewählten Speicherzellenspalte gebildeten Weg zuge führt werden. Es wird angemerkt, daß die Richtung des Daten schreibstroms ±Iw in der gleichen Weise wie in der zweiten Ausführungsform durch Einstellen der jeweiligen Spannungen auf den Datenleitungen IO und /IO gesteuert werden kann. Dem entsprechend kann die Struktur der mit der Datenschreibopera tion verknüpften Peripherieschaltungsanordnung, d. h. der Datenschreibschaltung 50w und der Lese/Schreib-Steuerschal tung 60, wie in der zweiten Ausführungsform vereinfacht werden.

Somit können die in Fig. 70 gezeigten Datenlese- und -schreiboperationen gemäß den Zeilen- und Spaltenauswahler gebnissen selbst in der Struktur mit den getrennten Lesebit leitungen RBL und Schreibbitleitungen WBL durchgeführt wer den.

Erste Abwandlung der achten Ausführungsform

Wie in Fig. 73 gezeigt ist, nutzen in der Speichermatrix 10 wie in der achten Ausführungsform benachbarte Speicherzellen in Zeilenrichtung entweder die Lesebitleitung RBL oder die Schreibbitleitung WEL gemeinsam. Außerdem nutzen in der ers ten Abwandlung der achten Ausführungsform benachbarte Spei cherzellen in Spaltenrichtung die gleiche Schreibwortleitung WWL gemeinsam. Beispielsweise nutzt die Speicherzellengruppe aus der ersten und aus der zweiten Speicherzellenspalte die gleiche Schreibwortleitung WWL1 gemeinsam. Die Speicherzellen MC sind wechselweise angeordnet.

Da die Struktur der anderen Abschnitte und die Speicherzel lenoperation beim Lesen und Schreiben der Daten mit jenen der achten Ausführungsform übereinstimmen, wird ihre ausführliche Beschreibung nicht wiederholt.

Mit einer solchen Struktur kann die Schrittweite der Schreib wortleitungen WWL in der Speichermatrix 10 auch in der Spei cherzellenanordnung der achten Ausführungsform mit den ge trennten Lesebitleitungen RBL und Schreibbitleitungen WBL verbreitert werden. Im Ergebnis können die Speicherzellen MC effizient angeordnet werden, wodurch eine verbesserte Integ ration der Speichermatrix 10 sowie eine verringerte Chipflä che der MRAM-Vorrichtung erreicht werden können.

In der Speicherzellenstruktur der achten Ausführungsform ist der Abstand zwischen der Schreibwortleitung WWL und dem mag netischen Tunnelübergang MTJ größer als der zwischen der Schreibbitleitung WBL und dem magnetischen Tunnelübergang MTJ. Dies erfordert, der Schreibwortleitung WWL einen größe ren Datenschreibstrom als im Fall der Speicherzelle der ers ten Ausführungsform zuzuführen.

Dementsprechend werden die Beschränkungen an die Schrittweite der Schreibwortleitungen WWL verringert, um deren Quer schnittsfläche sicherzustellen. Somit kann die Stromdichte der Schreibwortleitung WWL verringert werden. Im Ergebnis kann der Elektromigrationswiderstand der Schreibwortleitung WWL, die einen großen Datenschreibstrom empfängt, erhöht wer den, wodurch die Zuverlässigkeit der MRAM-Vorrichtung verbes sert werden kann. Auch in bezug auf ein Material ist es wün schenswert, die Schreibwortleitung WWL aus einem Material mit höherem Elektromigrationswiderstand als die Schreibbitleitung WBL auszubilden.

Zweite Abwandlung der achten Ausführungsform

Wie in Fig. 74 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der zweiten Abwandlung der achten Ausführungsform be nachbarte Speicherzellen in Zeilenrichtung wie im Fall der achten Ausführungsform entweder die gleiche Lesebitleitung RBL oder die gleiche Schreibbitleitung WBL gemeinsam. Außer dem nutzen in der zweiten Abwandlung der achten Ausführungs form benachbarte Speicherzellen in Spaltenrichtung die glei che Lesewortleitung RWL gemeinsam. Beispielsweise nutzt die Speicherzellengruppe der ersten und zweiten Speicherzellen zeile die gleiche Lesewortleitung RWL1 gemeinsam. Die Spei cherzellen MC sind wechselweise angeordnet.

Da die Struktur der anderen Abschnitte und die Speicherzellenoperation beim Lesen und Schreiben der Daten mit jenen der achten Ausführungsform übereinstimmen, wird ihre ausführliche Beschreibung nicht wiederholt.

Mit einer solchen Struktur kann die Schrittweite der Lese wortleitungen RWL in der Speichermatrix 10 auch in der Spei cherzellenanordnung der achten Ausführungsform mit den ge trennten Lesebitleitungen RBL und Schreibbitleitungen WBL verbreitert werden. Im Ergebnis können die Speicherzellen MC effizient angeordnet werden, wodurch eine verbesserte Integ ration der Speichermatrix 10 sowie eine verringerte Chipflä che der MRAM-Vorrichtung erreicht werden können.

Dritte Abwandlung der achten Ausführungsform

Wie in Fig. 75 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der dritten Abwandlung der achten Ausführungsform be nachbarte Speicherzellen in Zeilenrichtung wie in der ersten Abwandlung der achten Ausführungsform die gleiche Schreib wortleitung WWL gemeinsam. Außerdem wird auch die Lesewort leitung RWL durch benachbarte Speicherzellen in Spaltenrich tung gemeinsam genutzt. Beispielsweise nutzt die Speicherzel lengruppe der zweiten und dritten Speicherzellenzeile die gleiche Lesewortleitung RWL2 gemeinsam. Auch in den folgenden Speicherzellenzeilen sind die Lesewortleitungen RWL und die Schreibwortleitungen WWL ähnlich angeordnet.

Falls sowohl die Lesewortleitung RWL als auch die Schreib wortleitung WWL gemeinsam genutzt werden, kann aber nicht die Lesebitleitung RBL und die Schreibbitleitung WBL durch be nachbarte Speicherzellen in Spaltenrichtung gemeinsam genutzt werden. Dementsprechend sind in Fig. 75 die Lesebitleitungen RBL und die Schreibbitleitungen WBL beide entsprechend den jeweiligen Speicherzellenspalten vorgesehen.

Da die Struktur der anderen Abschnitte und die Speicherzel lenoperation beim Lesen und Schreiben der Daten mit jenen der achten Ausführungsform übereinstimmen, wird ihre ausführliche Beschreibung nicht wiederholt. Es wird aber angemerkt, daß die Vorladetransistoren 64 wie im Fall der Fig. 72 bis 74 entsprechend den jeweiligen Lesebitleitungen RBL vorgesehen sind, obgleich dies in Fig. 75 zweckmäßigkeitshalber nicht gezeigt ist.

Mit einer solchen Struktur können die Schrittweiten der Schreibwortleitungen WWL und der Lesewortleitungen RWL in der Speichermatrix 10 auch in der Speicherzellenanordnung der achten Ausführungsform verbreitert werden. Im Ergebnis können die Speicherzellen MC mit stark verringerten Beschränkungen an den Verdrahtungsabstand in Zeilenrichtung angeordnet wer den. Somit kann eine verbesserte Integration der Speichermat rix 10 sowie eine verringerte Chipfläche der MRAM-Vorrichtung erreicht werden.

Vierte Abwandlung der achten Ausführungsform

Wie in Fig. 76 gezeigt ist, wird in den in Zeilen und Spalten angeordneten Speicherzellen der vierten Abwandlung der achten Ausführungsform wie im Fall der zweiten Ausführungsform die gefaltete Bitleitungsstruktur unter Verwendung zweier Lese bitleitungen und zweier Schreibbitleitungen jedes Satzes zweier benachbarter Speicherzellenspalten angewendet. Zum Beispiel kann ein Schreibbitleitungspaar aus den der ersten und zweiten Speicherzellenspalte entsprechenden Schreibbit leitungen WBL1 bzw. WBL2 gebildet sein. In diesem Fall wird die Schreibbitleitung WBL2, da die von ihr übertragenen Daten komplementär zu den von der Schreibbitleitung WBL1 übertrage nen sind, auch als Schreibbitleitung /WBL1 bezeichnet. Ähn lich kann aus den der ersten und zweiten Speicherzellenspalte entsprechenden Lesebitleitungen RBL1 bzw. RBL2 (/RBL1) ein Lesebitleitungspaar gebildet sein.

Auch in den folgenden Speicherzellenspalten sind die Lesebit leitungen RBL und die Schreibbitleitungen WBL ähnlich ange ordnet, so daß die Lesebitleitungen und die Schreibbitleitun gen in jedem Satz von Speicherzellenspalten ein Lesebitlei tungspaar bzw. ein Schreibbitleitungspaar bilden.

Im folgenden wird eine Schreibbitleitung jedes einer ungera den Speicherzellenspalte entsprechenden Schreibbitleitungs paars allgemein auch als Schreibbitleitung WBL bezeichnet, während die andere, einer geraden Speicherzellenspalte ent sprechende, Schreibbitleitung allgemein auch als Schreibbit leitung /WBL bezeichnet wird. Somit kann die Datenschreibope ration anhand der gefalteten Bitleitungsstruktur durchgeführt werden.

Ähnlich wird eine Lesebitleitung jedes einer ungeraden Spei cherzellenspalte entsprechenden Lesebitleitungspaars allge mein auch als Lesebitleitung RBL bezeichnet, während die an dere, einer geraden Speicherzellenspalte entsprechende, Lese bitleitung allgemein auch als Lesebitleitung /RBL bezeichnet wird. Die Datenleseoperation wird in der gleichen Weise wie in der zweiten Ausführungsform unter Verwendung der für die Lesebitleitungen RBL vorgesehenen Scheinspeicherzellen durch geführt. Somit kann die Datenleseoperation anhand der gefal teten Bitleitungsstruktur durchgeführt werden.

Die Lese-Spaltenauswahlleitungen und die Schreib-Spaltenaus wahlleitungen sind entsprechend den jeweiligen Lesebitlei tungspaaren und Schreibbitleitungspaaren, d. h. entsprechend den jeweiligen Sätzen von Speicherzellenspalten, vorgesehen. Dementsprechend werden als Antwort auf die Aktivierung einer gemeinsamen Lesespaltenauswahlleitung RCSL zwei dem gleichen Satz entsprechende Lese-Spaltenauswahlgatter RCG ein- und ausgeschaltet, während als Antwort auf die Aktivierung einer gemeinsamen Schreibspaltenauswahlleitung WCSL zwei dem glei chen Satz entsprechende Schreib-Spaltenauswahlgatter WCG ein- und ausgeschaltet werden.

Beispielsweise arbeiten die der ersten und zweiten Speicher zellenspalte entsprechenden Lese-Spaltenauswahlgatter RCG1 und RCG2 entsprechend der gemeinsamen Lese-Spaltenauswahllei tung RCSL1. Ähnlich arbeiten die Schreib-Spaltenauswahlgatter WCG1 und WCG2 entsprechend der gemeinsamen Schreib-Spalten auswahlleitung WCSL1.

Die den Schreibbitleitungen WBL der ungeraden Spalten ent sprechenden Schreib-Spaltenauswahlgatter WCG1, WCG3, . . . sind jeweils elektrisch zwischen eine entsprechende Schreibbitlei tung WBL und eine entsprechende Datenleitung 10 gekoppelt. Die den Schreibbitleitungen /WBL der geraden Spalten entspre chenden Schreib-Spaltenauswahlgatter WCG2, WCG4, . . . sind jeweils elektrisch zwischen eine entsprechende Schreibbitlei tung /WBL und eine entsprechende Datenleitung /IO gekoppelt.

Ähnlich sind die den Lesebitleitungen RBL der ungeraden Spal ten entsprechenden Lese-Spaltenauswahlgatter RCG1, RCG3, . . . jeweils elektrisch zwischen eine entsprechende Lesebitleitung RBL und eine entsprechende Datenleitung IO gekoppelt. Die den Lesebitleitungen RBL der geraden Spalten entsprechenden Lese- Spaltenauswahlgatter RCG2, RCG4, . . . sind jeweils elektrisch zwischen eine entsprechende Lesebitleitung /RBL und eine ent sprechende Datenleitung /IO gekoppelt.

Das von den Datenleitungen IO und /IO gebildete Daten-Ein gabe/Ausgabe-Leitungspaar DI/OP überträgt in der Daten schreiboperation den Datenschreibstrom ±Iw, während es in der Datenleseoperation den Abtaststrom überträgt.

Die Datenleseschaltung 50r und die Datenschreibschaltung 50w zum Zuführen des Datenschreibstroms ±Iw sind über die Strom schalt-Schaltung 53a an die Datenleitungen IO und /IO ange schlossen. Da die Struktur und der Betrieb der Datenschreib schaltung 50w, der Datenleseschaltung 50r und der Strom schalt-Schaltung 53a in Fig. 14 beschrieben wurden, wird ihre ausführliche Beschreibung nicht wiederholt.

Als Antwort auf die gemäß dem Decodierungsergebnis der Spal tenadresse CA, d. h. auf das Spaltenauswahlergebnis, akti vierte Lese-Spaltenauswahlleitung RCSL oder Schreib-Spalten auswahlleitung WCSL werden die entsprechenden zwei Lese-Spal tenauswahlgatter RCG oder Schreib-Spaltenauswahlgatter WCG eingeschaltet. Im Ergebnis werden die Lesebitleitungen RBL und /RBL des ausgewählten Lesebitleitungspaars oder die Schreibbitleitungen WBL und /WBL des ausgewählten Schreibbit leitungspaars elektrisch mit den Datenleitungen IO bzw. /IO des Daten-Eingabe/Ausgabe-Leitungspaars DI/OP gekoppelt.

Die Lese/Schreib-Steuerschaltung 60 enthält die Entzerrtran sistoren 62, die entsprechend den jeweiligen Schreibbitlei tungspaaren vorgesehen sind und als Antwort auf das Steuer signal WE ein- und ausgeschaltet werden, und die Schreibbit leitungsspannungs-Steuertransistoren 65, die entsprechend den jeweiligen Schreibbitleitungen WBL vorgesehen sind, um in der Datenleseoperation elektrisch eine entsprechende Schreibbit leitung mit der Massespannung Vss zu koppeln. Obgleich dies in Fig. 76 nicht gezeigt ist, sind wie im Fall der Fig. 72 bis 74 entsprechend den jeweiligen Lesebitleitungen RBL auch Vorladetransistoren 64 vorgesehen, die als Antwort auf das Bitleitungs-Vorladesignal BLPR ein- und ausgeschaltet werden.

Mit einer solchen Struktur führt ein ausgewähltes Lesebitlei tungspaar in der Datenleseoperation den Abtaststrom für die Datenleseoperation in der gleichen Weise wie das Bitleitungspaar der zweiten Ausführungsform zu. Ähnlich führt ein ausge wähltes Schreibwortleitungspaar in der Datenschreiboperation den Datenschreibstrom für die Datenschreiboperation über ei nen entsprechenden Entzerrtransistor 62 in der gleichen Weise wie das Bitleitungspaar der zweiten Ausführungsform zu.

Dementsprechend können auch in der Speicherzellenanordnung der achten Ausführungsform durch die gefaltete Bitleitungs struktur die Lese- und Schreiboperations-Grenzwerte sicherge stellt werden. Außerdem wird wie in der zweiten Ausführungs form die Struktur der Peripherieschaltungsanordnung mit der Datenschreibschaltung 50w und der Lese/Schreib-Steuerschal tung 60 vereinfacht, während das Datenschreibrauschen verrin gert werden kann.

Fünfte Abwandlung der achten Ausführungsform

In der fünften Abwandlung der achten Ausführungsform wird zusätzlich zu der in der vierten Abwandlung der achten Aus führungsform gezeigten gefalteten Bitleitungsstruktur die Schreibwortleitung WWL durch benachbarte Speicherzellenzeilen gemeinsam genutzt.

Wie in Fig. 77 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der fünften Abwandlung der achten Ausführungsform be nachbarte Speicherzellen in Spaltenrichtung die gleiche Schreibwortleitung WWL gemeinsam.

In der Leseoperation wird die Lesewortleitung RWL aktiviert. Die Speicherzellen sind an jede zweite Lesebitleitung RBL angeschlossen. Somit bildet jeder Satz zweier benachbarter Speicherzellenspalten ein Bitleitungspaar, so daß die Daten leseoperation anhand der gefalteten Bitleitungsstruktur in der gleichen Weise wie in der vierten Abwandlung der achten Ausführungsform durchgeführt werden kann.

Andererseits wird in der Datenschreiboperation die von mehre ren Speicherzellenzeilen gemeinsam genutzte Schreibwortlei tung WWL aktiviert. Somit ist die Datenschreiboperation an hand der gefalteten Bitleitungsstruktur nicht möglich. Dem entsprechend wird in der fünften Abwandlung der achten Aus führungsform die Aktivierung der Spaltenauswahlleitung in der Datenschreiboperation auf einer spaltenweisen Grundlage ge steuert.

Die Lese/Schreib-Steuerschaltung 60 enthält anstelle der Ent zerrtransistoren 62 die Schreibstrom-Steuertransistoren 63. Die Schreibstrom-Steuertransistoren 63 sind entsprechend den jeweiligen Speicherzellenspalten vorgesehen. Der Schreib strom-Steuertransistor 63 wird als Antwort auf die Aktivie rung einer entsprechenden Schreib-Spaltenauswahlleitung ein geschaltet. Fig. 77 zeigt beispielhaft die jeweils der ersten bis vierten Speicherzellenspalte, d. h. den Schreibbitleitun gen WBL1 bis WBL4, entsprechenden Schreibstrom-Steuertransis toren 63-1 bis 63-4. Obgleich dies in der Figur nicht gezeigt ist, sind wie im Fall der Fig. 72 bis 74 entsprechend den jeweiligen Lesebitleitungen RBL die Vorladetransistoren 64 vorgesehen.

Die Schreibstrom-Steuertransistoren 63-1, 63-3, . . ., die den ungeraden Speicherzellenspalten entsprechen, koppeln jeweils elektrisch eine entsprechende Schreibbitleitung WBL1, WBL3, . . . entsprechend dem Spaltenauswahlergebnis mit der Datenlei tung /IO. Die Schreibstrom-Steuertransistoren 63-2, 63-4, die den geraden Speicherzellenspalten entsprechen, kop peln jeweils elektrisch eine entsprechende Schreibbitleitung WBL2, WBL4, . . . gemäß dem Spaltenauswahlergebnis mit der Da tenleitung IO.

Dementsprechend kann der Datenschreibstrom ±Iw in der ausgewählten Speicherzellenspalte dem durch die Datenleitung IO (/IO), das Schreib-Spaltenauswahlgatter WCG, die Schreibbit leitung WBL, den Schreibstrom-Steuertransistor 63 und die Datenleitung /IO (IO) gebildeten Weg zugeführt werden. Durch Einstellen der jeweiligen Spannungen auf den Datenleitungen IO und /IO kann die Richtung des Datenschreibstroms ±Iw in der gleichen Weise wie in der zweiten Ausführungsform gesteu ert werden. Dementsprechend kann die Struktur der mit der Datenschreiboperation verknüpften Peripherieschaltungsanord nung, d. h. der Datenschreibschaltung 50w und der Lese/Schreib-Steuerschaltung 60, wie in der zweiten Ausfüh rungsform vereinfacht werden.

Obgleich die Datenschreiboperation anhand der gefalteten Bit leitungsstruktur nicht möglich ist, kann die Schrittweite der Schreibwortleitungen WWL in der Speichermatrix IO verbreitert werden. Im Ergebnis können wie in der ersten Abwandlung der achten Ausführungsform eine verbesserte Integration der Spei chermatrix 10 und somit eine verringerte Chipfläche der MRAM- Vorrichtung erreicht werden. Durch das Erhöhen des Elektro migrationswiderstands der Schreibwortleitungen WWL kann au ßerdem eine verbesserte Zuverlässigkeit der MRAM-Vorrichtung erreicht werden.

Sechste Abwandlung der achten Ausführungsform

In der sechsten Abwandlung der achten Ausführungsform wird zusätzlich zur Verwendung der gefalteten Bitleitungsstruktur der vierten Abwandlung der achten Ausführungsform die Lese wortleitung RWL durch benachbarte Speicherzellen gemeinsam genutzt.

Wie in Fig. 78 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der sechsten Abwandlung der achten Ausführungsform be nachbarte Speicherzellen in Spaltenrichtung die gleiche Lesewortleitung RWL gemeinsam.

Die Lese/Schreib-Steuerschaltung 60 enthält die Entzerrtran sistoren 62 und die Schreibbitleitungsspannungs-Steuertran sistoren 65, die in der gleichen Weise wie in der vierten Abwandlung der achten Ausführungsform vorgesehen sind. Ob gleich dies in der Figur nicht gezeigt ist, enthält die Lese/Schreib-Steuerschaltung 60 ferner wie im Fall der Fig. 72 bis 74 den jeweiligen Lesebitleitungen RBL entspre chende Vorladetransistoren 64.

In der Datenschreiboperation wird die Schreibwortleitung WWL aktiviert. Die Speicherzellen sind an jede zweite Schreibbit leitung WBL angeschlossen. Somit bildet jeder Satz zweier benachbarter Speicherzellenspalten ein Schreibbitleitungs paar, so daß die Datenschreiboperation anhand der gefalteten Bitleitungsstruktur in der gleichen Weise wie in der vierten Abwandlung der achten Ausführungsform durchgeführt werden kann. Dementsprechend kann wie in der zweiten Ausführungsform der Schreiboperations-Grenzwert sichergestellt werden. Außer dem kann die Struktur der mit der Schreiboperation verknüpf ten Peripherieschaltungsanordnung, d. h. der Datenschreib schaltung 50w und der Lese/Schreib-Steuerschaltung 60, ver einfacht sowie das beim Schreiben der Daten erzeugte magneti sche Rauschen verringert werden.

Andererseits wird in der Datenleseoperation die von mehreren Speicherzellenzeilen gemeinsam genutzte Lesewortleitung RWL aktiviert. In diesem Fall ist die Datenleseoperation anhand der gefalteten Bitleitungsstruktur nicht möglich.

Gemäß der sechsten Abwandlung der achten Ausführungsform sind anstelle der Stromschalt-Schaltung 53a und der Datenlese schaltung 50r die Stromschalt-Schaltung 53b und die Datenle seschaltung 51r vorgesehen. Da die Struktur und der Betrieb der Stromschalt-Schaltung 53b und der Datenleseschaltung 51r in den Fig. 16 und 17 beschrieben wurden, wird ihre ausführ liche Beschreibung nicht wiederholt.

Eine solche Struktur kann nicht durch die gefaltete Bitlei tungsstruktur den Leseoperations-Grenzwert sicherstellen, während sie aber die Schrittweite der Lesewortleitungen RWL in der Speichermatrix 10 verringern kann. Somit kann die Da tenleseoperation normal durchgeführt werden. Im Ergebnis kön nen wie im Fall der dritten Abwandlung der zweiten Ausfüh rungsform eine verbesserte Integration der Speichermatrix 10 und somit eine verringerte Chipfläche der MRAM-Vorrichtung erreicht werden.

Dementsprechend stellt auch in der Speicherzellenanordnung der achten Ausführungsform die Datenschreiboperation anhand der gefalteten Bitleitungsstruktur den Operationsgrenzwert sicher, während sie die Struktur der Peripherieschaltungsan ordnung vereinfacht und das Datenschreibrauschen verringert. Gleichzeitig schafft die gemeinsame Nutzung der Lesewortlei tungen RWL eine verbesserte Integration der Speichermatrix 10.

Neunte Ausführungsform

Wie in Fig. 79 gezeigt ist, ist der Zugriffstransistor ATR in der Speicherzelle gemäß der neunten Ausführungsform elekt risch zwischen die Lesebitleitung RBL und den magnetischen Tunnelübergang MTJ gekoppelt. Der magnetische Tunnelübergang MTJ ist zwischen den Zugriffstransistor ATR und die Schreib wortleitung WWL gekoppelt. Das Gate des Zugriffstransistors ATR ist mit der Lesewortleitung RWL gekoppelt.

Wie in Fig. 70 beschrieben wurde, wird der Spannungspegel auf der Schreibwortleitung WWL in der Datenleseoperation auf die Massespannung Vss eingestellt. Dies ermöglicht, daß anstelle der Lesebitleitung RBL die Schreibwortleitung WWL mit dem magnetischen Tunnelübergang MTJ gekoppelt wird. Somit wird in der Datenleseoperation als Antwort auf die Aktivierung der Lesewortleitung RWL der Zugriffstransistor ATR eingeschaltet, so daß durch die Lesebitleitung RBL, den Zugriffstransistor ATR, den magnetischen Tunnelübergang MTJ und die Schreibwort leitung WWL ein Stromweg des Abtaststroms Is gebildet wird. Somit kann auf der Lesebitleitung RBL eine den Abtastdaten in dem magnetischen Tunnelübergang MTJ entsprechende Spannungs änderung erzeugt werden.

Andererseits bewirken in der Datenschreiboperation die je weils über die Schreibwortleitung WWL und die Schreibbitlei tung WBL fließenden Datenschreibströme, daß in dem magneti schen Tunnelübergang MTJ die zueinander orthogonalen Magnet felder erzeugt werden.

Dementsprechend können die Datenschreib- und -leseoperationen in die und aus der MTJ-Speicherzelle der neunten Ausführungs form in der gleichen Weise wie in Fig. 70 durch Einstellen der Spannung und des Stroms auf der Lesewortleitung RWL, auf der Schreibwortleitung WWL, auf der Lesebitleitung RBL und auf der Schreibbitleitung WBL eingestellt wird.

Wie in Fig. 80 gezeigt ist, braucht die Schreibbitleitung WBL in der neunten Ausführungsform nicht mit einer weiteren Ver drahtung und MTJ-Speicherzelle gekoppelt zu sein. Somit kann die Schreibbitleitung WBL beliebig angeordnet werden, um die magnetische Kopplung mit dem magnetischen Tunnelübergang MTJ zu verbessern. Beispielsweise kann die Schreibbitleitung WBL unter Verwendung der zweiten Metallverdrahtungsschicht M2 direkt unter dem magnetischen Tunnelübergang MTJ vorgesehen sein.

Die Schreibwortleitung WWL ist in der Weise in der dritten Metallverdrahtungsschicht M3 vorgesehen, daß sie elektrisch mit dem magnetischen Tunnelübergang MTJ gekoppelt ist. Da die Lesewortleitung RWL, der Zugriffstransistor ATR und die Lese bitleitung RBL in der gleichen Weise wie in Fig. 71 vorgese hen sind, wird ihre Beschreibung nicht wiederholt.

Mit einer solchen Struktur ist die Lesebitleitung RBL über den Zugriffstransistor ATR mit dem magnetischen Tunnelüber gang MTJ gekoppelt. Dementsprechend ist die Lesebitleitung RBL nicht direkt an mehrere magnetische Tunnelübergänge MTJ der gleichen Speicherzellenspalte angeschlossen, wodurch die Kapazität der Lesebitleitung RBL unterdrückt werden kann. Im Ergebnis kann eine schnelle Leseoperation erreicht werden.

Außerdem ermöglicht der verringerte Abstand zwischen dem mag netischen Tunnelübergang MTJ und der Schreibwortleitung WWL eine erhöhte magnetische Kopplung in der Datenschreibopera tion. Somit kann der Datenschreibstrom Ip auf der Schreib wortleitung WWL auf einen kleineren Wert eingestellt werden. Im Ergebnis wird das magnetische Rauschen wegen des Daten schreibstroms verringert sowie die Stromdichte auf der Schreibbitleitung unterdrückt, wodurch ein zuverlässigerer Betrieb erreicht werden kann.

Dadurch, daß die Lesebitleitungen RBL und die Schreibbitlei tungen WBL wie im Fall der Speicherzelle der achten Ausfüh rungsform getrennt vorgesehen sind, können dementsprechend die obenerwähnten Wirkungen sowohl in den Datenlese- als auch in den Datenschreiboperationen gleichzeitig erhalten werden.

Wie in Fig. 81 gezeigt ist, nutzen in der Speichermatrix 10 der neunten Ausführungsform benachbarte Speicherzellen in Zeilenrichtung wie im Fall aus Fig. 72 entweder die Lesebit leitung RBL oder die Schreibbitleitung WBL gemeinsam.

Außerdem entfällt durch diese Speicherzellenstruktur die Not wendigkeit der Schreibbitleitungsspannungs-Steuertransistoren 65 in der Lese/Schreib-Steuerschaltung 60.

Da die jeweiligen Anordnungen und Strukturen der Speicherzel len MC, der Lesewortleitung RWL, der Schreibwortleitung WWL, der Wortleitungsstrom-Steuerschaltung 40 und der Peripherie schaltungsanordnung zum Zuführen des Datenschreibstroms und des Abtaststroms gemäß dem Spaltenauswahlergebnis mit jenen der achten Ausführungsform übereinstimmen, wird ihre Be schreibung nicht wiederholt.

Mit einer solchen Struktur können die Schrittweiten der Lese bitleitungen RBL und der Schreibbitleitungen WBL in der Spei chermatrix 10 auch in der Speicherzellenanordnung der neunten Ausführungsform verbreitert werden. Im Ergebnis können die Speicherzellen MC effizient angeordnet werden, wodurch eine verbesserte Integration der Speichermatrix 10 sowie eine ver ringerte Chipfläche der MRAM-Vorrichtung erreicht werden kön nen.

Außerdem ist in der Speicherzellenstruktur der neunten Aus führungsform der Abstand zwischen der Schreibbitleitung WBL und dem magnetischen Tunnelübergang MTJ größer als der zwi schen der Schreibwortleitung WWL und dem magnetischen Tunnel übergang MTJ. Dies erfordert, der Schreibbitleitung WBL einen größeren Datenschreibstrom zuzuführen. Dementsprechend be wirkt ein erhöhter Elektromigrationswiderstand der Schreib bitleitungen WBL eine verbesserte Zuverlässigkeit der MRAM- Vorrichtung.

Genauer kann auch in der Speicherzellenanordnung der neunten Ausführungsform ein erhöhter Elektromigrationswiderstand der Schreibbitleitung WBL dadurch erreicht werden, daß die Li nienbreite (die Querschnittsfläche) der Schreibbitleitung WBL größer als die der Schreibwortleitung WWL mit einem kürzeren Abstand zu dem magnetischen Tunnelübergang gemacht wird. Im Ergebnis kann die Zuverlässigkeit der MRAM-Vorrichtung ver bessert werden. Auch in bezug auf ein Material ist es wün schenswert, die Schreibbitleitung WBL aus einem Material mit hohem Elektromigrationswiderstand auszubilden.

Erste Abwandlung der neunten Ausführungsform

Wie in Fig. 82 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der ersten Abwandlung der neunten Ausführungsform be nachbarte Speicherzellen in Spaltenrichtung wie im Fall aus Fig. 73 die gleiche Schreibwortleitung WWL.

Da die Struktur der anderen Abschnitte und die Speicherzel lenoperation beim Lesen und Schreiben der Daten mit jenen der neunten Ausführungsform übereinstimmen, wird ihre ausführli che Beschreibung nicht wiederholt.

Mit einer solchen Struktur kann die Schrittweite der Schreib wortleitungen WWL in der Speichermatrix 10 auch in der Spei cherzellenanordnung der neunten Ausführungsform verbreitert werden. Im Ergebnis können die Speicherzellen MC effizient angeordnet werden, wodurch eine verbesserte Integration der Speichermatrix 10 sowie eine verringerte Chipfläche der MRAM- Vorrichtung erreicht werden können.

Zweite Abwandlung der neunten Ausführungsform

Wie in Fig. 83 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der zweiten Abwandlung der neunten Ausführungsform be nachbarte Speicherzellen in Spaltenrichtung wie im Fall aus Fig. 74 die gleiche Lesewortleitung RWL gemeinsam.

Mit einer solchen Struktur kann die verbreiterte Schrittweite der Lesewortleitungen RWL in der Speicherzellenmatrix 10 auch in der Speicherzellenanordnung der neunten Ausführungsform verringert werden. Im Ergebnis können die Speicherzellen MC effizient angeordnet werden, wodurch eine verbesserte Integ ration der Speichermatrix 10 sowie eine verringerte Chipflä che der MRAM-Vorrichtung erreicht werden können.

Dritte Abwandlung der neunten Ausführungsform

Wie in Fig. 84 gezeigt ist, nutzen in der Speichermatrix 10 gemäß der dritten Abwandlung der neunten Ausführungsform be nachbarte Speicherzellen in Spaltenrichtung wie in der ersten Abwandlung der neunten Ausführungsform die gleiche Schreib bitleitung WWL gemeinsam. Außerdem wird die Lesewortleitung RWL durch benachbarte Speicherzellen in Spaltenrichtung ge meinsam genutzt. Zum Beispiel nutzt die Speicherzellengruppe der zweiten und dritten Speicherzellenzeile die gleiche Lese wortleitung RWL2 gemeinsam. Auch in den folgenden Speicher zellenzeilen sind die Lesewortleitungen RWL und die Schreib wortleitungen WWL ähnlich angeordnet.

Wie im Fall aus Fig. 75 können die Lesebitleitung RBL und die Schreibbitleitung WBL durch benachbarte Speicherzellen in Zeilenrichtung nicht gemeinsam genutzt werden, falls sowohl die Lesewortleitung RWL als auch die Schreibwortleitung WWL gemeinsam genutzt wird. Dementsprechend sind sowohl die Lese bitleitungen RBL als auch die Schreibbitleitungen WBL ent sprechend den jeweiligen Speicherzellenspalten vorgesehen.

Mit einer solchen Struktur können die Schrittweiten der Schreibwortleitungen WWL und der Lesewortleitungen RWL in der Speichermatrix 10 auch in der Speicherzellenanordnung der neunten Ausführungsform verbreitert werden. Im Ergebnis kön nen die Speicherzellen MC in der Weise angeordnet werden, daß die Beschränkungen an die Verdrahtungsschrittweite in Zeilen richtung stark verringert werden. Somit können eine verbes serte Integration der Speichermatrix 10 sowie eine verrin gerte Chipfläche der MRAM-Vorrichtung erreicht werden.

Vierte Abwandlung der neunten Ausführungsform

Wie in Fig. 85 gezeigt ist, wird in den in Zeilen und Spalten angeordneten Speicherzellen der vierten Abwandlung der neun ten Ausführungsform wie im Fall der vierten Abwandlung der achten Ausführungsform die gefaltete Bitleitungsstruktur un ter Verwendung zweier Lesebitleitungen und zweier Schreibbit leitungen jedes Satzes zweier benachbarter Speicherzellen spalten angewendet.

Die Struktur aus Fig. 85 unterscheidet sich von der der in Fig. 76 gezeigten vierten Abwandlung der achten Ausführungsform dadurch, daß die Schreibwortleitung WWL in jeder Spei cherzelle MC an den magnetischen Tunnelübergang MTJ ange schlossen ist, während die Schreibbitleitung WBL nicht an den magnetischen Tunnelübergang MTJ angeschlossen ist. Außerdem beseitigt diese Speicherzellenstruktur die Notwendigkeit, die Schreibbitleitungsspannungs-Steuertransistoren 65 in der Lese/Schreib-Steuerschaltung 60 vorzusehen.

Da die Struktur der anderen Abschnitte und die Operation beim Lesen und Schreiben der Daten mit jenen aus Fig. 76 überein stimmen, wird ihre ausführliche Beschreibung nicht wieder holt.

Dementsprechend können auch in der Speicherzellenanordnung der vierten Ausführungsform die Lese- und Schreiboperations- Grenzwerte durch die gefaltete Bitleitungsstruktur sicherge stellt werden. Außerdem kann wie in der zweiten Ausführungs form die Struktur der Peripherieschaltungsanordnung mit der Datenschreibschaltung 50w und mit der Lese/Schreib-Steuer schaltung 60 vereinfacht sowie das Datenschreibrauschen ver ringert werden.

Fünfte Abwandlung der neunten Ausführungsform

In der fünften Abwandlung der neunten Ausführungsform wird zusätzlich zur Verwendung der gefalteten Bitleitungsstruktur der vierten Abwandlung der neunten Ausführungsform die Schreibwortleitung WWL durch benachbarte Speicherzellenzeilen gemeinsam genutzt.

Die Struktur aus Fig. 86 unterscheidet sich von der der in Fig. 77 gezeigten fünften Abwandlung der achten Ausführungs form dadurch, daß die Schreibwortleitung WWL in jeder Spei cherzelle MC an den magnetischen Tunnelübergang MTJ ange schlossen ist, während die Schreibbitleitung WBL nicht an den magnetischen Tunnelübergang MTJ angeschlossen ist. Außerdem beseitigt diese Speicherzellenstruktur die Notwendigkeit, die Schreibbitleitungsspannungs-Steuertransistoren 65 in der Lese/Schreib-Steuerschaltung 60 vorzusehen.

Da die Struktur der anderen Abschnitte und die Operation beim Lesen und Schreiben der Daten mit jenen aus Fig. 77 überein stimmen, wird deren ausführliche Beschreibung nicht wieder holt.

Dementsprechend stellt auch in der Speicherzellenanordnung der neunten Ausführungsform die Datenleseoperation anhand der gefalteten Bitleitungsstruktur den Operationsgrenzwert si cher. Gleichzeitig schafft die gemeinsame Nutzung der Schreibwortleitungen eine verbesserte Integration der Spei chermatrix 10.

Sechste Abwandlung der neunten Ausführungsform

In der sechsten Abwandlung der neunten Ausführungsform wird zusätzlich zur Verwendung der gefalteten Bitleitungsstruktur der vierten Abwandlung der neunten Ausführungsform die Lese wortleitung RWL durch benachbarte Speicherzellenzeilen ge meinsam genutzt.

Die Struktur aus Fig. 87 unterscheidet sich von der der in Fig. 78 gezeigten sechsten Abwandlung der achten Ausführungs form dadurch, daß die Schreibwortleitung WWL in jeder Spei cherzelle MC an den magnetischen Tunnelübergang MTJ ange schlossen ist, während die Schreibbitleitung WBL nicht an den magnetischen Tunnelübergang MTJ angeschlossen ist. Außerdem beseitigt diese Speicherzellenstruktur die Notwendigkeit, die Schreibbitleitungsspannungs-Steuertransistoren 65 in der Lese/Schreib-Steuerschaltung 60 vorzusehen.

Da die Struktur der anderen Abschnitte und die Operation beim Lesen und Schreiben der Daten mit jenen aus Fig. 78 überein stimmen, wird ihre ausführliche Beschreibung nicht wieder holt.

Dementsprechend stellt auch in der Speicherzellenanordnung der neunten Ausführungsform die Datenschreiboperation anhand der gefalteten Bitleitungsstruktur den Operationsgrenzwert sicher, während sie die Struktur der Peripherieschaltungsan ordnung vereinfacht und das Datenschreibrauschen verringert. Gleichzeitig erreicht die gemeinsame Nutzung der Lesewortlei tungen eine verbesserte Integration der Speichermatrix 10.

Obgleich die Erfindung ausführlich beschrieben und gezeigt wurde, ist selbstverständlich, daß dies lediglich zur Erläu terung und als Beispiel dient und nicht als Einschränkung verstanden werden soll, wobei der Erfindungsgedanke und der Umfang der Erfindung lediglich durch die beigefügten Ansprü che beschränkt sind.

Claims

1. Dünnfilm-Magnetspeichervorrichtung mit:
einer Speichermatrix (10) mit mehreren in Zeilen und Spalten angeordneten Magnetspeicherzellen (MC), wobei jede der mehreren Magnetspeicherzellen (MC) enthält:
einen Magnetablageabschnitt (MTJ), dessen Wider standswert sich gemäß einem Pegel der durch einen ersten und durch einen zweiten Datenschreibstrom (±Iw, Ip) zu schreiben den Ablagedaten ändert, und
ein Speicherzellen-Auswahlgatter (ATR), das in ei ner Datenleseoperation einen Datenlesestrom (Is) an den Mag netablageabschnitt (MTJ) übergibt;
mehreren Lesewortleitungen (RWL), die entsprechend den jeweiligen Zeilen der Magnetspeicherzellen (MC) vorgesehen sind, um in der Datenleseoperation gemäß einem Zeilenauswahl ergebnis das entsprechende Speicherzellen-Auswahlgatter (ATR) zu betätigen;
mehreren Datenleitungen (BL), die entsprechend den jeweiligen Spalten der Magnetspeicherzellen (MC) vorgesehen sind, um in einer Datenschreiboperation und in der Datenlese operation zu bewirken, daß der erste Datenschreibstrom (±Iw) bzw. der Datenlesestrom (Is) durch sie fließt;
mehreren Schreibwortleitungen (WWL), die entsprechend den jeweiligen Zeilen vorgesehen sind, wobei sie in der Da tenschreiboperation gemäß einem Zeilenauswahlergebnis selek tiv aktiviert werden, damit der zweite Datenschreibstrom (Ip) durch sie fließt; und
mehreren Referenzspannungsleitungen (SL), die entweder entsprechend den jeweiligen Zeilen oder entsprechend den je weiligen Spalten vorgesehen sind, um eine Referenzspannung (Vss) zur Verwendung in der Datenleseoperation zuzuführen, wobei
benachbarte Magnetspeicherzellen (MC) eine entsprechende der mehreren Schreibwortleitungen (WWL) und/oder der mehreren Lesewortleitungen (RWL) und/oder der mehreren Datenleitungen (BL) und/oder der mehreren Referenzspannungsleitungen (SL) gemeinsam nutzen.

2. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 1, da durch gekennzeichnet, daß
jeweils zwei der mehreren Datenleitungen (BL) in der Datenleseoperation und in der Datenschreiboperation ein Da tenleitungspaar (BLP) bilden,
die durch eine gleiche Lesewortleitung (RWL) ausgewähl ten Magnetspeicherzellen (MC) jeweils an eine der beiden Da tenleitungen (BL) jedes Datenleitungspaars (BLP) angeschlos sen sind, während mehrere der durch eine gleiche Schreibwort leitung (WWL) ausgewählten Magnetspeicherzellen (MC) jeweils an die andere Datenleitung (/BL) jedes Datenleitungspaars (BLP) angeschlossen sind,
der Datenlesestrom (Is) entsprechend einem Spalten auswahlergebnis den beiden Datenleitungen (BL, /BL) des Da tenleitungspaars (BLP) zugeführt wird, und
der erste Datenschreibstrom (±Iw) den beiden Daten leitungen (BL, /BL) mit entgegengesetzter Richtung zugeführt wird.

3. Dünnfilm-Magnetspeichervorrichtung mit:
einer Speichermatrix (10) mit mehreren in Zeilen und Spalten angeordneten Magnetspeicherzellen (MC), wobei jede der mehreren Magnetspeicherzellen (MC) enthält:
einen Magnetablageabschnitt (MTJ), dessen Wider standswert sich gemäß einem Pegel der durch den ersten und zweiten Datenschreibstrom (±Iw, Ip) zu schreibenden Ablageda ten ändert, und
ein Speicherzellen-Auswahlgatter (ATR), das in ei ner Datenleseoperation einen Datenlesestrom (Is) an den Mag netablageabschnitt (MTJ) übergibt;
mehreren Lesewortleitungen (RWL), die entsprechend den jeweiligen Zeilen der Magnetspeicherzellen (MC) vorgesehen sind, um in der Datenleseoperation gemäß einem Zeilenauswahl ergebnis das entsprechende Speicherzellen-Auswahlgatter (ATR) zu betätigen;
mehreren Datenleitungen (BL), die entsprechend den jeweiligen Spalten der Magnetspeicherzellen (MC) vorgesehen sind, um in einer Datenschreiboperation und in der Datenlese operation zu bewirken, daß der erste Datenschreibstrom (±Iw) bzw. der Datenlesestrom (Is) durch sie fließt;
mehreren Schreibwortleitungen (WWL), die entsprechend den jeweiligen Zeilen vorgesehen sind, wobei sie in der Da tenschreiboperation gemäß einem Zeilenauswahlergebnis selek tiv aktiviert werden, damit der zweite Datenschreibstrom (Ip) durch sie fließt; und
einer Wortleitungsstrom-Steuerschaltung (40) zum Koppeln der mehreren Schreibwortleitungen (WWL) mit einer Referenz spannung (Vss), die in der Datenleseoperation verwendet wird, wobei
benachbarte Magnetspeicherzellen (MC) eine entsprechende der mehreren Schreibwortleitungen (WWL) und/oder der mehreren Lesewortleitungen (RWL) und/oder der mehreren Datenleitungen (BL) gemeinsam nutzen.

4. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 3, da durch gekennzeichnet, daß
die benachbarten Magnetspeicherzellen (MC) diejenige der entsprechenden Schreibwortleitung (WWL) oder der entsprechen den Datenleitung (BL), die weiter von den jeweiligen Magnet ablageabschnitten (MTJ) entfernt ist, gemeinsam nutzen, und
diese Schreibwortleitung (WWL) oder Datenleitung (BL) eine größere Querschnittsfläche als die andere hat.

5. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 3, da durch gekennzeichnet, daß die jeweils weiter von den entspre chenden Magnetablageabschnitten (MTJ) entfernte Schreibwortleitung (WWL) oder Datenleitung (BL) aus einem Material mit höherem Elektromigrationswiderstand als die andere ausgebil det ist.

6. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 3, da durch gekennzeichnet, daß
benachbarte Magnetspeicherzellen (MC) in Spaltenrichtung eine entsprechende der mehreren Schreibwortleitungen (WWL) gemeinsam nutzen,
jeweils zwei der mehreren Datenleitungen (BL) in der Datenleseoperation ein Datenleitungspaar (BLP) bilden,
die durch eine gleiche Lesewortleitung (RWL) ausgewähl ten Magnetspeicherzellen (MC) jeweils an eine der beiden Da tenleitungen (BL, /BL) jedes der Datenleitungspaare (BLP) angeschlossen sind, und
der Datenlesestrom (Is) entsprechend einem Spalten auswahlergebnis den beiden Datenleitungen (BL, /BL) des Da tenleitungspaars (BLP) mit entgegengesetzter Richtung zuge führt wird.

7. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 3, da durch gekennzeichnet, daß
benachbarte Magnetspeicherzellen (MC) in Spaltenrichtung eine entsprechende der mehreren Lesewortleitungen (RWL) ge meinsam nutzen,
jeweils zwei der mehreren Datenleitungen (BL, /BL) in der Datenschreiboperation ein Datenleitungspaar (BLP) bilden,
mehrere durch eine gleiche Schreibwortleitung (WWL) ausgewählte Magnetspeicherzellen (MC) jeweils an eine der beiden Datenleitungen (BL, /BL) jedes der Datenleitungspaare (BLP) angeschlossen sind, und
der erste Datenschreibstrom (±Iw) entsprechend einem Spaltenauswahlergebnis den beiden Datenleitungen (BL, /BL) des Datenleitungspaars (BLP) mit entgegengesetzter Richtung zugeführt wird.

8. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 7, ge kennzeichnet durch:
eine Schalt-Schaltung (62), die in der Daten schreiboperation die beiden Datenleitungen (BL, /BL) des Da tenleitungspaars (BLP) elektrisch miteinander koppelt, und
eine Datenschreibschaltung (50w), die in der Daten schreiboperation entsprechend dem Spaltenauswahlergebnis den beiden Datenleitungen (BL, /BL) des Datenleitungspaars (BLP) die erste bzw. die zweite Spannung (Vss, Vcc) zuführt.

9. Dünnfilm-Magnetspeichervorrichtung mit:
einer Speichermatrix (10) mit mehreren in Zeilen und Spalten angeordneten Magnetspeicherzellen (MC), wobei jede der mehreren Magnetspeicherzellen (MC) enthält:
einen Magnetablageabschnitt (MTJ), dessen Wider standswert sich gemäß einem Pegel der durch den ersten und zweiten Datenschreibstrom (±Iw, Ip) zu schreibenden Ablageda ten ändert, und
ein Speicherzellen-Auswahlgatter (ATR), das in ei ner Datenleseoperation einen Datenlesestrom (Is) an den Mag netablageabschnitt (MTJ) übergibt;
mehreren Lesewortleitungen (RWL), die entsprechend den jeweiligen Zeilen der Magnetspeicherzellen (MC) vorgesehen sind, um in der Datenleseoperation gemäß einem Zeilenauswahl ergebnis das entsprechende Speicherzellen-Auswahlgatter (ATR) zu betätigen;
mehreren Signalleitungen (SBL), die entsprechend den jeweiligen Spalten der Magnetspeicherzellen (MC) vorgesehen sind, wobei eine entsprechende der mehreren Signalleitungen (SBL) von benachbarten Magnetspeicherzellen (MC) in Zeilen richtung gemeinsam genutzt wird;
einer Lese/Schreib-Steuerschaltung (50, 60), die den Signalleitungen (SBL) in einer Datenschreiboperation und in der Datenleseoperation den ersten Datenschreibstrom (±Iw) bzw. den Datenlesestrom (Is) zuführt;
mehreren Schreibwortleitungen (WWL), die entsprechend den jeweiligen Zeilen vorgesehen sind, wobei sie in der Da tenschreiboperation gemäß einem Zeilenauswahlergebnis selek tiv aktiviert werden, damit der zweite Datenschreibstrom (Ip) durch sie fließt; und
mehreren Steuerschaltern (CCT), die jeweils entsprechend den mehreren Signalleitungen (SBL) vorgesehen sind, um eine in der Datenleseoperation verwendete Referenzspannung (Vss) elektrisch mit einer entsprechenden der mehreren Signallei tungen (SBL) zu koppeln, wobei
die mehreren Steuerschalter (CCT) gemäß dem Spaltenaus wahlergebnis jeweils eine ausgewählte der beiden den jeweili gen Magnetspeicherzellen (MC) entsprechenden Signalleitungen (SBL) mit der Referenzspannung (Vss) koppeln.

10. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 9, da durch gekennzeichnet, daß benachbarte Magnetspeicherzellen (MC) in Spaltenrichtung eine entsprechende der mehreren Lese wortleitungen (RWL) und/oder der mehreren Schreibwortleitung (WWL) gemeinsam nutzen.

11. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 9, da durch gekennzeichnet, daß
die benachbarten Magnetspeicherzellen (MC) diejenige der entsprechenden Schreibwortleitung (WWL) oder der entsprechen den Signalleitung (SBL), die weiter von den jeweiligen Mag netablageabschnitten (MTJ) entfernt ist, gemeinsam nutzen, und
diese Schreibwortleitung (WWL) oder Signalleitung (SBL) eine größere Querschnittsfläche als die andere hat.

12. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 9, da durch gekennzeichnet, daß die jeweils weiter von den entspre chenden Magnetablageabschnitten (MTJ) entfernte Schreibwortleitung (WWL) oder Signalleitung (SBL) aus einem Material mit höherem Elektromigrationswiderstand als die andere ausgebil det ist.

13. Dünnfilm-Magnetspeichervorrichtung mit:
einer Speichermatrix (10) mit mehreren in Zeilen und Spalten angeordneten Magnetspeicherzellen (MC), wobei jede der mehreren Magnetspeicherzellen (MC) enthält:
einen Magnetablageabschnitt (MTJ), dessen Wider standswert sich gemäß einem Pegel der zu schreibenden Ablage daten ändert, wenn ein durch den ersten und zweiten Daten schreibstrom (Ip, ±Iw) angelegtes Datenschreib-Magnetfeld größer als ein vorgegebenes Magnetfeld ist, und
ein Speicherzellen-Auswahlgatter (ATR), das in ei ner Datenleseoperation einen Datenlesestrom (Is) an den Mag netablageabschnitt (MTJ) übergibt;
mehreren Schreibwortleitungen (WWL), die entsprechend den jeweiligen Zeilen der Magnetspeicherzellen (MC) vorgese hen sind, wobei sie in einer Datenschreiboperation gemäß ei nem Zeilenauswahlergebnis selektiv aktiviert werden, damit der erste Datenschreibstrom (Ip) durch sie fließt;
mehreren Lesewortleitungen (RWL), die entsprechend den jeweiligen Zeilen vorgesehen sind, um in der Datenleseopera tion gemäß einem Zeilenauswahlergebnis das entsprechende Speicherzellen-Auswahlgatter (ATR) zu betätigen;
mehreren Schreibdatenleitungen (WBL), die entsprechend den jeweiligen Spalten der Magnetspeicherzellen (MC) vorgese hen sind, damit in der Datenschreiboperation der zweite Da tenschreibstrom (±Iw) durch sie fließt; und
mehreren Lesedatenleitungen (RBL), die entsprechend den jeweiligen Spalten vorgesehen sind, damit in der Datenlese operation der Datenlesestrom (Is) durch sie fließt; wobei
benachbarte Magnetspeicherzellen (MC) eine entsprechende der mehreren Schreibwortleitungen (WWL) und/oder der mehreren Lesewortleitungen (RWL) und/oder der mehreren Lesedatenleitungen (RBL) und/oder der mehreren Schreibdatenleitungen (WBL) gemeinsam nutzen.

14. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß
die benachbarten Magnetspeicherzellen (MC) diejenige der entsprechenden Schreibwortleitung (WWL) oder der entsprechen den Schreibdatenleitung (WBL), die weiter von den jeweiligen Magnetablageabschnitten (MTJ) entfernt ist, gemeinsam nutzen, und
diese Schreibwortleitung (WWL) oder Schreibdatenleitung (WBL) eine größere Querschnittsfläche als die andere hat.

15. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die jeweils weiter von den ent sprechenden Magnetablageabschnitten (MTJ) entfernte Schreib wortleitung (WWL) oder Schreibdatenleitung (WBL) aus einem Material mit höherem Elektromigrationswiderstand als die an dere ausgebildet ist.

16. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 13, da durch gekennzeichnet, daß
benachbarte Magnetspeicherzellen (MC) in Spaltenrichtung eine entsprechende der mehreren Schreibwortleitungen (WWL) gemeinsam nutzen,
jeweils zwei der mehreren Lesedatenleitungen (RBL) in der Datenleseoperation ein Lesedatenleitungspaar bilden,
die durch eine gleiche Lesewortleitung (RWL) ausgewählten Magnetspeicherzellen (MC) jeweils an eine der beiden Leseda tenleitungen (RBL, /RBL) jedes der Lesedatenleitungspaare angeschlossen sind, und
der Datenlesestrom (Is) entsprechend einem Spaltenauswahlergebnis den beiden Lesedatenleitungen (RBL, /RBL) des Lesedatenleitungspaars zugeführt wird.

17. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 13, da durch gekennzeichnet, daß
benachbarte Magnetspeicherzellen (MC) in Spaltenrichtung eine entsprechende der mehreren Lesewortleitungen (RWL) ge meinsam nutzen,
jeweils zwei der mehreren Schreibdatenleitungen (WBL) in der Datenschreiboperation ein Schreibdatenleitungspaar bil den,
die durch eine gleiche Schreibwortleitung (WWL) ausgewählten Magnetspeicherzellen (MC) jeweils an eine der beiden Schreibdatenleitungen (WBL, /WBL) jedes der Schreibda tenleitungspaare angeschlossen sind, und
der zweite Datenschreibstrom (±Iw) entsprechend einem Spaltenauswahlergebnis den beiden Schreibdatenleitungen (WBL, /WBL) des Schreibdatenleitungspaars mit entgegengesetzter Richtung zugeführt wird.

18. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 17, ge kennzeichnet durch:
eine Schalt-Schaltung (62), die in der Datenschreibopera tion die beiden Schreibdatenleitungen (WBL, /WBL) des Schreibdatenleitungspaars elektrisch miteinander koppelt, und
eine Datenschreibschaltung (50w), die in der Daten schreiboperation entsprechend dem Spaltenauswahlergebnis den beiden Schreibdatenleitungen (WBL, /WBL) des Schreibdatenlei tungspaars die erste bzw. die zweite Spannung (Vss, Vcc) zu führt.