DE10132668B4 - Halbleitervorrichtung mit definierter Eingangs- /Ausgangsblockgröße und Verfahren zu deren Entwicklung - Google Patents

Halbleitervorrichtung mit definierter Eingangs- /Ausgangsblockgröße und Verfahren zu deren Entwicklung Download PDF

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Abstract

Halbleitervorrichtung mit:
einem internen Schaltkreis, der in einem internen Schaltkreisbereich (1) vorgesehen ist;
Eingangs-/Ausgangsblöcken (2a), die in Eingangs-/Ausgangsbereichen (2) angeordnet sind, welche den internen Schaltkreisbereich umgeben, wobei jeder der Eingangs-/Ausgangsblöcke durch eine erste leitfähige Schicht (5) mit dem internen Schaltkreis verbunden ist; und
Pads (3), die in den Außenbereichen der Eingangs-/Ausgangsbereiche vorgesehen sind, wobei jedes Pad durch eine zweite leitfähige Schicht (6) mit einem der Eingangs-/Ausgangsblöcke verbunden ist, wobei die Konfiguration jedes der Eingangs-/Ausgangsblöcke ungeachtet des Rastermaßes der Pads bestimmt ist,
dadurch gekennzeichnet, dass wenn W/P = N + α gilt, die Anzahl der Zeilen der Eingangs-/Ausgangsblöcke in den Eingangs-/Ausgangsbereichen N ist, wenn α = 0 ist, oder N + 1 ist, wenn 0 < α < 1 ist, wobei W gleich der Breite der Eingangs-/Ausgangsblöcke in Richtung der Pads ist, P gleich dem Rastermaß der Pads ist, und N entweder Null oder eine positive ganze...

Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Verfahren zu deren Entwicklung, und insbesondere die Verbesserung des Layouts der Eingangs-/Ausgangs(I/O)-Blöcke.
  • Beschreibung des Standes der Technik
  • Bei einer Halbleitervorrichtung gemäß dem Stand der Technik, die einen internen Schaltkreis aufweist, welcher in einem internen Schaltkreisbereich vorgesehen ist, sind I/O-Blöcke in I/O-Bereichen vorgesehen, die den internen Schaltkreisbereich umgeben, wobei jeder der Eingangs-/Ausgangsblöcke durch erste leitfähige Schichten mit dem internen Schaltkreis verbunden ist; und in den Außenbereichen der Eingangs-/Ausgangsbereiche sind Pads vorgesehen, wobei jedes der Pads durch eine zweite leitfähige Schicht mit einem der Eingangs-/Ausgangsblöcke verbunden ist, wobei die I/O-Blöcke in Reihen in einer Zeile angeordnet sind. Dies wird später im einzelnen erläutert.
  • Bei der vorstehend beschriebenen Halbleitervorrichtung gemäß dem Stand der Technik ist jedoch das Rastermaß der Pads das gleiche wie dasjenige der I/O-Blöcke, da die I/O-Blöcke innerhalb der I/O-Bereiche in einer Zeile angeordnet sind. Wenn daher die Anzahl der Pads geändert wird, um das Rastermaß der Pads zu ändern, muß die Konfiguration jedes der I/O-Blöcke geändert werden, wodurch der Entwurf der Halbleitervorrichtungen komplexer wird. Wenn daher das Raster maß der Pads geändert wird, muß ein Neuentwurf der I/O-Blöcke durchgeführt werden, wodurch die Herstellungskosten erhöht werden.
  • Bei einer zweiten Halbleitervorrichtung gemäß dem Stand der Technik (siehe 3 in JP-A-4-127556 ) sind zwei Zeilen I/O-Blöcke in den I/O-Bereichen vorgesehen. Daher können die I/O-Blöcke ohne Änderung ihrer Konfiguration in einigen Arten von Halbleitervorrichtungen verwendet werden. Dies wird ebenfalls später im einzelnen erläutert.
  • Bei der vorstehend beschriebenen zweiten Halbleitervorrichtung gemäß dem Stand der Technik gibt es jedoch begrenzte Arten von Halbleitervorrichtungen, bei welchen die gleichen I/O-Blöcke angewandt sind, was die Entwicklung der Halbleitervorrichtungen immer noch komplexer macht.
  • Es ist eine Aufgabe der vorliegenden Erfindung, die Entwicklung der I/O-Blöcke von Halbleitervorrichtungen zu vereinfachen.
  • Diese Aufgabe wird durch eine Halbleitervorrichtungen gemäß Patentanspruch 1 sowie durch ein Verfahren gemäß Patentanspruch 4 gelöst. Ausgestaltungen der Erfindung sind den Unteransprüchen 2 und 3, sowie 5–10 zu entnehmen.
  • Die vorliegende Erfindung wird aus der weiter unten fortgeführten Beschreibung im Vergleich zum Stand der Technik, unter Bezugnahme auf die begleitenden Figuren klarer verständlich, wobei in den Figuren zeigt:
  • 1A und 1B eine erste Halbleitervorrichtung gemäß dem Stand der Technik jeweils in der Draufsicht;
  • 2A und 2B jeweils ein Schaltbild zur Erläuterung von Beispielen der I/O-Blöcke gemäß den 1A und 1B;
  • 3 eine zweite Halbleitervorrichtung gemäß dem Stand der Technik in der Draufsicht;
  • 4, 5, 6, 7, 8 und 9 erste, zweite, dritte, vierte, fünfte bzw. sechste Ausführungen der Halbleitervorrichtung gemäß der vorliegenden Erfindung jeweils in der Draufsicht; und
  • 10A und 10B Modifikationen der Halbleitervorrichtung gemäß 9, jeweils in der Draufsicht.
  • Vor der Beschreibung der bevorzugten Ausführungsformen werden Halbleitervorrichtungen gemäß dem Stand der Technik unter Bezugnahme auf die 1A, 1B, 2A, 2B und 3 erläutert.
  • In den 1A und 1B, die eine erste Halbleitervorrichtung gemäß dem Stand der Technik zeigen, ist eine Halbleitervorrichtung aufgebaut aus einem internen Schaltkreisbereich 101, in welchem ein interner Schaltkreis vorgesehen ist, vier I/O-Bereichen 102, die am Umfang des internen Schaltkreisbereiches 101 angeordnet sind, und Pads 103, die in den Außenbereichen der I/O-Bereiche 102 angeordnet sind.
  • Jeder der I/O-Bereiche 102 ist aus einer Anzahl von I/O-Blöcken 102a oder 102b aufgebaut, die eng aneinander anschließend in Reihen angeordnet sind. Wie in den 2A und 2B gezeigt, ist anzumerken, daß in jedem der I/O-Blöcke 102a oder 102b ein Eingangspuffer und/oder ein Ausgangspuffer vorgesehen sind.
  • Jeder der I/O-Blöcke 102a (102b) ist durch leitfähige Schichten 105 mit dem internen Schaltkreisbereich 101 verbunden und ist auch mit einem der Pads 103 durch eine leitfähige Schicht 106 verbunden.
  • In den 1A und 1B ist jedoch das Rastermaß der Pads 103 das gleiche wie dasjenige der I/O-Blöcke 102a (102b), da die I/O-Blöcke 102a (102b) innerhalb des I/O-Bereiches 102 in einer Zeile angeordnet sind. Wenn daher die Anzahl der Pads 103 geändert wird, um das Rastermaß der Pads 103 zu ändern, muß die Konfiguration jedes der I/O-Blöcke 102a (102b) geändert werden, wodurch die Entwicklung der Halbleitervorrichtungen komplexer wird. Da beispielsweise in 1A das Rastermaß der Pads 103 relativ groß ist, sind die I/O-Blöcke 102a annähernd quadratisch, während in der 1B die I/O-Blöcke 102b rechteckig sind, da das Rastermaß der Pads 103 relativ klein ist. Wenn somit das Rastermaß der Pads 103 geändert wird, muß eine Neuentwicklung der I/O-Blöcke durchgeführt werden, wodurch die Herstellungskosten erhöht werden.
  • Wenn bei einer zweiten Halbleitervorrichtung gemäß dem Stand der Technik (siehe 3 in JP-A-4-127556 ), die in der 3 gezeigt ist, das Rastermaß der Pads 103 erhöht wird, sind in den I/O-Bereichen 102 zwei Zeilen I/O-Blöcke 102a vorgesehen. Daher können die I/O-Blöcke 102a ohne Änderung ihrer Konfiguration bei einigen Arten von Halbleitervorrichtungen verwendet werden.
  • Bei der Halbleitervorrichtung gemäß 3 gibt es jedoch eine begrenzte Anzahl von Arten von Halbleitervorrichtungen, bei denen die gleichen I/O-Blöcke 102a angewandt werden können, wodurch die Entwicklung der Halbleitervorrichtungen immer noch komplexer ist. Da die leitfähigen Schichten 105 und 106 zwischen den I/O-Blöcken 102a vorgesehen sind, sind zusätzlich die Halbleitervorrichtungen in ihren Abmessungen vergrößert. Da die leitfähigen Schichten 106 und 106 ferner an der Mitte der I/O-Blöcke 102a vorgesehen sind, ist es unmöglich, drei oder mehr Zeilen von I/O-Blöcken in den I/O-Bereichen 102 vorzusehen, wodurch die Anzahl der Pads 103 nicht erhöht werden kann.
  • Bei der vorliegenden Erfindung ist ungeachtet der Schaltung der Blöcke und des Rastermaßes der Pads die Konfiguration der I/O-Blöcke bestimmt.
  • In der 4, die eine erste Ausführungsform der vorliegenden Erfindung zeigt, ist eine Halbleitervorrichtung aufgebaut durch einen internen Schaltkreisbereich 1, vier I/O-Bereiche 2, die am Umfang des internen Schaltkreisbereiches 1 angeordnet sind, und Pads 3, die in den Außenbereichen der I/O-Bereiche 2 angeordnet sind.
  • Jeder der I/O-Bereiche 2 ist durch eine Anzahl von I/O-Blöcken 2a gebildet, die eng aneinander anschließend in einer Zeile angeordnet sind, und jeder der I/O-Blöcke 2a ist durch leitfähige Schichten 5 mit dem internen Schaltkreisbereich 1 verbunden und auch mit einem der Pads 3 über eine leitfähige Schicht 6 verbunden. Die leitfähigen Schichten 5 sind ebenfalls fluchtend mit der leitfähigen Schicht 6 angeordnet, und die leitfähigen Schichten 5 und 6 sind an einer Seite der I/O-Blöcke 2a angeordnet, wodurch die Anzahl der Pads 3 erhöht werden könnte.
  • In der 4 ist die Größe der I/O-Blöcke 2a bestimmt. Die Breite und die Länge der I/O-Blöcke 2a ist beispielsweise 120 μm bzw. 50 μm. Daher ist das Rastermaß der I/O-Blöcke 2a 120 μm. Andererseits ist das Rastermaß der Pads 3 ebenfalls 120 μm. Da das Verhältnis des Rastermaßes der I/O-Blöcke 2a zu demjenigen der Pads 3 1 beträgt, ist somit die Anzahl der Zeilen der I/O-Blöcke 2a in den I/O-Bereichen 2 1.
  • In der 5, die eine zweite Ausführungsform der vorliegenden Erfindung zeigt, ist jeder der I/O-Bereiche 2 durch eine Anzahl von I/O-Blöcken 2a gebildet, die eng aneinanderliegend in zwei Zeilen angeordnet sind. Anzumerken ist, daß die Größe der I/O-Blöcke 2a die gleiche wie diejenige gemäß 4 ist. In diesem Fall beträgt das Rastermaß der Pads 3 60 μm, obwohl die Breite der I/O-Blöcke 2a 120 μm ist. Da das Verhältnis der Breite der I/O-Blöcke 2a zum Rastermaß der Pads 3 2 ist, beträgt somit die Anzahl der Zeilen der I/O-Blöcke 2a in den I/O-Bereichen 2 2. In diesem Fall sind die zwei Zeilen der I/O-Blöcke 2a um 60 μm zueinander verschoben.
  • Zusätzlich sind in der 5 die leitfähigen Schichten 5 und 6 teilweise auf den I/O-Blöcken 2a angeordnet, wodurch die Größe der Halbleitervorrichtung gemäß der 5 verringert wird.
  • In der 6, die eine dritte Ausführungsform der vorliegenden Erfindung zeigt, ist jeder der I/O-Bereiche 2 durch eine Anzahl von I/O-Blöcken 2a gebildet, die eng aneinanderliegend in drei Zeilen angeordnet sind. Anzumerken ist, daß die Größe der I/O-Blöcke 2a die gleiche wie diejenige gemäß der 4 und 5 ist. In diesem Fall beträgt das Rastermaß der Pads 40 μm, obwohl die Breite der I/O-Blöcke 2a 120 μm beträgt. Da das Verhältnis von der Breite der I/O-Blöcke 2a zum Rastermaß der Pads 3 3 beträgt, ist die Anzahl der Zeilen der I/O-Blöcke 2a in den I/O-Bereichen 2 3. In diesem Fall sind die drei Zeilen der I/O-Blöcke 2a um 40 μm zueinander verschoben.
  • Zusätzlich sind in 6 gesehen, die leitfähigen Schichten 5 und 6 teilweise auf den I/O-Blöcken 2a angeordnet, wodurch ebenfalls die Größe der Halbleitervorrichtung gemäß der 6 vermindert wird.
  • In 7, die eine vierte Ausführungsform der vorliegenden Erfindung zeigt, ist jeder der I/O-Bereiche 2 durch eine Anzahl von I/O-Blöcken 2a gebildet, die eng aneinanderliegend in vier Zeilen angeordnet sind. Anzumerken ist, daß die Größe der I/O-Blöcke 2a die gleiche wie diejenige gemäß der 4, 5 und 6 ist. In diesem Fall beträgt das Rastermaß der Pads 3 30 μm, obwohl die Breite der I/O-Blöcke 2a 120 μm beträgt. Da das Verhältnis der Breite der I/O-Blöcke 2a zum Rastermaß der Pads 3 4 ist, beträgt die Anzahl der Zeilen der I/O-Blöcke 2a in den I/O-Bereichen 2 somit 4. In diesem Fall sind die vier Zeilen der I/O-Blöcke 2a um 30 μm zueinander verschoben.
  • Zusätzlich sind gemäß 7 die leitfähigen Schichten 5 und 6 teilweise auf den I/O-Blöcken 2a angeordnet, wodurch ebenfalls die Größe der Halbleitervorrichtung gemäß 7 vermindert wird.
  • Wenn, allgemein gesagt, bei der vorliegenden Erfindung das Verhältnis von Breite der I/O-Blöcke 2a zum Rastermaß der Pads 3 N ist, ist die Anzahl der Zeilen der I/O-Blöcke 2a in den I/O-Bereichen 2 N. Wenn andererseits das Verhältnis der Breite der I/O-Blöcke 2a zum Rastermaß der Pads 3 N + α (N = 0, 1, 2, ... und 0 < α < 1) ist, dann ist die Anzahl der Zeilen der I/O-Blöcke 2a in den I/O-Bereichen 2 N + 1.
  • In der 8, die eine fünfte Ausführungsform der vorliegenden Erfindung zeigt, ist jeder der I/O-Bereiche 2 durch eine Anzahl von I/O-Blöcken 2a gebildet, die eng aneinander anliegend in zwei Zeilen angeordnet sind. Anzumerken ist, daß die Größe der I/O-Blöcke 2a die gleiche wie diejenige gemäß der 4, 5, 6 und 7 ist. In diesem Fall beträgt das Rastermaß der Pads 80 μm, obwohl die Breite der I/O-Blöcke 2a 120 μm beträgt. Da das Verhältnis der Breite der I/O-Blöcke 2a zum Rastermaß der Pads 3 1,5 beträgt, ist die Anzahl der Zeilen der I/O-Blöcke 2a in den I/O-Bereichen 2 somit 2. In diesem Fall sind die zwei Zeilen I/O-Blöcke 2a zueinander um 80 μm verschoben.
  • Zusätzlich sind gemäß 8 die leitfähigen Schichten 5 und 6 teilweise auf den I/O-Blöcken 2a angeordnet, wodurch die Größe der Halbleitervorrichtung gemäß 8 ebenfalls vermindert wird.
  • In der 9, die eine sechste Ausführungsform der vorliegenden Erfindung zeigt, ist jeder der I/O-Bereiche 2 durch eine Anzahl von I/O-Blöcken 2a gebildet, die eng aneinanderliegend in vier Zeilen und in zwei Zeilen angeordnet sind. Anzumerken ist, daß die Größe der I/O-Blöcke 2a die gleiche wie diejenige gemäß der 4, 5, 6, 7 und 8 ist. In diesem Fall beträgt das Rastermaß der Pads 3 in einem ersten Teil 30 μm und in einem zweiten Teil 60 μm, obwohl die Breite der I/O-Blöcke 2a 120 μm beträgt. Somit ist die Anzahl der Zeilen der I/O-Blöcke 2a in den I/O-Bereichen 2 im ersten Teil und im zweiten Teil 4. In diesem Fall sind die vier Zeilen der I/O-Blöcke 2a zueinander um 30 μm verschoben.
  • Zusätzlich sind gemäß 9 die leitfähigen Schichten 5 und 6 teilweise auf den I/O-Blöcken 2a angeordnet, so daß die Größe der Halbleitervorrichtung gemäß 9 ebenfalls vermindert ist.
  • Die vorstehend beschriebenen Ausführungsformen können bei Halbleitervorrichtungen einer Flip-Chip-Packung angewandt werden. Beispielsweise ist die Halbleitervorrichtung gemäß 9 zu einer Halbleitervorrichtung modifiziert, wie sie in den 10A und 10B gezeigt ist, bei der die Pads 3 gemäß 9 durch Lötkontakthügel 3' ersetzt sind. Zu 10B ist anzumerken, daß die Zeilen der I/O-Blöcke 2a voneinander getrennt sind, um einen Kurzschluß der Lötkontakthügel 3' sicher zu verhindern.
  • Wie vorstehend erläutert und gemäß der vorliegenden Erfindung kann der Entwurf von Halbleitervorrichtungen vereinfacht werden, da die Konfiguration der I/O-Blöcke ungeachtet ihrer Schaltung und des Rastermaßes der Pads (oder Lötkontakthügel) bestimmt ist, wodurch die Herstellungskosten vermindert werden können.

Claims (10)

  1. Halbleitervorrichtung mit: einem internen Schaltkreis, der in einem internen Schaltkreisbereich (1) vorgesehen ist; Eingangs-/Ausgangsblöcken (2a), die in Eingangs-/Ausgangsbereichen (2) angeordnet sind, welche den internen Schaltkreisbereich umgeben, wobei jeder der Eingangs-/Ausgangsblöcke durch eine erste leitfähige Schicht (5) mit dem internen Schaltkreis verbunden ist; und Pads (3), die in den Außenbereichen der Eingangs-/Ausgangsbereiche vorgesehen sind, wobei jedes Pad durch eine zweite leitfähige Schicht (6) mit einem der Eingangs-/Ausgangsblöcke verbunden ist, wobei die Konfiguration jedes der Eingangs-/Ausgangsblöcke ungeachtet des Rastermaßes der Pads bestimmt ist, dadurch gekennzeichnet, dass wenn W/P = N + α gilt, die Anzahl der Zeilen der Eingangs-/Ausgangsblöcke in den Eingangs-/Ausgangsbereichen N ist, wenn α = 0 ist, oder N + 1 ist, wenn 0 < α < 1 ist, wobei W gleich der Breite der Eingangs-/Ausgangsblöcke in Richtung der Pads ist, P gleich dem Rastermaß der Pads ist, und N entweder Null oder eine positive ganze Zahl ist.
  2. Vorrichtung nach Anspruch 1, wobei die erste leitfähigen Schichten mit der zweiten leitfähigen Schicht in jedem der Eingangs-/Ausgangsblöcke fluchten, und die ersten und zweiten leitfähigen Schichten an einer Seite jedes der Eingangs-/Ausgangsblöcke angeordnet sind.
  3. Vorrichtung nach Anspruch 1, wobei die Zeilen der Eingangs-/Ausgangsblöcke eng aneinander angeordnet sind.
  4. Verfahren zum Entwickeln einer Halbleitervorrichtung mit den Schritten: Anordnen eines internen Schaltkreises in einem internen Schaltkreisbereich (1); Anordnen von Eingangs-/Ausgangsblöcken (2a) in Eingangs-/Ausgangsbereichen (2), die den internen Schaltkreisbereich umgeben, wobei jeder der Eingangs-/Ausgangsblöcke durch eine erste leitfähige Schicht (5) mit dem internen Schaltkreis verbunden ist; und Anordnen von Pads (3) in den Außenbereichen der Eingangs-/Ausgangsbereiche, wobei jedes der Pads durch eine zweite leitfähige Schicht (6) mit einem der Eingangs-/Ausgangsblöcke verbunden ist, wobei die Konfiguration jedes der Eingangs-/Ausgangsblöcke ungeachtet des Rastermaßes der Pads bestimmt ist, dadurch gekennzeichnet, dass wenn W/P = N + α gilt, die Anzahl der Zeilen der Eingangs-/Ausgangsblöcke in den Eingangs-/Ausgangsbereichen N ist, wenn α = 0, oder N + 1 ist, wenn 0 < α < 1 gilt, wobei W gleich der Breite der Eingangs-/Ausgangsblöcke in Richtung der Pads ist, P gleich dem Rastermaß der Pads ist, und N entweder Null oder eine positive ganze Zahl ist.
  5. Verfahren nach Anspruch 4, wobei die ersten leitfähigen Schichten mit der zweiten leitfähigen Schicht in jedem der Eingangs-/Ausgangsblöcke fluchten, und die ersten und zweiten leitfähigen Schichten an einer Seite jedes der Eingangs-/Ausgangsblöcke angeordnet werden.
  6. Verfahren nach Anspruch 4, wobei die Zeilen der Eingangs-/Ausgangsblöcke eng aneinander anschließend angeordnet werden.
  7. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass sie eine Flip-Chip-Halbleitervorrichtung ist, wobei die Pads durch Lötperlen (3') ersetzt sind.
  8. Vorrichtung nach Anspruch 7, wobei die Zeilen der Eingangs-/Ausgangsblöcke voneinander getrennt angeordnet sind.
  9. Verfahren nach Anspruch 4, wobei die Halbleitervorrichtung eine Flip-Chip-Halbleitervorrichtung ist und die Pads durch Lötperlen (3') ersetzt werden.
  10. Verfahren nach Anspruch 9, wobei die Zeilen der Eingangs-/Ausgangsblöcke voneinander getrennt angeordnet werden.
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