DE10133646A1

DE10133646A1 - Magnetdünnfilmspeichervorrichtung zum schnellen und stabilen Lesen von Daten

Info

Publication number: DE10133646A1
Application number: DE10133646A
Authority: DE
Inventors: Hideto Hidaka
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-09-22
Filing date: 2001-07-11
Publication date: 2002-04-18
Also published as: US7489001B2; US7254057B2; CN1186780C; US6778430B2; US20040252570A1; US20070147110A1; US20030156448A1; KR20020023109A; KR100610718B1; JP2002170377A; TW518596B; CN1347121A

Abstract

Eine MTJ-Speicherzelle (MC) ist unabhängig mit einer Schreibwortleitung (WWL) und einer Lesewortleitung (RWL) bereitgestellt, die zum Datenschreiben und Datenlesen verwendet werden. Durch separate Anordnung von Lesewortleitungen aller zwei Bereiche (AR1, AR2), die durch Teilen eines Speicherarrays (10) in Spaltrichtung gebildet sind, ist es möglich, Signalausbreitungsverzögerungen der Lesewortleitungen zu reduzieren und die Datenleseoperationen zu beschleunigen. Die Aktivierung jeder Lesewortleitung wird durch eine Schreibwortleitung gemäß einem Reihenauswahlergebnis in hierarchischer Weise gesteuert. Eine Wortleitungsstromsteuerschaltung (40) bildet und unterbricht den Strompfad einer Schreibwortleitung korrespondierend zu dem Datenschreiben und Datenlesen.

Description

Die Erfindung betrifft eine Magnetdünnfilmspeichervorrichtung, insbesondere einen Zufallzugriffsspeicher (RAM), der mit einer Speicherzelle bereitgestellt ist, die einen Magnettunnelübergang (MTJ) aufweist.

Eine MRAM (Magnetic Random Access Memmory)-Vorrichtung ist eine Speichervorrichtung, um Daten nichtflüchtig bei geringem Leistungsverbrauch zu speichern. Die MRAM-Vorrichtung ist eine Speichervorrichtung zum nichtflüchtigen Speichern von Daten, indem eine Mehrzahl von Magnetdünnfilmen verwendet wird, die auf einer halbleiterintegrierten Schaltung gebildet sind, und die in der Lage ist, zufällig auf jeden Magnetdünnfilm zu zugreifen.

Insbesondere wurde kürzlich bekannt, daß die Leistungen einer MRAM-Vorrichtung erheblich verbessert werden können, indem ein Magnetdünnfilm verwendet wird, der als eine Speicherzelle einen Magnettunnelübergang (MTJ) verwendet. Eine MRAM-Vorrichtung, die mit einer Speicherzelle bereitgestellt ist, die einen Magnettunnelübergang aufweist, ist in technischen Dokumenten offenbart, wie etwa in "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000 und "Nonvolatile RAM based an Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.

Fig. 42 zeigt ein schematisches Diagramm, das eine Konfiguration einer Speicherzelle mit einem Magnettunnelübergang verdeutlicht (im folgenden auch einfach als MTJ-Speicherzelle) bezeichnet.

Bezugnehmend auf Fig. 42 ist eine MTJ-Speicherzelle mit einem Magnettunnelübergangsbereich MTJ bereitgestellt, dessen Widerstandswerte gemäß dem Pegel von Speicherdaten geändert werden, und mit einem Zugriffstransistor (ATR). Der Zugriffstransistor ATR ist aus einem Feldeffekttransistor gebildet und zwischen dem Magnettunnelübergangsbereich MTJ und einer Massespannung Vss verbunden.

Eine Schreibwortleitung WWL zur Kennzeichnung von Schreibdaten, eine Lesewortleitung RWL zur Kennzeichnung von Lesedaten, und eine Bitleitung BL, die als eine Datenleitung dient zur Übertragung eines elektrischen Signals korrespondierend zu dem Pegel von Speicherdaten beim Lesen und Schreiben von Daten, sind auf einer MTJ-Speicherzelle angeordnet.

Fig. 43 zeigt ein Konzeptdiagramm zur Erläuterung der Operation zum Lesen von Daten von einem MTJ-Speicher.

Bezugnehmend auf Fig. 43 weist ein Magnettunnelübergangsbereich MTJ eine Magnetschicht auf, die ein konstant gerichtetes fixiertes Magnetfeld FL enthält (im Folgenden einfach als eine fixierte Magnetschicht bezeichnet) und eine Magnetschicht mit einem freien Magnetfeld (im Folgenden einfach als eine freie Magnetschicht bezeichnet) VL. Die Tunnelbarriere TB, die aus einem Isolationsfilm gebildet ist, ist zwischen der fixierten Magnetschicht FL und der freien Magnetschicht VL gesetzt. Ein Magnetfeld mit einer Richtung gleich oder unterschiedlich zu der Richtung der fixierten Magnetschicht FL ist gemäß dem Pegel von Speicherdaten nichtflüchtig in die freie Magnetschicht VL geschrieben.

Beim Datenlesen wird der Zugriffstransistor ATR gemäß der Aktivierung der Lesewortleitung RWL eingeschaltet. Folglich fließt ein Lesestrom 15, der von einer nicht gezeigten Steuerschaltung geliefert wird, als konstanter Strom durch einen Strompfad von der Bitleitung BL zu dem Magnettunnelübergangsbereich MTJ, dem Zugriffstransistor ATR und der Massespannung Vss.

Die Widerstandswerte des Magnettunnelübergangsbereichs MTJ werden gemäß der relativen Magnetfeldrichtungsbeziehung zwischen der fixierten Magnetschicht FL und der freien Magnetschicht VL geändert. Wenn die Magnetfeldrichtung der fixierten Magnetschicht FL die gleiche ist wie eine Magnetfeldrichtung, die in die freie Magnetschicht VL geschrieben ist, verschlechtert sich der Widerstandswert des Magnettunnelübergangsbereichs MTJ verglichen zu dem Fall, bei dem beide Magnetfeldrichtungen voneinander verschieden sind.

Folglich weicht beim Datenlesen ein Spannungsabfall, der am Magnettunnelübergangsbereich MTJ durch den Lesestrom 15 erzeugt wird, gemäß einer Magnetfeldrichtung ab, die in der freien Magnetschicht VL gespeichert ist. Folglich ist es möglich, durch Starten der Lieferung des Lesestroms 15, nachdem die Bitleitung BL einmal auf eine hohe Spannung vorgeladen ist, den Pegel der Daten zu lesen, die in einer MTJ-Speicherzelle gespeichert sind, indem eine Änderung der Spannungspegel der Bitleitung BL überwacht wird.

Fig. 44 zeigt ein Konzeptdiagramm zur Erläuterung der Operation für das Schreiben von Daten in eine MTJ-Speicherzelle.

Bezugnehmend auf Fig. 44 wird beim Datenschreiben eine Lesewortleitung RWL deaktiviert, und ein Zugriffstransistor ATR ausgeschaltet. Bei dem oben genannten Zustand wird ein Datenschreibstrom zum Schreiben eines Magnetfeldes in eine freie Magnetschicht VL an eine Schreibwortleitung WWL und eine Bitleitung BL geliefert. Die Magnetfeldrichtung der freien Magnetschicht VL bestimmt sich durch eine Kombination der Richtungen von Datenschreibströmen, die durch die Schreibwortleitung WWL und die Bitleitung BL fließen.

Fig. 45 zeigt ein Konzeptdiagramm zur Erläuterung der Beziehung zwischen den Richtungen eines Datenschreibstroms und eines Magnetfeldes beim Datenschreiben.

Bezugnehmend auf Fig. 45 zeigt ein Magnetfeld Hx, das auf einer horizontalen Achse aufgetragen ist, die Richtung eines Magnetfeldes H(WWL), das durch einen Datenschreibstrom erzeugt wird, der durch eine Schreibwortleitung WWL fließt. Ein Magnetfeld Hy, das auf einer vertikalen Achse aufgetragen ist, zeigt die Richtung eines Magnetfeldes H(BL), das durch einen Datenschreibstrom erzeugt wird, der durch eine Bitleitung BL fließt.

Eine Magnetfeldrichtung, die in einer freien Magnetschicht VL gespeichert ist, wird nur neu geschrieben, wenn die Summe der Magnetfelder H(WWL) und H(BL) den Bereich außerhalb der Asteroidkurve, wie in Fig. 25 gezeigt, erreicht. Wenn ein Magnetfeld, das zu dem Bereich innerhalb der Asteroidkurve korrespondiert, angelegt wird, wird eine Magnetfeldrichtung, die in der freien Magnetschicht VL zu speichern ist, nicht aktualisiert.

Folglich ist es notwendig, einen Strom sowohl an die Schreibwortleitung WWL als auch an die Bitleitung BL zu liefern, um die Daten zu aktualisieren, die bei der Schreiboperation in einem Magnettunnelübergangsbereich MTJ gespeichert werden. Eine Magnetfeldrichtung, die einmal in dem Magnetfeldtunnelübergangsbereich MTJ gespeichert ist, also Speicherdaten, wird nichtflüchtig gehalten bis neue Daten geschrieben werden.

Auch bei der Datenleseoperation fließt der Lesestrom 15 durch die Bitleitung BL. Da der Lesestrom 15 jedoch ein oder zwei Stellen kleiner ist als der oben genannte Datenschreibstrom, werden die in einer MTJ-Speicherzelle gespeicherten Daten nicht leicht irrtümlich aufgrund des Lesestroms 15 beim Datenlesen überschrieben.

Die oben genannten technischen Dokumente offenbaren einen Stand der Technik zur Integrierung der oben genannten MTJ- Speicherzelle auf einem Halbleitersubstrat zur Bildung einer MRAM-Vorrichtung, die als ein RAM (Random Access Memory) dient.

Fig. 46 zeigt ein Konzeptdiagramm, das die MTJ-Speicherzellen verdeutlicht, die integriert und in einer Matrix angeordnet sind.

Bezugnehmend auf Fig. 46 ist es möglich, eine hoch integrierte MRAM-Vorrichtung zu realisieren, indem die MTJ-Speicherzellen als Reihe auf einem Halbleitersubstrat angeordnet werden. Fig. 46 zeigt einen Fall, bei dem MTJ-Speicherzellen in n-Reihen × m- Spalten angeordnet sind (wobei n, m natürliche Zahlen sind).

Wie bereits beschrieben, ist es notwendig, eine Bitleitung BL, eine Schreibwortleitung WWL und eine Lesewortleitung RWL auf jeder MTJ-Speicherzelle anzuordnen. Folglich ist es notwendig, n-Schreibwortleitungen WWL1 bis WWLn, n-Lesewortleitungen RWL1 bis RWLn und m-Bitleitungen BL1 bis BLm auf den n × m MTJ- Speicherzellen anzuordnen, die als Matrix angeordnet sind.

Folglich wird generell eine unabhängige Wortleitung für eine MTJ-Speicherzelle gesetzt, jeweils korrespondierend zu der Leseoperation und der Schreiboperation.

Fig. 47 zeigt eine Strukturzeichnung einer MTJ-Speicherzelle, die auf einem Halbleitersubstrat gebildet ist.

Bezugnehmend auf Fig. 47 ist ein Zugriffstransistor ATR in einem p-Typ Bereich PAR auf einem Halbleitersubstrat SUB gebildet. Der Zugriffstransistor ATR hat Source/Drain-Regionen 110 und 120 sowie ein Gate 130. Die Source/Drain-Region 110 ist mit einer Massespannung Vss durch eine Metallverdrahtung verbunden, die auf einer ersten Metallverdrahtungsschicht M1 gebildet ist. Eine Metallverdrahtung, die auf einer zweiten Metallverdrahtungsschicht M2 gebildet ist, wird für eine Schreibwortleitung WWL verwendet. Außerdem wird eine Bitleitung BL für eine dritte Metallverdrahtungsschicht M3 bereitgestellt.

Ein Magnettunnelübergangsbereich MTJ ist zwischen der zweiten Metallverdrahtungsschicht M2, auf der eine Schreibwortleitung WWL gebildet wird, und der dritten Metallverdrahtungsschicht M3 gesetzt, auf der eine Bitleitung BL gebildet wird. Die Source/Drain-Region 120 des Zugriffstransistors ATR ist elektrisch durch einen Metallfilm 150, der auf einem Kontaktloch gebildet ist, die erste und zweite Metallverdrahtungsschicht M1 und M2 und ein Barrieremetall 140 mit dem Metalltunnelübergangsbereich MTJ verbunden. Das Barrieremetall 140 dient als ein Polster, das zur elektrischen Verbindung eines Magnettunnelübergangsbereichs MTJ mit einer Metallverdrahtung gesetzt ist.

Wie bereits oben beschrieben, wird für den Fall einer MTJ- Speicherzelle, eine Lesewortleitung RWL als Verdrahtung unabhängig von einer Schreibwortleitung WWL gebildet. Außerdem ist es notwendig, einen Datenschreibstrom an die Schreibwortleitung WWL und die Bitleitung BL zu liefern, zur Erzeugung eines Magnetfeldes mit einer Intensität größer oder gleich einem vorbestimmten Wert beim Datenschreiben.

Andererseits wird die Lesewortleitung RWL gebildet, um die Gate- Spannung des Zugrifftransistors ATR zu steuern, jedoch ist es nicht notwendig, ausdrücklich Strom an die Leitung RWL zu liefern. Zur Verbesserung eines Integrationsgrades wurde folglich eine Lesewortleitung RWL aus einer Polysiliziumschicht oder einer Polycidstruktur auf der gleichen Verdrahtungsschicht gebildet wie das Gate 130, ohne erneuter Bildung einer unabhängigen Metallverdrahtungsschicht.

Unter Verwendung der oben genannten Struktur ist es möglich, die Anzahl von Metallverdrahtungsschichten zu steuern und MTJ-Zellen auf einem Halbleitersubstrat zu integrieren und anzuordnen. Da jedoch eine Lesewortleitung RWL aus einer Polysiliziumschicht oder dergleichen gebildet ist, weist diese einen vergleichsweise hohen Widerstand auf. Folglich treten Probleme dahingehend auf, daß sich in der Lesewortleitung RWL beim Datenlesen eine Signalausbreitungsverzögerung vergrößert und eine Beschleunigung der Datenleseoperation verhindert wird.

Außerdem ist als Struktur einer MTJ-Speicherzelle, die verglichen mit der in Fig. 42 gezeigten MTJ-Speicherzelle weiter integriert werden kann, eine Konfiguration bekannt, die eine PN-Diode als Zugriffsvorrichtung anstelle eines Zugriffstransistors verwendet.

Fig. 48 zeigt eine schematische Darstellung der Konfiguration einer MTJ-Speicherzelle, die eine Diode verwendet.

Bezugnehmend auf Fig. 48 ist die MTJ-Speicherzelle MCDD, die die Diode verwendet, mit einem Magnettunnelübergangsbereich MTJ und einer Zugriffsdiode DM bereitgestellt. Die Zugriffsdiode DM ist zwischen dem Magnettunnelübergangsbereich MTJ und einer Wortleitung WL verbunden, wobei davon ausgegangen wird, daß die Richtung von dem Übergang MTJ zu der Wortleitung WL eine Vorwärtsrichtung (Durchlaßbereich) ist. Eine Bitleitung BL kreuzt die Wortleitung WL, und ist mit dem Magnettunnelübergangsbereich MTJ verbunden.

Daten werden in die MTJ-Speicherzelle MCDD geschrieben, indem ein Datenschreibstrom an die Wortleitung WL und die Bitleitung BL geliefert wird. Die Richtung des Datenschreibstroms wird gemäß dem Pegel der Schreibdaten gesetzt, ähnlich wie im Fall eines Speichers, der einen Zugriffstransistor verwendet.

Eine Wortleitung WL, die zu einer ausgewählten Speicherzelle korrespondiert, ist auf einen niedrigen Spannungszustand (zum Beispiel Massespannung Vss) gesetzt, wenn Daten gelesen werden. In diesem Fall ist es durch Vorladen einer Bitleitung BL auf einen hohen Spannungszustand (zum Beispiel Leistungsversorgungsspannung Vcc), möglich eine Lesestrom 15 an den Magnettunnelübergangsbereich MTJ zu liefern, da die Zugriffsdiode DM eingeschaltet ist. Da jedoch eine Wortleitung WL, die zu einer nichtausgewählten Speicherzelle korrespondiert, auf einen hohen Spannungszustand gesetzt ist, bleibt eine korrespondierende Zugriffsdiode DM ausgeschaltet, und es fließt kein Lesestrom 15.

Folglich ist es auch im Falle einer MTJ-Speicherzelle, die eine Zugriffsdiode verwendet, möglich ein Datenlesen und -schreiben durchzuführen.

Fig. 49 zeigt eine Strukturzeichnung, wenn die in Fig. 48 gezeigte MTJ-Speicherzelle auf ein Halbleitersubstrat gesetzt ist.

Bezugnehmend auf Fig. 49 ist eine Zugriffsdiode DM mit einer N- Typ Region NWL auf einem Haupthalbleitersubstrat SUB und mit einer auf der N-Typ Region NWL gebildete P-Typ Region PAR, gebildet. Fig. 49 zeigt eine N-Wanne als Beispiel zur Bildung einer N-Typ Region.

Die N-Typ Region NWL, die zu der Kathode einer Zugriffsdiode DM korrespondiert, ist mit einer Wortleitung WL verbunden, die zu einer Metallverdrahtungsschicht M1 gesetzt ist. Die P-Typ Region PAR, die zu der Anode der Zugriffsdiode DM korrespondiert, ist elektrisch durch ein Barrieremetall 140 und einen Metallfilm 150 mit einem Magnettunnelübergangsbereich MTJ verbunden. Eine Bitleitung BL ist auf einer Metallverdrahtungsschicht M2 gesetzt und mit dem Magnettunnelübergangsbereich MTJ verbunden. Folglich ist es möglich, eine MTJ-Speicherzelle zu bilden, die für eine Hochintegration vorteilhaft ist, indem anstelle eines Zugriffstransistors eine Zugriffsdiode verwendet wird.

Da jedoch ein Datenschreibstrom durch die Wortleitung WL und die Bitleitung BL beim Datenschreiben fließt, tritt ein Spannungsabfall auf, jeweils aufgrund des Datenschreibstroms in diesen Verdrahtungen. Aufgrund des Spannungsabfalls kann der PN- Übergang der Zugriffsdiode DM in einem Bereich der MTJ- Speicherzelle eingeschaltet sein, in dem keine Daten geschrieben werden, in Abhängigkeit von einer Spannungsverteilung auf der Wortleitung WL und der Bitleitung BL. Als ein Ergebnis kann ein irrtümliches Datenschreiben erfolgen, da ein unerwarteter Strom durch die MTJ-Speicherzelle fließt.

Folglich ist eine herkömmliche MTJ-Speicherzelle MCDD, die eine Zugriffsdiode verwendet, für Hochintegration vorteilhaft, jedoch wird die Datenschreiboperation instabil.

Die Erfindung dient zur Lösung des oben genannten Problems, und deren Aufgabe ist die Beschleunigung und Stabilisierung der Datenleseoperation einer MRAM-Vorrichtung, die eine MTJ- Speicherzelle aufweist.

Eine Aufgabe der Erfindung ist die Beschleunigung der Datenleseoperation einer MRAM-Vorrichtung, die eine MTJ- Speicherzelle aufweist.

Zusammengefaßt bezieht sich die Erfindung auf eine Magnetdünnfilmspeichervorrichtung, die ein Speicherarray, eine Mehrzahl von Schreibwortleitungen, eine Mehrzahl von Lesewortleitungen, eine Wortleitungsstromsteuerschaltung, eine Mehrzahl von Datenleitungen und eine Lese/Schreib- Steuerschaltung enthält.

Das Speicherarray enthält eine Mehrzahl von Magnetspeicherzellen, die in einer Matrix angeordnet sind. Jede der Magnetspeicherzellen enthält einen Speicherbereich, dessen Widerstandswerte gemäß dem Pegel von zu schreibenden Speicherdaten, geändert werden, wenn ein Datenschreibmagnetfeld, das durch einen ersten und zweiten Datenschreibstrom angelegt wird, größer ist als ein vorbestimmtes Magnetfeld, und ein Speicherzellenauswahlgate, das in Reihe mit dem Speicherbereich verbunden ist. Die Magnetspeicherzellen sind korrespondierend zu Reihen einer Mehrzahl von Schreibwortleitungsmagnetspeicherzellen bereitgestellt, und jeweils aus einer Verdrahtung mit einem ersten Widerstand gebildet. Jede der Mehrzahl von Schreibwortleitungen wird selektiv gemäß einem Reihenauswahlergebnis beim Datenschreiben und Datenlesen aktiviert. Die Wortleitungsstromsteuerschaltung bildet und unterbricht den Strompfad des ersten Datenschreibstroms für mindestens eine aktivierte der Schreibwortleitungen beim Datenschreiben und Datenlesen. Eine Mehrzahl der Datenleitungen ist korrespondierend zu Spalten der Magnetspeicherzellen bereitgestellt. Beim Datenschreiben und Datenlesen liefert die Lese/Schreib-Steuerschaltung jeweils den zweiten Datenschreibstrom und einen Datenlesestrom an mindestens die eine der Datenleitungen, die zu der ausgewählten Spalte beim Datenschreiben und Datenlesen korrespondiert. Eine Mehrzahl von Lesewortleitungen ist korrespondierend zu Reihen der Magnetspeicherzellen bereitgestellt, und jeweils aus einer Verdrahtung mit einem zweiten Widerstand gebildet, der größer ist als der erste Widerstand. Jede Lesewortleitung wird selektiv aktiviert zusammen mit einer korrespondierenden der Schreibwortleitungen beim Datenlesen, und mindestens eine Aktivierte der Lesewortleitungen schaltet ein korrespondierendes Speicherzellenauswahlgate ein.

Folglich liegt ein Hauptvorteil der Erfindung darin, daß es möglich ist, die Signalausbreitungsverzögerung einer Lesewortleitung zu reduzieren, und die Datenleseoperation zu beschleunigen, indem eine Lesewortleitung mit einem großen Widerstandswert zusammen mit einer Schreibwortleitung mit einem geringen Widerstandswert gesteuert wird.

Da außerdem eine Reihenauswahl beim Datenlesen in Übereinstimmung mit einer hierarchischen Steuerung einer Hauptlesewortleitung durchgeführt wird, die einen kleinen Widerstandswert aufweist, und eine Lesewortleitung für jede Region geteilt ist, ist es möglich, die Lesewortleitung und die Schreibwortleitung unabhängig zu steuern und die Datenleseoperation zu beschleunigen.

Gemäß einem anderen Aspekt der Erfindung enthält eine Magnetdünnfilmspeichervorrichtung ein Speicherarray, eine Mehrzahl von Schreibwortleitungen, eine Mehrzahl von Datenleitungen, eine Lese/Schreib-Steuerschaltung, eine Mehrzahl von Hauptlesewortleitungen, eine Mehrzahl von Lesewortleitungen, und eine Mehrzahl von Lesewortleitungstreibern. Das Speicherarray weist eine Mehrzahl von Magnetspeicherzellen auf, die in einer Matrix angeordnet sind. Das Speicherarray ist in eine Mehrzahl von Regionen entlang der Spaltrichtung geteilt. Jede der Magnetspeicherzellen enthält einen Speicherbereich, dessen Widerstandswerte gemäß dem Pegel von Speicherdaten geändert werden, die durch ein Datenschreibmagnetfeld geschrieben werden, das durch den ersten und zweiten Datenschreibstrom erzeugt wird, und ein Speicherzellenauswahlgate, das in Reihe mit dem Speicherbereich verbunden ist. Eine Mehrzahl von Schreibwortleitungen korrespondiert zu Reihen der Magnetspeicherzellen zusammen mit einer Mehrzahl von Regionen, und ist jeweils aus einer Verdrahtung mit einem ersten Widerstandswert gebildet. Die Schreibwortleitungen werden selektiv gemäß einem Reihenauswahlergebnis aktiviert, um einen ersten Datenschreibstrom beim Datenschreiben zu liefern. Eine Mehrzahl von Datenleitungen ist korrespondierend zu Spalten der Magnetspeicherzellen bereitgestellt. Beim Datenschreiben und Datenlesen liefert die Lese/Schreib-Steuerschaltung jeweils den zweiten Datentreibstrom und den Datenlesestrom an mindestens eine der Datenleitungen, die zu der ausgewählten Spalte korrespondiert, jeweils beim Datenschreiben und Datenlesen. Eine Mehrzahl der Hauptlesewortleitungen ist zusammen mit einer Mehrzahl von Regionen bereitgestellt, und jeweils aus einer Verdrahtung mit einem zweiten Widerstandswert gebildet. Die Lesewortleitungen korrespondieren zu Reihen der Magnetspeicherzellen jeder der Mehrzahl von Regionen, und sind jeweils aus einer Verdrahtung mit einem dritten Widerstandswert gebildet, der größer ist als der erste und zweite Widerstandswert. Jeder der Lesewortleitungen korrespondiert zu irgendeiner der Hauptlesewortleitungen. Die Lesewortleitungstreiber korrespondieren zu den Lesewortleitungen. Jede der Lesewortleitungstreiber aktiviert eine korrespondierende der Lesewortleitungen gemäß der Aktivierung einer korrespondierenden der Hauptlesewortleitungen. Die zumindest eine aktivierte der Lesewortleitungen schaltet ein korrespondierendes Speicherzellenauswahlgate ein.

Da folglich eine Wortleitung mit einem geringen Widerstandswert sowohl beim Datenlesen als auch beim Datenschreiben verwendet werden kann, ist es möglich, die Anzahl von Verdrahtungen zu reduzieren und die Datenleseoperation zu beschleunigen.

Gemäß einem noch anderen Aspekt der Erfindung enthält eine Magnetdünnfilmspeichervorrichtung ein Speicherarray, eine Mehrzahl von Datenleitungen, eine Lese/Schreib-Steuerschaltung, eine Mehrzahl von Wortleitungen und eine Wortleitungsstromsteuerschaltung.

Das Speicherarray weist eine Mehrzahl von Magnetspeicherzellen auf, die in einer Matrix angeordnet sind. Jede der Magnetspeicherzellen enthält einen Speicherbereich, dessen Widerstandswerte gemäß dem Pegel von Speicherdaten geändert werden, die durch ein Datenschreibmagnetfeld gemäß dem ersten und zweiten Datenschreibstrom geschrieben werden, und einen Zugriffstransistor, der in Reihe mit dem Speicherbereich geschaltet ist. Die Datenleitungen korrespondieren zu Spalten der Magnetspeicherzellen.

Beim Datenschreiben und Datenlesen liefert die Lese/Schreib- Steuerschaltung jeweils den ersten Datenschreibstrom und den Datenlesestrom an die mindestens eine der Datenleitungen, die zu der ausgewählten Spalte beim Datenschreiben und Datenlesen korrespondiert. Die Wortleitungen korrespondieren zu Reihen der Magnetspeicherzellen und sind jeweils gemäß einem Reihenauswahlergebnis aktiviert. Mindestens eine aktivierte der Wortleitungen schaltet einen korrespondierenden Zugriffstransistor ein. Die Wortleitungsstromschaltung bildet einen Strompfad des zweiten Datenschreibstroms auf mindestens einer aktivierten der Wortleitungen. Die Wortleitungsstromsteuerschaltung trennt den Strompfad jeder der Wortleitungen beim Datenlesen.

Folglich ist es möglich, die Anzahl von Verdrahtungen zu reduzieren und die Datenleseoperation zu beschleunigen, da eine Wortleitung sowohl für das Datenlesen als auch für das Datenschreiben verwendet werden kann.

Gemäß einem anderen Aspekt der Erfindung enthält eine Magnetdünnfilmspeichervorrichtung ein Speicherarray, eine Mehrzahl von Schreibwortleitungen, eine Wortleitungstreiberschaltung, eine Mehrzahl von Datenleitungen, eine Lese/Schreib-Steuerschaltung und eine Mehrzahl von Lesewortleitungen. Das Speicherarray enthält eine Mehrzahl von Magnetspeicherzellen, die in einer Matrix angeordnet sind. Jede der Magnetspeicherzellen enthält einen Speicherbereich, in dem Widerstandswerte gemäß dem Pegel von Speicherdaten geändert werden, die geschrieben werden, wenn ein Datenschreibmagnetfeld, das durch den ersten und zweiten Datenschreibstrom angelegt wird, größer ist als ein vorbestimmtes Magnetfeld, und ein Speicherzellenauswahlgate zum Durchlassen eines Datenlesestroms durch den Speicherbereich während des Datenlesens. Die Schreibwortleitungen sind jeweils korrespondierend zu Reihen der Magnetspeicherzellen bereitgestellt, um alle zwei Leitungen ein Schreibwortleitungspaar zu bilden. Zwei Schreibwortleitungen, die jedes Wortleitungspaar bilden, sind elektrisch mit mindestens einem Ende des Speicherarrays verbunden. Die Wortleitungstreiberschaltung ist an dem anderen Ende des Speicherarrays bereitgestellt, um die zwei Schreibwortleitungen, die ein Schreibwortleitungspaar bilden, das zu einer ausgewählten Reihe korrespondiert, jeweils auf eine erste und zweite Spannung zu setzen, um einen ersten Datenschreibstrom beim Datenschreiben zu liefern. Die Datenleitungen sind jeweils gesetzt, um zu Spalten der Magnetspeicherzellen zu korrespondieren. Die Lese/Schreib-Steuerschaltung liefert beim Datenschreiben und Datenlesen jeweils einen zweiten Datenschreibstrom und einen zweiten Datenlesestrom an mindestens eine der Datenleitungen, die zu der ausgewählten Spalte korrespondiert. Die Lesewortleitungen sind jeweils gesetzt, um zu Reihen der Magnetspeicherzellen zu korrespondieren, und jede der Leitungen schaltet ein korrespondierendes Speicherzellenauswahlgate gemäß einem Reihenauswahlergebnis beim Datenlesen ein.

Folglich fließt ein Datenschreibstrom, indem durch ein Schreibwortleitungspaar, das zu einer Speicherzellenreihe korrespondiert, ein reziproker Strompfad gebildet wird. Als ein Ergebnis ist es möglich eine Reihenauswahl durchzuführen, indem ein Schreibwortleitungspaar halber Anzahl der Schreibwortleitungen ausgewählt wird. Folglich ist es möglich, die Konfiguration der Wortleitungstreiberschaltung zu vereinfachen. Da die Magnetfelder, die um eine Magnetspeicherzelle durch die Datenschreibströme erzeugt werden, die durch zwei Schreibwortleitungen fließen, die ein gemeinsames Schreibwortleitungspaar bilden, das zu einer ausgewählten Speicherzellenreihe korrespondiert, derart wirken, daß sie sich gegenseitig auslöschen, ist es außerdem möglich, Magnetfeldrauschen bei der Magnetspeicherzelle zu reduzieren.

Gemäß einem weiteren Aspekt der Erfindung enthält eine Magnetdünnfilmspeichervorrichtung ein Speicherarray, eine Mehrzahl von Schreibwortleitungen, eine Wortleitungsstromsteuerschaltung, eine Wortleitungstreiberschaltung, eine Mehrzahl von Datenleitungen, eine Lese/Schreib-Steuerschaltung und eine Mehrzahl von Lesewortleitungen. Das Speicherarray enthält eine Mehrzahl von Magnetspeicherzellen, die in einer Matrix angeordnet sind. Jede der Magnetspeicherzellen enthält einen Speicherbereich, in dem Widerstandswerte gemäß dem Pegel von Speicherdaten geändert werden, die geschrieben werden, wenn ein Datenschreibmagnetfeld, das durch einen ersten und zweiten Datenschreibstrom angelegt wird, größer ist als ein vorbestimmtes Magnetfeld, und ein Speicherzellenauswahlgate zum Durchlassen eines Datenlesestroms durch den Speicherbereich beim Datenlesen. Jede Magnetspeicherzelle ist korrespondierend zu einer Reihe einer Mehrzahl von Schreibwortmagnetspeicherzellen gesetzt und alle zwei Reihen geteilt. Die Wortleitungsstromsteuerschaltung bildet und trennt den Pfad des ersten Datenschreibstroms einer zumindest aktivierten der Wortleitungen beim Datenschreiben und Datenlesen. Die Wortleitungstreiberschaltung aktiviert eine Schreibwortleitung, die zu einer ausgewählten Reihe korrespondiert, sowohl jeweils beim Datenlesen als auch beim Datenschreiben. Die Datenleitungen sind jeweils gesetzt, um zu einer Spalte der Magnetspeicherzellen zu korrespondieren. Die Lese/Schreib-Steuerschaltung liefert jeweils einen zweiten Datenschreibstrom und einen zweiten Datenlesestrom an mindestens die eine der Datenleitungen, die zu der ausgewählten Spalte beim Datenlesen und Datenschreiben korrespondiert. Die Lesewortleitungen sind jeweils gesetzt, um zu einer Reihe der Magnetspeicherzellen zu korrespondieren, und jede der Leitungen schaltet das korrespondierende Speicherzellenauswahlgate gemäß einem Reihenauswahlergebnis ein. Jede Schreibwortleitung wird selektiv zusammen mit einer korrespondierenden Schreibwortleitung gemäß einem Reihenauswahlergebnis beim Datenlesen aktiviert.

Somit ist es möglich, einen Querschnittsbereich (Durchflußbereich) sicherzustellen, indem der Verdrahtungsabstand der Schreibwortleitungen WWL sichergestellt wird, durch Teilen einer Schreibwortleitung WWL. Als ein Ergebnis ist es möglich, das Auftreten von Elektromigration zu steuern und die Betriebszuverlässigkeit zu verbessern, indem die Stromdichte einer Schreibwortleitung reduziert wird. Außerdem ist es möglich, die Datenleseoperation zu beschleunigen, indem die Signalausbreitungverzögerung einer Lesewortleitung reduziert wird.

Die vorangegangenen und andere Aufgaben, Merkmale, Aspekte und Vorteile der Erfindung werden im Folgenden unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Es zeigen:

Fig. 1 ein schematisches Blockdiagramm der allgemeinen Konfiguration einer MRAM-Vorrichtung 1 gemäß einem ersten Ausführungsbeispiel der Erfindung;

Fig. 2 eine Darstellung zur Erklärung einer Konfiguration eines Speicherarrays 10 gemäß dem ersten Ausführungsbeispiel;

Fig. 3 eine Zeittafel zur Erklärung der Operationen für das Lesen und Schreiben von Daten von und auf das Speicherarray 10 gemäß dem ersten Ausführungsbeispiel;

Fig. 4 ein Konzeptdiagramm zur Erläuterung eines Datenschreibstroms beim Datenschreiben, und der Richtung eines Magnetfeldes, das in einer MTJ- Speicherzelle erzeugt wird;

Fig. 5 ein Schaltungsdiagramm, das eine Konfiguration eines Wortleitungstreibers 30 zeigt;

Fig. 6 ein Schaltungsdiagramm einer anderen Konfiguration des Wortleitungstreibers 30;

Fig. 7 eine Strukturzeichnung einer MTJ-Speicherzelle, die auf einem Halbleitersubstrat gebildet ist;

Fig. 8 eine Darstellung zur Erläuterung einer Konfiguration eines Speicherarrays gemäß einer ersten Modifikation des ersten Ausführungsbeispiels;

Fig. 9 eine Darstellung zur Erläuterung einer Konfiguration eines Speicherarrays gemäß einer zweiten Modifikation des ersten Ausführungsbeispiels;

Fig. 10 eine Darstellung zur Erläuterung einer Konfiguration eines Speicherarrays 10 gemäß einem zweiten Ausführungsbeispiel;

Fig. 11 eine Strukturzeichnung zur Erläuterung eines ersten Beispiels der Anordnung einer Hauptlesewortleitung;

Fig. 12 eine Strukturzeichnung zur Erläuterung eines zweiten Beispiels der Anordnung einer Hauptlesewortleitung;

Fig. 13 eine Strukturzeichnung zur Erläuterung eines dritten Beispiels einer Anordnung einer Hauptlesewortleitung;

Fig. 14 eine Darstellung zur Erläuterung einer Konfiguration eines Speicherarrays 10 gemäß einem dritten Ausführungsbeispiel;

Fig. 15 eine Strukturzeichnung, die eine Anordnung einer Wortleitung gemäß dem dritten Ausführungsbeispiel zeigt;

Fig. 16 eine Zeittafel zur Erläuterung der Operationen für das Lesen und Schreiben von Daten von und in ein Speicherarray gemäß dem dritten Ausführungsbeispiel;

Fig. 17 eine Darstellung zur Erläuterung einer Konfiguration eines Speicherarrays gemäß einer ersten Modifikation des dritten Ausführungsbeispiels;

Fig. 18 eine Zeittafel zur Erläuterung der Operationen für das Lesen und Schreiben von Daten von und in das Speicherarray gemäß der ersten Modifikation des dritten Ausführungsbeispiels;

Fig. 19 eine Darstellung zur Erläuterung einer Konfiguration eines Speicherarrays gemäß einer zweiten Modifikation des dritten Ausführungsbeispiels;

Fig. 20 eine Zeittafel zur Erläuterung der Operationen für das Lesen und Schreiben von Daten von und in das Speicherarray gemäß der zweiten Modifikation des dritten Ausführungsbeispiels;

Fig. 21 eine Strukturzeichnung einer MTJ-Speicherzelle, die der ersten und zweiten Modifikation des dritten Ausführungsbeispiels entspricht, auf einem Halbleitersubstrat;

Fig. 22 eine Darstellung zur Erläuterung einer Konfiguration des Speicherarrays gemäß der dritten Modifikation des dritten Ausführungsbeispiels;

Fig. 23 eine Darstellung zur Erläuterung einer Konfiguration bezüglich des Datenlesens durch ein Speicherarray und dessen periphere Schaltung gemäß einem vierten Ausführungsbeispiel der Erfindung;

Fig. 24 eine Zeittafel zur Erläuterung der Datenleseoperation und der Datenschreiboperation für das Speicherarray gemäß dem vierten Ausführungsbeispiel;

Fig. 25 eine Strukturzeichnung, die ein Beispiel zeigt für das Setzen von Sourceleitungen SL gemäß dem vierten Ausführungsbeispiel;

Fig. 26 eine Darstellung zur Erläuterung einer Konfiguration bezüglich des Datenlesens durch das Speicherarray und dessen periphere Schaltungsanordnung gemäß der ersten Modifikation des vierten Ausführungsbeispiels;

Fig. 27 eine Darstellung zur Erläuterung einer Konfiguration bezüglich des Datenlesens durch das Speicherarray und dessen periphere Schaltungsanordnung gemäß der zweiten Modifikation des vierten Ausführungsbeispiels;

Fig. 28 eine Konzeptdarstellung zur Erläuterung der Anordnung von Schreibwortleitungen gemäß einem fünften Ausführungsbeispiel;

Fig. 29 eine Darstellung zur Erläuterung einer Konfiguration des Speicherarrays und dessen periphere Schaltungsanordnung gemäß der ersten Modifikation des fünften Ausführungsbeispiels;

Fig. 30 eine Darstellung zur Erläuterung einer Konfiguration des Speicherarrays und dessen periphere Schaltungsanordnung gemäß der zweiten Modifikation des fünften Ausführungsbeispiels;

Fig. 31 eine Zeittafel zur Erläuterung der Reihenauswahloperation eines Speicherarrays gemäß der zweiten Modifikation des fünften Ausführungsbeispiels;

Fig. 32 eine Darstellung zur Erläuterung einer Konfiguration des Speicherarrays und dessen periphere Schaltungsanordnung gemäß der dritten Modifikation des fünften Ausführungsbeispiels;

Fig. 33 eine Darstellung zur Erläuterung einer Konfiguration des Speicherarrays und dessen periphere Schaltungsanordnung gemäß der vierten Modifikation des fünften Ausführungsbeispiels;

Fig. 34 eine Zeittafel zur Erläuterung der Reihenauswahloperation des Speicherarrays gemäß der vierten Modifikation des fünften Ausführungsbeispiels;

Fig. 35 eine Darstellung einer Konfiguration einer MTJ- Speicherzelle gemäß einem sechsten Ausführungsbeispiel;

Fig. 36 eine Strukturzeichnung, wenn eine MTJ- Speicherzelle. MCD auf ein Halbleitersubstrat gesetzt ist;

Fig. 37 eine Zeittafel zur Erläuterung der Leseoperation und der Schreiboperation für eine MTJ- Speicherzelle MCD;

Fig. 38 eine Darstellung zur Erläuterung einer Konfiguration eines Speicherarrays und dessen periphere Schaltungsanordnung gemäß dem sechsten Ausführungsbeispiel;

Fig. 39 eine Darstellung zur Erläuterung einer Konfiguration eines Speicherarrays und dessen periphere Schaltungsanordnung gemäß der ersten Modifikation des sechsten Ausführungsbeispiels;

Fig. 40 eine Darstellung zur Erläuterung einer Konfiguration eines Speicherarrays und dessen periphere Schaltungsanordnung gemäß der zweiten Modifikation des sechsten Ausführungsbeispiels;

Fig. 41 eine Darstellung zur Erläuterung einer Konfiguration eines Speicherarrays und dessen periphere Schaltungsanordnung gemäß der dritten Modifikation des sechsten Ausführungsbeispiels;

Fig. 42 eine schematische Darstellung einer Konfiguration einer Speicherzelle mit einem Magnettunnelübergang;

Fig. 43 eine Konzeptdarstellung zur Erläuterung der Datenleseoperation von einer MTJ-Speicherzelle;

Fig. 44 eine Konzeptdarstellung zur Erläuterung der Datenschreiboperation einer MTJ-Speicherzelle;

Fig. 45 eine Konzeptdarstellung zur Erläuterung der Beziehung zwischen der Datenschreibstromrichtung und der Magnetfeldrichtung beim Datenschreiben;

Fig. 46 eine Konzeptdarstellung von MTJ-Speicherzellen, die als Reihe integriert sind;

Fig. 47 eine Strukturzeichnung von MTJ-Speicherzellen, die auf einem Halbleitersubstrat angeordnet sind;

Fig. 48 eine schematische Darstellung, die eine Konfiguration einer MTJ-Speicherzelle zeigt, die eine Diode verwendet; und

Fig. 49 eine Strukturzeichnung, wenn die in Fig. 48 gezeigte MTJ-Speicherzelle auf ein Halbleitersubstrat gesetzt ist.

Im Folgenden werden unter Bezugnahme auf die beigefügten Zeichnungen Ausführungsbeispiele der Erfindung im einzelnen beschrieben.

Erstes Ausführungsbeispiel

Bezugnehmend auf Fig. 1 führt eine MRAM-Vorrichtung 1 gemäß dem ersten Ausführungsbeispiel der Erfindung einen zufälligen Zugriff in Antwort auf ein Steuersignal CMD und ein Adresssignal ADD durch, die von einer externen Einheit geliefert werden, um Schreibdaten DIN und Ausgabelesedaten OUT ein-/auszugeben.

Die MRAM-Vorrichtung 1 ist mit einer Steuerschaltung 5 bereitgestellt, um sämtliche Operationen der MRAM-Vorrichtung 1 in Antwort auf das Steuersignal CMD zu steuern, und einem Speicherarray 10, das eine Mehrzahl MTJ-Speicherzellen aufweist, die in einer Matrix (n Reihen × m Spalten angeordnet sind). Obwohl die Konfiguration des Speicherarrays 10 später im Detail beschrieben wird, soll angemerkt werden, daß eine Mehrzahl von Schreibwortleitungen WWL und eine Mehrzahl von Lesewortleitungen RWL korrespondierend zu Reihen der MTJ-Speicherzellen angeordnet sind, und eine Mehrzahl von Bitleitungen BL korrespondierend zu Spalten der MTJ-Speicherzellen.

Die MRAM-Vorrichtung 1 enthält ferner einen Reihendekoder 20 zur Durchführung einer Reihenauswahl in dem Speicherarray 10 korrespondierend zu einer Reihenadresse RA, wie durch ein Adresssignal ADD gezeigt, einen Spaltdekoder 25 zur Durchführung einer Spaltauswahl in dem Speicherarray 10 korrespondierend zu einer Spaltadresse CA, wie durch ein Adresssignal ADD gezeigt, einen Wortleitungstreiber 30 zum selektiven Aktivieren einer Lesewortleitung RWL und einer Schreibwortleitung WWL gemäß einem Reihenauswahlergebnis des Reihendekoders 20, eine Wortleitungsstromsteuerschaltung 40 zur Lieferung eines Datenschreibstroms an die Schreibwortleitung WWL beim Datenschreiben, und Lese/Schreib-Steuerschaltungen 50 und 60 zur Lieferung eines Datenschreibstroms und eines Lesestroms beim Datenlesen und Datenschreiben.

Die Lese/Schreib-Steuerschaltungen 50 und 60 steuern den Spannungspegel einer Bitleitungen BL an beiden Enden des Speicherarrays 10, um zur Durchführung des Datenschreibens und Datenlesens einen Datenschreibstrom und einen Lesestrom an die Bitleitungen BL zu liefern.

Bezugnehmend auf Fig. 2 ist das Speicherarray 10 aus MTJ- Speicherzellen MC gebildet, die die in Fig. 22 gezeigte Konfiguration aufweisen, in der die Zellen MC in n Reihen × m Spalten angeordnet sind. Das Speicherarray 10 ist in Regionen AR1 und AR2 entlang der Spaltrichtung geteilt.

Lesewortleitungen RWL sind unabhängig für die Regionen AR1 und AR2 bereitgestellt. Eine Lesewortleitung, die zu der ersten Reihe einer Speicherzelle korrespondiert, ist zum Beispiel in eine Lesewortleitung RWL11 geteilt, die zu der Region AR1 korrespondiert, und in eine Lesewortleitung RWL21, die zu der Regionen AR2 korrespondiert. Die Lesewortleitung, die zu jeder der anderen Reihen korrespondiert, ist ebenfalls in die Regionen AR1 und AR2 geteilt.

Es ist lediglich beispielhaft das Speicherarray 10 in zwei Teile zu teilen, vielmehr ist die Anwendung der Erfindung nicht auf den oben genannten Fall beschränkt. Einige der Ausführungsbeispiele der Erfindung für das geteilte Speicherarray 10 können ebenfalls für einen Fall angewendet werden, bei dem ein Speicherarray in eine Mehrzahl von Teile geteilt wird.

Eine Schreibwortleitung WWL ist korrespondierend zu jeder Reihe der Speicherzellen zusammen mit den Regionen AR1 und AR2 gebildet. Folglich sind Schreibwortleitungen WWL1 bis WWLn für das gesamte Speicherarray 10 angeordnet. Lesewortleitungen RWL1 bis RWLn und Schreibwortleitungen WWL1 bis WWLn sind entlang der Reihenrichtung angeordnet.

Bitleitungen BL sind entlang der Spaltrichtung angeordnet, korrespondierend zu jeder Spalte der Speicherzellen. Folglich sind die Bitleitungen BL1 bis BLm für das gesamte Speicherarray 10 angeordnet.

Im Folgenden werden die Schreibwortleitung, die Lesewortleitung und die Bitleitung durch die Symbole WWL, RWL und BL ausgedrückt, und eine spezifische Schreibwortleitung, Lesewortleitung und Bitleitung werden durch Hinzufügen eines Zusatzes zu jedem der oben genannten Symbole ausgedrückt, wie etwa durch RWL11 oder RWL21.

Die Wortleitungsstromsteuerschaltung 40 enthält Stromsteuertransistoren 41-1 bis 41-n, die zu den Schreibwortleitungen WWL1 bis WWLln korrespondieren. Die Sromsteuertransistoren 41-1 bis 41-n werden in Antwort auf ein Steuersignal WE eingeschaltet, um beim Datenschreiben aktiviert zu werden und um eine entsprechende Schreibwortleitung WWL mit einer Massespannung Vss elektrisch zu verbinden. Folglich ist es möglich, einen Datenschreibstrom an die Schreibwortleitung zu liefern, die auf einen ausgewählten Zustand (Hochspannungszustand: H-Pegel) aktiviert ist.

Da jedoch das Steuersignal WE mit der Ausnahme während des Datenschreibens deaktiviert ist, sind die Stromsteuertransistoren 41-1 bis 41-n ausgeschaltet. Folglich fließt selbst durch eine aktivierte Schreibwortleitung WWL kein Strom.

Nebentreiber RSD11 bis RWDln und RSD21 bis RWSD2n korrespondieren zu den Lesewortleitungen RWL11 bis RWL1n und RWL21 bis RWL2n. Ein gemeinsames Steuersignal SD wird an die Nebentreiber geliefert. Jeder Nebentreiber aktiviert eine entsprechende Lesewortleitung RWL auf einen ausgewählten Zustand (Hochspannungszustand: H-Pegel) gemäß dem Pegel eines Steuersignal SD und der Spannung einer korrespondierende Schreibwortleitung WWL.

Wie bereits beschrieben, sind die Schreibwortleitungen WWL1 bis WWLn auf einer Metallverdrahtungsschicht gebildet, da es notwendig ist, einen vergleichsweise großen Datenschreibstrom (ungefähr einige mA pro Schreibwortleitung) an die Leitungen WWL1 bis WWLn zu liefern, um ein Magnetfeld zu erzeugen, das für das Datenschreiben notwendig ist. Vorzugsweise weist die Metallverdrahtungsschicht einen kleinen Widerstandswert auf, und sie ist aus einer Verdrahtungsstruktur gebildet, die eine große Elektromigrationswiderstandsfähigkeit aufweist. Somit wird vorzugsweise eine Verdrahtungsschicht gebildet, auf der eine Schreibwortleitung WWL gebildet wird, so daß die Verdrahtungsdicke der Schicht größer wird als die anderer Metallverdrahtungsschichten, und die Schicht wird mit einem Metall gebildet, das einen kleineren Widerstandswert aufweist als die anderen Metallverdrahtungsschichten. Wenn zum Beispiel eine andere Metallverdrahtungsschicht aus einer Aluminiumlegierung gebildet wird, ist es notwendig, eine Metallverdrahtungsschicht zu bilden, auf der eine Schreibwortleitung WWL aus einem Cu (Kupfer)-Draht gebildet wird.

Zur Realisierung einer hohen Integration von Speicherzellen ist die Lesewortleitung RWL aus der gleichen Verdrahtungsschicht aufgebaut, wie das Gate eines Zugriffstransistors ATR sowie durch eine Polysilizium- oder Polyzidstruktur. Gemäß dem ersten Ausführungsbeispiel wird die Signalausbreitungverzögerung der Lesewortleitung RWL reduziert, ohne die Anzahl der Verdrahtungsschichten oder die Anzahl der Verdrahtungen zu erhöhen, indem die Lesewortleitungen RWL separat angeordnet werden, die Verdrahtungslänge der Lesewortleitungen RWL mit einem hohen elektrischen Widerstand, wie oben beschrieben, reduziert wird, eine hierarchische Struktur zwischen den Lesewortleitungen RWL mit den Schreibwortleitungen WWL gebildet wird, und somit indem die Lesewortleitungen RWL gemäß einem Reihenauswahlergebnis aktiviert werden. Somit ist es möglich, eine hohe Integration von Speicherzellen zu realisieren, und außerdem die Datenleseoperation zu beschleunigen.

Die Datenleseoperation und die Datenschreiboperation des Speicherarrays 10 werden im Folgenden unter Bezugnahme auf Fig. 3 beschrieben.

Zuerst wird die Datenschreiboperation beschrieben.

Der Wortleitungstreiber 30 treibt die Spannung einer Schreibwortleitung WWL, die zu einer ausgewählten Reihe korrespondiert, auf einen selektiven Zustand (H-Pegel) gemäß dem Reihenauswahlergebnis des Reihendekoders 20. Für den Fall einer nicht ausgewählten Reihe wird der Spannungspegel einer Schreibwortleitung WWL in einem nicht ausgewählten Zustand (L- Pegel: Massespannung Vss) gehalten.

Beim Datenschreiben wird das Steuersignal WE auf H-Pegel aktiviert. Folglich fließt ein Datenschreibstrom Ip durch eine Schreibwortleitung WWL, die zu einer ausgewählten Reihe korrespondiert, da die Stromsteuertransistoren 41-1 bis 41-n eingeschaltet sind. Da ein Steuersignal SD deaktiviert auf L- Pegel gehalten wird, ist jede Lesewortleitung RWL nicht aktiviert, selbst wenn eine Schreibwortleitung WWL selektiv auf H-Pegel ist. Somit wird die Spannung jeder Lesewortleitung RWL auf L-Pegel gehalten.

Die Lese/Schreib-Steuerschaltungen 50 und 60 erzeugen einen Datenschreibstrom in einer Richtung, die zu dem Pegel der Schreibdaten korrespondiert, indem Spannungen der Bitleitungen BL an beiden Enden des Speicherarrays 10 gesteuert werden. Zum Schreiben von Speicherdaten "1" wird zum Beispiel die Bitleitungsspannung der Lese/Schreib-Steuerschaltung 60 auf einen hohen Spannungszustand (Leistungsversorgungsspannung Vcc) gesetzt, und die Bitleitungsspannung der gegensätzlichen Lese/Schreib-Steuerschaltung 50 ist auf einem niedrigen Spannungszustand (Massespannung Vss) gesetzt. Folglich fließt ein Datenschreibstrom +Iw durch eine Bitleitung BL in der Richtung von der Lese/Schreib-Steuerschaltung 60 zu der Lese/Schreib-Steuerschaltung 50. Zum Schreiben von Speicherdaten "0" wird jedoch die Bitleitungsspannung der Lese/Schreib- Steuerschaltung 50 auf einen hohen Spannungszustand (Leistungsversorgungsspannung Vcc) gesetzt, und der der Lese/Schreib-Steuerschaltung 60 wird auf einen niedrigen Spannungszustand (Massespannung Vss) gesetzt. Folglich fließt ein Datenschreibstrom -Iw durch eine Bitleitung BL in der Richtung von der Lese/Schreib-Steuerschaltung 50 zu der Lese/Schreib-Steuerschaltung 60.

In diesem Fall ist es nicht notwendig, die Datenschreibströme +/-Iw an jede Bitleitung BL zu liefern, jedoch ist es notwendig, die oben genannte Bitleitungs BL-Spannung zu setzen, so daß die Lese/Schreib-Steuerschaltungen 50 und 60 selektiv die Datenschreibströme +/-Iw an Bitleitungen BL liefern, die zu einer ausgewählten Spalte gemäß einem Spaltauswahlergebnis des Spaltdekoders 25 korrespondieren.

Bezugnehmend auf Fig. 4 wird beim Datenschreiben ein Datenschreibstrom Ip zur Erzeugung eines Magnetfeldes H (WWL) in +Hx-Richtung an die Schreibwortleitung WWL geliefert. Jedoch wird ein Datenschreibstrom +Iw oder -Iw zur Erzeugung eines Magnetfeldes H (BL) in +Hy oder -Hy-Richtung korrespondiert zu einem Schreibdatenpegel an eine Bitleitung BL geliefert.

Somit ist es möglich, ein Magnetfeld zu erzeugen, das zu dem äußeren Bereich einer Asteroidkurve korrespondiert, und die Richtung eines Magnetfeldes zu schreiben, das zu einem Datenpegel in einer freien Magnetschicht VL in einer MTJ- Speicherzelle gemäß einer Kombination des Magnetfeldes H (WWL) mit dem Magnetfeld H (BL) korrespondiert.

Durch Auswahl der Datenschreibströme +Iw und -Iw in entgegengesetzter Richtung zueinander und durch Fixieren des Datenschreibstroms Ip einer Schreibwortleitung WWL in einer bestimmten Richtung unabhängig von einem Datenpegel, ist es möglich, die Wortleitungsstromsteuerschaltung 40 nur aus den Stromsteuertransistoren 41-1 bis 41-n, wie in Fig. 2 gezeigt, einfach zu bilden. Obwohl nicht im einzelnen verdeutlicht, ist es möglich, den Wortleitungstreiber 30 einfach aufzubauen, da das Spannungssetzen einer Schreibwortleitung, die zu einer ausgewählten Reihe korrespondiert, unabhängig von einem Datenpegel konstant erfolgen kann.

Im Folgenden werden die Operationen für das Datenlesen beschrieben.

Bezugnehmend auf Fig. 3 treibt ein Wortleitungstreiber 30 eine Schreibwortleitung WWL, die zu einer ausgewählten Reihe korrespondiert in einen selektiven Zustand (H-Pegel) gemäß einem Reihenauswahlergebnis des Reihendekoders 20 beim Datenlesen. In einer nicht ausgewählten Reihe wird der Spannungspegel einer Schreibwortleitung WWL in einem nicht ausgewählten Zustand (L- Pegel: Massespannung Vss) gehalten.

Beim Datenlesen sind die Stromsteuertransistoren 41-1 bis 41-n jeweils in einem Aus-Zustand, da ein Steuersignal WE deaktiviert auf L-Pegel gehalten wird. Folglich wird kein Strom an die Schreibwortleitungen WWL geliefert, selbst bei einer ausgewählten Reihe. Da ein Steuersignal SD auf H-Pegel ist, aktivieren jedoch die Nebentreiber RSD11 bis RSD2n korrespondierende Lesewortleitungen RWL in einer ausgewählten Reihe auf einen ausgewählten Zustand (H-Pegel).

Vor der Datenleseoperation wird eine Bitleitung BL zum Beispiel auf einen hohen Spannungszustand (Leistungsversorgungsspannung Vcc) vorgeladen. Wenn eine Lesewortleitung RWL auf H-Pegel in einer ausgewählten Reihe aktiviert ist, wird ein entsprechender Zugriffstransistor ATR eingeschaltet. Korrespondierend zu der oben beschriebenen Operation wird in einer MTJ-Speicherzelle der Strompfad eines Lesestroms 15 zwischen einer Bitleitung BL und einer Massespannung Vss über einen Zugriffstransistor ATR gebildet.

Die Lese/Schreib-Steuerschaltung 50 liefert während der Datenleseoperation einen konstanten Lesestrom 15 an eine Bitleitung BL. Im allgemeinen ist ein Lesestrom 15 um etwa zwei Stellen kleiner als die Bitleitungsströme +/-Iw für das Datenschreiben. Die Datenschreibströme +/-Iw für das Datenschreiben sind zum Beispiel Ströme der Größenordnung 10 mA während ein Lesestrom 15 ein Strom der Größenordnung 0,1 mA ist. Für den Fall der Konfiguration gemäß dem ersten Ausführungsbeispiel wird kein Strom an die Lesewortleitungen RWL geliefert, und ein Lesestrom 15, der durch eine Bitleitung BL fließt ist gering, obwohl eine Schreibwortleitung WWL, die zu einer ausgewählten Reihe korrespondiert, auch beim Datenlesen auf H-Pegel ist. Folglich ist die Wahrscheinlichkeit gering, daß versehentlich ein Datenschreiben beim Datenlesen durchgeführt wird, und die Daten, die in einem MTJ-Speicher gespeichert sind, zerstört werden.

In einer Bitleitung BL tritt ein Spannungsabfall auf, abhängig von dem Pegel der Speicherdaten in einer MTJ-Speicherzelle. Wie in Fig. 3 gezeigt, falls die Magnetfeldrichtung in einer fixierten Magnetschicht FL und die in einer freien Magnetschicht VL ausgerichtet sind, wenn ein Datenpegel, der zu speichern ist, gleich "1" ist, ist ein Spannungsabfall ΔV1 einer Bitleitung BL klein, wenn die Speicherdaten gleich "1" sind, und ein Spannungsabfall ΔV2 der Bitleitung BL wird größer als ΔV1, wenn die Speicherdaten "0" sind. Durch Detektion der Differenz zwischen diesen Spannungsabfällen ΔV1 und ΔV2, ist es möglich, mit hoher Geschwindigkeit Daten von einer MTJ-Speicherzelle zu lesen.

Bezugnehmend auf Fig. 5 enthält der Wortleitungstreiber 30 Inverter 31 und 32, die zu den Schreibwortleitungen WWL1 bis WWLn korrespondieren. Jeder Inverter 31 arbeitet in Antwort auf ein Steuersignal WE. Jeder Inverter 32 arbeitet in Anwort auf ein Steuersignal /WE, das ein inverses Signal des Steuersignals WE ist. Somit arbeitet jeder Inverter 31 beim Datenschreiben und jeder Inverter 32 beim Datenlesen.

Der Reihendekoder 20 aktiviert eines der Reihendekodiersignale RD1 bis RDn, das zu einer ausgewählten Reihe korrespondiert, auf L-Pegel. Der Reihendekoder 20 erzeugt ferner ein Steuersignal SD, das an einen Nebentreiber übertragen wird.

Die Reihendekodiersignale RD1 bis RDn werden an den Wortleitungstreiber 30 übertragen. In dem Wortleitungstreiber 30 empfängt jeder der Inverter 31 und Inverter 32 das Reihendekodiersignal RD1. Die Inverter 31 und 32 aktivieren korrespondierende Schreibwortleitungen WWL auf einen ausgewählten Zustand (H-Pegel), wenn ein Reihendekodiersignal, das zu übertragen ist, auf L-Pegel aktiviert ist.

Beim Datenschreiben und Datenlesen werden Schreibwortleitungen WWL, die mit einer ausgewählten Reihe korrespondieren, auf einen ausgewählten Zustand (H-Pegel) aktiviert. Folglich wird auch beim Datenlesen ein Umschaltladestrom an eine Schreibwortleitung WWL geliefert, zur Aktivierung der Schreibwortleitung WWL von einem nicht ausgewählten Zustand (L-Pegel) in einen ausgewählten Zustand (H-Pegel). Falls ein Magnetfeldbereich erzeugt wird, der eine in Fig. 4 gezeigte Asteroidkurve überschreitet, erfolgt ein fehlerhaftes Durchführen einer Datenschreiboperation und die Speicherdaten in einer MTJ-Speicherzelle werden zerstört. Beim Datenschreiben ist es jedoch notwendig, einen vergleichsweise großen Datenschreibstrom Ip an Schreibwortleitungen WWL zu liefern.

Folglich werden in dem Wortleitungstreiber 30 die Inverter 31 zur Lieferung eines Stroms an korrespondierende Schreibwortleitungen WWL beim Datenschreiben unabhängig von den Invertern 32 zum Laden korrespondierender Schreibwortleitungen WWL beim Datenlesen gesetzt. Die Stromtreiberkapazität des Inverters 31 ist auf einen Wert gesetzt, der größer ist als die Stromtreiberkapazität des Inverters 32 in Übereinstimmung mit dem Wert des Datenschreibstroms Ip. Die Stromtreiberkapazität des Inverters 32 wird jedoch derart gesteuert, daß ein erzeugtes Magnetfeld in den inneren Bereich der in Fig. 4 gezeigten Asteroidkurve gebracht wird.

Eine Stromtreiberkapazität kann angepaßt werden, indem die Größe eines MOS-Transistors entsprechend bestimmt wird, der die Inverter 31 und 32 bildet. Somit ist es möglich, weiter zu verhindern, daß Speicherdaten in einer MTJ-Speicherzelle beschädigt werden.

Fig. 6 zeigt eine andere Konfiguration des Wortleitungstreibers 30.

Bezugnehmend auf Fig. 6 enthält der Wortleitungstreiber 30 Inverter 31, die zu den Schreibwortleitungen WWL1 bis WWLn korrespondieren, und P-Typ MOS-Transistoren 33 und 34 zur Lieferung eines Betriebsstroms an die Inverter 31. Die Transistoren 33 und 34 sind parallel zwischen einem Inverter 31 und einer Leistungsversorgungsspannung Vcc angeordnet. Ein Steuersignal WE wird an das Gate des Transistors 33 angelegt und ein inverses Signal /WE des Steuersignals WE wird an das Gate des Transistors 34 angelegt. Folglich wird der Transistor 33 beim Datenschreiben eingeschaltet und der Transistor 34 wird entsprechend beim Datenlesen eingeschaltet.

Die Stromtreiberkapazität des Transistors 33 wird ähnlich gesetzt wie für den Fall des Inverters 31 in Fig. 5. Die Stromtreiberkapazität des Transistors 34 wird ähnlich gesetzt wie für den Fall des Inverters 32 in Fig. 5. Durch Verwendung der oben genannten Konfiguration ist es auch möglich, sicherer zu verhindern, daß Speicherdaten in einer MTJ-Speicherzelle beim Datenlesen beschädigt werden. Außerdem kann der Wortleitungstreiber 30, wie in Fig. 6 gezeigt, aus weniger Transistorvorrichtungen gebildet werden als der in Fig. 5 gezeigte Wortleitungstreiber 30.

Im Folgenden wird entsprechend zum ersten Ausführungsbeispiel die Struktur einer MTJ-Speicherzelle beschrieben.

Es ist ebenso möglich, eine MTJ-Speicherzelle des Speicherarrays 10 auf einem Halbleitersubstrat zu bilden, gemäß der gleichen Struktur wie die in Fig. 27 für den Stand der Technik gezeigt. Jedoch wird im Folgenden eine MTJ-Speicherzellenstruktur beschrieben, die für die Konfiguration gemäß dem ersten Ausführungsbeispiel zur Beschleunigung des Datenlesens geeignet ist, indem eine Schreibwortleitung WWL ebenfalls beim Datenlesen aktiviert wird.

Bezugnehmend auf Fig. 7 ist ein Zugriffstransistor ATR auf einem Halbleitersubstrat SUB gemäß der gleichen Struktur gebildet, wie die in Fig. 27 gezeigte, und mit einer Massespannung Vss verbunden. Außerdem ist eine Lesewortleitung RWL aus einer Polysilizium- oder Polycidstruktur auf der gleichen Verdrahtungsschicht gebildet, wie das Gate 130 des Zugriffstransistors ATR.

Ein Magnettunnelübergangsbereich MTJ ist zwischen den Metallverdrahtungsschichten M1 und M2 gebildet, unterschiedlich zu der Struktur, wie in Fig. 27 gezeigt. Außerdem ist eine Bitleitung BL auf der Metallverdrahtungsschicht M2 gebildet, und eine Schreibwortleitung WWL ist auf der Metallverdrahtungsschicht M3 gebildet. Durch Verwendung der oben genannten Struktur wird der Magnettunnelübergangsbereich MTJ derart gebildet, um von einer Lesewortleitung RWL und einer Schreibwortleitung WWL in Höhenrichtung gehalten zu werden.

Somit ist es beim Datenlesen möglich, die Richtungen der Magnetfelder H(WWL) und H(RWL) zu setzen, so daß sie voneinander versetzt sind, durch Ladeströme I(WWL) und I(RWL), die vorübergehend erzeugt werden, um eine Schreibwortleitung WWL und eine Lesewortleitung RWL auf einen ausgewählten Zustand (H- Pegel) zu treiben. Als ein Ergebnis ist es möglich, weiter sicher zu verhindern, daß Speicherdaten in einem vorübergehenden Zustand beim Datenlesen beschädigt werden, ebenfalls aus Sicht der Konfiguration einer MTJ-Speicherzelle.

Erste Modifikation des ersten Ausführungsbeispiels

Bezugnehmend auf Fig. 8 werden für den Fall eines Speicherarrays 10 gemäß der ersten Modifikation des ersten Ausführungsbeispiels unabhängige Steuersignale SD1 und SD2 korrespondierend zu Regionen AR1 und AR2 erzeugt, in denen Lesewortleitungen RWL unabhängig angeordnet sind.

Nebentreiber RSD11 bis RSD1n in der Region AR1 arbeiten in Antwort auf ein Steuersignal SD1, um korrespondierende Lesewortleitungen RWL11 bis RWL1n gemäß der Aktivierung der Schreibwortleitungen WWL1 bis WWLn zu aktivieren. Ähnlich arbeiten Nebentreiber RSD21 bis RSD2n in der Region AR2 in Antwort auf ein Steuersignal SD2, um korrespondierende Lesewortleitungen RWL21 bis RWL2n gemäß der Aktivierung der Schreibwortleitungen WWL1 bis WWLn zu aktivieren. Da die Konfigurationen und Operationen der übrigen Teile genauso sind wie beim ersten Auführungsbeispiel erfolgt keine erneute Beschreibung davon.

Somit ist es möglich, in jeder Region, in der die Lesewortleitungen RWL separat angeordnet sind, einen Speicherzugriff unabhängig durchzuführen. Als ein Ergebnis ist es nicht notwendig, auf unnötige Speicherzellen beim Datenlesen zu zugreifen. Somit ist es möglich, den Stromverbrauch und den Leistungsverbrauch bei der Datenleseoperation zu reduzieren. Gemäß der ersten Modifikation des ersten Ausführungsbeispiels ist es notwendig, ein Spaltauswahlergebnis eines Spaltdekoders 25 bei der Erzeugung der Steuersignale SD1 und SD2 zu reflektieren. Somit wird vorzugsweise das Spaltauswahlergebnis an den Reihendekoder 20 übertragen, oder die Steuersignale SD1 und SD2 werden direkt durch den Spaltdekoder 25 erzeugt.

Zweite Modifikation des ersten Ausführungsbeispiels

Bezugnehmend auf Fig. 9 werden in dem Speicherarray 10 gemäß der zweiten Modifikation des ersten Ausführungsbeispiels Lese/Schreib-Steuerschaltungen 50 und 60 separat in jeder Region AR1 und AR2 angeordnet. Speziell werden Lese/Schreib- Steuerschaltungen 50a und 60a korrespondierend zu der Region AR1 angeordnet und Lese/Schreib-Steuerschaltungen 50b und 60b werden korrespondierend zu der Region AR2 angeordnet. Da die Konfigurationen und Operationen der anderen Teile genauso sind wie gemäß der ersten Modifikation des ersten Ausführungsbeispiels erfolgt keine erneute Beschreibung davon.

Wie oben beschrieben ist es möglich, unabhängig die Datenlese- und Datenschreiboperation in jeder Region durchzuführen, in der unabhängige Lesewortleitungen RWL gebildet sind, indem eine Lese/Schreib-Steuerschaltung in jeder Region gesetzt wird. Zum Beispiel ist es möglich, die Datenleseoperation in der Region AR1 durchzuführen und gleichzeitig die Datenschreiboperation in der Region AR2. Als ein Ergebnis ist es möglich, die Gesamtspeicherzugriffszeit weiter zu reduzieren, wenn kontinuierlich Speicherzugriff erfolgt.

Zweites Ausführungsbeispiel

Bezugnehmend auf Fig. 10 sind in einem Speicherarray 10 gemäß dem zweiten Ausführungsbeispiel die Lesewortleitungen RWL hierarchisch mit Hauptlesewortleitungen MRWL angeordnet. Die Lesewortleitungen RWL sind jede Speicherzellenreihe unabhängig von den Regionen AR1 und AR2 angeordnet, ähnlich wie im Falle des ersten Ausführungsbeispiels. Die Lesewortleitungen RWL11 bis RWL1n und RWL21 bis RWL2n sind auf dem gesamten Speicherarray 10 angeordnet. Nebentreiber RSD11 bis RSD1n und RSD21 bis RWD2n korrespondieren zu Lesewortleitungen.

Die Hauptlesewortleitung MRWL ist entlang der Spaltrichtung gemeinsam für die Regionen AR1 und AR2 bereitgestellt. Die Hauptlesewortleitung MRWL ist alle L-Speicherzellenreihen bereitgestellt (L: natürliche Zahl). Folglich steht jede Lesewortleitung RWL in Beziehung zu irgendeiner der Hauptlesewortleitungen MRWL1 bis MRWLj(j = natürliche Zahl, bestimmt durch n/L).

Fig. 9 zeigt einen Fall für L = 4 als Beispiel, also für eine Konfiguration, bei der eine Hauptlesewortleitung MRWL alle vier Speicherzellenreihen angeordnet ist. Folglich ist es möglich, die Anzahl von Hauptlesewortleitungen MRWL um 1/L der Schreibwortleitungen WWL zu reduzieren, die für jede Speicherzellenreihe angeordnet sind, indem eine Hauptlesewortleitung MRWL für jede Mehrzahl von Speicherzellenreihen angeordnet wird. Als ein Ergebnis ist es möglich, Hauptlesewortleitungen MRWL auf dem Halbleitersubstrat als Verdrahtungen mit geringem Widerstand zu bilden, indem eine vorhandene Metallverdrahtungsschicht geteilt wird, ohne eine neue Metallverdrahtungsschicht zu bilden.

Die Operation zur Auswahl einer Speicherzellenreihe aus vier Speicherzellenreihen, die in Bezug zu einer Hauptlesewortleitung MRWL stehen, erfolgt gemäß den 4-Bit Steuersignalen SD1 bis SD4. Die Steuersignale SD1 bis SD4 werden zum Beispiel durch den Reihendekoder 20 gemäß einer Reihenadresse RA erzeugt. Die Steuersignale SD1 bis SD4 werden an die Nebentreiber RSD11 bis RSD1n und RSD21 bis RSD2n übertragen. Jeder Nebentreiber aktiviert selektiv eine von vier (L) korrespondierenden Lesewortleitungen RWL gemäß den Steuersignalen SD1 bis SD4, wenn eine entsprechende Hauptlesewortleitung MRWL auf einen ausgewählten Zustand aktiviert ist.

Durch Teilen einer Lesewortleitung RWL in kurze Verdrahtungen, und durch Bildung einer hierarchischen Struktur mit einer Hauptlesewortleitung MRWL, die aus einer Metallverdrahtung gebildet ist und einen geringen Widerstandswert aufweist, ist es folglich möglich, die Signalausbreitungsverzögerung einer Lesewortleitung RWL zu reduzieren und das Datenlesen zu beschleunigen, ähnlich wie bei dem Fall gemäß dem ersten Ausführungsbeispiel.

Außerdem ermöglicht die Konfiguration gemäß dem zweiten Ausführungsbeispiel die Steuerung der Aktivierung einer Lesewortleitung RWL und einer Schreibwortleitung WWL unabhängig voneinander beim Datenlesen und Datenschreiben. Als ein Ergebnis ist es in dem Fall einer Schreibleitungsstromsteuerschaltung 40 möglich, Schreibwortleitungen WWL1 bis WWLn mit einer Massespannung Vss zu verbinden, und es ist nicht notwendig, die Stromsteuertransistoren 41-1 bis 41-n, wie in dem ersten Ausführungsbeispiel gezeigt, zu verwenden. In dem Fall der Konfiguration gemäß dem zweiten Ausführungsbeispiel wird die Schreibleitung WWL beim Datenlesen nicht aktiviert, sondern nur beim Datenschreiben. Wenn eine Schreibwortleitung WWL aktiviert wird, ist es folglich möglich, daß immer ein Datenschreibstrom Ip fließt, und es ist nicht notwendig, die Bildung/das Trennen eines Strompfades zu steuern, durch den der Datenschreibstrom Ip fließt. Somit ist es auch möglich, die Konfiguration der Wortleitungsstromsteuerschaltung 40 zu vereinfachen.

Die Fig. 11, 12 und 13 zeigen Strukturzeichnungen zur Erklärung eines ersten, zweiten und dritten Beispiels der Anordnung von Hauptlesewortleitungen MRWL.

Bezugnehmend auf Fig. 12 sind der Zugriffstransistor ATR, die Bitleitung BL, die Schreibleitung WWL und die Lesewortleitung RWL in der gleichen Struktur angeordnet wie in Fig. 27 gezeigt. Die Hauptlesewortleitungen MRWL sind auf einer Metallverdrahtungsschicht M2 zusammen mit den Schreibwortleitungen WWL angeordnet.

Bezugnehmend auf Fig. 11 sind der Zugriffstransistor ATR, die Bitleitung BL, die Schreibwortleitung WWL und die Lesewortleitung RWL in der gleichen Struktur angeordnet, wie in Fig. 7 gezeigt. Eine Hauptlesewortleitung MRWL ist auf einer Metallverdrahtungsschicht M3 zusammen mit der Schreibwortleitung WWL gebildet.

Wie in den Fig. 11 und 12 gezeigt, ist es möglich, die Hauptlesewortleitungen MRWL auf einer Metallverdrahtungsschicht zusammen mit den Schreibwortleitungen WWL anzuordnen, da die Anzahl der Hauptlesewortleitungen MRWL, die für jede Mehrzahl von Speicherzellenreihen angeordnet sind, gering ist. Somit ist es möglich, Hauptlesewortleitungen MRWL auf einem Halbleitersubstrat zu bilden, indem eine vorhandene Metallverdrahtungsschicht geteilt wird, ohne eine neue Metallverdrahtungsschicht zu bilden.

Bezugnehmend auf Fig. 13, da die Anzahl von Hauptlesewortleitungen MRWL klein ist, ist es ebenso möglich, diese auf einer Metallverdrahtungsschicht M1 anzuordnen, die verwendet wird, um Schichten in den MTJ-Speicherzellen zu verbinden. Auch im Falle der oben genannten Strukturen ist es möglich, Hauptlesewortleitungen MRWL anzuordnen, ohne eine neue Metallverdrahtungsschicht zu bilden.

Drittes Ausführungsbeispiel

Bezugnehmend auf Fig. 14 werden in dem Speicherarray 10 gemäß dem dritten Ausführungsbeispiel eine Lesewortleitung und eine Schreibwortleitung jeweils aus einer gemeinsamen Wortleitung RWWL gebildet. Für den Fall des Speicherarrays 10 gemäß dem dritten Ausführungsbeispiel werden Wortleitungen RWWL1 bis RWW1n für jede Speicherzellenreihe angeordnet und die Wortleitung RWWL wird gemeinsam für das Datenlesen und Datenschreiben verwendet. Eine Wortleitungsstromsteuerschaltung 40 enthält Stromsteuertransistoren 41-1 bis 41-n, die zu den Wortleitungen RWWL1 bis RWW1n korrespondieren.

Bezugnehmend auf Fig. 15 wird eine Wortleitung RWWL als eine Metallverdrahtung auf der gleichen Schicht gebildet, wie das Gate 130 eines Zugriffstransistors ATR, also aus einem Material mit geringem Widerstand. Das Material mit geringem Widerstand zur Bildung des Gates des Zugriffstransistors ATR kann ein Metall, wie etwa Wolfram sein. Folglich ist es möglich, eine Metallverdrahtungsschicht (Metallverdrahtungsschicht M2 Fig. 27) wegzulassen, auf der bisher Schreibwortleitungen WWL angeordnet wurden, verglichen zu der Struktur einer herkömmlichen MTJ-Speicherzelle. Folglich ist es möglich, die Anzahl von Metallverdrahtungsschichten zu reduzieren.

Bezugnehmend auf Fig. 16 wird die Spannung einer Wortleitung RWWL, die zu einer ausgewählten Reihe korrespondiert, auf einen ausgewählten Zustand (H-Pegel) beim Datenschreiben und Datenlesen aktiviert. Da die Stromsteuertransistoren 41-1 bis 41-nin Antwort auf ein Steuersignal WE betrieben werden, ist es jedoch möglich einen Strom nut beim Datenschreiben an die Wortleitung RWWL zu liefern.

Folglich ist die Spannungswellenform der Wortleitung RWWL beim Datenschreiben in Fig. 16 gleich der der Schreibwortleitung WWL beim Datenlesen in Fig. 3, und die Spannungswellenform der Wortleitung RWWL beim Datenlesen in Fig. 16 ist gleich der der Lesewortleitung RWL, wie in Fig. 3 gezeigt. Außerdem ist die Stromwellenform der Wortleitung RWWL gleich der der Schreibwortleitung WWL, wie in Fig. 3 gezeigt. Folglich ist es möglich, ein Datenlesen und Datenschreiben genauso durchzuführen, wie gemäß dem ersten Ausführungsbeispiel für das Speicherarray 10, das aus MTJ-Speicherzellen gebildet ist, indem die Wortleitung RWWL verwendet wird.

Da die Wortleitung RWWL eine Metallverdrahtung ist, weist sie einen geringen Widerstandswert auf. Folglich ist es möglich, einen Datenschreibstrom Ip beim Datenschreiben zu sichern. Außerdem weist sie eine geringe Signalausbreitungsverzögerung auf, da die Wortleitung RWWL schnell geladen und auch beim Datenlesen auf einen ausgewählten Zustand (H-Pegel) geändert werden kann.

Durch Bildung des Gates eines Zugriffstransistors ATR aus einem Material mit geringem Widerstand, und durch Verwendung einer Wortleitung und Bildung einer Wortleitung, die als Lesewortleitung RWL und als Schreibwortleitung WWL gemeinsam auf der gleichen Schicht wie eine Metallverdrahtung verwendet wird, ist es möglich, die Datenleseoperation zu beschleunigen, und gemäß der Reduzierung der Anzahl von Metallverdrahtungsschichten den Integrationsgrad zu verbessern.

Erste Modifikation des dritten Ausführungsbeispiels

Bezugnehmend auf Fig. 17 zeigt ein Speicherarray 10 gemäß der ersten Modifikation des dritten Ausführungsbeispiels eine Konfiguration, die die Datenleseoperation ohne Bildung von Lesewortleitungen in einer hierarchischen Struktur selbst dann beschleunigen kann, wenn das Gate eines Zugriffstransistors ATR ohne Verwendung eines Material mit geringem Widerstand gebildet wird.

Bezugnehmend auf Fig. 17 sind eine Lesewortleitung RWL und eine Schreibwortleitung WWL korrespondierend zu jeder Speicherzellenreihe entlang der Reihenrichtung angeordnet.

Lesewortleitungen RWL1 bis RWLn und Schreibwortleitungen WWL1 bis WWLn sind auf dem gesamten Speicherarray 10 angeordnet. Gemäß der ersten Modifikation des dritten Ausführungsbeispiels wird angenommen, daß das Gate eines Zugriffstransistors ATR aus Polysilizium oder dergleichen gebildet wird, ähnlich wie bei den ersten und zweiten Ausführungsbeispielen. Korrespondierend zu dem oben genannten wird eine Lesewortleitung RWL aus Polysilizium oder dergleichen auf der gleichen Verdrahtungsschicht gebildet, wie das Gate des Zugriffstransistors ATR. Eine Schreibwortleitung WWL wird aus einem Material mit geringem Widerstand auf einer Metallverdrahtungsschicht gebildet, um ein Magnetfeld zu erzeugen, das für das Datenschreiben notwendig ist.

Ein Satz von Lesewortleitungen RWL und ein Satz von Schreibwortleitungen WWL, die zu jeder Speicherzelle korrespondieren, sind elektrisch miteinander an zumindest einem Verbindungsknoten verbunden. Zum Beispiel ist eine Lesewortleitung RWL1 mit einer Schreibwortleitung WWL1 an mindestens einem Knoten verbunden, der einen Verbindungsknoten Nc enthält.

Auch wenn eine Lesewortleitung RWL aktiviert wird, ist es folglich möglich, den effektiven Verdrahtungswiderstand der Lesewortleitung RWL zu reduzieren, indem die Leitung RWL mit einer Schreibwortleitung WWL in Nebenschluß liegt, die aus einem Material mit geringem Widerstand gebildet ist. Wenn eine Lesewortleitung RWL von einem nichtausgewählten Zustand (L- Pegel) auf einen ausgewählten Zustand (H-Pegel) aktiviert wird, ist es möglich, die effektiven Verdrahtungswiderstände der Lesewortleitungen RWL zu reduzieren, da es nur notwendig ist, alle Wortleitungen zu laden, in denen Lesewortleitungen RWL und Schreibwortleitungen WWL parallel miteinander verbunden sind. Folglich ist es möglich, die Signalausbreitungsverzögerung einer Lesewortleitung RWL zu steuern, und das Datenlesen zu beschleunigen.

Fig. 18 zeigt eine Zeittafel zur Erläuterung der Datenleseoperation und der Datenschreiboperation gemäß der ersten Modifikation des dritten Ausführungsbeispiels.

Bezugnehmen auf Fig. 18 werden die Spannungswellenformen einer Lesewortleitung RWL und einer Schreibwortleitung WWL, die elektrisch miteinander verbunden sind, beim Datenschreiben und Datenlesen gleich. Da die Spannungswellenformen dieser Wortleitungen gleich denen der Wortleitung RWWL sind, wie für Fig. 16 erklärt, erfolgt keine erneute Beschreibung davon.

Da der Widerstandswert einer Lesewortleitung RWL außerdem erheblich größer ist als der einer Schreibwortleitung WWL, ist es möglich, den Strom der Schreibwortleitung WWL auf einen Wert zu setzen, der fast gleich dem im Fälle von Fig. 16 ist, und einen Datenschreibstrom Ip beim Datenschreiben sicherzustellen. Da ein Strom Ip', der in einer Lesewortleitung RWL beim Datenschreiben erzeugt wird, erheblich kleiner ist als der Datenschreibstrom Ip, beeinflußt der Strom Ip' nicht das Datenschreiben.

Beim Datenlesen werden jedoch die Stromsteuertransistoren 41-1 bis 41-n in Antwort auf ein Steuersignal WE ausgeschaltet. Folglich fließt kein Strom durch eine Schreibwortleitung WWL oder Lesewortleitung RWL, ähnlich wie im Falle der Wortleitung RWWL in Fig. 16.

Somit ist es möglich, eine Datenleseoperation und eine Datenschreiboperation genauso durchzuführen, wie gemäß dem ersten, zweiten und dritten Ausführungsbeispiel für das Speicherarray 10 beschrieben, das aus MTJ-Speicherzellen gebildet ist.

Zweite Modifikation des dritten Ausführungsbeispiels

Fig. 19 zeigt eine Darstellung zur Erläuterung einer Konfiguration eines Speicherarrays 10 gemäß der zweiten Modifikation des dritten Ausführungsbeispiels.

Bezugnehmend auf Fig. 19 ist bei der zweiten Modifikation des dritten Ausführungsbeispiels weiter eine Kriechstromabschaltschaltung 70 gesetzt, zusätzlich zu der Konfiguration in Fig. 17. Die Kriechstromabschaltschaltung 70 unterscheidet sich dadurch, daß weiter Stromabschalttransistoren 71-1 bis 71-m bereitgestellt werden, die zu m Speicherzellenspalten korrespondieren. Jeder der Stromabschalttransistoren 71-1 bis 71-m ist zwischen dem Source eines Zugriffstransistors ATR in einer MTJ-Speicherzelle, die in einer korrespondierenden Speicherzellenspalte enthalten ist, und einer Massespannung Vss verbunden. Steuersignale WC1-WCm werden jeweils an die Gates der Stromabschalttransistoren 71-1 bis 71-m angelegt. Diese Stromabschalttransistoren werden im Folgenden allgemein mit der Bezugsziffer 71 gekennzeichnet.

Bezugnehmend auf Fig. 17 wird ein Zugriffstransistor ATR in einer MTJ-Speicherzelle auch beim Datenschreiben eingeschaltet, da eine Lesewortleitung RWL elektrisch mit einer Schreibwortleitung WWL in der Konfiguration gemäß der ersten Modifikation des dritten Ausführungsbeispiels verbunden ist. Da der Sourceanschluß des Zugriffstransistors ATR mit der Massespannung Vss verbunden ist, wird ein Kriechstrompfad gebildet, der eine Bitleitung BL (Datenschreibströme von +/-Iw), den Magnettunnelübergangsbereich MTJ, den Zugriffstransistor ATR, und die Massespannung Vss passiert. Folglich tritt ein unnötiger Leistungsverbrauch aufgrund eines Kriechstroms auf.

Bezugnehmend auf Fig. 19 schaltet die Kriechstromabschaltschaltung 70 einen Bereich ab, der zu einer Speicherzellenspalte korrespondiert, an die Daten geschrieben werden, von den Stromabschalttransistoren 71-1 bis 71- 75986 00070 552 001000280000000200012000285917587500040 0002010133646 00004 75867m, die zu Bitleitungen korrespondieren. Folglich ist es möglich, einen Kriechstrompfad beim Datenschreiben zu trennen, wie oben beschrieben, um einen unnötigen Leistungsverbrauch zu vermeiden. Selbst wenn die Stromabschalttransistoren 71-1 bis 71-m abgeschaltet werden, ist es ebenso möglich, die Datenschreiboperation normal durchzuführen.

Bezugnehmend auf Fig. 20, wird das Steuersignal WC, wenn die Steuersignale WC1-WCm als WC bezeichnet werden, korrespondierend zu einer Speicherzellenspalte, in die Daten geschrieben werden, auf L-Pegel gesetzt. In Antwort auf die oben beschriebene Operation wird ein korrespondierender Stromabschalttransistor ausgeschaltet, um die Source eines Zugriffstransistors ATR von einer Massespannung Vss zu trennen. Als ein Ergebnis ist es möglich, das Auftreten eines unnötigen Kriechstroms in einer MTJ-Speicherzelle zu vermeiden, in die Daten geschrieben werden.

In einem anderen Fall als dem oben genannten Datenschreiben wird jedoch das Steuersignal WC auf H-Pegel gesetzt, korrespondierend zu jedem Stromabschalttransistor. Folglich wird die Sourcespannung eines Zugriffstransistors ATR in jeder MTJ- Speicherzelle beim Datenlesen auf die Massespannung Vss gesetzt.

Folglich ist es möglich, Daten von dem Speicherarray 10 normal zu lesen, das aus MTJ-Speicherzellen gebildet ist, ähnlich wie für das erste bis dritte Ausführungsbeispiel beschrieben.

Die Struktur einer MTJ-Speicherzelle mit einer Lesewortleitung RWL, die in Nebenschluß mit einer Schreibwortleitung WWL liegt, wird im Folgenden beschrieben.

Fig. 21 zeigt eine Strukturzeichnung einer MTJ-Speicherzelle gemäß der ersten und zweiten Modifikation des dritten Ausführungsbeispiels auf einem Halbleitersubstrat.

Bezugnehmend auf Fig. 21 wird ein n-Typbereich, der zu der Source/Drain-Region 110 eines Zugriffstransistors ATR korrespondiert, der auf einem Haupthalbleitersubstrat SUB gebildet ist, direkt mit einer Massespannung Vss verbunden. In dem Fall von MTJ-Speicherzellen, die in der gleichen Speicherzellenreihe oder Speicherzellenspalte enthalten sind, wird zum Beispiel eine effiziente Anordnung realisiert, indem die n-Typbereiche, die zu der Source/Drain-Region 110 korrespondieren, elektrisch miteinander verbunden werden, und indem gleichzeitig diese mit der Massespannung Vss verbunden werden.

Eine Schreibwortleitung WWL und eine Bitleitung BL werden jeweils für eine erste und eine zweite Metallverdrahtungsschicht zu M1 und M2 gesetzt. Die Bitleitung BL ist elektrisch mit einem Magnettunnelübergangsbereich MTJ verbunden. Der Magnettunnelübergangsbereich MTJ ist durch ein Barrierenmetall 140 und einen Metallfilm 150 elektrisch mit der Source/Drain- Region 120 eines Zugriffstransistors ATR verbunden.

Die Schreibwortleitung WWL ist elektrisch mit einer Lesewortleitung RWL verbunden, die auf der gleichen Schicht gebildet ist, wie das Gate 130 des Zugriffstransistors ATR an mindestens einem Verbindungsknoten durch einen Metallfilm 155, der in einem Kontaktloch gebildet ist.

Folglich ist es möglich, durch Nebenschließen der hochohmigen Lesewortleitung RWL mit der Schreibwortleitung WWL aus einem niederohmigen Material, eine MTJ-Speicherzelle zu bilden, von der Daten schnell gelesen werden können, indem eine einfache Längsstruktur auf dem Halbleitersubstrat verwendet wird.

Dritte Modifikation des dritten Ausführungsbeispiels

In Fig. 19 ist eine Konfiguration zur Vermeidung des Auftretens eines unnötigen Kriechstroms beim Datenschreiben gezeigt, für das Speicherarray 10 gemäß der ersten Modifikation des dritten Ausführungsbeispiels. Jedoch tritt der gleiche Kriechstrom auch in dem Speicherarray 10 gemäß dem dritten Ausführungsbeispiel mit der gemeinsamen Wortleitung RWWL auf.

Fig. 22 zeigt eine Darstellung zur Erläuterung einer Konfiguration des Speicherarrays 10 gemäß der dritten Modifikation des dritten Ausführungsbeispiels.

Bezugnehmend auf Fig. 22 wird eine Kriechstromabschaltschaltung 70, wie in Fig. 19 gezeigt, weiter verwendet, zusätzlich zu der Konfiguration des Speicherarrays 10 gemäß dem in Fig. 15 gezeigten dritten Ausführungsbeispiel, bei dem Wortleitungen RWWL zu Reihen der Speicherzellen korrespondieren. Die Kriechstromabschaltschaltung 70 enthält Stromabschalttransistoren 71-1 bis 71-m, die zu m Speicherzellenspalten korrespondieren. Steuersignale WC1-WCm werden jeweils an Gates der Stromabschalttransistoren 71-1 bis 71-m angelegt. Das Setzen der Steuersignale WC1 bis Wcm wird nicht erneut beschrieben, da dies bereits unter Bezugnahme auf Fig. 20 geschehen ist.

Auch im Falle einer Konfiguration, bei der Wortleitungen RWWL angeordnet sind, da ein Zugriffstransistor ATR beim Datenschreiben eingeschaltet wird, wird ein unnötiger Strom verbraucht, wenn ein Kriechstrompfad gebildet wird, der eine Bitleitung BL, einen Magnettunnelübergangsbereich MTJ, einen Zugriffstransistor ATR und die Massespannung Vss passiert.

Ähnlich wie bei der Beschreibung für die zweite Modifikation des dritten Ausführungsbeispiels werden folglich Transistoren, die zu einer Speicherzellenspalte korrespondieren, in die Daten geschrieben werden, von den Stromabschaltransistoren 71-1 bis 71-mausgeschaltet. Folglich ist es möglich, einen Kriechstrompfad für das Datenschreiben zu unterbrechen, und unnötigen Leistungsverbrauch zu vermeiden.

Viertes Ausführungsbeispiel

Bezugnehmend auf Fig. 23 werden ein Datenbus DB und eine Datenleseschaltung 51, die für Bitleitungen BL1-BLm gemeinsam bereitgestellt sind, weiter der Konfiguration gemäß dem vierten Ausführungsbeispiel hinzugefügt, zusätzlich zu der Konfiguration des Speicherarrays 10 gemäß der zweiten Modifikation des dritten Ausführungsbeispiels, wie in Fig. 19 gezeigt. Die Datenleseschaltung 51 liefert einen Lesestrom 15 an den Datenbus DB beim Datenlesen.

Außerdem sind die Spaltauswahlgates zwischen einem Ende der Bitleitungen BL1 bis Blm und dem Datenbus DB angeordnet. Spaltauswahlgates CSG1, CSG2, . . . werden in Antwort auf ein Spaltauswahlergebnis von einem Spaltdekoder 25 ein/ausgeschaltet. Im Folgenden werden die Spaltauswahlgates CSG1, CSG2, . . . allgemein auch als Spaltauswahlgate CSG bezeichnet.

Folglich werden die korrespondierende Bitleitung BL und ein Datenbus DB durch das Spaltauswahlgate CSG an einer Speicherzellenspalte, die zu einem Spaltauswahlergebnis korrespondiert, elektrisch miteinander verbunden.

Da die Konfigurationen der anderen Bereiche genauso sind wie die des Speicherzellenarrays 10 gemäß der zweiten Modifikation des dritten Ausführungsbeispiels, wie in Fig. 19 gezeigt, erfolgt keine erneute Beschreibung davon.

Außerdem wird eine Verdrahtung, die elektrisch mit dem Source eines Zugriffstransistors ATR verbunden ist, in jeder Speicherzellenspalte als Sourceleitung SL bezeichnet. In dem gesamten Speicherarray 10 sind Sourceleitungen SL1 bis SLm bereitgestellt, die durch die Stromabschalttransistoren 71-1 bis 71-m, die zu jeder Speicherzellenspalte korrespondieren, elektrisch mit einer Massespannung Vss verbunden sind.

Bezugnehmend auf Fig. 24 ist das Setzen der Spannungen und Ströme der Bitleitung BL, der Schreibwortleitung WWL, und der Lesewortleitung RWL, genauso wie bei dem Fall in Fig. 20, wenn Daten in das Speicherarray 10 gemäß dem vierten Ausführungsbeispiel geschrieben werden, mit der Ausnahme, daß der Spannungspegel einer Bitleitung BL nicht auf eine Leistungsversorgungspannung Vcc gesetzt wird, wenn Daten nicht geschrieben werden, sondern auf eine Massespannung Vss. Somit erfolgt keine erneute Beschreibung davon.

In Fig. 23 ist nur die Lieferung des Lesestrom 15 durch Schaltungen bezüglich des Datenlesens verdeutlicht, nämlich durch den Datenbus DB und die Datenleseschaltung 51. Durch Verbinden der anderen Enden der Bitleitungen BL1-BLm mit einem Datenbus/DB, der mit dem Datenbus DB gepaart ist, und durch Setzen des Spannungspegels des Datenbusses DB und des Spannungspegels des Datenbusses/DB auf einen hohen Spannungszustand (Vcc) und einen niedrigen Spannungszustand (Vss), und durch ähnliches Fließen des Datenschreibstroms +/-Iw, wie für die ersten bis dritten Ausführungsbeispiele beschrieben, ist es möglich, die gleiche Datenschreiboperation durchzuführen.

Da das Setzen der Signalpegel von Steuersignalen WE und WC beim Datenschreiben und Datenlesen genauso ist wie bei dem Fall in Fig. 20, erfolgt keine Darstellung.

Im Folgenden wird die Operation für das Lesen von Daten beschrieben.

Vor dem Lesen von Daten wird jede Bitleitung BL auf die Massespannung Vss vorgeladen.

Wenn Daten gelesen werden, wird eine Bitleitung BL, die zu einer ausgewählten Speicherzellenspalte korrespondiert, mit dem Datenbus DB durch ein korrespondierendes Spaltauswahlgate CSG verbunden. Die Datenleseschaltung 51 zieht den Datenbus DB mit der Leistungsversorgungsspannung Vcc hoch, die mit einer Spannung verbunden ist, die von der Massespannung Vss verschieden ist, und liefert den Lesestrom 15 zum Lesen von Daten.

Als ein Ergebnis wird ein Strompfad zwischen der Datenleseschaltung 51, dem Datenbus DB, dem Spaltauswahlgate CSG, der Bitleitung BL, dem Magnettunnelübergangsbereich MTJ, dem Zugriffstransistor ATR, der Sourceleitung SL, dem Stromabschalttransistor 71, und der Massespannung Vss gebildet, und es fließt der Lesestrom 15.

Folglich wird eine Spannungsänderung, die zu dem Widerstandswert des Magnettunnelübergangsbereichs MTJ korrespondiert, der durch den Pegel von Speicherdaten geändert wird, in der Bitleitung BL und dem Datenbus DB erzeugt.

Die Datenleseschaltung 51 setzt den Pegel der Lesedaten DOUT gemäß dem Spannungspegel des Datenbusses DB. Folglich ist es möglich, die Differenz zwischen den Widerstandswerten des Magnettunnelübergangsbereichs MTJ, die zu dem gespeicherten Datenpegel korrespondiert in eine Spannungsdifferenz umzuwandeln, und die Spannungsdifferenz zu lesen.

Wenn Daten gelesen werden, wird eine korrespondierende Schreibwortleitung WWL selektiv auf H-Pegel aktiviert, in Antwort auf ein Reihenauswahlergebnis, und eine Lesewortleitung RWL, die elektrisch mit der Schreibwortleitung WWL verbunden ist, wird auch auf H-Pegel aktiviert. Da die Lesewortleitung RWL, die mit der Schreibwortleitung WWL, die aus einem niederohmigen Material gebildet ist, in Nebenschluß ist, aktiviert wird, ist es möglich, den effektiven Verdrahtungswiderstand der Lesewortleitung RWL zu reduzieren, und die Signalausbreitungsverzögerung der Lesewortleitung RWL zu steuern.

Wie oben beschrieben, ist es durch Setzen der Vorladespannung der Bitleitung BL auf die Massespannung Vss möglich, nur eine Bitleitung, die zu einer ausgewählten Speicherzellenspalte korrespondiert, auf die Leistungsversorgungsspannung Vcc zu laden. Es ist unnötig, einen Ladestrom zum Vorladen der Bitleitungen BL auf die Leistungsversorgungsspannung Vcc an die anderen Speicherzellenspalten zu liefern, wann immer Daten gelesen werden. Als ein Ergebnis ist es möglich, den Leistungsverbrauch des Speicherarrays 10 zu reduzieren.

Da außerdem der Spannungspegel der Bitleitung BL am Ende des Datenschreibens gleich dem Vorladepegel (Massespannung Vss) ist, ist es unnötig, ein neues Vorladen beim Datenlesen vorzunehmen, und somit ist es möglich, das Datenlesen zu beschleunigen.

Erneut bezugnehmend auf Fig. 23 werden, wie bereits beschrieben, die Widerstandswerte der Lesestrompfade in Abhängigkeit von der Position einer ausgewählten Speicherzellenreihe geändert, da der Lesestrom 15 durch den Pfad zwischen dem Datenbus DB, der Bitleitung BL, der Speicherzelle MC, der Sourceleitung SL, und der Massespannung Vss fließt, und folglich kann sich der Wert des Lesestroms ändern.

Wenn sich der Lesestrom in Abhängikeit von der Position einer ausgewählten Speicherzelle ändert, ist es folglich unmöglich Betriebsgrenzen beim Datenlesen in einem Speicherarray gleichmäßig zu halten, und es ist schwierig, jede Betriebsgrenze der MRAM-Vorrichtung ausreichend zu gewährleisten. Als ein Ergebnis kann ein Problem dahingehend auftreten, daß in einem Extremfall eine Fehlfunktion auftritt, und die Produktionsausbeute verschlechtert wird.

Bezugnehmend auf Fig. 25 wird im Falle der Konfiguration gemäß dem vierten Ausführungsbeispiel eine Sourceleitung SL auf die gleiche Metallverdrahtungsschicht (M2) gesetzt, mit der gleichen Form und dem gleichen Material wie eine Bitleitung BL. Folglich werden die Widerstandswerte der Sourceleitung SL und der Bitleitung BL für eine Längeneinheit auf den gleichen Wert entworfen Durch Anordnung der Sourceleitungen SL und der Bitleitungen BL, wie oben beschrieben und in Fig. 24 gezeigt, und durch Bildung der Verbindung (also des Stromabschalttransistors 71) zwischen jeder Sourceleitung SL und der Massespannung Vss, der Verbindung zwischen dem Datenbus DB, an den der Lesestrom 15 geliefert wird, und jeder Bitleitung BL (also das Spaltauswahlgate CSG) an einem Ende und dem anderen Ende eines Speicherarrays, ist es möglich, die Summe der Widerstandswerte der Bitleitungen BL und der Sourceleitungen SL, die in dem Pfad des Lesestroms 15 enthalten sind, unabhängig von der Position einer ausgewählten Speicherzellenreihe fast konstant zu halten.

Folglich ist es möglich zu verhindern, daß der Wert des Lesestroms 15 in Abhängigkeit von der ausgewählten Speicherzellenreihe abweicht. Als ein Ergebnis ist es möglich, die Betriebsgrenzen beim Datenlesen in einem Speicherarray gleichmäßig zu halten, und jede Betriebsgrenze der MRAM- Vorrichtung ausreichend zu gewährleisten.

Außerdem ist es notwendig, eine Sourceleitung SL zu entwerfen, so daß der Widerstandswert der Sourceleitung SL für eine Längeneinheit gleich der einer Bitleitung BL wird. Solang die oben genannte Bedingung erfüllt ist, ist es möglich, jede Verdrahtung für Metallverdrahtungsschichten zu setzen, die voneinander verschieden sind.

Erste Modifikation des vierten Ausführungsbeispiels

Bezugnehmend auf Fig. 26 wird im Falle der Konfiguration gemäß der ersten Modifikation des vierten Ausführungsbeispiels eine Sourceleitung SL fast parallel mit einer Lesewortleitung RWL und einer Schreibwortleitung WWL gesetzt. In dem gesamten Speicherarray 10 werden die Sourceleitungen SL1 bis SLn korrespondierend zu jeder Speicherzellenreihe gesetzt.

Die Stromabschalttransistoren 71 sind zwischen den Sourceleitungen SL1 bis SLn und der Massespannung Vss gesetzt.

Fig. 25 zeigt Stromabschalttransistoren 71-1 bis 71-3, 71-(n-1), und 71n, die zur ersten bis dritten, (n-1)-ten und n-ten Reihen korrespondieren.

Durch Verwendung der oben genannten Konfiguration ist es möglich, eine Schreibwortleitungsspannung oder ein Reihendekodiersignal als ein Steuersignal für einen Stromabschalttransistor 71 zu verwenden, um eine Verbindung/Nicht-Verbindung der Sourceleitung SL und der Massespannung Vss zu steuern, um einen unnötigen Leistungsverbrauch zu verhindern, indem ein Kriechstrompfad unterbrochen wird, wenn Daten geschrieben werden. Als ein Ergebnis ist es unnötig, Steuersignale WE1 bis WEm in Fig. 19 zu erzeugen, und folglich ist es möglich, die Konfiguration von peripheren Schaltungen zu vereinfachen.

Da die Konfigurationen der anderen Teile die gleichen sind wie bei dem Speicherarray 10 gemäß dem vierten Ausführungsbeispiel, wie Fig. 23 zeigt, erfolgt keine erneute detailierte Beschreibung davon. Da das Datenlesen und Datenschreiben für jede Speicherzelle MC, die zu dem Speicherarray gesetzt ist, ähnlich durchgeführt werden kann wie für den Fall gemäß dem vierten Auführungsbeispiel, erfolgt keine erneute detailierte Beschreibung davon.

Ähnlich der Bitleitung BL und der Sourceleitung SL gemäß dem vierten Ausführungsbeispiel ist es möglich, die Summe von Widerstandswerten von Bitleitungen BL und Sourceleitungen SL, die in dem Pfad des Lesestroms 15 enthalten sind, unabhängig von der Position einer ausgewählten Speicherzellenspalte fast konstant zu halten, indem jede Sourceleitung SL und ein Datenbus DB derart designed werden, daß die Verdrahtungswiderstände der Sourceleitung SL und des Datenbusses DB für eine Längeneinheit den gleichen Wert erhalten, und indem, wie in Fig. 26 gezeigt, die Verbindung (also der Stromabschalttransistor (71)) zwischen jeder Sourceleitung SL und der Massespannung Vss gebildet wird, sowie die Verbindung zwischen dem Datenbus DB und der Datenleseschaltung 51 an einem Ende und am anderen Ende eines Speicherarrays gebildet wird.

Als ein Ergebnis ist es möglich zu verhindern, daß sich der Wert des Lesestroms 15 in Abhängigkeit von der ausgewählten Speicherzellenspalte ändert. Folglich ist es möglich, Betriebsgrenzen beim Datenlesen in dem Speicherarray gleichmäßig zu halten, und jede Betriebsgrenze der MRAM-Vorrichtung ausreichend zu gewährleisten.

Ähnlich wie gemäß dem vierten Ausführungsbeispiel ist es notwendig, jede Sourceleitung SL und den Datenbus DB derart zu designen, daß Widerstände der Sourceleitung SL und des Datenbusses DB für eine Längeneinheit den gleichen Wert annehmen. Solang die Bedingung erfüllt ist, ist es möglich, jede Verdrahtung auf Metallverdrahtungsschichten zu setzen, die voneinander verschieden sind.

Zweite Modifikation des vierten Ausführungsbeispiels

Bezugnehmend auf Fig. 27 werden im Falle der Konfiguration gemäß der zweiten Modifikation des vierten Ausführungsbeispiels Dummybitleitungen DMBL, die mit der Massespannung Vss verbunden sind, neu entlang der Spaltrichtung angeordnet. Die Sourceleitungen SL1 bis SLn sind elektrisch mit den Dummybitleitungen DMBL jeweils durch die Stromabschalttransistoren 71-1 bis 71-n elektrisch verbunden.

Da die Konfiguration der anderen Teile genauso ist wie bei dem Speicherarray 10 gemäß der ersten Modifikation des vierten Ausführungsbeispiels, wie in Fig. 26 gezeigt, erfolgt keine erneute detailierte Beschreibung davon. Da das Datenlesen und das Datenschreiben für Speicherzellen MC, die auf dem Speicherarray 10 angeordnet sind, ähnlich durchgeführt werden kann, wie gemäß dem vierten Ausführungsbeispiel erfolgt keine erneute detailierte Beschreibung davon.

Für den Fall der Konfiguration gemäß der ersten Modifikation des vierten Ausführungsbeispiels, wie in Fig. 26 gezeigt, ist es möglich, die Änderung des Lesestroms 15, der von einer ausgewählten Speicherzellenspalte abhängt, zu steuern, und Betriebsgrenzen beim Datenlesen in einem Speicherarray einzustellen, indem die Sourceleitungen SL und der Datenbus DB entsprechend angeordnet werden.

Für den Fall der Konfiguration in Fig. 26 ändert sich jedoch der Widerstandswert des Strompfades, da Verdrahtungslängen der Bitleitungen BL, die in den Lesestrompfaden enthalten sind, in Abhängikeit von der Position einer ausgewählten Speicherzellenreihe geändert werden, und folglich kann sich auch der Wert des Lesestroms ändern.

In dem Fall der Konfiguration gemäß der zweiten Modifikation des vierten Ausführungsbeispiels werden folglich der Datenbus DB und die Sourceleitungen SL ähnlich angeordnet wie gemäß der ersten Modifikation des vierten Ausführungsbeispiels, und das Design erfolgt derart, daß die Verdrahtungswiderstandswerte pro Längeneinheit gleich zueinander werden, selbst zwischen jeder Dummybitleitung DMBL und einer Bitleitung BL. Wie in Fig. 27 gezeigt, sind außerdem die Verbindung zwischen der Dummywortleitung DMBL und der Massespannung Vss sowie die Verbindung (also das Spaltauswahlgate CSG) zwischem dem Datenbus DB, an den der Lesestrom 15 geliefert wird, und jeder Bitleitung BL, an einem Ende und am anderen Ende eines Speicherarrays gebildet.

Als ein Ergebnis ist es möglich, die Summe der Verdrahtungswiderstände von Bitleitungen BL und Dummybitleitungen DMBL, die in dem Pfad des Lesestroms 15 enthalten sind, unabhängig von der Position einer ausgewählten Speicherzellenspalte fast konstant zu halten. Somit kann verhindert werden, daß der Lesestrom 15 sich in Abhängigkeit von einer ausgewählten Speicherzellenreihe ändert.

Durch Anordnung der Bitleitungen BL, der Dummybitleitungen DMBL, der Sourceleitungen SL, und des Datenbusses DB, wie oben beschrieben, ist es möglich, die Summe der Verdrahtungswiderstände von Lesestrompfaden unabhängig von der ausgewählten Speicherzellenreihe und Speicherzellenspalte fast konstant zu halten, also unabhängig von der Position einer ausgewählten Speicherzelle. Als ein Ergebnis ist es möglich, jede Betriebsgrenze der MRAM-Vorrichtung beim Datenlesen stabiler zu gewährleisten.

Fünftes Ausführungsbeispiel

Bezugnehmend auf Fig. 28 sind in dem Fall der Konfiguration gemäß dem fünften Ausführungsbeispiel die Schreibwortleitungen WWL korrespondierend zu jeder Speicherzellenreihe angeordnet, die jeden Satz von zwei Schreibwortleitungen WWL ein Schreibwortleitungspaar bilden.

Zum Beispiel bilden Schreibwortleitungen WWL1 und WWL2, die benachbart zueinander sind, ein Schreibwortleitungspaar WWLP1. Die Schreibwortleitung WWL2 ist eine komplementäre Schreibwortleitung /WWL1 zur Lieferung eines Datenschreibstroms in der entgegengesetzten Richtung der Schreibwortleitung wwu, wenn Daten geschrieben werden. Die Schreibwortleitung WWL1 ist durch einen Transistor QD1 elektrisch mit der Leistungsversorgungsspannung Vcc verbunden. Die Schreibwortleitung WWL2 (/WWL1) ist elektrisch mit der Massespannung Vss verbunden.

Schreibwortleitungen WWL sind in nachfolgenden Speicherzellenreihen ähnlich angeordnet. Ein Schreibwortleitungspaar WWLP2 ist aus einer Schreibwortleitung WWL3 und einer Schreibwortleitung WWL4 (/WWL3) gebildet, die durch einen Transistor QD2 elektrisch mit der Leistungsversorgungsspannung Vcc verbunden sind, und eine Schreibwortleitung WWL, die zur einer ungeraden Reihe korrespondiert, ist mit der Leistungsversorgungsspannung Vcc durch einen Treibertransistor alle zwei Speicherzellenreihen verbunden. Eine Schreibwortleitung WWL, die zu einer geraden Reihe korrespondiert, ist mit der Massespannung Vss elektrisch verbunden.

Jeder Treibertransistor wird korrespondierend zu einem Reihenauswahlergebnis aktiviert. Wenn die erste oder zweite Speicherzellenreihe ausgewählt wird, wird zum Beispiel der Treibertransistor QD1 eingeschaltet. Folglich werden entgegengesetzt gerichtete Datenschreibströme an die Schreibwortleitungen WWL1 und WWL2 (/WWL1) geliefert, die das Schreibwortleitungspaar WWLP1 bilden. Somit erfolgt bei der Konfiguration gemäß dem fünften Ausführungsbeispiel die Auswahl einer Speicherzellenreihe jedes Bitpaar, das alle zwei Speicherzellenreihen gebildet wird.

Im Folgenden werden Schreibwortleitungspaare mit WWLP und Teibertransistoren allgemein mit QD bezeichnet. Ein spezifisches Schreibwortleitungspaar wird zum Beispiel mit WWLP1, und ein spezifischer Treibertransistor wird zum Beispiel mit QD1 bezeichnet. Außerdem wird eine der Schreibwortleitungen, die ein Schreibwortleitungspaar WWLP bilden, also eine Schreibwortleitung, die zu einer ungeraden Speicherzellenreihe korrespondiert, allgemein mit WWL, und die andere der Schreibwortleitungen, die das Paar WWLP bilden, also eine Schreibwortleitung, die zu einer geraden Speicherzellenreihe korrespondiert, allgemein mit /WWL bezeichnet.

Schreibwortleitungen WWL und /WWL zur Bildung des gleichen Schreibwortleitungspaars sind elektrisch miteinander in einem Bereich verbunden, in dem ein Treibertransistor QD gesetzt ist, und in einem Bereich auf der gegenüberliegenden Seite des zuerst genannten Bereichs an den beiden Seiten des Speicherarrays 10. Folglich wird ein Datenschreibstrom Ip als ein reziproker Strom an WWL und /WWL geliefert, die ein Schreibwortleitungspaar bilden, das zu einer ausgewählten Speicherzellenreihe korrespondiert.

Wenn ein Datenschreibmagnetfeld an die MTJ-Speicherzellen durch die Datenschreibströme Ip und +/-Iw angelegt wird, die gemäß einem Spaltauswahlergebnis geliefert werden, werden diese jede andere Spalte in jeder Speicherzellenreihe derart angeordnet, daß Daten nicht gleichzeitig in einer Mehrzahl von Speicherzellen geschrieben werden.

Durch Bildung eines reziproken Strompfades durch ein Schreibwortleitungspaar ist es folglich möglich, die Konfiguration eines Wortleitungstreibers 30 zu vereinfachen, da ein Treibertransistor QD alle zwei Reihen gesetzt werden darf.

Außerdem wirkt ein peripheres Magnetfeld aufgrund eines Datenschreibstroms +Ip, der durch eine Schreibwortleitung WWL fließt, die zu einer ausgewählten Speicherzellenreihe korrespondiert, und ein peripheres Magnetfeld aufgrund eines Datenschreibstroms -Ip, der durch eine Schreibwortleitung /WWL fließt, derart, daß sie sich einander auslöschen. Somit ist es möglich, Magnetfeldrauschen für periphere Bereiche der Speicherzellen zu reduzieren.

Erste Modifikation des fünften Ausführungsbeispiels

Bezugnehmend auf Fig. 29 wird im Falle der Konfiguration gemäß der ersten Modifikation des fünften Ausführungsbeispiels eine Schreibwortleitung WWL von benachbarten Speicherzellenreihen geteilt, zum Beispiel wird eine Schreibwortleitung WWL von einer ersten und zweiten Speicherzellenreihe geteilt. Für aufeinanderfolgende Speicherzellenreihen sind Schreibwortleitungen WWL1 ähnlich angeordnet. Die Schreibwortleitungen WWL1 bis WWLN (N: natürliche Zahl, dargestellt als n/2) sind durch Stromsteuertransistoren 41-1 bis 41-N mit einer Massespannung Vss verbunden.

Außerdem ist jede Schreibwortleitung WWL elektrisch mit korrespondierenden Lesewortleitungen RWL für zwei Reihen verbunden. Zum Beispiel sind Lesewortleitungen RWL1 und RWL2, die zu einer ersten und zweiten Speicherzellenreihe korrespondieren, elektrisch mit der Schreibwortleitung WWL1 verbunden. Somit ist der wesentliche Widerstandswert einer Lesewortleitung RWL beim Datenlesen durch Nebenschluß reduziert. Somit ist es möglich, die Ausbreitungsverzögerung einer Lesewortleitung RWL zu reduzieren und das Datenlesen zu beschleunigen.

Durch Teilen einer Schreibwortleitung WWL ist es außerdem möglich, die Anzahl von angeordneten Schreibwortleitungen WWL in dem gesamten Speicherarray 10 zu reduzieren. Als ein Ergebnis ist es möglich, einen groß genug ausgebildeten Querschnittsbereich zu gewährleisten, indem eine ausreichende Verdrahtungsbreite der Wortleitung WWL sichergestellt wird, da die Schreibwortleitungen WWL angeordnet werden können, indem ein Layoutbereich für zwei Reihen verwendet wird.

In dem Fall einer Schreibwortleitung WWL, an die ein vergleichsweise großer Strom geliefert werden muß, ist es möglich, die Operationen zu stabilisieren, indem die Gefahr eines Kurzschlusses zwischen Verdrahtungen oder eine Unterbrechung einer Verdrahtung aufgrund von Elektromigration vermieden wird, indem die Stromdichte reduziert wird.

Zweite Modifikation des fünften Ausführungsbeispiels

Bezugnehmend auf Fig. 30 ist im Falle der Konfiguration gemäß der zweiten Modifikation des fünften Ausführungsbeispiels jede Lesewortleitung RWL elektrisch mit einer Schreibwortleitung WWL verbunden. Somit ist es möglich, die Ausbreitungsverzögerung beim Datenlesen zu reduzieren, indem jede Lesewortleitung RWL mit einer Schreibwortleitung WWL nebengeschlossen wird.

Wie bereits oben beschrieben, werden im Falle der oben genannten Konfiguration Schreibwortleitungen WWL selektiv durch ein wortleitungstreiber 30 angetrieben.

In dem Fall der Konfiguration in Fig. 30 ist alle zwei Speicherzellenreihen ein Paar gebildet und ein Schreibwortleitungspaar WWLP ist durch zwei Schreibwortleitungen WWL gebildet. Ein Schreibwortleitungspaar WWLP1 ist zum Beispiel durch die Schreibwortleitungen WWL1 und WWL2 (/WWL1) gebildet, die zu der ersten und zweiten Reihe korrespondieren.

Zwei Schreibwortleitungen WWL und /WWL, die das gleiche Schreibwortleitungspaar WWLP bilden, sind elektrisch miteinander durch einen Kurzschlußtransistor 42 verbunden. Der Kurzschlußtransistor 42 ist korrespondierend zu jedem Schreibwortleitungspaar WWLP gesetzt. Jeder Kurzschlußtransistor 42 wird in Antwort auf ein Steuersignal WE eingeschaltet, das beim Datenschreiben auf H-Pegel aktiviert ist. Die Kurzschlußtransistoren sind allgemein mit der Bezugsziffer 42 gekennzeichnet. Ein spezifischer Kurzschlußtransistor ist zum Beispiel mit 42-1 gekennzeichnet.

Fig. 30 zeigt einen Kurzschlußtransistor 42-1, der typischerweise korrespondierend zu der ersten und zweiten Speicherzellenreihe gesetzt ist, und einen Kurzschlußtransistor 42-2, der korrespondierend zu der dritten und vierten Speicherzellenreihe gesetzt ist.

Fig. 31 zeigt eine Zeittafel zur Erläuterung der Reihenauswahloperationen beim Datenlesen und Datenschreiben in einem Speicherarray mit der in Fig. 30 gezeigten Konfiguration.

Ein Leseniederdekodiersignal RRD1, das zu der i-ten (i: ungerade natürliche Zahl von 1 bis n) Speicherzellenreihe korrespondiert ist auf H-Pegel aktiviert, wenn die i-te Speicherzellenreihe als ein Objekt für das Datenlesen ausgewählt ist. Ähnlich ist ein Schreibniederdekodiersignal WRD1, auf H-Pegel aktiviert, wenn die i-te Speicherzellenreihe als ein Objekt für das Datenschreiben beim Datenschreiben ausgewählt ist. Ein Leseniederdekodiersignal/RRD1 ist ein invertiertes Signal des Leseniederdekodiersignals RRD1, und ein Schreibniederdekodiersignal/WRD1 ist ein invertiertes Signal des Schreibniederdekodiersignals WRD1.

Eine Schreibwortleitung WWL1 ist auf H-Pegel aktiviert, wenn entweder eine i-te oder eine (i+1)-te Speicherzellenreihe, die zu der gleichen Schreibwortleitung WWLP korrespondiert, ausgewählt wird. Die andere Schreibwortleitung /WWL1, die das gleiche Wortleitungspaar bildet, und eine Schreibwortleitung WWL, die zu einer nicht ausgewählten Speicherzellenreihe korrespondiert, werden jeweils auf L-Pegel (Massespannung Vss) gesetzt.

Da jeder Kurzschlußtransistor 42 beim Datenschreiben eingeschaltet ist, ist es außerdem möglich, einen Datenschreibstrom Ip als einen reziproken Strom durch die Schreibwortleitungen WWL und /WWL zu liefern, um ein Schreibwortleitungspaar WWLP korrespondierend zu einer ausgewählten Speicherzellenreihe zu bilden.

Beim Datenschreiben ist es notwendig, die Schreibwortleitungen WWL und /WWL, die ein Schreibwortleitungspaar WWLP bilden, das zu einer ausgewählten Speicherzellenreihe korrespondiert, auf die Leistungsversorgungsspannung Vcc und die Massespannung Vss zu setzen.

Da eine Lesewortleitung RWL1 elektrisch mit einer Schreibwortleitung WWL1 verbunden ist, ist dessen Spannungspegel auf den gleichen Wert gesetzt, wie die Schreibwortleitung WWL1.

Folglich ist es notwendig, jede Schreibwortleitung WWL beim Datenlesen unabhängig zu aktivieren (H-Pegel). Somit ist es notwendig, jeden Kurzschlußtransistor 42 auszuschalten, und selektiv nur eine Schreibwortleitung WWL, die zu einer ausgewählten Speicherzellenreihe korrespondiert, auf die Leistungsversorgungsspannung Vcc (H-Pegelspannung) zu setzen.

Folglich ist es notwendig, Worttreiber bereitzustellen, die Konfigurationen aufweisen, die für Schreibwortleitungen WWL unterschiedlich sind, die zu einer ungeraden Reihe und einer geraden Reihe korrespondieren.

Bezugnehmend auf Fig. 30 werden die Konfiguration für einen Schreibworttreiber Wda1, der zu einer Schreibwortleitung WWL1 korrespondiert, und die Konfiguration eines Schreibworttreibers /Wda1, der zu einer Schreibwortleitung WWL2 (/WWL1) korrespondiert, beschrieben.

Erneut bezugnehmend auf Fig. 30 enthält der Schreibworttreiber WDa1 ein Logikgate LG11 zur Ausgabe eines Ergebnisses der Logiksummenoperation (ODER) zwischen den Schreibniederdekodiersignalen WRD1 und WRD2, ein Logikgate LG13 zur Ausgabe eines Ergebnisses der NOR-Operation zwischen einem Ausgangssignal des Logikgates LG11 und einem Leseniederdekodiersignal RRD1, und einen P-Typ MOS-Transistor Q11 und einem N-Typ MOS-Transistor Q12, die jeweils elektrisch zwischen der Leistungsversorgungsspannung Vcc, der Massespannung Vss, und der Schreibwortleitung WWL1 verbunden sind. Ein Ausgangssignal des Logikgates LG13 wird in die Gates der Transistoren Q11 und Q12 eingegeben.

Durch Verwendung der oben genannten Konfiguration verbindet der Schreibworttreiber Wda1 die Schreibwortleitung WWL1 elektrisch mit der Leistungsversorgungsspannung Vcc in Antwort auf die Änderung eines Ausgangsignals des Logikgates LG13, wenn eines der Schreibniederdekodiersignale WRD1 oder WRD2 beim Datenschreiben auf H-Pegel aktiviert ist. Wenn beide Schreibniederdekodiersignale WRD1 und WRD2 auf L-Pegel deaktiviert sind, wird ein Ausgangssignal des Logikgates LG13 auf L-Pegel gesetzt. Somit verbindet der Schreibworttreiber Wda1 die Schreibwortleitung WWL1 elektrisch mit der Massespannung Vss.

Der Schreibworttreiber /Wda1, der für die Schreibwortleitung WWL2 (/WWL1) bereitgestellt ist, enthält einen P-Typ MOS- Transistor Q13 und einen N-Typ MOS-Transistor Q14, die jeweils elektrisch zwischen der Leistungsversorgungsspannung Vcc, der Massespannung Vss, und der Schreibwortleitung WWL2 verbunden sind. Ein Leseniederdekodiersignal /RRD2 wird an die Gates der Transistoren Q13 und Q14 eingegeben.

Das Leseniederdekodiersignal /RRD2 wird unabhängig von einem Reihenauswahlergebnis beim Datenschreiben auf H-Pegel gesetzt. Somit verbindet der Schreibworttreiber /Wda1 die Schreibwortleitung WWL2 (/WWL1) elektrisch mit der Massespannung Vss, wenn der Transistor Q14 eingeschaltet wird.

Da der Kurzschlußtransistor 42-1 beim Datenschreiben in Antwort auf Aktivierung (H-Pegel) eines Steuersignals WE eingeschaltet wird, wird ein reziproker Strompfad durch die Schreibwortleitungen WWL1 und WWL2 (/WWL1) gebildet, und ein Datenstrom Ip wird geliefert, wenn die erste oder zweite Speicherzellenreihe ausgewählt wird, und die Schreibwortleitung WWL1 wird auf die Leistungsversorgungsspannung Vcc gesetzt.

Andererseits werden die Schreibwortdekodiersignale WRD1 und WRD2 beim Datenlesen deaktiviert. Somit verbindet der Schreibworttreiber Wda1 die Schreibwortleitung WWL1 elektrisch mit der Leistungsversorgungsspannung Vcc in Antwort auf die Änderung eines Ausgangsignals des Logikgates LG13 auf L-Pegel, wenn das Leseniederdekodiersignal RRD1 auf H-Pegel aktiviert wird. Folglich wird die Lesewortleitung RWL1, die elektrisch mit der Schreibwortleitung WWL1 verbunden ist, ebenfalls auf H-Pegel aktiviert.

Ähnlich verbindet der Schreibworttreiber /Wda1 elektrisch die Schreibwortleitung WWL2 mit der Leistungsversorgungsspannung Vcc durch den Transistor Q13 in Antwort auf die Aktivierung (auf L- Pegel) des Leseniederdekodiersignals /RRD2.

Da der Kurzschlußtransistor 42-1 beim Datenlesen ausgeschaltet wird, werden die Schreibwortleitungen WWL1 und WWL2 unabhängig auf H-Pegel aktiviert. Entsprechend sind die Lesewortleitungen RWL1 und RWL2 unabhängig auf H-Pegel (Leistungsversorgungsspannung Vcc) aktiviert, in Antwort auf ein Reihenauswahlergebnis.

Ebenso wird für nachfolgende Speicherzellenreihen ein Schreibworttreiber mit der gleichen Konfiguration wie der Schreibworttreiber Wda1 für Schreibwortleitungen, die zu ungeraden Reihen korrespondieren, bereitgestellt, und ein Schreibworttreiber mit der gleichen Konfiguration wie der Schreibworttreiber /Wda1 wird für Schreibwortleitungen /WWL, die zu geraden Reihen korrespondieren, bereitgestellt.

Durch Verwendung der oben genannten Konfiguration ist es möglich, das Datenlesen zu beschleunigen, indem eine Lesewortleitung RWL mit einer Schreibwortleitung WWL, die einen geringen Verdrahtungswiderstand aufweist, nebengeschlossen wird, ein Datenschreibstrom Ip beim Datenschreiben durch ein Schreibwortpaar fließt, das einen reziproken Pfad bildet, und ein Magnetrauschen nach außen einer Speicherzelle reduziert wird.

Dritte Modifikation des fünften Ausführungsbeispiels

Bezugnehmend auf Fig. 32 sind im Falle der Konfiguration gemäß der dritten Modifikation des fünften Ausführungsbeispiels Lesewortleitungen hierarchisch angeordnet, ähnlich wie bei der Konfiguration gemäß dem zweiten Ausführungsbeispiel, wie in Fig. 8 gezeigt. Ähnlich wie bei dem vierten Ausführungsbeispiel wird eine Schreibwortleitung WWL von benachbarten Speicherzellenreihen geteilt.

Ähnlich wie im Fall von Fig. 8 sind Nebenworttreiber RSD11 bis RSD1n und RSD21 bis RSD2n in Bereichen AR1 und AR2 angeordnet, in denen Lesewortleitungen RWL unabhängig angeordnet sind. Nebenworttreiber, die zu zwei Speicherzellenreihen korrespondieren, die sich die gleiche Schreibwortleitung WWL teilen, aktivieren jeweils eine korrespondierende Lesewortleitung RWL gemäß der Aktivierung der geteilten Schreibwortleitung WWL.

Der Nebenworttreiber, der zu einer ungeraden Speicherzellenreihe korrespondiert, wird in Antwort auf die Aktivierung eines Steuersignals SD1 betrieben. Ähnlich arbeitet ein Nebenworttreiber, der zu einer geraden Speicherzellenreihe korrespondiert, in Antwort auf Aktivierung eines Steuersignals SD2. Das Steuersignal SD1 wird aktiviert, wenn eine ungerade Speicherzellenreihe ausgewählt wird. Das Steuersignal SD2 wird aktiviert, wenn die gerade Speicherzellenreihe ausgewählt wird.

Folglich wird eine Schreibwortleitung WWL von benachbarten Speicherzellen geteilt, und es ist möglich, eine Lesewortleitung RWL ohne neue Hauptlesewortleitungen hierarchisch zu teilen, anzuordnen und zu verkürzen.

Da die Konfiguration der anderen Teile genauso ist wie im Falle von Fig. 8, erfolgt keine erneute detailierte Beschreibung davon.

Als ein Ergebnis kann ein Datenlesen beschleunigt werden, indem der Verdrahtungswiderstand jeder Lesewortleitung RWL reduziert wird, und ein Querschnittsbereich kann einfach sichergestellt werden, indem eine Schreibwortleitung WWL geteilt wird, wodurch der Verdrahtungsabstand der Leitung WWL gewährleistet wird. Somit ist es möglich, die Wahrscheinlichkeit von Elektromigration der Schreibwortleitung WWL zu reduzieren und die Betriebszuverlässigkeit zu verbessern.

Außerdem sind Lesewortleitungen RWL hierarchisch angeordnet, und es ist möglich, eine Schreibwortleitung WWL in der Konfiguration von Fig. 9 zu teilen, zur unabhängigen Durchführung jeweils der Datenleseoperation und der Datenschreiboperation in den Bereichen AR1 und AR2.

Vierte Modifikation des fünften Ausführungsbeispiels

Im Falle der Konfiguration gemäß der vierten Modifikation des fünften Ausführungsbeispiels sind die Lesewortleitungen RWL hierarchisch angeordnet, und ein Datenschreibstrom Ip wird an einen reziproken Pfad geliefert, der durch ein Schreibwortleitungspaar WWLP gebildet wird, das alle zwei Speicherzellenreihen gebildet ist, ähnlich wie bei dem Fall der Konfiguration, wie in Fig. 30 gezeigt.

Bezugnehmend auf Fig. 33 sind die Nebenworttreiber RSI11 bis RSI1n und RSI21 bis RSI2n, die jeweils aus einem Inverter gebildet sind, in Bereichen AR1 und AR2 angeordnet, in denen Lesewortleitungen RWL unabhängig angeordnet sind. Die Nebenworttreiber RSI11 bis RSI1n und RSI21 bis RSI2n arbeiten jeweils in Antwort auf Aktivierung eines Steuersignals SD. Wenn das Steuersignal SD deaktiviert ist, wird jede Lesewortleitung RWL deaktiviert gehalten, unabhängig von der Spannung einer korrespondierenden Schreibwortleitung WWL.

Die Nebenworttreiber RSI11 bis RSI1n und RSI21 bis RSI2n unterscheiden sich von den Nebenworttreibern RSD11 bis RSD1n, wie in Fig. 32 gezeigt, wobei jeder eine korrespondierende Lesewortleitung RWL antreibt, indem der Spannungspegel einer korrespondierenden Schreibwortleitung WWL invertiert wird.

Fig. 34 zeigt eine Zeittafel zur Erläuterung der Reihenauswahloperationen beim Datenlesen und Datenschreiben in einem Speicherarray mit der in Fig. 33 gezeigten Konfiguration. Leseniederdekodiersignale RRD1 und /RRD1 und Schreibniederdekodiersignale WRDi und /WRDi sind ähnlich gesetzt wie im Falle von Fig. 31.

Im Falle der in Fig. 33 gezeigten Konfiguration ist es notwendig, die Spannung einer Schreibwortleitung, die zu einer nicht ausgewählten Reihe korrespondiert, auf die Leistungsversorgungsspannung Vcc zu setzen, um eine Lesewortleitung RWL, die zu einer nicht ausgewählten Reihe korrespondiert, beim Datenlesen auf die Massespannung Vss zu setzen.

Folglich wird eine Schreibwortleitung WWL, die zu einer ausgewählten Speicherzellenreihe korrespondiert, auf L-Pegel beim Datenlesen aktiviert. Ähnlich wie bei dem Fall nach Fig. 30 ist es möglich, die Spannung einer Schreibwortleitung WWL jeder Speicherzellenreihe unabhängig zu setzen, da jeder Kurzschlußtransistor 42 beim Datenlesen ausgeschaltet ist. Da außerdem ein Steuersignal SD beim Datenlesen aktiviert wird (H-Pegel), wird in einer ausgewählten Speicherzellenreihe eine Lesewortleitung RWL auf H-Pegel (Leistungsversorgungsspannung Vcc) aktiviert. Folglich ist es möglich, eine Lesewortleitung RWL, die zu einem Reihenauswahlergebnis korrespondiert, selektiv zu aktivieren.

Beim Datenschreiben wird eine Schreibwortleitung WWL1 auf L- Pegel (Massespannung Vss) aktiviert, wenn eine der i-ten oder (i+1)-ten-Speicherzellenreihen, die zu dem gleichen Schreibwortleitungspaar WWLP korrespondiert, ausgewählt wird. Die andere Schreibwortleitung /WWL1, die das gleiche Schreibwortleitungspaar bildet, und eine Schreibwortleitung WWL, die zu einer nicht ausgewählten Speicherzellenreihe korrespondiert, werden jeweils auf H-Pegel (Leistungsversorgungsspannung Vcc) gesetzt.

Ähnlich wie im Fall von Fig. 30 ist es möglich, einen Datenschreibstrom Ip als einen reziproken Strom durch Schreibwortleitungen WWL und /WWL fließen zu lassen, die ein Schreibwortleitungspaar WWLP bilden, das zu einer ausgewählten Speicherzellenreihe korrespondiert, da der Kurzschlußtransistor 42 beim Datenschreiben eingeschaltet ist.

Da jedoch ein Steuersignal SD beim Datenschreiben deaktiviert ist (L-Pegel), wird jede Lesewortleitung RWL auf einen nicht aktiven Zustand (L-Pegel: Massespannung Vss) gesetzt.

Ähnlich wie beim Fall von Fig. 30 ist es notwendig, Worttreiber mit Konfigurationen bereitzustellen, die sich für Schreibwortleitungen WWL, die zu einer ungeraden Reihe und einer geraden Reihe korrespondieren, voneinander unterscheiden. In Fig. 33 ist die Konfiguration eines Schreibworttreibers Wdb1, der zu einer Schreibwortleitung WWL1 korrespondiert, und die für einen Schreibworttreiber /WDb1, der zu einer Schreibwortleitung WWL2 (/WWL1) korrespondiert, beschrieben.

Erneut bezugnehemend auf Fig. 33 enthält der Schreibworttreiber WDb1 ein Logikgate LG21 zur Ausgabe eines Ergebnisses der Logikproduktoperation (UND) zwischen den Schreibniederdekodiersignalen /WRD1 und WRD2, ein Logikgate LG23 zur Ausgabe eines Ergebnisses der NAND-Operation zwischen einem Ausgangssignal des Logikgates LG21 und einem Leseniederdekodiersignal /RRD1, und einen P-Typ MOS-Transistor Q21 und einen N-Typ MOS-Transistor Q22, die jeweils elektrisch zwischen der Leistungsversorgungsspannung Vcc, der Massespannung Vss und der Schreibwortleitung WWL1 verbunden sind. Ein Ausgabesignal des Logikgates LG23 wird an die Gates des Transistors Q21 und Q22 eingegeben.

Durch Verwendung der oben genannten Konfiguration verbindet der Schreibworttreiber WDb1 die Schreibwortleitung WWL1 elektrisch mit der Massespannung Vss in Antwort auf die Änderung eines Ausgangssignals vom Logikgate LG23 auf den H-Pegel, wenn eine der Schreibniederdekodiersignale /WRD1 und /WRD2 beim Datenschreiben auf L-Pegel aktiviert ist. Wenn beide Schreibniederdekodiersignale /WRD1 und /WRD2 auf H-Pegel deaktiviert werden, wird ein Ausgangssignal des Logikgates LG23 auf L-Pegel gesetzt. Somit verbindet der Schreibworttreiber WDb1 die Schreibwortleitung WWL1 elektrisch mit der Leistungsversorgungsspannung Vcc.

Der Schreibworttreiber /WDb1, der für die Schreibwortleitung WWL2 (/WWL1) bereitgestellt ist, enthält einen P-Typ MOS- Transistor Q23 und einen N-Typ MOS-Transistor Q24, die jeweils elektrisch zwischen der Leistungsversorgungsspannung Vcc, der Massespannung Vss und der Schreibwortleitung WWL2 verbunden sind. Ein Leseniederdekodiersignal RRD2 wird an die Gates der Transistoren Q23 und Q24 angelegt.

Das Leseniederdekodiersignal RRD2 wird auf L-Pegel beim Datenschreiben deaktiviert, unabhängig von einem Reihenauswahlergebnis. Folglich verbindet der Schreibworttreiber /WDb1 die Schreibwortleitung WWL2 (/WWL1) elektrisch mit der Leistungsversorgungsspannung Vcc.

Da der Kurzschlußtransistor 42-1 beim Datenschreiben in Antwort auf Aktivierung (H-Pegel) eines Steuersignals WE eingeschaltet wird, wird ein reziproker Strompfad durch die Schreibwortleitungen WWL1 und WWL2 (/WWL1) erzeugt, und ein Datenschreibstrom Ip wird geliefert, wenn die erste oder zweite Speicherzellenreihe ausgewählt wird, und die Schreibwortleitung WWL1 auf die Massespannung Vss gesetzt wird.

Da beide Schreibniederdekodiersignale /WRD1 und /WRD2 beim Datenlesen auf H-Pegel gesetzt werden, verbindet der Schreibworttreiber WDb1 die Schreibwortleitung WWL1 elektrisch mit der Massespannung Vss in Antwort auf die Änderung eines Ausgangssignals des Logikgates LG22 auf H-Pegel, wenn das Leseniederdekodiersignal /RRD1 auf L-Pegel aktiviert wird. Somit wird die Lesewortleitung RWL1, die elektrisch mit der Schreibwortleitung WWL1 verbunden ist, ebenfalls durch den korrespondierenden Nebenworttreiber RSI11 oder RSI21 auf H-Pegel aktiviert.

Beim Datenlesen verbindet der Schreibworttreiber /WDb1 die Schreibwortleitung WWL2 elektrisch mit der Massespannung Vss durch den Transistor Q23 in Antwort auf die Aktivierung (H- Pegel) des Leseniederdekodiersignals /RRD2.

Da der Kurzschlußtransistor 42-1 beim Datenlesen ausgeschaltet ist, werden die Schreibwortleitungen WWL1 und WWL2 gemäß einem Reihenauswahlergebnis unabhängig aktiviert. Entsprechend werden die Lesewortleitungen RWL1 und RWL2 ebenfalls durch einen korrespondierenden Nebenworttreiber auf H-Pegel (Leistungsversorgungsspannung Vcc) aktiviert.

Ein Schreibworttreiber mit der gleichen Konfiguration des Schreibworttreibers WDb1 wird zu Schreibwortleitungen nachfolgender ungerader Speicherzellenreihen gesetzt, und ein Schreibworttreiber mit der gleichen Konfiguration wie der Schreibworttreiber /WDb1 wird zu den Schreibwortleitungen /WWL gesetzt, die zu nachfolgenden geraden Speicherzellenreihen korrespondieren.

Durch Verwendung der oben genannten Konfiguration ist durch hierarchische Lesewortleitungen RWL möglich, das Datenlesen zu beschleunigen, und Magnetrauschen aufgrung des reziproken Pfades des Datenschreibstroms Ip zu reduzieren.

Sechstes Ausführungsbeispiel

Bezugnehmend auf Fig. 35 wird eine MTJ-Speicherzelle MCD gemäß dem sechsten Ausführungsbeispiel bereitgestellt, mit einem Magnettunnelübergangsbereich MTJ und einer Zugriffsdiode DM, ähnlich wie bei der in Fig. 48 gezeigten Konfiguration. Die Konfiguration der MTJ-Speicherzelle MCD unterscheidet sich von der in Fig. 48 gezeigten dadurch, daß die Lesewortleitungen RWL separat von den Schreibwortleitungen WWL angeordnet sind. Die Bitleitungen BL sind derart angeordnet, daß sie die Schreibwortleitungen WWL und Lesewortleitungen RWL kreuzen und, daß sie elektrisch mit dem Magnettunnelübergangsbereich MTJ verbunden sind.

Die Zugriffsdiode DM ist zwischen dem Magnettunnelübergangsbereich MTJ und den Lesewortleitungen RWL verbunden, wobei z. B. die Richtung von dem Magnettunnelübergangsbereich MTJ zu den Lesewortleitungen RWL als Vorwärtsrichtung (Durchlaßrichtung) bezeichnet wird. Die Schreibwortleitungen WWL werden in der Nähe des Magnettunnelübergangsbereichs MTJ gesetzt, ohne mit anderen Verdrahtungen verbunden zu sein.

Bezugnehmend auf Fig. 36 korrespondiert der N-Typbereich NWL, der auf einem Haupthalbleitersubstrat SUB gebildet ist, zu der Kathode einer Zugriffsdiode DM. Wenn die MTJ-Speicherzellen auf dem Halbleitersubstrat in einer Reihe angeordnet sind, ist es möglich, die Zugriffsdiode DM, wie in Fig. 25 gezeigt, mit den Lesewortleitungen RWL zu verbinden, indem die N-Typbereiche NWL elektrisch miteinander verbunden werden, für MTJ-Speicherzellen, die in der gleichen Reihe enthalten sind, ohne Setzen der Lesewortleitungen RWL. Fig. 36 zeigt einen Fall der Bildung einer N-Wanne als einen N-Typbereich. Jedoch ist es auch möglich, anstelle der N-Typwanne einen n⁺-Diffusionsbereich mit einem geringen Widerstandswert zu verwenden. Die Lesewortleitungen. RWL können auch auf einer anderen Metallverdrahtungsschicht angeordnet werden.

Ein P-Typbereich PAR, der auf dem N-Typbereich NWL gebildet ist, korrespondiert zu der Anode des Zugriffsdiode DM. Der P- Typbereich PAR ist elektrisch mit dem Magnettunnelübergangsbereich MTJ durch ein Barrieremetall 140 und einem Metallfilm 150 verbunden.

Schreibwortleitungen WWL und Bitleitungen BL sind auf Metallverdrahtungsschichten M1 und M2 angeordnet. Die Bitleitungen BL sind angeordnet, um den Magnettunnelübergangsbereich MTJ zu kontaktieren.

Der Abstand zwischen den Bitleitungen BL und dem Magnettunnelübergangsbereich MTJ ist geringer als der Abstand zwischen den Schreibwortleitungen WWL und dem Magnettunnelübergangsbereich MTJ. Selbst wenn die gleiche Menge an Strom fließt, ist folglich das Magnetfeld, das durch einen Datenschreibstrom erzeugt wird, der durch eine Bitleitung BL fließt, größer als das Magnetfeld, das durch einen Datenschreibstrom erzeugt wird, der durch eine Schreibwortleitung WWL fließt.

Zur Lieferung der Datenschreibmagnetfelder mit fast der gleichen Intensität an den Magnettunnelübergangsbereich MTJ ist es notwendig, einen Datenschreibstrom zu liefern, der größer ist als der Strom, der durch eine Bitleitung BL zu einer Schreibwortleitung WWL fließt. Bitleitungen BL und Schreibwortleitungen WWL werden auf einer Metallverdrahtungsschicht gebildet, um die Verdrahtungswiderstandswerte zu reduzieren. Wenn die Stromdichte einer Verdrahtung jedoch übermäßig zunimmt, tritt eine Unterbrechung aufgrund von Elektromigration oder Kurzschluß zwischen den Verdrahtungen auf, wodurch die Betriebszuverlässigkeit beeinflußt werden kann. Folglich wird vorzugsweise die Stromdichte einer Verdrahtung gesteuert, durch die ein Datenschreibstrom fließt.

Mit der Anordnung der MTJ-Speicherzellen MCD gemäß dem sechsten Ausführungsbeispiel auf einem Halbleitersubstrat, ist es möglich, die Stromdichte einer Schreibwortleitung WWL zu steuern, an die ein großer Datenschreibstrom geliefert werden muß, und die Zuverlässigkeit einer MRAM-Vorrrichtung zu verbessern, indem der Durchflußbereich (Querschnittsbereich) einer Schreibwortleitung WWL größer gebildet wird als der einer Bitleitung BL näher an dem Magnettunnelübergangsbereich MTJ.

Außerdem ist es zur Verbesserung der Zuverlässigkeit wirkungsvoll eine Metallverdrahtung (Schreibwortleitung WWL im Falle von Fig. 3), an die ein größerer Datenschreibstrom geliefert werden muß, aus einem Material zu bilden, das eine hohe Elektromigrationswiderstandsfähigkeit aufweist. Wenn zum Beispiel die andere Metallverdrahtung aus einer Aluminiumlegierung (AL-Legierung) gebildet wird, ist es zulässig, die Metallverdrahtung für die Elektromigrationswiderstandsfähigkeit in Betracht kommt, aus Kupfer (Cu) zu bilden.

Bezugnehmend auf Fig. 37 wird die Spannung einer Lesewortleitung RWL, also der N-Typbereich NWL beim Datenschreiben auf H-Pegel (Leistungsversorgungsspannung Vcc) gesetzt. Beim Datenlesen fließt kein Strom durch die Lesewortleitung RWL.

Die Leistungsversorgungsspannung Vcc wird an eine Schreibwortleitung WWL angelegt, die zu einer ausgewählten Speicherzelle korrespondiert, und es fließt ein Datenschreibstrom Ip. Durch Setzen eines Endes einer Bitleitung BL auf die Leistungsversorgungsspannung Vcc und des anderen Endes der Leitung BL auf die Massespannung Vss gemäß dem Pegel von Schreibdaten, ist es außerdem möglich, einen Datenschreibstrom +/-Iw fließen zu lassen, der zu dem Pegel der Schreibdaten korrespondiert.

Daten werden in eine MTJ-Speicherzelle geschrieben, indem die Datenschreibströme Ip und +/-Iw fließen. In diesem Fall wird eine Zugriffsdiode DM beim Datenschreiben sicher ausgeschaltet, da eine Lesewortleitung RWL auf die Leistungsversorgungsspannung Vcc gesetzt wird. Folglich ist es möglich, die Datenschreiboperation zu stabilisieren, verglichen mit dem Fall der MTJ-Speicherzelle, wie in Fig. 42 gezeigt.

Im Folgenden wird die Datenleseoperation beschrieben.

Eine Bitleitung BL wird vor dem Datenlesen auf die Massespannung Vss geladen.

Eine Lesewortleitung RWL, die zu einer Speicherzelle MCD korrespondiert, von der Daten gelesen werden, wird auf einen aktiven Zustand (L-Pegel: Massespannung Vss) beim Datenlesen getrieben. Entsprechend ist es möglich, das Datenlesen durchzuführen, indem ein Lesestrom Is durch den Pfad fließt, der zwischen der Bitleitung BL, dem Magnettunnelübergang MTJ, der Zugriffsdiode DM und der Lesewortleitung RWL (Massespannung Vss) gebildet ist, da eine Zugriffsdiode DM auf eine Vorwärtsspannung gesetzt ist.

Durch Verstärken einer Spannungsänderung, die in der Bitleitung BL durch den Lesestrom Is erzeugt wird, ist es möglich, speziell Daten von dem Magnettunnelübergangsbereich MTJ zu lesen.

Bezugnehmend auf Fig. 38 sind in dem Fall der Konfiguration des Speicherarrays 10 gemäß dem sechsten Ausführungsbeispiel Speicherzellen MCD mit der in Fig. 35 gezeigten Konfiguration in einer Matrix angeordnet. Schreibwortleitungen WWL und Lesewortleitungen RWL sind korrespondierend zu Reihen der Speicherzellen MCD angeordnet. Ein Stromsteuertransistor ist zwischen jeder Schreibwortleitung WWL und der Massespannung Vss gesetzt. Jeder Stromsteuertransistor wird in Antwort auf Aktivierung eines Steuersignals WE eingeschaltet.

Fig. 38 zeigt typische Lesewortleitungen RWL1 bis RWL4, Schreibwortleitungen WWL1 bis WWL4, und Stromsteuertransistoren 41-1 bis 41-4, die zu der ersten bis vierten Speicherzellenreihe korrespondieren.

Jede Lesewortleitung RWL ist elektrisch mit einer Schreibwortleitung WWL verbunden, die zu der gleichen Speicherzellenreihe korrespondiert. Folglich ist eine Lesewortleitung RWL, die in einem N-Typbereich gebildet ist, und einen vergleichsweise hohen Widerstandswert aufweist, mit einer Schreibwortleitung WWL nebengeschlossen, die durch eine Metallverdrahtung mit einem geringen Widerstandswert gebildet ist. Durch Verbinden der beiden Leitungen RWL und WWL miteinander an einer Mehrzahl von Knoten, ist es möglich, eine Zeitkonstante weiter zu reduzieren. Somit ist es möglich, die Signalausbreitungsverzögerung einer Lesewortleitung RWL zu reduzieren und das Datenlesen (die Datenleseoperation) zu beschleunigen.

Ein Wortleitungstreiber 30 enthält einen Worttreiber, der zu jeder Schreibwortleitung WWL korrespondiert. Fig. 38 zeigt typische Worttreiber WD1 bis WD4, die zur ersten bis vierten Speicherzellenreihe korrespondieren. Außerdem wird das Symbol WD allgemein für diese Worttreiber verwendet.

Jeder Worttreiber WD erhält eine Leistungsversorgungsspannung Vcc und eine Massespannung Vss von einem Leistungsversorgungsknoten und einem Masseknoten. Speziell wird die Massespannung Vss durch eine Dummybitleitung DMBL geliefert, die in gleicher Richtung gesetzt ist wie eine Bitleitung BL.

Wenn eine korrespondierende Speicherzellenreihe beim Datenlesen und Datenschreiben ausgewählt wird, verbindet jeder Worttreiber WD eine korrespondierende Schreibwortleitung WWL elektrisch mit der Leistungsversorgungsspannung Vcc. Eine korrespondierende Schreibwortleitung WWL ist mit Massespannung Vss verbunden, wenn sie nicht ausgewählt ist.

Durch Verwendung der oben genannten Konfiguration ist es möglich, einen Datenschreibstrom Ip an eine Schreibwortleitung WWL zu liefern, die zu einer ausgewählten Speicherzellenreihe korrespondiert.

Obwohl eine Schaltungskonfiguration zur Lieferung eines Datenschreibstroms +/-Iw an eine Bitleitung BL nicht gezeigt ist, ist es möglich, den Datenschreibstrom +/-Iw zu liefern, indem Spannungen an beiden Enden der Bitleitung BL gesteuert werden, ähnlich wie gemäß dem ersten Ausführungsbeispiel.

Ein Lesestrom Is wird beim Datenlesen durch eine Datenleseschaltung 51 geliefert, ähnlich wie gemäß dem vierten Ausführungsbeispiel. Der Lesestrom Is wird durch einen Datenbus DB geliefert, und ein Spaltauswahlgate CSG wird zwischen dem Datenbus DB und einer Bitleitung BL gesetzt.

Beim Datenlesen wird eine Lesewortleitung RWL, die zu einer nichtausgewählten Reihe korrespondiert, auf einen hohen Spannungszustand (H-Pegel) gesetzt, und eine Lesewortleitung RWL, die zu einer ausgewählten Reihe korrespondiert, wird auf die Massespannung Vss aktiviert. Folglich wird der PN-Übergang einer Zugriffsdiode DM vorwärts gespannt (durchgeschaltet) und ein Lesestrom Is an den Strompfad geliefert, der zwischen dem Datenbus DB, dem Spaltauswahlgate CSG, der Bitleitung BL, dem Magnettunnelübergangsbereich MTJ, der Zugriffsdiode DM, der Lesewortleitung RWL, dem Worttreiber WD, der Dummybitleitung DMBL und der Massespannung Vss gebildet ist.

Durch Designen der Anordnung eines Datenbusses DB und einer Lesewortleitung RWL ähnlich wie bei der Anordnung der Sourceleitung SL und des Datenbusses DB in Fig. 26, ist es möglich, die Widerstandswerte der Lesestrompfade unabhängig von der Position einer Speicherzellenspalte fast konstant zu halten.

Durch Designen der Anordnung einer Dummybitleitung DMBL und einer Bitleitung BL ähnlich wie im Fall von Fig. 27, ist es außerdem möglich, die Summe der Widerstandswerte des Lesestrompfads unabhängig von der Position einer ausgewählten Speicherzellenreihe zu halten, ähnlich wie bei dem Fall gemäß dem vierten Ausführungsbeispiel und seinen Modifikationen. Ebenfalls im Falle eines Speicherarrays bei dem die MTJ- Speicherzellen für hohe Integration geeignet angeordnet sind, ist es möglich, die Änderung eines Lesestroms in Abhängigkeit von der Position einer ausgewählten Speicherzelle zu steuern, und die Betriebsgrenze beim Datenlesen von einer MRAM- Vorrichtung stabil zu gewährleisten.

Erste Modifikation des sechsten Ausführungsbeispiels

Bezugnehmend auf Fig. 39 fließt im Falle der Konfiguration der ersten Modifikation des sechsten Ausführungsbeispiels ein Datenschreibstrom, indem ein Schreibwortleitungspaar verwendet wird, das einen reziproken Strompfad bildet, ähnlich wie bei dem Fall gemäß dem fünften Ausführungsbeispiel und dessen zweiter und vierter Modifikation.

Jede Lesewortleitung RWL ist unabhängig in Bereichen AR1 und AR2 gebildet, ähnlich wie bei dem Fall nach Fig. 2. Jede Lesewortleitung RWL wird durch einen Treiberinverter getrieben, um den Spannungszustand einer Schreibwortleitung WWL zu invertieren, die zu der gleichen Speicherzellenreihe korrespondiert. Treiberinverter sind korrespondierend zu Lesewortleitungen RWL angeordnet. Schreibwortleitungen WWL sind gemeinsam in den Regionen AR1 und AR2 gesetzt. Folglich kann der Verdrahtungswiderstand einer Lesewortleitung RWL reduziert werden, indem die Leitung RWL verkürzt wird. Somit ist es möglich, das Datenlesen zu beschleunigen.

Wenn eine Schreibwortleitung WWL auf einen nichtausgewählten Zustand (L-Pegel) gesetzt ist, wird außerdem die Spannung einer korrespondierenden Lesewortleitung RWL auf H-Pegel gesetzt. Somit wird der Rückwärtsspannungszustand einer Zugriffsdiode DM gewährleistet. Die Massespannung Vss wird an die Treiberinverter durch die Dummybitleitungen DMBL1 und DMBL2 geliefert, die ähnlich bereitgestellt sind wie im Falle von Fig. 38, korrespondierend zu den Regionen AR1 und AR2.

Fig. 39 zeigt typische Lesewortleitungen RWL11 bis RWL13 und RWL21 bis RWL23, Schreibwortleitungen WWL11 bis WWL13 und WWL21 bis WWL23, und Treiberinverter DIV11 bis DIV13 und DIV21 bis DIV23, die zu der ersten bis dritten Speicherzellenreihe korrespondieren. Schreibwortleitungen WWL1 und WWL2 (/WWL1) bilden ein Schreibwortleitungspaar WWLP1, und der Kurzschlußtranssistor 42-1 ist zwischen den Leitungen WWL1 und WWL2 (/WWL1) gesetzt. Lesewortleitungen, Schreibwortleitungen und Treiberinverter sind für nachfolgende Speicherzellenreihen ähnlich angeordnet.

Ein Schreibworttreiber mit der gleichen Konfiguration, wie der in Fig. 33 gezeigte Schreibworttreiber WDb1, ist auf eine Schreibwortleitung WWL gesetzt, die zu einer ungeraden Speicherzellenreihe korrespondiert. Ähnlich ist ein Schreibworttreiber mit der gleichen Konfiguration, wie der in Fig. 33 gezeigte Schreibworttreiber /WDb1 auf eine Schreibwortleitung WWL gesetzt, die zu einer geraden Speicherzellenreihe korrespondiert.

Eine Schaltungskonfiguration zur Lieferung des Datenschreibstroms +/-Iw an eine Bitleitung BL ist nicht gezeigt. Jedoch ist es möglich, den Datenschreibstrom +/-Iw fließen zu lassen, indem die Spannungen an beiden Enden der Bitleitung BL gesteuert werden, ähnlich wie gemäß dem ersten Ausführungsbeispiel.

Durch Verwendung der oben genannten Konfiguration ist es möglich, einen reziproken Strompfad zu bilden, durch ein Schreibwortleitungspaar WWLP, das zu einer ausgewählten Speicherzellenreihe korrespondiert, und einen Datenschreibstrom Ip beim Datenschreiben fließen zu lassen. Folglich ist es möglich, die Struktur der peripheren Schaltungsanordnungen zu vereinfachen und Magnetfeldrauschen zu reduzieren.

Durch das Anordnen eines Datenbusses DB und einer Lesewortleitung RWL ähnlich wie die Anordnung der Sourceleitung SL und des Datenbusses DB in Fig. 26, ist es außerdem möglich, Widerstandswerte der Lesestrompfade unabhängig von der Position einer ausgewählten Speicherzellenspalte in den Regionen AR1 und AR2 fast konstant zu halten.

Durch Anordnung der Dummybitleitungen DMBL1 und DMBL2 und einer Bitleitung BL ähnlich wie bei der Anordnung, die für Fig. 27 beschrieben wurde, ist es möglich, die Summe der Widerstandswerte der Lesestrompfade unabhängig von der Position einer ausgewählten Speicherzellenreihe in den Regionen AR1 und AR2 zu halten.

Obwohl nicht gezeigt, ist es durch Setzen des Datenbusses DB und der Datenleseschaltung 51 in jeder Region, in der Lesewortleitungen RWL unabhängig angeordnet sind, außerdem möglich, die Summe der Widerstandswerte von Lesestrompfaden unabhängig von der Position einer ausgewählten Speicherzelle in dem Speicherarray 10 zu halten.

Selbst wenn eine Konfiguration zur Bildung eines reziproken Strompfades verwendet wird, und ein Datenschreibstrom an Schreibwortleitungen WWL in einem Speicherarray geliefert werden, in dem MTJ-Speicherzellen MCD für hohe Integration geeignet angeordnet sind, ist es möglich, die Änderung des Lesestroms, der von der Position einer ausgewählten Speicherzelle abhängt, zu steuern und die Betriebsgrenze beim Datenlesen von einer MRAM-Vorrichtung stabil zu gewährleisten.

Zweite Modifikation des sechsten Ausführungsbeispiels

Bezugnehmend auf Fig. 40 wird im Falle der Konfiguration gemäß der zweiten Modifikation des sechsten Ausführungsbeispiels eine Schreibwortleitung WWL geteilt, ähnlich wie bei dem Fall gemäß der ersten und dritten Modifikation des fünften Ausführungsbeispiels. Eine Schreibwortleitung WWL wird von jeden zwei benachbarten Speicherzellenreihen geteilt.

Ähnlich wie im Falle von Fig. 39 werden Lesewortleitungen RWL unabhängig in Regionen AR1 und AR2 angeordnet, und Schreibwortleitungen WWL werden gemeinsam für Regionen AR1 und AR2 bereitgestellt. Lesewortleitungen RWL sind hierarchisch zu den Schreibwortleitungen WWL angeordnet. Da der Verdrahtungswiderstand einer Lesewortleitung RWL reduziert werden kann, indem die Leitung RWL verkürzt wird, ist es möglich, das Datenlesen zu beschleunigen.

Jede Lesewortleitung RWL wird durch einen Treiberinverter angetrieben, um den Spannungszustand einer korrespondierenden Schreibwortleitung WWL zu invertieren. Treiberinverter sind korrespondierend zu Lesewortleitungen RWL angeordnet. Die Massespannung Vss wird durch Dummybitleitungen DMBL1 und DMBL2, die ähnlich angeordnet sind, wie im Falle von Fig. 39, an jeden Treiberinverter geliefert.

Die Treiberinverter, die zu zwei Speicherzellenreihen korrespondieren, die die gleiche Schreibwortleitung WWL teilen, setzen jeweils die Spannung einer korrespondierenden Lesewortleitung RWL auf H-Pegel, wenn die gemeinsame Schreibwortleitung WWL auf einem nichtausgewählten Zustand (L- Pegel) gesetzt ist. Somit ist es möglich, jede Zugriffsdiode DM, die zu einer nichtausgewählten Speicherzellenreihe korrespondiert, sicher auf eine Rückwärtsvorspannung zu setzen.

Ein Stromsteuertransistor wird zwischen jede Schreibwortleitung WWL und die Massespannung Vss gesetzt. Jeder Stromsteuertransistor wird in Antwort auf Aktivierung eines Steuersignals WE eingeschaltet.

Fig. 40 zeigt typische Lesewortleitungen RWL11 bis RWL14 und RwL21 bis RwL24, Treiberinverter DIV11 bis DIV14 und DIV21 bis DIV24, Schreibwortleitungen WWL1 und WWL2, und Stromsteuertransistoren 41-1 und 41-2, die zu ersten bis vierten Speicherzellenreihen korrespondieren. Die Schreibwortleitung WWL1 wird won einer ersten und zweiten Speicherzellenreihe geteilt, und die Schreibwortleitung WWL2 wird von einer dritten und vierten Speicherzellenreihe geteilt. Lesewortleitungen, Schreibwortleitungen, und Treiberinverter sind für nachfolgende Speicherzellenreihen ähnlich angeordnet.

Durch Verwendung der oben genannten Konfiguration ist es möglich, Schreibwortleitungen WWL zu teilen und die Anzahl von Schreibwortleitungen WWL auf dem gesamten Speicherarray 10 zu reduzieren. Als ein Ergebnis ist es möglich, einen ausreichenden Durchflußbereich sicherzustellen, durch zum Beispiel Sicherstellung einer ausreichenden Verdrahtungsbreite, da die Schreibwortleitungen WWL angeordnet werden können, indem Layoutbereiche für zwei Reihen verwendet werden.

Im Falle einer Schreibwortleitung WWL, an die ein vergleichsweise hoher Datenschreibstrom geliefert werden muß, ist es möglich, die Gefahr von z. B. Kurzschluß zwischen Verdrahtungen und Unterbrechung der Verdrahtung aufgrund von Elektromigration zu vermeiden, indem die Stromdichte reduziert wird, sowie den Betrieb einer MRAM-Vorrichtung zu stabilisieren.

Durch Anordnung eines Datenbusses DB und Lesewortleitungen RWL ähnlich wie im Falle von Sourceleitungen SL und des Datenbusses DB in Fig. 26, ist es außerdem möglich, Widerstandswerte von Lesestrompfaden unabhängig von der Position einer ausgewählten Speicherzellenspalte in den Regionen AR1 und AR2 jeweils fast konstant zu halten.

Durch Anordnung von Dummybitleitungen DMBL1 und DMBL2 ähnlich wie bei der Anordnung, die für Fig. 27 beschrieben wurde, ist es außerdem möglich, die Summe von Widerstandswerten von Lesestrompfaden unabhängig von der Position einer ausgewählten Speicherzellenreihe in den Regionen AR1 und AR2 jeweils fast konstant zu halten.

Obwohl nicht gezeigt, ist es durch Anordnung des Datenbusses DB und der Datenleseschaltung 51 in jeder Region, in der Lesewortleitungen RWL unabhängig angeordnet sind, möglich, die Summe von Widerstandswerten von Lesestrompfaden unabhängig von der Position einer ausgewählten Speicherzelle fast konstant zu halten.

Selbst wenn die Konfiguration verwendet wird, bei der eine Schreibwortleitung WWL zwischen benachbarten Speicherzellen in einem Speicherarray geteilt wird, in dem MTJ-Speicherzellen MCD geeignet für Hochintegration angeordnet sind, ist es möglich, die Änderung des Lesestroms, der von der Position einer ausgewählten Speicherzelle abhängt, zu steuern, und die Betriebsgrenze beim Datenlesen von einer MRAM-Vorrichtung stabil zu gewährleisten.

Dritte Modifikation des sechsten Ausführungsbeispiels

Bezugnehmend auf Fig. 41 fließt im Falle der Konfiguration gemäß der dritten Modifikation des sechsten Ausführungsbeispiels ein Datenstrom durch einen reziproken Datenstrompfad in einem Speicherarray, in dem die MTJ-Speicherzelle MCDD, wie in Fig. 48 gezeigt, angeordnet ist.

Wortleitungen WL und Bitleitungen BL sind für Speicherzellenreihen und Speicherzellenspalten von Speicherzellen MCDD in einer Matrix angeordnet.

Jede Wortleitung WL wird durch einen Worttreiber getrieben. Ein Worttreiber mit der gleichen Konfiguration wie der in Fig. 33 gezeigte Schreibworttreiber WDb1 wird zu einer Wortleitung WL gesetzt, die zu einer ungeraden Speicherzellenreihe korrespondiert. Ähnlich wird ein Worttreiber mit der gleichen Konfiguration, wie der in Fig. 33 gezeigte Schreibworttreiber /WDb1, zu einer Wortleitung WL gesetzt, die zu einer geraden Speicherzellenreihe korrespondiert. Die Massespannung Vss wird an jeden Worttreiber durch eine Dummybitleitung DMBL geliefert, die in der gleichen Richtung bereitgestellt ist wie eine Bitleitung BL.

Beim Datenschreiben werden folglich zwei Schreibwortleitungen WWL, die zu einer ungeraden Reihe und einer geraden Reihe korrespondieren, und ein Schreibwortleitungspaar bilden, das zu einer ausgewählten Speicherzellenreihe korrespondiert, auf die Massespannung Vss und die Leistungsversorgungsspannung Vcc gesetzt. Wenn jeder Kurzschlußtransistor eingeschaltet ist, fließt außerdem ein Datenschreibstrom als ein reziproker Strom durch das Schreibwortleitungspaar, das zu der ausgewählten Speicherzellenreihe korrespondiert.

Beim Datenlesen ist jedoch jeder Kurzschlußtransistor ausgeschaltet, und nur eine Wortleitung WL, die zu einer ausgewählten Speicherzellenreihe korrespondiert, ist selektiv auf die Massespannung Vss (L-Pegel) gesetzt.

Fig. 41 zeigt typische Wortleitungen WL1 bis WL3 und Worttreiber WDb1, /WDb1 und WDb2, die zu ersten bis dritten Speicherzellenreihen korrespondieren. Schreibwortleitungen WWL1 und WWL2 (/WWL1) bilden ein Schreibwortleitungspaar WWLP1, und ein Kurzschlußtransistor 42-1 ist zwischen die Leitungen WWL1 und WWL2 gesetzt. Lesewortleitungen, Schreibwortleitungen und Treiberinverter sind für aufeinanderfolgende Speicherzellenreihen ähnlich angeordnet.

Eine Schaltungskonfiguration zur Lieferung eines Datenschreibstroms +/-Iw an eine Bitleitung BL ist nicht gezeigt. Es ist jedoch möglich, den Datenschreibstrom +/-Iw zu liefern, indem die Spannung an beiden Enden der Bitleitung BL gesteuert wird, ähnlich wie gemäß dem ersten Ausführungsbeispiel.

Durch Verwendung der oben genannten Konfiguration ist es möglich, einen Datenschreibstrom Ip durch eine Wortleitung WL zu liefern, zur Bildung eines reziproken Strompfades, selbst in dem Fall eines Speicherarrays, in dem Speicherzellen MCDD angeordnet sind, die eine einzelne Wortleitung WL verwenden. Als ein Ergebnis ist es möglich, die peripheren Schaltungen zu vereinfachen und das Magnetfeldrauschen zu reduzieren.

Durch Anordnung eines Datenbusses DB und Wortleitungen WL, ähnlich wie bei dem Fall von Sourceleitungen SL und dem Datenbus DB wie in Fig. 26 ist es außerdem möglich, Widerstandswerte von Lesestrompfaden unabhängig von der Position einer ausgewählten Speicherzellenspalte fast konstant zu halten.

Durch Anordnung von Dummybitleitungen DMBL und Bitleitungen BL, ähnlich wie im Falle von Fig. 27, ist es ferner möglich, die Summe von Widerstandswerten von Lesestrompfaden unabhängig von der Position einer ausgewählten Speicherzellenreihe zu halten, ähnlich wie im Falle des vierten Ausführungsbeispiels und seinen Modifikationen.

Im Falle eines Speicherarrays, in dem MTJ-Speicherzellen MCDD geeignet für Hochintegration angeordnet sind, ist es folglich möglich, die Abweichung eines Lesestroms zu steuern, der von der Position einer ausgewählten Speicherzelle abhängt, und die Betriebsgrenze beim Datenlesen von einer MRAM-Vorrichtung stabil sicherzustellen, bei der Konfiguration, daß der reziproke Strompfad gebildet ist und ein Datenschreibstrom fließt.

Obwohl die Erfindung im Einzelnen beschrieben und verdeutlicht wurde, ist es selbstverständlich, daß dies nur beispielhaft geschehen ist und den Schutzbereich der Erfindung nicht einschränkt.

Claims

1. Magnetdünnfilmspeichervorrichtung mit:
einem Speicherarray (10) mit einer Mehrzahl von Magnetspeicherzellen (MC), die in einer Matrix angeordnet sind,
wobei jede der Magnetspeicherzellen folgendes enthält:
einen Speicherbereich (MTJ), dessen Widerstandswerte gemäß dem Pegel von Speicherdaten geändert werden, die geschrieben werden, wenn ein Datenschreibmagnetfeld, das durch einen ersten und zweiten Datenschreibstrom (Ip, +/-Iw) angelegt wird, größer ist als ein vorbestimmtes Magnetfeld, und
ein Speicherzellenauswahlgate (ATR, DM), das mit dem Speicherbereich in Reihe verbunden ist;
einer Mehrzahl von Schreibwortleitungen (WWL), die korrespondierend zu Reihen der Magnetspeicherzellen bereitgestellt sind, und die durch Verdrahtungen mit einem ersten Widerstand gebildet sind, wobei jede gemäß einem Reihenauswahlergebnis sowohl beim Datenschreiben als auch beim Datenlesen selektiv aktiviert wird;
einer Wortleitungsstromsteuerschaltung (40) zur Bildung und Trennung eines Pfades des ersten Datenschreibstroms für mindestens eine aktivierte der Schreibwortleitungen beim Datenlesen und Datenschreiben;
einer Mehrzahl von Datenleitungen (BL), die korrespondierend zu Spalten der Magnetspeicherzellen bereitgestellt sind;
einer Lese/Schreib-Steuerschaltung (50, 51, 60) zur jeweiligen Lieferung des zweiten Datenschreibstroms und Datenlesestroms (Is) an mindestens eine der Datenleitungen, die zu der ausgewählten Spalte korrespondiert, beim Datenlesen und Datenschreiben; und
einer Mehrzahl von Lesewortleitungen (RWL), die korrespondierend zu Reihen der Magnetspeicherzellenreihen bereitgestellt sind, und durch Verdrahtungen gebildet sind, die jeweils einen zweiten Widerstand aufweisen, der größer ist als der erste Widerstand; wobei
jede der Lesewortleitungen zusammen mit einer korrespondierenden der Schreibwortleitungen beim Datenlesen selektiv aktiviert wird, und
die mindestens eine aktivierte der Lesewortleitungen das korrespondierende Speicherzellenauswahlgate einschaltet.

2. Magnetdünnfilmspeichervorrichtung nach Anspruch 1, wobei das Speicherarray (10) in eine Mehrzahl von Regionen (AR1, AR2) entlang der Spaltrichtung geteilt ist,
die Lesewortleitungen (RWL) für jede der Mehrzahl von Regionen geteilt und angeordnet sind,
jede der Schreibwortleitungen (WWL) in der Mehrzahl von Regionen gemeinsam angeordnet ist, und die Magnetdünnfilmspeichervorrichtung ferner enthält:
eine Mehrzahl von Lesewortleitungstreiber (RSD11-RSD2n), die korrespondierend zu den Lesewortleitungen bereitgestellt sind, wobei
jede der Lesewortleitungen eine korrespondierende der Lesewortleitungen in Antwort auf die Aktivierung der entsprechenden der Schreibwortleitungen beim Datenlesen aktiviert.

3. Magnetdünnfilmspeichervorrichtung nach Anspruch 1 oder 2, ferner enthaltend:
eine Wortleitungstreiberschaltung (30) zur selektiven Aktivierung der Schreibwortleitungen (WWL) gemäß dem Reihenauswahlergebnis; wobei die Wortleitungstreiberschaltung den ersten Datenschreibstrom (Ip) und einen Ladestrom an mindestens eine aktivierte der Schreibwortleitungen beim Datenschreiben und beim Datenlesen liefert, und
ein Magnetfeld (H(RWL)), das durch den Ladestrom erzeugt wird, kleiner ist als ein vorbestimmtes Magnetfeld.

4. Magnetdünnfilmspeichervorrichtung nach einem der Ansprüche 1 bis 3, wobei das Datenschreibmagnetfeld gemäß der Summe von Magnetfeldern (H(WWL), (H(BL)) gebildet ist, die durch den ersten und zweiten Datenschreibstrom (Ip, +/-Iw) gebildet sind,
wobei die Richtung des ersten Datenschreibstroms unabhängig von dem Pegel der Speicherdaten, die zu schreiben sind, konstant ist, und
die Richtung des zweiten Datenschreibstroms anders gesetzt ist, um so vom Pegel der Speicherdaten, die zu schreiben sind, abhängig zu sein.

5. Magnetdünnfilmspeichervorrichtung nach einem der Ansprüche 1 bis 4, wobei die Schreibwortleitungen (WWL) und die Lesewortleitungen (RWL) angeordnet sind, so daß die Richtungen des ersten und zweiten Magnetfeldes (H(WWL)), (H(RWL)), die jeweils durch den ersten und zweiten Ladestrom erzeugt werden, um die Schreibwortleitungen und Lesewortleitungen beim Datenlesen zu aktivieren, voneinander in den Speicherbereich (MTJ) versetzt sind.

6. Magnetdünnfilmspeichervorrichtung nach Anspruch 1, wobei jede der Lesewortleitungen (RWL) mit der korrespondierenden der Schreibwortleitungen (WWL) an mindestens einem Knoten (Nc) elektrisch verbunden ist.

7. Magnetdünnfilmspeichervorrichtung nach Anspruch 6, ferner enthaltend:
eine Stromabschaltschaltung (71-1-71-m) zum Abschalten von Strom, der beim Datenschreiben durch das Speicherzellenauswahlgate (ATR) fließt.

8. Magnetdünnfilmspeichervorrichtung nach Anspruch 6, wobei das Speicherzellenauswahlgate (ATR) den Speicherbereich (MTJ) zwischen einer korrespondierenden der Datenleitungen (BL) und einer Lesereferenzspannung (Vss) elektrisch verbindet, beim eingeschaltet sein,
jede der Datenleitungen auf die Lesereferenzspannung vor dem Datenlesen vorgeladen ist, und
die Lese/Schreib-Steuerschaltung (50, 60) nur die mindestens eine der Datenleitungen, die zu der ausgewählten Spalte korrespondiert, mit einer Spannung (Vcc) verbindet, die von der Lesereferenzspannung verschieden ist.

9. Magnetdünnfilmspeichervorrichtung nach Anspruch 1, ferner mit einer Mehrzahl von Sourceleitungen (SL), die korrespondierend zu der Spalte entlang der gleichen Richtung bereitgestellt sind wie die Datenleitungen (BL), jeweils zur Lieferung einer Lesereferenzspannung (Vss); wobei
der Datenlesestrom (Is) zwischen der Lese/Schreib- Steuerschaltung (51) und der Lesereferenzspannung beim Datenlesen fließt, und
die Sourceleitungen und die Datenleitungen angeordnet sind, so daß die Summe der Verdrahtungswiderstände an Bereichen, in dem Pfad des Datenlesestroms von den Sourceleitungen und der Datenleitungen, die zu der ausgewählten Spalte korrespondieren, fast konstant wird, ohne von der ausgewählten Reihe beim Datenlesen abhängig zu sein.

10. Magnetdünnfilmspeichervorrichtung nach Anspruch 9, wobei jede der Sourceleitungen (SL) mit der Lesereferenzspannung (Vss) an einem Ende des Speicherarrays (10) verbunden ist, jede der Datenleitungen (BL) mit der Lese/Schreib- Steuerschaltung (51) am anderen Ende des Speicherarrays verbunden ist, um den Datenlesestrom (Is) zu erhalten, jede der Sourceleitungen und jede der Datenleitungen den gleichen Verdrahtungswiderstandswert für eine Längeneinheit aufweisen.

11. Magnetdünnfilmspeichervorrichtung nach Anspruch 1, ferner enthaltend:
eine Mehrzahl von Sourceleitungen (SL), die korrespondierend zu der Reihe entlang der gleichen Richtung wie die Lesewortleitung (RWL) und die Schreibwortleitungen (WWL) bereitgestellt sind; und
eine Mehrzahl von Stromabschaltschaltern (71-1-71-m), die elektrisch zwischen den Sourceleitungen und der Lesereferenzspannung (Vss) verbunden sind, und jeweils in Antwort auf die Aktivierung und Deaktivierung einer korrespondierenden der Schreibwortleitungen EIN und AUS geschaltet werden.

12. Magnetdünnfilmspeichervorrichtung nach Anspruch 1, ferner enthaltend:
eine Mehrzahl von Sourceleitungen (SL), die korrespondierend zu der Reihe entlang der gleichen Richtung wie die Lesewortleitungen (RWL) und die Schreibwortleitungen (WWL) bereitgestellt sind, jeweils zur Lieferung einer Referenzspannung (Vss), wobei
die Lese/Schreib-Steuerschaltung (50, 51, 60) folgendes enthält:
eine globale Datenleitung (DB), die entlang der gleichen Richtung bereitgestellt ist wie die Sourceleitungen,
eine Mehrzahl von Spaltauswahlgates (CSG1-CSGm), die zwischen der globalen Datenleitung und den Datenleitungen (BL) bereitgestellt sind, jeweils um gemäß einem Spaltauswahlergebnis eingeschaltet zu werden, und
eine Datenleseschaltung (51) zur Lieferung des Datenlesestroms (Is), der mit der Lesereferenzspannung fließt, an die globale Datenleitung, und wobei
die Sourceleitungen und die globale Datenleitung derart angeordnet sind, daß die Summe der Verdrahtungswiderstände von Bereichen in dem Pfad des Datenlesestroms der Sourceleitungen und der globalen Datenleitung, die zu der ausgewählten Reihe korrespondieren, fast konstant wird, ohne von der ausgewählten Spalte abhängig zu sein.

13. Magnetdünnfilmspeichervorrichtung nach Anspruch 1, ferner enthaltend:
eine Mehrzahl von Sourceleitungen (SL), die korrespondierend zu der Reihe entlang der gleichen Richtung bereitgestellt sind wie die Lesewortleitungen (RWL) und die Schreibwortleitungen (WWL), jeweils zur Lieferung einer Referenzspannung (Vss); und
eine Dummydatenleitung (DMBL), die für die Magnetspeicherzellen gemeinsam entlang der gleichen Richtung bereitgestellt ist wie die Datenleitungen (BL) und die elektrisch mit der Lesereferenzspannung und den Sourceleitungen verbunden ist; wobei
der Datenlesestrom (Is) zwischen der Lese/Schreib- Steuerschaltung (51) und der Lesereferenzspannung beim Datenlesen fließt, und
die Datenleitungen und die Dummydatenleitung derart angeordnet sind, daß die Summe der Verdrahtungswiderstände von Bereichen, die in dem Pfad des Lesestroms der Datenleitungen enthalten sind, die zu der ausgewählten Spalte korrespondieren und der Dummydatenleitung fast konstant wird, ohne von der ausgewählten Reihe abhängig zu sein.

14. Magnetdünnfilmspeichervorrichtung nach Anspruch 1, ferner enthaltend:
eine Mehrzahl von Sourceleitungen (SL), die korrespondierend zu der Reihe entlang der gleichen Richtung bereitgestellt sind, wie die Lesewortleitungen (RWL) und die Schreibwortleitungen (WWL); und
Dummydatenleitungen (DMBL), die entlang der gleichen Richtung angeordnet sind wie die Datenleitungen (BL) und die elektrisch mit der Lesereferenzspannung (Vss) und den Sourceleitungen verbunden sind, wobei
der Datenlesestrom (Is) zwischen der Lese/Schreib- Steuerschaltung (51) und der Lesereferenzspannung beim Datenlesen fließt,
die Sourceleitungen und die globale Datenleitung derart angeordnet sind, daß die Summe von Verdrahtungswiderständen von Bereichen, die in dem Pfad des Datenlesestroms zwischen den Sourceleitungen, die zu der ausgewählten Reihe korrespondieren, und der globalen Datenleitung enthalten sind, fast konstant wird, ohne von der ausgewählten Spalte abhängig zu sein, und
die Datenleitungen und die Dummydatenleitungen derart angeordnet sind, daß die Summe von Verdrahtungswiderständen von Bereichen, die in dem Pfad des Datenlesestroms zwischen den Datenleitungen, die zu der ausgewählten Spalte korrespondieren, und der Dummydatenleitung enthalten sind, fast konstant wird, ohne von der ausgewählten Reihe beim Datenlesen abhängig zu sein.

15. Magnetdünnfilmspeichervorrichtung mit
einem Speicherarray (10), der eine Mehrzahl von Magnetspeicherzellen (MC) aufweist, die in einer Matrix angeordnet sind, wobei jede Magnetspeicherzelle folgendes enthält:
einen Speicherbereich (MTJ), dessen Widerstandswerte gemäß dem Pegel von Speicherdaten geändert werden, die geschrieben werden, wenn ein Datenschreibmagnetfeld, das durch einen ersten und einen zweiten Datenschreibstrom (Ip, +/-Iw) angelegt wird, größer ist als ein vorbestimmtes Magnetfeld, und
ein Speicherzellenauswahlgate (ATR, DM) zum Durchlassen eines Datenlesestroms (Is) durch den Speicherbereich beim Datenlesen;
einer Mehrzahl von Schreibwortleitungen (WWL), die korrespondierend zu Reihen der Magnetspeicherzellen bereitgestellt sind, um ein Schreibwortleitungspaar (WWLP) alle zwei Schreibwortleitungen zu bilden,
wobei die zwei Schreibwortleitungen, die das Schreibwortleitungspaar bilden, beim Datenschreiben an mindestens einem Ende des Speicherarrays elektrisch verbunden sind;
einer Wortleitungstreiberschaltung (30), die an dem anderen Ende des Speicherarrays bereitgestellt ist, um die zwei Schreibwortleitungen, die das Schreibwortleitungspaar bilden, das zu der ausgewählten Reihe korrespondiert, auf eine erste und eine zweite Spannung (Vcc, Vss) jeweils zu setzen, damit beim Datenschreiben der erste Datenschreibstrom fließt;
einer Mehrzahl von Datenleitungen (BL), die korrespondierend zu Spalten der Magnetspeicherzellen bereitgestellt sind;
einer Lese/Schreib-Steuerschaltung (50, 60) zur jeweiligen Lieferung des zweiten Datenschreibstroms und des Datenlesestroms an mindestens eine der Datenleitungen, die zu der ausgewählten Spalte korrespondiert, beim Datenschreiben und Datenlesen; und
einer Mehrzahl von Lesewortleitungen (RWL), die korrespondierend zu den Reihen bereitgestellt sind, die jeweils das Speicherzellenauswahlgate, das zu einem Reihenauswahlergebnis beim Datenlesen korrespondiert, einschalten.

16. Magnetdünnfilmspeichervorrichtung nach Anspruch 15, ferner enthaltend:
einen Kurzschlußschalter (42-1, 42-2, . . .), der an dem einen Ende des Speicherarrays (10) angeordnet ist, das zu jedem Schreibwortleitungspaar (WWLP) korrespondiert, um die korrespondierenden zwei Schreibwortleitungen miteinander elektrisch zu verbinden oder voneinander zu trennen, wobei
jede der Schreibwortleitungen (WWL) durch eine Verdrahtung mit einem ersten Widerstand gebildet ist, und jede der Lesewortleitungen (RWL) durch eine Verdrahtung mit einem zweiten Widerstand gebildet ist, der größer ist als der erste Widerstand, und
jede der Lesewortleitungen zusammen mit einer korrespondierenden der Schreibwortleitungen gemäß dem Reihenauswahlergebnis beim Datenlesen selektiv ausgewählt wird.

17. Magnetdünnfilmspeichervorrichtung mit
einem Speicherarray (10) mit einer Mehrzahl von Magnetspeicherzellen (MC), die in einer Matrix angeordnet sind, wobei jede der Magnetspeicherzellen folgendes enthält:
einen Speicherbereich (MTJ), dessen Widerstandswerte gemäß dem Pegel von Speicherdaten geändert werden, die geschrieben werden, wenn ein Datenschreibmagnetfeld, das durch einen ersten und zweiten Datenschreibstrom (Ip, +/-Iw), angelegt wird, größer ist als ein vorbestimmtes Magnetfeld, und
ein Speicherzellenauswahlgate (ATR, DM) zum Durchlassen eines Datenlesestroms (Is) durch den Speicherbereich beim Datenlesen;
einer Mehrzahl von Schreibwortleitungen (WWL), die korrespondierend zu den Reihen der Magnetspeicherzellen bereitgestellt sind, und jeweils von zwei der Reihen geteilt sind;
einer Wortleitungssteuerschaltung (40) zum Bilden und Trennen des Pfades des ersten Schreibstroms beim Datenschreiben und Datenlesen für mindestens eine aktivierte der Schreibwortleitungen;
einer Wortleitungstreiberschaltung (30) zur Aktivierung der Schreibwortleitungen, die zu der ausgewählten Reihe sowohl beim Datenlesen als auch beim Datenschreiben korrespondieren;
einer Mehrzahl von Datenleitungen (BL), die zu den Spalten der Magnetspeicherzellen korrespondieren;
einer Lese/Schreib-Steuerschaltung (50, 60) zur jeweiligen Lieferung des zweiten Dantenschreibstroms und Datenlesestroms an die mindestens eine der Datenleitungen, die zu der ausgewählten Spalte korrespondiert beim Datenschreiben und Datenlesen; und
einer Mehrzahl von Lesewortleitungen (RWL), die korrespondierend zu Reihen der Magnetspeicherzellen angeordnet sind, jeweils zum Einschalten des korrespondierenden Speicherzellenauswahlgates gemäß einem Reihenauswahlergebnis beim Datenlesen; wobei
jede der Lesewortleitungen zusammen mit der korrespondierenden der Schreibwortleitungen gemäß dem Reihenauswahlergebnis selektiv aktiviert wird.

18. Magnetdünnfilmspeichervorrichtung mit
einem Speicherarray (10) mit einer Mehrzahl von Magnetspeicherzellen (MC), die in einer Matrix angeordnet sind, und die in eine Mehrzahl von Regionen(AR1, AR2) entlang der Spaltrichtung geteilt sind, wobei jede der Magnetspeicherzellen folgendes enthält:
einen Speicherbereich (MTJ), dessen Widerstandswerte gemäß dem Pegel von Speicherdaten, die zu schreiben sind, geändert werden, durch ein Datenschreibmagnetfeld, das durch einen ersten und zweiten Datenschreibstrom (Ip, +/-Iw) erzeugt wird, und ein Speicherzellenauswahlgate (ATR, DM), das in Reihe mit dem Speicherbereich verbunden ist;
einer Mehrzahl von Schreibwortleitungen (WWL), die korrespondierend zu Reihen der Magnetspeicherzellen gemeinsam zu den Regionen bereitgestellt sind, und jeweils aus einer Verdrahtung mit einem ersten Widerstand gebildet sind;
wobei die Schreibwortleitungen gemäß einem Reihenauswahlergebnis selektiv aktiviert werden, um den ersten Datenschreibstrom beim Datenschreiben zu liefern;
einer Mehrzahl von Datenleitungen (BL), die korrespondierend zu Spalten der Magnetspeicherzellen bereitgestellt sind;
einer Lese/Schreib-Steuerschaltung (50, 60) zum jeweiligen Liefern des zweiten Datenschreibstroms und des Datenlesestroms (Is) an die mindestens eine der Datenleitungen, die zu der ausgewählten Spalte korrespondiert, beim Datenschreiben und Datenlesen;
einer Mehrzahl von Hauptleseleitungen (MRWL), die für die Mehrzahl von Regionen gemeinsam bereitgestellt sind, und jeweils aus einer Verdrahtung mit einem zweiten Widerstand gebildet sind;
einer Mehrzahl von Lesewortleitungen (RWL), die korrespondierend zu den Reihen für jede der Mehrzahl von Regionen bereitgestellt sind, und jeweils aus einer Verdrahtung mit einem dritten Widerstand gebildet sind, der größer ist als der erste und zweite Widerstand,
wobei jede der Lesewortleitungen zu irgendeiner der Hauptlesewortleitungen korrespondiert; und
einer Mehrzahl von Lesewortleitungstreibern (RSD11-RSD1n), die korrespondierend zu den Lesewortleitungen bereitgestellt sind, jeweils zur Aktivierung einer korrespondierenden der Lesewortleitungen gemäß der Aktivierung der korrespondierenden der Hauptlesewortleitungen beim Datenlesen;
wobei die mindestens eine aktivierte der Lesewortleitungen das korrespondierende Speicherzellenauswahlgate einschaltet.

19. Magnetdünnfilmspeichervorrichtung nach Anspruch 18, wobei die Magnetdünnfilmspeichervorrichtung auf einem Halbleitersubstrat (SUB) gebildet ist,
jede der Hauptlesewortleitungen (MRWL) für eine Mehrzahl von Reihen der Magnetspeicherzellen angeordnet ist,
die Hauptlesewortleitungen auf der gleichen Metallverdrahtungsschicht (M2) gebildet sind wie die Schreibwortleitungen (WWL).

20. Magnetdünnfilmspeichervorrichtung mit
einem Speicherarray (10) mit einer Mehrzahl von Magnetspeicherzellen (MC), die in einer Matrix angeordnet sind, wobei jede Magnetspeicherzelle folgendes enthält:
einen Speicherbereich (MTJ), dessen Widerstandswerte gemäß dem Pegel von Speicherdaten, die zu schreiben sind, geändert werden, durch ein Datenschreibmagnetfeld, das durch einen ersten und zweiten Datenschreibstrom (Ip, +/-Iw) erzeugt wird, und
einen Zugriffstransistor (ATR), der in Serie mit dem Speicherbereich verbunden ist;
einer Mehrzahl von Datenleitungen (BL), die zu den Spalten der Magnetspeicherzellen korrespondieren;
einer Lese/Schreib-Steuerschaltung (50, 60) zur Lieferung des ersten Datenschreibstroms und des Datenlesestroms (Is) an die mindestens eine der Datenleitungen, die zu der ausgewählten Spalte von den Datenleitungen beim Datenschreiben und Datenlesen korrespondiert;
einer Mehrzahl von Wortleitungen (RWWL), die korrespondierend zu Reihen der Magnetspeicherzellen bereitgestellt sind, und jeweils gemäß einem Reihenauswahlergebnis aktiviert werden, wobei mindestens eine aktivierte der Wortleitungen den korrespondierenden Zugriffstransistor einschaltet; und
einer Wortleitungsstromsteuerschaltung (40) zur Bildung des Strompfades des zweiten Datenschreibstroms auf mindestens einer aktivierten der Wortleitungen beim Datenschreiben, wobei die Wortleitungsstromsteuerschaltung den Strompfad jeder der Wortleitungen beim Datenlesen trennt.