DE10141916A1 - MOS-Halbleitervorrichtung und Verfahren zum Herstellen derselben - Google Patents
MOS-Halbleitervorrichtung und Verfahren zum Herstellen derselbenInfo
- Publication number
- DE10141916A1 DE10141916A1 DE10141916A DE10141916A DE10141916A1 DE 10141916 A1 DE10141916 A1 DE 10141916A1 DE 10141916 A DE10141916 A DE 10141916A DE 10141916 A DE10141916 A DE 10141916A DE 10141916 A1 DE10141916 A1 DE 10141916A1
- Authority
- DE
- Germany
- Prior art keywords
- channel region
- insulating film
- layer
- top surface
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 184
- 238000004519 manufacturing process Methods 0.000 title description 73
- 239000000758 substrate Substances 0.000 claims abstract description 67
- 238000009413 insulation Methods 0.000 claims abstract description 50
- 239000000463 material Substances 0.000 claims description 15
- 230000003796 beauty Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 38
- 238000002955 isolation Methods 0.000 abstract description 6
- 239000010408 film Substances 0.000 description 254
- 239000010410 layer Substances 0.000 description 214
- 238000005530 etching Methods 0.000 description 31
- 238000000034 method Methods 0.000 description 20
- 150000004767 nitrides Chemical class 0.000 description 18
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 14
- 229910052581 Si3N4 Inorganic materials 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 12
- 239000004020 conductor Substances 0.000 description 11
- 239000011810 insulating material Substances 0.000 description 11
- 238000001459 lithography Methods 0.000 description 10
- 238000012545 processing Methods 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 125000001475 halogen functional group Chemical group 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000012774 insulation material Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000007736 thin film deposition technique Methods 0.000 description 2
- 238000000427 thin-film deposition Methods 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- -1 is prepared Substances 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/78654—Monocrystalline silicon transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
- H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
Abstract
Da Ziel der vorliegenden Erfindung ist es, einen Kurzkanaleffekt auf eine Schwellspannung zu unterdrücken. Eine Kanalregion 5, ein Paar Source-Drain-Regionen 8, 9 und ein isolierender Film 2 mit einer Grabenisolationsstruktur sind selektiv in einer Hauptoberfläche eines Halbleitersubstrats 1 ausgebildet. Eine Deckfläche des isolierenden Films 2 ist zurückversetzt, um in einem an die Seitenflächen der Kanalregion 5 angrenzendden Grabenabschnitt tiefer zu sein als eine Deckfläche der Kanalregion 5 und in anderen Abschnitten nahezu auf einer Ebene zu sein mit der Deckfläche der Kanalregion 5. Folglich sind ein Teil der Seitenflächen der Kanalregion 5 sowie deren Deckfläche mit einer Gate-Elektrode 4 mit einem dazwischengefügten Gate-Isolationsfilm 3 bedeckt. Eine Kanalweite W der Kanalregion 5 wird auf einen Wert gesetzt, der kleiner oder gleich einem Doppelten einer maximalen Kanalverarmungsschichtdicke Xdm ist. Überdies ist eine Breite des an die Seitenflächen der Kanalregion 5 angrenzenden Grabens kleiner oder gleich einem Doppelten einer Dicke der Gate-Elektrode 4 gesetzt.
Description
Die vorliegende Erfindung bezieht sich auf eine
MOS-Halbleitervorrichtung, das heißt eine Halbleitervorrichtung
mit einer MOS-Struktur und ein Verfahren zum Herstellen der
Halbleitervorrichtung und spezieller auf eine Verbesserung bei
der Unterdrückung eines Kurzkanaleffektes einer Schwellspan
nung.
Zuallererst werden die in dieser Beschreibung verwendeten Be
griffe beschrieben. In dieser Beschreibung wird im folgenden
eine allgemeine Halbleitervorrichtung, die einen Aufbau auf
weist, der eine Kanalregion, ein Paar Source-Drain-Regionen,
zwischen die die Kanalregion gefügt ist und eine der Kanalre
gion gegenüberliegende Gate-Elektrode mit einem dazwischenge
fügten isolierenden Film, das heißt eine MOS-Struktur, bein
haltet, als eine MOS-Halbleitervorrichtung bezeichnet. Typi
sche Beispiele beinhalten einen MOS-Transistor, wobei die
MOS-Halbleitervorrichtung nicht auf den MOS-Transistor begrenzt
ist. Obwohl eine Gruppe mit einer Source-Region, einer
Drain-Region und einer dazwischengefügten Kanalregion in dieser Be
schreibung als "ein Paar Source-Drain-Regionen" bezeichnet
wird, impliziert der Ausdruck nicht immer, daß die
Source-Region und die Drain-Region zueinander symmetrische Formen
aufweisen.
Fig. 60 ist eine Draufsicht, die eine der Anmelderin bekannte
MOS-Halbleitervorrichtung zeigt. Die Fig. 61 und 62 sind
Querschnittsansichten entlang der Linien K-K bzw. L-L in Fig.
60. Eine Vorrichtung 150 besteht aus einem MOS-Transistor, bei
dem eine Kanalregion 95, ein Paar Source-Drain-Regionen 98 und
99 mit der dazwischengefügten Kanalregion 95 und ein isolie
render Film 92 selektiv in einer Hauptoberfläche eines Halb
leitersubstrates 91 ausgebildet sind.
Das Halbleitersubstrat 91 ist ein Siliziumsubstrat, das eine
P-Dotierung enthält und die Source-Drain-Regionen 98 und 99
enthalten eine N-Dotierung. Eine Gate-Elektrode 94 liegt einer
Deckfläche der Kanalregion 95 mit einem dazwischengefügten Ga
teisolationsfilm 93 gegenüber. Mit anderen Worten, die Vor
richtung 150 ist als N-Kanal-MOS-Transistor ausgebildet. Die
Gate-Elektrode 94 ist aus N-dotiertem Polysilizium ausgebil
det.
Der Gateisolationsfilm 93 besteht beispielsweise aus einem Si
liziumoxidfilm mit einer Dicke von 5 nm. Der isolierende Film
92 ist als ein in einem Graben vergrabener Siliziumoxidfilm
ausgebildet. Der Graben hat eine Tiefe von ungefähr 0.3 µm und
ist dergestalt ausgebildet, daß er die Kanalregion 95 und die
Source-Drain-Regionen 98 und 99 umschließt. Spezieller bildet
der isolierende Film 92 eine Grabenisolationsstruktur. Folg
lich sind die Kanalregion 95 und die Source-Drain-Regionen 98
und 99 von anderen auf der Hauptoberfläche des Halbleitersub
strats 91 ausgebildeten Elementen (beispielsweise anderen Ka
nalregionen und Source-Drain-Regionen, die nicht gezeigt sind)
getrennt.
Eine Deckfläche des isolierenden Films 92 ist auf einer Ebene
mit Deckflächen der Kanalregion 95 und der Source-Drain-Regionen
98 und 99. Aus diesem Grunde liegt die Gateelektrode
94 lediglich der Deckfläche der Kanalregion 95 gegenüber.
Folglich ist eine Richtung, in der ein elektrisches Feld von
der Gate-Elektrode 94 zur Kanalregion 95 anzulegen ist auf ei
ne vertikale Richtung bezüglich der gleichen Deckfläche be
schränkt.
In der der Anmelderin bekannten MOS-Halbleitervorrichtung ist,
wie oben beschrieben, das von der Gate-Elektrode 94 zur Kanal
region 95 anzulegende elektrische Feld auf die vertikale Rich
tung bezüglich der Deckfläche beschränkt. Aus diesem Grunde
gibt es das Problem, daß die Steuermöglichkeiten der
Gate-Elektrode 94 auf die Kanalregion 95 gering sind. Da die Gate
länge durch die Mikrofabrikation einer Vorrichtung verringert
wird, ist folglich der Einfluß eines Drainfeldes erhöht, so
daß eine Schwelle beachtlich reduziert ist. Daher wird ein so
genannter "Kurzkanaleffekt" verursacht.
In den Fig. 61 und 62 kommen eine durch ein Gate-Feld er
zeugte Kanalverarmungsschicht 95a und eine durch ein
Drain-Feld erzeugte Drain-Verarmungsschicht 99a an einem
Gate-Drain-Ende (das heißt einem Ende der Kanalregion 95, das benachbart
zu der Drain-Region 99 ist) miteinander in Kontakt und eine
Raumladung ist über sogenannte "Ladungsteilung" verteilt. Die
se Verarmungsschichten werden erzeugt, wenn eine Gatespannung
VG höher als Null ist (0 < VG) und eine Drainspannung VD höher
als Null ist (0 < VD). Wenn die Gatelänge verringert ist, ist
ein Verhältnis der Drainverarmungsschicht 99a zur Kanalverar
mungsschicht 95a erhöht, so daß eine Schwellspannung in star
kem Maße durch die Drainspannung beeinflußt wird. Folglich ist
die Schwellspannung verringert. Dies impliziert den Kurzkana
leffekt.
Aufgabe der Erfindung ist es, die oben erwähnten der Anmelde
rin bekannten Probleme zu lösen, indem eine MOS-
Halbleitervorrichtung, bei der ein Kurzkanaleffekt einer
Schwellspannung unterdrückt werden kann, sowie ein Verfahren
zum Herstellen der MOS-Halbleitervorrichtung bereitgestellt
werden.
Die Aufgabe wird gelöst durch eine MOS-Halbleitervorrichtung
gemäß Anspruch 1 oder 7.
Ein erster Aspekt der vorliegenden Erfindung ist gerichtet auf
eine MOS-Halbleitervorrichtung mit:
einer Halbleiterschicht, die eine Kanalregion und ein Paar Source-Drain-Regionen, zwischen die die Kanalregion eingefügt ist, aufweist;
einem auf einer Oberfläche der Halbleiterschicht zum Umgeben der Kanalregion und des Paares von Source-Drain-Regionen aus gebildeten Isolationsfilm; und
einer Gate-Elektrode, die auf Seitenflächen der Kanalregion, die zu einem auf an die Kanalregion angrenzenden Oberflächen abschnitten des isolierenden Films ausgebildeten Graben frei liegen, und auf einer Deckfläche der Kanalregion mit einem da zwischengefügten Gate-Isolationsfilm ausgebildet ist, wodurch die Deckfläche und zumindest ein Teil der Seitenflächen der Kanalregion mit dem dazwischengefügten Gate-Isolationsfilm be deckt werden und eine durch eine Stufe zwischen einer Deckflä che eines Abschnitts der die Kanalregion bedeckt, und einer Deckfläche eines Abschnitts, der den isolierenden Film be deckt, definierte Gate-Deckflächenstufe kleiner oder gleich einer Hälfte einer Gatelänge gesetzt wird, welche durch eine Breite des die Kanalregion bedeckenden Abschnitts definiert wird.
einer Halbleiterschicht, die eine Kanalregion und ein Paar Source-Drain-Regionen, zwischen die die Kanalregion eingefügt ist, aufweist;
einem auf einer Oberfläche der Halbleiterschicht zum Umgeben der Kanalregion und des Paares von Source-Drain-Regionen aus gebildeten Isolationsfilm; und
einer Gate-Elektrode, die auf Seitenflächen der Kanalregion, die zu einem auf an die Kanalregion angrenzenden Oberflächen abschnitten des isolierenden Films ausgebildeten Graben frei liegen, und auf einer Deckfläche der Kanalregion mit einem da zwischengefügten Gate-Isolationsfilm ausgebildet ist, wodurch die Deckfläche und zumindest ein Teil der Seitenflächen der Kanalregion mit dem dazwischengefügten Gate-Isolationsfilm be deckt werden und eine durch eine Stufe zwischen einer Deckflä che eines Abschnitts der die Kanalregion bedeckt, und einer Deckfläche eines Abschnitts, der den isolierenden Film be deckt, definierte Gate-Deckflächenstufe kleiner oder gleich einer Hälfte einer Gatelänge gesetzt wird, welche durch eine Breite des die Kanalregion bedeckenden Abschnitts definiert wird.
Vorzugsweise wird der Graben mit einer derartigen Tiefe ausge
bildet, daß die gesamten Seitenflächen der Kanalregion frei
liegen, und die Gateelektrode nahezu die gesamten Seitenflä
chen der Kanalregion mit dem dazwischengefügten Gateisolati
onsfilm bedeckt.
Ein zweiter Aspekt der vorliegenden Erfindung ist auf die MOS-
Halbleitervorrichtung gemäß des ersten Aspekts der vorliegen
den Erfindung gerichtet, worin der isolierende Film einen er
sten isolierenden Film und einen zweiten isolierenden Film
aufweist, die aus voneinander verschiedenen Materialien ausge
bildet sind, der erste isolierende Film zwischen der Halblei
terschicht und dem zweiten isolierenden Film dergestalt vor
gesehen ist, daß er eine Bodenfläche und einen Teil der Sei
tenfläche des zweiten isolierenden Films bedeckt und der Gra
ben auf einer Oberfläche des ersten isolierenden Films ausge
bildet ist, um an seinem Boden den ersten isolierenden Film
freizulegen, an seinen ersten Seitenflächen die Kanalregion
freizulegen und an seinen den ersten Seitenflächen gegenüber
liegenden zweiten Seitenflächen den zweiten isolierenden Film
freizulegen.
Ein dritter Aspekt der vorliegenden Erfindung ist auf die
MOS-Halbleitervorrichtung gemäß des ersten Aspekts der vorliegen
den Erfindung gerichtet, worin die Halbleiterschicht eine
SOI-Schicht bestehend aus einem SOI-Substrat mit einem Halbleiter
substrat, einer isolierenden Schicht und der SOI-Schicht, die
in dieser Reihenfolge aufeinander ausgebildet sind, ist.
Ein vierter Aspekt der vorliegenden Erfindung ist auf die
MOS-Halbleitervorrichtung gemäß des dritten Aspekts der vorliegen
den Erfindung gerichtet, worin der Graben mit einer derartigen
Tiefe ausgebildet ist, daß die isolierende Schicht freiliegt
und die Gate-Elektrode fast die gesamten Seitenflächen der Ka
nalregion mit dem dazwischengefügten Gateisolationsfilm be
deckt.
Ein fünfter Aspekt der vorliegenden Erfindung ist auf die
MOS-Halbleitervorrichtung gemäß des vierten Aspekts der vorliegen
den Erfindung gerichtet, worin der Graben dergestalt ausge
bildet ist, daß mindestens ein Teil einer Bodenfläche der Ka
nalregion freiliegt, und die Gate-Elektrode mindestens einen
Teil der Bodenfläche der Kanalregion mit dem dazwischengefüg
ten Gateisolationsfilm bedeckt.
Ein sechster Aspekt der vorliegenden Erfindung ist gerichtet
auf eine MOS-Halbleitervorrichtung mit:
einem SOI-Substrat mit einem Halbleitersubstrat, einer isolierenden Schicht und einer Halbleiterschicht, die in dieser Reihenfolge aufeinander ausgebildet sind, wobei die Halbleiterschicht eine Kanalregion und ein Paar Source-Drain-Regionen, zwischen die die Kanalregion gefügt ist, aufweist, und die Kanalregion in einem Teil ihrer Bodenfläche mit einem Abstand zur isolierenden Schicht vorgesehen ist; und
einer Gateelektrode, die einen Teil einer Oberfläche der Ka nalregion mit dem dazwischengefügten Gateisolationsfilm be deckt, wobei der Teil der Oberfläche der Kanalregion weder zu dem Paar Source-Drain-Regionen noch zur isolierenden Schicht Kontakt hat.
einem SOI-Substrat mit einem Halbleitersubstrat, einer isolierenden Schicht und einer Halbleiterschicht, die in dieser Reihenfolge aufeinander ausgebildet sind, wobei die Halbleiterschicht eine Kanalregion und ein Paar Source-Drain-Regionen, zwischen die die Kanalregion gefügt ist, aufweist, und die Kanalregion in einem Teil ihrer Bodenfläche mit einem Abstand zur isolierenden Schicht vorgesehen ist; und
einer Gateelektrode, die einen Teil einer Oberfläche der Ka nalregion mit dem dazwischengefügten Gateisolationsfilm be deckt, wobei der Teil der Oberfläche der Kanalregion weder zu dem Paar Source-Drain-Regionen noch zur isolierenden Schicht Kontakt hat.
Ein siebter Aspekt der vorliegenden Erfindung ist auf die MOS-
Halbleitervorrichtung gemäß des ersten, dritten oder sechsten
Aspektes der vorliegenden Erfindung gerichtet, worin eine
Breite des Grabens kleiner oder gleich dem Doppelten einer
Dicke der Gate-Elektrode ist.
Ein achter Aspekt der vorliegenden Erfindung ist auf die
MOS-Halbleitervorrichtung gemäß des ersten, dritten oder sechsten
Aspektes der vorliegenden Erfindung gerichtet, worin eine Ka
nalbreite der Kanalregion kleiner oder gleich dem Doppelten
einer maximalen Kanalverarmungsschichtdicke gesetzt wird.
Ein neunter Aspekt der vorliegenden Erfindung ist auf die
MOS-Halbleitervorrichtung gemäß des ersten, dritten oder sechsten
Aspektes der vorliegenden Erfindung gerichtet, worin die Halb
leiterschicht in eine Mehrzahl von Einheits-Halbleiterschichten
unterteilt ist, die in einer Richtung der
Kanalbreite mit einem Abstand zueinander angeordnet sind, und
ein Paar Seitenflächen und eine Deckfläche einer Kanalregion
von jeder der Einheits-Halbleiterschichten durch die
Gate-Elektrode mit dem dazwischengefügten Gate-Isolationsfilm be
deckt sind.
Ein zehnter Aspekt der vorliegenden Erfindung ist auf ein Ver
fahren zum Herstellen einer MOS-Halbleitervorrichtung gerich
tet mit den Schritten
- a) Vorbereiten eines Substrates, das zumindest in einem Ab schnitt einer Hauptoberfläche desselben einen Halbleiter auf weist,
- b) selektives Ätzen der Hauptoberfläche um ein selektives Zu rückversetzen der Hauptoberfläche zu verursachen, wodurch eine Halbleiterschicht ausgebildet wird, die selektiv von der zu rückversetzten Hauptoberfläche nach oben hervorragt,
- c) Ausbilden eines isolierenden Films auf der im Schritt (b) zurückversetzten Hauptoberfläche um die Halbleiterschicht zu umringen, wobei ein Graben zurückbleibt, zu dem zumindest ein Teil eines Paares von Seitenflächen einer Teilregion der Halb leiterschicht als Seitenwand exponiert ist,
- d) Ausbilden eines isolierenden Films nach dem Schritt (b) oder dem Schritt (c) um die Deckfläche und mindestens einen Teil der Seitenflächen der Teilregion zu bedecken,
- e) Ausbilden eines leitenden Materials nach dem Schritt (d), um die Teilregion der Halbleiterschicht, den Graben und die Deckfläche des isolierenden Films darüber zu bedecken, wo durch eine Gate-Elektrode dergestalt ausgebildet wird, daß die Deckfläche und der mindestens eine Teil der Seitenflächen der Teilregion durch die Gate-Elektrode mit dem dazwischenge fügten isolierenden Film bedeckt werden und eine Gate- Deckflächenstufe, die durch eine Stufe zwischen einer Deckflä che eines die Teilregion bedeckenden Abschnitts und einer Deckfläche eines den isolierenden Film bedeckenden Abschnitts definiert ist, kleiner oder gleich der Hälfte einer Gatelänge gesetzt wird, die durch eine die Teilregion bedeckende Breite definiert ist, und
- f) selektives Einbringen von Verunreinigung durch Nutzen der Gate-Elektrode als Abschirmung um ein Paar Source-Drain-Regionen in einem Paar von Regionen in der Halbleiterschicht mit der dazwischengefügten Abschnittsschicht auszubilden, wo durch bewirkt wird, daß die Teilregion eine Kanalregion ist.
Ein elfter Aspekt der vorliegenden Erfindung ist auf das Ver
fahren zum Herstellen einer MOS-Halbleitervorrichtung gemäß
des zehnten Aspekts der vorliegenden Erfindung gerichtet, wor
in das leitende Material in einer Dicke ausgebildet wird, die
größer oder gleich der Hälfte einer Breite des Grabens im
Schritt (e) ist.
Ein zwölfter Aspekt der vorliegenden Erfindung ist auf das
Verfahren zum Herstellen einer MOS-Halbleitervorrichtung gemäß
des zehnten oder elften Aspekts der vorliegenden Erfindung ge
richtet, worin im Schritt (a) ein SOI-Substrat mit einer iso
lierenden Schicht und einer darauf ausgebildeten SOI-Schicht
als das Substrat vorbereitet wird.
Ein dreizehnter Aspekt der vorliegenden Erfindung ist auf das
Verfahren zum Herstellen einer MOS-Halbleitervorrichtung gemäß
des zwölften Aspekts der vorliegenden Erfindung gerichtet,
worin das selektive Ätzen zur Bewirkung des selektiven Zurück
versetzens der Hauptoberfläche durchgeführt wird, bis in einem
Abschnitt, in dem die Halbleiterschicht im Schritt (b) nicht
hervorragt die isolierende Schicht freigelegt ist und der
isolierende Film im Schritt (c) dergestalt ausgebildet wird,
daß eine Bodenfläche des Grabens die isolierende Schicht er
reicht und dadurch im Schritt (e) die Gate-Elektrode derge
stalt ausgebildet wird, daß sie fast die gesamten Seitenflä
chen zusätzlich zur Deckfläche der Teilregion mit dem dazwi
schengefügten isolierenden Film bedeckt.
Ein vierzehnter Aspekt der vorliegenden Erfindung ist auf das
Verfahren zum Herstellen einer MOS-Halbleitervorrichtung gemäß
des dreizehnten Aspekts der vorliegenden Erfindung gerichtet
und weist weiterhin den Schritt (g) nach dem Schritt (c) und
vor dem Schritt (d) auf, durch den selektiv eine Höhlung aus
gebildet wird, die in einem Oberflächenabschnitt der isolie
renden Schicht dergestalt mit dem Graben verbunden wird, das
mindestens ein Teil einer Bodenfläche der Teilregion freige
legt ist, wobei der isolierende Film ausgebildet wird um min
destens einen Teil der Bodenfläche zusätzlich zu den Deck- und
Seitenflächen der Teilregion im Schritt (d) zu bedecken und
das leitende Material im Schritt (e) ausgebildet wird, um die
im Schritt (g) ausgebildete Höhlung aufzufüllen, so daß die
Gateelektrode ausgebildet wird, um mindestens einen Teil der
Bodenfläche zusätzlich zu den Deck- und Seitenflächen der
Teilregion mit dem dazwischengefügten isolierenden Film zu be
decken.
Ein fünfzehnter Aspekt der vorliegenden Erfindung ist auf das
Verfahren zum Herstellen einer MOS-Halbleitervorrichtung gemäß
irgendeines der Aspekte zehn bis zwölf der vorliegenden Erfin
dung gerichtet, worin der Schritt (c) die Schritte
- 1. (c-1) Ablagern eines Materials des isolierenden Films auf dem Substrat, um die Halbleiterschicht zu bedecken,
- 2. (c-2) Verursachen einer Zurückversetzung einer Deckfläche des Materials des abgelagerten isolierenden Films, um sich einem Niveau einer Deckfläche der Halbleiterschicht anzunähern, und
- 3. (c-3) selektives Ätzen des Materials nach dem Schritt (c-2), um ein Zurückversetzen der Deckfläche des Materials von der Deckfläche der Halbleiterschicht nach unten in einem an die Seitenflächen der Teilregion angrenzenden Abschnitt zu verur sachen, wodurch der Graben ausgebildet wird,
beinhaltet.
Ein sechzehnter Aspekt der vorliegenden Erfindung ist auf das
Verfahren zum Herstellen einer MOS-Halbleitervorrichtung gemäß
irgendeinem der Aspekte zehn bis zwölf der vorliegenden Erfin
dung gerichtet, worin der Schritt (c) weiterhin die Schritte
- 1. (c-1) Ablagern eines ersten isolierenden Materials, um die zurückversetzte Hauptoberfläche und die Deck- und Seitenflä chen der Halbleiterschicht mit einer geringeren Dicke als ei ner Höhe der Halbleiterschicht bezüglich der zurückversetzten Hauptoberfläche zu bedecken,
- 2. (c-2) Ablagern eines von dem ersten isolierenden Material verschiedenen zweiten isolierenden Materials auf dem ersten Isolationsmaterial,
- 3. (c-3) Verursachen einer Zurückversetzung einer Deckfläche ei nes Verbundmaterials, dass das erste und zweite Isolationsmate rial, die abgelagert sind, beinhaltet, um diese einem Niveau der Deckfläche der Halbleiterschicht anzunähern, und
- 4. (c-4) Durchführen eines selektiven Ätzens mit einer höheren Ätzwirkung für das ersteisolierende Material als für das zweite isolierende Material nach dem Schritt (c-3), wodurch bewirkt wird, daß in einem an die Seitenflächen der Teilregion angrenzenden Abschnitt eine Deckfläche des ersten isolierenden Materials von der Deckfläche der Halbleiterschicht nach unten zurückversetzt wird, was in der Ausbildung des Grabens resul tiert,
enthält.
Ein siebzehnter Aspekt der vorliegenden Erfindung ist auf das
Verfahren zum Herstellen einer MOS-Halbleitervorrichtung gemäß
irgendeinem der Aspekte zehn bis sechzehn der vorliegenden Er
findung gerichtet, worin im Schritt (c) der isolierende Film
dergestalt ausgebildet wird, daß eine durch eine Stufe zwi
schen der Deckfläche der Halbleiterschicht und der Deckfläche
des isolierenden Films definierte Deckflächenstufe kleiner
oder gleich der Hälfte der Gatelänge gesetzt wird.
Ein achtzehnter Aspekt der vorliegenden Erfindung ist gerich
tet auf ein Verfahren zum Herstellen einer
MOS-Halbleitervorrichtung mit den Schritten
- a) Vorbereiten eines SOI-Substrates mit einer isolierenden Schicht und einer darauf ausgebildeten SOI-Schicht,
- b) selektives Ätzen der SOI-Schicht, um ein selektives Zu rückversetzen einer Hauptoberfläche der SOI-Schicht zu bewir ken, bis die isolierenden Schicht selektiv freigelegt ist, wodurch eine Halbleiterschicht ausgebildet wird, die nach dem Zurückversetzen selektiv von der Hauptoberfläche nach oben hervorragt,
- c) selektives Ausbilden einer Höhlung in einem Oberflächenab schnitt der isolierenden Schicht der Gestalt, daß ein Teil einer Bodenfläche einer Teilregion der Halbleiterschicht frei gelegt wird,
- d) Ausbilden eines Isolationsfilms, um eine Deckfläche, ein Paar Seitenflächen und den Teil der Bodenfläche in der Teilre gion zu bedecken,
- e) Ausbilden eines leitenden Materials nach dem Schritt (d), um die Höhlung aufzufüllen und die Teilregion zu bedecken, wo durch eine Gate-Elektrode ausgebildet wird, die die Deckflä che, die Seitenflächen und den Teil der Bodenfläche in der Teilregion mit dem dazwischengefügten isolierenden Film be deckt, und
- f) selektives Einbringen von Verunreinigungen unter Benutzung der Gate-Elektrode als Abschirmung, wodurch ein Paar Source-Drain-Regionen in einem Paar von Regionen in der Halbleiter schicht ausgebildet wird, zwischen die die Teilregion einge fügt ist, so daß die Teilregion zu einer Kanalregion wird.
Ein neunzehnter Aspekt der vorliegenden Erfindung ist auf das
Verfahren zum Herstellen einer MOS-Halbleitervorrichtung gemäß
irgendeinem der Aspekte zehn bis achtzehn der vorliegenden Er
findung gerichtet, worin eine Breite der Teilregion, die einer
Kanalweite der Kanalregion entspricht, kleiner oder gleich dem
Doppelten einer maximalen Kanalverarmungsschichtdicke im
Schritt (b) gesetzt wird.
Ein zwanzigster Aspekt der vorliegenden Erfindung ist auf das
Verfahren zum Herstellen einer MOS-Halbleitervorrichtung gemäß
irgendeinem der Aspekte zehn bis achtzehn der vorliegenden Er
findung gerichtet, worin eine Region, die zur Teilregion im
Schritt (c) wird, in eine Mehrzahl von Einheits-Regionen un
terteilt wird, die in einer Richtung einer der Kanalweite der
Kanalregion entsprechenden Weite im Schritt (b) angeordnet
sind,
der isolierende Film dergestalt ausgebildet wird, daß er min destens einen Teil eines Paares von Seitenflächen und eine Deckfläche in jeder der Einheits-Regionen des Schrittes (d) bedeckt, und
im Schritt (e) ein leitendes Material auf dem isolierenden Film ausgebildet wird, so daß die Gate-Elektrode dergestalt ausgebildet wird, daß sie die Deckfläche und den mindestens einen Teil der Seitenflächen in jeder der Einheits-Regionen mit dem dazwischengefügten isolierenden Film bedeckt.
der isolierende Film dergestalt ausgebildet wird, daß er min destens einen Teil eines Paares von Seitenflächen und eine Deckfläche in jeder der Einheits-Regionen des Schrittes (d) bedeckt, und
im Schritt (e) ein leitendes Material auf dem isolierenden Film ausgebildet wird, so daß die Gate-Elektrode dergestalt ausgebildet wird, daß sie die Deckfläche und den mindestens einen Teil der Seitenflächen in jeder der Einheits-Regionen mit dem dazwischengefügten isolierenden Film bedeckt.
Ein einundzwanzigster Aspekt der vorliegenden Erfindung ist
auf das Verfahren zum Herstellen einer MOS-Halbleitervorrichtung
gemäß des zwanzigsten Aspekts der vor
liegenden Erfindung gerichtet, worin die Kanalweite von jeder
der Mehrzahl von Einheits-Kanalregionen, die durch die Mehr
zahl von Einheits-Regionen ausgebildet werden, kleiner oder
gleich dem Doppelten einer maximalen Kanalverarmungsschicht
dicke im Schritt (b) gesetzt wird.
Ein zweiundzwanzigster Aspekt der vorliegenden Erfindung ist
gerichtet auf ein Verfahren zum Herstellen einer
MOS-Halbleitervorrichtung mit den Schritten
- a) Vorbereiten eines Substrates, das mindestens in einem Ab schnitt seiner Hauptoberfläche einen Halbleiter aufweist,
- b) selektives Ätzen der Hauptoberfläche, um ein selektives Zurückversetzen der Hauptoberfläche zu verursachen, wodurch eine Halbleiterschicht ausgebildet wird, die selektiv von der zurückversetzten Hauptoberfläche nach oben hervorragt,
- c) Ausbilden eines isolierenden Films auf der im Schritt (b) zurückversetzten Hauptoberfläche, um die Halbleiterschicht zu umschließen und zu bewirken, daß eine Deckfläche auf einem Ni veau mit einer Deckfläche der Halbleiterschicht ist,
- d) Ausbilden einer Opferschicht, um eine Deckfläche einer Teilregion der Halbleiterschicht und einen Deckflächenab schnitt des daran angrenzenden isolierenden Films zu bedecken,
- e) selektives Einbringen von Verunreinigungen unter Verwen dung der Opferschicht als Abschirmung, wodurch ein Paar Sour ce-Drain-Regionen in einem Paar von Regionen in der Halblei terschicht mit der dazwischengefügten Teilregion ausgebildet werden, so daß die Teilregion zu einer Kanalregion wird,
- f) Ausbilden einer isolierenden Schicht, die aus einem Mate rial ausgebildet ist, daß sich von jenem der Opferschicht un terscheidet, um einen Abschnitt zu bedecken, der über der Deckfläche der Halbleiterschicht und der Deckfläche des iso lierenden Films nicht durch die Opferschicht bedeckt ist,
- g) Durchführen eines selektiven Ätzens mit einer höheren Ätz wirkung für die Opferschicht als für die isolierende Schicht wodurch die Opferschicht entfernt wird,
- h) Ausführen eines selektiven Ätzens unter Verwendung der isolierenden Schicht als Abschirmung, wodurch ein Zurückver setzen des Deckflächenabschnitts des isolierenden Films von der Deckfläche der Halbleiterschicht nach unten bewirkt wird,
- i) Ausbilden eines Isolationsfilms, um einen freigelegten Ab schnitt einer Deckfläche und ein Paar Seitenflächen in der Ka nalregion der Halbleiterschicht zu bedecken, und
- j) Ausbilden eines leitenden Materials auf dem Isolations film, wodurch eine Gateelektrode ausgebildet wird, die die Deckfläche und mindestens einen Teil der Seitenflächen in der Kanalregion mit dem dazwischengefügten isolierenden Film be deckt.
Ein dreiundzwanzigster Aspekt der vorliegenden Erfindung ist
auf das Verfahren zum Herstellen einer MOS-Halbleitervorrichtung
gemäß des zweiundzwanzigsten Aspekts der
vorliegenden Erfindung gerichtet, worin eine einer Kanalweite
der Kanalregion entsprechende Breite einer Region, die zur
Teilregion wird, die, kleiner oder gleich dem Doppelten einer
maximalen Kanalverarmungsschichtdicke im Schritt (b) gesetzt
wird.
Ein vierundzwanzigster Aspekt der vorliegenden Erfindung ist
auf das Verfahren zum Herstellen einer MOS-Halbleitervorrichtung
gemäß des zweiundzwanzigsten oder dreiundzwanzigsten
Aspekts der vorliegenden Erfindung gerichtet,
worin ein SOI-Substrat mit einer isolierenden Schicht und ei
ner darauf ausgebildeten SOI-Schicht als das Substrat im
Schritt (a) vorbereitet wird,
das selektive Ätzen zur Bewirkung des selektiven Zurückverset zens der Hauptoberfläche durchgeführt wird, bis in einem Ab schnitt in dem im Schritt (b) die Halbleiterschicht nicht her vorragt, die isolierende Schicht freigelegt wird, und
das selektive Ätzen zur Bewirkung der Zurückversetzung des Deckflächenabschnitts des isolierenden Films nach unten durchgeführt wird, bis im Schritt (h) die isolierende Schicht freigelegt ist,
und das Herstellungsverfahren weiterhin den Schritt (k) selek tives Entfernen eines Oberflächenabschnitts der isolierenden Schicht der Gestalt, daß eine Bodenfläche der Kanalregion nach dem Schritt (h) und vor dem Schritt (i) freigelegt ist, aufweist,
der isolierende Film ausgebildet wird, um die Bodenfläche zu sätzlich zu der Deckfläche und den Seitenflächen in der Kanal region im Schritt (i) zu bedecken, und
im Schritt (j) das leitende Material auf dem isolierenden Film ausgebildet wird, so daß die Gate-Elektrode dergestalt ausge bildet wird, daß sie die Bodenfläche zusätzlich zu der Deck fläche und den Seitenflächen in der Kanalregion mit dem dazwi schengefügten isolierenden Film bedeckt.
das selektive Ätzen zur Bewirkung des selektiven Zurückverset zens der Hauptoberfläche durchgeführt wird, bis in einem Ab schnitt in dem im Schritt (b) die Halbleiterschicht nicht her vorragt, die isolierende Schicht freigelegt wird, und
das selektive Ätzen zur Bewirkung der Zurückversetzung des Deckflächenabschnitts des isolierenden Films nach unten durchgeführt wird, bis im Schritt (h) die isolierende Schicht freigelegt ist,
und das Herstellungsverfahren weiterhin den Schritt (k) selek tives Entfernen eines Oberflächenabschnitts der isolierenden Schicht der Gestalt, daß eine Bodenfläche der Kanalregion nach dem Schritt (h) und vor dem Schritt (i) freigelegt ist, aufweist,
der isolierende Film ausgebildet wird, um die Bodenfläche zu sätzlich zu der Deckfläche und den Seitenflächen in der Kanal region im Schritt (i) zu bedecken, und
im Schritt (j) das leitende Material auf dem isolierenden Film ausgebildet wird, so daß die Gate-Elektrode dergestalt ausge bildet wird, daß sie die Bodenfläche zusätzlich zu der Deck fläche und den Seitenflächen in der Kanalregion mit dem dazwi schengefügten isolierenden Film bedeckt.
Gemäß des ersten Aspekts der vorliegenden Erfindung sind so
wohl die Seitenflächen als auch die Deckfläche der Kanalregion
durch die Gate-Elektrode bedeckt. Dadurch kann ein Kurzkana
leffekt unterdrückt werden. Da der isolierende Film die Halb
leiterschicht umschließt, kann darüber hinaus eine elektrische
Isolation zwischen der Halbleiterschicht und den anderen Ele
menten verwirklicht werden. Zusätzlich ist die Stufe der Deck
fläche der Gate-Elektrode auf einen optimalen Bereich be
grenzt. Im Verlauf der Herstellung der Vorrichtung ist es des
halb möglich, das Problem einer Halobildung abzuschwächen, wo
bei ein abgedünnter Abschnitt der Gate-Elektrode in einen der
artigen Bereich gelegt wird, daß es kein praktisches Problem
gibt. Daher kann eine Vorrichtung mit hoher Präzision verwirk
licht werden.
Gemäß des zweiten Aspekts der vorliegenden Erfindung weist der
isolierende Film in dem unter der Bodenfläche des Grabens vor
gesehenen Abschnitt nicht den zweiten isolierenden Film auf,
sondern weist den zweiten isolierenden Film in anderen Ab
schnitten auf. Deshalb kann unter Verwendung selektiven Ätzens
mit einer größeren Ätzwirkung für den ersten isolierenden Film
als für den zweiten isolierenden Film der Graben auf einfache
Weise ausgebildet werden.
Gemäß des dritten Aspekts der vorliegenden Erfindung ist es
möglich, für die Vorrichtung, die das SOI-Substrat verwendet,
den Vorteil zu erhalten, daß ein Kurzkanaleffekt unterdrückt
werden kann.
Gemäß des vierten Aspekts der vorliegenden Erfindung sind fast
die ganzen Seitenflächen der Kanalregion mit der
Gate-Elektrode bedeckt. Deshalb kann der Kurzkanaleffekt in be
trächtlicherem Umfang unterdrückt werden.
Gemäß des fünften Aspekts der vorliegenden Erfindung ist zu
mindest ein Teil der Bodenfläche der Kanalregion mit der
Gate-Elektrode bedeckt. Daher kann der Kurzkanaleffekt in viel be
trächtlicherem Umfang unterdrückt werden.
Gemäß des sechsten Aspekts der vorliegenden Erfindung ist die
Bodenfläche der Kanalregion mit Ausnahme eines Teiles davon
mit der Gate-Elektrode bedeckt. Deshalb kann der Kurzkanalef
fekt in weitaus beträchtlicherem Umfang unterdrückt werden.
Zusätzlich ist ein Teil der Bodenfläche der Kanalregion mit
der isolierenden Schicht verbunden. Deshalb kann eine mecha
nische Festigkeit im Verlauf der Herstellung der Vorrichtung
vergrößert werden. Daraus resultierend kann die Fertigungsaus
beute erhöht werden.
Gemäß des siebten Aspekts der vorliegenden Erfindung ist die
Breite des Grabens kleiner oder gleich dem Doppelten der Dicke
der Gate-Elektrode gewählt. Deshalb kann das Problem des
Brennpunktabstands beseitigt werden, so daß die Gate-Elektrode
mit hoher Präzision vorgesehen werden kann. Mit anderen Worten
es kann eine Vorrichtung, die eine höhere Präzision aufweist,
verwirklicht werden.
Gemäß des achten Aspekts der vorliegenden Erfindung ist die
Kanalweite kleiner oder gleich dem Doppelten der maximalen Ka
nalverarmungsschichtdicke. Deshalb kann der Kurzkanaleffekt
auf effektivere Weise unterdrückt werden.
Gemäß des neunten Aspekts der vorliegenden Erfindung ist die
Halbleiterschicht in eine Mehrzahl von Einheits-Halbleiterschichten
unterteilt, die in der Richtung der Kanal
weite mit einem Abstand untereinander angeordnet sind. Die
Deckfläche und die Seitenflächen in der Kanalregion von jeder
der Einheits-Halbleiterschichten sind mit der Gate-Elektrode
mit dem dazwischengefügten isolierenden Film bedeckt. Deshalb
kann der Kurzkanaleffekt unterdrückt werden und eine Stromka
pazität kann verglichen mit einer der Anmelderin bekannten
Vorrichtung ohne Vergrößerung in einer Fläche erhöht werden.
Gemäß des zehnten Aspekts der vorliegenden Erfindung sind zu
mindest ein Teil der Seitenflächen sowie die Deckfläche der
Kanalregion durch die Gate-Elektrode bedeckt. Deshalb ist es
möglich, eine MOS-Halbleitervorrichtung zu erhalten, bei der
der Kurzkanaleffekt unterdrückt werden kann. Darüberhinaus ist
der isolierende Film dergestalt ausgebildet, daß er die Halb
leiterschicht umschließt. Deshalb kann eine elektrische Isola
tion zwischen der Halbleiterschicht und anderen Elementen ver
wirklicht werden. Zusätzlich ist die Stufe der Deckfläche der
Gate-Elektrode auf einen optimalen Bereich begrenzt. Deshalb
ist es möglich, das Problem einer Halobildung abzuschwächen,
wobei der abgedünnte Abschnitt der Gate-Elektrode in einen
derartigen Bereich gelegt wird, daß kein praktisches Problem
auftritt. Weiterhin wird unter Verwendung der Gate-Elektrode
als Abschirmung die Verunreinigung selektiv eingebracht. Folg
lich kann ein Paar Source-Drain-Regionen in Selbstausrichtung
ausgebildet werden.
Gemäß des elften Aspekts der vorliegenden Erfindung wird die
Breite des Grabens kleiner oder gleich dem Doppelten der Dicke
der Gate-Elektrode gewählt. Deshalb kann das Problem eines
Brennpunktabstands abgeschwächt werden, so daß die
Gate-Elektrode mit höherer Präzision vorgesehen werden kann.
Gemäß des zwölften Aspekts der vorliegenden Erfindung kann ei
ne Vorrichtung, die einen Vorteil darin aufweist, daß der
Kurzkanaleffekt unterdrückt werden kann, in dem SOI-Substrat
hergestellt werden.
Gemäß des dreizehnten Aspekts der vorliegenden Erfindung sind
nahezu die gesamten Seitenflächen der Kanalregion durch die
Gate-Elektrode bedeckt. Deshalb ist es möglich, eine Vorrich
tung zu erhalten, bei der der Kurzkanaleffekt in deutlicherer
Weise unterdrückt werden kann.
Gemäß des vierzehnten Aspekts der vorliegenden Erfindung ist
zumindest ein Teil der Bodenfläche der Kanalregion mit der Ga
te-Elektrode bedeckt. Deshalb ist es möglich, eine Vorrichtung
zu erhalten, bei der der Kurzkanaleffekt sehr viel deutlicher
unterdrückt werden kann.
Gemäß des fünfzehnten Aspekts der vorliegenden Erfindung wird
der isolierende Film einem selektiven Ätzvorgang unterzogen,
so daß der Graben ausgebildet wird. Daher kann der Graben auf
einfache Weise ausgebildet werden.
Gemäß des sechzehnten Aspekts der vorliegenden Erfindung wird
unter Verwendung des selektiven Ätzens mit einer größeren Ätz
wirkung für das ersteisolierende Material als für das zwei
te isolierende Material die Zurückversetzung der Deckfläche
des ersten isolierenden Materials bewirkt. Daher wird be
wirkt, daß die Deckfläche des isolierenden Films in dem an
die Kanalregion angrenzenden Abschnitt zurückversetzt wird.
Folglich wird die zurückversetzte Oberfläche des Isolations
films, in der die Gate-Elektrode vergraben ist, ohne Verwen
dung einer Maskenstruktur, die eine Ausrichtung erfordert, in
Selbst-Ausrichtung ausgebildet.
Gemäß des siebzehnten Aspekts der vorliegenden Erfindung ist
die Stufe zwischen der Höhe der Deckfläche des isolierenden
Films und der Höhe der Deckfläche der Halbleiterschicht auf
den optimalen Bereich begrenzt. Deshalb ist es möglich, das
Problem einer Halobildung zu vermindern, wobei für den abge
dünnten Abschnitt der Gate-Elektrode ein Bereich gewählt wird,
bei dem kein praktisches Problem auftritt, ohne daß ein spezi
eller Schritt zu dem Schritt des Ausbildens der Gate-Elektrode
hinzugefügt wird.
Gemäß des achtzehnten Aspekts der vorliegenden Erfindung ist
ein Teil der Bodenfläche der Kanalregion durch die Gate-Elektrode
bedeckt. Deshalb ist es möglich, eine Vorrichtung zu
erhalten, in der der Kurzkanaleffekt sehr viel deutlicher un
terdrückt werden kann. Zusätzlich ist die Höhlung dergestalt
ausgebildet, daß ein mit der isolierenden Schicht zu verbin
dender Abschnitt auf der Bodenfläche der Kanalregion zurück
bleibt. Daher kann eine mechanische Festigkeit erhöht werden.
Daraus resultierend kann die Fertigungsausbeute erhöht werden.
Gemäß des neunzehnten Aspekts der vorliegenden Erfindung wird
die Kanalweite kleiner oder gleich dem Doppelten der maximalen
Kanalverarmungsschichtdicke gewählt. Daher ist es möglich, ei
ne Vorrichtung zu erhalten, bei der der Kurzkanaleffekt auf
effektivere Weise unterdrückt werden kann.
Gemäß des zwanzigsten Aspektes der vorliegenden Erfindung ist
die Kanalregion in eine Mehrzahl von Einheits-Kanalregionen
unterteilt, die in Richtung der Kanalweite angeordnet sind.
Die Deckfläche und zumindest ein Teil der Seitenflächen in je
der der Einheits-Kanalregionen ist mit dem dazwischengefügten
isolierenden Film durch die Gate-Elektrode bedeckt. Daher ist
es möglich, eine Vorrichtung zu erhalten, in der der Kurzkana
leffekt unterdrückt werden kann und eine Stromkapazität ver
glichen mit einer der Anmelderin bekannten Vorrichtung ohne
Vergrößerung einer Fläche erhöht werden kann.
Gemäß des einundzwanzigsten Aspektes der vorliegenden Erfin
dung wird die Kanalweite in jeder der Einheits-Kanalregionen
kleiner oder gleich dem Doppelten der maximalen Kanalverar
mungsschichtdicke gesetzt. Daher ist es möglich, eine Vorrich
tung zu erhalten, in der der Kurzkanaleffekt auf effektivere
Weise unterdrückt werden kann.
Gemäß des zweiundzwanzigsten Aspektes der vorliegenden Erfin
dung kann unter Verwendung der isolierenden Schicht als eine
Abschirmung, die durch das Damaszenerverfahren als eine Man
telform ausgebildet ist, in dem an die Kanalregion angrenzen
den Abschnitt das Zurückversetzen der Deckfläche des isolie
renden Films bewirkt werden. Folglich wird die zurückversetz
te Oberfläche des Isolationsfilms, in der die Gate-Elektrode
vergraben ist, ohne Verwendung einer Maskenstruktur, die eine
Ausrichtung erfordert, in Selbstausrichtung ausgebildet.
Gemäß des dreiundzwanzigsten Aspekts der vorliegenden Erfin
dung wird die Kanalweite kleiner oder gleich dem Doppelten der
maximalen Kanalverarmungsschichtdicke gesetzt. Deshalb ist es
möglich, eine Vorrichtung zu erhalten, bei der der Kurzkana
leffekt auf effektivere Weise unterdrückt werden kann.
Gemäß des vierundzwanzigsten Aspekts der vorliegenden Erfin
dung ist die Kanalregion dergestalt ausgebildet, daß sie über
der zurückversetzten Hauptoberfläche des Substrats schwebt und
die Gateelektrode ist dergestalt ausgebildet, daß sie die
Deckfläche, das Paar Seitenflächen und die Bodenfläche in der
Kanalregion mit dem dazwischengefügten isolierenden Film be
deckt. Deshalb ist es möglich, eine Vorrichtung zu erhalten,
in der der Kurzkanaleffekt deutlicher unterdrückt werden kann.
Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der Be
schreibung von Ausführungsbeispielen anhand der beigefügten
Zeichnungen. Von den Figuren zeigen:
Fig. 1 eine Draufsicht, die eine Vorrichtung ge
mäß einer ersten Ausführungsform zeigt,
Fig. 2 und Fig. 3 Querschnittsansichten der Vorrichtung ge
mäß der ersten Ausführungsform,
Fig. 4 eine Querschnittsansicht einer Vorrich
tung gemäß eines anderen Beispiels der
ersten Ausführungsform,
Fig. 5 eine Querschnittsansicht einer Vorrich
tung gemäß eines weiteren Beispiels der
ersten Ausführungsform,
Fig. 6 bis Fig. 17 Ansichten eines Herstellungsprozesses für
ein Herstellungsverfahren gemäß der er
sten Ausführungsform,
Fig. 18 eine Querschnittsansicht einer Vorrich
tung gemäß einer zweiten Ausführungsform,
Fig. 19 bis Fig. 23 Ansichten eines Herstellungsprozesses ei
nes Herstellungsverfahrens gemäß der
zweiten Ausführungsform,
Fig. 24 eine Draufsicht einer Vorrichtung gemäß
einer dritten Ausführungsform,
Fig. 25 eine Querschnittsansicht der Vorrichtung
gemäß der dritten Ausführungsform,
Fig. 26 und Fig. 27 Ansichten eines Herstellungsprozesses für
ein Herstellungsverfahren gemäß der drit
ten Ausführungsform,
Fig. 28 eine Querschnittsansicht einer Vorrich
tung gemäß einer vierten Ausführungsform,
Fig. 29 bis Fig. 33 Ansichten eines Herstellungsprozesses ei
nes Herstellungsverfahrens gemäß der
vierten Ausführungsform,
Fig. 34 eine Querschnittsansicht einer Vorrich
tung gemäß eines anderen Beispiels der
vierten Ausführungsform,
Fig. 35 eine Ansicht eines Herstellungsprozesses
eines Herstellungsverfahrens gemäß eines
weiteren Beispiels der vierten Ausfüh
rungsform,
Fig. 36 eine Ansicht eines Herstellungsprozesses
eines Herstellungsverfahrens gemäß eines
weiteren Beispiels der vierten Ausfüh
rungsform,
Fig. 37 eine Querschnittsansicht einer Vorrich
tung gemäß einer fünften Ausführungsform,
Fig. 38 eine Ansicht eines Herstellungsprozesses
für ein Herstellungsverfahren gemäß der
fünften Ausführungsform,
Fig. 39 bis Fig. 46 Ansichten eines Herstellungsprozesses ei
nes Herstellungsverfahrens gemäß einer
sechsten Ausführungsform,
Fig. 47 und Fig. 48 Querschnittsansichten einer Vorrichtung
gemäß einer siebten Ausführungsform,
Fig. 49 bis Fig. 56 Ansichten eines Herstellungsprozesses für
ein Herstellungsverfahren gemäß der sieb
ten Ausführungsform,
Fig. 57 eine Querschnittsansicht einer Vorrich
tung gemäß einer achten Ausführungsform,
Fig. 58 eine Draufsicht der Vorrichtung gemäß der
achten Ausführungsform,
Fig. 59 ein sich auf die Vorrichtung gemäß der
achten Ausführungsform beziehendes Dia
gramm,
Fig. 60 eine Draufsicht auf eine der Anmelderin
bekannte Vorrichtung und
Fig. 61 und Fig. 62 Querschnittsansichten der der Anmelderin
bekannten Vorrichtung.
Während in jeder der folgenden Ausführungsformen ein
N-MOS-Transistor beschrieben wird, kann die
MOS-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform
ebenfalls bei einem P-MOS-Transistor angewendet werden. Wei
terhin kann sie auf eine allgemeine Halbleitervorrichtung mit
einer MOS-Struktur angewendet werden, bei der es sich nicht um
einen MOS-Transistor handelt.
Fig. 1 ist eine Draufsicht, die eine MOS-Halbleitervorrichtung
gemäß einer ersten Ausführungsform zeigt. Fig. 2 und Fig. 3
sind Querschnittsansichten der Vorrichtung entlang der Linien
A-A bzw. B-B in Fig. 1. Die Vorrichtung 101 wird durch einen
N-Kanal-MOS-Transistor gebildet, in dem eine Kanalregion 5,
ein Paar Source-Drain-Regionen 8 und 9, zwischen die die Ka
nalregion 5 gefügt ist und ein isolierender Film 2 selektiv in
einer Hauptoberfläche eines Halbleitersubstrats 1 ausgebildet.
Das Halbleitersubstrat 1 ist ein Siliziumsubstrat, das eine
P-Dotierung enthält und die Source-Drain-Regionen 8 und 9 ent
halten eine N-Dotierung. Der isolierende Film 2 ist als ein
Siliziumoxidfilm ausgebildet, der in einem Graben mit einer
Tiefe von ungefähr 0.3 µm vergraben ist. Der Graben ist derge
stalt ausgebildet, daß er die Kanalregion 5 und die
Source-Drain-Regionen 8 und 9 umschließt. Spezieller bildet der iso
lierende Film 2 eine Grabenisolationsstruktur.
Mit anderen Worten, der Kanal 5 und das Paar Source-Drain-Regionen
8 und 9 werden in einer Halbleiterschicht ausgebil
det, die selektiv von der Hauptoberfläche des Halbleitersub
strats 1 in der Vorrichtung 101 emporragt. Um die Halbleiter
schicht zu umschließen, ist der isolierende Film 2 auf der
Hauptoberfläche ausgebildet, die nicht hervorragt. Folglich
ist die Halbleiterschicht von anderen in der Hauptoberfläche
des Halbleitersubstrats 1 ausgebildeten Elementen (beispiels
weise anderen Halbleiterschichten, die nicht gezeigt sind)
isoliert.
Der isolierende Film 2 weist einen Graben auf, der in einem an
ein Paar Seitenflächen der Kanalregion 5 angrenzenden Ab
schnitt vorgesehen ist. In dem Grabenabschnitt wird eine Deck
fläche des isolierenden Films 2 um ungefähr 150 nm niedriger
gesetzt als die Deckflächen der Kanalregion 5 und der
Source-Drain-Regionen 8 und 9. Spezieller ist der isolierende Film 2
in einem an die Seitenflächen der Kanalregion 5 angrenzenden
Abschnitt dünn und wird so dick ausgebildet, daß seine Deck
fläche nahezu auf einer Ebene mit jener der Halbleiterschich
ten in anderen Regionen ist. Eine Gate-Elektrode 4 wird über
die Kanalregion 5, den Grabenabschnitt des isolierenden Films
2 und den Abschnitt des isolierenden Films 2, dessen Deckflä
che nahezu auf einer Ebene mit jener der Halbleiterschicht
ist, hinweg ausgebildet.
Folglich sind ein Teil der Seitenflächen sowie die Deckfläche
der Kanalregion 5 mit einem Gate-Isolationsfilm 3 bedeckt und
durch die Gate-Elektrode 4 mit dem dazwischengefügten
Gate-Isolationsfilm 3 bedeckt. Daraus resultierend ist es möglich,
dahingehend einen Vorteil zu erhalten, daß ein Kurzkanaleffekt
wie unten beschrieben unterdrückt werden kann. Überdies ist
ein Abschnitt zwischen der Gate-Elektrode 4 und der Hauptober
fläche, die nicht hervorsteht, durch den isolierenden Film 2
isoliert. Deshalb kann die Gate-Elektrode 4 die Seitenflächen
der Kanalregion 5 bedecken, während eine parasitäre Kapazität
zwischen der Gate-Elektrode 4 und der Hauptoberfläche des
Halbleitersubstrats 1 verringert wird.
Weiterhin wird der isolierende Film 2 dergestalt ausgebildet,
daß seine Deckfläche mit Ausnahme des Grabenabschnitts nahezu
auf einer Ebene mit jener der Halbleiterschicht ist. Wie un
ten beschrieben werden wird, ist es deshalb möglich, dahinge
hend einen Vorteil zu erhalten, daß in einem Verfahren zum
Herstellen der Vorrichtung die Gate-Elektrode 4 mit hoher Prä
zision mit einer vorbestimmten Form ausgebildet werden kann.
Das Material der Gate-Elektrode 4 ist beispielsweise
N-dotiertes Polysilizium.
Vorzugsweise wird eine Kanalweite W der Kanalregion 5 derge
stalt gewählt, daß sie einen Wert aufweist, der kleiner oder
gleich dem Doppelten einer maximalen Kanalverarmungsschicht
dicke Xdm ist. Folglich kann der Kurzkanaleffekt auf effekti
vere Weise unterdrückt werden, wie unten beschrieben werden
wird. Die maximale Kanalverarmungsschichtdicke Xdm ist bei
spielsweise ungefähr 0.07 µm. In diesem Fall wird beispielswei
se die Kanalweite W auf 0.10 µm gesetzt. Die maximale Kanalver
armungsschicht Xdm ist im folgenden definiert.
In einer MOS-Struktur wird in der Kanalregion 5 eine Verar
mungsschicht ausgebildet, wenn eine Gatespannung an die
Gate-Elektrode 4 angelegt wird. Die Verarmungsschicht vergrößert
sich mit der Gatespannung. Wenn eine Inversionsschicht auf ei
ner Oberfläche der Kanalregion 5 ausgebildet ist, wird, sogar
wenn eine höhere Gatespannung angelegt ist, ein Gate-Feld zum
Erzeugen eines Inversionsladungsträgers in der Inversions
schicht verbraucht. Aus diesem Grunde vergrößert sich die Ver
armungsschicht nicht mehr. Die maximale Verarmungsschichtdicke
wird als die maximale Kanalverarmungsschichtdicke Xdm bezeich
net. Die maximale Kanalverarmungsschichtdicke Xdm wird durch
eine Dotierungskonzentration in der Kanalregion 5 festgelegt.
Wie in Fig. 3 gezeigt, kommen eine durch ein Gate-Feld erzeug
te Kanalverarmungsschicht Set und eine durch ein Drain-Feld er
zeugte Drainverarmungsschicht 9a an einem Gate-Drain-Ende (das
heißt einem Ende der Kanalregion 5, das an die Drainregion 9
angrenzt) miteinander in Kontakt und eine Raumladung verteilt
sich über sogenannte "Ladungsteilung". Diese Verarmungsschich
ten werden erzeugt, wenn eine Gatespannung VG größer als Null
(0 < VG) und eine Drainspannung VD größer als Null (0 < VD) sind.
In der Vorrichtung 101 liegt die Gate-Elektrode 4 einem Teil
der Seitenflächen sowie der Deckfläche der Kanalregion 5 ge
genüber. Bezogen auf die Ladungsteilung ist deshalb ein Anteil
der Kanalverarmungsschicht 5a höher als jener der Drainverar
mungsschicht 9a. Sogar wenn eine Gatelänge der Vorrichtung 101
durch Mikrofabrikation verringert ist, kann folglich der Ein
fluß der Drainspannung auf eine Schwellspannung verringert
werden. Mit anderen Worten, der Kurzkanaleffekt kann unter
drückt werden.
Insbesondere wenn die Kanalweite W kleiner oder gleich dem
Doppelten der maximalen Kanalverarmungsschichtdicke Xdm ge
setzt wird, ist die Kanalregion 5 von der Deckfläche der Ka
nalregion 5 bis hinunter zu der Tiefe, in der die
Gate-Elektrode 4 den Seitenflächen der Kanalregion 5 gegenüber
liegt, vollständig verarmt. Wie in Fig. 2 gezeigt, wird diese
vollständige Verarmungsschicht durch das von der
Gate-Elektrode 4, die den Seitenflächen der Kanalregion 5 gegen
überliegt, erzeugte elektrische Feld verursacht. Folglich kann
der Einfluß der Drainspannung auf die Schwellspannung auf ef
fektivere Weise unterdrückt werden. Mit anderen Worten, der
Kurzkanaleffekt kann auf effektivere Weise unterdrückt werden.
Während Fig. 2 ein Beispiel zeigt, in dem die Kanalregion 5
einen rechteckigen Querschnitt hat, können dieselben Wirkungen
in einer Vorrichtung 102 erhalten werden, bei der wie in Fig.
4 gezeigt die Kanalregion 5 einen trapezförmigen Querschnitt
aufweist oder einer Vorrichtung 103, bei der wie in Fig. 5 ge
zeigt, die Kanalregion 5 gerundete obere Ecken aufweist. Bei
spielsweise ist es in den Beispielen von Fig. 4 und Fig. 5
vorzuziehen, wenn in einem Kanal, dem die Gate-Elektrode 4 ge
genüberliegt, eine mittlere Kanalweite als die Kanalweite W
verwendet wird.
Die Fig. 6 bis 17 sind Ansichten, die einen Herstellungs
prozeß für ein bevorzugtes Verfahren zum Herstellen der Vor
richtung 101 zeigen. Um die Vorrichtung 101 herzustellen, wird
zuallererst ein Halbleitersubstrat 1, das ein Siliziumsubstrat
ist, vorbereitet und ein Substratoxidfilm 6 mit einer Dicke
von ungefähr 20 nm wird durch thermische Oxidation bei 1000°C
auf einer Hauptoberfläche des Halbleitersubstrats 1 ausgebil
det. Weiterhin wird ein CVD(chemischer Gasphasenabscheidungs)-
Vorgang bei 750°C durchgeführt, so daß ein Masken-Nitridfilm 7
mit einer Dicke von ungefähr 50 nm auf dem Substratoxidfilm 6
ausgebildet wird (Fig. 6).
Als nächstes werden der Substratoxidfilm 6 und der Masken-
Nitridfilm 7 dergestalt strukturiert, daß sie eine planare
Gestalt einer Halbleiterschicht 13 aufweisen, welche eine Ka
nalregion 5 und Source-Drain-Region 8 und 9, die auszubilden
sind, beinhaltet. Unter Verwendung des strukturierten Substrat
oxidfilms 6 und des strukturierten Masken-Nitridfilms 7 als
Abschirmung wird nachfolgend die Hauptoberfläche des Halblei
tersubstrats 1 einem selektiven Ätzvorgang unterzogen. Folg
lich wird ein selektives Zurückversetzen der Hauptoberfläche
um ungefähr 0.3 µm bewirkt (Fig. 7 und Fig. 8). Spezieller wird
ein Graben mit einer Tiefe von ungefähr 0.3 µm um die Halblei
terschicht 13 herum ausgebildet. Mit anderen Worten, es wird
eine Struktur erhalten, bei der die Halbleiterschicht 13 nach
der Hauptoberfläche selektiv aus dem Zurückversetzen nach oben
hervorragt.
Vorzugsweise sollte für das selektive Ätzen des Halbleitersub
strats 1 beispielsweise ein anisotropes Plasmaätzverfahren an
gewendet werden. Fig. 8 ist eine Draufsicht, die eine nach
diesem Schritt erhaltene Struktur zeigt und Fig. 7 ist eine
Querschnittsansicht entlang der Linie A-A in Fig. 8 (die glei
che Position wie jene der Linie A-A in Fig. 1).
Vorzugsweise werden wie in Fig. 7 gezeigt die Musterformen des
Substratoxidfilms 6 und des Masken-Nitridfilms 7 dergestalt
festgelegt, daß eine Weite (eine laterale Weite der Halblei
terschicht 13 in Fig. 7), die einer Kanalweite einer Teilregi
on in der Halbleiterschicht 13 entspricht, welche zur Kanalre
gion 5 werden soll, kleiner oder gleich dem Doppelten einer
maximalen Kanalverarmungsschichtdicke Xdm ist.
Als nächstes wird mittels eines Hochdichte-Plasma-CVD(HDP-CVD)-Vorgangs
ein Oxidfilm als isolierender Film 2 auf dem
Halbleitersubstrat 1 abgelagert, um die Halbleiterschicht 13
zu bedecken (Fig. 9). Danach wird durch chemisch-mechanisches
Polieren (CMP) der isolierende Film 2 entfernt, bis eine Deck
fläche des Masken-Nitridfilms 7 freigelegt ist (Fig. 10). Wie
in der Draufsicht von Fig. 11 gezeigt, wird danach ein
Resist-Muster mit einer Öffnung 12 auf einer Deckfläche einer in dem
Schritt von Fig. 10 ausgebildeten Zwischenstruktur ausgebil
det.
Nachfolgend wird unter Verwendung des Resist-Musters als Ab
schirmung und unter Verwendung von Flußsäure als Ätzmittel das
selektive Ätzen durchgeführt. Folglich wird ein Zurückverset
zen einer Deckfläche des isolierenden Films 2 nach unten le
diglich in einem Abschnitt bewirkt, der an ein Paar Seitenflä
chen in einer Teilregion der Halbleiterschicht 13, die die Ka
nalregion 5 sein soll, angrenzt. Fig. 12 und Fig. 13 sind
Querschnittsansichten, die eine dadurch erhaltene Zwischen
struktur zeigen. Fig. 12 ist eine Querschnittsansicht entlang
der Linie D-D in Fig. 11, die die nach dem Ätzen erhaltene
Zwischenstruktur zeigt und Fig. 13 ist eine Querschnittsan
sicht entlang der Linie E-E. In Fig. 11 bezeichnet das Bezugs
zeichen 14 eine Musterform einer in einem nachfolgenden
Schritt auszubildenden Gate-Elektrode 4. In einem Abschnitt,
in dem die Deckfläche zurückversetzt ist, wird beispielsweise
eine Dicke des isolierenden Films 2 auf ungefähr 150 nm ge
setzt.
Mittels Ätzens unter Verwendung einer Hochtemperatur-Phosphorsäurelösung
und einer Flußsäurelösung als Ätzmittel
werden danach der Masken-Nitridfilm 7 und der Substratoxidfilm
6 entfernt (Fig. 14). Der Masken-Nitridfilm 7 und der Substra
toxidfilm 6 können nach der Entfernung des isolierenden Films
2 entfernt werden. Danach wird durch die thermische Oxidation
bei 850°C als Gateisolationsfilm 3 ein Oxidfilm mit einer
Dicke von ungefähr 5 nm über der gesamten Oberfläche der nach dem
Schritt von Fig. 14 erhaltenen Zwischenstruktur ausgebildet
(Fig. 15). Folglich sind ein Teil der Seitenflächen und eine
Deckfläche in der Teilregion der Halbleiterschicht 13, die die
Kanalregion 5 sein soll, mit dem Gate-Isolationsfilm 3 be
deckt.
Als nächstes wird ein N-Polysiliziumfilm, der eine N-Dotierung
enthält und die Gate-Elektrode sein soll, mit einer Dicke von
ungefähr 200 nm mittels LP-CVD bei 600°C abgeschieden (Fig.
16). Danach wird der N-Polysiliziumfilm durch Lithographie und
Plasmaprozessierung strukturiert, um eine vorbestimmte Gestalt
aufzuweisen. Dadurch wird die Gate-Elektrode 4 ausgebildet
(Fig. 17). Die Gate-Elektrode 4 wird dergestalt ausgebildet,
daß sie eine Teilregion der Halbleiterschicht 13, die zur Ka
nalregion 5 wird, einen Abschnitt eines Grabens des isolieren
den Films 2 und den Abschnitt des isolierenden Films 2, in
dem eine Deckfläche nahezu auf einer Ebene mit jener der ge
genüberliegenden Halbleiterschicht 13 ist, bedeckt. Daraus re
sultierend ist die Gate-Elektrode 4 dergestalt ausgebildet,
daß sie zumindest einen Teil der Seitenflächen und der Deck
fläche in der Teilregion der Halbleiterschicht 13, die die Ka
nalregion 5 sein soll, mit dem dazwischengefügten
Gate-Isolationsfilm 3 bedeckt.
Wie allgemein bekannt ist, weist eine Linse einer für die Li
thographie zu verwendende Belichtungsvorrichtung eine Brenn
weite innerhalb eines bestimmten Bereichs auf. Deshalb gibt es
das Problem, daß es schwierig ist, eine Strukturierungsdimen
sion einheitlich zu gestalten, wenn die Höhe eines zu struktu
rierenden Films nicht einheitlich ist. Da beim Schritt von
Fig. 17 die Deckfläche des isolierenden Films 2 nahezu auf
einer Ebene mit jener der Halbleiterschicht 13 ist, kann eine
Höhe der Deckfläche des darauf ausgebildeten
N-Polysiliziumfilms nahezu einheitlich sein. Folglich kann das
Problem der Brennweite verringert werden, so daß die
Gate-Elektrode 4 dergestalt ausgebildet werden kann, daß sie mit
hoher Präzision eine vorbestimmte Form aufweist. Bezugnehmend
auf die Höhe der Deckfläche des isolierenden Films 2 und jene
der Deckfläche der Halbleiterschicht 13 (d. h. der Deckfläche
der Kanalregion 5), wird ein bevorzugter Bereich für "nahezu
gleich" in einer achten Ausführungsform im Detail beschrieben.
Obwohl die Deckfläche des isolierenden Films 2 in einem an
die Teilregion der Halbleiterschicht 13 angrenzenden Grabenab
schnitt nach unten zurückversetzt ist, kann eine Breite des
Grabens (eine laterale Breite in Fig. 16) innerhalb eines Be
reichs, in dem die Gate-Elektrode 4 vergraben werden kann,
klein gewählt werden. Deshalb kann eine Strukturdimension mit
genügender Präzision gehandhabt werden.
Insbesondere in dem Fall, in dem die Breite des Grabens klei
ner oder gleich dem Doppelten der Dicke des abzuscheidenden
N-Polysiliziums gesetzt wird, wird wie in Fig. 16 gezeigt, eine
Höhe der Deckfläche des N-Polysiliziumfilms inklusive eines
Abschnitts über dem Graben gleichförmig gemacht. In diesem
Fall kann das Problem der Brennweite in der Lithographie voll
ständig beseitigt werden und die Gate-Elektrode 4 kann mit hö
herer Präzision ausgebildet werden.
Wenn der Schritt von Fig. 17 abgeschlossen ist, wird unter
Verwendung der Gate-Elektrode 4 als Abschirmung mittels Io
nenimplantation als N-Dotierstoff selektiv Arsen mit einer
Konzentration von 1 × 1015 cm-2 in die Halbleiterschicht im
plantiert. Danach wird eine Wärmebehandlung bei 900°C durchge
führt, so daß in einem Paar von Regionen in der Halbleiter
schicht 13, zwischen die ein direkt unterhalb der
Gate-Elektrode 4 befindlicher Abschnitt (d. h. die Teilregion) ein
gefügt ist, Source/Drain-Regionen 8 und 9 ausgebildet werden
(Fig. 1 bis 3). Die Teilregion in der Halbleiterschicht 13, in
die nicht Arsen eingebracht wird, wirkt als Kanalregion 5. Da
durch werden die Source/Drain-Regionen 8 und 9 in Selbstaus
richtung ausgebildet.
Danach werden ein Zwischenschicht-Isolationsfilm, ein Alumini
umkontaktloch und eine Aluminiumverdrahtung mit den bekannten
Schritten ausgebildet. Dadurch wird die MOS-Halbleitervorrichtung
101 fertiggestellt. Eine Source-Elektrode
S und eine Drain-Elektrode D, die in Fig. 3 schema
tisch gezeigt sind, stellen das Aluminiumkontaktloch und die
Aluminiumverdrahtung dar, die mit den Source-Drain-Regionen 8
bzw. 9 verbunden sind.
Der Oxidfilm und der Nitridfilm, die in dem oben erwähnten
Herstellungsverfahren ausgebildet werden, können auch durch
andere Isolationsfilme ersetzt werden. Überdies kann auch eine
sogenannte LDD-Struktur oder Ausweitungsstruktur als eine
Source/Drain-Struktur verwendet werden. Zusätzlich kann ein
Metallsilizidfilm zu den Source/Drain-Regionen 8 und 9 hinzu
gefügt werden. Weiterhin können ebenfalls eine Polyzid-Gatestruktur,
eine Polymetall-Struktur, eine Reinmetall-Struktur
und dergleichen für die Gate-Elektrode 4 verwendet
werden.
Wie oben beschrieben wird der Gate-Isolationsfilm 3 beispiels
weise mittels thermischer Oxidation als ein Oxidfilm ausgebil
det. Bei der thermischen Oxidation weist jedoch aufgrund einer
Kristalloberflächenorientierung in der Oberfläche des Silizi
umsubstrats eine Wachstumsgeschwindigkeit des Oxidfilms eine
Anisotropie auf. In einigen Fällen variiert deshalb die Dicke
des Gate-Isolationsfilms 3 zwischen den Deck-Seitenflächen
der Kanalregion 5. Wenn der Gate-Isolationsfilm 3 mittels
Dünnfilmabscheidung, wie zum Beispiel CVD, oder durch Sputtern
ausgebildet wird, kann andererseits die Nichtuniformität der
Dicke des Films beseitigt werden. Überdies ist es offensicht
lich, daß der Gate-Isolationsfilm 3 aus einem anderen Material
als dem Siliziumoxidfilm, beispielsweise aus einem Siliziumni
tridfilm, ausgebildet werden kann.
Fig. 18 ist eine Querschnittsansicht, die eine
MOS-Halbleitervorrichtung gemäß einer zweiten Ausführungsform
zeigt. In der Vorrichtung 104 weist ein isolierender Film 2
ein erstes isolierendes Material 2a und ein zweites isolieren
des Material 2b, die unterschiedlich zueinander sind, auf. In
einem ersten Abschnitt, in dem ein Graben angrenzend an ein
Paar Seitenflächen einer Kanalregion 5 ausgebildet sein soll,
ist lediglich der erste isolierende Film 2a ausgebildet. In
einem zweiten Abschnitt, der ein anderer Abschnitt des isolie
renden Films 2 ist, sind der erste isolierende Film 2a und
der zweite isolierende Film 2b ausgebildet. Der zweite isolie
rende Film 2b ist auf dem ersten isolierenden Film 2a ausge
bildet. Weiterhin ist in dem ersten Abschnitt eine Höhe einer
Deckfläche des isolierenden Films 2 geringer als jene einer
Deckfläche einer Halbleiterschicht 13 und in dem zweiten Ab
schnitt eine Höhe einer Deckfläche des isolierenden Films 2
nahezu gleich jener der Deckfläche der Halbleiterschicht 13.
Eine Gate-Elektrode 4 ist über die Kanalregion 5 und die er
sten und zweiten Abschnitte des isolierenden Films 2 hinweg
ausgebildet. Folglich sind in einem Abschnitt zwischen der Ga
te-Elektrode 4 und einer Hauptoberfläche des Halbleitersub
strats 1, die nicht hervorragt, die Gateelektrode 4 und das
Halbleitersubstrat 1 in gleicher Weise wie in der Vorrichtung
101 von Fig. 2 durch den isolierenden Film 2 voneinander iso
liert. Daraus resultierend kann die Gate-Elektrode 4 die Sei
tenflächen der Kanalregion 5 bedecken, während eine parasitäre
Kapazität zwischen der Gate-Elektrode 4 und einer Hauptober
fläche des Halbleitersubstrats 1 verringert wird.
Der erste isolierende Film 2a wird beispielsweise als ein Si
liziumnitridfilm mit einer Dicke von ungefähr 50 nm ausgebildet
und der zweite isolierende Film 2b wird beispielsweise als ein
Siliziumoxidfilm mit einer Dicke von ungefähr 250 nm ausgebil
det. In dem ersten Abschnitt wird eine Deckfläche des ersten
isolierenden Films 2a um ungefähr 300 nm niedriger als die
Deckfläche der Halbleiterschicht 13 gesetzt.
Die Fig. 19 bis 23 sind Ansichten, die einen Herstellungs
prozeß für ein Verfahren zum Herstellen der Vorrichtung 104
zeigen. Um die Vorrichtung 104 zu fertigen, wird zuallererst
ein Siliziumnitridfilm als erster isolierender Film 2a mit ei
ner Dicke von ungefähr 50 nm auf einer Oberfläche der in dem
Schritt von Fig. 7 ausgebildeten Zwischenstruktur beispiels
weise mittels LP-CVD abgeschieden (Fig. 19). Danach wird bei
spielsweise mittels HDP-CVD ein Graben des Halbleitersubstrats
1 mit einem Siliziumoxidfilm als zweitem isolierenden Film 2b
vollständig aufgefüllt. Ferner wird der Siliziumoxidfilm abge
lagert, um den die Halbleiterschicht 13 bedeckenden Abschnitt
des ersten isolierenden Films 2a zu bedecken (Fig. 20).
Als nächstes wird ein zusammengesetzter Film, der den ersten
isolierenden Film 2a und den zweiten isolierenden Film 2b ent
hält, mittels CMP abgetragen, bis eine Deckfläche eines Mas
ken-Nitridfilms 7 freigelegt ist (Fig. 21). Danach werden un
ter Verwendung von thermischer Phosphorsäure als Ätzmittel
mittels Ätzens der Masken-Nitridfilm 7 und der erste isolie
rende Film 2a entfernt. Zu diesem Zeitpunkt wird eine Durch
führungszeit dergestalt eingestellt, daß die Deckfläche des
ersten isolierenden Films 2a in dem ersten Abschnitt um unge
fähr 200 nm niedriger ist als die Deckfläche der Halbleiter
schicht 13 (Fig. 22). Auch in diesem Fall kann eine Öffnung in
einem Resist-Muster dazu verwendet werden, wie in der ersten
Ausführungsform beschrieben eine lokale Entfernung durchzufüh
ren.
Nachfolgend wird ein Substratoxidfilm 6 durch Ätzen mittels
Flußsäure entfernt und eine Dicke des zweiten isolierenden
Films 2b wird dergestalt verringert, daß die Deckfläche des
zweiten isolierenden Films 2b nahezu auf einer Ebene mit je
ner der Halbleiterschicht 13 ist (Fig. 23). Danach werden die
in den Fig. 15 bis 17 gezeigten Schritte durchgeführt und
die in Fig. 18 gezeigte Vorrichtung 104 wird fertiggestellt.
Gemäß des Herstellungsverfahrens der vorliegenden Ausführungs
form wird ein Abstand, um den der isolierende Film 2 in dem
ersten Abschnitt zurückversetzt ist, automatisch dahingehend
begrenzt, daß sie nahezu gleich der Dicke des zweiten isolie
renden Films 2b ist. Folglich ist es mit hoher Steuerfähig
keit möglich, eine Verschlechterung in einer Isolationseigen
schaft des isolierenden Films 2 zu verhindern. Da die Dicke
des ersten Abschnitts auf die Dicke des ersten isolierenden
Films 2a beschränkt ist, wird eine zurückversetzte Oberfläche
des isolierenden Films 2 in. Selbstausrichtung ohne eine Mas
kenstruktur, die die Öffnung 12 in Fig. 11 definiert, ausge
bildet.
Ein Nitrid und ein Oxid können in umgekehrter Weise als Mate
rialien des ersten isolierenden Films 2a und des zweiten iso
lierenden Films 2b verwendet werden. Weiterhin können andere
Materialien als Nitrid und Oxid verwendet werden. Überdies ist
es auch möglich, eine sogenannte LDD-Struktur oder Auswei
tungsstruktur als eine Source/Drain-Struktur zu verwenden. Zu
sätzlich kann zu den Source/Drain-Regionen 8 und 9 ein Metall
silizidfilm hinzugefügt werden. Weiterhin können für die
Gate-Elektrode 4 eine Polyzid-Gatestruktur, eine Polymetall-Struktur,
eine Reinmetall-Struktur und dergleichen verwendet
werden. Der Gate-Isolationsfilm 3 kann unter Verwendung einer
Dünnfilmabscheidung, beispielsweise CVD, oder durch Sputtern
ausgebildet werden.
Fig. 24 ist eine Draufsicht, die eine
MOS-Halbleitervorrichtung gemäß einer dritten Ausführungsform
zeigt. Fig. 25 ist eine Querschnittsansicht der Vorrichtung
entlang der Linie F-F in Fig. 24. In der Vorrichtung 105 ist
eine Kanalregion in eine Mehrzahl von Einheits-Kanalregionen 5
(die das gleiche Bezugszeichen aufweisen wie die gesamte Ka
nalregion) unterteilt, die in einer Richtung einer Kanalweite
W angeordnet sind. In jeder der Einheits-Kanalregionen 5 sind
ein Teil eines Paares von Seitenflächen und eine Deckfläche
durch eine Gate-Elektrode 4 mit einem dazwischengefügten
Gate-Isolationsfilm 3 bedeckt. Folglich ist eine effektive Kanal
weite vergrößert. Dadurch ist es möglich, einen Kurzkanalef
fekt zu unterdrücken und eine Stromkapazität zu vergrößern.
Überdies wird in einer Region, die abseits der Enden der ange
ordneten Einheits-Kanalregionen 5 vorgesehen ist, eine Höhe
einer Deckfläche eines isolierenden Films 2 nahezu gleich ei
ner Höhe einer Deckfläche einer Halbleiterschicht 13 gesetzt.
Folglich können die gleichen Vorteile wie jene der Vorrichtung
101 in Fig. 2 erhalten werden.
Vorzugsweise wird die Kanalweite W von jeder der Einheits-
Kanalregionen 5 kleiner oder gleich dem Doppelten einer maxi
malen Kanalverarmungsschichtdicke Xdm gesetzt. Dadurch kann
auf effektive Weise ein Kurzkanaleffekt unterdrückt werden.
Die durch den Gate-Isolationsfilm 3 isolierte Gate-Elektrode 4
sollte zwischen die Einheits-Kanalregionen 5 eingefügt sein.
Folglich sollte ein Abstand zwischen den Einheits-
Kanalregionen 5 größer als das Doppelte einer Dicke des
Gate-Isolationsfilms 3 gewählt werden. Mit einer derartigen Struk
tur gibt es keine Möglichkeit, daß eine Fläche der das Halb
leitersubstrat 1 bedeckenden Vorrichtung stärker vergrößert
sein könnte als jene der der Anmelderin bekannten
MOS-Halbleitervorrichtung mit der gleichen Stromkapazität. Der
Grund ist, daß in der unterteilten Einheits-Kanalregion 5 eine
Inversionsschicht sowohl auf den Seitenflächen als auch auf
der Deckfläche ausgebildet wird. Spezieller ist eine effektive
Kanalweite der Einheits-Kanalregion 5 gleich der Summe aus ei
ner geometrischen Kanalweite W und dem Doppelten einer Weite D
der der Seitenfläche gegenüberliegenden Gate-Elektrode 4 (die
hier im folgenden als Seitenwand-Gateweite bezeichnet wird).
Wenn die Seitenwand-Gateweite D groß gewählt wird (d. h. für
die Seitenwand wird eine große Tiefe gewählt), kann die Fläche
der Vorrichtung kleiner gemacht werden als jene der der Anmel
derin bekannten Vorrichtung mit der gleichen Stromkapazität.
Mit anderen Worten ist es möglich, eine MOS-Halbleitervorrichtung
mit einer höheren Stromtreiberfähigkeit
als jener der der Anmelderin bekannten Vorrichtung zu erhal
ten.
Um die Vorrichtung 105 herzustellen, wird eine Teilregion der
Halbleiterschicht 13, die die Kanalregion 5 sein soll, derge
stalt ausgebildet, daß sie, wie in den Fig. 26 und 27 ge
zeigt, nach dem Schritt von Fig. 6 in eine Mehrzahl von Ein
heitsregionen unterteilt ist, die in einer Richtung einer Ka
nalweite angeordnet sind. Zu diesem Zweck, sollten ein Sub
stratoxidfilm 6 und ein Masken-Nitridfilm 7 einer derartigen
Bemusterung unterworfen werden, daß die Teilregion in eine
Mehrzahl von Einheitsregionen unterteilt ist. Vorzugsweise
wird eine der Kanalweite von jeder der Einheitsregionen ent
sprechende Weite kleiner oder gleich dem Doppelten der maxima
len Kanalverarmungsschichtdicke Xdm gesetzt. Fig. 26 ist eine
Querschnittsansicht entlang der Linie F-F in der Draufsicht
von Fig. 27. Eine Position der Linie F-F in Fig. 27 entspricht
der Position der Linie F-F in Fig. 24. Durch diese Schritte
wird der Gate-Isolationsfilm 3 dergestalt ausgebildet, daß er
in jeder der Einheitsregionen einen Teil eines Paares von Sei
tenflächen und eine Deckfläche bedeckt und die Gate-Elektrode
4 wird dergestalt ausgebildet, daß sie den
Gate-Isolationsfilm 3 bedeckt.
In einer vierten Ausführungsform wird eine Beschreibung einer
MOS-Halbleitervorrichtung gegeben, die ein SOI-Substrat ver
wendet. Fig. 28 ist eine Querschnittsansicht, die die
MOS-Halbleitervorrichtung gemäß der vierten Ausführungsform zeigt.
In der Vorrichtung 106 ist ein vergrabener Oxidfilm als iso
lierende Schicht 21 auf einem Siliziumsubstrat als Unterstüt
zungssubstrat 20 ausgebildet und eine Siliziumschicht als
SOI-Schicht 22 ist auf der isolierenden Schicht 21 ausgebildet.
Die SOI-Schicht 22 wurde dergestalt entfernt, daß eine Halb
leiterschicht lediglich dort zurückgeblieben ist, wo eine Ka
nalregion 5 und Source-Drain-Regionen 8 und 9 ausgebildet
sind.
Auf der isolierenden Schicht 21 ist selektiv ein isolierende
Film 23 ausgebildet, um die Halbleiterschicht zu umschließen.
Überdies wird ein Abschnitt einer Deckfläche der isolierenden
Schicht 21, der an ein Paar Seitenflächen der Kanalregion 5
(die in Fig. 28 gezeigte SOI-Schicht 22) angrenzt, nicht durch
den isolierenden Film 23 sondern durch eine Gate-Elektrode 4
bedeckt. Spezieller ist der isolierende Film 23 dergestalt
ausgebildet, daß er die Halbleiterschicht umschließt und einen
Graben beläßt, der an die Seitenflächen der Kanalregion 5 an
grenzt und die isolierende Schicht 21 erreicht.
Folglich bedeckt die Gate-Elektrode 4 mit einem dazwischenge
fügten Gate-Isolationsfilm 3 nahezu die gesamten Seitenflächen
sowie eine Deckfläche der Kanalregion 5. Deshalb kann ein
Kurzkanaleffekt deutlicher unterdrückt werden. Vorzugsweise
wird eine Kanalweite W kleiner oder gleich dem Doppelten einer
maximalen Verarmungsschichtdicke Xdm gesetzt.
Eine Deckfläche des isolierenden Films 23 ist nahezu auf ei
ner Ebene mit jener der Halbleiterschicht. Folglich können die
gleichen Effekte wie jene in der Vorrichtung 101 von Fig. 2
erhalten werden.
Gewöhnlich wird basierend auf einer Beziehung zwischen einer
Dicke einer Verarmungsschicht in einer Richtung senkrecht zum
Substrat und einer Dicke der SOI-Schicht eine Betriebsart ei
nes in dem SOI-Substrat ausgebildeten Transistors in zwei Ty
pen eingeteilt. Bei einem Teilverarmungstyp ist die Dicke der
SOI-Schicht größer als jene der Verarmungsschicht. Bei einem
vollständigen Verarmungstyp ist die Dicke der Verarmungs
schicht größer als jene der SOI-Schicht. Die Vorrichtung 106
kann für beide Betriebsarten verwendet werden. Bei dem Teil
verarmungstyp wird eine Dicke T der SOI-Schicht größer ge
wählt. Deshalb ist eine Seitenwand-Gateweite (D in Fig. 25,
vergrößert. Dadurch ist es möglich, dahingehend einen Vorteil
zu erhalten, daß eine Stromtreiberfähigkeit in stärkerem Maß
erhöht werden kann als bei dem vollständigen Verarmungstyp.
Die Fig. 29 bis 33 sind Ansichten, die einen Herstellungs
prozeß für ein Verfahren zum Herstellen der Vorrichtung 106
zeigen. Um die Vorrichtung 106 herzustellen, wird zuallererst
ein SOI-Substrat vorbereitet, das ein Trägersubstrat 20, eine
isolierende Schicht 21 und eine SOI-Schicht 22 enthält (Fig.
29). Die SOI-Schicht 22 ist beispielsweise als eine
P-Siliziumschicht mit einer Dicke von ungefähr 100 nm ausgebil
det.
In der gleichen Weise wie in Fig. 7 wird als nächstes die
SOI-Schicht 22 einer selektiven Ätzung unterzogen. Dabei werden
ein Substratoxidfilm 6 und ein Masken-Nitridfilm 7, die mit
tels Lithographie bemustert sind, als Abschirmung verwendet
und der Abschnitt der SOI-Schicht 22, der nicht ein unter dem
Substratoxidfilm 6 und dem Masken-Nitridfilm 7 vorgesehener
Abschnitt ist, wird entfernt (Fig. 30 und Fig. 31). Folglich
ist es möglich, eine Struktur zu erhalten, bei der eine
Hauptoberfläche der SOI-Schicht 22 selektiv zurückversetzt
ist, bis die isolierende Schicht 21 freigelegt ist und eine
Halbleiterschicht 13 selektiv aus der zurückversetzten Haupto
berfläche nach oben emporragt. Für das selektive Ätzen wird
beispielsweise ein anisotropes Plasmaätzverfahren verwendet.
Fig. 30 ist eine Querschnittsansicht entlang der Linie I-I in
der Draufsicht von Fig. 31.
Um die Halbleiterschicht 13 zu bedecken wird nachfolgend als
ein isolierender Film 23 ein Oxidfilm auf einer nach dem
Schritt von Fig. 30 erhaltenen Zwischenstruktur abgeschieden.
Danach werden die Deckflächen des isolierenden Films 23 und
der Halbleiterschicht 13 unter Verwendung von CMP verflacht
(Fig. 32). Als nächstes werden die gleichen Schritte wie jene
in den Fig. 11 bis 14 durchgeführt, so daß in einem Ab
schnitt, der an ein Paar Seitenflächen einer Teilregion der
Halbleiterschicht 13, die zur Kanalregion 5 wird, angrenzt,
der isolierende Film 23 abgetragen wird, bis die isolierende
Schicht 21 freigelegt ist (Fig. 33). Die Entfernung des iso
lierenden Films 23 kann beispielsweise durch chemisches Ätzen
geschehen. Danach werden die gleichen Schritte wie jene in den
Fig. 15 bis 17 durchgeführt, so daß die Vorrichtung 106 er
halten werden kann.
Fig. 34 ist eine Querschnittsansicht, die eine Vorrichtung ge
mäß eines anderen Beispiels der vorliegenden Ausführungsform
zeigt. In der Vorrichtung 107 wird ein isolierender Film 23 in
der gleichen Weise ausgebildet wie der isolierende Film 2 der
Vorrichtung 101 in Fig. 2. Spezieller bleibt der isolierende
Film 23 in einer derartigen Anordnung zurück, daß auch in ei
nem an die Kanalregion 5 angrenzenden Abschnitt eine Deckflä
che des isolierenden Films 23 gegenüber einer Deckfläche ei
ner Kanalregion 5 nach unten zurückversetzt ist. Folglich be
deckt eine Gate-Elektrode 4 ein Paar Seitenflächen der Kanal
region 5 nicht nahezu vollständig, sondern nur einen Teil da
von. Daraus resultierend ist eine Kanalverarmungsschicht 5a
nicht über die gesamte Kanalregion 5 hinweg vergrößert und ei
ne neutrale Region, die weder invertiert noch verarmt ist,
bleibt in einem unteren Teil der Kanalregion 5 zurück.
Um die Vorrichtung 107 herzustellen, sollte bevorzugt das se
lektive Entfernen des isolierenden Films 23 abgebrochen wer
den, bevor eine isolierende Schicht 21 freigelegt ist, wenn
die gleichen Schritte wie jene der Fig. 11 bis 14 nach dem
Schritt von Fig. 32 zum Herstellen der Vorrichtung 106 durch
geführt werden (Fig. 35). Danach werden die gleichen Schritte
wie jene in den Fig. 15 bis 17 durchgeführt, so daß die
Vorrichtung 107 erhalten werden kann.
In dem Schritt von Fig. 30 zum Herstellen der Vorrichtung 106
wird die SOI-Schicht 22 nicht abgetragen bis die isolierende
Schicht 21 freigelegt ist, sondern bis sie eine Dicke auf
weist, die beispielsweise ungefähr gleich 1/X (X = 1-5) einer
ursprünglichen Dicke der SOI-Schicht 22 beträgt. Dadurch ist
es auch möglich, wie in Fig. 36 gezeigt, den isolierenden Film
23 mit einer partiellen Grabenisolationsstruktur auszubilden.
Dies ist äquivalent dazu, daß der in der ersten Ausführungs
form auf der Hauptoberfläche des Halbleitersubstrats 1 ausge
bildete isolierende Film 2 auf eine Hauptoberfläche der SOI-
Schicht 22 aufgebracht wird.
Überdies kann der in der zweiten Ausführungsform beschriebene
isolierende Film 2 mit einer Zweischichtstruktur ebenso auf
die SOI-Schicht 22 aufgebracht werden. In der gleichen Weise
wie in der dritten Ausführungsform, kann weiterhin die in der
SOI-Schicht 22 ausgebildete Kanalregion 5 ebenfalls in eine
Mehrzahl von Einheits-Kanalregionen 5 unterteilt werden.
Fig. 37 ist eine Querschnittsansicht, die eine MOS-
Halbleitervorrichtung gemäß einer fünften Ausführungsform
zeigt. In der Vorrichtung 108 liegt eine Gate-Elektrode 4 ei
nem Teil einer Bodenfläche einer Kanalregion 5 sowie einer
Deckfläche und Seitenflächen der Kanalregion mit einem dazwi
schengefügten Gate-Isolationsfilm 3 gegenüber. Folglich ist
ein Ladungsteilungsverhältnis der Gate-Elektrode 4 weiter ver
größert. Deshalb kann ein Kurzkanaleffekt für eine Schwell
spannung weiter unterdrückt werden. Da eine effektive Kanal
weite vergrößert ist, kann überdies eine hohe Stromtreiberfä
higkeit erhalten werden.
Obwohl die gesamte Kanalregion 5 durch die Gate-Elektrode 4
bedeckt werden kann (was in einer siebten Ausführungsform ge
zeigt werden wird), würde dies bewirken, daß die Kanalregion 5
in einem Herstellungsprozeß zeitweise in der Luft schweben
würde und dadurch ein mögliches Festigkeitsproblem aufwerfen.
In diesem Hinblick ist in der in Fig. 37 gezeigten Anordnung
während des gesamten Herstellungsprozesses die Kanalregion 5
immer mit einer isolierenden Schicht 21 verbunden. Deshalb
kann die Festigkeit erhöht werden. Daraus resultierend ist es
möglich, den Vorteil zu erhalten, daß eine Fertigungsausbeute
erhöht werden kann. Beispielsweise ungefähr ein Viertel einer
Weite der Bodenfläche der Kanalregion 5 (die mit einer Kanal
weite W zusammenfällt) ist mit der isolierenden Schicht 21
verbunden.
Um beispielsweise die Vorrichtung 108 herzustellen, sollte bei
einem Oxidfilm als isolierende Schicht 21 ein Oberflächenab
schnitt bevorzugt durch selektives Entfernen mittels Naßätzens
unter Verwendung einer Flußsäurelösung als ein Ätzmittel bei
spielsweise nach dem Schritt von Fig. 33 zum Herstellen der
Vorrichtung 106, entfernt werden (Fig. 38). Zu diesem Zeit
punkt wirken eine SOI-Schicht 22 und ein isolierender Film 23,
die zurückbleiben, als Abschirmung. Danach werden die gleichen
Schritte wie jene der Fig. 15 bis 17 durchgeführt, so daß
die Vorrichtung 108 erhalten werden kann.
Das Damaszener-Gateverfahren wurde kürzlich als ein Verfahren
zum Herstellen einer Gate-Elektrode eines MOS-Transistors vor
geschlagen. Durch eine Kombination der vorliegenden Erfindung
mit dem Damaszenerverfahren kann die die Kanalregion 5 bedeckende
Gate-Elektrode 4 in Selbstausrichtung ausgebildet wer
den. In der vorliegenden Ausführungsform wird ein derartiges
Herstellungsverfahren unter Bezugnahme auf die in den Fig.
39 bis 46 gezeigten Schritte beschrieben.
In dem Herstellungsverfahren werden zuallererst ein Substrato
xidfilm 6 und ein Masken-Nitridfilm 7 entfernt, nachdem die
Schritte der Fig. 6 bis 10 durchgeführt wurden. Danach wer
den die Schritte der Fig. 39 und 40 durchgeführt. Die
Fig. 39 und 40 sind Querschnittsansichten entlang der Linien
B-B und A-A von Fig. 1, die eine Zwischenstruktur zeigen, wel
che während der Verfahrensschritte erhalten wird.
In den Schritten von Fig. 39 und Fig. 40 wird zuallererst ein
Siliziumoxidfilm als eine Opferschicht 31 mit einer Dicke von
ungefähr 200 nm über der gesamten Oberfläche der Zwischenstruk
tur mittels LP-CVD abgeschieden. Danach wird die Opferschicht
31 mittels Lithographie und mittels Ätzens strukturiert, um
die gleiche Position und Größe wie die Gate-Elektrode 4 aufzu
weisen. Als nächstes wird die Opferschicht 31 als Abschirmung
verwendet, um als N-Dotierstoff Arsen mit einer Konzentration
von 1 × 1015 cm-2 zu implantieren und weiterhin eine Tempera
turbehandlung bei 900°C durchzuführen. Folglich werden Sour
ce/Drain-Regionen 8 und 9 ausgebildet.
Bei den Schritten von Fig. 41 (B-B-Querschnittsansicht) und
Fig. 42 (A-A-Querschnittsansicht) wird ein Siliziumnitridfilm
34 mit einer Dicke von ungefähr 200 nm auf einer Deckfläche der
Zwischenstruktur mittels CVD abgeschieden, bis die Opfer
schicht 31 bedeckt ist. Danach wird der Siliziumnitridfilm 34
mittels CMP abgetragen, bis eine Deckfläche der Opferschicht
31 freigelegt ist. Nach dem Schritt von Fig. 43 (B-B-Quer
schnittsansicht) wird unter Verwendung einer Flußsäurelö
sung als Ätzmittel eine Ätzung durchgeführt. Folglich wird die
gesamte Opferschicht 31 entfernt. Dadurch wird der Siliziumni
tridfilm 34 als eine Mantelform ausgebildet.
Bei dem Schritt von Fig. 44 (A-A-Querschnittsansicht) wird
durch Ätzen unter Verwendung der Flußsäurelösung ein Teil ei
nes isolierenden Films 2 selektiv abgetragen, so daß er eine
geringere Dicke aufweist. Zu diesem Zeitpunkt wirkt der Sili
ziumnitridfilm 34 als eine Abschirmung. Deshalb wird eine
durch die Opferschicht 31 bedeckte Region, d. h. lediglich ein
Abschnitt der in einem nachfolgenden Schritt durch die
Gate-Elektrode 4 bedeckt ist, einer Ätzung unterzogen. Spezieller
wird eine zurückversetzte Oberfläche des isolierenden Films 2,
in der die Gate-Elektrode 4 vergraben ist, ohne Verwendung
einer Maskenstruktur, die eine Ausrichtung erfordert, in
Selbstausrichtung ausgebildet.
Unterschiedlich zu dem Fall, in dem das in Fig. 11 gezeigte
Resist-Muster mit der Öffnung 12 verwendet wird, wird entspre
chend lediglich in einer Gateelektrodenregion in einer Grenz
linie zwischen einer Deckfläche einer Halbleiterschicht 13 und
einer Deckfläche des isolierenden Films 2 ein Unterschied in
einer Höhe erzeugt. Folglich ist es möglich, den Nachteil zu
beseitigen, daß in der Lithographie ein Spielraum bei einer
Brennweite durch eine nutzlose Höhendifferenz verringert wird.
Weiterhin ist es möglich, den Nachteil zu beseitigen, daß wäh
rend eines anisotropen Ätzprozesses leicht ein Rückstand eines
Polysiliziumfilms als ein Ätzfilm auf der nutzlosen Höhendif
ferenz erzeugt wird.
Bei dem Schritt von Fig. 45 (B-B-Querschnittsansicht) wird
mittels thermischer Oxidation ein Oxidfilm mit einer Dicke von
ungefähr 5 nm als ein Gate-Isolationsfilm 3 auf der Oberfläche
der Zwischenstruktur ausgebildet. Weiterhin wird als Material
der Gate-Elektrode 4 ein N-Polysiliziumfilm mit einer Dicke
von ungefähr 300 nm auf dem Gate-Isolationsfilms 3 mittels
LP-CVD abgeschieden. Bei dem Schritt von Fig. 46 (B-B-Quer
schnittsansicht) wird der Polysiliziumfilm mittels CMP ab
getragen, bis eine Deckfläche des Siliziumnitridfilms 34 frei
gelegt ist. Daraus resultierend wird die Gate-Elektrode 4 in
der gleichen Region wie die oben beschriebene Opferschicht 31
ausgebildet.
Danach wird durch Ausbilden eines Zwischen-Isolationsfilms,
eines Aluminium-Kontaktlochs und einer Aluminiumverdrahtung
mit den bekannten Schritten eine Vorrichtung mit der gleichen
Struktur wie jener der MOS-Halbleitervorrichtung 101 (Fig. 2)
fertiggestellt.
Der Oxidfilm und der Nitridfilm, die in dem oben erwähnten
Herstellungsverfahren ausgebildet werden, können auch durch
andere Isolationsfilme ersetzt werden. Überdies ist es eben
falls möglich, eine sogenannte LDD-Struktur oder Ausweitungs
struktur als eine Source/Drain-Struktur zu verwenden. Zusätz
lich kann zu den Source/Drain-Regionen 8 und 9 ein Metallsili
zidfilm hinzugefügt werden. Weiterhin ist es ebenfalls mög
lich, eine Polyzid-Gatestruktur, eine Polymetall-Struktur, ei
ne Reinmetall-Struktur und dergleichen als Gate-Elektrode 4 zu
verwenden. Der Gate-Isolationsfilm 3 kann ebenfalls unter Ver
wendung eines Dünnfilmabscheideverfahrens, wie zum Beispiel
CVD, oder durch Sputtern ausgebildet werden. Überdies kann an
stelle des Halbleitersubstrats 1 ebenfalls ein SOI-Substrat
verwendet werden.
Die Fig. 47 und 48 sind Querschnittsansichten, die eine
MOS-Halbleitervorrichtung gemäß einer siebten Ausführungsform
zeigen. Die Fig. 47 bzw. 48 entsprechen Querschnittsansich
ten entlang der Linien A-A bzw. B-B, wenn Fig. 1 als eine
Draufsicht betrachtet wird, die die Vorrichtung gemäß der vor
liegenden Ausführungsform zeigt. In einer Vorrichtung 109
schwebt eine Kanalregion 5 über einer zurückversetzten Haupto
berfläche eines SOI-Substrats und alle Deck-, Seiten- und Bo
denflächen der Kanalregion 5 sind durch eine Gate-Elektrode 4
mit einem dazwischengefügten Gate-Isolationsfilm 3 bedeckt.
Folglich ist ein Ladungsteilungsverhältnis der Gate-Elektrode
4 weiter erhöht. Daher ist es möglich, einen Kurzkanaleffekt
bezüglich einer Schwellspannung weiter zu unterdrücken. Da ei
ne effektive Kanalweite vergrößert ist, kann überdies eine ho
he Stromtreiberfähigkeit erhalten werden.
Um die Vorrichtung 109 herzustellen, sollte bevorzugt unter
Verwendung des Herstellungsverfahrens gemäß der sechsten Aus
führungsform eine sogenannte Gate-Rund-Herum-Struktur verwirk
licht werden. Folglich wird die Ausbildung von Source-Drain-Regionen
8 und 9, die eine Temperaturbehandlung bei einer ho
hen Temperatur (beispielsweise 900°C) erfordert, durchgeführt,
bevor die Gate-Elektrode 4 ausgebildet wird. Deshalb ist es
möglich, einen Gate-Rund-Herum-SOI-Transistor mittels eines
Elektrodenmaterials (beispielsweise ein Metall oder derglei
chen), das eine geringe Temperaturbeständigkeit aufweist, als
Gate-Elektrode 4 auszubilden.
Spezieller werden die Schritte der Fig. 49 bis 56, die un
ten beschrieben werden, nach den Schritten der Fig. 29 bis
32 ausgeführt. Die Schritte der Fig. 49 bis 52 sind die
gleichen wie jene der Fig. 39 bis 42, die oben beschrieben
wurden, mit der Ausnahme, daß das Halbleitersubstrat ein SOI-
Substrat ist.
Bei den Schritten der Fig. 49 und 50 wird zuallererst ein
Siliziumoxidfilm als eine Opferschicht 31 mit einer Dicke von
ungefähr 200 nm mittels LP-CVD über der gesamten Oberfläche der
nach dem Schritt von Fig. 32 erhaltenen Zwischenstruktur abge
schieden. Danach wird die Opferschicht 31 mittels Lithographie
und mittels Ätzens strukturiert, um die gleiche Position und
Größe wie die Gate-Elektrode 4 aufzuweisen.
Als nächstes wird die Opferschicht 31 als eine Abschirmung
verwendet, um als N-Dotierstoff Arsen mit einer Konzentration
von 1 × 1015 cm-2 zu implantieren und weiterhin eine Tempera
turbehandlung bei ungefähr 900°C durchzuführen. Folglich wer
den Source/Drain-Regionen 8 und 9 ausgebildet. Die Fig. 49
bzw. 50 entsprechen Querschnittsansichten entlang der Linien
B-B bzw. A-A, wenn Fig. 1 als eine Draufsicht betrachtet wird,
die die Zwischenstruktur bei dem Schritt zum Herstellen der
Vorrichtung 109 zeigt.
Bei den Schritten von Fig. 51 (B-B-Querschnittsansicht) und
Fig. 52 (A-A-Querschnittsansicht) wird ein Siliziumnitridfilm
34 mittels CVD mit einer Dicke von ungefähr 200 nm auf einer
Deckfläche der Zwischenstruktur abgeschieden, bis die Opfer
schicht 31 bedeckt ist. Danach wird der Siliziumnitridfilm 34
mittels CMP abgetragen, bis eine Deckfläche der Opferschicht
31 freigelegt ist.
Bei den Schritten von Fig. 53 (B-B-Querschnittsansicht) und
Fig. 54 (A-A-Querschnittsansicht) wird eine Ätzung unter Ver
wendung einer Flußsäurelösung als Ätzmittel durchgeführt.
Folglich wird die gesamte Opferschicht 31 entfernt. Dadurch
wird der Siliziumnitridfilm 34 als eine Mantelform ausgebil
det. Zur gleichen Zeit wirkt der Siliziumnitridfilm 34 als ei
ne Abschirmung. Folglich werden die Abschnitte des isolieren
den Films 2 und des isolierenden Films 21, die direkt unter
der Opferschicht 31 angeordnet sind, entfernt. Daraus resul
tierend schwebt die Kanalregion 5 vollständig über einem Trä
gersubstrat 20.
Bei dem Schritt von Fig. 55 (B-B-Querschnittsansicht) wird
mittels thermischer Oxidation ein Oxidfilm mit einer Dicke von
ungefähr 5 nm als ein Gateisolationsfilm 3 auf der Oberfläche
der Zwischenstruktur ausgebildet. Weiterhin wird ein
N-Polysilizium mittels LP-CVD als ein Material der
Gate-Elektrode 4 mit einer Dicke von ungefähr 300 nm auf dem
Gate-Isolationsfilm 3 abgeschieden. Bei dem Schritt der Fig. 56
(B-B-Querschnittsansicht) wird der Polysiliziumfilm mittels
CMP abgetragen, bis eine Deckfläche des Siliziumnitridfi 07583 00070 552 001000280000000200012000285910747200040 0002010141916 00004 07464lms 34
freigelegt ist. Daraus resultierend wird die Gate-Elektrode 4
in der Region, in der die Opferschicht 31 ausgebildet wird und
in einer direkt darunter vorgesehenen Region ausgebildet.
Danach wird mittels der Ausbildung eines Zwischenschicht-Isolationsfilms,
eines Aluminium-Kontaktlochs und einer Alumi
niumverdrahtung in den bekannten Schritten die MOS-
Halbleitervorrichtung 109 (Fig. 47 und Fig. 48) fertigge
stellt.
In dem oben beschriebenen Verfahren zum Herstellen der Vor
richtung 109 ist es ausreichend, daß ein Lithographieschritt
einmal durchgeführt wird. Deshalb ist es möglich, einen dahin
gehenden Vorteil zu erhalten, daß ein auf der Deckfläche der
SOI-Schicht angeordneter Abschnitt der Gate-Elektrode 4 und
ein unter der Deckfläche der SOI-Schicht angeordneter Ab
schnitt in Selbstausrichtung ausgerichtet werden können. Folg
lich überlappt die Gate-Elektrode 4 nicht mit den
Source-Drain-Regionen 8 und 9. Folglich kann ein Anwachsen in einer
Betriebsgeschwindigkeit der Vorrichtung gefördert werden. Wei
terhin kann eine Abweichung in einer Eigenschaft der Vorrich
tung als Produkt verringert werden.
Der Oxidfilm und der Nitridfilm, die in dem oben beschriebenen
Verfahren zum Herstellen der Vorrichtung 109 ausgebildet wer
den, können auch durch andere isolierende Filme ersetzt wer
den. Überdies ist es ebenfalls möglich, eine sogenannte LDD-
Struktur oder Ausweitungsstruktur als eine Source/Drain-
Struktur zu verwenden. Zusätzlich kann ein Metallsilizidfilm
zu den Source/Drain-Regionen 8 und 9 hinzugefügt werden. Wei
terhin ist es ebenfalls möglich, als Gate-Elektrode 4 eine Po
lyzid-Gatestruktur, eine Polymetall-Struktur, eine Reinmetall-Struktur
und dergleichen zu verwenden. Eine daraus zusammenge
setzte Filmstruktur kann ebenfalls als Gateelektrode 4 verwen
det werden. Überdies kann der Gate-Isolationsfilm 3 ebenfalls
unter Verwendung eines Dünnfilmabscheideverfahrens, beispiels
weise CVD, oder durch Sputtern ausgebildet werden.
Fig. 57 ist eine längsverlaufende Querschnittsansicht, die die
MOS-Halbleitervorrichtung 101 gemäß der ersten Ausführungsform
zeigt und Fig. 58 ist eine dieselbe zeigende Draufsicht. Fig.
57 entspricht einer Querschnittsansicht, die die Vorrichtung
entlang der Linie A-A in Fig. 58 zeigt. Wie in Fig. 57 ge
zeigt, führt ein Unterschied (vorläufig als eine "Deckflächen
stufe" bezeichnet) h zwischen einer Höhe einer Deckfläche ei
nes isolierenden Films 2 und einer Höhe einer Deckfläche ei
ner Halbleiterschicht 13 (d. h. einer Deckfläche einer Kanalre
gion 5) zu einer Stufe (vorläufig als eine
"Gate-Deckflächenstufe" bezeichnet) H auf einer Deckfläche einer Ga
te-Elektrode 4, die ausgebildet wurde, um den isolierenden
Film 2 und die Halbleiterschicht 13 zu bedecken. Wenn die Ga
te-Deckflächenstufe H groß ist, wird ein abgedünnter Abschnitt
d in einem Abschnitt erzeugt, in dem die Stufe, wie in Fig. 58
gezeigt, bei dem Schritt des Strukturierens eines Materials
einer Gate-Elektrode mittels Lithographie zur Ausbildung der
Gate-Elektrode 4 geschaffen wird. Es wird vermutet, daß der
abgedünnte Abschnitt d aufgrund eines Haloeffektes erzeugt
wird, der durch das eingestrahlte Licht für die Belichtung in
einem Abschnitt, in dem die Stufe ausgebildet ist, verursacht
wird. Wenn der abgedünnte Bereich d so groß ist, daß er eine
gewisse Grenze überschreitet, wird ein Betrieb der Halbleiter
vorrichtung 101 beeinflußt. Wenn die Gate-Deckflächenstufe H
größer als eine Brennweite einer für die Lithographie zu ver
wendenden Linse des Belichtungslichts ist, kann überdies eine
Breite eines Abschnitts in der Gate-Elektrode 4, der die Halb
leiterschicht 13 bedeckt, beeinflußt werden.
Folglich ist es völlig wünschenswert, daß die
Gate-Deckflächenstufe H innerhalb eines bestimmten Bereichs gewählt
werden sollte. Um in dem Herstellungsprozeß auf einfache Weise
die Gate-Deckflächenstufe H zu verringern, ist es überdies
noch wünschenswerter, daß die Deckflächenstufe h innerhalb ei
nes bestimmten Bereichs gewählt wird. Als Ergebnis eines Expe
riments wurde gefunden, daß die Deckflächenstufe h und der ab
gedünnte Abschnitt d eine nahezu proportionale Beziehung auf
weisen, wie in Fig. 59 gezeigt ist. Insbesondere hängt die
Proportionalbeziehung nicht von einer Gatelänge Lg ab, sondern
ist nahezu konstant, wenn sie auf die Gatelänge Lg normali
siert wird. Die Gatelänge Lg ist eine Breite eines Abschnitts
in der Gate-Elektrode 4, der die Kanalregion 5 bedeckt.
Es ist wünschenswert, daß der abgedünnte Abschnitt d kleiner
oder gleich 10% der Kanallänge Lg gewählt wird, so daß der Be
trieb der Halbleitervorrichtung 101 praktisch nicht beeinflußt
wird. Deshalb sollte die Stufe h bevorzugt auf weniger oder
gleich 50% der Gatelänge Lg, wie in Fig. 59 gezeigt, herabge
setzt werden.
Die Deckflächenstufe h erzeugt die Gate-Deckflächenstufe H.
Daraus resultierend wird der abgedünnte Abschnitt d erzeugt.
Der abgedünnte Abschnitt d wird direkt durch die
Gate-Deckflächenstufe H beeinflußt. Entsprechend ist es in unmit
telbarerer Weise hinreichend, wenn die Gate-Deckflächenstufe H
kleiner oder gleich 50% der Gatelänge Lg gesetzt wird, um den
abgedünnten Abschnitt d kleiner oder gleich 10% der Gatelänge
Lg zu setzen. Eine Verringerung in der Deckflächenstufe h, auf
weniger oder gleich 50% der Gatelänge Lg ist ein wünschenswer
teres Verfahren, daß die Gate-Deckflächenstufe H kleiner oder
gleich 50% der Gatelänge Lg setzen kann, ohne einen speziellen
Prozeß zum Abscheiden des Materials der Gate-Elektrode 4 zu
erfordern.
Die Gate-Deckflächenstufe H und die Deckflächenstufe h können
in der gleichen Weise für die Halbleitervorrichtungen gemäß
den anderen Ausführungsformen sowie die Halbleitervorrichtung
101 gemäß der ersten Ausführungsform optimiert werden. Über
dies ist es wünschenswerter, daß der abgedünnte Abschnitt d
kleiner ist. Deshalb ist es wünschenswerter, daß die
Gate-Deckflächenstufe H oder die Deckflächenstufe h in einem Ent
wurfswert auf Null gesetzt werden sollten. Dadurch sollte der
für die Gate-Deckflächenstufe H oder die Deckflächenstufe h
nach der Fertigstellung der Vorrichtung tatsächlich erhaltene
Wert auf den Bereich eines Herstellungsfehlers eingeschränkt
werden.
Um die Gate-Deckflächenstufe H innerhalb eine vorbestimmte Be
grenzung zu setzen, sollte die Gate-Deckflächenstufe H bevor
zugt in dem Schritt des Ausbildens der Gate-Elektrode 4 in dem
Herstellungsverfahren gemäß jeder der Ausführungsformen inner
halb die vorbestimmte Begrenzung gesetzt werden. Um die Stufe
h innerhalb eine vorbestimmte Begrenzung zu setzen, sollte
überdies bevorzugt bei dem Schritt des Ausbildens des isolie
renden Films 2 in dem Herstellungsverfahren gemäß jeder der
Ausführungsformen die Deckflächenstufe h innerhalb die vorbe
stimmte Begrenzung gesetzt werden.
Claims (10)
1. MOS-Halbleitervorrichtung mit:
einer Halbleiterschicht (13) mit einer Kanalregion (5)und ei nem Paar Source-Drain-Regionen (8, 9) zwischen die die Kanal region (5) eingefügt ist;
einem auf einer Oberfläche der Halbleiterschicht ausgebildeten isolierenden Film (2, 23) zum Umschließen der Kanalregion (5) und des Paares von Source-Drain-Regionen (8, 9); und
einer Gate-Elektrode (4), die auf Seitenflächen der Kanalregi on (5), die zu einem auf an die Kanalregion (5) angrenzenden Oberflächenabschnitten des isolierenden Films (2, 23) ausge bildeten Graben freiliegen, und auf einer Deckfläche der Ka nalregion (5) mit einem dazwischengefügten Gate-Isolationsfilm (3) ausgebildet ist, wodurch die Deckfläche und zumindest ein Teil der Seitenflächen in der Kanalregion (5) mit dem dazwi schengefügten Gate-Isolationsfilm (3) bedeckt werden und eine durch eine Stufe zwischen einer Deckfläche eines Abschnitts, der die Kanalregion (5) bedeckt, und einer Deckfläche eines Abschnitts, der den isolierenden Film (2, 23) bedeckt, defi nierte Gate-Deckflächenstufe (H) kleiner oder gleich einer Hälfte einer Gatelänge (Lg) gesetzt wird, welche durch eine Breite des die Kanalregion (5) bedeckenden Abschnitts defi niert wird.
einer Halbleiterschicht (13) mit einer Kanalregion (5)und ei nem Paar Source-Drain-Regionen (8, 9) zwischen die die Kanal region (5) eingefügt ist;
einem auf einer Oberfläche der Halbleiterschicht ausgebildeten isolierenden Film (2, 23) zum Umschließen der Kanalregion (5) und des Paares von Source-Drain-Regionen (8, 9); und
einer Gate-Elektrode (4), die auf Seitenflächen der Kanalregi on (5), die zu einem auf an die Kanalregion (5) angrenzenden Oberflächenabschnitten des isolierenden Films (2, 23) ausge bildeten Graben freiliegen, und auf einer Deckfläche der Ka nalregion (5) mit einem dazwischengefügten Gate-Isolationsfilm (3) ausgebildet ist, wodurch die Deckfläche und zumindest ein Teil der Seitenflächen in der Kanalregion (5) mit dem dazwi schengefügten Gate-Isolationsfilm (3) bedeckt werden und eine durch eine Stufe zwischen einer Deckfläche eines Abschnitts, der die Kanalregion (5) bedeckt, und einer Deckfläche eines Abschnitts, der den isolierenden Film (2, 23) bedeckt, defi nierte Gate-Deckflächenstufe (H) kleiner oder gleich einer Hälfte einer Gatelänge (Lg) gesetzt wird, welche durch eine Breite des die Kanalregion (5) bedeckenden Abschnitts defi niert wird.
2. MOS-Halbleitervorrichtung gemäß Anspruch 1, worin der
Graben mit einer derartigen Tiefe ausgebildet wird, daß nahezu
die gesamten Seitenflächen der Kanalregion (5) freiliegen und
die Gate-Elektrode (4) nahezu die gesamten Seitenflächen der
Kanalregion (5) mit dem dazwischengefügten Gate-Isolationsfilm
(3) bedeckt.
3. MOS-Halbleitervorrichtung gemäß Anspruch 1, worin der
isolierende Film (2) einen ersten isolierenden Film (2a) und
einen zweiten isolierenden Film (2b), die aus voneinander un
terschiedlichen Materialien ausgebildet sind, aufweist,
der erste isolierende Film (2a) zwischen der Halbleiterschicht
(13) und dem zweiten isolierenden Film (2b) dergestalt vorge
sehen ist, daß er eine Bodenfläche und einen Teil der Seiten
fläche des zweiten isolierenden Films (2b) bedeckt, und
der Graben auf einer Oberfläche des ersten isolierenden Films
(2a) ausgebildet ist, um an seinem Boden den ersten isolieren
den Film (2a) freizulegen, an seinen ersten Seitenflächen die
Kanalregion (5) freizulegen und an seinen zweiten Seitenflä
chen, die den ersten Seitenflächen gegenüberliegen, den zwei
ten isolierenden Film (2b) freizulegen.
4. MOS-Halbleitervorrichtung gemäß Anspruch 1, worin die
Halbleiterschicht (13) eine SOI-Schicht (22) eines SOI-
Substrats mit einem Halbleitersubstrat (20), einer isolieren
den Schicht (21) und der SOI-Schicht (22), die in dieser Rei
henfolge aufeinander ausgebildet sind, ist.
5. MOS-Halbleitervorrichtung gemäß Anspruch 4, worin der
Graben mit einer derartigen Tiefe ausgebildet ist, daß die
isolierende Schicht (21) freiliegt und
die Gate-Elektrode (4) nahezu die gesamten Seitenflächen der
Kanalregion (5) mit dem dazwischengefügten Gate-Isolationsfilm
(3) bedeckt.
6. MOS-Halbleitervorrichtung gemäß Anspruch 5, worin der
Graben dergestalt ausgebildet wird, daß er zumindest einen
Teil einer Bodenfläche der Kanalregion (5) freilegt und
die Gate-Elektrode (4) zumindest einen Teil der Bodenfläche
der Kanalregion (5) mit dem dazwischengefügten
Gate-Isolationsfilm (3) bedeckt.
7. MOS-Halbleitervorrichtung mit:
einem SOI-Substrat mit einem Halbleitersubstrat (20), einer isolierenden Schicht (21) und einer Halbleiterschicht (13), die in dieser Reihenfolge aufeinander ausgebildet sind, wobei die Halbleiterschicht (13) eine Kanalregion (5) und ein Paar Source/Drain-Regionen (8, 9), zwischen die die Kanalregion (5) gefügt ist aufweist und die Kanalregion (5) in einem Teil ih rer Bodenfläche mit einem Abstand zur isolierenden Schicht (21) versehen ist und
einer Gate-Elektrode (4), die einen Teil einer Oberfläche der Kanalregion (5) mit dem dazwischengefügten Gate-Isolationsfilm (3) bedeckt, wobei der Teil der Oberfläche der Kanalregion (5) weder zu dem Paar Source-Drain-Regionen (8, 9) noch zu der isolierenden Schicht (21) Kontakt hat.
einem SOI-Substrat mit einem Halbleitersubstrat (20), einer isolierenden Schicht (21) und einer Halbleiterschicht (13), die in dieser Reihenfolge aufeinander ausgebildet sind, wobei die Halbleiterschicht (13) eine Kanalregion (5) und ein Paar Source/Drain-Regionen (8, 9), zwischen die die Kanalregion (5) gefügt ist aufweist und die Kanalregion (5) in einem Teil ih rer Bodenfläche mit einem Abstand zur isolierenden Schicht (21) versehen ist und
einer Gate-Elektrode (4), die einen Teil einer Oberfläche der Kanalregion (5) mit dem dazwischengefügten Gate-Isolationsfilm (3) bedeckt, wobei der Teil der Oberfläche der Kanalregion (5) weder zu dem Paar Source-Drain-Regionen (8, 9) noch zu der isolierenden Schicht (21) Kontakt hat.
8. MOS-Halbleitervorrichtung gemäß Anspruch 1, 4 oder 7,
worin eine Breite des Grabens kleiner oder gleich einem Dop
pelten einer Dicke der Gate-Elektrode (4) ist.
9. MOS-Halbleitervorrichtung gemäß Anspruch 1, 4 oder 7,
worin eine Kanalweite der Kanalregion (5) kleiner oder gleich
einem Doppelten einer maximalen Kanalverarmungsschichtdicke
(Xdm) gesetzt wird.
10. MOS-Halbleitervorrichtung gemäß Anspruch 1, 4 oder 7,
worin die Halbleiterschicht (13) in eine Mehrzahl von Ein heits-Halbleiterschichten (13) unterteilt ist, die in einer Richtung einer Kanalweite (W) mit einem Abstand zueinander an geordnet sind, und
ein Paar Seitenflächen und eine Deckfläche einer Kanalregion (5) von jeder der Einheits-Halbleiterschichten (13) durch die Gate-Elektrode (4) mit dem dazwischengefügten Gate-Isolationsfilm (3) bedeckt sind.
worin die Halbleiterschicht (13) in eine Mehrzahl von Ein heits-Halbleiterschichten (13) unterteilt ist, die in einer Richtung einer Kanalweite (W) mit einem Abstand zueinander an geordnet sind, und
ein Paar Seitenflächen und eine Deckfläche einer Kanalregion (5) von jeder der Einheits-Halbleiterschichten (13) durch die Gate-Elektrode (4) mit dem dazwischengefügten Gate-Isolationsfilm (3) bedeckt sind.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000256667 | 2000-08-28 | ||
JP2001036437A JP2002151688A (ja) | 2000-08-28 | 2001-02-14 | Mos型半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10141916A1 true DE10141916A1 (de) | 2002-03-28 |
Family
ID=26598548
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10141916A Ceased DE10141916A1 (de) | 2000-08-28 | 2001-08-28 | MOS-Halbleitervorrichtung und Verfahren zum Herstellen derselben |
Country Status (5)
Country | Link |
---|---|
US (2) | US6548859B2 (de) |
JP (1) | JP2002151688A (de) |
KR (1) | KR100449461B1 (de) |
DE (1) | DE10141916A1 (de) |
TW (1) | TW497272B (de) |
Families Citing this family (60)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4269134B2 (ja) * | 2001-11-06 | 2009-05-27 | セイコーエプソン株式会社 | 有機半導体装置 |
TWI261358B (en) * | 2002-01-28 | 2006-09-01 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
US7749818B2 (en) * | 2002-01-28 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
US6642090B1 (en) * | 2002-06-03 | 2003-11-04 | International Business Machines Corporation | Fin FET devices from bulk semiconductor and method for forming |
FR2845201B1 (fr) * | 2002-09-27 | 2005-08-05 | St Microelectronics Sa | Procede de formation de portions d'un materiau compose a l'interieur d'une cavite et circuit electrique incorporant des portions de materiau compose ainsi obtenues |
KR100769418B1 (ko) | 2003-03-20 | 2007-10-22 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치 및 그 제조방법 |
US6913959B2 (en) * | 2003-06-23 | 2005-07-05 | Advanced Micro Devices, Inc. | Method of manufacturing a semiconductor device having a MESA structure |
US7095065B2 (en) * | 2003-08-05 | 2006-08-22 | Advanced Micro Devices, Inc. | Varying carrier mobility in semiconductor devices to achieve overall design goals |
US7285466B2 (en) * | 2003-08-05 | 2007-10-23 | Samsung Electronics Co., Ltd. | Methods of forming metal oxide semiconductor (MOS) transistors having three dimensional channels |
DE10348007B4 (de) * | 2003-10-15 | 2008-04-17 | Infineon Technologies Ag | Verfahren zum Strukturieren und Feldeffekttransistoren |
KR100521384B1 (ko) * | 2003-11-17 | 2005-10-12 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
DE10354389B3 (de) * | 2003-11-20 | 2005-08-11 | Otto-Von-Guericke-Universität Magdeburg | Verfahren zur Herstellung eines nanoskaligen Feldeffekttransistors |
KR100558007B1 (ko) * | 2003-11-24 | 2006-03-06 | 삼성전자주식회사 | 트랜지스터 및 그 제조방법 |
KR100513405B1 (ko) * | 2003-12-16 | 2005-09-09 | 삼성전자주식회사 | 핀 트랜지스터의 형성 방법 |
KR100610496B1 (ko) * | 2004-02-13 | 2006-08-09 | 삼성전자주식회사 | 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자 및 그제조방법 |
KR100598099B1 (ko) | 2004-02-24 | 2006-07-07 | 삼성전자주식회사 | 다마신 게이트를 갖는 수직 채널 핀 전계효과 트랜지스터 및 그 제조방법 |
TWI287856B (en) * | 2004-03-12 | 2007-10-01 | Imec Inter Uni Micro Electr | Method of manufacturing a semiconductor device and semiconductor device obtainable with such a method |
KR100549008B1 (ko) * | 2004-03-17 | 2006-02-02 | 삼성전자주식회사 | 등방성식각 기술을 사용하여 핀 전계효과 트랜지스터를제조하는 방법 |
KR100541054B1 (ko) | 2004-03-23 | 2006-01-11 | 삼성전자주식회사 | 하드마스크 스페이서를 채택하여 3차원 모오스 전계효과트랜지스터를 제조하는 방법 |
KR100555564B1 (ko) * | 2004-03-31 | 2006-03-03 | 삼성전자주식회사 | 스퀘어형 스토리지 전극을 채용하는 반도체 소자 및 그제조 방법 |
KR100612415B1 (ko) | 2004-04-09 | 2006-08-16 | 삼성전자주식회사 | 올 어라운드된 채널 영역을 갖는 트랜지스터 및 그 제조방법 |
KR100605104B1 (ko) | 2004-05-04 | 2006-07-26 | 삼성전자주식회사 | 핀-펫 소자 및 그 제조 방법 |
US7482616B2 (en) | 2004-05-27 | 2009-01-27 | Samsung Electronics Co., Ltd. | Semiconductor devices having phase change memory cells, electronic systems employing the same and methods of fabricating the same |
DE102005026228B4 (de) * | 2004-06-08 | 2010-04-15 | Samsung Electronics Co., Ltd., Suwon | Transistor vom GAA-Typ und Verfahren zu dessen Herstellung |
JPWO2006006438A1 (ja) * | 2004-07-12 | 2008-04-24 | 日本電気株式会社 | 半導体装置及びその製造方法 |
JP5361110B2 (ja) * | 2004-10-20 | 2013-12-04 | 三星電子株式会社 | 非平面トランジスタを有する固体イメージセンサ素子及びその製造方法 |
KR100612718B1 (ko) * | 2004-12-10 | 2006-08-17 | 경북대학교 산학협력단 | 안장형 플래시 메모리 소자 및 제조방법 |
KR100689211B1 (ko) * | 2004-12-11 | 2007-03-08 | 경북대학교 산학협력단 | 안장형 엠오에스 소자 |
EP1844498B1 (de) * | 2005-01-28 | 2012-03-14 | Nxp B.V. | Verfahren zur herstellung eines dual-gate fet |
KR100693249B1 (ko) | 2005-02-03 | 2007-03-13 | 삼성전자주식회사 | 수직한 게이트 전극의 트랜지스터들을 구비하는 반도체장치 및 그 제조 방법 |
TWI295506B (en) | 2005-02-03 | 2008-04-01 | Samsung Electronics Co Ltd | Semiconductor device having transistor with vertical gate electrode and method of fabricating the same |
KR100644019B1 (ko) | 2005-06-17 | 2006-11-10 | 매그나칩 반도체 유한회사 | 씨모스 이미지센서 및 그 제조 방법 |
KR100763330B1 (ko) * | 2005-12-14 | 2007-10-04 | 삼성전자주식회사 | 활성 핀들을 정의하는 소자분리 방법, 이를 이용하는반도체소자의 제조방법 및 이에 의해 제조된 반도체소자 |
KR100724561B1 (ko) | 2005-12-20 | 2007-06-04 | 삼성전자주식회사 | 단일측벽 핀 전계효과트랜지스터를 갖는 반도체소자 및 그형성방법 |
JP4552908B2 (ja) * | 2006-07-26 | 2010-09-29 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
KR100790571B1 (ko) * | 2006-09-29 | 2008-01-02 | 주식회사 하이닉스반도체 | 트랜지스터 및 그 제조방법 |
JP2008172082A (ja) * | 2007-01-12 | 2008-07-24 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
KR100858882B1 (ko) * | 2007-03-19 | 2008-09-17 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
JP2008282901A (ja) | 2007-05-09 | 2008-11-20 | Sony Corp | 半導体装置および半導体装置の製造方法 |
KR100881846B1 (ko) * | 2007-05-17 | 2009-02-03 | 주식회사 동부하이텍 | 반도체 소자 및 반도체 소자의 제조 방법 |
JP2009009988A (ja) | 2007-06-26 | 2009-01-15 | Elpida Memory Inc | 半導体装置及びその製造方法 |
US7902057B2 (en) * | 2007-07-31 | 2011-03-08 | Micron Technology, Inc. | Methods of fabricating dual fin structures |
KR100920045B1 (ko) | 2007-12-20 | 2009-10-07 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
JP5099087B2 (ja) * | 2009-07-31 | 2012-12-12 | ソニー株式会社 | 半導体装置の製造方法 |
US8110466B2 (en) * | 2009-10-27 | 2012-02-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cross OD FinFET patterning |
JP2011181686A (ja) * | 2010-03-01 | 2011-09-15 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
US9130058B2 (en) | 2010-07-26 | 2015-09-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Forming crown active regions for FinFETs |
US9171925B2 (en) * | 2012-01-24 | 2015-10-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-gate devices with replaced-channels and methods for forming the same |
US9466696B2 (en) | 2012-01-24 | 2016-10-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs and methods for forming the same |
US9281378B2 (en) | 2012-01-24 | 2016-03-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin recess last process for FinFET fabrication |
US9349837B2 (en) | 2012-11-09 | 2016-05-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Recessing STI to increase Fin height in Fin-first process |
US9443962B2 (en) | 2012-11-09 | 2016-09-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Recessing STI to increase fin height in fin-first process |
US8809947B1 (en) * | 2013-05-30 | 2014-08-19 | GlobalFoundries, Inc. | Integrated circuits and methods for fabricating integrated circuits with cladded non-planar transistor structures |
TWI642186B (zh) * | 2013-12-18 | 2018-11-21 | 日商半導體能源研究所股份有限公司 | 半導體裝置 |
WO2016043770A1 (en) * | 2014-09-19 | 2016-03-24 | Intel Corporation | Apparatus and methods to create a buffer to reduce leakage in microelectronic transistors |
US10290709B2 (en) | 2014-09-19 | 2019-05-14 | Intel Corporation | Apparatus and methods to create an indium gallium arsenide active channel having indium rich surfaces |
CN105185799A (zh) * | 2015-08-18 | 2015-12-23 | 格科微电子(上海)有限公司 | 具有三维晶体管结构的背照式图像传感器及其形成方法 |
EP3940791A4 (de) * | 2019-03-14 | 2022-09-07 | Sony Semiconductor Solutions Corporation | Halbleiterelement, halbleiterbauelement, verfahren zur herstellung eines halbleiterbauelements und verfahren zur herstellung eines halbleiterbauelements |
US11521997B2 (en) * | 2020-04-16 | 2022-12-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-protrusion transfer gate structure |
CN116435324B (zh) * | 2023-06-09 | 2023-09-26 | 湖北江城芯片中试服务有限公司 | 半导体结构及其制备方法、半导体器件 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5873163A (ja) * | 1981-10-27 | 1983-05-02 | Toshiba Corp | Mos型半導体装置 |
JPH04212466A (ja) | 1990-07-09 | 1992-08-04 | Toshiba Corp | 半導体装置およびその製造方法 |
JPH07302902A (ja) | 1994-05-10 | 1995-11-14 | Toshiba Corp | 半導体装置 |
KR100273688B1 (ko) * | 1997-06-30 | 2000-12-15 | 김영환 | 모스펫및그제조방법 |
TW396460B (en) * | 1998-01-09 | 2000-07-01 | United Microelectronics Corp | Metal oxide semiconductor transistor structure and its manufacturing method |
JP2000049335A (ja) * | 1998-07-27 | 2000-02-18 | Matsushita Electric Works Ltd | 半導体装置及びその製造方法 |
KR100328126B1 (ko) * | 1998-11-26 | 2002-08-14 | 한국전자통신연구원 | 트렌치게이트구조를갖는다결정실리콘박막트랜지스터의제조방법 |
US6365465B1 (en) * | 1999-03-19 | 2002-04-02 | International Business Machines Corporation | Self-aligned double-gate MOSFET by selective epitaxy and silicon wafer bonding techniques |
US6232164B1 (en) * | 1999-05-24 | 2001-05-15 | Taiwan Semiconductor Manufacturing Company | Process of making CMOS device structure having an anti-SCE block implant |
JP2001338987A (ja) * | 2000-05-26 | 2001-12-07 | Nec Microsystems Ltd | Mosトランジスタのシャロートレンチ分離領域の形成方法 |
-
2001
- 2001-02-14 JP JP2001036437A patent/JP2002151688A/ja active Pending
- 2001-08-27 TW TW090121044A patent/TW497272B/zh not_active IP Right Cessation
- 2001-08-28 US US09/939,805 patent/US6548859B2/en not_active Expired - Fee Related
- 2001-08-28 KR KR10-2001-0052061A patent/KR100449461B1/ko not_active IP Right Cessation
- 2001-08-28 DE DE10141916A patent/DE10141916A1/de not_active Ceased
-
2003
- 2003-02-05 US US10/358,327 patent/US6727551B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
TW497272B (en) | 2002-08-01 |
KR20020018059A (ko) | 2002-03-07 |
US20030141546A1 (en) | 2003-07-31 |
JP2002151688A (ja) | 2002-05-24 |
US6727551B2 (en) | 2004-04-27 |
US20020003256A1 (en) | 2002-01-10 |
KR100449461B1 (ko) | 2004-09-21 |
US6548859B2 (en) | 2003-04-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE10141916A1 (de) | MOS-Halbleitervorrichtung und Verfahren zum Herstellen derselben | |
DE112005000704B4 (de) | Nicht-planarer Bulk-Transistor mit verspanntem Kanal mit erhöhter Mobilität und Verfahren zur Herstellung | |
DE10353387B4 (de) | Verfahren zur Herstellung einer Leistungstransistoranordnung und Leistungstransistoranordnung | |
DE112012004930B4 (de) | Verfahren zur Herstellung von Halbleiter-Einheiten mit Kontaktstrukturen für Halbleitertransistoren | |
DE4224793C2 (de) | Dünnfilmfeldeffektelement und Herstellungsverfahren dafür | |
DE102006016550B4 (de) | Feldeffekttransistoren mit vertikal ausgerichteten Gate-Elektroden und Verfahren zum Herstellen derselben | |
DE102006062862B4 (de) | Verfahren zum Herstellen von Feldeffekttransistoren mit vertikal ausgerichteten Gate-Elektroden | |
DE69738012T2 (de) | Halbleitervorrichtung und deren Herstellungsverfahren | |
DE19520958C2 (de) | Halbleitervorrichtung mit Wannenbereichen und Verfahren zur Herstellung der Halbleitervorrichtung | |
DE10124413A1 (de) | Halbleiter-Vorrichtung und Verfahren zur Herstellung derselben | |
DE3930016C2 (de) | Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung | |
DE69627975T2 (de) | MOS-Transistor und Verfahren zu seiner Herstellung | |
DE3603470A1 (de) | Verfahren zur herstellung von feldeffektbauelementen auf einem siliziumsubstrat | |
DE4101130C2 (de) | MOS-Feldeffekttransistor und Verfahren zu dessen Herstellung | |
DE2922016A1 (de) | Vlsi-schaltungen | |
DE10107012A1 (de) | Verfahren zur Herstellung eines Polysilicium-Kondensators unter Verwendung von FET- und bipolaren Basis-Polysiliciumschichten | |
DE10205077B4 (de) | Halbleiterspeicherzelle mit einem Graben und einem planaren Auswahltransistor und Verfahren zu ihrer Herstellung | |
DE19835891B4 (de) | Verfahren zur Herstellung eines Transistors | |
DE10261600B4 (de) | Halbleiterbauteil und Verfahren zu seiner Herstellung | |
DE19853432A1 (de) | Halbleiteranordnung und Verfahren zum Herstellen derselben | |
DE19727264A1 (de) | Halbleitervorrichtung mit einer t-förmigen Feldoxidschicht und Verfahren zu deren Herstellung | |
DE10147120B4 (de) | Grabenkondensator und Verfahren zur Herstellung desselben | |
DE2911726A1 (de) | Halbleitervorrichtung und verfahren zu deren herstellung | |
DE19854911A1 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung | |
DD280851A1 (de) | Verfahren zur herstellung von graben-speicherzellen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8131 | Rejection |