DE102005041266A1 - Multi-chip arrangement, has heat conducting device provided such that heat, generated within interior of multi-chip arrangement, is dissipated in direction of opposite side of stack arrangement of contact units - Google Patents

Multi-chip arrangement, has heat conducting device provided such that heat, generated within interior of multi-chip arrangement, is dissipated in direction of opposite side of stack arrangement of contact units Download PDF

Info

Publication number
DE102005041266A1
DE102005041266A1 DE102005041266A DE102005041266A DE102005041266A1 DE 102005041266 A1 DE102005041266 A1 DE 102005041266A1 DE 102005041266 A DE102005041266 A DE 102005041266A DE 102005041266 A DE102005041266 A DE 102005041266A DE 102005041266 A1 DE102005041266 A1 DE 102005041266A1
Authority
DE
Germany
Prior art keywords
chip
substrate
arrangement
chips
heat
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102005041266A
Other languages
German (de)
Inventor
Juergen Simon
Torsten Meyer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102005041266A priority Critical patent/DE102005041266A1/en
Publication of DE102005041266A1 publication Critical patent/DE102005041266A1/en
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

The arrangement has a substrate (3) with a surface, on which several contact units (4) are arranged. Several chips (21, 22, 24) are arranged on another substrate surface in a stack arrangement. A heat conducting device is provided such that the heat, generated within interior of the multi-chip arrangement, is dissipated in direction of an opposite side, which is different from the side of the substrate, of the stack arrangement. An independent claim is also included for a method for manufacturing a multi-chip arrangement.

Description

Die Erfindung betrifft eine Multichip-Anordnung mit mehreren aufeinandergestapelten Chips.The The invention relates to a multi-chip arrangement with a plurality of stacked Crisps.

Die Erfindung betrifft weiterhin ein Verfahren zur Herstellung einer solchen Multichip-Anordnung.The Invention further relates to a method for producing a such a multi-chip arrangement.

Wenn mehrere Chips in einer Multichip-Anordnung aufeinandergestapelt werden, um beispielsweise ein System in einem Gehäuse (SiP System in Package) zu bilden, nimmt die Leistungsaufnahme mit der erhöhten Anzahl von Chips in dem Gehäuse zu, und es wird Wärme erzeugt, die abgeführt werden muss, um eine Überhitzung des Chips zu vermeiden. Deshalb sind für künftige Multichip-Anordnungen zusätzlich Maßnahmen für eine verbesserte Wärmeableitung notwendig. Das Aufbringen von Kühlelementen auf das Gehäuse ist jedoch nicht ausreichend, die Wärme in ausreichender Geschwindigkeit aus dem Inneren des Gehäuses, d.h. aus dem Inneren des Chipstapels abzuführen.If several chips stacked in a multi-chip arrangement For example, to build a system in a housing (SiP System in Package) decreases the power consumption with the increased Number of chips in the housing too, and it will be heat generated, which dissipated must be to overheat to avoid the chip. That's why for future multichip arrangements additionally activities for one improved heat dissipation necessary. The application of cooling elements on the case but is not enough, the heat in sufficient speed from inside the case, i.e. remove from the interior of the chip stack.

Es ist daher Aufgabe der vorliegenden Erfindung, eine Multichip-Anordnung zur Verfügung zu stellen, bei der die innerhalb der Multichip-Anordnung erzeugte Wärme in verbesserter Weise abgeführt werden kann. Es ist weiterhin eine Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer Multichip-Anordnung zur Verfügung zu stellen, wobei die Multichip-Anordnung eine verbesserte Wärmeableitung aufweist.It is therefore an object of the present invention, a multi-chip arrangement to disposal in which the generated within the multi-chip arrangement Heat in improved manner dissipated can be. It is further an object of the present invention to provide a method for producing a multi-chip arrangement, wherein the multi-chip arrangement has improved heat dissipation.

Diese Aufgabe wird durch die Multichip-Anordnung gemäß Anspruch 1 sowie durch das Verfahren nach Anspruch 12 gelöst.These The object is achieved by the multi-chip arrangement according to claim 1 and by the A method according to claim 12 solved.

Vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.advantageous Embodiments of the invention are specified in the dependent claims.

Gemäß einem ersten Aspekt der vorliegenden Erfindung ist eine Multichip-Anordnung vorgesehen mit einem Substrat mit einer ersten Oberfläche, auf der mehrere Kontaktelemente angeordnet sind. Auf einer zweiten Oberfläche des Substrats sind mehrere Chips in einer Stapelanordnung aufeinander angeordnet, die jeweils über eine Verbindungseinrichtung untereinander und/oder mit den Kontaktelementen elektrisch verbunden sind. Mit Hilfe einer Wärmeleiteinrichtung kann im Inneren der Multichip-Anordnung erzeugte Wärme in Richtung einer von der Seite des Substrats verschiedenen, insbesondere gegenüberliegenden Seite der Stapelanordnung abgeleitet werden.According to one The first aspect of the present invention is a multi-chip arrangement provided with a substrate having a first surface, on the plurality of contact elements are arranged. On a second surface of the Substrate, several chips are arranged in a stacked arrangement, each over a connecting device with each other and / or with the contact elements are electrically connected. With the help of a heat conduction can in Heat generated in the interior of the multi-chip arrangement in the direction of one of the Side of the substrate different, in particular opposite Side of the stack assembly are derived.

Durch die zusätzliche vorgesehene Wärmeleiteinrichtung ist es möglich, die innerhalb der Stapelanordnung erzeugte Wärme so abzuleiten, dass eine zusätzliche Wärmeabfuhr an einer Seite der Multichip-Anordnung möglich ist, an der die Wärme besser abgeführt werden kann als auf der Seite des Substrats, das mit den Kontaktelementen versehen ist.By the extra provided heat conducting device Is it possible, derive the heat generated within the stack assembly so that a additional heat dissipation on one side of the multi-chip arrangement is possible, where the heat better dissipated can be considered as on the side of the substrate that is connected to the contact elements is provided.

Gemäß einer bevorzugten Ausführungsform der Erfindung weisen die mehreren Chips jeweils einen aktiven Bereich auf einer aktiven Oberfläche auf, wobei die aktiven Oberflächen von einem oder mehreren von ersten Chips in der Stapelanordnung zu einer der ersten gegenüberliegenden zweiten Oberfläche des Substrats gleichgerichtet sind und wobei als Wärmeleiteinrichtung auf einer dem Substrat gegenüberliegenden Seite der Stapelanordnung ein zweiter Chip vorgesehen ist, dessen aktive Oberfläche zur zweiten Oberfläche des Substrats entgegengesetzt gerichtet ist. Auf diese Weise ist es möglich, dass die dem Substrat gegenüberliegende Seite der Stapelanordnung durch eine Rückseite des zweiten Chips gebildet wird, auf die in einfacher Weise ein Kühlelement aufgebracht werden kann. Dies wäre nur erschwert möglich, wenn diese Seite durch eine aktive Oberfläche des obersten Chips der Stapelanordnung gebildet würde, da sich darauf aufgrund der unebenen Flächenstruktur (z. B. Bonddrähte) ein Kühlelement mit einer ausreichenden Wärmeableitung nicht aufbringen lässt und/oder eine Wärmeleitpaste für die dort befindlichen integrierten Schaltkreise zu aggressiv wäre.According to one preferred embodiment of Invention, the plurality of chips each have an active area on an active surface on, with the active surfaces of one or more of first chips in the stacking arrangement to one of the first opposite second surface of the substrate are rectified and being used as a heat conducting device on a substrate opposite Side of the stack arrangement, a second chip is provided, whose active surface to the second surface of the substrate is directed opposite. That way is it is possible that the opposite of the substrate Side of the stack assembly formed by a back of the second chip is, to which a cooling element can be applied in a simple manner can. This would be only difficult possible, if this page is due to an active surface of the top chip of the Stack arrangement would be formed, due to the uneven surface structure (eg bonding wires) cooling element with a sufficient heat dissipation can not raise and / or a thermal paste for the located there would be too aggressive integrated circuits.

Vorzugsweise ist der zweite Chip als Flip-Chip ausgebildet. Insbesondere kann der zweite Chip Kontaktstrukturen aufweisen, die eine elektrische und wärmeleitende Verbindung zu einem der ersten Chips bereit stellt.Preferably the second chip is designed as a flip-chip. In particular, can the second chip have contact structures that have an electrical and thermally conductive Provides connection to one of the first chips.

Die Verbindungseinrichtung kann mehrere erste Anschlusselemente auf der zweiten Oberfläche des Substrats, ein Umverdrahtungselement, durch das die Kontaktelemente und die ersten Anschlusselemente miteinander verbunden sind, zweite Anschlusselemente, die zumindest auf den ersten Chips angeordnet sind und Bondverbindungen, die die zweiten Anschlusselemente eines oder mehrerer der ersten Chips und die ersten Anschlusselemente auf dem Substrat miteinander verbinden, aufweisen.The Connection device may have a plurality of first connection elements the second surface of the Substrate, a rewiring element through which the contact elements and the first connection elements are connected to each other, second Connection elements arranged at least on the first chip are and bonding connections, which are the second connection elements of a or more of the first chips and the first connection elements connect to the substrate.

Gemäß einer alternativen Ausführungsform der Erfindung kann der zweite Chip Kontaktstrukturen aufweisen, die eine elektrische und wärmeleitende Verbindung zu einem Zwischensubstrat bereit stellen, das zwischen den ersten Chips und dem zweiten Chip angeordnet ist.According to one alternative embodiment of the Invention, the second chip may have contact structures, the an electrical and thermally conductive Provide connection to an intermediate substrate that intervenes the first chip and the second chip is arranged.

Vorzugsweise kann ein Wärmeleitelement vorgesehen sein, das zwischen dem Zwischensubstrat und der aktiven Oberfläche des ersten Chips angeordnet ist, um eine Wärmeleitung zwischen dem einen oder mehreren der ersten Chips über das Zwischensubstrat zu dem zweiten Chip bereit zu stellen. Zusätzlich oder anstelle des Wärmeleitelements kann auch ein weiterer Chip vorgesehen sein, der mit dem Zwischensubstrat verbunden ist.Preferably, a heat conducting element may be provided, which connects between the intermediate substrate and the active surface of the first chip is ordered to provide a heat conduction between the one or more of the first chips via the intermediate substrate to the second chip. In addition to or instead of the heat-conducting element, it is also possible to provide a further chip which is connected to the intermediate substrate.

Die Verbindungseinrichtung kann mehrere erste Anschlusselemente auf der zweiten Oberfläche des Substrats, ein Umverdrahtungselement, durch das die Kontaktelemente und die ersten Anschlusselemente miteinander elektrisch verbunden sind, zweite Anschlusselemente, die auf dem ersten Chip und dem Zwischensubstrat angeordnet sind, sowie Bondverbindungen, die die zweiten Anschlusselemente und die ersten Anschlusselemente auf dem Substrat verbinden, aufweisen.The Connection device may have a plurality of first connection elements the second surface of the Substrate, a rewiring element through which the contact elements and the first connection elements are electrically connected to one another, second connection elements on the first chip and the intermediate substrate are arranged, as well as bonding connections, the second connection elements and connect the first connection elements on the substrate have.

Die der aktiven Oberfläche des zweiten Chips gegenüberliegende Oberfläche kann mit einem Wärmeableitelement, z.B. einem Kühlelement, versehen sein, das eine Wärmeabführung der Multichip-Anordnung nach extern gewährleistet.The the active surface of the second chip opposite surface can with a heat sink, e.g. a cooling element provided be a heat dissipation of the Multi-chip arrangement guaranteed externally.

Gemäß einer weiteren Ausführungsform der Erfindung können die mehreren Chips durch ein Gehäuseelement umschlossen sein.According to one another embodiment of the invention the multiple chips through a housing element be enclosed.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zur Herstellung einer Multichip-Anordnung vorgesehen, das die Schritte umfasst:

  • – Bereitstellen eines ersten Substrats mit einer Oberfläche, auf der mehrere Kontaktelemente angeordnet sind,
  • – Aufbringen einer Stapelanordnung mehrerer Chips auf einer zweiten Oberfläche des Substrats,
  • – elektrisches Verbinden der mehreren Chips über eine Verbindungseinrichtung mit den Kontaktelementen, und
  • – Vorsehen einer Wärmeleiteinrichtung, so dass im Inneren der Multichip-Anordnung erzeugte Wärme in Richtung einer von der Seite des Substrats verschiedenen, insbesondere gegenüberliegenden Seite der Stapelanordnung abgeleitet wird.
According to a further aspect of the present invention, a method for producing a multi-chip arrangement is provided, comprising the steps:
  • Providing a first substrate having a surface on which a plurality of contact elements are arranged,
  • Applying a stack arrangement of a plurality of chips on a second surface of the substrate,
  • - electrically connecting the plurality of chips via a connection device with the contact elements, and
  • Provision of a heat conducting device so that heat generated in the interior of the multichip arrangement is dissipated in the direction of a side of the stacking arrangement that differs from the side of the substrate, in particular the opposite side.

Bevorzugte Ausführungsformen der Erfindung werden nachfolgend anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:preferred embodiments The invention will be described below with reference to the accompanying drawings explained in more detail. It demonstrate:

1 eine Stapelanordnung von Chips in einem BGA-Gehäuse gemäß dem Stand der Technik; 1 a stack arrangement of chips in a BGA package according to the prior art;

2 eine Stapelanordnung von Chips in einem BGA-Gehäuse mit einer verbesserten Wärmeableitung gemäß einer ersten Ausführungsform der Erfindung; 2 a stacked arrangement of chips in a BGA package with improved heat dissipation according to a first embodiment of the invention;

3 eine Stapelanordnung von Chips in einem BGA-Gehäuse gemäß einer weiteren Ausführungsform der Erfindung, und 3 a stack arrangement of chips in a BGA package according to another embodiment of the invention, and

4 eine Stapelanordnung von Chips in einem BGA-Gehäuse gemäß einer weiteren Ausführungsform der Erfindung. 4 a stack arrangement of chips in a BGA package according to another embodiment of the invention.

In 1 ist ein Multichip-Gehäuse 1 mit mehreren übereinander angeordneten Chips 2 dargestellt. Das Multichip-Gehäuse 1 weist weiterhin ein Substrat 3 auf, das auf seiner Unterseite in Form von Lotkugeln oder ähnlichen ausgebildete Kontaktelemente 4 aufweist. Das Substrat 3 umfasst ein Umverdrahtungselement (nicht gezeigt), über das die Kontaktelemente 4 jeweils mit zugeordneten Kontaktflächen auf einer der Unterseite gegenüberliegenden Oberseite des Substrats 3 in elektrischer Verbindung stehen. Das Umverdrahtungselement ist so ausgebildet, dass jeweils eine oder mehrere der Kontaktflächen 5 mit einem oder mehreren der Kontaktelemente 4 üblicherweise durch das Substrat 3 hindurch in elektrischer Verbindung stehen. Die Chips 2 weisen jeweils eine aktive Oberfläche auf, in der sich eine integrierte Schaltung und/oder eine sonstige elektrisch aktivierbare Struktur befindet, d. h. die integrierte Schaltung ist von der Seite der aktiven Oberfläche in das Substrat 3 integriert worden.In 1 is a multi-chip housing 1 with several stacked chips 2 shown. The multi-chip housing 1 also has a substrate 3 on, on its underside in the form of solder balls or similar trained contact elements 4 having. The substrate 3 comprises a rewiring element (not shown) via which the contact elements 4 each with associated contact surfaces on an underside opposite the top of the substrate 3 be in electrical connection. The rewiring element is designed so that in each case one or more of the contact surfaces 5 with one or more of the contact elements 4 usually through the substrate 3 through in electrical connection. The chips 2 each have an active surface in which an integrated circuit and / or other electrically activatable structure is located, ie the integrated circuit is from the side of the active surface into the substrate 3 been integrated.

Die Chips 2 sind übereinander angeordnet, wobei im gezeigten Ausführungbeispiel ein erster der Chips 21 mit einer seiner aktiven Oberfläche gegenüberliegenden Rückseite unmittelbar auf dem Substrat aufgebracht ist. Ein zweiter 22 der Chips 2 ist bezüglich der Oberseite des Substrats 3 über dem ersten Chip 21 angeordnet. Über dem zweiten Chip 22 (bezüglich der Oberseite des Substrats 3), d.h. auf der aktiven Oberfläche des zweiten Chips 22, ist ein dritter Chip 23 in gleicher Ausrichtung angeordnet, so dass die Chips 21, 22, 23 eine Stapelanordnung bilden.The chips 2 are arranged one above the other, wherein in the illustrated embodiment, a first of the chips 21 with one of its active surface opposite back is applied directly to the substrate. A second 22 the chips 2 is with respect to the top of the substrate 3 over the first chip 21 arranged. Above the second chip 22 (with respect to the top of the substrate 3 ), ie on the active surface of the second chip 22 , is a third chip 23 arranged in the same orientation, leaving the chips 21 . 22 . 23 form a stack arrangement.

Jeder der Chips weist auf seiner aktiven Oberfläche weitere Kontaktflächen 6 auf, die über Bonddrähte 7 mit jeweils zugeordneten Kontaktflächen 5 auf dem Substrat 3 verbunden sind.Each of the chips has more contact surfaces on its active surface 6 on, over the bonding wires 7 each with associated contact surfaces 5 on the substrate 3 are connected.

Da die Chips 21, 22, 23 verschiedene Größen aufweisen können, kann es vorkommen, dass ein über einem anderen Chip angeordneter Chip diesen vollständig bedecken würde. In diesem und anderen Fällen kann zwischen den Chips ein Abstandselement 8 angeordnet sein, wie es in dem vorliegenden Beispiel zwischen dem ersten Chip 21 und dem zweiten Chip 22 der Fall ist. Das Abstandselement 8 ist so auf dem ersten Chip 21 aufgebracht, dass die dort befindlichen weiteren Kontaktflächen 6 nicht bedeckt werden und weist eine Dicke auf, die es ermöglicht, die Bonddrähte zwischen den weiteren Kontaktflächen 6 des ersten Chips 21 und den Kontaktflächen 5 auf dem Substrat 3 zu führen, ohne dass die Bonddrähte 7 die Rückseite des zweiten Chips 22 berühren.Because the chips 21 . 22 . 23 may have different sizes, it may happen that a chip arranged over another chip would completely cover it. In this and other cases, there may be a spacer between the chips 8th be arranged, as in the present example between the first chip 21 and the second chip 22 the case is. The spacer element 8th is like that on the first chip 21 applied, that there are further contact surfaces 6 are not covered and has a thickness that allows the bonding wires between the other contact surfaces 6 of the first chip 21 and the contact surface chen 5 on the substrate 3 to lead without the bonding wires 7 the back of the second chip 22 touch.

Ist ein auf einem darunter liegenden (bezüglich des Substrats) Chip aufgebrachter Chip kleiner als der darunter liegende Chip, so dass beim Aufbringen die darunter liegenden Kontaktflächen 6 nicht bedeckt werden, so kann auf das Abstandselement 8 verzichtet werden, wie es in 1 mit Bezug auf den zweiten und dritten Chip 22, 23 gezeigt ist, die im Wesentlichen unmittelbar aufeinander angeordnet sind.If a chip applied to an underlying (with respect to the substrate) chip is smaller than the underlying chip, so that during application, the underlying contact surfaces 6 can not be covered, so can on the spacer element 8th be waived, as it is in 1 with respect to the second and third chip 22 . 23 is shown, which are arranged substantially directly on each other.

Beim Betrieb der integrierten Schaltungen auf den Chips 21, 22, 23 wird die aufgenommene elektrische Leistung in Wärme umgewandelt, so dass im Inneren der Multichip-Anordnung Wärme erzeugt wird. Je nachdem, welche Wärmemenge im Inneren der Multichip-Anordnung 1 erzeugt wird, muss diese in geeigneter Weise verstärkt aus der Multichip-Anordnung 1 abgeführt werden. Da die Wärme in einer integrierten Schaltung in der aktiven Oberfläche des Chips entsteht, wird diese üblicherweise über die Rückseite, d.h. der der aktiven Oberfläche gegenüberliegenden Oberfläche, abgeführt. Wie in dem Beispiel gemäß dem Stand der Technik der 1 dargestellt ist, ist es daher lediglich bei dem ersten Chip 21 möglich, die erzeugte Wärme direkt über das Substrat 3 nach außen abzuführen.When operating the integrated circuits on the chips 21 . 22 . 23 The recorded electric power is converted into heat, so that heat is generated in the interior of the multi-chip arrangement. Depending on the amount of heat inside the multichip arrangement 1 is generated, it must be suitably amplified from the multi-chip arrangement 1 be dissipated. Since the heat is generated in an integrated circuit in the active surface of the chip, it is usually removed via the rear side, ie the surface opposite the active surface. As in the example according to the prior art of 1 is shown, it is therefore only in the first chip 21 possible, the heat generated directly over the substrate 3 dissipate to the outside.

In 2 ist eine Multichip-Anordnung gemäß einer bevorzugten Ausführungsform der Erfindung dargestellt. Gleiche Bezugszeichen entsprechen Elementen gleicher oder vergleichbarer Funktion. Um die Wärme aus dem Inneren der Multichip-Anordnung besser abführen zu können, ist vorgesehen, dass (bei ansonsten gleicher Anordnung des ersten und zweiten Chips 21, 22 auf dem Substrat 3) anstelle des dritten Chips 23 (1) ein vierter Chip 24 in Form eines Flip-Chips vorgesehen wird, bei dem auf der aktiven Oberfläche weitere als Lot kugeln ausgebildete Kontaktelemente 10 aufgebracht sind, die auf dritte Kontaktflächen 11 auf der aktiven Oberfläche des zweiten Chips 22 aufgesetzt sind, um diese elektrisch zu kontaktieren. Die weiteren Kontaktelemente 10 bilden neben der verbesserten Wärmeleitung auch eine elektrische Kontaktierung, da diese üblicherweise metallisch ausgeführt werden.In 2 a multi-chip arrangement according to a preferred embodiment of the invention is shown. Like reference numerals correspond to elements of the same or comparable function. In order to dissipate the heat from the interior of the multi-chip arrangement better, it is provided that (with otherwise the same arrangement of the first and second chips 21 . 22 on the substrate 3 ) instead of the third chip 23 ( 1 ) a fourth chip 24 is provided in the form of a flip-chip, in which on the active surface more balls designed as solder contact elements 10 are applied on third contact surfaces 11 on the active surface of the second chip 22 are set to contact them electrically. The other contact elements 10 form in addition to the improved heat conduction and an electrical contact, since they are usually carried out metallic.

Gemäß einer weiteren Ausführungsform können der erste und der zweite Chip 21, 22 auch als Flip-Chips ausgebildet sein und entsprechend mit ihren aktiven Oberflächen auf dem Substrat aufgebracht sein.According to a further embodiment, the first and the second chip 21 . 22 also be designed as flip chips and be applied accordingly with their active surfaces on the substrate.

Der vierte Chip 24 kann alternativ auch mit einem Umverdrahtungselement 12 versehen sein, auf dem die weiteren Kontaktelemente 10 angeordnet sind, wobei jedoch wesentlich ist, dass die aktive Oberfläche des vierten Chips 24 der Oberseite des Substrats 3 gegenüber liegt, so dass die Rückseite des vierten Chips 24 Wärme über eine Seite der Multichip-Anordnung 1, die dem Substrat 3 gegenüberliegt, abgeben kann. Die Rückseite des vierten Chips 24 kann zur besseren Wärmeableitung zusätzlich mit einer Wärmesenke, z. B. einem Kühlelement 13 versehen sein.The fourth chip 24 can alternatively also with a rewiring element 12 Be provided on the other contact elements 10 but it is essential that the active surface of the fourth chip 24 the top of the substrate 3 lies opposite, leaving the back of the fourth chip 24 Heat over one side of the multi-chip arrangement 1 that the substrate 3 opposite, can deliver. The back of the fourth chip 24 can for better heat dissipation in addition with a heat sink, z. B. a cooling element 13 be provided.

Der vierte Chip 24 kann auch in einer Stapelanordnung von mehreren oberen Chips vorgesehen sein, die jeweils mit ihrer aktiven Oberfläche der Oberseite des Substrats 3 gegenüber liegen, so dass sich die aktiven Oberflächen von unteren Chips (einer oder mehrere Chips, deren aktive Oberfläche zur Oberseite des Substrats gleichgerichtet sind) und die aktiven Oberflächen der oberen Chips einander gegenüberliegen.The fourth chip 24 may also be provided in a stack arrangement of a plurality of upper chips, each with its active surface of the top of the substrate 3 so that the active surfaces of lower chips (one or more chips whose active surface is rectified to the top of the substrate) and the active surfaces of the upper chips are opposed to each other.

Die elektrische Kontaktierung des vierten Chips 24 erfolgt also nicht über Bonddrähte 7, sondern über dritte Kontaktflächen 11 auf dem zweiten Chip 22 (allgemein: auf der aktiven Oberfläche des obersten Chip der unteren Chips).The electrical contacting of the fourth chip 24 So it does not take over bonding wires 7 but via third contact surfaces 11 on the second chip 22 (in general: on the active surface of the top chip of the lower chips).

Die weiteren Kontaktelemente 10 ermöglichen eine verbesserte Wärmeableitung des zweiten Chips 22 in Richtung der dem Substrat 3 gegenüberliegenden Seite der Multichip-Anordnung 1, d.h. zu dem vierten Chip 24 und über das Kühlelement 13 in die Umgebung.The other contact elements 10 allow for improved heat dissipation of the second chip 22 in the direction of the substrate 3 opposite side of the multi-chip arrangement 1 ie to the fourth chip 24 and over the cooling element 13 in the nearby areas.

In 3 ist eine weitere Ausführungsform der Erfindung dargestellt, bei dem der vierte Chip 24 mit seinen weiteren Kontaktelementen 10 mit einem Zwischenelement 14 verbunden ist, das ein weiteres Umverdrahtungselement (nicht gezeigt) aufweist. Das Zwischenelement 14 weist ebenso wie der erste und der zweite Chip 21, 22 weitere Kontaktflächen 6 auf, die über entsprechende Bonddrähte 7 mit zugeordneten Kontaktflächen 5 auf der Oberseite des Substrats 3 verbunden sind. Das Zwischenelement 14 ermöglicht es, zu vermeiden, auf dem zweiten Chip dritte Kontaktflächen 11 vorzusehen, wodurch die Herstellung des zweiten Chips 22 vereinfacht wird.In 3 is shown a further embodiment of the invention, wherein the fourth chip 24 with its other contact elements 10 with an intermediate element 14 is connected, which has another rewiring element (not shown). The intermediate element 14 has as well as the first and the second chip 21 . 22 further contact surfaces 6 on, via appropriate bonding wires 7 with associated contact surfaces 5 on top of the substrate 3 are connected. The intermediate element 14 makes it possible to avoid on the second chip third contact surfaces 11 provide, thereby the production of the second chip 22 is simplified.

Da das Zwischenelement 14 nun aufgrund der Bonddrähte 7 zu den weiteren Kontaktflächen 6 auf dem zweiten Chip mit Abstand (Abstandselement 8) von der aktiven Oberfläche des zweiten Chips 22 angeordnet sein muss, ist der thermische Pfad von dem zweiten Chip 22 (allgemein: dem obersten der un teren Chips) zu dem Kühlelement 13 unterbrochen. Um eine bessere thermische Kopplung zwischen dem zweiten Chip 22 und dem Kühlelement 13 zu schaffen, ist das Zwischenelement 14 und die aktive Oberfläche des zweiten Chips 22 über ein thermisches Kopplungselement 16, wie in 4 dargestellt, verbunden. Das thermische Kopplungselement 16 kann ein wärmeleitendes Element sein, das im wesentlichen flächig auf der Oberfläche des zweiten Chips 22 aufliegt und ebenfalls an der Unterseite des Zwischenelements 14 anliegt. Das thermische Kopplungselement 16 kann Lotkugeln 17 und dgl. aufweisen, um eine gewünschte thermische Wärmeleitfähigkeit zu erreichen. Auf diese Weise ist es möglich, einen thermischen Pfad aus dem Inneren der Multichip-Anordnung 1 über den vierten Chip 24 zur Oberseite der Multichip-Anordnung 1 herzustellen, über die im Inneren der Multichip-Anordnung 1 generierte Wärme abgeleitet werden kann.Because the intermediate element 14 now due to the bonding wires 7 to the other contact surfaces 6 on the second chip at a distance (spacer element 8th ) from the active surface of the second chip 22 must be arranged, is the thermal path of the second chip 22 (Generally: the top of the lower chips) to the cooling element 13 interrupted. To get a better thermal coupling between the second chip 22 and the cooling element 13 to create is the intermediate element 14 and the active surface of the second chip 22 via a thermal coupling element 16 , as in 4 shown, connected. The thermal coupling element 16 may be a thermally conductive element, which is substantially flat on the surface of the second chip 22 rests and also on the underside of the intermediate element 14 is applied. The thermal coupling element 16 can solder balls 17 and the like. To achieve a desired thermal thermal conductivity. In this way it is possible to create a thermal path from the inside of the multi-chip arrangement 1 over the fourth chip 24 to the top of the multi-chip arrangement 1 via the inside of the multi-chip arrangement 1 generated heat can be dissipated.

Eine Idee der vorliegenden Erfindung besteht darin, die Ausführung der Signale und eine bevorzugte Richtung der Wärmeableitung voneinander zu trennen und diese auf gegenüberliegenden Seiten der Multichip-Anordnung 1 zu führen.One idea of the present invention is to separate the execution of the signals and a preferred direction of heat dissipation, and those on opposite sides of the multi-chip arrangement 1 respectively.

Um die Wärme im Inneren der Multichip-Anordnung 1 möglichst gering zu halten, ist es günstig, bei der Auswahl der Chips derjenige Chip, in dem beim Betrieb die meiste Wärme erzeugt wird, als vierter Chip 24 einzusetzen.To get the heat inside the multichip arrangement 1 To keep it as low as possible, it is advantageous in the selection of the chips that chip in which the most heat is generated during operation, as the fourth chip 24 use.

Selbstverständlich ist es auch möglich, mehrere Anordnungen von Zwischenelement 14 und Flip-Chip im Inneren der Multichip-Anordnung vorzusehen und auf die Oberseite des Flip-Chip einen weiteren Chip aufzubringen, dessen aktive Oberfläche zur Oberseite des Substrats 3 gleichgerichtet ist, so dass sich mit Bezug auf die Ausführungsform der 3 im wesentlichen die Anordnung aus zweitem Chip 22, thermischem Kopplungselement 16, Zwischenelement 14, weiteren Kontaktelementen 6 und Flip-Chip in der Multichip-Anordnung 1 mehrfach wiederholt.Of course, it is also possible to have several arrangements of intermediate element 14 and flip-chip inside the multi-chip arrangement to provide and on the top of the flip-chip another chip whose active surface to the top of the substrate 3 is rectified so that with respect to the embodiment of the 3 essentially the arrangement of the second chip 22 , thermal coupling element 16 , Intermediate element 14 , other contact elements 6 and flip-chip in the multi-chip arrangement 1 repeated several times.

Durch das thermische Kopplungselement, das Zwischenelement und die weiteren Kontaktelemente ist dabei ein wärmeleitfähiger thermischer Pfad ausgebildet, der es ermöglicht, dass die im Inneren der Multichip-Anordnung erzeugte Wärme in verbesserter Weise an der Oberseite der Multichip-Anordnung 1 abgeführt werden kann.In this case, a thermally conductive thermal path is formed by the thermal coupling element, the intermediate element and the further contact elements, which enables the heat generated in the interior of the multi-chip arrangement to be improved at the top side of the multi-chip arrangement 1 can be dissipated.

11
Multichip-AnordnungMultichip arrangement
22
Chipchip
33
Substratsubstratum
44
Kontaktelementcontact element
55
erste Kontaktflächefirst contact area
66
zweite Kontaktflächesecond contact area
77
Bonddrahtbonding wire
88th
Abstandselementspacer
1010
weiteres Kontaktelementadditional contact element
1111
dritte Kontaktflächethird contact area
1212
weiteres Umverdrahtungselementadditional Umverdrahtungselement
1313
Kühlelementcooling element
1414
Zwischenelementintermediate element
1616
thermisches Kopplungselementthermal coupling element
1717
Lotkugelnsolder balls
21, 22, 2321 22, 23
erster, zweiter, dritter, vierter ChipFirst, second, third, fourth chip

Claims (21)

Multichip-Anordnung (1) umfassend: – ein Substrat (3) mit einer ersten Oberfläche, auf der mehrere Kontaktelemente (4) angeordnet sind, – mehrere Chips (2, 21, 22, 23, 24), die auf einer zweiten Oberfläche des Substrats (3) in einer Stapelanordnung aufeinander angeordnet sind und die über eine Verbindungseinrichtung untereinander und/oder mit den Kontaktelementen (4) elektrisch verbunden sind, – eine Wärmeleiteinrichtung, die so vorgesehen ist, um im Inneren der Multichip-Anordnung erzeugte Wärme in Richtung einer von der Seite des Substrats verschiedenen, insbesondere gegenüberliegenden Seite der Stapelanordnung abzuleiten.Multichip arrangement ( 1 ) comprising: a substrate ( 3 ) having a first surface on which a plurality of contact elements ( 4 ), - several chips ( 2 . 21 . 22 . 23 . 24 ) deposited on a second surface of the substrate ( 3 ) are arranged one above the other in a stack arrangement and which are connected to one another via a connecting device and / or with the contact elements ( 4 ) are electrically connected, - a heat conducting device, which is provided so as to dissipate heat generated in the interior of the multi-chip arrangement in the direction of a side different from the side of the substrate, in particular opposite side of the stack arrangement. Multichip-Anordnung (1) nach Anspruch 1, wobei die mehreren Chips (2, 21, 22, 23, 24) jeweils einen aktiven Bereich auf einer aktiven Oberfläche aufweisen, wobei die aktiven Oberflächen von einem oder mehreren von ersten der Chips (21, 22) in der Stapelanordnung zu einer der ersten gegenüberliegenden zweiten Oberfläche des Substrats (3) gleichgerichtet sind, und wobei auf einer dem Substrat gegenüberliegenden Seite der Stapelanordnung mindestens ein zweiter Chip (23, 24) vorgesehen ist, dessen aktive Oberfläche zur zweiten Oberfläche des Substrats (3) entgegengesetzt gerichtet ist.Multichip arrangement ( 1 ) according to claim 1, wherein the plurality of chips ( 2 . 21 . 22 . 23 . 24 ) each have an active area on an active surface, wherein the active surfaces of one or more of the first of the chips ( 21 . 22 ) in the stacking arrangement to one of the first opposing second surface of the substrate ( 3 ) are rectified, and wherein on a side opposite the substrate of the stack arrangement at least one second chip ( 23 . 24 ) is provided whose active surface to the second surface of the substrate ( 3 ) is directed opposite. Multichip-Anordnung (1) nach Anspruch 2, wobei der zweite Chip (23, 24) als Flipchip ausgebildet ist.Multichip arrangement ( 1 ) according to claim 2, wherein the second chip ( 23 . 24 ) is designed as a flip chip. Multichip-Anordnung (1) nach Anspruch 3, wobei der zweite Chip (23, 24) Kontaktstrukturen aufweist, die eine elektrische und wärmeleitende Verbindung zu einem der ersten Chips (21, 22) bereitstellt.Multichip arrangement ( 1 ) according to claim 3, wherein the second chip ( 23 . 24 ) Has contact structures which form an electrical and heat-conducting connection to one of the first chips ( 21 . 22 ). Multichip-Anordnung (1) nach einem der Ansprüche 2 bis 4, wobei die Verbindungseinrichtung aufweist: – mehrere erste Anschlusselemente (5) auf der zweiten Oberfläche des Substrats, – ein Umverdrahtungselement, durch das die Kontaktelemente und die ersten Anschlusselemente miteinander elektrisch verbunden sind, – zweite Anschlusselemente (6), die zumindest auf den ersten Chips angeordnet sind; – Bondverbindungen (7), die die zweiten Anschlusselemente der ersten Chips und die ersten Anschlusselemente auf dem Substrat miteinander verbinden.Multichip arrangement ( 1 ) according to one of claims 2 to 4, wherein the connecting device comprises: - a plurality of first connecting elements ( 5 ) on the second surface of the substrate, - a rewiring element, by which the contact elements and the first connection elements are electrically connected to one another, - second connection elements ( 6 ) arranged at least on the first chips; - Bond connections ( 7 ) interconnecting the second terminals of the first chips and the first terminals on the substrate. Multichip-Anordnung (1) nach Anspruch 2 oder 3, wobei der zweite Chip Kontaktstrukturen aufweist, die eine elektrische und wärmeleitende Verbindung zu einem Zwischensubstrat (14) bereitstellen, das zwischen den ersten Chips und dem zweiten Chip angeordnet ist.Multichip arrangement ( 1 ) according to claim 2 or 3, wherein the second chip has contact structures which form an electrical and heat-conducting connection to an intermediate substrate ( 14 ) disposed between the first chips and the second chip. Multichip-Anordnung (1) nach Anspruch 6, wobei ein weiterer Chip und/oder ein Wärmeleitelement vorgesehen sind, die zwischen dem Zwischensubstrat (14) und der aktiven Oberfläche des ersten Chips (21, 22) angeordnet sind, um eine Wärmeleitung zwischen dem ersten Chip über das Zwischensubstrat zu dem zweiten Chip (23, 24) bereitzustellen.Multichip arrangement ( 1 ) according to claim 6, wherein a further chip and / or a heat conducting element are provided, which between the intermediate substrate ( 14 ) and the active surface of the first chip ( 21 . 22 ) are arranged to heat conduction between the first chip via the intermediate substrate to the second chip ( 23 . 24 ). Multichip-Anordnung (1) nach einem der Ansprüche 6 und 7, wobei die Verbindungseinrichtung aufweist: – mehrere erste Anschlusselemente (5) auf der zweiten Oberfläche des Substrats, – ein Umverdrahtungselement, durch das die Kontaktelemente und die ersten Anschlusselemente miteinander elektrisch verbunden sind, – zweite Anschlusselemente (6), die auf den ersten Chip (21, 22) und dem Zwischensubstrat (14) angeordnet sind; – Bondverbindungen (7), die die zweiten Anschlusselemente und die ersten Anschlusselemente auf dem Substrat verbinden.Multichip arrangement ( 1 ) according to one of claims 6 and 7, wherein the connecting device comprises: - a plurality of first connecting elements ( 5 ) on the second surface of the substrate, - a rewiring element, by which the contact elements and the first connection elements are electrically connected to one another, - second connection elements ( 6 ), on the first chip ( 21 . 22 ) and the intermediate substrate ( 14 ) are arranged; - Bond connections ( 7 ), which connect the second connection elements and the first connection elements on the substrate. Multichip-Anordnung (1) nach einem der Ansprüche 2 bis 8, wobei die der aktiven Oberfläche des zweiten Chips (23, 24) gegenüberliegende Oberfläche mit einem Wärmeableitelement versehen ist, das eine Wärmeabführung der Multichip-Anordnung gewährleistet.Multichip arrangement ( 1 ) according to one of claims 2 to 8, wherein the active surface of the second chip ( 23 . 24 ) opposite surface is provided with a heat sink, which ensures heat dissipation of the multi-chip arrangement. Multichip-Anordnung (1) nach einem der Ansprüche 1 bis 9, wobei die mehreren Chips durch ein Gehäuseelement umschlossen sind.Multichip arrangement ( 1 ) according to one of claims 1 to 9, wherein the plurality of chips are enclosed by a housing member. Verfahren zur Herstellung einer Multichip-Anordnung (1) mit folgenden Schritten: – Bereitstellen eines Substrats (3) mit einer ersten Oberfläche, auf der mehrere Kontaktelemente (4) angeordnet sind, – Aufbringen einer Stapelanordnung mehrerer Chips (2, 21, 22, 23, 24) auf einer zweiten Oberfläche des Substrats (3); – Elektrisches Verbinden der mehreren Chips über eine Verbindungseinrichtung mit den Kontaktelementen (4); – Vorsehen einer Wärmeleiteinrichtung, so dass im Inneren der Multichip-Anordnung (1) erzeugte Wärme in Richtung einer von der Seite des Substrats verschiedenen, insbesondere gegenüberliegenden Seite der Stapelanordnung abgeleitet wird.Method for producing a multichip arrangement ( 1 ) comprising the following steps: - providing a substrate ( 3 ) having a first surface on which a plurality of contact elements ( 4 ), - applying a stack arrangement of several chips ( 2 . 21 . 22 . 23 . 24 ) on a second surface of the substrate ( 3 ); Electrically connecting the plurality of chips via a connection device with the contact elements ( 4 ); Provision of a heat conducting device so that inside the multichip arrangement ( 1 ) is dissipated in the direction of a different from the side of the substrate, in particular opposite side of the stack assembly. Verfahren nach Anspruch 13, wobei der Schritt des Aufbringens der mehreren Chips die Schritte umfasst: – Aufbringen von einem oder mehreren ersten Chips (21, 22), so dass aktive Oberflächen des einem oder der mehreren ersten Chips (21, 22) zu einer der ersten gegenüberliegenden zweiten Oberfläche des Substrats (3) gleichgerichtet sind, und – Aufbringen eines oder mehrerer zweiten Chips (23, 24), der bezüglich der gestapelten Chips dem Substrat (3) gegenüber angeordnet ist, so dass dessen aktive Oberfläche zur zweiten Oberfläche des Substrats (3) entgegengesetzt gerichtet ist.The method of claim 13, wherein the step of applying the plurality of chips comprises the steps of: - applying one or more first chips ( 21 . 22 ), so that active surfaces of the one or more first chips ( 21 . 22 ) to one of the first opposing second surfaces of the substrate ( 3 ) are rectified, and - applying one or more second chips ( 23 . 24 ), with respect to the stacked chips, the substrate ( 3 ) is arranged so that its active surface to the second surface of the substrate ( 3 ) is directed opposite. Verfahren nach Anspruch 12, wobei der zweite Chip als Flipchip aufgebracht wird.The method of claim 12, wherein the second chip is applied as a flip chip. Verfahren nach Anspruch 13, wobei der zweite Chip mit Kontaktstrukturen versehen wird, die eine elektrische und wärmeleitende Verbindung zu einem der ersten Chips (21, 22) bereitstellen.The method according to claim 13, wherein the second chip is provided with contact structures which form an electrical and heat-conducting connection to one of the first chips. 21 . 22 ) provide. Verfahren nach einem der Ansprüche 12 bis 14, wobei die Verbindungseinrichtung durch folgende weitere Schritte vorgesehen wird: – Bereitstellen von mehreren ersten Anschlusselementen (5) auf der zweiten Oberfläche des Substrats (3), – Vorsehen eines Umverdrahtungselementes, durch das die Kontaktelemente und die ersten Anschlusselemente miteinander elektrisch verbunden sind, – Vorsehen von zweiten Anschlusselementen (6), die auf den Chips angeordnet sind; – Herstellen von Bondverbindungen (7), die die zweiten Anschlusselemente der mehreren Chips und die ersten Anschlusselemente auf dem Substrat verbinden.Method according to one of claims 12 to 14, wherein the connecting device is provided by the following further steps: - Providing a plurality of first connection elements ( 5 ) on the second surface of the substrate ( 3 ), - providing a rewiring element, by which the contact elements and the first connection elements are electrically connected to one another, - provision of second connection elements ( 6 ) arranged on the chips; - manufacture of bonds ( 7 ) connecting the second terminals of the plurality of chips and the first terminals on the substrate. Verfahren nach Anspruch 15, wobei der zweite Chip (23, 24) mit Kontaktstrukturen versehen wird, die eine elektrische und wärmeleitende Verbindung zu einem Zwischensubstrat (14) bereitstellen, das zwischen dem ersten Chip (21, 22) und dem zweiten Chip (23, 24) angeordnet ist.The method of claim 15, wherein the second chip ( 23 . 24 ) is provided with contact structures which form an electrical and heat-conducting connection to an intermediate substrate ( 14 ) between the first chip ( 21 . 22 ) and the second chip ( 23 . 24 ) is arranged. Verfahren nach Anspruch 16, wobei ein weiterer Chip und/oder ein Wärmeleitelement vorgesehen werden, dass zwischen dem Zwischensubstrat (14) und der aktiven Oberfläche des ersten Chips anordnet ist, um eine Wärmeleitung zwischen dem ersten Chip (21, 22) über das Zwischensubstrat (14) zu dem zweiten Chip (23, 24) bereitzustellen.The method of claim 16, wherein a further chip and / or a heat conducting element are provided, that between the intermediate substrate ( 14 ) and the active surface of the first chip is arranged to a heat conduction between the first chip ( 21 . 22 ) via the intermediate substrate ( 14 ) to the second chip ( 23 . 24 ). Verfahren nach einem der Ansprüche 16 und 17, wobei die Verbindungseinrichtung mit folgenden Schritten vorgesehen wird: – Vorsehen von mehreren ersten Anschlusselementen (5) auf der zweiten Oberfläche des Substrats (3), – Vorsehen eines Umverdrahtungselementes, durch das die Kontaktelemente (4) und die ersten Anschlusselemente (5) miteinander elektrisch verbunden sind, – Vorsehen von zweiten Anschlusselementen (6) auf den ersten Chips (21, 22) und dem Zwischensubstrat (14); – Herstellen von Bondverbindungen (7) zum Verbinden der zweiten Anschlusselemente und der ersten Anschlusselemente auf dem Substrat (3).Method according to one of claims 16 and 17, wherein the connecting device is provided with the following steps: - provision of a plurality of first connecting elements ( 5 ) on the second surface of the substrate ( 3 ), - providing a rewiring element through which the contact elements ( 4 ) and the first connection elements ( 5 ) are electrically connected to each other, Provision of second connection elements ( 6 ) on the first chips ( 21 . 22 ) and the intermediate substrate ( 14 ); - manufacture of bonds ( 7 ) for connecting the second connection elements and the first connection elements on the substrate ( 3 ). Verfahren nach einem der Ansprüche 12 bis 18, wobei die der aktiven Oberfläche des zweiten Chips (23, 24) gegenüberliegende Oberfläche des zweiten Chips (23, 24) mit einem Wärmeableitelement versehen wird, das eine Wärmeabführung der Multichip-Anordnung (1) gewährleistet.Method according to one of claims 12 to 18, wherein the active surface of the second chip ( 23 . 24 ) opposite surface of the second chip ( 23 . 24 ) is provided with a heat sink, which is a heat dissipation of the multi-chip arrangement ( 1 ) guaranteed. Verfahren nach einem der Ansprüche 11 bis 19, wobei ein die mehreren Chips durch Gehäuseelement umschlossen werden.A method according to any one of claims 11 to 19, wherein one several chips through housing element be enclosed. Verfahren nach Anspruch 20, wobei auf der der ersten Oberfläche des Substrats (3) gegenüberliegenden Oberflache der Multichip-Anordnung (1) ein Wärmeableitelement freiliegend angeordnet wird.The method of claim 20, wherein on the first surface of the substrate ( 3 ) opposite surface of the multi-chip arrangement ( 1 ) A heat sink is exposed.
DE102005041266A 2005-08-31 2005-08-31 Multi-chip arrangement, has heat conducting device provided such that heat, generated within interior of multi-chip arrangement, is dissipated in direction of opposite side of stack arrangement of contact units Withdrawn DE102005041266A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102005041266A DE102005041266A1 (en) 2005-08-31 2005-08-31 Multi-chip arrangement, has heat conducting device provided such that heat, generated within interior of multi-chip arrangement, is dissipated in direction of opposite side of stack arrangement of contact units

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102005041266A DE102005041266A1 (en) 2005-08-31 2005-08-31 Multi-chip arrangement, has heat conducting device provided such that heat, generated within interior of multi-chip arrangement, is dissipated in direction of opposite side of stack arrangement of contact units

Publications (1)

Publication Number Publication Date
DE102005041266A1 true DE102005041266A1 (en) 2006-07-27

Family

ID=36650698

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102005041266A Withdrawn DE102005041266A1 (en) 2005-08-31 2005-08-31 Multi-chip arrangement, has heat conducting device provided such that heat, generated within interior of multi-chip arrangement, is dissipated in direction of opposite side of stack arrangement of contact units

Country Status (1)

Country Link
DE (1) DE102005041266A1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9209141B2 (en) 2014-02-26 2015-12-08 International Business Machines Corporation Shielded package assemblies with integrated capacitor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040212056A1 (en) * 2003-04-22 2004-10-28 Kai-Chi Chen [chip package structure]
US6861288B2 (en) * 2003-01-23 2005-03-01 St Assembly Test Services, Ltd. Stacked semiconductor packages and method for the fabrication thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6861288B2 (en) * 2003-01-23 2005-03-01 St Assembly Test Services, Ltd. Stacked semiconductor packages and method for the fabrication thereof
US20040212056A1 (en) * 2003-04-22 2004-10-28 Kai-Chi Chen [chip package structure]

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9209141B2 (en) 2014-02-26 2015-12-08 International Business Machines Corporation Shielded package assemblies with integrated capacitor
US9531209B2 (en) 2014-02-26 2016-12-27 International Business Machines Corporation Shielded package assemblies with integrated capacitor
US9935058B2 (en) 2014-02-26 2018-04-03 International Business Machines Corporation Shielded package assemblies with integrated capacitor
US10553544B2 (en) 2014-02-26 2020-02-04 International Business Machines Corporation Shielded package assemblies with integrated capacitor
US11049819B2 (en) 2014-02-26 2021-06-29 International Business Machines Corporation Shielded package assemblies with integrated capacitor

Similar Documents

Publication Publication Date Title
DE10250538B4 (en) Electronic component as multichip module and method for its production
DE102007018914B4 (en) Semiconductor device with a semiconductor chip stack and method for producing the same
DE10201781B4 (en) High frequency power device and high frequency power module and method of making the same
DE2554965C2 (en)
DE19648728C2 (en) Semiconductor device, stack of semiconductor devices, and method for their manufacture
DE102005055761B4 (en) Power semiconductor component with semiconductor chip stack in bridge circuit and method for producing the same
DE102005043557B4 (en) Method for producing a semiconductor device with through contacts between top side and rear side
DE102006001767B4 (en) Semiconductor module with semiconductor chips and method for producing the same
DE102007037543A1 (en) An integrated circuit package having a heat dissipation unit and method of making the same
DE10231385A1 (en) Semiconductor chip comprises semiconductor substrate with integrated circuits, bond pad-wiring pattern semiconductor substrate, and pad-rearrangement pattern in center region of semiconductor substrate
DE19747105A1 (en) Component with stacked semiconductor chips
DE102009055648A1 (en) The power semiconductor module
WO2005081316A2 (en) Semiconductor component comprising an interposer substrate and method for the production thereof
DE10142119B4 (en) Electronic component and method for its production
DE19801312A1 (en) Semiconductor element with semiconductor chip for multi-chip module
DE102006005420A1 (en) A stackable semiconductor device and method of making the same
DE102004001829A1 (en) Semiconductor device
DE10393769T5 (en) Semiconductor device with terminals for connection to external elements
DE10345247B4 (en) Use of conductor tracks as Krallkörper
DE10142117A1 (en) Electronic component with at least two stacked semiconductor chips and method for its production
DE19821916C2 (en) Semiconductor device with a BGA substrate
DE102007002807B4 (en) chip system
DE102004030443A1 (en) Control apparatus especially a surface mounted power element has power component in a housing with both upper and lower heat dissipating surfaces
DE102005041266A1 (en) Multi-chip arrangement, has heat conducting device provided such that heat, generated within interior of multi-chip arrangement, is dissipated in direction of opposite side of stack arrangement of contact units
DE19648492A1 (en) Three=dimensional multi-chip module, e.g. memory module

Legal Events

Date Code Title Description
OAV Applicant agreed to the publication of the unexamined application as to paragraph 31 lit. 2 z1
OP8 Request for examination as to paragraph 44 patent law
8130 Withdrawal