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Die
Erfindung betrifft eine Leiterplatine mit Terminierung einer T-förmigen Signalleitung
gemäß Oberbegriff
des Patentanspruchs 1.
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Viele
elektronische Systeme, wie Computersysteme, Steuereinheiten oder
Steuervorrichtungen bestehen aus einer Vielzahl von integrierten
Schaltungen (IC), wie Mikroprozessoren oder Controller sowie davon
gesteuerten Speichereinheiten, bspw. Schreib-/Lesespeicher (RAM),
die auf einer Leiterplatine angeordnet sind und über auf der Leiterplatine angeordneten
Signalleitungen miteinander kommunizieren.
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Mit
zunehmend hohen Arbeitsgeschwindigkeiten der integrierten Schaltungen
(IC) ist es erforderlich auch mit einer hohen Datenübertragungsrate zwischen
den integrierten Schaltungen über
die Signalleitungen auf der Leiterplatine zu kommunizieren.
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Um
eine elektrische Kommunikation mit hoher Geschwindigkeit, d. h.
die Signalübertragung
erfolgt mit hohen Frequenzen bzw. mit steilen Flanken, zu ermöglichen,
müssen
die Signalleitungen auf der Leiterplatte eine definierte Impedanz
aufweisen, damit Signalreflexionen auf den Leitungen vermieden werden.
Dies wird in bekannter Weise durch einen Abschluss (Terminierung)
der Signalleitungen mittels Terminierungs- bzw. Abschlusswiderständen erzielt, wodurch
die durch Signalreflexionen verursachten Probleme verringert oder
beseitigt werden. Der Abschluss bzw. die Terminierung von Signalleitungen kann
als serielle, d. h. am Leitungsanfang, oder als parallele Terminierung,
d. h. am Leitungsende, durchgeführt
werden. Im Folgenden wird lediglich die parallele Terminierung behandelt.
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1 zeigt
eine Leiterplatine LP mit einer bekannten Terminierung einer T-förmigen Signalleitung
L zwischen dem Ausgang A eines Treibers TA (Ausgangstreiber) einer
integrierten Schaltung IC1, beispielsweise einer Steuereinheit,
wie Mikroprozessor oder Controller und jeweils einem Eingang E1 und
E2 von Eingangstreiber TE1 und TE2 weiterer integrierten Schaltungen IC2
und IC3, beispielsweise Speichereinheiten, wie Lese-Schreib-Speicher (RAM).
Im Falle von RAM's
stellen diese Eingänge E1
und E2 bspw. Adresseingänge
von DRAM's dar und
werden von dem Treiber TA1 der integrierten Schaltung
IC1 versorgt.
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Die
T-förmige
Signalleitung L besteht aus einer Leiterbahn TL1, die sich in eine
Leiterbahn TL2 und hierzu parallel in eine Leiterbahn TL2 verzweigt, deren
Leitungsenden mit dem Eingang E1 bzw. E2 verbunden sind. Die Leiterbahn
TL1 hat einen Widerstand von z. B. 46 Ω, die Leiterbahnen TL2 und
TL3 jeweils einen Widerstand von z. B. 64,2 Ω. Allerdings sind diese Widerstandswerte
lediglich ein Beispiel und können
auch andere Werte annehmen.
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An
jedem Leitungsende der T-förmigen
Signalleitung L wird ein Terminierungswiderstand R1 und R2 gegen
eine Mittenspannung UM geschaltet. Bei einer
Versorgungsspannung von 1,8 V für
die beiden integrierten Schaltungen IC2 und IC3 (DDR2 RAMs) beträgt diese
Mittenspannung 0,9 V und wird von einer zusätzlichen integrierten Schaltung
IC4 aus der Versorgungsspannung der beiden integrierten Schaltungen
IC2 und IC3 erzeugt. Dieser zusätzliche IC4
hält die
Spannung auch bei größeren Strömen stabil
und arbeitet sowohl als Strom-Quelle als auch als Strom-Senke. Der
Wert der Terminierungswiderstände
R1 und R2 hängt
von der Leitungsimpedanz ab und kann z. B. 75 Ω betragen.
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Nachteilig
an dieser bekannten Terminierung nach 1 ist der
hohe Aufwand durch die zusätzliche
integrierte Schaltung IC4, der hierfür erforderliche Bauraum auf
der Leiterplatine LP und die hierdurch bedingten hohen Herstellungskosten.
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Eine
weitere bekannte Terminierung zeigt 2, welche
ohne die aus 1 bekannte zusätzliche
integrierte Schaltung IC4 zur Erzeugung der Terminierungsspannung
UM von 0,9 V auskommt.
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Nach 2 wird
die Terminierungsspannung von 0,9 V von je einem Spannungsteiler
aus einer Versorgungsspannung UB von 1,8
V der beiden integrierten Schaltungen IC2 und IC3 erzeugt. Für die Terminierung
des am Eingang E1 angeschlossenen Leitungsendes besteht der Spannungsteiler
aus Widerständen
R1 und R3, die jeweils den doppelten Wert des Terminierungswiderstandes
nach 1 aufweisen. Ein entsprechender Spannungsteiler
aus Widerständen
R2 und R4 bildet die Terminierung des am Eingang E2 liegenden Leitungsendes
mit ebenfalls jeweils dem doppelten Wert. Die beiden Spannungsteiler
R1/R3 und R2/R4 sind zwischen der Versorgungsspannung UB und dem
Bezugspotential bzw. Masse GND der beiden integrierten Schaltungen
IC2 und IC3 eingeschleift.
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Diese
bekannte Terminierung nach Figur zwei kommt wohl ohne den Zusatz-IC
4 gemäß 1 aus,
jedoch sind doppelt soviel Widerstände wie nach 1 erforderlich,
wodurch ebenso hohe Kosten durch die zusätzlichen Widerstände und
den zusätzlich
erforderlichen Bauraum anfallen.
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Aufgabe
der Erfindung ist es, für
den Ausgang einer integrierten Schaltung, die mit einem Ausgangstreiber über eine
T-förmige Signalleitung
Eingänge
von zwei weiteren integrierten Schaltungen treibt, eine einfache
und kostengünstige
Terminie rung der Leitungsenden der T-förmigen Signalleitung anzugeben.
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Diese
Aufgabe wird gelöst
durch eine asymmetrische Terminierung mit den Merkmalen des Patentanspruchs
1.
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Bei
dieser asymmetrischen Terminierung einer T-förmigen Signalleitung terminieren
die Abschlusswiderstände
nicht mehr gegen die Mittenspannung der Versorgungsspannung der
an die Leitungsenden angeschlossenen integrierten Schaltungen, sondern
an einem Leitungsende gegen diese Versorgungsspannung und am anderen
Leitungsende gegen das Bezugspotential (Masse) der Versorgungsspannung.
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Vorteilhafterweise
entfällt
mit der erfindungsgemäßen Terminierung
die im Stand der Technik gemäß 1 zusätzlich erforderliche
integrierte Schaltung zur Erzeugung der Mittenspannung bzw. die Hälfte der
im Stand der Technik gemäß 2 erforderlichen
Terminierungswiderstände.
Insgesamt wird somit Bauraum auf der Leiterplatine eingespart, wodurch
letztendlich auch die Herstellkosten reduziert werden können.
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In
einer Weiterbildung der Erfindung kann die erfindungsgemäße Terminierung
auch auf T-förmige Signalleitungen
mit mehr als zwei Leitungsenden angewendet werden, wenn diese zusätzlich 2n
(n ≥ 1, n ∈ N) Leitungsenden
aufweist, die jeweils mit Eingängen
weiterer integrierten Schaltungen verbunden werden. Zur Terminierung
werden 2n/2 der Leitungsenden ebenfalls gegen die Versorgungsspannung, während die
anderen 2n/2 Leitungsenden gegen das Bezugspotential (Masse) der
Versorgungsspannung terminiert werden. Vorzugsweise werden Terminierungswiderstände mit
identischen Widerstandswerten verwendet, wobei die Terminierungsspannung vorzugsweise
50% der Versorgungsspannung der an die Leitungsenden angeschlossenen
integrierten Schaltungen beträgt.
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In
einer Weiterbildung der Erfindung werden für die an die Leitungsenden
der T-förmigen
Signalleitung angeschlossenen integrierten Schaltungen Speicherbausteine,
insbesondere Schreib-/Lesespeicher (RAM) mit jeweils einem Eingangstreiber eingesetzt,
wobei die Eingangstreiber vorzugsweise Adresse, Kontroll und Clock-Eingänge der
RAM's darstellen.
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Die
Erfindung wird nachfolgend anhand von Ausführungsbeispielen unter Bezugnahme
auf die beigefügten
Figuren ausführlich
beschrieben. Es zeigen:
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1 ein
Schaltbild mit einer Terminierung einer T-förmigen
Signalleitung mit zwei Leitungsenden gemäß dem Stand der Technik,
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2 ein
Schaltbild mit einer Terminierung einer T-förmigen
Signalleitung mit zwei Leitungsenden gemäß einem weiteren Stand der
Technik,
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3 ein
Schaltbild mit einer erfindungsgemäßen Terminierung einer T-förmigen Signalleitung mit
zwei Leitungsenden, und
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4 ein
Schaltbild mit einer erfindungsgemäßen Terminierung einer T-förmigen Signalleitung mit
mehr als zwei Leitungsenden.
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Die 1 und 2 wurden
bereits in der Einleitung zur Darstellung des Standes der Technik beschrieben
und erläutert
und zeigen jeweils eine bekannte Terminierung einer T-förmigen Signalleitung
L mit zwei Leitungsenden, die jeweils an einen Eingang E1 bzw. E2
von Eingangstreibern TE1 und TE2 einer integrierten
Schaltung IC2 bzw. IC3 angeschlossen sind. Über diese T-förmige Signalleitung
L steuert ein Ausgangstreiber TA einer integrierten Schaltung ICl die
beiden Eingänge
E1 bzw. E2 der integrierten Schaltungen IC2 und IC3. Bis auf die
Art und Weise der Terminierung ist diese Struktur identisch mit
den in den 3 und 4 dargestellten
Ausführungsbeispielen
der Erfindung und daher wird zur Vermeidung von Wiederholungen im
Folgenden lediglich die erfindungsgemäße Terminierung erläutert und
beschrieben.
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Nach 3 wird
zur Terminierung des an den Eingang E1 der zweiten integrierten
Schaltung IC2 angeschlossenen Leitungsendes der T-förmigen Signalleitung
L ein erster Abschlusswiderstand R1 gegen die Versorgungsspannung
UB geschaltet und ein zweiter Abschlusswiderstand R4 zur Terminierung
des an den Eingang E2 der dritten integrierten Schaltung IC3 angeschlossenen
Leitungsendes mit dem Bezugspotential GND der Versorgungsspannung
bzw. Masse GND verbunden. Dabei wird die Terminierungsspannung von
0,9 V (bei einer Versorgungsspannung UB von 1,8 V) von durch den
jeweiligen Abschlusswiderstände
R1 bzw. R4 und der niederohmigen Leitung gebildeten Spannungsteiler
erzeugt. Die Abschlusswiderstände
weisen einen Widerstandswert auf, der durch die Leitungsimpedanz bestimmt
wird und z. B. 75 Ω betragen
kann.
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Für die Erzeugung
der Versorgungsspannung UB werden Mittel
B eingesetzt, in der Regel ein Netzteil; dies kann auch eine externe
Erzeugung dieser Versorgungsspannung UB umfassen.
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Gegenüber dem
Stand der Technik nach den 1 und 2 entfällt die
zusätzliche
integrierte Schaltung zur Erzeugung der Mittenspannung von 0,9 V
sowie die Hälfte
der Abschlusswiderstände, wodurch
erheblich Bauraum auf der Leiterplatte eingespart wird und sich
dadurch die Herstellkosten einer solchen Leiterplatte erheblich
reduzieren lassen.
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Die
erfindungsgemäße Terminierung
nach 3 lässt
sich für
alle Leiterplatinen mit einer integrierten Schaltung einsetzen,
die mit einem Ausgangstreiber zwei Eingänge weiterer integrierter Schaltungen über eine
T-förmige
Struktur einer Signalleitung treibt und dabei die Leitungsenden
gemäß der Erfindung
terminiert werden, wobei die weiteren integrierten Schaltungen vorzugsweise
Schreib-Lese-Speicher, insbesondere RAM's mit Adress, Kontroll und Clock-Eingängen darstellen.
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Die
erfindungsgemäße Terminierung
kann auch für
T-förmige
Signalleitungen mit mehr als zwei Leitungsenden benutzt werden,
nämlich
mit 2n Leitungsenden für
ein bestimmtes n ε N
mit n > l, wie im Folgenden
anhand von 4 erläutert wird.
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Der
Unterschied zu 3 besteht darin, dass sich eine
Leitungsbahn TL1 einer T-förmigen
Signalleitung L, deren Leitungsanfang mit einem Ausgang A eines
Ausgangstreibers TA einer integrierten Schaltung IC1 verbunden ist,
sich nicht nur in zwei Leitungsbahnen TL2 und TL3 verzweigt, sondern
einerseits in ein erstes Bündel
von Leitungsbahnen TL21, TL22, ... und TL2n (n > 1, n ε N),
deren Leitungsenden mit Eingängen
E11, E12,. .. und E1n (n > 1,
n ε N) von
Eingangstreibern TE11, TE12,
... und TE1n (n > 1, n ε N)
einer ersten Gruppe von integrierten Schaltungen IC21, IC22, ...
und IC2n (n > 1, n ε N) verbunden
sind, und andererseits in eine zweites Bündel von Leitungsbahnen TL31,
TL32, ... und TL3n (n > 1,
n ε N),
deren Leitungsenden mit Eingängen E21,
E22, ... und E2n (n > 1,
n ε N) von
Eingangstreibern TE21, TE22,
... und TE2n (n > 1, n ε N)
einer zweiten Gruppe von integrierten Schaltungen IC31, IC32, ... und
IC3n (n > 1, n ε N) verbunden
sind.
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Die
Terminierung der Leitungsenden der Leitungsbahnen TL21, TL22, ...
und TL2n des ersten Bündels
erfolgt entsprechend der Terminierung nach 3 mit jeweils
einem mit der Versorgungsspannung UB verbundenen
Abschlusswiderstand R11, R12, ... und R1n (n > 1, n ε N),
während
die Terminierung der Leitungsenden des zweiten Bündels von Leitungsbahnen TL31,
TL32, ... und TL3n (n > 1,
n ε N) entsprechend
der Terminierung nach 3 mit gegen das Bezugspotential
bzw. Masse GND geschalteten Abschlusswiderständen R41, R42, ... und R4n
(n > 1, n ε N) erfolgt.
Die Abschlusswiderstände R11,
R12, ... und R1n sowie R41, R42, ... und R4n weisen jeweils einen
Widerstandswert auf, der von der Leitungsimpedanz bestimmt wird
und z. B. 75 Ω betragen
kann.
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Auch
bei dieser T-förmigen
Signalleitung L mit 2 n (n > 1,
n ε N) Leitungsenden
wird die Terminierungsspannung von 0,9 V von Spannungsteilern erzeugt,
die einerseits jeweils aus den gegen die Versorgungsspannung UB
geschalteten Abschlusswiderständen
R11, R12, ... und R1n (n > 1,
n ε N) und den
niederohmigen Leitungsbahnen und andererseits jeweils aus den gegen
die Bezugsspannung bzw. Masse GND geschalteten Abschlusswiderständen R41,
R42, ... und R4n (n > 1,
n ε N) und
ebenfalls den niederohmigen Leitungsbahnen gebildet werden.
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Die
Versorgungsspannung UB wird in gleicher
Weise wie nach 3 erzeugt, indem Mittel B eingesetzt
werden, die in der Regel ein Netzteil darstellen; dies kann eine
externe Erzeugung dieser Versorgungsspannung UB ebenfalls umfassen.
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Die
erfindungsgemäße Terminierung
nach 4 lässt
sich für
alle Leiterplatinen mit einer integrierten Schaltung einset zen,
die mit einem Ausgangstreiber mehr als zwei Eingänge weiterer integrierter Schaltungen über eine
T-förmige
Struktur einer Signalleitung mit entsprechender Anzahl von Leitungsenden
treibt und diese dabei terminiert werden, wobei die weiteren integrierten
Schaltungen vorzugsweise Schreib-Lese-Speicher, insbesondere RAM's mit Adress, Kontroll
und Clock-Eingängen darstellen.
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- A
- Datenausgang
- B
- Mittel
zur Erzeugung einer Versorgungsspannung UB
- E1,
E2
- Dateneingänge
- E11,
E12, ... E1n
- Dateneingänge
- E21,
E22, ... E2n
- Dateneingänge
- GND
- Bezugspotential
(Masse)
- IC1,
IC2, IC3, IC4
- Integrierte
Schaltungen (IC)
- IC21,
IC22, ... IC2n
- Integrierte
Schaltungen (IC)
- IC31,
IC32, ... IC3n
- Integrierte
Schaltungen (IC)
- L
- T-förmige Signalleitung
- LP
- Leiterplatine
- R2,
R2
- Abschlusswiderstände
- R11,
R12, ... R1n
- Abschlusswiderstände
- R41,
R42, ... R4n
- Abschlusswiderstände
- TA
- Ausgangstreiber
- TE1, TE2
- Eingangstreiber
- TE11, TE12, ... TE1n
- Eingangstreiber
- TE21, TE22, ... TE2n
- Eingangstreiber
- TL1,
TL2, TL3
- Leiterbahnen
- TL21,
TL22, ... TL2n
- Leiterbahnen
- TL31,
TL32, ... TL3n
- Leiterbahnen
- UB
- Versorgungsspannung
- UM
- Mittenspannung