DE10228577A1 - Halbleiterspeichervorrichtung und Verfahren zu ihrer Herstellung - Google Patents

Halbleiterspeichervorrichtung und Verfahren zu ihrer Herstellung

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semiconductor memory
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memory device
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Masakazu Hirose
Fukashi Morishita
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Abstract

In dieser Halbleiterspeichervorrichtung ist in der Isolierschicht (2A) ein Potentialklemmbereich (3A) ausgebildet, in dem keine Isolierschicht ausgebildet ist. Genauer gesagt ist der Potentialklemmbereich (3A) unterhalb des Substratabschnitts (4) an einer einem ersten Dotierungsbereich (6) naheliegenden Stelle ausgebildet und erstreckt sich bis zu einer ersten Halbleiterschicht (1). Im Grenzbereich zwischen dem Substratabschnitt (4) und dem Potentialklemmbereich (3A) ist ein Substratfixierbereich (5) ausgebildet. Dieser Aufbau ermöglicht in dem Fall, in dem eine DRAM-Zelle mit einem SOI-Aufbau (Silicon on Insulator = Silizium auf Isolator) ausgebildet ist, eine Verbesserung der Betriebseigenschaften, ohne die Layoutfläche zu vergrößern.

Description

  • Die vorliegende Erfindung bezieht sich allgemein auf eine Halbleiterspeichervorrichtung und auf ein Verfahren zu ihrer Herstellung. Insbesondere bezieht sich die vorliegende Erfindung auf eine Halbleiterspeichervorrichtung, die eine Mikrostrukturherstellung der Halbleiterspeichervorrichtung und eine verbesserte Durchführung derselben ermöglicht, und auf ein Verfahren zu ihrer Herstellung.
  • Im folgenden wird mit Bezug auf Fig. 14 eine bekannte DRAM- Zelle (Dynamic Random Access Memory = dynamischer Direktzugriffspeicher) mit einem SOI-Aufbau (Silicon on Insulator = Silizium auf Isolator) beschrieben.
  • Auf einer p-dotierten ersten Halbleiterschicht 1 ist eine Isolierschicht 2 ausgebildet. Auf der Isolierschicht 2 ist eine pdotierte zweite Halbleiterschicht 3 ausgebildet. In der zweiten Halbleiterschicht 3 sind ein Substratabschnitt 4, ein erster Dotierungsbereich 6, ein zweiter Dotierungsbereich 7 und ein Isolierbereich 8 ausgebildet. Der Substratabschnitt 4 liegt zwischen dem ersten und zweiten Dotierungsbereich (6, 7).
  • Über dem Substratabschnitt 4 ist mit einer dazwischen liegenden Gate-Isolierschicht 9 eine Wortleitung 10 ausgebildet. Eine Bitleitung 13 ist mit dem ersten Dotierungsbereich 6 durch eine Verdrahtungslage 12 verbunden. Ein zylindrischer Speicherknoten 14 ist mit dem zweiten Dotierungsbereich 7 verbunden. Eine dielektrische Schicht 15 ist entlang der Oberfläche des Speicherknotens 14 ausgebildet. Eine Zellplatte 16 ist mit der dazwischen liegenden dielektrischen Schicht 15 in dem zylindrischen Abschnitt des Speicherknotens 14 ausgeführt. Der Speicherknoten 14, die dielektrische Schicht 15 und die Zellplatte 16 bilden einen Kondensator. Die zweite Halbleiterschicht 3 ist mit einer Zwischenlagen-Isolierschicht 11 abgedeckt.
  • Nachfolgend wird mit Bezug auf Fig. 15 bis 17 ein Verfahren zum Herstellen einer DRAM-Zelle mit dem oben dargestellten Aufbau beschrieben. Bekannt ist ein SIMOX-Verfahren (Separation by IMplanted OXygen = Trennung durch implantierten Sauerstoff) als Verfahren zum Bilden des SOI-Aufbaus. Das SIMOX-Verfahren hat jedoch Beschränkungen bezüglich der Mikrostrukturherstellung. Auch ein Laminier-Verfahren ist als Verfahren zum Bilden des SOI-Aufbaus bekannt. Im folgenden wird ein Verfahren zum Herstellen einer DRAM-Zelle unter Verwendung eines Laminier- Verfahrens beschrieben.
  • Zum Bilden der Isolierschicht 2 wird mit Bezug auf Fig. 15 die Oberfläche eines ersten Halbleitersubstrats 1A oxidiert. Mit Bezug auf Fig. 16 wird dann auf das erste Halbleitersubstrat 1A ein zweites Halbleitersubstrat 1B laminiert, wobei die Isolierschicht 2 dazwischen liegt.
  • Mit Bezug auf Fig. 17 wird eine Oberfläche des ersten Halbleitersubstrats 1A, die derjenigen gegenüberliegt, die dem zweiten Halbleitersubstrat 1B zugewandt ist, abgetragen. Dadurch entstehen die erste Halbleiterschicht 1 und die zweite Halbleiterschicht 3. Die erste Halbleiterschicht 1 wird aus dem zweiten Halbleitersubstrat 1B gebildet, und die zweite Halbleiterschicht 3 wird aus dem ersten Halbleitersubstrat 1A gebildet. Auf der Oberfläche des ersten Halbleitersubstrats 1A, die als Ergebnis des Abtragens der Oberfläche des ersten Halbleitersubstrats 1A frei liegt, wird dann mit Hilfe bekannter Technologien ein Halbleiterspeicherelement gebildet.
  • Die DRAM-Zelle in dem so gebildeten SOI-Aufbau hat die folgenden Vorteile:
    • 1. eine kleine Übergangsfläche zwischen dem Speicherknoten 14- und dem Substrat verringert den Übergangsleckstrom, wodurch die Eigenschaften der Pausenauffrischung verbessert werden;
    • 2. eine kleine Sperrschichtkapazität der Bitleitung 13 verringert die Bitleitungskapazität (CB), wodurch ein erhöhter Lesespielraum ermöglicht wird;
    • 3. eine geringe parasitäre Kapazität der Verdrahtungen ermöglicht einen Betrieb mit hoher Geschwindigkeit;
    • 4. ausgezeichnete Eigenschaften unterhalb der Schwelle und ein geringer Substrateffekt ermöglichen einen Betrieb mit geringen Spannungen; und
    • 5. eine sehr gute Beständigkeit gegenüber Softfehlern.
  • Das Herstellen der DRAM-Zelle in dem SOI-Aufbau ermöglicht so die Herstellung eines DRAM mit geringem Leistungsverbrauch, das eine lange Datenhaltezeit aufweist und in der Lage ist, auch bei geringen Spannungen einen Betrieb mit höher Geschwindigkeit durchzuführen.
  • Wenn die DRAM-Zelle in dem SOI-Aufbau hergestellt wird, ist jedoch das Potential des Substratabschnitts in dem SOI-Aufbau in einem schwebenden Zustand. Deshalb werden Löcher, die durch Stoßionisation in der Nähe des Drains generiert werden, in dem schwebenden Bereich unter dem Substratabschnitt angesammelt. Die so angesammelten Löcher bauen eine Anschlusselektrode auf, die den Unterschwellenleckstrom erhöht. So ein Substratfloatingeffekt verschlechtert die Eigenschaften der Unterbrechungsauffrischung.
  • Dementsprechend muss der Substratabschnitt ein festes Potential haben. Zum Festlegen des Potentials des Substratabschnitts muss in dem Layout der Speicherzelle ein aktiver Bereich 4A für einen Substratkontakt 30 hinzugefügt (vergrößert) werden, wie in Fig. 18A und 18B dargestellt. Das vergrößert die Layoutfläche verglichen mit dem Fall, in dem die DRAM-Speicherzelle mit einem Bulk-Aufbau erzeugt wird.
  • Ferner muss eine DRAM-Zelle zum Verhindern einer Verschlechterung der Eigenschaften der Unterbrechungsauffrischung unter Verwendung eines Verfahrens zum Verringern des Unterschwellenleckstroms hergestellt werden. Beispiele für Verfahren zum Verringern des Unterschwellenleckstroms sind:
    • 1. Verfahren mit negativer Spannung auf der Wortleitung
      In diesem Verfahren hat ein inaktiver Zugriffstransistor (ein DRAM-Speicherzellentransistor) ein Gate-Potential unterhalb von 0 V, so dass die Gate-Source-Spannung VGS des Zugriffstransistors negativ wird. Dadurch wird der Unterschwellenleckstrom verringert.
    • 2. Verfahren mit angehobener Lesemasse
      In diesem Verfahren ist die Massespannung eines Leseverstärkers eine positive Spannung, so dass die Gate-Source-Spannung VGS eines inaktiven Zugriffstransistors negativ wird. Dadurch wird der Unterschwellenleckstrom verringert.
  • Eine Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleiterspeichervorrichtung und ein Verfahren zu ihrer Herstellung bereitzustellen, die eine Verbesserung der Betriebsleistung ermöglicht, ohne die Layoutfläche zu vergrößern, selbst wenn eine DRAM-Zelle mit einem SOI-Aufbau erstellt wird.
  • Die Aufgabe wird erfüllt durch eine Halbleiterspeichervorrichtung gemäß Anspruch 1 und ein Herstellungsverfahren gemäß Anspruch 9. Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
  • Eine Halbleiterspeichervorrichtung hat nach einem Gesichtspunkt der vorliegenden Erfindung eine erste Halbleiterschicht, eine auf der ersten Halbleiterschicht ausgebildete Isolierschicht, eine auf der Isolierschicht ausgebildete zweite Halbleiterschicht und ein auf der zweiten Halbleiterschicht ausgebildetes Halbleiterspeicherelement. In der zweiten Halbleiterschicht sind ein Substratabschnitt, ein erster Dotierungsbereich und ein zweiter Dotierungsbereich ausgebildet, so dass der Substratabschnitt zwischen dem ersten und zweiten Dotierungsbereich liegt. Zum Verbinden der zweiten Halbleiterschicht mit der ersten Halbleiterschicht ist in der Isolierschicht ein Potentialklemmbereich ausgebildet, um ein Potential des Substratbereichs auf ein Potential der ersten Halbleiterschicht festzulegen.
  • Dieser Aufbau ermöglicht es, das Potential des Substratbereichs durch den Potentialklemmbereich auf denselben Wert festzulegen, den das Potential der ersten Halbleiterschicht hat, ohne die Layoutfläche des Substratbereichs zu erhöhen. Zudem beseitigt dieser Aufbau den Substratfloatingeffekt des Substrats und ermöglicht so eine Verbesserung der Betriebseigenschaften der Halbleiterspeichervorrichtung.
  • Vorzugsweise ist der Potentialklemmbereich an einer Stelle ausgebildet, die ungefähr unter dem Substratabschnitt liegt. In einer stärker bevorzugten Weise ist der Potentialklemmbereich in einem ganzen Bereich unter dem Substratabschnitt ausgebildet.
  • Dieser Aufbau verringert den Übergangsleckstrom, wodurch die Eigenschaften der Pausenauffrischung verbessert werden.
  • Vorzugsweise ist eine Bitleitung des Halbleiterspeicherelements mit dem ersten Dotierungsbereich verbunden, und der Potentialklemmbereich ist an einer Stelle ausgebildet, die ungefähr unter dem ersten Dotierungsbereich liegt. Dieser Aufbau verringert die Bitleitungskapazität, wodurch ein erhöhter Lesespielraum ermöglicht wird.
  • Vorzugsweise ist ein Kondensator des Halbleiterspeicherelements mit dem zweiten Dotierungsbereich verbunden, und der Kondensator ist ein in die Isolierschicht und die zweite Halbleiterschicht eingebetteter Grabenkondensator. Bei diesem Aufbau wird ein Speicherknoten in dem Substrat von der Isolierschicht umgeben, was eine Verringerung des Übergangsleckstroms ermöglicht. Darüber hinaus kann mit diesem Aufbau der Höhenunterschied an der Substratoberfläche verringert werden.
  • Vorzugsweise schließt der Kondensator einen Stapelkondensator oberhalb der zweiten Halbleiterschicht ein. Dieser Aufbau ermöglicht eine erhöhte Kapazität der Speicherzelle.
  • Vorzugsweise ist das Halbleiterspeicherelement mit einer Schaltung ausgebildet, die auf einem Verfahren mit negativer Spannung auf der Wortleitung beruht. Vorzugsweise ist das Halbleiterspeicherelement mit einer Schaltung ausgebildet, die auf einem Verfahren mit angehobener Lesemasse beruht. Diese Anordnungen ermöglichen eine weitere Verbesserung der Eigenschaften der Unterbrechungsauffrischung.
  • Bei einem Verfahren zum Herstellen einer Halbeiterspeichervorrichtung gemäß einem anderen Gesichtspunkt der vorliegenden Erfindung wird eine Maske mit einer vorgegebenen Form an einer vorgegebenen Stelle oberhalb eines ersten Halbleitersubstrats bereitgestellt. Eine Oberfläche des ersten Halbleitersubstrats wird unter Verwendung der Maske oxidiert, wodurch in einem Bereich, der nicht von der Maske abgedeckt ist, eine Isolierschicht gebildet wird. Dann wird auf das erste Halbleitersubstrat ein zweites Halbleitersubstrat laminiert, wobei die Isolierschicht dazwischen liegt.
  • Anschließend wird eine Oberfläche des ersten Halbleitersubstrats, die derjenigen gegenüberliegt, die dem zweiten Halbleitersubstrat zugewandt ist, abgetragen. Dann wird auf der Oberfläche des ersten Halbleitersubstrats, die als Ergebnis des Abtragens der Oberfläche des ersten Halbleitersubstrats frei liegt, ein Halbleiterspeicherelement gebildet.
  • In der nach dem oben beschriebenen Verfahren hergestellten Halbeiterspeichervorrichtung ermöglicht es der Potentialklemmbereich des ersten Halbleitersubstrats, das heißt der Bereich, in dem darin keine Isolierschicht ausgebildet ist, das Potential des Substratabschnitts auf den selben Wert festzulegen wie das der ersten Halbleiterschicht des zweiten Halbleitersubstrats, ohne die Layoutfläche des Substratabschnitts zu vergrößern.
  • Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:
  • Fig. 1 einen Querschnitt durch den Aufbau einer DRAN- Zelle gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • Fig. 2 bis 5 Querschnitte, die jeweils den ersten bis vierten Schritt eines Verfahrens zum Herstellen einer DRAM-Zelle gemäß der ersten Ausführungsform verdeutlichen;
  • Fig. 6 einen Querschnitt durch den Aufbau einer DRAM- Zelle gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
  • Fig. 7 einen Querschnitt, der ein Verfahren zum Herstellen einer DRAM-Zelle gemäß der zweiten Ausführungsform verdeutlicht;
  • Fig. 8 einen Querschnitt durch den Aufbau einer DRAM- Zelle gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
  • Fig. 9 einen Querschnitt, der ein Verfahren zum Herstellen einer DRAM-Zelle gemäß der dritten Ausführungsform verdeutlicht;
  • Fig. 10 einen Querschnitt durch den Aufbau einer DRAM- Zelle gemäß einer vierten Ausführungsform der vorliegenden Erfindung;
  • Fig. 11 einen Querschnitt durch den Aufbau einer DRAM- Zelle gemäß einer fünften Ausführungsform der vorliegenden Erfindung;
  • Fig. 12 einen Schaltplan des Schaltungsaufbaus einer DRAM-Zelle gemäß einer sechsten Ausführungsform der vorliegenden Erfindung;
  • Fig. 13 einen Schaltplan des Schaltungsaufbaus einer DRAM-Zelle gemäß einer siebten Ausführungsform der vorliegenden Erfindung;
  • Fig. 14 einen Querschnitt durch den Aufbau einer bekannten DRAM-Zelle;
  • Fig. 15 bis 17 Querschnitte, die jeweils den ersten bis dritten Schritt eines bekannten Verfahrens zum Herstellen einer DRAM-Zelle verdeutlichen;
  • Fig. 18A eine Draufsicht des Layouts einer bekannten DRAM-Zelle;
  • Fig. 18B einen Querschnitt entlang der Linie XVIII(B)- XVIII(B) in Fig. 18A.
  • Nachfolgend werden anhand der beigefügten Zeichnungen Ausführungsbeispiele der vorliegenden Erfindung beschrieben.
  • Mit Bezug auf Fig. 1 bis 5 werden im folgenden eine Halbleiterspeichervorrichtung und ein Verfahren zu ihrer Herstellung gemäß einer ersten Ausführungsform beschrieben.
  • Zunächst wird mit Bezug auf Fig. 1 der Aufbau der DRAM-Zelle gemäß der ersten Ausführungsform beschrieben. Auf einer p- dotierten ersten Halbleiterschicht 1 ist eine Isolierschicht 2A ausgebildet. Auf der Isolierschicht 2A ist eine p-dotierte zweite Halbleiterschicht 3 ausgebildet. In der zweiten Halbleiterschicht 3 sind ein Substratabschnitt 4, ein erster Dotierungsbereich 6, ein zweiter Dotierungsbereich 7 und ein Isolierbereich 8 ausgebildet. Der Substratabschnitt 4 liegt zwischen dem ersten und zweiten Dotierungsbereich (6, 7).
  • In der Isolierschicht 2A ist ein Potentialklemmbereich 3A ausgebildet, in dem keine Isolierschicht ausgebildet ist. Genauer gesagt ist der Potentialklemmbereich 3A unterhalb des Substratabschnitts 4 an einer dem ersten Dotierungsbereich 6 naheliegenden Stelle ausgebildet und erstreckt sich bis zu der ersten Halbleiterschicht 1. Im Grenzbereich zwischen dem Substratabschnitt 4 und dem Potentialklemmbereich 3A ist ein Substratfixierbereich 5 ausgebildet. Der Potentialklemmbereich 3A verbindet elektrisch den Substratabschnitt 4 mit der ersten Halbleiterschicht 1, so dass der Substratabschnitt 4 und die erste Halbleiterschicht 1 dasselbe Potential haben.
  • Über dem Substratabschnitt 4 ist mit einer dazwischen liegenden Gate-Isolierschicht 9 eine Wortleitung 10 ausgebildet. Eine Bitleitung 13 ist mit dem ersten Dotierungsbereich 6 durch eine Verdrahtungslage 12 verbunden. Ein zylindrischer Speicherknoten 14 ist mit dem zweiten Dotierungsbereich 7 verbunden. Eine dielektrische Schicht 15 ist entlang der Oberfläche des Speicherknotens 14 ausgebildet. Eine Zellplatte 16 ist mit der dazwischen liegenden dielektrischen Schicht 15 in dem zylindrischen Abschnitt des Speicherknotens 14 ausgebildet. Der Speicherknoten 14, die dielektrische Schicht 15 und die Zellplatte 16 bilden einen Kondensator. Die zweite Halbleiterschicht 3 ist mit einer Zwischenlagen-Isolierschicht 11 abgedeckt.
  • Nachfolgend wird mit Bezug auf Fig. 2 bis 5 ein Verfahren zum Herstellen einer DRAM-Zelle mit dem oben dargestellten Aufbau beschrieben. Bekannt ist ein SIMOX-Verfahren als Verfahren zum Bilden des SOI-Aufbaus. Das SIMOX-Verfahren hat jedoch Beschränkungen bezüglich der Mikrostrukturherstellung. Auch ein Laminier-Verfahren ist als Verfahren zum Bilden des SOI-Aufbaus bekannt. Im folgenden wird ein Verfahren zum Herstellen einer DRAM-Zelle unter Verwendung eines Laminier-Verfahrens beschrieben. Das Gleiche betrifft auch die nachfolgenden Ausführungsformen.
  • Mit Bezug auf Fig. 2 wird eine Maske 20A mit einer vorgegebenen Form an einer vorgegebenen Stelle oberhalb des ersten Halbleitersubstrats 1A bereitgestellt. Die Oberfläche des ersten Halbleitersubstrats 1A wird unter Verwendung der Maske 20A oxidiert. Dadurch wird in dem Bereich, der nicht von der Maske 20A abgedeckt ist, die Isolierschicht 2A gebildet. In dem Bereich, der von der Maske 20A abgedeckt ist, wird keine Isolierschicht 2A gebildet. Dieser Bereich dient als Potentialklemmbereich 3A.
  • Mit Bezug auf Fig. 3 wird dann auf das erste Halbleitersubstrat 1A ein zweites Halbleitersubstrat 1B laminiert, wobei die Isolierschicht 2A dazwischen liegt.
  • Mit Bezug auf Fig. 4 wird eine Oberfläche des ersten Halbleitersubstrats 1A, die derjenigen gegenüberliegt, die dem zweiten Halbleitersubstrat 1B zugewandt ist, abgetragen. Dadurch entstehen die erste Halbleiterschicht 1 und die zweite Halbleiterschicht 3. Die erste Halbleiterschicht 1 wird aus dem zweiten Halbleitersubstrat 1B gebildet, und die zweite Halbleiterschicht 3 wird aus dem ersten Halbleitersubstrat 1A gebildet.
  • Mit Bezug auf Fig. 5 wird dann auf der Oberfläche des ersten Halbleitersubstrats 1A, die als Ergebnis des Abtragens der Oberfläche des ersten Halbleitersubstrats 1A frei liegt, mit Hilfe bekannter Technologien ein Halbleiterspeicherelement gebildet.
  • Zur teilweisen Verarmung des Substratabschnitts 4 unter dem Kanal beträgt die Störstellendichte unter dem Kanal ca. 5 × 10-17 /cm3 und in dem ersten und zweiten Dotierungsbereich ca. 1 × 10-20 /cm3. Die Gate-Isolierschicht 9 hat eine Dicke von ca. 7,5 nm, die zweite Halbleiterschicht 3, also der SOI-Bereich, hat eine Dicke von ca. 100 nm, und die Isolierschicht 2A hat eine Dicke von ca. 400 nm.
  • Gemäß der DRAM-Zelle mit SOI-Aufbau und ihres Herstellungsverfahrens nach der vorliegenden Ausführungsform kann eine Verschlechterung der Unterbrechungsauffrischungseigenschaften durch den Substratfloatingeffekt unterdrückt werden, während die Eigenschaften des SOI-Aufbaus erhalten bleiben wie z. B. verringerter Übergangsleckstrom, verringerte Bitleitungskapazität und verringertet Substrateffekt. Darüber hinaus hat die DRAM-Zelle mit dem SOI-Aufbau dieselbe Layoutfläche wie die DRAM-Zelle mit dem Bulk-Aufbau. Das ermöglicht die Herstellung eines DRAM mit geringem Leistungsverbrauch, das eine lange Datenhaltezeit aufweist und in der Lage ist, auch bei geringen Spannungen einen Betrieb mit hoher Geschwindigkeit durchzuführen.
  • Mit Bezug auf Fig. 6 und 7 werden im folgenden eine Halbleiterspeichervorrichtung und ein Verfahren zu ihrer Herstellung gemäß einer zweiten Ausführungsform beschrieben.
  • Zunächst wird mit Bezug auf Fig. 6 der Aufbau der DRAM-Zelle gemäß der zweiten Ausführungsform beschrieben. Der Aufbau der DRAM-Zelle gemäß der zweiten Ausführungsform ist im wesentlichen derselbe wie bei der ersten Ausführungsform. Die DRAM- Zelle gemäß der zweiten Ausführungsform unterscheidet sich darin von der ersten Ausführungsform, dass ein Potentialklemmbereich 3B, in dem keine Isolierschicht ausgebildet ist und der sich bis zu der ersten Halbleiterschicht 1 erstreckt, in dem gesamten Bereich unter dem Substratabschnitt 4 ausgebildet ist und dass eine Isolierschicht 2B nur unter dem Speicherknoten 14 und der Bitleitung 13 ausgebildet ist.
  • Nachfolgend wird mit Bezug auf Fig. 7 ein Verfahren zum Herstellen einer DRAM-Zelle mit dem oben dargestellten Aufbau beschrieben. Das Herstellungsverfahren für die zweite Ausführungsform unterscheidet sich von dem der ersten Ausführungsform in der Herstellung des Potentialklemmbereichs 3B und der Isolierschicht 2B. Das Laminier-Verfahren zur Erzeugung des SOI- Aufbaus und das Herstellungsverfahren für das Halbleiterbauelements sind dieselben wie bei der ersten Ausführungsform.
  • Wie in Fig. 7 dargestellt, wird zuerst eine Maske 20B mit einer vorgegebenen Form an einer vorgegebenen Stelle oberhalb des ersten Halbleitersubstrats 1A bereitgestellt. Die Oberfläche des ersten Halbleitersubstrats 1A wird unter Verwendung der Maske 20B oxidiert. Dadurch wird in dem Bereich, der nicht von der Maske 20B abgedeckt ist, die Isolierschicht 2B gebildet. In dem Bereich, der von der Maske 20B abgedeckt ist, wird keine Isolierschicht 2B gebildet. Dieser Bereich dient als Potentialklemmbereich 3B. Anschließend werden die Fertigungsschritte nach Fig. 3 bis 5 durchgeführt. Als Ergebnis wird eine DRAM- Zelle mit einem Querschnitt nach Fig. 6 erreicht.
  • Gemäß der DRAM-Zelle mit SOI-Aufbau und ihres Herstellungsverfahrens nach der vorliegenden Ausführungsform kann der verringerte Substrateffekt, d. h. eine der Eigenschäften des SOI- Aufbaus, im Gegensatz zu der ersten Ausführungsform nicht erzielt werden. Die vorliegende Ausführungsform erleichtert jedoch die Herstellung der DRAM-Zelle bezüglich der Mikrostrukturherstellung.
  • Wie bei der DRAM-Zelle der ersten Ausführungsform kann eine Verschlechterung der Unterbrechungsauffrischungseigenschaften durch den Substratfloatingeffekt unterdrückt werden, während die Eigenschaften des SOI-Aufbaus erhalten bleiben wie z. B. verringerter Übergangsleckstrom und verringerte Bitleitungskapazität.
  • Mit Bezug auf Fig. 8 und 9 werden im folgenden eine Halbleiterspeichervorrichtung und ein Verfahren zu ihrer Herstellung gemäß einer dritten Ausführungsform beschrieben.
  • Zunächst wird mit Bezug auf Fig. 8 der Aufbau der DRAM-Zelle gemäß der dritten Ausführungsform beschrieben. Der Aufbau der DRAM-Zelle gemäß der dritten Ausführungsform ist im wesentlichen derselbe wie bei der ersten Ausführungsform. Die DRAM- Zelle gemäß der zweiten Ausführungsform unterscheidet sich darin von der ersten Ausführungsform, dass ein Potentialklemmbereich 3C, in dem keine Isolierschicht ausgebildet ist, in dem gesamten Bereich unter der Bitleitung 13 und in einem Teil des Bereichs unter dem Substratabschnitt 4 ausgebildet ist und dass eine Isolierschicht 2C unter dem Speicherknoten 14 ausgebildet ist.
  • Nachfolgend wird mit Bezug auf Fig. 9 ein Verfahren zum Herstellen einer DRAM-Zelle mit dem oben dargestellten Aufbau beschrieben. Das Herstellungsverfahren für die dritte Ausführungsform unterscheidet sich von dem der ersten Ausführungsform in der Herstellung des Potentialklemmbereichs 3C und der Isolierschicht 2C. Das Laminier-Verfahren zur Erzeugung des SOI- Aufbaus und das Herstellungsverfahren für das Halbleiterbauelements sind dieselben wie bei der ersten Ausführungsform.
  • Wie in Fig. 9 dargestellt, wird zuerst eine Maske 20C mit einer vorgegebenen Form an einer vorgegebenen Stelle oberhalb des ersten Halbleitersubstrats 1A bereitgestellt. Die Oberfläche des ersten Halbleitersubstrats 1A wird unter Verwendung der Maske 20C oxidiert. Dadurch wird in dem Bereich, der nicht von der Maske 20C abgedeckt ist, die Isolierschicht 2C gebildet. In dem Bereich, der von der Maske 20C abgedeckt ist, wird keine Isolierschicht 2C gebildet. Dieser Bereich dient als Potentialklemmbereich 3C. Anschließend werden die Fertigungsschritte nach Fig. 3 bis 5 durchgeführt. Als Ergebnis wird eine DRAM- Zelle mit einem Querschnitt nach Fig. 8 erreicht.
  • Gemäß der DRAM-Zelle mit SOI-Aufbau und ihres Herstellungsverfahrens nach der vorliegenden Ausführungsform kann die verringerte Bitleitungskapazität, d. h. eine der Eigenschaften des SOI-Aufbaus, im Gegensatz zu der ersten Ausführungsform nicht erzielt werden. Die vorliegende Ausführungsform erleichtert jedoch die Herstellung der DRAM-Zelle bezüglich der Mikrostrukturherstellung.
  • Wie bei der DRAM-Zelle der ersten Ausführungsform kann eine Verschlechterung der Eigenschaften der Unterbrechungsauffrischung durch den Substratfloatingeffekt unterdrückt werden, während die Eigenschaften des SOI-Aufbaus erhalten bleiben wie z. B. verringerter Übergangsleckstrom und verringerter Substrateffekt.
  • Es ist zu beachten, dass die vorliegende Erfindung nicht beschränkt ist auf die in der ersten bis dritten Ausführungsform beschriebenen Anordnungen, solange ein Potentialklemmbereich, in dem keine Isolierschicht ausgebildet ist, in einem Teil des Bereichs unter dem Substratabschnitt 4 ausgebildet ist und das Potential des Substratabschnitts 4 in diesem Potentialklemmbereich festgelegt wird.
  • Mit Bezug auf Fig. 10 werden im folgenden eine Halbleiterspeichervorrichtung und ein Verfahren zu ihrer Herstellung gemäß einer vierten Ausführungsform beschrieben.
  • In der ersten bis dritten Ausführungsform ist auf der Oberfläche des ersten Halbleitersubstrats 1A, die als Ergebnis des Abtragens der Oberfläche des ersten Halbleitersubstrats 1A frei liegt, ein zylindrischer Kondensator als ein Halbleiterspeicherelement bereitgestellt. Die DRAM-Zelle gemäß der vierten Ausführungsform ist dadurch gekennzeichnet, dass ein Grabenkondensator als Halbleiterspeicherelement bereitgestellt ist.
  • Genauer gesagt sind, wie in Fig. 10 dargestellt, auf einer p- dotierten ersten Halbleiterschicht 1 eine Isolierschicht 2D und auf der Isolierschicht 2D eine p-dotierte zweite Halbleiterschicht 3 ausgebildet. In der zweiten Halbleiterschicht 3 sind ein Substratabschnitt 4, ein erster Dotierungsbereich 6, ein zweiter Dotierungsbereich 7 und ein Isolierbereich 8 ausgebildet. Der Substratabschnitt 4 liegt zwischen dem ersten und zweiten Dotierungsbereich (6, 7).
  • Wie in der zweiten Ausführungsform ist ein Potentialklemmbereich 3D, in dem keine Isolierschicht ausgebildet ist und der sich bis zu der ersten Halbleiterschicht 1 erstreckt, in dem gesamten unter dem Substratabschnitt 4 liegenden Bereich der Isolierschicht 2D ausgebildet. Im Grenzbereich zwischen dem Substratabschnitt 4 und dem Potentialklemmbereich 3D ist ein Substratfixierbereich 5 ausgebildet.
  • Über dem Substratabschnitt 4 ist mit einer dazwischen liegenden Gate-Isolierschicht 9 eine Wortleitung 10 ausgebildet. Eine Bitleitung 13 ist mit dem ersten Dotierungsbereich 6 durch eine Verdrahtungslage 12 verbunden. Ein Speicherknoten 14 ist mit dem zweiten Dotierungsbereich 7 verbunden. Der Speicherknoten 14 ist in die Isolierschicht 2D eingebettet. Eine dielektrische Schicht 15 ist entlang der Oberfläche des Speicherknotens 14 ausgebildet. Eine Zeliplatte 16 ist in dem durch die dielektrische Schicht 15 definierten Grabenbereich ausgebildet. Der Speicherknoten 14, die dielektrische Schicht 15 und die Zellplatte 16 bilden einen Grabenkondensator. Die zweite Halbleiterschicht 3 ist mit einer Zwischenlagen-Isolierschicht 11 abgedeckt.
  • Es ist zu beachten, dass in der vorliegenden Ausführungsform der Grabenkondensator auf den Aufbau der zweiten Ausführungsform angewendet ist. Der Grabenkondensator kann jedoch auch auf den Aufbau der ersten oder dritten Ausführungsform angewendet werden.
  • Eine DRAM-Zelle mit dem oben dargestellten Aufbau kann durch Ausführung derselben Schritte wie den in Fig. 2 bis 4 dargestellten hergestellt werden (s. auch Fig. 7). Zur Bildung eines Grabenkondensators wird dann bekannte Technologie angewendet.
  • Wenn auf die erste bis dritte Ausführungsform ein Grabenkondensator angewendet wird, ist der Speicherknoten 14 innerhalb des Substrats ausgebildet. Das vergrößert die Übergangsfläche und verschlechtert dadurch möglicherweise die Eigenschaften der Pausenauffrischung.
  • Gemäß der DRAM-Zelle mit SOI-Aufbau und ihres Herstellungsverfahrens nach der vierten Ausführungsform ist jedoch der Speicherknoten 14 von der Isolierschicht 2D umgeben, wie in Fig. 10 dargestellt. Daher ist der Übergangsleckstrom annähernd der gleiche wie bei einem Stapelkondensator. Darüber hinaus verringert der Aufbau der vierten Ausführungsform den Höhenunterschied an der Oberfläche des Halbleiterspeicherelements.
  • Mit Bezug auf Fig. 11 werden im folgenden eine Halbleiterspeichervorrichtung und ein Verfahren zu ihrer Herstellung gemäß einer fünften Ausführungsform beschrieben.
  • Die DRAM-Zelle der fünften Ausführungsform ist gekennzeichnet durch einen Aufbau als Stapelkondensator. Anders ausgedrückt: in der fünften Ausführung wird dem Grabenkondensator der vierten Ausführungsform ein Stapelkondensator hinzugefügt.
  • Genauer gesagt sind, wie in Fig. 11 dargestellt, auf einer p- dotierten ersten Halbleiterschicht 1 eine Isolierschicht 2E und auf der Isolierschicht 2E eine p-dotierte zweite Halbleiterschicht 3 ausgebildet. In der zweiten Halbleiterschicht 3 sind ein Substratabschnitt 4, ein erster Dotierungsbereich 6, ein zweiter Dotierungsbereich 7 und ein Isolierbereich 8 ausgebildet. Der Substratabschnitt 4 liegt zwischen dem ersten und zweiten Dotierungsbereich (6, 7).
  • Wie in der zweiten Ausführungsform ist ein Potentialklemmbereich 3E, in dem keine Isolierschicht ausgebildet ist und der sich bis zu der ersten Halbleiterschicht 1 erstreckt, in dem gesamten unter dem Substratabschnitt 4 liegenden Bereich der Isolierschicht 2E ausgebildet. Im Grenzbereich zwischen dem Substratabschnitt 4 und dem Potentialklemmbereich 3A ist ein Substratfixierbereich 5 ausgebildet.
  • Über dem Substratabschnitt 4 ist mit einer dazwischen liegenden Gate-Isolierschicht 9 eine Wortleitung 10 ausgebildet. Eine Bitleitung 13 ist mit dem ersten Dotierungsbereich 6 durch eine Verdrahtungslage 12 verbunden. Ein erster Speicherknoten 14A ist mit dem zweiten Dotierungsbereich 7 verbunden. Der Speicherknoten 14A ist in die Isolierschicht 2E eingebettet. Eine dielektrische Schicht 15A ist entlang der Oberfläche des ersten Speicherknotens 14A ausgebildet. Eine Zellplatte 16 ist in dem durch die dielektrische Schicht 15A definierten Grabenbereich ausgebildet. Der erste Speicherknoten 14A, die dielektrische Schicht 15A und die Zellplatte 16 bilden einen Grabenkondensator.
  • Ein zweiter Speicherknoten 14B ist mit dem zweiten Dotierungsbereich 7 verbunden. Der Speicherknoten 14B ist oberhalb des zweiten Dotierungsbereichs 7 ausgebildet. Eine dielektrische Schicht 15B ist entlang der Oberfläche des zweiten Speicherknotens 14B ausgebildet. Die Zellplatte 16 erstreckt sich entlang der Oberfläche der dielektrischen Schicht 15B. Der zweite Speicherknoten 14B, die dielektrische Schicht 15B und die Zellplatte 16 bilden einen Stapelkondensator. Die zweite Halbleiterschicht 3 ist mit einer Zwischenlagen-Isolierschicht 11 abgedeckt.
  • Es ist zu beachten, dass in der vorliegenden Ausführungsform der Stapelkondensator auf den Aufbau der zweiten Ausführungsform angewendet ist. Der Stapelkondensator kann jedoch auch auf den Aufbau der ersten oder dritten Ausführungsform angewendet werden.
  • Eine DRAM-Zelle mit dem oben dargestellten Aufbau kann durch Ausführung derselben Schritte wie den in Fig. 2 bis 4 dargestellten hergestellt werden (s. auch Fig. 7). Zur Bildung eines Stapelkondensators wird dann bekannte Technologie angewendet.
  • Gemäß der DRAM-Zelle mit SOI-Aufbau und ihres Herstellungsverfahrens nach der vorliegenden Ausführungsform kann die Kapazität der Speicherzelle im Vergleich zur vierten Ausführungsform erhöht werden.
  • Es ist zu beachten, dass der Potentialklemmbereich in jeder der oben dargestellten Ausführungsformen nur beispielhaft beschrieben ist. Der Potentialklemmbereich kann jedoch jeden beliebigen Aufbau haben, solange nur ein Bereich, in dem keine Isolierschicht ausgebildet ist, in einem Teil des Bereichs unter dem Substratabschnitt 4 ausgebildet ist und das Potential des Substratabschnitts 4 in diesem Bereich festgelegt wird.
  • Die DRAM-Zellen der ersten bis dritten Ausführungsform beinhalten einen zylindrischen Stapelkondensator, die DRAM-Zelle der vierten Ausführungsform einen Grabenkondensator und die DRAM- Zelle der fünften Ausführungsform einen Stapel-Graben- Kondensator. Die Form des Kondensators ist jedoch nicht auf die hier gezeigten Formen beschränkt.
  • Mit Bezug auf Fig. 12 werden im folgenden eine Halbleiterspeichervorrichtung gemäß einer sechsten Ausführungsform beschrieben.
  • Die sechste Ausführungsform ist dadurch gekennzeichnet, dass in der DRAM-Zelle mit dem Aufbau der ersten bis fünften Ausführungsform ein Verfahren mit negativer Spannung auf der Wortleitung angewendet wird. Anders ausgedrückt, der in Fig. 12 gezeigte Schaltungsaufbau wird auf eine DRAM-Zelle angewendet, die den Aufbau der ersten bis fünften Ausführungsform aufweist.
  • Mit Bezug auf Fig. 12 wird nun das Verfahren mit negativer Spannung auf der Wortleitung beschrieben. Eine nicht ausgewählte Wortleitung hat normalerweise ein Potential von 0 V. In diesem Verfahren hat eine nicht ausgewählte Wortleitung jedoch ein negatives Potential. Es wird nun angenommen, dass die interessierende Speicherzelle eine "H"-Information speichert und dass eine "L"-Information aus einer Zelle an derselben Bitleitung gelesen wird. In diesem Fall beträgt die Gate-Source-Spannung eines Zugrifftransistors normalerweise 0 V. In dem Verfahren mit negativer Spannung auf der Wortleitung ist die Gate-Source- Spannung des Zugrifftransistors jedoch negativ. Dadurch wird der Unterschwellenleckstrom des Zugrifftransistors verringert, was die Eigenschaften der Unterbrechungsauffrischung verbessert.
  • Der oben dargestellte Aufbau ermöglicht ein Verringern des Unterschwellenleckstroms und dadurch eine Verbesserung der Eigenschaften der Unterbrechungsauffrischung. Daher wird durch weitere Verringerung des Substratpotentials der Übergangsleckstrom verringert. Das ermöglicht die Herstellung einer DRAM-Zelle mit verbesserten Speichereigenschaften.
  • Durch die Anwendung des Verfahrens mit negativer Spannung auf der Wortleitung auf die DRAM-Zelle mit dem SOI-Aufbau der ersten bis fünften Ausführungsform wird der Substratfloatingeffekt beseitigt, der in dem SOI-Aufbau problematisch ist, während die Eigenschaften des SOI-Aufbaus erhalten bleiben wie z. B. verbesserte Eigenschaften der Pausenauffrischung. Dementsprechend ermöglicht die Verwendung des Verfahrens mit negativer Spannung auf der Wortleitung die Herstellung einer DRAM- Zelle mit hervorragenden Speichereigenschaften.
  • Mit Bezug auf Fig. 13 werden im folgenden eine Halbleiterspeichervorrichtung gemäß einer siebten Ausführungsform beschrieben.
  • Die siebte Ausführungsform ist dadurch gekennzeichnet, dass in der DRAM-Zelle mit dem Aufbau der ersten bis fünften Ausführungsform ein Verfahren mit angehobener Lesemasse angewendet wird. Anders ausgedrückt, der in Fig. 13 gezeigte Schaltungsaufbau wird auf eine DRAM-Zelle angewendet, die den Aufbau der ersten bis fünften Ausführungsform aufweist.
  • Mit Bezug auf Fig. 13 wird nun das Verfahren mit angehobener Lesemasse beschrieben. Die Lesemasse hat normalerweise ein Potential von 0 V. In diesem Verfahren hat die Lesemasse jedoch ein positives Potential ΔV (z. B. 0,5 V). Es wird nun angenommen, dass die interessierende Speicherzelle eine "H"- Information speichert und dass eine "L"-Information aus einer Zelle an derselben Bitleitung gelesen wird. In diesem Fall beträgt die Gate-Source-Spannung eines Zugrifftransistors normalerweise 0 V. In dem Verfahren mit angehobener Lesemasse ist die Gate-Source-Spannung des Zugrifftransistors jedoch negativ. Dadurch wird der Unterschwellenleckstrom des Zugrifftransistors verringert, was die Eigenschaften der Unterbrechungsauffrischung verbessert.
  • Der oben dargestellte Aufbau ermöglicht ein Verringern des Unterschwellenleckstroms und dadurch eine Verbesserung der Eigenschaften der Unterbrechungsauffrischung. Daher wird durch weitere Verringerung des Substratpotentials der Übergangsleckstrom verringert. Das ermöglicht die Herstellung einer DRAM-Zelle mit verbesserten Speichereigenschaften.
  • Durch die Anwendung des Verfahrens mit angehobener Lesemasse auf die DRAM-Zelle mit dem SOI-Aufbau der ersten bis fünften Ausführungsform wird der Substratfloatingeffekt beseitigt, der in dem SOI-Aufbau problematisch ist, während die Eigenschaften des SOI-Aufbaus erhalten bleiben wie z. B. verbesserte Eigenschaften der Pausenauffrischung. Dementsprechend ermöglicht die Verwendung des Verfahrens mit angehobener Lesemasse die Herstellung einer DRAM-Zelle mit hervorragenden Speichereigenschaften.
  • Es ist zu beachten, dass die Eigenschaften der Unterbrechungsauffrischung durch das Verfahren mit negativer Spannung auf der Wortleitung gemäß der sechsten Ausführungsform und durch das Verfahren mit angehobener Lesemasse gemäß der siebten Ausführungsform verbessert werden. Die vorliegende Erfindung ist jedoch nicht darauf beschränkt. Jeder Schaltungsaufbau, der ein anderes Verfahren zur Verbesserung der Eigenschaften der Unterbrechungsauffrischung benutzt, kann verwendet werden.
  • Die Halbleiterspeichervorrichtung und ihr Herstellungsverfahren gemäß der vorliegenden Erfindung ermöglichen es, dass das Potential des Substratabschnitts durch den Potentialklemmbereich auf denselben Wert wie das der ersten Halbleiterschicht festgelegt wird, ohne die Layoutfläche des Substratabschnitts zu vergrößern. Darüber hinaus wird der Substratfloatingeffekt beseitigt, was eine Verbesserung der Betriebsleistung der Halbleiterspeichervorrichtung ermöglicht.

Claims (9)

1. Halbleiterspeichervorrichtung mit einer ersten Halbleiterschicht (1), einer auf der ersten Halbleiterschicht (1) ausgebildeten Isolierschicht (2A, 2B, 2C, 2D, 2E), einer auf der Isolierschicht (2A, 2B, 2C, 2D, 2E) ausgebildeten zweiten Halbleiterschicht (3) und einem auf der zweiten Halbleiterschicht (3) ausgebildeten Halbleiterspeicherelement, bei der
in der zweiten Halbleiterschicht (3) ein Substratabschnitt (4), ein erster Dotierungsbereich (6) und ein zweiter Dotierungsbereich (7) ausgebildet sind, so dass der Substratabschnitt (4) zwischen dem ersten Dotierungsbereich (6) und dem zweiten Dotierungsbereich (7) liegt, und
in der Isolierschicht (2A, 2B, 2C, 2D, 2E) ein Potentialklemmbereich (3A, 3B, 3C, 3D, 3E) zum Verbinden der zweiten Halbleiterschicht (3) mit der ersten Halbleiterschicht (1) ausgebildet ist zum Festlegen eines Potentials des Substratabschnitts (4) auf ein Potential der ersten Halbleiterschicht (1)
2. Halbleiterspeichervorrichtung gemäß Anspruch 1, bei der der Potentialklemmbereich (3A, 3B, 3C, 3D, 3E) an einer ungefähr unter dem Substratabschnitt (4) liegenden Stelle ausgebildet ist.
3. Halbleiterspeichervorrichtung gemäß Anspruch 1 oder 2, bei der der Potentialklemmbereich (3A, 3B, 3C, 3D, 3E) in einem gesamten Bereich unter dem Substratabschnitt (4) ausgebildet ist.
4. Halbleiterspeichervorrichtung gemäß einem der Ansprüche 1 bis 3, bei der eine Bitleitung (13) des Halbleiterspeicherelements mit dem ersten Dotierungsbereich (6) verbunden ist und der Potentialklemmbereich (3A, 3C) an einer ungefähr unter dem ersten Dotierungsbereich (6) liegenden Stelle ausgebildet ist.
5. Halbleiterspeichervorrichtung gemäß einem der Ansprüche 1 bis 4, bei der ein Kondensator des Halbleiterspeicherelements mit dem zweiten Dotierungsbereich (7) verbunden ist und dieser Kondensator ein Grabenkondensator ist, der in der Isolierschicht (2D, 2E) und der zweiten Halbleiterschicht 3 eingebettet ist.
6. Halbleiterspeichervorrichtung gemäß Anspruch 5, bei der der Kondensator einen Stapelkondensator beinhaltet, der oberhalb der zweiten Halbleiterschicht 3 angeordnet ist.
7. Halbleiterspeichervorrichtung gemäß einem der Ansprüche 1 bis 6, bei der das Halbleiterspeicherelement mit einer Schaltung aufgebaut ist, die auf einem Verfahren mit negativer Spannung auf der Wortleitung beruht.
8. Halbleiterspeichervorrichtung gemäß einem der Ansprüche 1 bis 6, bei der das Halbleiterspeicherelement mit einer Schaltung aufgebaut ist, die auf einem Verfahren mit angehobener Lesemasse beruht.
9. Verfahren zum Herstellen einer Halbleiterspeichervorrichtung mit folgenden Schritten:
Bereitstellen einer Maske (20A, 20B, 20C) mit einer vorgegebenen Form an einer vorgegebenen Stelle oberhalb des ersten Halbleitersubstrats (1A) und Oxidieren der Oberfläche des ersten Halbleitersubstrats (1A) wird unter Verwendung der Maske (20A, 20B, 20C), wodurch in einem Bereich, der nicht von der Maske (20A, 20B, 20C) abgedeckt ist, eine Isolierschicht (2A, 2B, 2C, 2D, 2E) gebildet wird;
Laminieren eines zweiten Halbleitersubstrats (1B) auf das erste Halbleitersubstrat (1A), wobei die Isolierschicht (2A, 2B, 2C, 2D, 2E) dazwischen liegt;
Abtragen einer Oberfläche des ersten Halbleitersubstrats (1A), die derjenigen gegenüberliegt, die dem zweiten Halbleitersubstrat (1B) zugewandt ist; und
Erzeugen eines Halbleiterspeicherelements auf der Oberfläche des ersten Halbleitersubstrats 1A, die als Ergebnis des Abtragens der Oberfläche des ersten Halbleitersubstrats 1A frei liegt.
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