DE10323052B4

DE10323052B4 - Ferroelectric memory device

Info

Publication number: DE10323052B4
Application number: DE10323052A
Authority: DE
Inventors: Byung-Gil Suwon Jeon; Ki-Nam Yongin Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-05-21
Filing date: 2003-05-20
Publication date: 2008-08-21
Anticipated expiration: 2023-05-21
Also published as: US20030218899A1; US7106617B2; JP2003338172A; KR100448921B1; CN1459795A; CN100530421C; US20050117383A1; KR20030090072A; US20060256607A1; US6847537B2; US7313011B2; DE10323052A1

Abstract

Ferroelektrisches Speicherbauelement mit
– einer ferroelektrischen Speicherzelle (MC), die mit einer Wortleitung (WL), einer Plattenleitung (PL) und einer Bitleitung (BL, BLR) gekoppelt ist,
– einem Plattenleitungstreiber (140) zum Treiben der Plattenleitung,
– einem Zeilendecoder (140) zum Treiben der Wortleitung in Reaktion auf eine Zeilenadresse,
– einem Abtastverstärker (AMP) zum Abtasten und Verstärken einer Spannung auf der Bitleitung,
– einen Dateneingabeschaltkreis (200), um Daten von außerhalb zu der Datenleitung zu übertragen, und
– einen Spaltenauswahlschaltkreis (170), um die Bitleitung selektiv mit einer Datenleitung in Reaktion auf eine Spaltenadresse zu verbinden
gekennzeichnet durch
– eine Steuerlogik (230) zum Steuern des Betriebszeitablaufs des Plattenleitungstreibers (140), des Spaltenauswahlschaltkreises (170), des Abtastverstärkerschaltkreises und des Dateneingabeschaltkreises (200), wobei
– die Steuerlogik einen ersten Signalgenerator (231) zum sequentiellen Erzeugen eines ersten Steuersignals (PPL), eines zweiten Steuersignals (SAP) und eines dritten Steuersignals (SAN) in Reaktion auf ein Chipfreigabesignal (ICE)...Ferroelectric memory device with
A ferroelectric memory cell coupled to a word line, a plate line, and a bit line,
A plate line driver (140) for driving the plate line,
A row decoder (140) for driving the word line in response to a row address,
A sense amplifier (AMP) for sampling and amplifying a voltage on the bit line,
A data input circuit (200) for transmitting data from outside to the data line, and
A column selection circuit (170) for selectively connecting the bit line to a data line in response to a column address
marked by
- Control logic (230) for controlling the operation timing of the plate line driver (140), the column selection circuit (170), the sense amplifier circuit and the data input circuit (200), wherein
The control logic comprises a first signal generator (231) for sequentially generating a first control signal (PPL), a second control signal (SAP) and a third control signal (SAN) in response to a chip enable signal (ICE) ...

Description

Die Erfindung bezieht sich auf ein ferroelektrisches Speicherbauelement.The The invention relates to a ferroelectric memory device.

In der letzten Zeit wurden ferroelektrische Speicherbauelemente, die ferroelektrische Schichten verwenden, als eine alternative Technik für bestimmte Speicheranwendungen untersucht. Ferroelektrische Speicherbauelemente werden allgemein in zwei Kategorien eingeteilt. Die erste Kategorie beinhaltet Bauelemente, die einen ferroelektrischen Kondensator verwenden, wie z. B. in der Patentschrift US 5.523.964 beschrieben. Die zweite Kategorie beinhaltet Bauelemente mit einem ferroelektrischen Feldemissionstransistor (FET), wie zum Beispiel in der Patentschrift US 5.198.994 beschrieben. Ferroelektrische Speicherbauelemente verwenden im Allgemeinen Polarisationsinversion und remanente Polarisationseigenschaften einer enthaltenen ferroelektrischen Schicht, um den Speicherbauelementen gewünschte Eigenschaften zu verleihen. Diese Bauelemente können Lese- und Schreibvorgänge mit höherer Geschwindigkeit und/oder einen geringeren Leistungsverbrauch als andere Typen von Speicherbauelementen bereitstellen.Recently, ferroelectric memory devices using ferroelectric layers have been studied as an alternative technique for certain memory applications. Ferroelectric memory devices are generally classified into two categories. The first category includes devices that use a ferroelectric capacitor, such as. B. in the patent US 5,523,964 described. The second category includes devices with a ferroelectric field emission transistor (FET), such as in the patent US 5,198,994 described. Ferroelectric memory devices generally use polarization inversion and remanent polarization characteristics of a contained ferroelectric layer to impart desired characteristics to the memory devices. These devices may provide higher speed reads and writes and / or lower power consumption than other types of memory devices.

Da Polarisationsinversion einer ferroelektrischen Schicht aus der Drehung eines Dipols resultiert, können ferroelektrische Speicherbauelemente eine Betriebsgeschwindigkeit von mehr als hundert Mal schneller als andere nicht-flüchtige Speicherbauelemente aufweisen, wie elektrisch löschbare programmierbare Festwertspeicherbauelemente (EEPROM-Bauelemente) oder Flash-Speicherbauelemente. Außerdem können ferroelektrische Speicherbauelemente mit optimiertem Design zu Schreibbetriebsgeschwindigkeiten führen, die im Bereich von mehre ren hundert Nanosekunden bis zu mehreren zehn Nanosekunden liegen. Derartige Hochgeschwindigkeitsvorgänge sind sogar vergleichbar mit der Betriebsgeschwindigkeit von dynamischen Speicherbauelementen mit wahlfreiem Zugriff (DRAM-Bauelementen). Bezüglich möglichen Leistungseinsparungen erfordern EEPROM- oder Flash-Speicherbauelemente typischerweise die Verwendung einer hohen Spannung von etwa 18 Volt (V) bis etwa 22 V für einen Schreibvorgang. Ferroelektrische Speicherbauelemente benötigen im Allgemeinen lediglich 2 V bis etwa 5 V für eine Polarisationsinversion. Demgemäß können sie so ausgelegt werden, dass sie mit einer einzigen Niederspannungsleistungsversorgung arbeiten.There Polarization inversion of a ferroelectric layer from the rotation of a dipole can ferroelectric memory devices an operating speed over a hundred times faster than other non-volatile memory devices have as electrically erasable programmable read only memory devices (EEPROM devices) or flash memory devices. In addition, ferroelectric memory devices With optimized design, write speeds can lead to in the range of several hundred nanoseconds up to several tens Nanoseconds lie. Such high-speed operations are even comparable to the operating speed of dynamic memory devices with random access (DRAM devices). Regarding possible power savings typically require EEPROM or flash memory devices the use of a high voltage of about 18 volts (V) to about 22 V for a write. Ferroelectric memory devices require in Generally only 2V to about 5V for polarization inversion. Accordingly, they can be designed to work with a single low voltage power supply work.

Ferroelektrische Speicherzellen speichern im Allgemeinen einen Logikzustand basierend auf einer elektrischen Polarisation eines ferroelektrischen Kondensators, wie vorstehend erwähnt. Der ferroelektrische Kondensator weist typischerweise ein dielektrisches Material auf, das ein ferroelektrisches Material beinhaltet, wie Bleizirkonattitanat (PZT). Wenn Spannungen an beide Elektroden (oder Platten) eines ferroelektrischen Kondensators angelegt werden, wird das ferroelektrische Material im Allgemeinen in die Richtung des resultierenden elektrischen Feldes polarisiert. Die Schaltschwelle zum Ändern des Polarisationszustands des ferroelektrischen Kondensators wird manchmal als Koerzitivspannung bezeichnet.ferroelectric Memory cells generally store a logic state on an electrical polarization of a ferroelectric capacitor, as mentioned above. The ferroelectric capacitor typically has a dielectric Material containing a ferroelectric material, such as Lead zirconate titanate (PZT). When voltages are applied to both electrodes (or Plates) of a ferroelectric capacitor is applied the ferroelectric material generally in the direction of resulting electric field polarized. The switching threshold to change the Polarization state of the ferroelectric capacitor sometimes becomes referred to as coercive voltage.

Ein ferroelektrischer Kondensator zeigt typischerweise eine Hysterese-Charakteristik. Strom fließt allgemein in einen ferroelektrischen Kondensator basierend auf seinem Polarisationszustand. Wenn eine Differenzspannung zwischen den Elektroden des ferroelektrischen Kondensators höher als die Koerzitivspannung ist, kann der Polarisationszustand des ferroelektrischen Kondensators basierend auf der Polarität einer an den ferroelektrischen Kondensator angelegten Spannung geändert werden. Der Polarisationszustand des Kondensators wird im Allgemeinen selbst nach einem Abschalten der Leistungsversorgung aufrechterhalten, womit ein ferroelektrisches Speicherbauelement mit einer nicht-flüchtigen Charakteristik versehen wird. Der ferroelektrische Kondensator kann in ungefähr 1 Nanosekunde zwischen Polarisationszuständen variieren. Somit kann ein Bauelement mit einer schnelleren Programmierzeit als nicht-flüchtige Speicherbauelemente, wie EPROMs und Flash-EEPROMs, bereitgestellt werden.One Ferroelectric capacitor typically exhibits a hysteresis characteristic. Electricity flows in general into a ferroelectric capacitor based on its polarization state. If a difference voltage between the electrodes of the ferroelectric Capacitor higher As the coercive voltage is, the polarization state of the ferroelectric capacitor based on the polarity of a be changed to the voltage applied to the ferroelectric capacitor. Of the Polarization state of the capacitor is generally self maintained after a shutdown of the power supply, with which a ferroelectric memory device with a non-volatile Characteristic is provided. The ferroelectric capacitor can in about 1 nanosecond between polarization states vary. Thus, can a device with a faster programming time than non-volatile memory devices, such as EPROMs and flash EEPROMs, to be provided.

1 stellt eine ferroelektrische Speicherzelle mit einem herkömmlichen Aufbau aus einem Transistor und einem Kondensator (1T/1C) dar. Es ist eine ferroelektrische Speicherzelle MC mit einem Schalttransistor Tr und einem ferroelektrischen Kondensator Cf bereitgestellt. Eine Stromelektrode des Schalttransistors Tr ist mit einer Bitleitung BL verbunden, und die andere desselben ist mit einer Plattenleitung PL verbunden. Wie in 1 dargestellt, ist eine Spannung Vp an die Plattenleitung PL angelegt. Eine Spannung Vf ist eine Teilungsspannung (oder eine Kopplungsspannung) zwischen beiden Elektroden des ferroelektrischen Kondensators Cf. Die Spannung Vf entspricht der Bitleitungsspannung. 1 FIG. 12 illustrates a ferroelectric memory cell having a conventional structure of a transistor and a capacitor (1T / 1C). There is provided a ferroelectric memory cell MC having a switching transistor Tr and a ferroelectric capacitor Cf. A current electrode of the switching transistor Tr is connected to a bit line BL, and the other thereof is connected to a plate line PL. As in 1 1, a voltage Vp is applied to the plate line PL. A voltage Vf is a dividing voltage (or a coupling voltage) between both electrodes of the ferroelectric capacitor Cf. The voltage Vf corresponds to the bit line voltage.

Lese- und Schreibvorgänge für ein derartiges ferroelektrisches Speicherbauelement können durch Anlegen eines Impulssignals an eine Plattenleitung PL ausgeführt werden, die mit dem ferroelektrischen Kondensator Cf verbunden ist. Da der ferroelektrische Kondensator im All gemeinen eine hohe Dielektrizitätskonstante aufweist, kann der ferroelektrische Kondensator Cf eine hohe Kapazität haben. Da eine große Anzahl von ferroelektrischen Kondensatoren gemeinsam mit einer Plattenleitung verbunden ist, kann des Weiteren ein Impulssignal, das an die Plattenleitung angelegt ist, eine große Verzögerungszeit (und/oder eine lange Anstiegszeit) aufweisen. Eine derartige große Verzögerungszeit kann die Betriebsgeschwindigkeit eines ferroelektrischen Speichers reduzieren, ein derartiges Resultat ist jedoch möglicherweise in Anbetracht des Aufbaus eines ferroelektrischen Speicherbauelements unvermeidbar. Um die Betriebsgeschwindigkeit des ferroelektrischen Speicherbauelements zu erhöhen, können statt einer Einstellung der Verzögerungszeit eines an die Plattenleitung angelegten Impulssignals andere Änderungen der Steuerlogik wünschenswert sein, wenn die Grenze der Verzögerungszeit erreicht ist.Read and write operations for such a ferroelectric memory device can be performed by applying a pulse signal to a plate line PL connected to the ferroelectric capacitor Cf. Since the ferroelectric capacitor generally has a high dielectric constant, the ferroelectric capacitor Cf can have a high capacitance. Further, since a large number of ferroelectric capacitors are commonly connected to a plate line, a pulse signal applied to the plate line may have a large delay time (and / or a long rise time) sen. Such a large delay time can reduce the operation speed of a ferroelectric memory, but such a result may be inevitable in view of the structure of a ferroelectric memory device. In order to increase the operating speed of the ferroelectric memory device, instead of adjusting the delay time of a pulse signal applied to the plate line, other changes in the control logic may be desirable when the limit of the delay time is reached.

Ferroelektrische Speicherelemente sind beispielsweise aus der DE 199 15 075 A1 , US 2002/0057590 A1 , US 6,288,961 B1 , DE 198 46 264 A1 und den Veröffentlichungen „FRAM Cell Design with High Immunity to Fatigue and Imprint for 0,5 μm 3 V 1T1 C 1 Mbit FRAM", Sumio Tanaka et. al.; in IEEE Transactions an Electron Devices, VOL. 47, NO. 4, April 2000, und „A Survey of Circuit Innovations in Ferroelectric Random-Acess Memories", Ali Sheikholeslami, in Proceedings of IEEE, Vol. 88, NO. 5, Mai 2000 bekannt.Ferroelectric storage elements are for example from the DE 199 15 075 A1 . US 2002/0057590 A1 . US 6,288,961 B1 . DE 198 46 264 A1 and the publications "FRAM Cell Design with High Immunity to Fatigue and Imprint for 0.5 μm 3 V 1T1 C 1 Mbit FRAM", Sumio Tanaka et al., in IEEE Transactions on Electron Devices, VOL 47, NO 4, April 2000, and "A Survey of Circuit Innovations in Ferroelectric Random-Access Memories," Ali Sheikholeslami, in Proceedings of IEEE, Vol. 88, NO. 5, May 2000.

Dabei ist insbesondere aus der US 6,288,961 B1 ein ferroelektrisches Speicherbauelement mit einer ferroelektrischen Speicherzelle, die mit einer Wortleitung, einer Plattenleitung und einer Bitleitung gekoppelt ist, bekannt, wobei zum Verhindern von Fehlern bei einem Lesevorgang parasitäre Kapazitäten einer ersten und einer zweiten Bitleitung ausgeglichen werden bevor ein Abtasten durch einen Abtastverstärker erfolgt. Bei einem anderen Verfahren gemäß US 6,288,961 B1 wird in einem Lesevorgang eine ausgewählte Wortleitung kurzfristig deaktiviert bevor ein Abtasten durch den Abtastverstärker erfolgt.It is in particular from the US 6,288,961 B1 a ferroelectric memory device having a ferroelectric memory cell coupled to a word line, a plate line and a bit line, wherein to prevent errors in a read operation, parasitic capacitances of a first and a second bit line are balanced before being sampled by a sense amplifier. In another method according to US 6,288,961 B1 For example, in a read operation, a selected word line is temporarily disabled before sampling by the sense amplifier.

Der Erfindung liegt als technisches Problem die Bereitstellung eines ferroelektrischen Speicherbauelements zugrunde, welche die obigen Schwierigkeiten herkömmlicher Speicherbauelemente wenigstens teilweise überwinden und eine vergleichsweise hohe Betriebsgeschwindigkeit ermöglichen.Of the Invention is the technical problem of providing a ferroelectric memory device which the above Difficulties of conventional At least partially overcome memory components and a comparatively allow high operating speed.

Die Erfindung löst dieses Problem durch die Bereitstellung eines ferroelektrischen Speicherbauelements mit den Merkmalen des Anspruchs 1.The Invention solves this problem by providing a ferroelectric Memory device with the features of claim 1.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.advantageous Further developments of the invention are specified in the subclaims.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung und das zu deren besserem Verständnis vorstehend erläuterte herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:Advantageous, Embodiments described below of the invention and the conventional one explained above for their better understanding embodiment are shown in the drawings, in which:

1 ein Schaltbild einer herkömmlichen ferroelektrischen Speicherzelle, 1 a circuit diagram of a conventional ferroelectric memory cell,

2 eine graphische Darstellung, die eine Hysterese-Charakteristik eines ferroelektrischen Materials, das zwischen Elektroden eines ferroelektrischen Kondensators einer ferroelektrischen Speicherzelle eingefügt ist, gemäß Ausführungsformen der Erfindung darstellt, 2 12 is a graph showing a hysteresis characteristic of a ferroelectric material interposed between electrodes of a ferroelectric capacitor of a ferroelectric memory cell according to embodiments of the invention;

3A ein Zeitablaufdiagramm, das einen Lesevorgang eines herkömmlichen ferroelektrischen Speicherbauelements darstellt, 3A FIG. 5 is a timing chart illustrating a read operation of a conventional ferroelectric memory device; FIG.

3B ein Zeitablaufdiagramm, das einen Schreibvorgang eines herkömmlichen ferroelektrischen Speicherbauelements darstellt, 3B FIG. 5 is a timing chart illustrating a writing operation of a conventional ferroelectric memory device; FIG.

4 ein Blockschaltbild, das ein erfindungsgemäßes ferroelektrisches Speicherbauelement darstellt, 4 a block diagram illustrating a ferroelectric memory device according to the invention,

5 ein Schaltbild, das einen Teil eines Steuerlogikschaltkreises von 4 darstellt, 5 a circuit diagram that is part of a control logic circuit of 4 represents,

6A ein Zeitablaufdiagramm, das einen Schreibvorgang eines erfindungsgemäßen ferroelektrischen Speicherbauelements darstellt, und 6A a timing diagram illustrating a write operation of a ferroelectric memory device according to the invention, and

6B ein Zeitablaufdiagramm, das einen Lesevorgang eines erfindungsgemäßen ferroelektrischen Speicherbauelements darstellt. 6B a timing diagram illustrating a read operation of a ferroelectric memory device according to the invention.

Die Erfindung wird nunmehr im Folgenden unter Bezugnahme auf die begleitenden Zeichnungen vollständiger beschrieben, in denen typische Ausführungsformen der Erfindung gezeigt sind. Es versteht sich, dass wenn ein Element, wie ein Bauelement oder eine Schaltkreiskomponente, als mit einem anderen Bauelement gekoppelt oder verbunden bezeichnet ist, es mit dem anderen Bauelement direkt gekoppelt sein kann oder auch zwischenliegende Bauelemente vorhanden sein können. Im Gegensatz dazu sind keine zwischenliegenden Bauelemente vorhanden, wenn ein Bauelement als direkt mit einem anderen Bauelement gekoppelt oder verbunden bezeichnet ist. Wenngleich hierin verwendete Zeitablaufdiagramme im Allgemeinen ansteigende Flanken und einen hohen Pegel mit Aktivierung und abfallende Flanken und ein niedriger Pegel mit Deaktivierung verknüpfen, versteht es sich des Weiteren, dass Ausführungsformen, die den entgegengesetzten Logikzustand verwenden, ebenso in den Umfang der Erfindung fallen. Außerdem beinhaltet die Erfindung zu jeder hierin beschriebenen und dargestellten Ausführungsform ebenso eine Ausführungsform mit komplementärem Leitfähigkeitstyp.The Invention will now be described below with reference to the accompanying Drawings more complete described in which typical embodiments of the invention are shown. It is understood that if an element, as a component or a circuit component, as with another device is coupled or connected, it with the other component can be directly coupled or even intermediate components can be present. In contrast, there are no intermediate components, when a device is coupled as directly to another device or connected. Although timing diagrams used herein generally rising edges and high level with activation and linking falling edges and a low level to deactivation Furthermore, that embodiments, which use the opposite logic state, as well in the Scope of the invention fall. Furthermore includes the invention for each described and illustrated herein embodiment as an embodiment with complementary Conductivity type.

Nunmehr werden integrierte Schaltkreisbauelemente zur Bildung derartiger Bauelemente gemäß Ausführungsformen der Erfindung unter Bezugnahme auf die 2 bis 6B beschrieben. Um das Verständnis der Offenbarung zu vereinfachen, werden verschiedene Ausführungsformen der Erfindung unter Bezugnahme auf ein Speicherbauelement beschrieben, spezieller auf ein Speicherbauelement mit wahlfreiem Zugriff. Die Erfindung kann jedoch auch auf andere Bauelemente anstelle von Speicherbauelementen angewendet werden.Now, integrated circuit devices for forming such devices according to embodiments of the invention will be referred to me on the 2 to 6B described. To facilitate understanding of the disclosure, various embodiments of the invention will be described with reference to a memory device, more particularly to a random access memory device. However, the invention may be applied to other devices instead of memory devices.

2 ist eine graphische Darstellung, die eine Hysterese-Schaltschleife eines ferroelektrischen Kondensators veranschaulicht. In 2 zeigt die Abszisse die Potentialdifferenz (V) zwischen den Elektroden des ferroelektrischen Kondensators an (d. h. die Spannung zwischen den Elektroden). Die Ordinate zeigt die Ladungsmenge an, die auf einer Oberfläche des ferroelektrischen Kondensators aufgrund spontaner Polarisation induziert wird, das heißt den Grad an Polarisation (P) (μC/cm²). Der mit C markierte Punkt entspricht dem ersten Polarisationszustand P1, und der mit A markierte Punkt entspricht dem zweiten Polarisationszustand P2. Der erste Polarisationszustand P1 entspricht einem ersten Datenzustand, der als ein in dem ferroelektrischen Kondensator Cf gespeicherter Datenwert mit hohem Pegel (H-Pegel) gezeigt ist. Der zweite Polarisationszustand P2 entspricht einem zweiten Datenzustand, der als ein in dem ferroelektrischen Kondensator Cf gespeicherter Datenwert mit niedrigem Pegel (L-Pegel) gezeigt ist. 2 Fig. 12 is a graph illustrating a hysteresis switching loop of a ferroelectric capacitor. In 2 the abscissa indicates the potential difference (V) between the electrodes of the ferroelectric capacitor (ie, the voltage between the electrodes). The ordinate indicates the amount of charge induced on a surface of the ferroelectric capacitor due to spontaneous polarization, that is, the degree of polarization (P) (μC / cm ² ). The point marked C corresponds to the first polarization state P1, and the point marked A corresponds to the second polarization state P2. The first polarization state P1 corresponds to a first data state shown as a high level (H level) data stored in the ferroelectric capacitor Cf. The second polarization state P2 corresponds to a second data state, which is shown as a low level (L level) data stored in the ferroelectric capacitor Cf.

Um einen Polarisationszustand des ferroelektrischen Kondensators Cf zu detektieren, nimmt eine Teilungsspannung Vf, die zwischen den Elektroden des ferroelektrischen Kondensators Cf erzeugt wird, einen Spannungspegel V1, wenn der ferroelektrische Kondensator Cf den ersten Polarisationszustand P1 aufweist, und einen Spannungspegel V2 an, wenn der ferroelektrische Kondensator Cf den zweiten Polarisationszustand P2 aufweist. Unter der Annahme, dass die Kapazität eines Lastkondensators Cbl (1) die Steigung einer Linie L1 aufweist, kann die Teilungsspannung Vf basierend auf der Kapazität des Lastkondensators Cbl variiert werden. Durch Vergleichen der Teilungsspannung Vf mit einer vorgegebenen Referenzspannung ist es möglich, einen Polarisationszustand des ferroelektrischen Kondensators Cf zu detektieren. Mit anderen Worten ist es möglich zu detektieren, ob der ferroelektrische Kondensator Cf den ersten Polarisationszustand P1 oder den zweiten Polarisationszustand P2 aufweist.In order to detect a polarization state of the ferroelectric capacitor Cf, a dividing voltage Vf generated between the electrodes of the ferroelectric capacitor Cf assumes a voltage level V1 when the ferroelectric capacitor Cf has the first polarization state P1 and a voltage level V2 when the ferroelectric capacitor Cf Capacitor Cf has the second polarization state P2. Assuming that the capacitance of a load capacitor Cbl ( 1 ) has the slope of a line L1, the division voltage Vf may be varied based on the capacitance of the load capacitor Cbl. By comparing the division voltage Vf with a predetermined reference voltage, it is possible to detect a polarization state of the ferroelectric capacitor Cf. In other words, it is possible to detect whether the ferroelectric capacitor Cf has the first polarization state P1 or the second polarization state P2.

3A ist ein Zeitablaufdiagramm, das einen Lesevorgang eines herkömmlichen ferroelektrischen Speicherbauelements darstellt. Wie in einer Zeitperiode T0 gezeigt, wird nach Beginn eines Lesevorgangs eine ausgewählte Wortleitung WL aktiviert, basierend auf der Decodierung einer extern angelegten Adresse, um die Schalttransistoren Tr (1) von Speicherzellen einzuschalten, die mit der aktivierten Wortleitung verbunden sind. Am Ende der TO-Periode wird nach der Aktivierung der Wortleitung WL eine Bitleitung BL, die mit jeder der ferroelektrischen Speicherzellen MC verbunden ist, geerdet, und dann wird das Bitleitungspaar BL/BLR in einen floatenden, d. h. potentialschwebenden, Zustand versetzt. Daten, die in den ferroelektrischen Speicherzellen MC der aktivierten Wortleitung gespeichert sind, werden dann während der Zeitperiode T1 auf entsprechende Bitleitungen BL/BLR übertragen. Spezieller wird, wie in 3A gezeigt, ein Impulssignal mit einem Pegel von Vcc an die Plattenleitung PL angelegt, d. h. an eine Elektrode von jedem der ferroelektrischen Kondensatoren Cf, die mit der Plattenleitung PL gekoppelt sind. Als Folge wird die Teilungsspannung (oder eine Kopplungsspannung) Vf zwischen den Elektroden von jedem der ferroelektrischen Kondensatoren Cf erzeugt. Die Teilungsspannung Vf kann dann gelesen werden, wie anschließend weiter beschrieben wird. 3A FIG. 10 is a timing chart illustrating a read operation of a conventional ferroelectric memory device. FIG. As shown in a time period T0, after a start of a read operation, a selected word line WL is activated based on the decoding of an externally applied address to cause the switching transistors Tr (FIG. 1 ) of memory cells connected to the activated word line. At the end of the TO period, after the word line WL is activated, a bit line BL connected to each of the ferroelectric memory cells MC is grounded, and then the bit line pair BL / BLR is put into a floating, ie floating state. Data stored in the activated word line ferroelectric memory cells MC are then transferred to corresponding bit lines BL / BLR during the time period T1. More special, as in 3A 1, a pulse signal having a level of Vcc is applied to the plate line PL, that is, to one electrode of each of the ferroelectric capacitors Cf coupled to the plate line PL. As a result, the division voltage (or a coupling voltage) Vf is generated between the electrodes of each of the ferroelectric capacitors Cf. The division voltage Vf can then be read, as will be described further below.

Wenn ein Datenwert "1" (oder H) in einem ferroelektrischen Kondensator Cf gespeichert wird (d. h. wenn der ferroelektrische Kondensator Cf den ersten Polarisationszustand P1 aufweist), nimmt die Spannung Vf einen Spannungspegel V1 an. Demgemäß wechselt der Polarisationszustand des ferroelektrischen Kondensators Cf, der den Datenwert "1" speichert, von dem Punkt C zu dem Punkt C1 in 2. Wenn ein Datenwert "0" (oder L) in dem ferroelektrischen Kondensator Cf gespeichert wird (d. h. wenn der ferroelektrische Kondensator Cf den zweiten Polarisationszustand P2 aufweist), nimmt die Spannung Vf einen Spannungspegel V2 an. Demgemäß wechselt der Polarisationszustand des ferroelektrischen Kondensators Cf, der den Datenwert "0" speichert, vom Punkt A zum Punkt D1. Es wird eine Teilungsspannung Vf, die von dem gespeicherten Datenwert abhängig ist, basierend auf dem resultierenden Spannungsdatenwert gemessen, der auf einer entsprechenden Bitleitung (oder über ein entsprechendes Bitleitungspaar hinweg) induziert wird.When a data "1" (or H) is stored in a ferroelectric capacitor Cf (ie, when the ferroelectric capacitor Cf has the first polarization state P1), the voltage Vf assumes a voltage level V1. Accordingly, the polarization state of the ferroelectric capacitor Cf storing the data "1" changes from the point C to the point C1 in FIG 2 , When a data "0" (or L) is stored in the ferroelectric capacitor Cf (ie, when the ferroelectric capacitor Cf has the second polarization state P2), the voltage Vf assumes a voltage level V2. Accordingly, the polarization state of the ferroelectric capacitor Cf storing the data "0" changes from the point A to the point D1. A division voltage Vf, which depends on the stored data, is measured based on the resulting voltage data induced on a corresponding bit line (or across a corresponding bit line pair).

Während einer Zeitperiode T2 wird die auf jeder Bitleitung BL (oder Bitleitungspaar BL/BLR) induzierte Teilungsspannung Vf (in 2 V1 oder V2) über einen Vergleichsvorgang zum Beispiel mit einer Referenzspannung entweder auf eine Massespannung oder eine Betriebsspannung (wie eine Leistungsversorgungsspannung) verstärkt. Wenn ein Abtastverstärkungsvorgang ausgeführt wird (SAP/SAN aktiviert wird) und ein Spaltenauswahlsignal YSW aktiviert wird, werden Daten auf einer ausgewählten Bitleitung BL (ausgewählten Bitleitungen BL/BLR) zum Beispiel über einen Spaltendurchlassgatterschaltkreis zu einer Datenleitung SDL (Datenleitungen SDL/SDLb) übertragen.During a time period T2, the division voltage Vf (in .sigma.) Induced on each bit line BL (or bit line pair BL / BLR) is detected 2 V1 or V2) is amplified via a comparison process with, for example, a reference voltage to either a ground voltage or an operating voltage (such as a power supply voltage). When a sense amplification operation is performed (SAP / SAN is activated) and a column select signal YSW is asserted, data on a selected bit line BL (selected bit lines BL / BLR) is transferred to a data line SDL (data lines SDL / SDLb) via a column pass gate circuit, for example.

Ein ferroelektrischer Kondensator Cf, der ursprünglich einen Datenwert "0" speichert, weist im Allgemeinen einen durch einen Punkt D1 in 2 gezeigten Polarisationszustand auf, der als Folge eines Lesevorgangs, der in der T1-Periode ausgeführt wird, geringer als am Punkt D ist. Ein Abtastverstärkungsvorgang wird in der Periode T2 ausgeführt, in welcher der Polarisationszustand eines ferroelektrischen Kondensators Cf detektiert wird. In einer Zeitperiode T3 wird das Plattenleitungssignal PL deaktiviert (was als Übergang von einem hohen Pegel auf einen niedrigen Pegel gezeigt ist). Mit anderen Worten wird eine Massespannung anstelle einer Leistungsversorgungsspannung an die Plattenleitung PL angelegt. Als Folge dieser Vorspannungsbedingung wird ein Datenwiederherstellungsvorgang für ferroelektrische Kondensatoren Cf bereitgestellt, die einen Datenwert "1" speichern. Lesevorgänge werden mit einem Initialisierungsvorgang in der Zeitperiode T4 beendet.A ferroelectric capacitor Cf, which originally stores a data value "0", is shown in FIG General one by a point D1 in 2 shown polarization state, which is lower than at the point D as a result of a read operation, which is carried out in the T1 period. A sense amplification process is performed in the period T2 in which the polarization state of a ferroelectric capacitor Cf is detected. In a time period T3, the plate line signal PL is deactivated (which is shown as a transition from a high level to a low level). In other words, a ground voltage is applied to the plate line PL instead of a power supply voltage. As a result of this bias condition, a data recovery operation is provided for ferroelectric capacitors Cf storing a data "1". Reads are terminated with an initialization operation in the time period T4.

3B ist ein Zeitablaufdiagramm, das einen Schreibvorgang für ein herkömmliches ferroelektrisches Speicherbauelement darstellt. Nach Beginn eines Schreibvorgangs wird in einer Zeitperiode T0 eine ausgewählte Wortleitung WL aktiviert, basierend auf der Decodierung einer extern angelegten Adresse, um Schalttransistoren Tr von ferroelektrischen Speicherzellen MC einzuschalten, die mit der aktivierten Wortleitung verbunden sind. Außerdem werden während der Zeitperiode T0 Daten, die auf eine oder mehrere ferroelektrische Speicherzellen zu schreiben sind, über einen Decodierprozess auf eine oder mehrere Datenleitungen geladen. Die Bitleitung BL (oder das Bitleitungspaar BL/BLR), die mit jedem der ferroelektrischen Speicherzellen MC verbunden ist, wird geerdet und dann in einen floatenden Zustand versetzt. Während einer Zeitperiode T1 werden in Reaktion auf ein Impulssignal mit einem Pegel Vcc, das an die Plattenleitung PL angelegt wird, Daten, die in ferroelektrischen Speicherzellen MC der aktivierten Wortleitung WL gespeichert sind, auf entsprechende Bitleitungen übertragen. 3B FIG. 10 is a timing chart illustrating a write operation for a conventional ferroelectric memory device. FIG. After starting a write operation, in a time period T0, a selected word line WL is activated based on the decoding of an externally applied address to turn on switching transistors Tr of ferroelectric memory cells MC connected to the activated word line. In addition, during the time period T0, data to be written to one or more ferroelectric memory cells is loaded onto one or more data lines via a decoding process. The bit line BL (or the bit line pair BL / BLR) connected to each of the ferroelectric memory cells MC is grounded and then put into a floating state. During a time period T1, in response to a pulse signal having a level Vcc applied to the plate line PL, data stored in ferroelectric memory cells MC of the activated word line WL are transferred to corresponding bit lines.

Während einer Zeitperiode T2 wird ein Abtastverstärkungsvorgang durchgeführt (SAP/SAN aktiviert), und ein Spaltenauswahlsignal YSW wird aktiviert. Als Folge können externe Daten auf einer Datenleitung SDL (Datenleitungen SDl/SDLb) zu der (den) ausgewählten Bitleitung BL (Bitleitungen BL/BLR) übertragen werden. Somit wird die Spannung auf der ausgewählten Bitleitung oder den Bitleitungspaaren in Reaktion auf Daten auf der bzw. den Datenleitungen SDL (SDL/SDLb) variiert. Wenn zum Beispiel eine Bitleitung BL auf einer Massespannung liegt und eine Datenleitung SDL auf einem Leistungsversorgungsspannungspegel liegt, wird die Spannung der Bitleitung BL von der Massespannung auf die Leistungsversorgungsspannung verändert. Wenn die Bitleitung BL und die Datenleitung SDL beide auf der Massespannung oder der Leistungsversorgungsspannung liegen, wird die Spannung der Bitleitung BL auf einem unveränderten Logikpegel gehalten. Da die Plattenleitung PL in der T2-Periode auf den Leistungsversorgungsspannungs pegel aktiviert wird, kann ein Datenwert "0" in einer oder mehreren Speicherzellen gespeichert werden. Ein ferroelektrischer Kondensator Cf, der einen Datenwert "0" speichert, weist einen Polarisationszustand des Punktes D in 2 auf.During a time period T2, a sense amplification operation is performed (SAP / SAN asserted), and a column select signal YSW is activated. As a result, external data on a data line SDL (data lines SD1 / SDLb) can be transmitted to the selected bit line BL (bit lines BL / BLR). Thus, the voltage on the selected bit line or bit line pairs is varied in response to data on the SDL (SDL / SDLb) data lines. For example, when a bit line BL is at a ground voltage and a data line SDL is at a power supply voltage level, the voltage of the bit line BL is changed from the ground voltage to the power supply voltage. When the bit line BL and the data line SDL are both at the ground voltage or the power supply voltage, the voltage of the bit line BL is maintained at an unchanged logic level. Since the plate line PL is activated to the power supply voltage level in the T2 period, a data "0" can be stored in one or more memory cells. A ferroelectric capacitor Cf storing a data "0" has a polarization state of the point D in 2 on.

In einer Zeitperiode T3 geht das Plattenleitungssignal PL von einem hohen Pegel auf einen niedrigen Pegel über (wird deaktiviert). Somit wird eine Massespannung anstelle einer Leistungsversorgungsspannung an die Plattenleitung PL angelegt. Unter dieser Vorspannungsbedingung kann ein Datenwiedergewinnungsvorgang bezüglich eines ferroelektrischen Kondensators ausgeführt werden, der einen Datenwert "1" speichert, während der externe Datenwert "1" in einer oder mehreren Speicherzellen gespeichert wird. In einer Periode T4 wird ein Initialisierungsvorgang durchgeführt, um den Schreibvorgang zu beenden.In a time period T3, the plate line signal PL goes from one high level to a low level (is deactivated). Consequently becomes a ground voltage instead of a power supply voltage applied to the plate line PL. Under this bias condition may be a data retrieval operation with respect to a ferroelectric Condenser executed which stores a data value of "1" during the external data value "1" in one or more Memory cells is stored. In a period T4, an initialization process carried out, to end the writing process.

Wie vorstehend beschrieben, werden herkömmliche Lese- beziehungsweise Schreibvorgänge im Allgemeinen über fünf Zeitperioden T0 bis T4 hinweg ausgeführt, wobei in der Periode T0 eine Adresse decodiert wird, in der Periode T1 Zellendaten zu einer Bitleitung übertragen werden, in der Periode T2 ein Datenwert "0" geschrieben oder gespeichert wird, in der Periode T3 ein Datenwert "1" geschrieben oder gespeichert wird und in der Periode T4 ein Initialisierungsvorgang ausgeführt wird.As described above, are conventional reading or Write operations in the Generally about five time periods Executed T0 to T4 away, wherein in the period T0, an address is decoded in the period T1 cell data is transmitted to a bit line in the period T2 written a data value "0" or is stored, in the period T3 a data value "1" is written or stored and in the period T4 an initialization process is executed.

4 ist ein Blockschaltbild eines ferroelektrischen Speicherbauelements 100 gemäß Ausführungsformen der Erfindung. Wie in 4 gezeigt, beinhaltet das ferroelektrische Speicherbauelement 100 ein Speicherzellenfeld 110, das eine Mehrzahl von ferroelektrischen Speicherzellen MC beinhaltet, die in einer Matrix von Zeilen und Spalten angeordnet sind. Jede Zeile ist durch eine Wortleitung WL und eine Plattenleitung PL definiert. Alternativ können andere Anordnungen vorgesehen sein, in denen zum Beispiel jede Zeile derart gebildet ist, dass sich zwei Wortleitungen eine Plattenleitung teilen. Jede Spalte ist so dargestellt, dass sie von einem Paar von Bitleitungen BL und BLR gebildet ist. Zwecks leichteren Verständnisses der Erfindung ist in 4 lediglich eine ferroelektrische Speicherzelle MC dargestellt, und die dargestellte ferroelektrische Speicherzelle MC beinhaltet einen Schalttransistor Tr und einen ferroelektrischen Kondensator Cf. Eine Stromelektrode des Schalttransistors Tr ist mit der Bitleitung BL verbunden, und die andere ist mit einer Elektrode des ferroelektrischen Kondensators Cf verbunden. Eine Gateelektrode des Schalttransistors Tr ist mit der Wortleitung WL verbunden. Die andere Elektrode des ferroelektrischen Kondensators Cf ist mit der Plattenleitung PL verbunden. 4 FIG. 10 is a block diagram of a ferroelectric memory device. FIG 100 according to embodiments of the invention. As in 4 shown includes the ferroelectric memory device 100 a memory cell array 110 comprising a plurality of ferroelectric memory cells MC arranged in a matrix of rows and columns. Each line is defined by a word line WL and a plate line PL. Alternatively, other arrangements may be provided in which, for example, each row is formed such that two word lines share a plate line. Each column is illustrated as being formed by a pair of bit lines BL and BLR. For easier understanding of the invention is in 4 only a ferroelectric memory cell MC is shown, and the illustrated ferroelectric memory cell MC includes a switching transistor Tr and a ferroelectric capacitor Cf. A current electrode of the switching transistor Tr is connected to the bit line BL, and the other is connected to an electrode of the ferroelectric capacitor Cf. A gate electrode of the switching transistor Tr is connected to the word line WL. The other electrode of the ferroelectric capacitor Cf is connected to the plate line PL.

Außerdem ist in dem Bauelement 100 von 4 ein Abtastverstärker AMP gezeigt, der zwischen die Bitleitungen BL und BLR eingeschleift ist und eine Spannungsdifferenz zwischen den Bitleitungen BL und BLR jedes Paars in Reaktion auf Steuersignale SAN und SAP abtastet und verstärkt. Ein Chipfreigabepuffer 120 empfängt ein externes Chipfreigabesignal XCEb, um ein internes Chipfreigabesignal ICE zu erzeugen. Das interne Chipfreigabesignal ICE wird deaktiviert, wenn das Steuersignal SAP deaktiviert wird (z. B. in Reaktion auf einen Übergang des Steuersignals SAP von hohem Pegel auf niedrigen Pegel). Ein Zeilenadressenpuffer 130 empfängt eine Zeilenadresseninformation in Reaktion auf das interne Chipfreigabesignal ICE. Ein Zeilendecoder- und Plattenleitungstreiberblock 140 wählt eine der Zeilen in Reaktion auf eine Zeilenadresse RA von dem Zeilenadressenpuffer 130 aus und treibt eine Wortleitung der ausgewählten Zeile mit einer Wortleitungsspannung VPP. Ein Spaltenadressenpuffer 150 empfängt eine Spaltenadresseninformation in Reaktion auf das interne Chipfreigabesignal ICE. Ein Spaltendecoder 160 decodiert eine Spaltenadresse CA von dem Spaltenadressenpuffer 150 in Reaktion auf ein Steuersignal CDENb und aktiviert ein Spaltenauswahlsignal YSW basierend auf dem Decodierungsresultat.It is also in the device 100 from 4 a sense amplifier AMP which is connected between the bit lines BL and BLR and samples and amplifies a voltage difference between the bit lines BL and BLR of each pair in response to control signals SAN and SAP. A chip enable buffer 120 receives an external chip enable signal XCEb to generate an internal chip enable signal ICE. The internal chip enable signal ICE is deactivated when the control signal SAP is deactivated (eg in response to a transition of the control signal SAP from high level to low level). A row address buffer 130 receives a row address information in response to the internal chip enable signal ICE. A row decoder and plate line driver block 140 selects one of the rows in response to a row address RA from the row address buffer 130 and drives a word line of the selected row with a word line voltage VPP. A column address buffer 150 receives column address information in response to the internal chip enable signal ICE. A column decoder 160 decodes a column address CA from the column address buffer 150 in response to a control signal CDENb and activates a column selection signal YSW based on the decoding result.

Wie in 4 dargestellt, wählt ein Spaltendurchlassgatterschaltkreis 170 eine oder mehrere spezielle Spalten in Reaktion auf das Spaltenauswahlsignal YSW von dem Spaltendecoder 160 aus. Die ausgewählten Spalten werden über den Spaltendurchlassgatterschaltkreis 170 mit einem Datenbus DB verbunden. Wie vorstehend beschrieben, ist jede Spalte in den Ausführungsformen von 4 aus einem Paar von Bitleitungen gebildet, und der Datenbus DB ist aus Datenleitungspaaren gebildet. Ein Paar von Bitleitungen BL und BLR wird zum Beispiel über den Spaltendurchlassgatterschaltkreis 170 mit einem entsprechenden Paar von Datenleitungen SDL und SDLb elektrisch verbunden. Für einen Lesevorgang werden Auslesedaten auf dem Datenbus DB über einen Lesetreiber 180, einen Datenausgabepuffer 190 und einen Eingangs-/Ausgangstreiber 200 nach extern ausgegeben. Für einen Schreibvorgang werden extern angelegte Daten über den Eingangs-/Ausgangstreiber 200, einen Dateneingabepuffer 210 und einen Schreibtreiber 220 auf den Datenbus DB übertragen. Die Treiber 180 und 220 sowie die Puffer 190 und 210 können durch eine Steuerlogik 230 basierend auf einer Lese- und einer Schreibvorgangssequenz selektiv gesteuert werden.As in 4 2, a column pass gate circuit selects 170 one or more special columns in response to the column select signal YSW from the column decoder 160 out. The selected columns are passed through the column pass gate circuit 170 connected to a data bus DB. As described above, each column in the embodiments of FIG 4 is formed of a pair of bit lines, and the data bus DB is formed of data line pairs. For example, a pair of bit lines BL and BLR are passed through the column pass gate circuit 170 electrically connected to a corresponding pair of data lines SDL and SDLb. For a read operation, read data is read on the data bus DB via a read driver 180 , a data output buffer 190 and an input / output driver 200 issued externally. For a write operation, externally applied data is input through the input / output driver 200 , a data entry buffer 210 and a write driver 220 transferred to the data bus DB. The drivers 180 and 220 as well as the buffers 190 and 210 can through a control logic 230 be selectively controlled based on a read and a write sequence.

Die Steuerlogik 230 kann in Reaktion auf das interne Chipfreigabesignal ICE, ein Schreibfreigabesignal WEb von einem Puffer 240 und ein Ausgabefreigabesignal OEb von einem Puffer 250 arbeiten. Wie in 4 gezeigt, beinhaltet die Steuerlogik 230 eine Verzögerungskette 231 für eine sequentielle Erzeugung von Steuersignalen PPL, SAN und SAP sowie einen Signalgenerator 232 zur Erzeugung des Steuersignals CDENb, das zur Steuerung des Spaltendecoders 160 verwendet wird. Spezieller erzeugt die Verzögerungskette 231 der Steuerlogik 230 sequentiell die Steuersignale PPL, SAP und SAN in Reaktion auf die Aktivierung des internen Chipfreigabesignals ICE. Der Signalgenerator 232 erzeugt das Steuersignal CDENb in Reaktion auf das interne Chipfreigabesignal ICE, das Steuersignal SAP und das Schreibfreigabesignal WEb. Das Steuersignal PPL wird zum Zeilendecoder- und Plattenlei tungstreiberblock 140 übertragen, der eine Plattenleitung PL der ausgewählten Zeile mit einer vorgegebenen Spannung in Reaktion auf das Steuersignal PPL treibt. Die Steuersignale SAP und SAN werden dem Abtastverstärker AMP zugeführt, der in Reaktion auf die Steuersignale SAN und SAP arbeitet. Das Steuersignal CDENb wird dem Spaltendecoder 160 zugeführt, der in Reaktion auf das Steuersignal CDENb arbeitet.The control logic 230 For example, in response to the internal chip enable signal ICE, a write enable signal WEb may be supplied from a buffer 240 and an output enable signal OEb from a buffer 250 work. As in 4 shown contains the control logic 230 a delay chain 231 for a sequential generation of control signals PPL, SAN and SAP as well as a signal generator 232 for generating the control signal CDENb, which is used to control the column decoder 160 is used. More specifically, the delay chain generates 231 the control logic 230 sequentially the control signals PPL, SAP and SAN in response to the activation of the internal chip enable signal ICE. The signal generator 232 generates the control signal CDENb in response to the internal chip enable signal ICE, the control signal SAP and the write enable signal WEb. The control signal PPL becomes the row decoder and plate line driver block 140 which drives a plate line PL of the selected row at a predetermined voltage in response to the control signal PPL. The control signals SAP and SAN are supplied to the sense amplifier AMP, which operates in response to the control signals SAN and SAP. The control signal CDENb becomes the column decoder 160 supplied, which operates in response to the control signal CDENb.

5 stellt Ausführungsformen des Signalgenerators 232 in der in 4 dargestellten Steuerlogik 230 gemäß einigen Ausführungsformen der Erfindung dar. Wie in 5 dargestellt, arbeitet der Signalgenerator 232 in Reaktion auf die Steuersignale ICE, SAP und WEb und beinhaltet NAND-Gatter G10, G12 und G14, einen Inverter INV10 und Kurzimpulsgeneratoren 233 und 234. Der Signalgenerator 232 arbeitet in Reaktion auf die Aktivierung des internen Chipfreigabesignals ICE. Für die dargestellte Ausführungsform eines Signalgenerators 232 werden Aktivierungs- und Deaktivierungszeitabläufe des Steuersignals CDENb für Lese- und Schreibvorgänge unterschiedlich gesteuert. Während eines Schreibvorgangs kann das Steuersignal CDENb synchron mit der Akti vierung des WEb-Signals aktiviert werden und kann synchron mit der Deaktivierung des SAP-Signals deaktiviert werden. Während eines Lesevorgangs kann das Steuersignal CDENb synchron mit der Aktivierung und Deaktivierung des SAP-Signals ungeachtet des WEb-Signals aktiviert beziehungsweise deaktiviert werden. 5 provides embodiments of the signal generator 232 in the in 4 illustrated control logic 230 according to some embodiments of the invention 5 shown, the signal generator works 232 in response to the control signals ICE, SAP and WEb and includes NAND gates G10, G12 and G14, an inverter INV10 and short pulse generators 233 and 234 , The signal generator 232 operates in response to the activation of the internal chip enable signal ICE. For the illustrated embodiment of a signal generator 232 Activation and deactivation timings of the control signal CDENb are differently controlled for read and write operations. During a write operation, the control signal CDENb can be activated in synchronism with the activation of the WEb signal and can be deactivated in synchronism with the deactivation of the SAP signal. During a read operation, the control signal CDENb may be activated or deactivated in synchronism with the activation and deactivation of the SAP signal, regardless of the WEb signal.

Wenn das Schreibfreigabesignal WEb beispielsweise von einem hohen Pegel zu einem niedrigen Pegel übergeht und sich das Steuersignal SAP auf einem niedrigen Pegel befindet, geht ein Ausgangssignal des NAND-Gatters G10 von dem niedrigen Pegel zu dem hohen Pegel über. Der Kurzimpulssignalschaltkreis 233 erzeugt ein Kurzimpulssignal SP1 in Reaktion auf einen Übergang des Ausgangssignals des NAND-Gatters G10 von niedrigem zu hohem Pegel. Dies gibt das Steuersignal CDENb für einen Übergang von dem hohen Pegel zu dem niedrigen Pegel frei. Mit anderen Worten kann das Steuersignal CDENb synchron mit einem Übergang des Schreibfreigabesignals WEb von hohem zu niedrigem Pegel aktiviert werden. Der Kurzimpulsgenerator 234 erzeugt ein Kurzimpulssignal SP2, wenn ein Ausgangssignal des Inverters INV10 von dem niedrigen Pegel zu dem hohen Pegel übergeht. Dies bewirkt, dass das Steuersignal CDENb von dem niedrigen Pegel zu dem hohen Pegel übergeht. Mit anderen Worten wird das aktivierte Steuersignal CDENb synchron mit einem Übergang des Steuersignals SAP von hohem Pegel zu niedrigem Pegel deaktiviert.For example, when the write enable signal WEb transitions from a high level to a low level and the control signal SAP is at a low level, an output of the NAND gate G10 transits from the low level to the high level. The short pulse signal circuit 233 generates a short pulse signal SP1 in response to a transition of the output signal of the NAND gate G10 from low to high level. This enables the control signal CDENb for transition from the high level to the low level. In other words, the control signal CDENb can be activated in synchronization with a transition of the write enable signal WEb from high to low level. The short pulse generator gate 234 generates a short pulse signal SP2 when an output signal of the inverter INV10 transitions from the low level to the high level. This causes the control signal CDENb to transition from the low level to the high level. In other words, the activated control signal CDENb is deactivated in synchronism with a transition of the control signal SAP from high level to low level.

Für einen Lesevorgang (oder während das Schreibfreigabesignal WEb auf hohem Pegel gehalten wird) gibt das NAND-Gatter G10 ein Signal mit einem Übergang von niedrigem Pegel zu hohem Pegel ab, wenn das Steuersignal SAP von dem niedrigen Pegel zu dem hohen Pegel übergeht. Der Kurzimpulssignalschaltkreis 233 erzeugt das Kurzimpulssignal SP1 in Reaktion auf einen Übergang von niedrigem Pegel zu hohem Pegel eines Ausgangssignals des NAND-Gatters G10. Dies bewirkt, dass das Steuersignal CDENb von dem hohen Pegel zu dem niedrigen Pegel übergeht. Demgemäß wird das Steuersignal CDENb synchron mit einem Übergang des Schreibfreigabesignals WEb von hohem Pegel zu niedrigem Pegel aktiviert. Nachfolgend erzeugt der Kurzimpulsgenerator 234 das Kurzimpulssignal SP2 in Reaktion auf ein Ausgangssignal des Inverters INV10, wenn das Steuersignal SAP von dem hohen Pegel zu dem niedrigen Pegel übergeht. Dies ermöglicht, dass das Steuersignal CDENb von dem niedrigen Pegel zu dem hohen Pegel übergeht. Demgemäß wird das Steuersignal CDENb synchron mit einem Übergang des Steuersignals SAP von hohem Pegel zu niedrigem Pegel deaktiviert.For a read operation (or while the write enable signal WEb is held high), the NAND gate G10 outputs a signal having a low-to-high transition when the control signal SAP transitions from the low level to the high level. The short pulse signal circuit 233 generates the short pulse signal SP1 in response to a transition from low level to high level of an output signal of the NAND gate G10. This causes the control signal CDENb to transition from the high level to the low level. Accordingly, the control signal CDENb is activated in synchronization with a transition of the write enable signal WEb from high level to low level. Subsequently, the short pulse generator generates 234 the short-pulse signal SP2 in response to an output signal of the inverter INV10 when the control signal SAP transitions from the high level to the low level. This allows the control signal CDENb to transition from the low level to the high level. Accordingly, the control signal CDENb is deactivated in synchronization with a transition of the control signal SAP from high level to low level.

6A ist ein Zeitablaufdiagramm, das einen Schreibvorgang eines ferroelektrischen Speicherbauelements gemäß einigen Ausführungsformen der Erfindung darstellt. Nach Beginn eines Schreibvorgangs gehen die XCEb- und XWEb-Signale in einer Zeitperiode WT0 von hohem Pegel zu niedrigem Pegel über. Wenn das XCEb-Signal von dem hohen Pegel zu dem niedrigen Pegel übergeht, empfangen Zeilen- und Spaltenadressenpuffer 130 und 150 (4) in Reaktion auf das interne Chipfreigabesignal ICE externe Zeilen- beziehungsweise Spaltenadressen. Der Zeilendecoder- und Plattenleitungstreiberblock 140 wählt in Reaktion auf eine Zeilenadresse RA von dem Zeilenadressenpuffer 130 eine Zeile aus und treibt eine Wortleitung der ausgewählten Zeile mit einer vorgegebenen Wortleitungsspannung. Der Signalgenerator 232 der Steuerlogik 230 aktiviert im Wesentlichen gleichzeitig das Steuersignal CDENb auf niedrigem Pegel, wenn das XWEb-Signal von dem hohen Pegel auf den niedrigen Pegel übergeht. Der Spaltendecoder 160 aktiviert das Spaltenauswahlsignal YSW in Reaktion auf eine Spaltenadresse CA von dem Spaltenadressenpuffer 150, wenn das Steuersignal CDENb auf niedrigen Pegel aktiviert wird. Somit wird in der WT0-Periode eine Decodierung der Zeilen- und Spaltenadressen ausgeführt. 6A FIG. 11 is a timing diagram illustrating a write operation of a ferroelectric memory device according to some embodiments of the invention. FIG. After starting a write operation, the XCEb and XWEb signals go from high level to low level in a time period WT0. When the XCEb signal transitions from the high level to the low level, row and column address buffers receive 130 and 150 ( 4 ) in response to the internal chip enable signal ICE external row or column addresses. The row decoder and plate line driver block 140 selects from the row address buffer in response to a row address RA 130 one line and drives a wordline of the selected row with a given wordline voltage. The signal generator 232 the control logic 230 substantially simultaneously activates the control signal CDENb at a low level when the XWEb signal transitions from the high level to the low level. The column decoder 160 activates the column selection signal YSW in response to a column address CA from the column address buffer 150 when the control signal CDENb is activated at low level. Thus, in the WT0 period, a decoding of the row and column addresses is performed.

In einer Zeitperiode WT1 werden externe Daten auf dem Datenbus DB zu Spalten übertragen, die über den Spaltendurchlassgatterschaltkreis 170 ausgewählt werden, wenn das Spaltenauswahlsignal YSW aktiviert wird. Die Verzögerungskette 231 der Steuerlogik 230 aktiviert ein Steuersignal PPL in Reaktion auf das interne Chipfreigabesignal ICE. Der Zeilendecoder- und Plattenleitungstreiberblock 140 treibt die Plattenleitung PL der ausgewählten Zeile in Reaktion auf eine Aktivierung des Steuersignals PPL. Wenn die Plattenleitung PL angesteuert (aktiviert) wird, werden Daten, die in Speicherzellen der ausgewählten Zeile gespeichert sind, auf entsprechende Bitleitungen übertragen, während außerdem ein Schreibvorgang für Zellen ausgeführt werden kann, um einen Datenwert "0" zu empfangen. Spezieller werden die "0"-Werte von Schreibdatenbits, die auf die ausgewählten Spalten übertragen werden, in entsprechende Speicherzellen geschrieben, wenn eine Massespannung entsprechend einem Datenwert "0" an die Bitleitung angelegt wird und eine Leistungsversorgungsspannung an die Plattenleitung PL angelegt wird. Unter Bezugnahme auf 2 weist ein ferroelektrischer Kondensator in einer Speicherzelle, die einen Datenwert "0" speichert, den Polarisationszustand D auf.In a time period WT1, external data on the data bus DB is transferred to columns passing through the column pass gate circuit 170 are selected when the column selection signal YSW is activated. The delay chain 231 the control logic 230 activates a control signal PPL in response to the internal chip enable signal ICE. The row decoder and plate line driver block 140 drives the plate line PL of the selected line in response to activation of the control signal PPL. When the plate line PL is driven (activated), data stored in memory cells of the selected row is transferred to corresponding bit lines, while also a cell writing can be carried out to receive a data "0". More specifically, the "0" values of write data bits transferred to the selected columns are written in corresponding memory cells when a ground voltage corresponding to a data value "0" is applied to the bit line and a power supply voltage is applied to the plate line PL. With reference to 2 For example, a ferroelectric capacitor in a memory cell storing a data "0" has the polarization state D.

Die Steuerlogik 230 aktiviert nach einer ausgewählten Zeitverzögerungsperiode seit einer Aktivierung des Steuersignals PPL das Steuersignal SAP auf hohen Pegel und das Steuersignal SAN auf niedrigen Pegel. Die Steuerlogik 230 aktiviert die Steuersignale SAP und SAN und deaktiviert im Wesentlichen gleichzeitig das Steuersignal PPL. Als Folge geht das Plattenleitungssignal PL von einem hohen Pegel einer Leistungsversorgungsspannung auf einen niedrigen Pegel einer Massespannung über (wird deaktiviert). Unter dieser Vorspannungsbedingung werden Schreibdatenbits "1" in entsprechende Speicherzellen geschrieben, in die Datenbits "1" zu schreiben sind, während ein Datenwiederherstellungsvorgang bezüglich ferroelektrischer Kondensatoren durchgeführt wird, die bereits einen Datenwert "1" speichern. Somit werden in der Periode WT2 Wiederherstellungs- und Schreibvorgänge für einen Datenwert "1" ausgeführt.The control logic 230 activates the control signal SAP to high level and the control signal SAN to low level after a selected time delay period since activation of the control signal PPL. The control logic 230 activates the control signals SAP and SAN and essentially simultaneously deactivates the control signal PPL. As a result, the plate line signal PL goes from a high level of a power supply voltage to a low level of a ground voltage (is deactivated). Under this bias condition, write data bits "1" are written in corresponding memory cells to be written with data bits "1", while a data recovery operation is performed on ferroelectric capacitors already storing a data "1". Thus, in the period WT2, recovery and writing are performed for a data "1".

Die beispielhaften Schreibvorgänge von 6A sind mit den entsprechenden Datenzuständen unter Bezugnahme auf die Kennlinie von 2 unten in 6A verknüpft. So weist nach den Vorgängen in den Perioden WT1 und WT2 ein ferroelektrischer Kondensator, der einem Datenwert "0" entspricht (D0), einen Polarisationszustand A auf, und ein ferroelektrischer Kondensator, der einem Datenwert "1" entspricht (D1), weist einen Polarisationszustand B auf.The exemplary writes of 6A are with the corresponding data states with reference to the characteristics of 2 down in 6A connected. Thus, after the operations in the periods WT1 and WT2, a ferroelectric capacitor corresponding to a data "0" (D0) has a polarization state A, and a ferroelectric capacitor corresponding to a data "1" (D1) has a polarization state B on.

Nach der Durchführung von Datenwiederherstellungs- und Datenschreibvorgängen in der WT2-Periode wird in einer WT3-Periode ein Initialisierungsvorgang für das ferroelektrische Speicherbauelement durchgeführt. Spezieller wird das interne Chipfreigabesignal ICE deakti viert (auf niedrigen Pegel), wenn das Steuersignal SAP deaktiviert wird (auf niedrigen Pegel). Als Folge werden die Ausgangssignale der Puffer 130 und 150 und des Blocks 140 sequentiell initialisiert. Im Wesentlichen zur gleichen Zeit wird das Steuersignal CDENb synchron mit einem Übergang des Steuersignals SAP von hohem Pegel zu niedrigem Pegel deaktiviert, so dass ein Ausgang des Spaltendecoders 160 zurückgesetzt wird.After performing data restoration and data writing operations in the WT2 period, an initialization operation is performed on the ferroelectric memory device in a WT3 period. More specifically, the internal chip enable signal ICE is deactivated (low level) when the control signal SAP is deactivated (at low level). As a result, the output signals of the buffers 130 and 150 and the block 140 initialized sequentially. At substantially the same time, the control signal CDENb is deactivated in synchronization with a transition of the control signal SAP from high level to low level, so that an output of the column decoder 160 is reset.

Wie für die dargestellten Ausführungsformen der Erfindung beschrieben, kann während eines Schreibvorgangs ein Schreibvorgang für einen Datenwert "0" ausgeführt werden, während Daten, die in Speicherzellen einer ausgewählten Zeile gespeichert sind, auf Bitleitungen übertragen werden (d. h. während die Bitleitungen mit den Zellenkondensatoren gekoppelt sind). Die Steuerlogik 230 führt einen Steuervorgang durch, so dass Schreibdaten von extern auf ausgewählte Bitleitungen übertragen werden. Daher kann durch Ausführen beider dieser Vorgänge in einer einzigen Zeitperiode die Betriebsgeschwindigkeit eines ferroelektrischen Speicherbauelements gemäß Ausführungsformen der Erfindung um eine Periode (eine Wiederherstellungsperiode von "0"-Daten) im Vergleich zu dem im Zeitablaufdiagramm von 3B dargestellten Schreibvorgang erhöht werden.As described for the illustrated embodiments of the invention, during a write operation, a data "0" write operation may be performed while data stored in memory cells of a selected row is transferred to bitlines (ie, while the bitlines are coupled to the cell capacitors ). The control logic 230 performs a control operation so that write data is externally transferred to selected bit lines. Therefore, by performing both of these operations in a single time period, the operation speed of a ferroelectric memory device according to embodiments of the invention can be increased by one period (a recovery period of "0" data) as compared with that in the timing chart of FIG 3B will be increased.

6B ist ein Zeitablaufdiagramm, das einen Lesevorgang gemäß einigen Ausführungsformen der Erfindung darstellt. Wenn der Lesevorgang beginnt, geht ein XCEb-Signal in einer RT0-Zeitperiode von einem hohen Pegel auf einen niedrigen Pegel über. Wenn das XCEb-Signal von dem hohen Pegel auf den niedrigen Pegel übergeht, empfangen die Zeilen- und Spaltenadressenpuffer 130 und 150 (4) externe Zeilen- beziehungsweise Spaltenadressen in Reaktion auf das interne Taktsignal ICE. Der Zeilendecoder und der Plattenleitungstreiberblock 140 wählt eine der Zeilen in Reaktion auf die Zeilenadresse RA von dem Puffer 130 aus und treibt die Wortleitung WL der ausgewählten Zeile mit einer vorgegebenen Wortleitungsspannung. Anders als bei dem zuvor beschriebenen Schreibvorgang wird das Steuersignal CDENb auf hohem Pegel gehalten, wenn das XWEb-Signal auf dem hohen Pegel liegt. So wird während der RT0-Periode die Zeilenadresse decodiert. 6B FIG. 10 is a timing diagram illustrating a read operation in accordance with some embodiments of the invention. FIG. When the read operation starts, an XCEb signal transitions from a high level to a low level in an RT0 time period. When the XCEb signal transitions from the high level to the low level, the row and column address buffers receive 130 and 150 ( 4 ) external row or column addresses in response to the internal clock signal ICE. The row decoder and the plate line driver block 140 selects one of the rows in response to the row address RA from the buffer 130 and drives the word line WL of the selected row with a predetermined word line voltage. Unlike the above-described writing operation, the control signal CDENb is maintained at a high level when the XWEb signal is at the high level. Thus, during the RT0 period, the row address is decoded.

Die Verzögerungskette 231 der Steuerlogik 230 aktiviert das Steuersignal PPL in Reaktion auf das interne Chipfreigabesignal ICE. Der Block 140 treibt (aktiviert) die Plattenleitung PL der ausgewählten Zeile in Reaktion auf eine Aktivierung des Steuersignals PPL. Mit der Aktivierung der Plattenleitung PL werden Daten in Speicherzellen der ausgewählten Zeile auf Bitleitungen übertragen. Zu diesem Zeitpunkt weist ein ferroelektrischer Kondensator, der einen Datenwert "0" speichert, einen Polarisationszustand D1 auf, und ein ferroelektrischer Kondensator, der einen Datenwert "1" speichert, weist einen Polarisationszustand C1 auf (2).The delay chain 231 the control logic 230 activates the control signal PPL in response to the internal chip enable signal ICE. The block 140 drives (activates) the plate line PL of the selected line in response to activation of the control signal PPL. With the activation of the plate line PL, data in memory cells of the selected row is transferred to bit lines. At this time, a ferroelectric capacitor storing a data "0" has a polarization state D1, and a ferroelectric capacitor storing a data "1" has a polarization state C1 (FIG. 2 ).

Während der RT1-Zeitperiode aktiviert die Steuerlogik 230 das Steuersignal SAP auf hohen Pegel und das Steuersignal SAN auf niedrigen Pegel. Dies ermöglicht, dass Spannungen auf Bitleitungen BL und BLR von jedem Paar durch den Abtastverstärker auf entweder eine Leistungsversorgungsspannung/Massespannung oder die Massespannung/Leistungsversorgungsspannung verstärkt werden (d. h. der Abtastverstärker aktiviert wird). Wenn die Plattenleitung PL auf die Leistungsversorgungsspannung aktiviert wird, wird der Polarisationszustand eines ferroelektrischen Kondensators, der einen Datenwert "0" speichert, von D1 nach D geändert (2). Wie in den Ausführungsformen von 6B weiter dargestellt, wird die Plattenleitung PL sofort nach einer Aktivierung des Abtastverstärkers AMP in Reaktion auf eine Aktivierung der Steuersignale SAP und SAN deaktiviert.During the RT1 time period, the control logic is activated 230 the control signal SAP at high level and the control signal SAN at low level. This enables voltages on bit lines BL and BLR of each pair to be amplified by the sense amplifier to either a power supply voltage / ground voltage or the ground voltage / power supply voltage (ie, the sense amplifier is activated). When the plate line PL is activated to the power supply voltage, the polarization state of a ferroelectric capacitor storing a data "0" is changed from D1 to D (FIG. 2 ). As in the embodiments of 6B Further, the plate line PL is deactivated immediately after activation of the sense amplifier AMP in response to activation of the control signals SAP and SAN.

Der Signalgenerator 232 der Steuerlogik 230 aktiviert das Steuersignal CDENb in Reaktion auf einen Übergang des Steuersignals SAP von niedrigem Pegel auf hohen Pegel. Der Spaltendecoder 160 aktiviert das Spaltenauswahlsignal YSW in Reaktion auf eine Spaltenadresse CA von dem Puffer 150, wenn das Steuersignal CDENb auf niedrigen Pegel aktiviert wird. Wenn das Spaltenauswahlsignal YSW aktiviert wird, werden Daten auf ausgewählten Spalten durch den Spaltendurchlassgatterschaltkreis 170 auf den Datenbus DB übertragen. Die Daten auf dem Datenbus DB werden durch den Lesetreiber 180, den Datenausgabepuffer 190 und den Eingangs-/Ausgangstreiber 200 unter der Steuerung der Steuerlogik 230 nach außen abgegeben. Während die Auslesedaten nach außen abgegeben werden, wird ein Datenwiederherstellungsvorgang bezüglich eines ferroelektrischen Kondensators durchgeführt, der ursprünglich einen Datenwert "1" speichert. So wird in der RT2-Zeitperiode der Wiederherstellungsvorgang für "1"-Daten ausgeführt.The signal generator 232 the control logic 230 activates the control signal CDENb in response to a transition of the control signal SAP from low level to high level. The column decoder 160 activates the column selection signal YSW in response to a column address CA from the buffer 150 when the control signal CDENb is activated at low level. When the column select signal YSW is activated, data on selected columns is passed through the column pass gate circuit 170 transferred to the data bus DB. The data on the data bus DB are passed through the read driver 180 , the data output buffer 190 and the input / output driver 200 under the control of the control logic 230 delivered to the outside. While the read-out data is being output to the outside, a data recovery operation is performed on a ferroelectric capacitor which originally stores a data "1". Thus, in the RT2 time period, the recovery operation for "1" data is performed.

Nach dem Datenwiederherstellungsvorgang wird in einer RT3-Zeitperiode ein Initialisierungsvorgang des ferroelektrischen Speicherbauelements durchgeführt. Spezieller wird das interne Chipfreigabesignal ICE auf niedrigen Pegel deaktiviert, wenn das Steuersignal SAP auf niedrigen Pegel deaktiviert wird. Dies bewirkt, dass die Ausgänge der Puffer 130 und 150 und des Blocks 140 sequentiell initialisiert werden. Im Wesentlichen zur gleichen Zeit wird das Steuersignal CDENb in Reaktion auf einen Übergang des Steuersignals SAP von hohem Pegel auf niedrigen Pegel deaktiviert, so dass ein Ausgang des Spaltendecoders 160 zurückgesetzt wird.After the data recovery operation, an initialization operation of the ferroelectric memory device is performed in an RT3 time period. More specifically, the internal chip enable signal ICE is deactivated to a low level when the control signal SAP is deactivated to a low level. This causes the outputs of the buffers 130 and 150 and the block 140 be initialized sequentially. At the same time that will be Control signal CDENb deactivated in response to a transition of the control signal SAP from high level to low level, so that an output of the column decoder 160 is reset.

Für Schreib- und Lesevorgänge gemäß Ausführungsformen der Erfindung wird die Plattenleitung PL nach Betreiben des Abtastverstärkers AMP deaktiviert. Wenn die Plattenleitung PL vor dem Betrieb des Abtastverstärkers AMP deaktiviert wird, kann ein bekanntes Depolarisationsphänomen auftreten, das zu einer Verringerung einer Abtasttoleranz führen kann. In 2 wird zum Beispiel der Polarisationszustand eines ferroelektrischen Kondensators, der einen Datenwert "0" speichert, von einem Punkt A zu einem Punkt A1 geändert. Ein derartiges Depolarisationsphänomen ist in der Patentschrift US 5.579.258 weitergehend beschrieben. Demgemäß kann die Plattenleitung PL deaktiviert werden, nachdem der Abtastverstärker AMP arbeitet (oder nachdem eine Bitleitung auf eine Massespannung gesetzt ist), wie für die in den 6A und 6B gezeigten Ausführungsformen der Erfindung beschrieben. So kann die Zeitperiode von einem Betrieb des Abtastverstärkers AMP bis zu einem Übergang von hohem Pegel zu niedrigem Pegel (Deaktivierung) des Plattenleitungssignals kürzer als die Zeit einer Bitleitung zum Wechsel auf hohe Pegel (Anstiegszeit) sein, die mit einer ferroelektrischen Speicherzelle mit einem Datenwert "1" verbunden ist, der durch den Abtastverstärker AMP verstärkt wird.For write and read operations according to embodiments of the invention, the plate line PL is deactivated after operating the sense amplifier AMP. If the plate line PL is deactivated prior to the operation of the sense amplifier AMP, a known depolarization phenomenon may occur, which may lead to a reduction in scan tolerance. In 2 For example, the polarization state of a ferroelectric capacitor storing a data "0" is changed from a point A to a point A1. Such depolarization phenomenon is in the patent US 5,579,258 further described. Accordingly, the plate line PL can be deactivated after the sense amplifier AMP operates (or after a bit line is set at a ground voltage) as for the ones in FIG 6A and 6B shown embodiments of the invention described. Thus, the time period from operation of the sense amplifier AMP to a high-to-low transition (deactivation) of the plate line signal may be shorter than the time of a bit line to transition to high levels (rise time) with a ferroelectric memory cell having a data value. " 1 "amplified by the sense amplifier AMP.

Wie vorstehend für einige Ausführungsformen der Erfindung beschrieben, kann ein Schreibvorgang für einen Datenwert "0" durchgeführt werden, während Daten in einer oder mehreren Speicherzellen einer ausgewählten Zeile zu einer oder mehreren Bitleitungen übertragen werden (d. h. die Zelle(n) mit der bzw. den Bitleitungen gekoppelt wird (werden)). Als Folge wird die für einen Schreibvorgang benötigte Zeit verkürzt. In weiteren Ausführungsformen wird eine Plattenleitung während eines Lesevorgangs, während Daten in einer oder mehreren Speicherzellen einer ausgewählten Zeile zu einer oder mehreren Bitleitungen übertragen werden, sofort nach dem Betrieb (der Aktivierung) eines Abtastverstärkers deaktiviert. So kann die für einen Wiederherstellungsvorgang von "0"-Daten benötigte Zeit verkürzt werden. Demgemäß kann die Betriebsgeschwindigkeit von ferroelektrischen Speicherbauelementen gemäß Ausführungsformen der Erfindung verbessert werden.As above for some embodiments described the invention, a write operation for a Data value "0" to be performed while Data in one or more memory cells of a selected row to one or more bitlines (i.e., the cell (s)) is coupled to the bit line (s)). As a result will the for needed a write Time shortened. In further embodiments becomes a plate line during a read while Data in one or more memory cells of a selected row to one or more bitlines, immediately after the operation (the activation) of a sense amplifier disabled. So can the for a restore operation of "0" data needed Time shortened become. Accordingly, the Operating speed of ferroelectric memory devices according to embodiments of the invention can be improved.

Claims

A ferroelectric memory device comprising - a ferroelectric memory cell (MC) coupled to a word line (WL), a plate line (PL) and a bit line (BL, BLR), - a plate line driver ( 140 ) for driving the plate line, - a row decoder ( 140 ) for driving the word line in response to a row address, - a sense amplifier (AMP) for sampling and amplifying a voltage on the bit line, - a data input circuit ( 200 ) to transfer data from outside to the data line, and - a column selection circuit ( 170 ) to selectively connect the bit line to a data line in response to a column address characterized by - a control logic ( 230 ) for controlling the operation timing of the disk line driver ( 140 ), the column selection circuit ( 170 ), the sense amplifier circuit and the data input circuit ( 200 ), wherein - the control logic has a first signal generator ( 231 ) for sequentially generating a first control signal (PPL), a second control signal (SAP) and a third control signal (SAN) in response to a chip enable signal (ICE), the disk line driver ( 140 ) is released by the first control signal (PPL), the sense amplifier circuit is enabled by the second and the third control signal (SAP, SAN), - the control logic has a second signal generator ( 232 ) for generating a fourth control signal (CDENb) in response to a write enable signal (WEb) including chip enable signal (ICE) and the first sense amplifier control signal (SAP), the column select circuit (Fig. 170 ) is enabled by the fourth control signal (CDENb), - the second signal generator ( 232 ) activates the fourth control signal (CDENb) in a write operation prior to the activation of the first control signal (PPL) in response to the activation of the write enable signal (WEb) indicating the write operation, and - the first signal generator ( 231 ) in read and write operations disable the first activated control signal (PPL) after activation of the second and third control signals.

A ferroelectric memory device according to claim 1, characterized in that the data in the write operation from the outside via the data input circuit ( 200 ) before activation of the column selection circuit ( 170 ) are loaded on the data line.

Ferroelectric memory device according to claim 1 or 2, characterized in that the activated fourth control signal (CDENb) in the write operation depending on the deactivation the second control signal (SAP) is deactivated.

A ferroelectric memory device according to claim 1, 2 or 3, characterized in that the control logic the column selection circuit ( 170 ) in a read operation after activation of the sense amplifier circuit.

Ferroelectric memory device according to one of claims 1 to 4, characterized in that the second signal generator ( 232 ) activates the fourth control signal (CDENb) in a read operation in response to the activation of the second control signal (SAP).

Ferroelectric memory device according to one of claims 1 to 5, characterized in that the activated fourth control signal (CDENb) in a read operation depending on the deactivation the second control signal (SAP) is deactivated.