DE10339487B4 - Verfahren zum Aufbringen eines Halbleiterchips auf einen Träger - Google Patents

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Abstract

Verfahren zum Aufbringen eines Halbleiterchips (200) auf einen Träger (300), das folgende Verfahrensschritte umfasst:
– Bereitstellen eines Halbleiterwafers (100) mit einer Vorder- und einer Rückseite (101, 102), der eine Anzahl nebeneinander angeordneter Halbleiterchips (200) umfasst,
– Herstellen wenigstens einer Aussparung (103; 103A, 103B) in den einzelnen Halbleiterchips (200) ausgehend von der Rückseite (102),
– Einbringen eines Verbindungsmaterials (30), in die wenigstens eine Aussparung (103; 103A, 103B),
– Zerteilen des Wafers (100) in die einzelnen Halbleiterchips (200) derart, dass auf den einzelnen Halbleiterchips (200) ein die wenigstens eine Aussparung (103; 103A, 103B) mit dem Verbindungsmaterial wenigstens teilweise umgebender Rand (202) verbleibt,
– Befestigen eines der Halbleiterchips (200) an der die Aussparung (103) aufweisenden Seite unter Verwendung des Verbindungsmaterials (30) auf einem Träger (300).

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zum Aufbringen eines Halbleiterchips auf einen Träger, insbesondere zum Aufbringen eines Halbleiterchips, in dem ein vertikales Halbleiterbauelement, wie beispielsweise eine vertikale Diode oder ein vertikaler Transistor, integriert ist.
  • Die Ausgangsbasis für die Herstellung von Halbleiterchips bildet in hinlänglich bekannter Weise ein Substratwafer, auf dem die Halbleiterchips durch eine Abfolge von Prozessschritten erzeugt werden, und der abschließend zerteilt wird, um die einzelnen Halbleiterchips zu erhalten. Bei sogenannten vertikalen Halbleiterbauelementen, bei denen ein stromführender Kanal in vertikaler Richtung des Halbleiterchips, also senkrecht zu dessen Vorder- und Rückseite verläuft, wird als Substrat üblicherweise ein hochdotiertes Halbleitermaterial gewählt, das einen der Anschlüsse des in dem Chip integrierten Halbleiterbauelements bildet. Derartige vertikale Bauelemente sind beispielsweise Dioden, Thyristoren, IGBT oder MOSFET.
  • In Stengl/Tihanyi: "Leistungs-MOS-FET-Praxis", Pflaum Verlag, München, 1992, Seiten 29 bis 40, sind solche auf einem stark dotierten Halbleitersubstrat basierende Bauelemente beschrieben, die als vertikale MOSFET ausgebildet sind. Der Drain-Anschluss dieser MOSFET wird durch das Substrat gebildet, das die Rückseite der Bauelemente bildet und auf das die Transistorstruktur mit der Driftzone, den Body- und Source-Zonen sowie der Gate-Elektrode aufgebracht ist.
  • Die Abmessungen der Drift-Zone zwischen der Body-Zone und der Drain-Zone bei einem MOSFET bzw. zwischen der Anodenzone und der Kathodenzone bei einer vertikalen Diode bestimmen maßgeblich die Spannungsfestigkeit des Bauelementes. Diese Driftzone wird während des Herstellungsverfahrens beispielsweise mittels Epitaxie auf das Substrat aufgebracht.
  • Die Dicke des hochdotierten Substratwafers ist üblicherweise wesentlich größer als die Dicke der aufgebrachten Epitaxieschicht, um eine ausreichende Stabilität des Wafers während der zur Herstellung der Bauelemente erforderlichen Prozessschritte zu gewährleisten. Übliche Dicken eines solchen Wafers liegen im Bereich von einigen 100 μm, während die erforderliche Dicke der Epitaxieschicht für Bauelemente mit einer Spannungsfestigkeit von 600 V im Bereich von 40 bis 70 μm liegt. Das stark dotierte Substrat dient bei dem Bauelement dazu, einen niederohmigen Kontakt einer Anschlusselektrode zu dem Halbleiterbauelement zu gewährleisten. Allerdings soll das Substrat möglichst wenig zum Einschaltwiderstand des Halbleiterbauelements beitragen.
  • Hierzu ist es bekannt, den Wafer am Ende der Prozessschritte ausgehend von der Rückseite dünnzuschleifen, um einen Teil des Substrats abzutragen. Allerdings darf der Wafer nur so weit zurückgeschliffen werden, dass der Wafer und die aus dem Wafer gesägten Halbleiterchips noch handhabbar bleiben. Allerdings ist bereits die Handhabung solcher dünner Halbleiterchips aufwendiger als die Handhabung herkömmlicher Chips.
  • Um die Handhabbarkeit des Wafers zu verbessern, ist es aus der DE 101 29 346 A1 bekannt, den Wafer nur im Bereich der einzelnen Chips zu dünnen und stützende Stege aus Substratmaterial zwischen den einzelnen Chips zunächst beizubehalten. Diese Stege werden beim Zersägen des Wafers entfernt, um einzelne dünne Halbleiterchips zu erhalten. Allerdings bleibt bei diesem Vorgehen die Schwierigkeit, die dünnen Halbleiter chips nach dem Zersägen zu handhaben und auf einen Träger auf zubringen.
  • Zum Aufbringen und elektrisch leitenden Verbinden eines Halbleiterchips mit einem Trägersubstrat, insbesondere einer Platine, sind verschiedene Verfahren bekannt, die jedoch für das Aufbringen eines dünngeschliffenen oder dünngeätzten Halbleiterchips wenig geeignet sind.
  • Ein bekanntes Verfahren ist der sogenannte "Solderspanking-Prozess", bei dem ein Lotdraht auf einen heißen Substratträger aufgebracht wird, bei dem der aufgeschmolzene Lottropfen quadratisch oder rechteckig vorgeformt wird und bei dem anschließend der Halbleiterchip auf dem Lottropfen platziert wird. Wesentliche Nachteile dieses Verfahrens sind die zeitaufwändige Kalibrierung der hierfür verwendeten Werkzeuge, hohe Lotmengentoleranzen sowie eine ungleichmäßige Lotdickenverteilung unterhalb des Chips.
  • Ein weiteres bekanntes Verfahren ist der sogenannte "Soft-Solder-Dispensing-Prozess". Bei diesem Verfahren wird Lot in einer Form aufgeschmolzen, wobei die Form den Abmessungen des Chips entspricht. Nach dem Entfernen der Form wird der Chip auf das aufgeschmolzene Lot aufgesetzt.
  • Außerdem besteht die Möglichkeit, den Chip auf das Trägersubstrat unter Verwendung eines elektrisch leitfähigen Klebstoffes aufzubringen. Allerdings sind die auf diese Weise erzeugten Verbindungsschichten sehr feuchteempfindlich und können während des Dauereinsatzes nur vergleichsweise niedrigen Temperaturen ausgesetzt werden.
  • Die Entgegenhaltung DE 101 58 754 A1 beschreibt ein lichtemittierendes Halbleiterbauelement mit einem Halbleiterkörper, der mittels eines elektrisch leitenden Klebers auf einen Träger montiert ist. Der Halbleiterchip weist an der den Träger zugewandten Seite Ausnehmungen auf, in die die während des Verbindens ein Teil des Klebemittels fließt, wodurch bei gleichem Gesamtvolumen an Klebemittel die zwischen den Ausnehmungen verbleibenden Klebemittelschicht dünner als bei herkömmlichen Bauelementen wird, so dass in diesem Bereich ein geringerer thermischer Widerstand zwischen Halbleiterkörper und Träger vorhanden ist.
  • Die WO 94/23454 A1 beschreibt ein Thyristorbauelement, das auf einem Leadframe montiert ist. Das Bauelement weist im Bereich seiner dem Leadframe zugewandten Seite einen Graben auf, der mit Lotmaterial aufgefüllt ist, um das Bauelement an dem Leadframe zu befestigen. Der Graben dient dazu, den Abstand zwischen der rückseitig vorhandenen p-dotierten Halbleiterschicht (p-Emitter) und der näher an der Vorderseite angeordneten p-dotierten Halbleiterschicht (p-Basis) einzustellen.
  • Die FR 27 81 924 A1 beschreibt ein Verfahren zum Befestigen eines ersten Elements (beispielsweise eines Chips) auf einem zweiten Elementbeispielsweise einer Leiterplatte). Das zweite Element weist dabei Erhebungen auf, die als Abstandshalter dienen und zwischen denen ein Lotmaterial eingebracht wird, das nach dem Aufbringen eines ersten Elementes auf das zweite Element aufgeschmolzen wird, um die beiden Elemente miteinander zu verbinden.
  • Die US 59 81 360 beschreibt ein Verfahren zum Verbinden zweier Strukturen, die Bestandteil einer Mehrlagenschicht sein können. Das Verfahren sieht vor, in wenigstens einer dieser beiden Strukturen Aussparungen vorzusehen, in denen nach oben aufragende Ansätze eines fließfähigen Materials erzeugt werden. Diese Ansätze verflüssigen sich bei Hitze und sorgen für eine feste Verbindung zwischen der einen Struktur und der auf die eine Struktur aufgebrachten weiteren Struktur.
  • Die WO 03/061006 A2 veranschaulicht in deren 21 ein Verfahren zum Herstellen einer Halbleiteranordnung, bei dem ein erster Halbleiterchip auf einen zweiten Halbleiterchip aufgebracht wird. Der erste Halbleiterchip weist im Bereich einer Seite hierzu eine Aussparung auf, in die ein Kleber zum Verbinden des ersten Halbleiterchips mit dem zweiten Halbleiterchip eingebracht ist.
  • Die DD 289 160 A5 beschreibt ein Verfahren zum elektrisch leitenden Verbinden eines Halbleiterchips mit einem Träger. Der Halbleiterchip weist hierbei eine Isolationsschicht mit einer Aussparung auf, wobei in die Aussparung ein Lotmaterial eingebracht ist, das aufgeschmolzen wird, wenn der Halbleiterchip auf den Träger aufgesetzt wird.
  • Die DE 101 20 917 C1 beschreibt eine Anordnung mit wenigstens zwei zentrierten gestapelten Halbleiterchips. Die Halbleiterchips weisen hierbei jeweils eine aktive Vorderseite und eine passive Rückseite auf. Auf der aktiven Vorderseite jedes Halbleiterchips sind hierbei wenigstens zwei erhabene Stellen vorgesehen, die mit wenigstens zwei Vertiefungen auf der Rückseite eines unmittelbar angrenzenden Halbleiterchips korrespondieren. Die erhabenen Stellen sind mit den korrespondierenden Vertiefungen verklebt oder verlötet.
    •
  • Aufgabe der vorliegenden Erfindung ist es, ein einfach und kostengünstig zu realisierendes Verfahren zum Aufbringen eines-Halbleiterchips auf einen Träger und einen für dieses Verfahren geeigneten Halbleiterchip zur Verfügung zu stellen.
  • Dieses Ziel wird durch ein Verfahren gemäß Anspruch 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.
  • Das erfindungsgemäße Verfahren zum Aufbringen eines Halbleiterchips sieht vor, einen Halbleiterwafer bereitzustellen, der eine Anzahl nebeneinander angeordneter Halbleiterchips umfasst. Der Halbleiterwafer weist eine Vorderseite und eine Rückseite auf, wobei ausgehend von der Rückseite wenigstens eine Aussparung in den einzelnen Halbleiterchips erzeugt wird, die anschließend mit einem Verbindungsmaterial, insbesondere einem Lotmaterial, aufgefüllt wird. Anschließend wird der Wafer derart in die einzelnen Halbleiterchips zerteilt, dass auf den einzelnen Halbleiterchips ein die wenigstens eine Aussparung mit dem Verbindungsmaterial wenigstens teilweise umgebender Rand aus Wafermaterial verbleibt. Anschließend wird einer der auf diese Weise erzeugten Halbleiterchips an der die Aussparung aufweisenden Seite unter Verwendung des Verbindungsmaterials auf dem Träger befestigt.
  • Das in die wenigstens eine Aussparung eines auf dem Wafer angeordneten Halbleiterchips eingebrachte Verbindungsmaterial ist insbesondere ein Lotmaterial, das zum Verbinden des Halbleiterchips mit dem Träger unter Wärmeeinwirkung aufgeschmolzen wird. Ebenso geeignet ist ein elektrisch leitfähiger Kleber, insbesondere ein Kleber der unter Wärmeeinwirkung oder unter Einwirkung eines gasförmigen Reaktionspartners, beispielsweise Sauerstoff, aushärtet.
  • Das Verbindungsmaterial ist insbesondere ein pastenförmiges Verbindungsmaterial, das durch Aufbringen des Lotmaterials auf die Rückseite des Wafers und anschließendes Überstreichen der Rückseite mit einem Schaber in die wenigstens eine Aussparung der einzelnen Halbleiterchips eingebracht wird. Der Schaber kann dabei mit den zwischen den Aussparungen der einzelnen Halbleiterchips verbleibenden Stegen zur Anlage ge bracht werden, um die Aussparungen bündig mit dem Verbindungsmaterial aufzufüllen. Außerdem kann der Schaber auch beabstandet zu der Rückseite des Halbleiterwafers geführt werden, wobei dann Verbindungsmaterial sowohl in die Aussparungen als auch auf die zwischen den Aussparungen verbleibenden Stege des Wafermaterials aufgebracht wird.
  • Um ein Anhaften des Verbindungsmaterials, insbesondere bei Verwendung eines Lotmaterials, an dem Halbleiterchip zu verbessern und dadurch den elektrischen Übergangswiderstand zwischen dem Halbleiterchip und dem Verbindungsmaterial zu verringern, ist bei einer Ausführungsform des Verfahrens vorgesehen, vor dem Aufbringen des Verbindungsmaterials eine für das Verbindungsmaterial haftverbesserte Schicht auf die Rückseite des Wafers aufzubringen. Diese haftverbessernde Schicht kann dabei ganzflächig auf die Rückseite des Wafers, also in die Aussparungen und auf die zwischen den Aussparungen verbleibenden Stege aufgebracht werden. Außerdem besteht die Möglichkeit, diese haftverbessernde Schicht nur jeweils in die Aussparungen der einzelnen Halbleiterwafer einzubringen.
  • Die insbesondere für Lotmaterialien haftverbessernde Schicht besteht beispielsweise aus einem Metall. Geeignete Metalle hierfür sind Aluminium (Al), Gold (Au) oder Chrom (Cr).
  • Bei einer Ausführungsform des Verfahrens ist vorgesehen, vor dem Zerteilen des Wafers einen Temperschritt durchzuführen, was insbesondere bei der Verwendung pastenförmiger Lotmaterialien sinnvoll ist, um vor dem Zerteilen des Wafers eine feste Verbindung zwischen dem Lotmaterial und den einzelnen Halbleiterchips herzustellen. Das auf diese Weise verfestigte Lotmaterial wird zum Befestigen des Halbleiterchips auf dem Träger nochmals aufgeschmolzen. In pastenförmigen Lotmaterialien sind Lösungsmittel enthalten, die während eines solchen Temperschrittes entweichen. Das Durchführen eines solchen Temperschrittes noch vor dem endgültigen Aufbringen des Halbleiterchips auf den Träger besitzt den Vorteil, dass diese Lösungsmittel einfach entweichen können, wenn der Chip noch nicht auf den Träger aufgebracht ist.
  • Sofern auf einen solchen Temperschritt vor dem Zerteilen des Wafers verzichtet wird, kann es erforderlich sein, in die die Aussparung umgebenden Stege auf dem Halbleiterchip Kanäle einzubringen, die ein Entweichen eines Lösungsmittels oder Flussmittels ermöglichen, wenn nach dem Aufbringen des Halbleiterchips auf den Träger der Temperschritt durchgeführt wird.
  • Das Verbindungsmaterial ist insbesondere ein Lotmaterial, vorzugsweise ein pastenförmiges Lotmaterial, oder ein elektrisch leitfähiges Klebematerial, insbesondere ein pastenförmiges Klebematerial. Wird ein pastenförmiges Lotmaterial verwendet, so ist dieses in die Aussparung eingebrachte Lotmaterial vorzugsweise durch einen Temperschritt bereits ausgehärtet.
    •
  • Die vorliegende Erfindung wird nachfolgend in Ausführungsbeispielen anhand von Figuren näher erläutert.
  • 1 veranschaulicht aufeinanderfolgende Verfahrensschritte eines Verfahrens zum Aufbringen eines Halbleiterchips auf einen Träger.
  • 2 veranschaulicht ein weiteres, von dem in 1 dargestellten Verfahren abweichendes Verfahren, wobei in 2 lediglich die abweichenden Verfahrensschritte veranschaulicht sind.
  • 3 erläutert ein weiteres, von dem in 1 dargestellten Verfahren abweichendes Verfahren.
  • 4 veranschaulicht ein drittes, von dem in 1 veranschaulichten Verfahren abweichendes Verfahren.
  • 5 veranschaulicht eine weitere Abwandlung des anhand von 1 erläuterten Verfahren.
  • In den Figuren bezeichnen, sofern nicht anders angegeben, gleiche Bezugszeichen gleiche Teile mit gleicher Bedeutung.
  • Bezugnehmend auf 1a bildet den Ausgangspunkt des erfindungsgemäßen Verfahrens die Bereitstellung eines Halbleiterwafers 100 der eine Anzahl nebeneinander angeordneter Halbleiterchips 200 umfasst, die später durch Zerteilen des Wafers vereinzelt werden. Der Wafer 100 weist eine Vorderseite 101 und eine Rückseite 102 auf, wobei in jedem Chip 200 unterhalb der Vorderseite 101 aktive Halbleiterbereiche der in dem jeweiligen Chip 200 integrierten Halbleiterbauelemente integriert sind. Ein Bereich mit diesen aktiven Bauelementbereichen ist in 1a schematisch durch eine gestrichelte Linie dargestellt und mit dem Bezugszeichen 210 bezeichnet. Bei einem vertikalen Leistungs-MOSFET sind in diesem Bereich 210 beispielsweise die einzelnen Transistorzellen mit Source-Zonen, Body-Zonen und der Drift-Zone angeordnet. Bei vertikalen Leistungs-Dioden befindet sich in diesem Bereich der pn-Übergang und die sich an den pn-Übergang anschließende Driftzone. Auf der Vorderseite 101 sind in nicht näher dargestellter Weise außerdem Verdrahtungs- und Passivierungsebenen der einzelnen Halbleiterchips 200 angeordnet.
  • Die Rückseite 102 des Halbleiterkörpers wird beispielsweise durch ein Halbleitersubstrat gebildet, das im Wesentlichen die Stabilität des Wafers 100 gewährleistet und das als Basis für die Prozessschritte zur Realisierung der aktiven Bauelementbereiche 210 dient und das beispielsweise aus einem hoch dotierten Halbleitermaterial besteht, so dass ein Teil dieses Substrates eine Anschlusszone, beispielsweise die Drain-Zone eines MOSFET, des nach dem Vereinzeln erhaltenen Bauelements bildet.
  • Der Wafer 100 weist im Bereich der Vorderseite 101 einen Ritzrahmen 104 auf, der die Sägespur beim späteren Zerteilen des Wafers vorgibt.
  • In einem nächsten, in 1b veranschaulichten Verfahrensschritt ist vorgesehen, ausgehend von der Rückseite 102 in jedem der Halbleiterchips 200 wenigstens eine Aussparung 103 zu erzeugen. Zweck dieser Aussparung 103 ist es, das im Wesentlichen der Stabilität des Wafers dienende Substratmaterial dünner zu machen, um dadurch den Beitrag dieses Substrats am elektrischen Widerstand der in den Halbleiterchips integrierten vertikalen Bauelemente zu reduzieren. Die Aussparung 103 wird vorzugsweise so erzeugt, dass die Aussparung beabstandet zu den aktiven Bauelementbereichen 210 endet, so dass am Boden der Aussparung ein Teil des Halbleitersubstrats verbleibt, der als spätere Anschlusszone des Bauelements dient.
  • Die Aussparungen 103 werden so erzeugt, dass zwischen den einzelnen Halbleiterchips Stege 105 verbleiben, die zum einen eine ausreichende Stabilität des Wafers 100 bei den nachfolgenden Verfahrensschritten gewährleisten und die in noch zu erläuternder Weise die Aufnahme eines Verbindungsmaterials in den Aussparungen 103 ermöglichen.
  • 1c veranschaulicht einen optionalen, jedoch vorteilhaften Verfahrensschritt, bei dem eine haftverbessernde Schicht 20 ganzflächig auf die Rückseite 102 des Wafers 100, also in die Aussparungen 103 und auf die Stege 105 aufgebracht wurde. Diese haftverbessernde Schicht 20 soll ein Anhaften einer noch erläuterten Verbindungsschicht an den einzelnen Halbleiterchips 200 verbessern. Die haftverbessernde Schicht 20 besteht beispielsweise aus einem Metall.
  • 1d veranschaulicht im Ergebnis einen weiteren Verfahrensschritt, bei dem ein pastenförmiges Verbindungsmaterial 30 in die Aussparungen 103 eingebracht wird. Dazu wird das pastenförmige Material 30 auf die Rückseite 102 aufgebracht und anschließend mit einem Schaber bzw. einer Rakel 400 verstrichen. Die Rakel 400 liegt in dem dargestellten Beispiel auf den Stegen 105 auf, um die Aussparungen 103 bündig mit dem Verbindungsmaterial 30 aufzufüllen. Als Verbindungsmaterialien eignen sich alle pastenförmigen Lote, beispielsweise Blei-Zinn-Lote, die durch Beigabe von Lösungsmitteln oder Flussmitteln in pastenförmiger Form vorliegen, aber auch elektrisch leitfähige Klebstoffe, insbesondere pastenförmige elektrisch leitfähige Klebstoffe.
  • Bei dem in 1e dargestellten, weiteren optionalen Verfahrensschritt ist vorgesehen, nach dem Auffüllen der Aussparungen 103 mit dem Verbindungsmaterial 30 einen Temperschritt durchzuführen, um das Verbindungsmaterial in einen ausgehärteten, in 1f mit dem Bezugszeichen 32 bezeichneten Zustand zu bringen. Während dieses Temperschrittes verdampft das Lösungsmittel oder Flussmittel, das die pastenförmige Konsistenz gewährleistet, aus dem Verbindungsmaterial, wodurch das Verbindungsmaterial 30 aushärtet und fest an der haftverbessernden Schicht 20 anhaftet. Ein solches Vorgehen eignet sich insbesondere bei pastenförmigen Loten, die nach dem Aushärteschritt unter Wärmeeinwirkung erneut aufgeschmolzen werden können.
  • Es sei darauf hingewiesen, das auf diese haftverbessernde Schicht 20 verzichtet werden kann, wenn ein Verbindungsmaterial in die Aussparungen 103 eingebracht wird, das an dem verwendeten Halbleitermaterial gut anhaftet, so dass ein niedriger Übergangswiderstand zwischen dem Verbindungsmaterial und dem Halbleiterchip gewährleistet ist.
  • Nach dem optionalen Aushärten der Verbindungsschicht wird der Wafer 100 zwischen den einzelnen Halbleiterchips unterteilt, beispielsweise durch Zersägen. Die zwischen den Aussparungen 103 der einzelnen Halbleiterchips 200 verbleibenden Stege 105 und die Breite der Sägespuren sind dabei aufeinander abgestimmt, dass nach dem Zersägen ein die Aussparung mit dem Verbindungsmaterial 32 wenigstens teilweise umgebender Rand 202 verbleibt. Dieser Rand 202 ist vorzugsweise durch einen verbleibenden Teil der Stege 105 gebildet, kann im Extremfall jedoch auch ausschließlich aus haftverbesserndem Material 20 bestehen, dass auf Seitenflächen der ursprünglichen Stege 105 aufgebracht ist. In dem Beispiel gemäß 1g ist dieser Rand 202 durch einen verbleibenden Abschnitt der Stege 105 und die haftverbessernde Schicht 20 gebildet.
  • Abschließend wird einer der so hergestellten und vereinzelten Chips auf einen Träger 300 aufgebracht, wie in 1h dargestellt ist. Hierzu wird der Halbleiterchip 200 mit der die Aussparung mit Verbindungsmaterial 32 aufweisenden Seite auf eine zur Kontaktierung des Halbleiterchips 200 vorbereitete Oberfläche 301 des Trägers aufgebracht, und unter Verwendung des Verbindungsmaterials 32 fest mit dieser Oberfläche 301 des Trägers 300 verbunden. Zur Herstellung dieser festen Verbindung wird bei Verwendung eines Lotmaterials ein Temperschritt durchgeführt, durch den das Lotmaterial 32 aufschmilzt, so dass nach dem Abkühlen eine feste elektrisch leitende Verbindung zwischen dem Halbleiterchip 200 und dem Träger 300 entsteht. Bei Verwendung eines elektrisch leitfähigen Klebers besteht die Möglichkeit, diesen ebenfalls unter Temperatureinwirkung oder unter Verwendung eines Reaktionspartners, insbesondere eines gasförmigen Reaktionspartners, wie beispielsweise Sauerstoff, auszuhärten.
  • Das erfindungsgemäße Verfahren bietet den Vorteil, dass auf jedem Halbleiterchip eine durch die Aussparung 103 genau definierte Lotmenge aufgebracht wird. Zum anderen genügt bei diesem Verfahren ein Justageschritt, bei dem der Halbleiter- chip 200 mit dem Verbindungsmaterial 30 bzw. 32 an eine vorbestimmte Stelle auf dem Träger 300 positioniert werden muss. Die Dicke des Verbindungsmaterials 30, 32 entspricht im Wesentlichen der Dicke des zuvor von der Rückseite 102 des Wafers 100 entfernten Substratmaterials. Allerdings besitzen die als Verbindungsmaterialien verwendeten Materialien, insbesondere Lotmaterialien, einen wesentlich niedrigeren elektrischen Widerstand als das Substratmaterial, so dass der elektrische Widerstand von in den Halbleiterchips 200 integrierten vertikalen Halbleiterbauelementen gegenüber herkömmlichen Bauelementen, bei denen das Substrat nicht dünngeschliffen oder dünngeätzt ist, erheblich reduziert ist. Selbstverständlich eignet sich das erfindungsgemäße Verbindungsverfahren auch zum Aufbringen von Halbleiterchips, in denen laterale Bauelemente integriert sind, auf einen Träger. Solche lateralen Bauelemente besitzen elektrische Anschlüsse lediglich an ihrer Vorderseite 101, so dass in diesem Fall ein Verbindungsmaterial verwendet werden kann, das nicht elektrisch leitend ist, da das Verbindungsmaterial in diesem Fall lediglich zur mechanischen Befestigung und nicht auch zur Herstellung einer elektrisch leitenden Verbindung dient. Der Vorteil, ein solches Verfahren auch auf laterale Bauelemente anzuwenden besteht darin, dass auf jeden Chip noch auf Waferebene, und damit auf einfache Weise, eine genau definierte Menge an Verbindungsmaterial aufgebracht werden kann.
  • Bei dem zuvor anhand von 1 erläuterten Verfahren wird ein Verbindungsmaterial, insbesondere ein pastenförmiges Lotmaterial, noch vor dem Zerteilen des Wafers 100 getempert. Dieser Temperschritt ist optional, es besteht also auch die Möglichkeit, den Wafer unmittelbar nach Aufbringen des pastenförmigen Materials zu zersägen, so dass sich das Lotmaterial 30 beim Aufbringen des Halbleiterchips 200 auf die Vorderseite 301 des Trägers noch im pastenförmigen Zustand 30 befindet. Nach dem Aufsetzen des Halbleiterchips 200 auf den Träger 300 ist das Verbindungsmaterial von dem Halbleiterchip 200 mit dem Rand 202 und dem Träger 300 umschlossen. Um ein Ausdampfen der Lösungsmittel oder Flussmittel in dem pastenförmigen Verbindungsmaterial 30 während des Temperschrittes zu ermöglichen, werden bei dieser Ausführungsform des Verfahrens vorzugsweise Kanäle 106 an dem Chip vorgesehen, die in lateraler Richtung verlaufend in dem Rand 202 angeordnet sind, und die sich durch die haftverbessernde Schicht 106 bis an das pastenförmige Material 30 erstrecken, wie in den 2b und 2c dargestellt ist. 2c zeigt einen der Halbleiterchips nach dem Zerteilen in Draufsicht auf die Aussparung 103 mit dem pastenförmigen Verbindungsmaterial 30.
  • Bei dem anhand von 1 veranschaulichten Verfahren wird pro Halbleiterchip 200 eine Aussparung 103 ausgehend von der Rückseite 102 des Wafers 100 erzeugt. 3 veranschaulicht eine Abwandlung dieses Verfahrens dahingehend, dass mehrere Aussparungen 103a, 103b pro Halbleiterchip 200 vorgesehen sind, die in weiteren Verfahrensschritten, in der bereits erläuterten Weise mit dem Verbindungsmaterial 30 aufgefüllt werden. Zwischen den einzelnen Halbleiterchips 200 verbleibt auch hier ein Steg 105 aus Wafermaterial in vertikaler Verlängerung des Ritzrahmens 104.
  • 4 veranschaulicht eine Abwandlung des in 1 dargestellten Verfahrens, bei dem bezugnehmend auf 4a eine haftverbessernde Schicht 20 lediglich in die Aussparungen 103 der einzelnen Halbleiterchips 200 und auf die Seitenflächen der Stege 105, nicht jedoch auf die Oberseiten der zwischen den Chips 200 verbleibenden Stege 105 aufgebracht wird.
  • Bezugnehmend auf 4b wird bei diesem Verfahren die Rakel 400 beim Aufbringen des pastenförmigen Verbindungsmaterials 30 beabstandet zu dem Wafer 100 geführt, um so Verbindungsmaterial 30 sowohl in die Aussparungen 103 als auch auf die Oberseiten der Stege 105 aufzubringen.
  • Ist das Verbindungsmaterial 30 so gewählt, dass es schlecht an dem Halbleitermaterial des Wafers 100 anhaftet, so fließt das Verbindungsmaterial bei einem nachfolgenden Temperschritt in Richtung der Aussparungen 103, woraus ein ausgehärtetes Verbindungsmaterial 32 resultiert, das sich über den Aussparungen 103 aufwölbt, während auf den Stegen 105 kein Verbindungsmaterial verbleibt, wie in 4c dargestellt ist.
  • Der Wafer 100 wird anschließend in bereits erläuterter Weise zerteilt, und die dadurch erhaltenen Halbleiterchips können unter Verwendung des Verbindungsmaterials 32 in bereits erläuterter Weise auf eine Oberfläche 301 eines Trägers 300 aufgebracht werden, wie in 4d und im Ergebnis in 4e dargestellt ist. Das aufgrund der Aufwölbung des Verbindungsmaterials 32, insbesondere eines Lotmaterials, vorhandene überschüssige Material gewährleistet eine sichere Kontaktierung des Halbleiterchips 200 auf dem Träger 300, wobei das Material beim erneuten Aufschmelzen während des Befestigungsvorganges teilweise zur Seite verdrängt wird, wie 4e zeigt.
  • 5 veranschaulicht eine Abwandlung des in 4 erläuterten Verfahrens, wobei bezugnehmend auf 5a bei diesem Verfahren ein Wafer 100 verwendet wird, auf dessen Rückseite 102 ganzflächig die haftverbessernde Schicht 20 aufgebracht wurde. Wird die Rakel 400 hierbei entsprechend dem Verfahren gemäß 4 beabstandet zu dem Wafer 100 geführt, so dass auch Verbindungsmaterial 30 oberhalb der Stege 105 aufgebracht wird, und wird anschließend ein Temperschritt durchgeführt (5b), so resultiert hieraus die in 5c dargestellte Anordnung, bei der ausgehärtetes Lotmaterial 32 über die gesamte Rückseite des Wafers verteilt ist. Vorteil ist hierbei, dass durch das überstehende Verbindungsmaterial 32 nach dem Zersägen des Wafers 100 in die einzelnen Halbleiterchips 200 eine sichere elektrisch leitende Verbindung zwischen dem Halbleiterchip 200 und dem Träger 300 gewährleistet ist.
  • Eine Anordnung, die durch Zersägen des Wafers 100 gemäß 5c, und Aufbringen eines erhaltenden Halbleiterchips 200 auf einen Träger 300 erhalten wird, entspricht der in 4e dargestellten Anordnung.
    • 20
    haftverbessernde Schicht
    30, 32
    Verbindungsmaterial, Lotmaterial
    100
    Halbleiterwafer
    101
    Vorderseite des Halbleiterwafers
    102
    Rückseite des Halbleiterwafers
    103, 103A, 103B
    Aussparung
    104
    Ritzrahmen
    105
    Steg aus Wafermaterial
    106
    Ausdampfkanäle
    200
    Halbleiterchip
    202
    Umrandung
    210
    Aktiver Bauelementbereich
    300
    Träger
    301
    Oberfläche des Trägers
    400
    Schaber, Rakel

Claims (11)

  1. Verfahren zum Aufbringen eines Halbleiterchips (200) auf einen Träger (300), das folgende Verfahrensschritte umfasst: – Bereitstellen eines Halbleiterwafers (100) mit einer Vorder- und einer Rückseite (101, 102), der eine Anzahl nebeneinander angeordneter Halbleiterchips (200) umfasst, – Herstellen wenigstens einer Aussparung (103; 103A, 103B) in den einzelnen Halbleiterchips (200) ausgehend von der Rückseite (102), – Einbringen eines Verbindungsmaterials (30), in die wenigstens eine Aussparung (103; 103A, 103B), – Zerteilen des Wafers (100) in die einzelnen Halbleiterchips (200) derart, dass auf den einzelnen Halbleiterchips (200) ein die wenigstens eine Aussparung (103; 103A, 103B) mit dem Verbindungsmaterial wenigstens teilweise umgebender Rand (202) verbleibt, – Befestigen eines der Halbleiterchips (200) an der die Aussparung (103) aufweisenden Seite unter Verwendung des Verbindungsmaterials (30) auf einem Träger (300).
  2. Verfahren nach Anspruch 1, bei dem das Verbindungsmaterial ein pastenförmiges Lotmaterial oder ein elektrisch leitfähiges Klebematerial ist.
  3. Verfahren nach Anspruch 1 oder 2, bei dem das Befestigen des Halbleiterchips (100) unter Verwendung des Verbindungsmaterials einen Temperschritt umfasst.
  4. Verfahren nach Anspruch 1, 2 oder 3, bei dem das Verbindungsmaterial durch Aufbringen auf die Rückseite (102) des Wafers (100) und anschließendes Überstreichen der Rückseite (102) mit einem Schaber (40) in die wenigstens eine Aussparung (103; 103A, 103B) der einzelnen Halbleiterchips (200) eingebracht wird.
  5. Verfahren nach Anspruch 4, bei dem der Schaber (40) beim Überstreichen die Rückseite (102) berührt.
  6. Verfahren nach Anspruch 4, bei dem der Schaber (40) beim Überstreichen der Rückseite (102) beabstandet zu der Rückseite (102) geführt wird.
  7. Verfahren nach einem der vorangehenden Ansprüche, bei dem nach dem Herstellen der wenigstens einen Aussparung (103; 103A, 103B) und vor dem Aufbringen des Verbindungsmaterials (30) eine für das Verbindungsmaterial haftverbessernde Schicht (20) auf die Rückseite (102) des Wafers (100) aufgebracht wird.
  8. Verfahren nach Anspruch 7, bei dem die haftverbessernde Schicht (20) nur in die wenigstens eine Aussparung (103; 103A, 103B) eingebracht wird.
  9. Verfahren nach Anspruch 7 oder 8, bei dem die haftverbessernde Schicht (20) aus einem Metall besteht.
  10. Verfahren nach einem der vorangehenden Ansprüche, bei dem vor dem Zerteilen des Wafers (100) ein Temperschritt durchgeführt wird, um das Verbindungsmaterial (30) in einen festeren Zustand zu überführen.
  11. Verfahren nach einem der vorangehenden Ansprüche, bei dem Kanäle (106) in der Umrandung (202) der wenigstens einen Aussparung hergestellt werden, die sich ausgehend von der Aussparung (103) in lateraler Richtung erstrecken.
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