DE10355666B4 - Dünnschichttransistor-Matrixsubstrat sowie Verfahren zu dessen Herstellung - Google Patents

Dünnschichttransistor-Matrixsubstrat sowie Verfahren zu dessen Herstellung Download PDF

Info

Publication number
DE10355666B4
DE10355666B4 DE10355666A DE10355666A DE10355666B4 DE 10355666 B4 DE10355666 B4 DE 10355666B4 DE 10355666 A DE10355666 A DE 10355666A DE 10355666 A DE10355666 A DE 10355666A DE 10355666 B4 DE10355666 B4 DE 10355666B4
Authority
DE
Germany
Prior art keywords
electrode
gate
film transistor
thin film
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10355666A
Other languages
English (en)
Other versions
DE10355666A1 (de
Inventor
Soon Sung Kunpo Yoo
Youn Gyoung Uiwang Chang
Heung Lyul Suwon Cho
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Display Co Ltd
Original Assignee
LG Philips LCD Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Philips LCD Co Ltd filed Critical LG Philips LCD Co Ltd
Publication of DE10355666A1 publication Critical patent/DE10355666A1/de
Application granted granted Critical
Publication of DE10355666B4 publication Critical patent/DE10355666B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
    • G02F1/136236—Active matrix addressed cells for reducing the number of lithographic steps using a grey or half tone lithographic process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking

Abstract

Dünnschichttransistor-Matrixsubstrat, aufweisend:
– eine Gatestruktur mit:
• einer Gateelektrode (54) des Dünnschichttransistors (80);
• einer Gateleitung (52), an welche die Gateelektrode (54) angeschlossen ist; und
• einem Gateanschluss (82), an welchen die Gateleitung (52) angeschlossen ist;
– eine über der Gatestruktur angeordnete Source-/Drainstruktur mit:
• einer Sourceelektrode (60) und einer Drainelektrode (62) des Dünnschichttransistors (80);
• einer an die Sourceelektrode (60) angeschlossenen Datenleitung (58);
• einem an die Datenleitung (58) angeschlossenen Datenanschluss (84); und
• einer in Überlagerung mit der Gateleitung (52) ausgebildeten Speicherelektrode (66);
– eine Halbleiterstruktur, die im Bereich des Kanalabschnitts des Dünnschichttransistors (80), im Bereich eines Speicherkondensators (78) und im Bereich des Datenanschlusses (84) ausgebildet ist;
– eine transparente Elektrodenstruktur mit:
• einer an die Drainelektrode (62) und die Speicherelektrode (66) angeschlossenen Pixelelektrode (72),
• einer den Gateanschluss (82) bedeckenden Gateanschlussschutzelektrode (74), und...

Description

  • Die vorliegende Erfindung betrifft ein Dünnschichttransistor-Matrixsubstrat sowie ein Verfahren zu dessen Herstellung, und insbesondere ein Dünnschichttransistor-Matrixsubstrat sowie ein Verfahren zu dessen Herstellung, wobei eine Reduzierung der Anzahl von Maskenprozessen erreicht werden kann.
  • Im allgemeinen stellt eine Flüssigkristallanzeige ein Bild dadurch dar, dass ein Licht-Transmissionsfaktor des Flüssigkristalls mittels eines elektrischen Feldes eingestellt wird. Zu diesem Zweck weist die Flüssigkristallanzeige ein Flüssigkristallanzeigepaneel, in welchem die Flüssigkristallzellen matrixartig angeordnet sind, sowie einen Ansteuerungsschaltkreis zum Ansteuern des Flüssigkristallanzeigepaneels auf.
  • Das Flüssigkristallanzeigepaneel weist ein Dünnschichttransistor-Matrixsubstrat und ein Farbfilter-Matrixsubstrat, welche einander gegenüberliegend angeordnet sind, einen Abstandshalter (= „spacer"), welcher so angeordnet ist, dass er einen gewünschten Zellzwischenraum zwischen zwei Substraten aufrecht erhält, und den Flüssigkristall, welcher den Zellzwischenraum auffüllt, auf.
  • Das Dünnschichttransistor-Matrixsubstrat weist Gateleitungen und Datenleitungen, einen Dünnschichttransistor, welcher als ein Schaltelement an jeder Schnittstelle der Gateleitungen und der Datenleitungen ausgebildet ist, eine Pixelelektrode, welche an den mittels der Flüssigkristallzelleneinheit gebildeten Dünnschichttransistor angeschlossen ist, und eine darauf ausgebreitete Ausrichtungsschicht auf. Die Gateleitungen und die Datenleitungen empfangen Signale von den Ansteuerungsschaltkreisen über jeden der Anschlussabschnitte. Der Dünnschichttransistor reagiert auf ein an die Gateleitung geliefertes Abtastsignal und liefert ein an die Datenleitung geliefertes Pixelspannungssignal an die Pixelelektrode.
  • Das Farbfilter-Matrixsubstrat weist Farbfilter, die von der Flüssigkristallzelleneinheit gebildet werden, eine schwarze Matrix zum Reflektieren von Außenlicht und Separieren der Farbfilter, eine gemeinsame Elektrode, welche eine Referenzspannung gemeinsam an die Flüssigkristallzellen anlegt, und eine darauf ausgebreitete Ausrichtungsschicht auf.
  • Das Flüssigkristallanzeigepaneel kombiniert ein speziell hergestelltes Dünnschichttransistor-Matrixsubstrat und ein Farbfilter-Matrixsubstrat, zwischen welche Flüssigkristall eingespritzt wird, wonach das Paneel abgedichtet wird. Bezüglich dieses Flüssigkristallpaneels beinhaltet das Verfahren zum Herstellen des Dünnschichttransistor-Matrixsubstrats einen Halbleiterprozess und weist zusätzlich eine Mehrzahl von Maskenprozessen auf. Dementsprechend ist der Herstellungsprozess kompliziert, und dies bildet die Hauptursache für den Anstieg der Kosten bei der Herstellung des Flüssigkristallanzeigepaneels. Um dieses Problem zu lösen, wird das Dünnschichttransistor-Matrixsubstrat verbessert, so dass die Anzahl von Maskenprozessen reduziert wird. Der Grund hierfür besteht darin, dass in einem Maskenprozess viele Unterprozesse wie etwa ein Verdampfungsprozess, ein Reinigungsprozess, ein Photolithographieprozess, ein Ätzprozess, ein Photoresist-Abstreifprozess und ein Überprüfungsprozess sämtlich in einem Maskenprozess enthalten sind. In jüngster Zeit sind vier Maskenprozesse angewendet worden, welche die bisher üblicheren fünf Maskenprozesse ersetzen.
  • 1 zeigt eine Draufsicht eines Dünnschichttransistor-Matrixsubstrats, bei welchem ein Maskenprozess angewendet wird, und 2 ist eine Querschnittsansicht, in welcher das Dünnschichttransistor-Matrixsubstrat, welches in 1 gezeigt ist, im Schnitt entlang der Linie I-I' dargestellt ist.
  • Das Dünnschichttransistor-Matrixsubstrat, wie es in 1 und 2 gezeigt ist, weist Gateleitungen 2 und Datenleitungen 4, die so ausgebildet sind, dass sie einander kreuzen und zwischen ihnen eine Gateisolierschicht auf einem unteren Substrat 42 angeordnet ist, einen an jedem Kreuzungspunkt ausgebildeten Dünnschichttransistor 6 und eine in dem bei dem Kreuzungspunkt angeordneten Zellbereich ausgebildete Pixelelektrode 18 auf. Das Dünnschichttransistor-Matrixsubstrat weist einen Speicherkondensator 20, der an einem Überlagerungsabschnitt der Pixelelektrode 18 und der vorherigen Gateleitung 2 ausgebildet ist, einen an die Gateleitung 2 angeschlossenen Gateanschlussabschnitt 16 und einen an die Datenleitung 4 angeschlossenen Datenanschlussabschnitt 34 auf.
  • Der Dünnschichttransistor 6 weist eine an die Gateleitung 2 angeschlossene Gateelektrode 8, eine an die Datenleitung 4 angeschlossene Sourceelektrode 10, eine an eine Pixelelektrode 16 angeschlossene Drainelektrode 12 und eine aktive Schicht 14 auf, die einen Kanal zwischen der Sourceelektrode 10 und der Drainelektrode 12, welche mit der Gateelektrode 8 überlagert sind, bildet. Die aktive Schicht 14 ist so ausgebildet, dass sie mit dem Datenanschluss 36, der Speicherelektrode 22, der Datenleitung 4, der Sourceelektrode 10 und der Drainelektrode 12 überlagert ist und weist ferner den Kanalabschnitt zwischen der Sourceelektrode 10 und der Drainelektrode 12 auf. Auf der aktiven Schicht 14 werden ferner der Datenanschluss 36, die Speicherelektrode 22, die Datenleitung 4, die Sourceelektrode 10, die Drainelektrode 12 und eine ohmsche Kontaktschicht 48 zur Herstellung eines ohmschen Kontakts ausgebildet. Der Dünnschichttransistor 6 reagiert auf das an die Gateleitung 2 gelieferte Gatesignal und stellt ein an die Datenleitung 4 geliefertes Pixelspannungssignal an der Pixelelektrode 18 bereit.
  • Die Pixelelektrode 18 ist an die Drainelektrode 12 des Dünnschichttransistors 6 über ein erstes Kontaktloch 16 angeschlossen, welches eine Schutzschicht 50 durchdringt. Die Pixelelektrode 18 erzeugt eine Spannungsdifferenz zu der auf dem (nicht gezeigten) oberen Substrat gebildeten gemeinsamen Elektrode, wenn eine Pixelspannung angelegt wird. Infolge dieser Spannungsdifferenz dreht sich der zwischen dem Dünnschichttransistor-Substrat und dem oberen Substrat angeordnete Flüssigkristall aufgrund einer dielektrischen Anisotropie und ermöglicht es, dass das Licht, welches von der (nicht gezeigten) Lichtquelle durch die Pixelelektrode 18 hindurchtritt, zu dem oberen Substrat emittiert wird.
  • Der Speicherkondensator 20 weist eine Vorstufen-Gateleitung 2, eine der Gateleitung 2 überlagerte Speicherelektrode, die Gateisolationsschicht 44, die aktive Schicht 14, die dazwischen befindliche ohmsche Kontaktschicht 48 und die Pixelelektrode 22 auf, welche durch das an der Schutzschicht 50 gebildete zweite Kontaktloch hindurch angeschlossen ist.
  • Zusätzlich überlagert der Kondensator 20 die Speicherelektrode 22 über der Schutzschicht 50. Dieser Speicherkondensator 20 sorgt dafür, dass die an die Pixelelektrode 18 gelieferte Pixelspannung konstant ist, bis die nächste Pixelspannung angelegt wird.
  • Die Gateleitung 2 ist an den (nicht gezeigten) Gatetreiber über den Gateanschlussabschnitt 26 angeschlossen. Der Gateanschlussabschnitt 26 weist den Gateanschluss 28 auf, welcher sich von der Gateleitung 2 aus erstreckt, und die Gateanschlussschutzelektrode 32, welche an den Gateanschluss 28 durch das dritte Kontaktloch 30 hindurch angeschlossen ist, welches die Gateisolationsschicht 44 und die Schutzschicht 50 durchdringt.
  • Die Datenleitung 4 ist an den (nicht gezeigten) Datentreiber über den Datenanschlussabschnitt 34 angeschlossen. Der Datenanschlussabschnitt 34 weist den Datenanschluss 36 auf, welcher sich von der Datenleitung 4 aus erstreckt, und die Datenanschlussschutzelektrode 40, welche an den Datenanschluss 36 durch das vierte Kontaktloch 38 hindurch angeschlossen ist, welches die Schutzschicht 50 durchdringt.
  • Das Dünnschichttransistor-Matrixsubstrat mit diesem Aufbau wird mittels eines Vier-Masken-Prozesses hergestellt.
  • 3a und 3d zeigen Querschnittsansichten zur Erläuterung des Verfahrens zum Herstellen des Dünnschichttransistor-Matrixsubstrats.
  • Gemäß 3a werden die Gatestrukturen auf dem unteren Substrat 42 ausgebildet.
  • Auf dem unteren Substrat 42 wird die Gatemetallschicht mittels eines Verdampfungsverfahrens, wie etwa einem Sputter-Verfahren, ausgebildet. Nachfolgend wird die Gatemetallschicht mittels des Photolithographieprozesses unter Verwendung der ersten Maske und des Ätzprozesses strukturiert, wodurch die Gatestrukturen einschließlich einer Gateleitung 2, einer Gateleitung 8 und eines Gateanschlusses 28 gebildet werden. Als Gatemetall kann Chrom (Cr), Molybdän (Mo), Aluminium (Al) oder dergleichen für die Einzelschicht oder die Doppelschichtstruktur verwendet werden.
  • Gemäß 3b werden auf dem unteren Substrat 42, auf welchem die Gatestrukturen ausgebildet sind, auch nacheinander eine Gateisolationsschicht 44, eine aktive Schicht 14, eine ohmsche Kontaktschicht 48 und eine Source-/Drainstruktur ausgebildet.
  • Auf dem unteren Substrat 42, wo die Gatestruktur mittels des Verdampfungsverfahrens wie etwa PECVD, einem Sputtern oder dergleichen ausgebildet wird, werden aufeinanderfolgend eine Gateisolationsschicht 44, eine amorphe Siliziumschicht, eine amorphe n+-Siliziumschicht und die Source-/Drain-Metallschicht ausgebildet.
  • Auf der Source-/Drain-Metallschicht wird eine Photoresiststruktur mittels eines Photolithographieprozesses unter Verwendung der zweiten Maske ausgebildet. In diesem Falle wird für die zweite Maske eine Beugungsbelichtungsmaske verwendet, deren Beugungsbelichtungsabschnitt in dem Kanalabschnitt des Dünnschichttransistors angeordnet ist. Die Photoresiststruktur des Kanalabschnitts weist eine Höhe auf, die geringer als die des übrigen Source-/Drainstrukturabschnittes ist.
  • Nachfolgend wird die Source-/Drain-Metallschicht mittels eines Nassätzprozesses unter Verwendung der Photoresiststruktur strukturiert, und die Source-/Drainstrukturen einschließlich der Datenleitung 4, der Sourceelektrode 10, der Drainelektrode 12, welche einstückig mit der Sourceelektrode 10 kombiniert ist, und der Speicherelektrode 22 werden ausgebildet.
  • Anschließend werden die amorphe n+-Siliziumschicht und die amorphe Siliziumschicht zur gleichen Zeit mittels eines Trockenätzprozesses unter Verwendung der gleichen Photoresiststruktur strukturiert, und folglich werden die ohmsche Kontaktschicht 48 und die aktive Schicht 14 ausgebildet.
  • In dem Kanalabschnitt werden, nachdem die Photoresiststruktur mit einer geringen relativen Höhe mittels des Veraschungsprozesses entfernt wurde, die Source-/Drainstruktur des Kanalabschnitts und die ohmsche Kontaktschicht 48 mittels des Trockenätzprozesses geätzt. Auf diese Weise wird die aktive Schicht 14 des Kanalabschnittes freigelegt, und die Sourceelektrode 10 und die Drainelektrode 12 werden separiert. Nachfolgend wird die Photoresiststruktur, welche auf dem Source-/Drainstrukturabschnitt existiert, mittels des Abstreifverfahrens entfernt.
  • Als ein Material für die Gateisolationsschicht 44 wird ein anorganisches isolierendes Material wie etwa Siliziumoxid (SiOx) oder ein Siliziumnitrid (SiNx) verwendet. Als ein Source-/Drain-Metall wird Molybdän (Mo), Titan (Ti), Tantal (Ta), eine Molybdänlegierung oder dergleichen verwendet.
  • Gemäß 3c wird auf der Gateisolierschicht 44, wo die Source-/Drainstrukturen ausgebildet sind, die Schützschicht 50 einschließlich des ersten Kontaktloches 16, des zweiten Kontaktloches 24, des dritten Kontaktloches 30 und des vierten Kontaktloches 38 ausgebildet.
  • Auf der Gateisolationsschicht 44, auf welcher die Source-/Drainstrukturen ausgebildet sind, wird die Schutzschicht 50 vollständig mittels des Verdampfungsverfahrens, wie etwa PECVD, ausgebildet. Die Schutzschicht 50 wird mittels des Photolithographieprozesses und des Ätzprozesses unter Verwendung der dritten Maske strukturiert, wobei das erste Kontaktloch 16, das zweite Kontaktloch 24, das dritte Kontaktloch 30 und das vierte Kontaktloch 38 ausgebildet werden. Das erste Kontaktloch 16 durchdringt die Schutzschicht 50 und wird so ausgebildet, dass die Drainelektrode 12 freigelegt wird. Das zweite Kontaktloch 24 durchdringt die Schutzschicht 50 und wird so ausgebildet, dass die Speicherelektrode 22 freigelegt wird. Das dritte Kontaktloch 30 durchdringt die Schutzschicht 50 und die Gateisolationsschicht 44 und wird so ausgebildet, dass der Gateanschluss 28 freigelegt wird. Das vierte Kontaktloch 38 durchdringt die Schutzschicht 50 und wird so ausgebildet, dass der Datenanschluss 36 freigelegt wird.
  • Als ein Material für die Schutzschicht 50 wird ein anorganisches isolierendes Material wie jenes, welches für die Gateisolationsschicht 94 verwendet wurde, oder ein organisches isolierendes Material wie etwa eine organische Acrylverbindung, BCB oder PFCB, mit einem geringen Dielektrizitätskoeffizienten, verwendet.
  • Gemäß 3d werden die transparenten Elektrodenstrukturen auf der Schutzschicht 50 ausgebildet.
  • Auf der Schutzschicht 50 wird das transparente Elektrodenmaterial vollständig mittels des Verdampfungsverfahrens, wie etwa dem Sputtern, aufgedampft. Nachfolgend wird das transparente Elektrodenmaterial mittels des Photolithographieprozesses und des Ätzprozesses unter Verwendung der vierten Maske strukturiert, wobei die transparente Elektrodenstruktur einschließlich der Pixelelektrode 18, der Gateanschlussschutzelektrode 32 und der Datenanschlussschutzelektrode 4 ausgebildet wird. Die Pixelelektrode 18 wird elektrisch an die Drainelektrode 12 über das erste Kontaktloch 16 angeschlossen und an die mit einer Vorstufen-Gateleitung 2 überlagerte Speicherelektrode über das zweite Kontaktloch 24 elektrisch angeschlossen. Die Gateanschlussschutzelektrode 32 wird elektrisch an den Gateanschluss 28 durch das dritte Kontaktloch 30 angeschlossen. Die Datenanschlussschutzelektrode 40 wird elektrisch an den Datenanschluss 36 durch das vierte Kontaktloch 38 angeschlossen. Als transparentes Elektrodenmaterial wird Indium-Zinn-Oxid (ITO = „Indium Tin Oxide), Zinn-Oxid (TO = "Tin Oxide") oder Indium-Zink-Oxid (IZO = „Indium Zinc Oxide") verwendet. Bei diesem Dünnschichttransistor-Substrat und dem Herstellungsverfahren gemäß dem Stand der Technik wird die Anzahl von Herstellungsprozessschritten mittels Anwendung eines Vier-Masken-Prozesses im Gegensatz zu dem vorher verwendeten Fünf-Masken-Prozess reduziert. Zusätzlich können so die Herstellungskosten in proportionaler Weise verringert werden. Allerdings ist der Herstellungsprozess bei dem Vier-Masken-Prozess immer noch kompliziert, und die mögliche Kostenreduzierung ist begrenzt. Es ist erforderlich, dass bei dem Dünnschichttransistor-Substrat und dem Verfahren zu dessen Herstellung die Herstellungskosten mittels weiterer Vereinfachung des Herstellungsprozesses weiter reduziert werden.
  • Aus der Offenlegungsschrift DE 102 20 173 A1 ist bekannt, dass eine Passivierungsschicht von einer Pixelelektrode überlappt wird. Ferner ist darin ein Vier-Masken-Prozess offenbart, wobei die Pixelelektrode im vierten Maskenprozess gebildet wird.
  • DE 102 20 173 A1 offenbart ebenfalls ein Verfahren, bei dem die Pixelelektrode in einem vierten Maskenprozess auf der Passivierungsschicht gebildet wird.
  • Aus der Patentanmeldung EP 0 724 183 A2 ist bekannt, dass nur die transparente Elektrode durch das Lift-Off-Verfahren gebildet wird.
  • US 2002/0054247 A1 offenbart eine Halbton-Maske zum gleichzeitigen Bilden der aktiven Schicht und der Source- und Drain-Elektroden.
    •
  • Dementsprechend ist es ein Ziel der vorliegenden Erfindung, ein Dünnschichttransistor-Matrixsubstrat und ein Verfahren zu dessen Herstellung bereitzustellen, mittels derer die Anzahl von Maskenprozessen reduziert wird.
  • Dementsprechend betrifft die vorliegende Erfindung ein Dünnschichttransistor-Matrixsubstrat und ein Verfahren zu dessen Herstellung, mittels derer die Anzahl von Maskenprozessen reduziert werden kann und bei denen im wesentlichen eines oder mehrere Probleme aufgrund der Beschränkungen und Nachteile des Standes der Technik vermieden werden.
  • Gemäß der vorliegenden Erfindung wird ein Dünnschichttransistor-Matrixsubstrat geschaffen, welches aufweist: eine Gatestruktur mit einer Gateelektrode des Dünnschichttransistors, einer Gateleitung, an welche die Gateelektrode angeschlossen ist, und einem Gateanschluss, an welchen die Gateleitung angeschlossen ist, eine Source-/Drainstruktur mit einer Sourceelektrode und einer Drainelektrode des Dünnschichttransistors, einer an die Sourceelektrode angeschlossenen Datenleitung, einem an die Datenleitung angeschlossenen Datenanschluss und einer in Überlagerung mit der Gateleitung ausgebildeten Speicherelektrode, eine in einem niedrigliegenden Bereich des Substrats entsprechend der Source-/Drainstruktur ausgebildete Halbleiterstruktur, eine transparente Elektrode, welche eine an die Drainelektrode und die Speicherelektrode angeschlossene Pixelelektrode, eine den Gateanschluss bedeckende Gateanschlussschutzelektrode und eine Datenanschlussschutzelektrode, welche so ausgebildet ist, dass sie den Datenanschluss bedeckt, aufweist, und eine Schutzstruktur und eine Gateisolationsstruktur, welche in dem übrigen Bereich außer dem Bereich, in dem die transparente Elektrodenstruktur ausgebildet ist, aufeinandergeschichtet sind, wobei die transparente Elektrode nicht von der Schutzstruktur überlappt ist.
  • Die Schutzstruktur legt vorzugsweise die Drainelektrode und die Speicherelektrode partiell frei und ist an die Pixelelektrode angeschlossen.
  • Ein Verfahren zum Herstellen eines Dünnschichttransistor-Matrixsubstrats weist folgende Schritte auf: Ausbilden, unter Verwenden eines ersten Maskenprozesses, einer Gateelektrode des Dünnschichttransistors auf dem Substrats, einer an die Gateelektrode angeschlossenen Gateleitung, und einer Gatestruktur einschließlich eines an die Gateleitung angeschlossenen Gateanschlusses; Ausbilden einer Gateisolationsschicht auf dem Substrat, wo die Gatestruktur ausgebildet ist; Ausbilden, unter Verwendung eines zweiten Maskenprozesses, einer Sourceelektrode und einer Drainelektrode des Dünnschichttransistors auf der Gateisolationsschicht, einer an die Sourceelektrode angeschlossenen Datenleitung, eines an die Datenleitung angeschlossenen Datenanschlusses, einer Source-/Drainstruktur einschließlich einer Speicherelektrode in dem Bereich, welcher mit der Gateleitung überlagert ist, und einer Halbleiterstruktur, welche entsprechend der Source-/Drainstruktur auf dem niedrigliegenden Abschnitt ausgebildet wird; und Ausbilden, unter Verwendung eines dritten Maskenprozesses, einer Pixelelektrode, welche an die Drainelektrode und die Speicherelektrode angeschlossen ist, einer Gateanschlussschutzelektrode, welche so ausgebildet ist, dass sie den Gateanschluss bedeckt, einer transparenten Elektrodenstruktur einschließlich der Datenanschlussschutzelektrode, welche so ausgebildet ist, dass sie den Datenanschluss abdeckt, und einer Gateisolationsstruktur und einer Schutzschichtstruktur, welche in einem Bereich außer dem Bereich, wo die transparente Elektrodenstruktur gebildet ist, aufeinandergeschichtet sind, wobei die transparente Elektrode nicht von der Schutzstruktur überlappt ist.
  • Im zweiten Maskenprozess wird vorzugsweise eine Beugungsbelichtungsmaske verwendet, welche den Beugungsbelichtungsabschnitt in dem Kanalabschnitt des Dünnschichttransistors aufweist.
  • Der zweite Maskenprozess weist vorzugsweise folgende Schritte auf: Sequentielles Ausbilden einer Halbleiterschicht und einer Source-/Drain-Metallschicht auf der Gateisolationsschicht; Ausbilden, unter Verwendung der Beugungsbelichtungsmaske, einer Photoresiststruktur, wo der Kanalabschnitt des Dünnschichttransistors eine geringere Höhe als der Source-/Drainstrukturabschnitt aufweist; Strukturieren der Source-/Drain-Metallschicht und der Halbleiterschicht unter Verwendung der Photoresiststruktur; Veraschen der Photoresiststruktur auf eine vorgeschriebene Tiefe; Entfernen der Source-/Drain-Metallschicht des Kanalabschnitts des Dünnschichttransistors unter Verwendung der veraschten Photoresiststruktur; und Entfernen der Photoresiststruktur mittels eines Abstreifprozesses.
  • Der dritte Maskenprozess weist vorzugsweise folgende Schritte auf: Ausbilden einer Schutzschicht auf dem Substrat, wo die Source-/Drainstruktur ausgebildet ist; Ausbilden der Photoresiststruktur unter Verwendung der dritten Maske; Ausbilden der Gateisolationsstruktur und der Schutzschichtstruktur unter Verwendung der Schutzschichtstruktur und der Isolationsschicht unter Verwendung der Photoresiststruktur; Aufdampfen eines transparenten Elektrodenmaterials auf dem Substrat, wo die Photoresiststruktur existiert; und Ausbilden der transparenten Elektrodenstruktur mittels Entfernen der Photoresiststruktur mittels eines Abstreifprozesses und des transparenten Elektrodenmaterials.
  • Die Schutzschichtstruktur legt vorzugsweise die Drainelektrode und die Speicherelektrode partiell frei und ist an die Pixelelektrode angeschlossen.
  • Zusätzliche Merkmale und Vorteile der Erfindung werden in der nachfolgenden Beschreibung erläutert und ergeben sich aus der Beschreibung oder der Ausführung der Erfindung. Die Merkmale und weiteren Vorteile der Erfindung werden mittels des Aufbaus realisiert und erreicht, wie er in der Beschreibung und den Ansprüchen sowie den beigefügten Abbildungen dargelegt ist.
  • Es versteht sich, dass sowohl die obige allgemeine Beschreibung als auch die nachfolgende detaillierte Beschreibung beispielhaft sind und zur Erläuterung dienen und ein weiteres Verständnis der beanspruchten Erfindung geben sollen.
  • Die beigefügten Abbildungen, welche ein weiteres Verständnis der Erfindung geben sollen und einen Teil der Beschreibung bilden, stellen Ausführungsformen der Erfindung dar und dienen zusammen mit der Beschreibung dazu, die Prinzipien der Erfindung zu erläutern.
  • Es zeigen:
  • 1 eine Draufsicht, in welcher ein Teil eines herkömmlichen Dünnschichttransistor-Matrixsubstrats dargestellt ist;
  • 2 eine Querschnittsansicht, in welcher ein Dünnschichttransistor-Matrixsubstrat, wie es in 1 gezeigt ist, entlang der Linie I-I' dargestellt ist;
  • 3a bis 3d Querschnittsansichten zur Erläuterung eines Verfahrens zur Herstellung eines Dünnschichttransistor-Matrixsubstrats, wie es in 2 gezeigt ist;
  • 4 eine Draufsicht eines Dünnschichttransistor-Matrixsubstrats gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 5 eine Querschnittsansicht eines Dünnschichttransistor-Matrixsubstrats, wie es in 4 gezeigt ist, entlang der Linie II-II'; und
  • 6a bis 8d Querschnittsansichten zur Darstellung von Verfahren zur Herstellung eines Dünnschichttransistor-Matrixsubstrats gemäß einer Reihe von Ausführungsformen der vorliegenden Erfindung.
    •
  • Nachfolgend wird detailliert auf einige Ausführungsformen der vorliegenden Erfindung Bezug genommen, von der Beispiele in den beigefügten Abbildungen dargestellt sind.
  • Unter Bezugnahme auf 4 bis 8d wird eine Ausführungsform der vorliegenden Erfindung detailliert beschrieben.
  • 4 zeigt eine Draufsicht, in welcher ein Dünnschichttransistor-Matrixsubstrat gemäß einer Ausführungsform der vorliegenden Erfindung dargestellt ist, und 5 zeigt eine Querschnittsansicht, in welcher ein Dünnschichttransistor-Matrixsubstrat, wie es in 4 gezeigt ist, entlang der Linie II-II' dargestellt ist.
  • Das Dünnschichttransistor-Matrixsubstrat, wie es in 4 und 5 gezeigt ist, weist eine Gateleitung 52, welche eine Datenleitung 58 und eine Gateisolationsstruktur 90 in einem Abstand auf einem unteren Substrat 88 kreuzt, einen an jeder Kreuzungsstelle ausgebildeten Dünnschichttransistor 80 und eine in dem bei der Kruezungsstellenstruktur angeordneten Zellenbereich ausgebildete Pixelelektrode 72 auf. Das Dünnschichttransistor-Matrixsubstrat weist eine an die Pixelelektrode 72 angeschlossene Speicherelektrode 66, eine von dem überlagerten Teil einer Vorstufen-Gateleitung 52 gebildeten Speicherkondensator 78, einen an eine Gateleitung 52 angeschlossenen Gateanschlussabschnitt 82 und einen an eine Datenleitung 58 angeschlossenen Datenanschlussabschnitt 84 auf.
  • Der Dünnschichttransistor 80 weist eine an die Gateleitung 52 angeschlossene Gateelektrode 54, eine an die Datenleitung 58 angeschlossene Sourceelektrode 60, eine an die Pixelelektrode 72 angeschlossene Drainelektrode 62 und eine Halbleiterstruktur einschließlich einer aktiven Schicht 92 auf, welche einen Kanal 70 zwischen der Sourceelektrode 60 und der Drainelektrode 72 bildet und auf der Gateelektrode 54 und einer Gateisolationsstruktur 90 überlagert ist. Der Dünnschichttransistor 80 reagiert auf ein an die Gateleitung 52 geliefertes Gatesignal und sorgt dafür, dass ein über die Datenleitung 58 an die Pixelelektrode 72 geliefertes Pixelspannungssignal konstant ist.
  • Die Halbleiterstruktur weist einen Kanalabschnitt zwischen der Sourceelektrode 60 und der Drainelektrode 62 auf und ist mit der Sourceelektrode 60, der Drainelektrode 62, der Datenleitung 58 und dem Datenanschluss 64 überlagert. Sie überlagert die Gateisolationsstruktur 90 mit der Speicherelektrode 66 und weist die aktive Schicht 92 auf, die teilweise mit der Gateleitung 52 überlagert ausgebildet ist. Die Halbleiterstruktur weist ferner eine Sourceelektrode 60, eine Drainelektrode 62, eine Speicherelektrode 66, eine Datenleitung 58 und eine ohmsche Kontaktschicht 66 auf, die zur Herstellung eines ohmschen Kontaktes mit dem Datenanschluss 64 auf der aktiven Schicht 92 ausgebildet ist.
  • Die Pixelelektrode 72 ist an die Drainelektrode des Dünnschichttransistors 80 angeschlossen, welcher zum Äußeren der Schutzschichtstruktur 98 hin freigelegt ist. Die Pixelelektrode 72 erzeugt eine Spannungsdifferenz von einer gemeinsamen Elektrode, die auf einem (nicht gezeigten) oberen Substrat ausgebildet ist, mittels einer geladenen Pixelspannung. Infolge dieser Spannungsdifferenz dreht sich der zwischen dem Dünnschichttransistor-Substrat und dem oberen Substrat angeordnete Flüssigkristall aufgrund der dielektrischen Anisotropie und ermöglicht es, dass einfallendes Licht, welches durch die Pixelelektrode 72 von der (nicht gezeigten) Lichtquelle hindurchtritt, bis zu dem oberen Substrat durchgelassen wird.
  • Der Speicherkondensator 78 ist mit einer Vorstufen-Gateleitung 52, der Gateisolationsstruktur 90, der aktiven Schicht 92 und dem ohmschen Kontaktloch 94 in einem Intervall oder Abstand hiervon überlagert und an die Speicherelektrode 66 angeschlossen, welche zum Äußeren der Schutzschicht 98 hin freigelegt ist. Der Speicherkondensator 78 sorgt dafür, dass die auf die Pixelelektrode 72 geladene Spannung konstant bleibt, bis die nächste Pixelspannung geladen wird.
  • Die Gateleitung 52 ist an einen (nicht gezeigten) Gatetreiber über einen Gateanschlussabschnitt 82 angeschlossen. Der Gateanschlussabschnitt 82 weist den Gateanschluss 56, welcher sich von der Gateleitung 52 erstreckt, und die Gateanschlussschutzelektrode 74, welche an den Gateanschluss 56 angeschlossen ist, auf.
  • Die Datenleitung 58 ist an den (nicht gezeigten) Datentreiber über einen Datenanschlussabschnitt 84 angeschlossen. Der Datenanschlussabschnitt 84 weist den Datenanschluss 64, welcher sich von der Datenleitung 58 erstreckt, und die Datenanschlussschutzelektrode 76, welche an den Datenanschluss 64 angeschlossen ist, auf. Ferner weist der Datenanschlussabschnitt 84 die Gateisolationsstruktur 90, welche zwischen dem Datenanschluss 64 und dem unteren Substrat 88 ausgebildet ist, die aktive Schicht 92 und die ohmsche Kontaktschicht 94 auf.
  • Die Gateisolationsstruktur 90 und die Schutzschichtstruktur 98 werden in dem Bereich ausgebildet, wo die Pixelelektrode 72, die Gateanschlussschutzelektrode 74 und die Datenanschlussschutzelektrode 76 nicht ausgebildet sind.
  • Das Dünnschichttransistor-Matrixsubstrat mit diesem Aufbau wird mittels eines Drei-Masken-Prozesses gebildet. Das Verfahren zur Herstellung des Dünnschichttransistor-Matrixsubstrats gemäß der Ausführungsform der vorliegenden Erfindung verwendet einen Drei-Masken-Prozess, welcher den ersten Maskenprozess zum Ausbilden der Gatestrukturen, den zweiten Maskenprozess zum Ausbilden der Halbleiterstruktur und der Source-/Drainstruktur und den dritten Maskenprozess zum Ausbilden der Gateisolationsstruktur 90, der Schutzschichtstruktur 98 und der transparenten Elektrodenstruktur aufweist.
  • 6a bis 8d zeigen Draufsichten bzw. Querschnittsansichten zur schrittweisen Darstellung des Verfahrens zur Herstellung des Dünnschichttransistor-Matrixsubstrats gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 6a und 6b sind eine Draufsicht und eine Querschnittsansicht, in welchen die Ausbildung der Gatestrukturen auf dem unteren Substrat 88 in dem ersten Maskenprozess des Verfahrens zur Herstellung des Dünnschichttransistor-Matrixsubstrats gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt ist.
  • Die Gatemetallschicht wird mittels des Verdampfungsverfahrens, wie etwa eines Sputterverfahrens, auf dem unteren Substrat 88 ausgebildet. Nachfolgend wird die Gatemetallschicht mittels des Photolithographieprozesses und des Ätzprozesses unter Verwendung der ersten Maske strukturiert. Dann werden die Gatestrukturen einschließlich der Gateleitung 52, der Gateelektrode 54 und des Gateanschlusses 56 ausgebildet. Als Gatemetall werden Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd) usw. als Einzelschicht oder Doppelschichtstruktur verwendet.
  • 7a bis 7c sind eine Draufsicht und eine Querschnittsansicht des Substrats einschließlich der Source-/Drainstruktur, zur Darstellung der Ausbildung der Halbleiterstruktur mittels des zweiten Maskenprozesses des Verfahrens zur Herstellung des Dünnschichttransistor-Matrixsubstrats gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Genauer werden auf dem unteren Substrat 88, wo die Gatestrukturen mittels des Verdampfungsverfahrens wie etwa PECVD, Sputtern usw. ausgebildet werden, eine Gateisolationsschicht 90a, eine amorphe Siliziumschicht, eine amorphe n+-Siliziumschicht und eine Source-/Drain-Metallschicht aufeinanderfolgend ausgebildet. Als Material für die Gateisolationsschicht 90a wird ein anorganisches isolierendes Material wie etwa Siliziumoxid (SiOx) oder Siliziumnitrid (SiNx) oder dergleichen verwendet. Als Source-/Drainmaterial wird Molybdän, Titan, Tantal, eine Molybdänlegierung oder dergleichen verwendet.
  • Anschließend wird, wie in 7b gezeigt ist, mittels des Photolithographieprozesses und des Ätzprozesses unter Verwendung der zweiten Maske eine Photoresiststruktur 71b ausgebildet. In diesem Falle hat, als die zweite Maske, mittels Verwendung der Beugungsbelichtungsmaske, welche den Beugungsbelichtungsabschnitt in dem Kanalabschnitt des Dünnschichttransistors aufweist, die Photoresiststruktur des Kanalabschnitts eine geringere Höhe als diejenige des Source-/Drainstrukturabschnitts.
  • Anschließend wird gemäß 7c mittels eines Nassätzprozesses unter Verwendung der Photoresiststruktur 71b die Source-/Drain-Metallschicht strukturiert und es werden auf diese Weise die Source-/Drainstrukturen einschließlich der Datenleitung 58, der Sourceelektrode 60, der Drainelektrode 62 und der Sourceelektrode 60 sowie die Speicherelektrode 64 ausgebildet.
  • Dann werden mittels des Trockenätzprozesses unter Verwendung der gleichen Photoresiststruktur 71b die amorphe n+-Siliziumschicht und die amorphe Siliziumschicht zur gleichen Zeit strukturiert und so die ohmsche Kontaktschicht 94 und die aktive Schicht 92 ausgebildet.
  • In dem Kanalabschnitt werden, nachdem die Photoresiststruktur 71a, welche eine relativ geringe Höhe aufweist, mittels des Veraschungsprozesses entfernt wurde, die Source-/Drainstruktur des Kanalabschnittes und das ohmsche Kontaktloch 94 mittels des Trockenätzprozesses geätzt. Die aktive Schicht 92 des Kanalabschnittes wird folglich freigelegt, und die Sourceelektrode 60 und die Drainelektrode 62 werden separiert.
  • Nachfolgend wird die Photoresiststruktur, welche auf dem Source-/Drainstrukturabschnitt existiert, mittels des Abstreifprozesses entfernt.
  • 8a bis 8d sind Draufsichten und Querschnittsansichten des Substrats einschließlich der Gateisolationsstruktur 90, der Schutzschichtstruktur 98 und der transparenten Elektrodenstruktur, welche mittels des dritten Maskenprozesses des Verfahrens zur Herstellung des Dünnschichttransistor-Matrixsubstrats gemäß einer Ausführungsform der vorliegenden Erfindung gebildet werden.
  • Genauer wird auf der Gateisolationsschicht 90a, auf der die Source-/Drainstrukturen ausgebildet sind, mittels des Verdampfungsverfahrens wie etwa Sputtern oder dergleichen, die Schutzschicht 98a ausgebildet, wobei ein anorganisches isolierendes Material wie etwa SiNx, SiOx oder eine organische Acrylverbindung mit niedrigem Dielektrizitätskoeffizienten oder ein organisches isolierendes Material wie etwa BCB oder PFCB vollständig aufgedampft wird, und auf der Schutzschicht 98a wird der Photoresist vollständig ausgebreitet. Nachfolgend wird mittels des Photolithographieprozesses unter Verwendung der dritten Maske, wie in 8b gezeigt ist, die Photoresiststruktur 71c ausgebildet. Daraufhin werden, unter Verwendung der Photoresiststruktur 71c als Maske, die Schutzschicht 98a und die Gateisolationsschicht 90a strukturiert, und anschließend werden in dem übrigen Bereich außer dem Bereich, wo die transparente Elektrodenstruktur ausgebildet ist, die Gateisolationsstruktur 90 und die Schutzschicht 98 gebildet. Anschließend wird auf dem Substrat 88, wo die Photoresiststruktur 71c existiert, wie in 8c gezeigt ist, mittels des Verdampfungsverfahrens, wie etwa dem Sputtern oder dergleichen, das transparente Elektrodenmaterial 74a aufgedampft. Als transparentes Elektrodenmaterial 74a wird Indium-Zinn-Oxid (ITO), Zinn-Oxid (TO) oder Indium-Zink-Oxid (IZO) verwendet. In dem Dünnschichttransistor-Matrixsubstrat, wo das transparente Elektrodenmaterial 74a aufgedampft ist, wird die Photoresiststruktur 71c mittels des Abstreifprozesses unter Verwendung eines „lift off"-Verfahrens entfernt. Zu diesem Zeitpunkt wird, wenn die Photoresiststruktur 71c reduziert wird, das auf der Photoresiststruktur 71c aufgedampfte transparente Elektrodenmaterial 74a ebenfalls entfernt, und es werden, wie in 8d gezeigt ist, die transparente Struktur einschließlich der Gateanschlussschutzelektrode 74, der Pixelelektrode 76 und der Datenanschlussschutzelektrode 85 ausgebildet.
  • Die Gateanschlussschutzelektrode 74 wird so ausgebildet, dass sie den Gateanschluss 56 abdeckt, und die Pixelelektrode 72 wird elektrisch an die Drainelektrode 62 des Dünnschichttransistors und die Speicherelektrode 66 des Speicherkondensators 78 angeschlossen, und die Datenanschlussschutzelektrode 85 wird elektrisch an den Datenanschluss 64 angeschlossen.
  • Wie oben beschrieben können bei dem Dünnschichttransistor-Matrixsubstrat und dem Verfahren zu dessen Herstellung gemäß der vorliegenden Erfindung die Herstellungskosten weiter reduziert werden, indem die Substratstruktur und der Herstellungsprozess unter Anwendung eines Drei-Masken-Prozesses vereinfacht werden, so dass die Herstellungsausbeute vergrößert werden kann.
  • Insbesondere kann bei dem Dünnschichttransistor-Matrixsubstrat und dem Verfahren zu dessen Herstellung gemäß der vorliegenden Erfindung die Anzahl von Maskenprozessen reduziert werden, indem die transparente Elektrodenstruktur mittels des Abstreifprozesses ausgebildet wird, wobei die gleiche Photoresiststruktur verwendet wird, welche in dem Strukturierungsprozess der Gateisolationsschicht und der Schutzschicht beim Strukturieren der transparenten Elektrode hierauf verwendet wird.
  • Es versteht sich für den Fachmann, dass diverse Modifikationen und Variationen bei der vorliegenden Erfindung durchgeführt werden können, ohne von dem Prinzip oder dem Umfang der Erfindung abzuweichen. Folglich deckt die vorliegende Erfindung Modifikationen und Variationen der Erfindung ab, sofern diese innerhalb der Reichweite der beigefügten Ansprüche und ihren Äquivalenten liegen.

Claims (8)

  1. Dünnschichttransistor-Matrixsubstrat, aufweisend: – eine Gatestruktur mit: • einer Gateelektrode (54) des Dünnschichttransistors (80); • einer Gateleitung (52), an welche die Gateelektrode (54) angeschlossen ist; und • einem Gateanschluss (82), an welchen die Gateleitung (52) angeschlossen ist; – eine über der Gatestruktur angeordnete Source-/Drainstruktur mit: • einer Sourceelektrode (60) und einer Drainelektrode (62) des Dünnschichttransistors (80); • einer an die Sourceelektrode (60) angeschlossenen Datenleitung (58); • einem an die Datenleitung (58) angeschlossenen Datenanschluss (84); und • einer in Überlagerung mit der Gateleitung (52) ausgebildeten Speicherelektrode (66); – eine Halbleiterstruktur, die im Bereich des Kanalabschnitts des Dünnschichttransistors (80), im Bereich eines Speicherkondensators (78) und im Bereich des Datenanschlusses (84) ausgebildet ist; – eine transparente Elektrodenstruktur mit: • einer an die Drainelektrode (62) und die Speicherelektrode (66) angeschlossenen Pixelelektrode (72), • einer den Gateanschluss (82) bedeckenden Gateanschlussschutzelektrode (74), und • einer den Datenanschluss (84) bedeckenden Datenanschlussschutzelektrode (76); – eine Schutzstruktur (98) und eine Gateisolationsstruktur (90), wobei • sowohl die Schutzstruktur (98) als auch die Gateisolationsstruktur (90) in Bereichen ausgebildet sind, in denen keine transparente Elektrodenstruktur ausgebildet ist; und • die transparente Elektrodenstruktur nicht von der Schutzstruktur (98) überlappt ist.
  2. Dünnschichttransistor-Matrixsubstrat gemäß dem Anspruch 1, wobei die Schutzstruktur (98) die Drainelektrode (62) und die Speicherelektrode (66) partiell freilegt, so dass die transparente Elektrodenstruktur nicht von der Schutzschichtstruktur (98) überlappt ist und die Pixelelektroden (72) sich an die Schutzstruktur (98) anschließt.
  3. Verfahren zum Herstellen eines Dünnschichttransistor-Matrixsubstrats, wobei das Verfahren folgende Schritte aufweist: i) Ausbilden, unter Verwendung eines ersten Maskenprozesses, • einer Gateelektrode (54) eines Dünnschichttransistors (80) auf dem Substrat, • einer an die Gateelektrode (54) angeschlossenen Gateleitung (52), und • einer Gatestruktur einschließlich eines an die Gateleitung (52) angeschlossenen Gateanschlusses (82); ii) Ausbilden einer Gateisolationsschicht (90a) auf dem Substrat im Bereich der Gatestruktur; iii) Ausbilden, unter Verwendung eines zweiten Maskenprozesses, • einer Source-/Drainstruktur, mit • einer Sourceelektrode (60) und einer Drainelektrode (62) des Dünnschichttransistors (80); • einer an die Sourceelektrode (60) angeschlossenen Datenleitung (58); • einem an die Datenleitung (58) angeschlossenen Datenanschluss (84); und • einer in Überlagerung mit der Gateleitung (52) ausgebildeten Speicherelektrode (66), • und einer Halbleiterstruktur, die im Bereich des Kanalabschnitts des Dunnschichttransistors (80), im Bereich des Speicherkondensators (78) und im Bereich des Datenanschlusses (84) ausgebildet wird, iv) Ausbilden, unter Verwendung eines dritten Maskenprozesses, einer Gateisolationsstruktur (90) und einer Schutzstruktur (98), wobei sowohl die Schutzstruktur (98) als auch die Gateisolationsstruktur (90) in Bereichen ausgebildet sind, in denen keine transparente Elektrodenstruktur ausgebildet wird; v) Ausbilden, unter Verwendung eines „lift-off"-Verfahrens, einer transparenten Elektrodenstruktur, die eine an die Drainelektrode (62) und die Speicherelektrode (66) angeschlossene Pixelelektrode (72), eine den Gateanschluss (82) bedeckende Gateanschlussschutzelektrode (74), und eine den Datenanschluss (84) bedeckende Datenanschlussschutzelektrode (76) aufweist, wobei die transparente Elektrodenstruktur nicht von der Schutzstruktur (98) überlappt wird.
  4. Verfahren zum Herstellen eines Dünnschichttransistor-Matrixsubstrats gemäß dem Anspruch 3, wobei im zweiten Maskenprozess eine Beugungsbelichtungsmaske verwendet wird, welche den Beugungsbelichtungsabschnitt in dem Kanalabschnitt des Dünnschichttransistors (80) aufweist.
  5. Verfahren zum Herstellen eines Dünnschichttransistor-Matrixsubstrats gemäß dem Anspruch 3 oder 4, wobei der zweite Maskenprozess folgende Schritte aufweist: i) Sequentielles Ausbilden einer Halbleiterschicht und einer Source-/Drain-Metallschicht auf der Gateisolationsschicht (90a); ii) Ausbilden, unter Verwendung der Beugungsbelichtungsmaske, einer Photoresiststruktur (71b), die im Kanalabschnitt des Dünnschichttransistors (80) eine geringere Höhe als im Source-/Drainstrukturabschnitt aufweist; iii) Strukturieren der Source-/Drain-Metallschicht und der Halbleiterschicht (92) unter Verwendung der Photoresiststruktur (71b); iv) Veraschen der Photoresiststruktur (71b) auf eine vorbestimmte Tiefe; v) Entfernen der Source-/Drain-Metallschicht des Kanalabschnitts des Dünnschichttransistors (80) unter Verwendung der veraschten Photoresiststruktur; und vi) Entfernen der Photoresiststruktur mittels eines Abstreifprozesses.
  6. Verfahren zum Herstellen eines Dünnschichttransistor-Matrixsubstrats gemäß dem Anspruch 5, wobei die Photoresiststruktur (71b) im Kanalabschnitt des Dünnschichttransistors (80) eine geringere Höhe als die Speicherelektrode (66) aufweist.
  7. Verfahren zum Herstellen eines Dünnschichttransistor-Matrixsubstrats, gemäß einem der Ansprüche 3 bis 6, wobei der dritte Maskenprozess folgende Schritte aufweist: i) Ausbilden einer Schutzschicht (98a) auf dem Substrat, auf dem die Source-/Drainstruktur ausgebildet ist; ii) Ausbilden einer Photoresiststruktur (71c) unter Verwendung einer dritten Maske; iii) Ausbilden der Gateisolationsstruktur (90) und der Schutzschichtstruktur (98) unter Verwendung der Photoresiststruktur (71c); iv) Aufdampfen eines transparenten Elektrodenmaterials auf dem Substrat, auf dem die Photoresiststruktur (71c) ausgebildet ist; und v) Ausbilden der transparenten Elektrodenstruktur mittels eines „lift-off"-Verfahrens, wobei die Photoresiststruktur (71c) und das auf der Photoresiststruktur (71c) angeordnete transparente Elektrodenmaterial entfernt werden.
  8. Verfahren zum Herstellen eines Dünnschichttransistor-Matrixsubstrats gemäß einem der Ansprüche 3 bis 7, wobei die Schutzschichtstruktur (98) die Drainelektrode (62) und die Speicherelektrode (66) partiell freilegt, so dass die transparente Elektrodenstruktur nicht von der Schutzstruktur (98) überlappt wird und die Pixelelektrode (72) sich an die Schutzstruktur (98) anschließt.
DE10355666A 2002-12-31 2003-11-28 Dünnschichttransistor-Matrixsubstrat sowie Verfahren zu dessen Herstellung Expired - Fee Related DE10355666B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020020088323A KR100904270B1 (ko) 2002-12-31 2002-12-31 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR2002-88323 2002-12-31

Publications (2)

Publication Number Publication Date
DE10355666A1 DE10355666A1 (de) 2004-07-22
DE10355666B4 true DE10355666B4 (de) 2007-07-19

Family

ID=32588941

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10355666A Expired - Fee Related DE10355666B4 (de) 2002-12-31 2003-11-28 Dünnschichttransistor-Matrixsubstrat sowie Verfahren zu dessen Herstellung

Country Status (6)

Country Link
US (2) US7166498B2 (de)
JP (1) JP4107662B2 (de)
KR (1) KR100904270B1 (de)
CN (1) CN1244953C (de)
DE (1) DE10355666B4 (de)
TW (1) TWI278710B (de)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100640211B1 (ko) * 2003-04-03 2006-10-31 엘지.필립스 엘시디 주식회사 액정표시장치의 제조방법
KR100560401B1 (ko) * 2003-11-04 2006-03-14 엘지.필립스 엘시디 주식회사 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR100617290B1 (ko) * 2003-12-30 2006-08-30 엘지.필립스 엘시디 주식회사 반사투과형 액정표시장치용 어레이기판과 그 제조방법
KR101121620B1 (ko) * 2004-06-05 2012-02-28 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR101112538B1 (ko) * 2004-07-27 2012-03-13 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101056013B1 (ko) * 2004-08-03 2011-08-10 엘지디스플레이 주식회사 액정표시장치용 어레이기판 제조방법
TWI300149B (en) * 2004-11-05 2008-08-21 Au Optronics Corp Pixel structure and manufracturing method thereof
KR101121988B1 (ko) * 2004-12-29 2012-02-29 엘지디스플레이 주식회사 박막 트랜지스터 기판의 제조 방법 및 그를 이용한 평판표시 패널의 제조방법
KR101107682B1 (ko) * 2004-12-31 2012-01-25 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
CN100363828C (zh) * 2005-01-04 2008-01-23 友达光电股份有限公司 画素结构及其制造方法与储存电容结构
KR20060089526A (ko) * 2005-02-04 2006-08-09 삼성전자주식회사 박막 트랜지스터 표시판과 그 제조 방법
JP5342731B2 (ja) * 2005-03-25 2013-11-13 エーユー オプトロニクス コーポレイション 液晶表示装置とその製造方法
KR101137873B1 (ko) 2005-04-11 2012-04-20 엘지디스플레이 주식회사 패드전극 형성방법, 그를 이용한 액정표시소자의 제조방법,및 그 방법에 의해 제조된 액정표시소자
KR100919636B1 (ko) * 2005-06-30 2009-09-30 엘지디스플레이 주식회사 리프트 오프를 이용한 패턴 형성 방법과 이를 이용한액정표시장치용 어레이 기판의 제조방법
KR20070049742A (ko) 2005-11-09 2007-05-14 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
KR101201707B1 (ko) * 2005-12-09 2012-11-15 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR20070070806A (ko) * 2005-12-29 2007-07-04 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR20070070718A (ko) * 2005-12-29 2007-07-04 엘지.필립스 엘시디 주식회사 박막 트랜지스터 기판의 제조방법
KR20070071012A (ko) * 2005-12-29 2007-07-04 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 이의 제조 방법
KR20070070382A (ko) * 2005-12-29 2007-07-04 엘지.필립스 엘시디 주식회사 액정 표시 장치용 어레이 기판 및 그 제조 방법
US20070273803A1 (en) * 2006-05-25 2007-11-29 Meng-Chi Liou Active component array substrate and fabricating method thereof
KR101201972B1 (ko) * 2006-06-30 2012-11-15 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이의 제조 방법
KR101316635B1 (ko) * 2006-07-27 2013-10-15 삼성디스플레이 주식회사 표시 기판의 제조 방법, 표시 기판 및 마스크
JP4976089B2 (ja) * 2006-09-15 2012-07-18 インフォビジョン オプトエレクトロニクス ホールデングズ リミティッド 多面取り薄膜トランジスタアレイ基板および液晶表示装置
US8357937B2 (en) * 2006-12-19 2013-01-22 Lg Display Co., Ltd. Thin film transistor liquid crystal display device
TWI325638B (en) * 2007-01-22 2010-06-01 Au Optronics Corp Method for manufacturing pixel structure
TWI331401B (en) * 2007-04-12 2010-10-01 Au Optronics Corp Method for fabricating a pixel structure and the pixel structure
TW200910599A (en) * 2007-08-21 2009-03-01 Au Optronics Corp Method for manufacturing pixel structure
TWI466298B (zh) * 2007-09-11 2014-12-21 Au Optronics Corp 畫素結構的製作方法
TWI408812B (zh) * 2007-12-10 2013-09-11 Au Optronics Corp 畫素結構的製作方法
KR101801974B1 (ko) * 2009-12-31 2017-11-28 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 액정표시장치 및 이들의 제조방법
TWI427784B (zh) 2010-07-16 2014-02-21 Au Optronics Corp 畫素結構的製造方法及有機發光元件的製造方法
US8558960B2 (en) 2010-09-13 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
JP5891952B2 (ja) * 2012-05-29 2016-03-23 株式会社ジャパンディスプレイ 表示装置の製造方法
KR101942850B1 (ko) * 2013-02-27 2019-04-17 엘지디스플레이 주식회사 액정표시장치와 그 제조 방법
TWI572020B (zh) * 2016-01-19 2017-02-21 友達光電股份有限公司 陣列基板以及其製作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0724183A2 (de) * 1995-01-30 1996-07-31 Hitachi, Ltd. Flussigkristall-Anzeige und Verfahren zu ihrer Herstellung
DE19744098A1 (de) * 1997-10-06 1999-04-15 Bosch Gmbh Robert Verfahren zur Herstellung einer Matrix aus Dünnschichttransistoren, insbesondere mit a:Si-H als Halbleiter, für Flüssigkristallbildschirme
DE19906815A1 (de) * 1998-02-20 1999-09-02 Lg Lcd Inc Flüssigkristallanzeige und Verfahren zur Herstellung derselben
US20020054247A1 (en) * 2000-11-07 2002-05-09 Lg.Philips Lcd Co., Ltd. Method for fabricating an array substrate of a liquid crystal display device
DE10220173A1 (de) * 2001-05-07 2002-11-28 Lg Philips Lcd Co Flüssigkristallanzeige-Vorrichtung und Verfahren zum Herstellen derselben

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4855806A (en) * 1985-08-02 1989-08-08 General Electric Company Thin film transistor with aluminum contacts and nonaluminum metallization
JPH06102528A (ja) 1992-09-18 1994-04-15 Fujitsu Ltd 薄膜トランジスタマトリックスの製造方法
JP3238020B2 (ja) 1994-09-16 2001-12-10 株式会社東芝 アクティブマトリクス表示装置の製造方法
JP3413000B2 (ja) * 1996-01-25 2003-06-03 株式会社東芝 アクティブマトリックス液晶パネル
US6287899B1 (en) 1998-12-31 2001-09-11 Samsung Electronics Co., Ltd. Thin film transistor array panels for a liquid crystal display and a method for manufacturing the same
US6524876B1 (en) * 1999-04-08 2003-02-25 Samsung Electronics Co., Ltd. Thin film transistor array panels for a liquid crystal display and a method for manufacturing the same
JP2002176062A (ja) 2000-02-04 2002-06-21 Matsushita Electric Ind Co Ltd 表示装置用の基板の製造方法
JP2002098995A (ja) * 2000-09-25 2002-04-05 Sharp Corp 液晶用マトリクス基板の製造方法
KR100776509B1 (ko) * 2000-12-30 2007-11-16 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
KR100799464B1 (ko) * 2001-03-21 2008-02-01 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
KR100807580B1 (ko) * 2001-06-19 2008-02-28 엘지.필립스 엘시디 주식회사 액정 표시장치의 제조방법
KR100499371B1 (ko) * 2002-04-17 2005-07-04 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100456151B1 (ko) * 2002-04-17 2004-11-09 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100874643B1 (ko) * 2002-09-17 2008-12-17 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
KR20040061195A (ko) * 2002-12-30 2004-07-07 엘지.필립스 엘시디 주식회사 액정표시패널 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0724183A2 (de) * 1995-01-30 1996-07-31 Hitachi, Ltd. Flussigkristall-Anzeige und Verfahren zu ihrer Herstellung
DE19744098A1 (de) * 1997-10-06 1999-04-15 Bosch Gmbh Robert Verfahren zur Herstellung einer Matrix aus Dünnschichttransistoren, insbesondere mit a:Si-H als Halbleiter, für Flüssigkristallbildschirme
DE19906815A1 (de) * 1998-02-20 1999-09-02 Lg Lcd Inc Flüssigkristallanzeige und Verfahren zur Herstellung derselben
US20020054247A1 (en) * 2000-11-07 2002-05-09 Lg.Philips Lcd Co., Ltd. Method for fabricating an array substrate of a liquid crystal display device
DE10220173A1 (de) * 2001-05-07 2002-11-28 Lg Philips Lcd Co Flüssigkristallanzeige-Vorrichtung und Verfahren zum Herstellen derselben

Also Published As

Publication number Publication date
CN1514468A (zh) 2004-07-21
JP2004310043A (ja) 2004-11-04
US7166498B2 (en) 2007-01-23
KR20040062013A (ko) 2004-07-07
US7411217B2 (en) 2008-08-12
US20070051955A1 (en) 2007-03-08
CN1244953C (zh) 2006-03-08
TW200424639A (en) 2004-11-16
US20040129943A1 (en) 2004-07-08
JP4107662B2 (ja) 2008-06-25
DE10355666A1 (de) 2004-07-22
KR100904270B1 (ko) 2009-06-25
TWI278710B (en) 2007-04-11

Similar Documents

Publication Publication Date Title
DE10355666B4 (de) Dünnschichttransistor-Matrixsubstrat sowie Verfahren zu dessen Herstellung
DE102004053587B4 (de) Flüssigkristalldisplay-Tafel und Verfahren zu deren Herstellung
DE69630255T2 (de) Anzeigevorrichtung mit aktiver Matrix
DE69631099T2 (de) Durchscheinende Anzeigevorrichtung
DE10317627B4 (de) Verfahren zur Herstellung eines Matrixsubstrats für eine Flüssigkristallanzeigevorrichtung
DE102004051624B4 (de) Dünnschichttransistor-Substrat für eine Anzeigevorrichtung und Herstellungsverfahren desselben
DE102005058680B4 (de) Herstellungsverfahren eines TFT-Array-Substrats
DE102004015276B4 (de) Flüssigkristallanzeige, welche zum Anlegen eines horizontalen elektrischen Feldes ausgelegt ist, und Verfahren zu deren Herstellung
DE19758065C2 (de) Verfahren zur Herstellung eines aktiven Paneels für eine Flüssigkristallanzeigevorrichtung
DE102006060731B4 (de) Flüssigkristallanzeigevorrichtung und Verfahren zu deren Herstellung
DE19811624B4 (de) Aktives Paneel für eine LCD und Herstellungsverfahren für ein aktives Paneel einer LCD
DE19809084C2 (de) Flüssigkristallanzeigevorrichtung und Herstellungsverfahren dafür
DE19610283B4 (de) Verfahren zum Herstellen einer Flüssigkristallanzeigevorrichtung mit Speicherkondensatoren erhöhter Kapazität und Flüssigkristallvorrichtung
DE102005027445B4 (de) Dünnschichttransistorarray-Substrat und Herstellungsverfahren für ein solches
DE102005029265B4 (de) Arraysubstrat für ein LCD sowie zugehöriges Herstellverfahren
DE102006057773B4 (de) Matrixsubstrat für eine In-Plane-Switching LCD-Vorrichtung, In-Plane Switching LCD-Vorrichtung und Verfahren zu dessen Herstellung
DE10354866B4 (de) Verfahren zum Herstellen einer Flüssigkristallanzeigevorrichtung
DE19808989B4 (de) Dünnschichttransistor und Herstellungsverfahren dafür
DE102004028991B4 (de) Dünnschichttransistorarray-Substrat und Herstellverfahren für ein solches
DE19814676A1 (de) Flüssigkristallanzeige und Herstellungsverfahren dafür
DE102004048723B4 (de) Herstellverfahren für ein Dünnschichttransistorarray-Substrat
DE10317628A1 (de) Matrixsubstrat für eine Flüssigkristallanzeigevorrichtung und Verfahren zu dessen Herstellung
DE19714692C2 (de) Dünnschichttransistor und Herstellungsverfahren dafür
DE10150432A1 (de) Arraysubstrat für eine Flüssigkristallanzeige und Verfahren zu dessen Herstellung
DE102018202462B4 (de) Flüssigkristallanzeigefeld und Flüssigkristallanzeigevorrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: LG DISPLAY CO., LTD., SEOUL, KR

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee