DE112006002300B4 - Vorrichtung zum Stapeln von DRAMs - Google Patents

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Abstract

Ein Speicherbaustein (700), aufweisend: mehrere integrierte dynamische Direktzugriffsspeicher(”DRAM”)-Schaltkreise (720), die in einer vertikalen Richtung gestapelt sind und einen Speicherkern aus mehreren Zellen aufweisen, auf den mit einer ersten Geschwindigkeit zugegriffen werden kann, wobei die mehreren integrierten DRAM-Schaltkreise einen Arbeitspool (885, 886) von integrierten DRAM-Schaltkreisen und einen Ersatzpool (895) von integrierten DRAM-Schaltkreisen aufweisen; und einen integrierten Schnittstellenschaltkreis (710) zum Bilden einer Schnittstelle zwischen den integrierten DRAM-Schaltkreisen und einem Speicherbus (730) mit einer Geschwindigkeit, die größer als die erste Geschwindigkeit ist, wobei der integrierte Schnittstellenschaltkreis konfiguriert ist, um zumindest einen integrierten DRAM-Schaltkreis von dem Arbeitspool von integrierten DRAM-Schaltkreisen durch zumindest einen integrierten DRAM-Schaltkreis von dem Ersatzpool von integrierten DRAM-Schaltkreisen zu ersetzen.

Description

  • Querverweise auf verwandte Anmeldungen
  • Diese Patentanmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung mit dem Titel ”Methods and Apparatus of Stacking DRAMs”, Anmeldenummer 60/713,815, eingereicht am 2. September 2005.
  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft das Gebiet der Herstellung kundenspezifischer Speichersysteme auf kosteneffektive Weise für ein weites Feld von Märkten.
  • Allgemeiner Stand der Technik
  • Der dynamische Direktzugriffsspeicher (Dynamic Random Access Memory – DRAM) ist der populärste Typ eines flüchtigen Speichers und wird weithin in einer Anzahl unterschiedlicher Märkte verwendet. Die Popularität von DRAMs ist vor allem auf ihre Kosteneffektivität (Mb/$) zurückzuführen. Der PC-Hauptspeichermarkt ist seit jeher der größte Abnehmer von DRAMs.
  • Die Geschwindigkeit von DRAM-Schnittstellen in verschiedenen wichtigen Märkten nimmt rasant zu. Zum Beispiel verwendet der PC-Markt heute 667-MHz-DDR2-SDRAMs. Die Branche ist auf dem Weg, im Jahr 2006 800-MHz-DDR2-SDRAMs zu verwenden. Es wird derzeit außerdem an der Entwicklung von DDR3-SDRAMs gearbeitet, deren erwartete Schnittstellengeschwindigkeiten im Bereich von 800 MHz bis 1600 MHz liegen sollen.
  • Die Signalintegrität wird in dem Maße, wie die Schnittstellengeschwindigkeit zunimmt, zu einer immer größeren Herausforderung. Bei höheren Geschwindigkeiten muss die Anzahl der Lasten auf einem Speicherkanal verringert werden um saubere Signale zu gewährleisten. Wenn zum Beispiel das PC-Desktop-Segment mit 133-MHz-SDRAMs arbeitete, so waren drei DIMM-Schlitze je Speicherkanal (oder Bus oder Schnittstelle) die Norm, wenn ungepufferte Module verwendet wurden. Als dieses Marktsegment zu DDR-SDRAMs und nun DDR2-SDRAMs überging, sank die Anzahl der DIMM-Schlitze je Speicherkanal auf zwei. Es wird prognostiziert, dass bei DDR3-Geschwindigkeiten nur ein einziger DIMM-Schlitz je Speicherkanal möglich sein wird. Dies erlegt der maximalen Speicherkapazität des Systems eine Obergrenze auf.
  • Somit besteht verständlicherweise Bedarf an einer Erfindung, welche die Speicherkapazität eines Systems in einer Weise steigert, die sowohl kosteneffektiv als auch mit bestehenden und künftigen Standards kompatibel ist, während gleichzeitig verschiedene technische Probleme wie die Signalintegrität gelöst werden. Speichersysteme werden beispielsweise beschrieben in US 6,487,102 B1 , US 6,317,352 B1 und US 4,706,166 .
  • Kurzbeschreibung der Erfindung
  • Die vorliegende Erfindung betrifft einen Speicherbaustein gemäß Patentanspruch 1. Bevorzugte Ausführungsformen werden in den untergeordneten Patentansprüchen beschrieben. In einer Ausführungsform werden kapazitätsstarke Speichersysteme unter Verwendung von gestapelten integrierten Speicherschaltkreisen oder -chips hergestellt. Die gestapelten Speicherchips werden in einer solchen Weise hergestellt, dass Probleme wie zum Beispiel die Signalintegrität vermieden werden, während immer noch derzeitige und künftige Speicherstandards erfüllt werden.
  • Kurze Beschreibung der Zeichnungen
  • 1 veranschaulicht eine Ausführungsform für einen FB-DIMM.
  • 2A zeigt die FB-DIMMs von 1 mit Anmerkungen zum Veranschaulichen von Latenzen zwischen einem Speichercontroller und zwei FB-DIMMs.
  • 2B veranschaulicht die Latenz beim Zugreifen auf einen FB-DIMM mit DRAM-Stapeln, wobei jeder Stapel zwei DRAMs enthält.
  • 3 ist ein Blockschaubild, das eine Ausführungsform eines Speicherbausteins veranschaulicht, der mehrere Speicherkernchips aufweist.
  • 4 ist ein Blockschaubild, das eine Ausführungsform zum Partitionieren eines Hochgeschwindigkeits-DRAM-Bausteins in einen asynchronen Speicherkernchip und einen Schnittstellenchip veranschaulicht.
  • 5 ist ein Blockschaubild, das eine Ausführungsform zum Partitionieren eines Speicherbausteins in einen synchronen Speicherchip und einen Datenschnittstellenchip veranschaulicht.
  • 6 veranschaulicht eine Ausführungsform für gestapelte Speicherchips.
  • 7 ist ein Blockschaubild, das eine Ausführungsform zum Verbinden eines Speicherbausteins mit einem DDR2-Speicherbus veranschaulicht.
  • 8a einen ist ein Blockschaubild, das eine Ausführungsform zum Stapeln von Speicherchips auf einem DIMM-Modul veranschaulicht.
  • 8b ist ein Blockschaubild, das eine Ausführungsform zum Stapeln von Speicherchips mit Speicherersetzung (Memory Sparing) veranschaulicht.
  • 8c ist ein Blockschaubild, das den Betrieb eines Arbeitspools aus Stapelspeicher veranschaulicht.
  • 8d ist ein Blockschaubild, das eine Ausführungsform zum Implementieren einer Speicherersetzung für gestapelte Speicherchips veranschaulicht.
  • 8e ist ein Blockschaubild, das eine Ausführungsform zum Implementieren einer Speicherersetzung auf Einzelstapelbasis veranschaulicht.
  • 9a ist ein Blockschaubild, das eine Speicherspiegelung (Memory Mirroring) gemäß einer Ausführungsform veranschaulicht.
  • 9b ist ein Blockschaubild, das eine Ausführungsform für einen Speicherbaustein veranschaulicht, der eine Speicherspiegelung ermöglicht.
  • 9c ist ein Blockschaubild, das eine Ausführungsform für ein gespiegeltes Speichersystem mit Speicherstapeln veranschaulicht.
  • 9d ist ein Blockschaubild, das eine Ausführungsform zum Ermöglichen einer Speicherspiegelung gleichzeitig über alle Stapel eines DIMM hinweg veranschaulicht.
  • 9e ist ein Blockschaubild, das eine Ausführungsform zum Ermöglichen einer Speicherspiegelung auf Einzelstapelbasis veranschaulicht.
  • 10a ist ein Blockschaubild, das einen Stapel von Speicherchips mit Speicher-RAID-Fähigkeit während der Ausführung einer Schreiboperation veranschaulicht.
  • 10b ist ein Blockschaubild, das einen Stapel von Speicherchips mit Speicher-RAID-Fähigkeit während einer Leseoperation veranschaulicht.
  • 11 veranschaulicht eine herkömmliche Impedanzbelastung infolge des Hinzufügens von DRAMs zu einem Hochgeschwindigkeitsspeicherbus.
  • 12 veranschaulicht eine Impedanzbelastung infolge des Hinzufügens von DRAMs zu einem Hochgeschwindigkeitsspeicherbus gemäß einer Ausführungsform.
  • 13 ist ein Blockschaubild, das eine Ausführungsform zum Hinzufügen von Niedriggeschwindigkeitsspeicherchips unter Verwendung eines Stecksockels veranschaulicht.
  • 14 veranschaulicht eine gedruckte Leiterplatte (PCB) mit einem Stecksockel, der auf einem Stapel angeordnet ist.
  • 15 veranschaulicht eine gedruckte Leiterplatte mit einem Stecksockel, der auf der dem Stapel gegenüberliegenden Seite angeordnet ist.
  • 16 veranschaulicht eine aufgerüstete gedruckte Leiterplatte, die einen oder mehrere Speicherchips enthält.
  • 17 ist ein Blockschaubild, das eine Ausführungsform zum Stapeln von Speicherchips veranschaulicht.
  • 18 ist ein Zeitablaufdiagramm zum Implementieren von Speicher-RAID unter Verwendung eines Datenmasken(”DM”)-Signals in einem Drei-Chip-Stapel, der aus 8 Bit breiten DDR2-SDRAMS zusammengesetzt ist.
  • Detaillierte Beschreibung
  • Die Offenbarung der vorläufigen US-Patentanmeldung mit der Seriennummer 60/713,815 und dem Titel ”Methods and Apparatus of Stacking DRAMs”, eingereicht am 2. September 2005, wird hiermit ausdrücklich durch Bezugnahme in den vorliegenden Text aufgenommen.
  • Es gibt Marktsegmente, wie zum Beispiel Server und Arbeitsplatzrechner (workstations), die sehr große Speicherkapazitäten erfordern. Eine Möglichkeit zum Bereitstellen einer großen Speicherkapazität ist die Verwendung vollgepufferter DIMMs (Fully Buffered DIMMs – FB-DIMMs), wobei die DRAMs elektrisch von dem Speicherkanal durch einen höher entwickelten Speicherpuffer (Advanced Memory Buffer – AMB) isoliert sind. Es wird erwartet, dass die FB-DIMM-Lösung in den Marktsegmenten der Server und Arbeitsplatzrechner verwendet wird. Ein AMB fungiert als eine Brücke zwischen dem Speicherkanal und den DRAMs und fungiert außerdem als ein Zwischenverstärker (repeater). Dadurch wird gewährleistet, dass der Speicherkanal immer eine Punkt-zu-Punkt-Verbindung ist. 1 veranschaulicht eine Ausführungsform eines Speicherkanals mit FB-DIMMs. Die FB-DIMMs 100 und 150 enthalten DRAM-Chips (110 und 160) und AMBs 120 und 170. Eine bidirektionale Hochgeschwindigkeits-Teilstrecke 135 (high-speed bi-directional link 135) koppelt einen Speichercontroller 130 mit dem FB-DIMM 100. Gleichermaßen wird das FB-DIMM 100 über die bidirektionale Hochgeschwindigkeits-Teilstrecke 140 mit dem FB-DIMM 150 gekoppelt. Weitere FB-DIMMs können in einer ähnlichen Weise hinzugefügt werden.
  • Die FB-DIMM-Lösung hat einige Nachteile. Die beiden wichtigsten sind die höheren Kosten und die höhere Latenz (d. h. die geringere Leistungsfähigkeit). Es wird erwartet, dass jeder AMB bei Serienfertigung $10–$15 kostet, was ein erheblicher zusätzlicher Anteil an den Speichermodulkosten ist. Außerdem trägt jeder AMB eine erhebliche Latenz (~5 ns) bei. In dem Maße, wie die Speicherkapazität des Systems durch Hinzufügen von mehr FB-DIMMs zunimmt, wird deshalb die Leistung des Systems infolge der Latenzen aufeinanderfolgender AMBs schlechter.
  • Ein alternatives Verfahren zum Erhöhen der Speicherkapazität ist das Übereinanderstapeln von DRAMs. Dies erhöht die Gesamtspeicherkapazität des Systems ohne Hinzufügen zusätzlicher verteilter Lasten (stattdessen wird die elektrische Last an nahezu einem einzigen Punkt hinzugefügt). Außerdem verringert das Übereinanderstapeln von DRAMs die Auswirkung der Leistungsfähigkeit von AMBs, da mehrere FB-DIMMs durch einen einzigen FB-DIMM ersetzt werden können, der gestapelte DRAMs enthält. 2A zeigt die FB-DIMMs von 1 mit Anmerkungen zum Veranschaulichen von Latenzen zwischen einem Speichercontroller und zwei FB-DIMMs. Die Latenz zwischen dem Speichercontroller 130 und dem FB-DIMM 100 ist die Summe von t1 und tc1, wobei t1 die Verzögerung zwischen der Speicherkanalschnittstelle des AMB 120 und der DRAM-Schnittstelle des AMB 120 ist (d. h. die Verzögerung durch AMB 120 bei der Funktion als Brücke) und tc1 die Signalausbreitungsverzögerung zwischen dem Speichercontroller 130 und dem FB-DIMM 100 ist. Es ist zu beachten, dass in t1 die Verzögerung der Adress-/Steuersignale durch den AMB 120 und optional die der Datensignale durch AMB 120 enthalten sind. Außerdem enthält tc1 die Ausbreitungsverzögerung von Signalen von dem Speichercontroller 130 zu dem FB-DIMM 100 und optional die der Signale von dem FB-DIMM 100 zu dem Speichercontroller 130. Wie in 2A gezeigt, ist die Latenz zwischen dem Speichercontroller 130 und dem FB-DIMM 150 die Summe von t2 + t1 + tc1 + tc2, wobei t2 die Verzögerung zwischen Eingangs- und Ausgangsspeicherkanalschnittstellen des AMB 120 ist (d. h. wenn der AMB 120 als Zwischenverstärker arbeitet) und tc2 eine Signalausbreitungsverzögerung zwischen dem FB-DIMM 100 und dem FB-DIMM 150 ist. t2 enthält die Verzögerung der Signale von dem Speichercontroller 130 zu dem FB-DIMM 150 durch den AMB 120 und optional die der Signale vom FB-DIMM 150 zum Speichercontroller 130 durch den AMB 120. Gleichermaßen stellt tc2 die Ausbreitungsverzögerung von Signalen von dem FB-DIMM 100 zu dem FB-DIMM 150 und optional die von Signalen vom FB-DIMM 150 und FB-DIMM 100 dar. t1 stellt die Verzögerung der Signale durch einen AMB-Chip dar, der als eine Brücke fungiert, was in diesem Fall der AMB 170 ist.
  • 2B veranschaulicht die Latenz beim Zugreifen auf einen FB-DIMM mit DRAM-Stapeln, wobei jeder Stapel zwei DRAMs enthält. In einigen Ausführungsformen umfasst ein ”Stapel” mindestens einen DRAM-Chip. In anderen Ausführungsformen umfasst ein ”Stapel” einen Schnittstellen- oder Pufferchip mit mindestens einem DRAM-Chip. Der FB-DIMM 210 enthält drei Stapel von DRAMs (220, 230 und 240) und den AMB 250, worauf durch den Speichercontroller 200 zugegriffen wird. Wie in 2B gezeigt, ist die Latenz für das Zugreifen auf die DRAM-Stapel die Summe von t1 und tc1. Aus 2A und 2B ist zu ersehen, dass die Latenz in einem Speicherkanal mit einem FB-DIMM, der 2-DRAM-Stapel enthält, geringer ist als in einem Speicherkanal mit zwei standardisierten FB-DIMMs (d. h. FB-DIMMs mit individuellen DRAMs). Es ist zu beachten, dass 2B den Fall von zwei standardisierten FB-DIMMs im Vergleich zu einem FB-DIMM zeigt, der als ein Beispiel 2-DRAM-Stapel verwendet. Jedoch kann dies zu n standardisierten FB-DIMMs im Vergleich zu einem FB-DIMM, der n-DRAM-Stapel verwendet, ausgeweitet werden.
  • Das Übereinanderstapeln von Hochgeschwindigkeits-DRAMs hat seine eigenen Herausforderungen. In dem Maße, wie Hochgeschwindigkeits-DRAMs gestapelt werden, addieren sich ihre jeweiligen elektrischen Lasten oder Eingangsparasiten (Eingangskapazität, Eingangsinduktivität usw.), was zu Problemen mit der Signalintegrität und der elektrischen Belastung führt und deshalb die maximale Schnittstellengeschwindigkeit senkt, mit der ein Stapel arbeiten kann. Außerdem erhöht die Verwendung von quellensynchronen Abtast-Signalen (Strobe-Signalen) zusätzlich die Komplexität, wenn Hochgeschwindigkeits-DRAMs gestapelt werden.
  • Das Übereinanderstapeln von Niedriggeschwindigkeits-DRAMs ist einfacher als das Übereinanderstapeln von Hochgeschwindigkeits-DRAMs. Eine sorgfältige Untersuchung eines Hochgeschwindigkeits-DRAM zeigt, dass er aus einem Niedriggeschwindigkeitsspeicherkern und einer Hochgeschwindigkeitsschnittstelle besteht. Wenn wir also einen Hochgeschwindigkeits-DRAM in zwei Chips trennen können, nämlich einen Niedriggeschwindigkeitsspeicherchip und einen Hochgeschwindigkeitsschnittstellenchip, so können wir mehrere Niedriggeschwindigkeitsspeicherchips hinter einem einzigen Hochgeschwindigkeitsschnittstellenchip stapeln.
  • 3 ist ein Blockschaubild, das eine Ausführungsform eines Speicherbausteins veranschaulicht, der mehrere Speicherkernchips enthält. Der Speicherbaustein 320 enthält einen Hochgeschwindigkeitsschnittstellenchip 300 und mehrere Niedriggeschwindigkeitsspeicherchips 310, die hinter dem Hochgeschwindigkeitsschnittstellenchip 300 gestapelt sind. Eine Möglichkeit des Partitionierens ist das Trennen eines Hochgeschwindigkeits-DRAM in einem breiten asynchronen Niedriggeschwindigkeitsspeicherkern und einen Hochgeschwindigkeitsschnittstellenchip.
  • 4 ist ein Blockschaubild, das eine Ausführungsform zum Partitionieren eines Hochgeschwindigkeits-DRAM-Bausteins in einen asynchronen Speicherkern und einen Schnittstellenchip veranschaulicht. Der Speicherbaustein 400 enthält einen asynchronen Speicherkernchip 420, der über den Schnittstellenchip 410 mit einem Speicherkanal verbunden ist. Wie in 4 gezeigt, empfängt der Schnittstellenchip 410 eine Adresse (430), einen Befehl (440) und Daten (460) von einem externen Datenbus und verwendet Adresse (435), Befehl und Steuerung (445 und 450) und Daten (465) über einen internen Datenbus zum Kommunizieren mit dem asynchronen Speicherkernchip 420.
  • Es ist jedoch anzumerken, dass auch verschiedene andere Partitionen möglich sind. Zum Beispiel arbeitet der Adressbus eines Hochgeschwindigkeits-DRAM in der Regel mit einer geringeren Geschwindigkeit als der Datenbus. Bei einem DDR400-DDR-SDRAM arbeitet der Adressbus mit einer Geschwindigkeit von 200 MHz, während der Datenbus mit einer Geschwindigkeit von 400 MHz arbeitet, wohingegen bei einem DDR2-800-DDR2-SDRAM der Adressbus mit einer Geschwindigkeit von 400 MHz arbeitet, während der Datenbus mit einer Geschwindigkeit von 800 MHz arbeitet. Hochgeschwindigkeits-DRAMs verwenden ”Vor-Laden” (Prefetching), um hohe Datenraten zu unterstützen. So arbeitet ein DDR2-800-Baustein intern mit einer Rate, die einer 200 MHz-Rate entspricht, außer dass vom Speicherkern aus für jede Lese- oder Schreiboperation auf 4n Datenbits zugegriffen wird, wobei n die Breite des externen Datenbusses ist. Die 4n internen Datenbits werden auf die n externen Datenanschlussstifte multiplexiert/demultiplexiert, wodurch die externen Datenanschlussstifte mit dem Vierfachen der internen Datenrate von 200 MHz arbeiten können.
  • Eine weitere Möglichkeit des Partitionierens zum Beispiel eines n Bit breiten Hochgeschwindigkeits-DDR2-SDRAM könnte somit darin bestehen, ihn in einen langsameren, 4n Bit breiten, synchronen DRAM-Chip und einen Hochgeschwindigkeits-Datenschnittstellenchip zu trennen, der das Multiplexieren/Demultiplexieren der 4n zu n Daten ausführt.
  • 5 ist ein Blockschaubild, das eine Ausführungsform zum Partitionieren eines Speicherbausteins in einen synchronen Speicherchip und einen Datenschnittstellenchip veranschaulicht. Bei dieser Ausführungsform enthält der Speicherbaustein 500 einen synchronen Speicherchip 510 und einen Datenschnittstellenchip 520. Der synchrone Speicherchip 510 empfängt die Adresse (530) und den Befehl und Takt 540 von einem Speicherkanal. Er ist außerdem durch Befehl und Steuerung (550) und Daten 570 über einen 4n Bit breiten internen Datenbus mit dem Datenschnittstellenchip 520 verbunden. Der Datenschnittstellenchip 520 ist mit einem n Bit breiten externen Datenbus 545 und einem 4n Bit breiten internen Datenbus 570 verbunden. In einer Ausführungsform kann ein n Bit breiter Hochgeschwindigkeits-DRAM in einen m × n Bit breiten synchronen DRAM-Chip und einen Hochgeschwindigkeits-Datenschnittstellenchip partitioniert werden, der das Multiplexieren/Demultiplexieren der m × n zu n Daten ausführt, wobei m der Betrag des Vor-Ladens (Prefetching) ist, m > 1 ist und m in der Regel eine gerade Zahl ist.
  • Wie oben erläutert, sind zwar mehrere verschiedene Partitionen möglich, doch in einigen Ausführungsformen sollte das Partitionieren in einer solchen Weise vorgenommen werden, dass:
    das Host-System nur eine einzige Last (je DIMM in den Ausführungsformen, wo sich die Speicherbausteine auf einem DIMM befinden) auf den Hochgeschwindigkeitssignalen oder Anschlussstiften des Speicherkanals oder -busses sieht und
    die Speicherchips, die übereinander gestapelt werden sollen, mit einer Geschwindigkeit arbeiten, die geringer als die Datenrate des Speicherkanals oder -busses (d. h. die Rate des externen Datenbusses) ist, dergestalt, dass das Stapeln dieser Chips nicht die Signalintegrität beeinträchtigt.
  • Auf der Grundlage dessen können mehrere Speicherchips hinter einem einzigen Schnittstellenchip gestapelt werden, der mit einigen oder allen Signalen des Speicherkanals verbunden ist. Es ist zu beachten, dass dies bedeutet, dass einige oder alle E/A-Signale (I/O signals) eines Speicherchips in den Schnittstellenchip anstatt direkt in den Speicherkanal oder -bus des Host-Systems eingespeist werden. Die E/A-Signale von den mehreren Speicherchips können zusammen über den Bus zu dem Schnittstellenchip geleitet werden oder können als individuelle Signale in den Schnittstellenchip eingespeist werden. Gleichermaßen können die E/A-Signale von den mehreren Speicherchips, die direkt in den Speicherkanal oder -bus des Host-Systems eingespeist werden sollen, zusammen über einen Bus geleitet werden oder können als individuelle Signale in den externen Speicherbus eingespeist werden. Es können ein oder mehrere Busse verwendet werden, wenn die E/A-Signale über einen Bus entweder zu dem Schnittstellenchip oder zu dem Speicherkanal oder -bus geleitet werden sollen. Gleichermaßen kann der Strom für die Speicherchips durch den Schnittstellenchip zugeführt werden oder kann direkt von dem Host-System kommen.
  • 6 veranschaulicht eine Ausführungsform für gestapelte Speicherchips. Die Speicherchips (620, 630 und 640) enthalten Eingänge und/oder Ausgänge für s1, s2, s3, s4 sowie v1 und v2. Die Eingänge und/oder Ausgänge s1 und s2 sind an den externen Speicherbus 650 gekoppelt, und die Eingänge und/oder Ausgänge s3 und s4 sind an den Schnittstellenchip 610 gekoppelt. Die Speichersignale s1 und s4 sind Beispiele von Signalen, die nicht über einen Bus geleitet werden. Die Speichersignale s2 und s3 sind Beispiele von über einen Bus geleiteten Speichersignalen. Die Speicherstromschiene v1 ist ein Beispiel von Speicherstrom, der direkt an den externen Bus 650 angeschlossen ist, wohingegen v2 ein Beispiel einer Speicherstromschiene ist, die an die Schnittstelle 610 angeschlossen ist. Die Speicherchips, die übereinander gestapelt werden sollen, können als Einzelchips oder als individuell verkapselte Teile gestapelt werden. Ein Verfahren ist das Stapeln individuell verkapselter Teile, da diese Teile vor dem Stapeln getestet und eingebrannt (burnt in) werden können. Da verkapselte Teile übereinander gestapelt und zusammengelötet werden können, ist es außerdem recht einfach, einen Stapel zu reparieren. Ein veranschaulichendes Beispiel: Wenn ein Teil in dem Stapel ausfallen sollte, so kann der Stapel entlötet und zu individuellen Komponenten vereinzelt werden, der ausgefallene Chip kann gegen einen neuen und funktionstüchtigen Chip ausgetauscht werden, und der Stapel kann wieder zusammengefügt werden. Es leuchtet jedoch ein, dass das Reparieren eines Stapels, wie oben beschrieben, zeitaufwändig und arbeitsintensiv ist.
  • Eine Möglichkeit zum Herstellen eines effektiven p-Chip-Speicherstapels ist die Verwendung von p + q-Speicherchips und eines Schnittstellenchips, wobei die q zusätzlichen Speicherchips (in der Regel 1 ≤ q ≤ p) Ersatzchips sind und wobei p und q ganzzahlige Werte aufweisen. Wenn einer oder mehrere der p Speicherchips während der Montage des Stapels beschädigt werden, so können sie gegen die Ersatzchips ausgetauscht werden. Die Detektion eines ausgefallenen Chips nach der Montage kann entweder mit Hilfe einer Prüfvorrichtung oder unter Verwendung einer eingebauten Selbsttest-Logik (Built-In Self Test – BIST) in dem Schnittstellenchip erfolgen. Der Schnittstellenchip kann auch so gestaltet sein, dass er die Fähigkeit besitzt, einen ausgefallenen Chip gegen einen Ersatzchip auszutauschen, dergestalt, dass der Austausch für das Host-System transparent ist.
  • Dieser Gedanke kann des Weiteren auf die Laufzeit-Austauschung (d. h. unter normalen Betriebsbedingungen) von Speicherchips in einem Stapel ausgedehnt werden. Elektronische Speicherchips wie zum Beispiel DRAMs sind für ”harte” und ”weiche” Speicherfehler anfällig. Ein ”harter” Fehler wird in der Regel durch zerbrochene oder defekte Hardware hervorgerufen, dergestalt, dass der Speicherchip beständig falsche Ergebnisse ausgibt. Zum Beispiel kann eine Zelle in der Speicheranordnung auf einem ”low”-Pegel festhängen, so dass sie immer einen Wert ”0” ausgibt, selbst wenn eine ”1” in dieser Zelle gespeichert ist. Harte Fehler werden durch Siliziumdefekte, kalte Lötstellen, gebrochene Anschlussstifte usw. hervorgerufen. Harte Fehler können in der Regel durch strenge Tests und Voralterung von DRAM-Chips und Speichermodulen aussortiert werden. ”Weiche” Fehler sind zufällige, zeitweilige Fehler, die verursacht werden, wenn eine Störung in der Nähe einer Speicherzelle den Inhalt der Zelle verändert. Die Störung wird gewöhnlich durch kosmische Teilchen verursacht, die auf die Speicherchips auftreffen. Weiche Fehler können durch Überschreiben des fehlerhaften Inhalts der Speicherzelle mit den korrekten Daten korrigiert werden. Bei DRAMs kommt es häufiger zu weichen Fehlern als zu harten Fehler.
  • Die Computerhersteller verwenden viele Techniken, um mit weichen Fehlern umzugehen. Die einfachste Möglichkeit ist die Verwendung eines Fehlerkorrekturcodes (Error Correction Code – ECC), wobei in der Regel 72 Bits verwendet werden, um 64 Bits an Daten zu speichern. Diese Art von Code gestattet die Detektion und Korrektur eines Einzelbitfehlers und die Detektion von Zweibitfehlern. ECC schützt nicht vor einem ”harten” Ausfall eines DRAM-Chips. Die Computerhersteller verwenden eine Technik mit der Bezeichnung ”Chipkill ECC” oder ”Advanced ECC”, um einen Schutz vor dieser Art von Chipausfall zu bilden. Die Festplattenhersteller verwenden eine Technik mit der Bezeichnung ”Redundant Array of Inexpensive Disks” (RAID) (Redundante Anordnung preisgünstiger Festplatten), um mit ähnlichen Festplattenfehlern umzugehen.
  • Fortgeschrittenere Techniken wie zum Beispiel Speicherersetzung (Memory Sparing), Speicherspiegelung (Memory Mirroring) und Speicher-RAID sind ebenfalls verfügbar, um einen Schutz vor Speicherfehlern zu bieten und höhere Grade an Speicherverfügbarkeit zu ermöglichen. Diese Merkmale finden sich in der Regel auf Servern der höheren Preisklasse und erfordern spezielle Logik im Speichercontroller. Speicherersetzung beinhaltet die Verwendung einer Ersatz- oder Redundanzspeicherbank, die eine Speicherbank ersetzt, die eine inakzeptable Anzahl weicher Fehler aufweist. Eine Speicherbank kann aus einem einzelnen DIMM oder mehreren DIMMs zusammengesetzt sein. Es ist zu beachten, dass die Speicherbank in dieser Besprechung fortgeschrittener Speicherschutztechniken nicht mit den internen DRAM-Bänken verwechselt werden darf.
  • Bei der Speicherspiegelung wird jeder Datenblock in System- oder Arbeitsspeicher sowie an den gleichen Ort im gespiegelten Speicher geschrieben, aber Daten werden nur aus dem Arbeitsspeicher zurückgelesen. Wenn eine Bank im Arbeitsspeicher während des Zurücklesens einen inakzeptabel hohen Wert an Fehlern aufweist, so wird der Arbeitsspeicher durch den gespiegelten Speicher ersetzt.
  • RAID ist eine bestens bekannte Sammlung von Techniken, die von der Festplattenindustrie verwendet werden, um einen Schutz vor Festplattenfehlern zu bilden. Ähnliche RAID-Techniken können auf die Speichertechnologie angewendet werden, um einen Schutz vor Speicherfehlern zu bilden. Speicher-RAID hat ein ähnliches Konzept wie RAID 3 oder RAID 4, die in der Festplattentechnologie verwendet werden. Beim Speicher-RAID wird ein Datenblock (in der Regel eine ganzzahlige Anzahl von Cache-Zeilen) in zwei oder mehr Speicherbänke geschrieben, während die Parität für diesen Block in einer dedizierten Paritätsbank gespeichert wird.
  • Sollte eine der Bänke ausfallen, so kann der Datenblock mit den Daten aus den übrigen Bänken und den Paritätsdaten wiederhergestellt werden.
  • Diese fortgeschrittenen Techniken (Speicherersetzung, Speicherspiegelung und Speicher-RAID) wurden bisher unter Verwendung individueller DIMMs oder Gruppen von DIMMs implementiert. Dies erfordert freilich eine dedizierte Logik in dem Speichercontroller. Jedoch können in dieser Offenbarung derartige Merkmale meistens innerhalb eines Speicherstapels implementiert werden und erfordern allenfalls minimale oder zusätzliche Unterstützung von dem Speichercontroller.
  • Ein DIMM oder FB-DIMM kann unter Verwendung von Speicherstapeln anstelle von individuellen DRAMs hergestellt werden. Zum Beispiel könnte ein standardisierter FB-DIMM neun, 18 oder mehr DDR2-SDRAM-Chips enthalten. Ein FB-DIMM kann neun, 18 oder mehr DDR2-Stapel enthalten, wobei jeder Stapel einen DDR2-SDRAM-Schnittstellenchip und einen oder mehrere darauf gestapelte Niedriggeschwindigkeitsspeicherchips enthält (d. h. elektrisch hinter dem Schnittstellenchip – der Schnittstellenchip ist elektrisch zwischen den Speicherchips und dem externen Speicherbus angeordnet). Gleichermaßen kann ein standardisierter DDR2-DIMM neun, 18 oder mehr DDR2-SDRAM-Chips enthalten. Ein DDR2-DIMM kann statt dessen neun, 18 oder mehr DDR2-Stapel enthalten, wobei jeder Stapel einen DDR2-SDRAM-Schnittstellenchip und einen oder mehrere darauf gestapelte Niedriggeschwindigkeitsspeicherchips enthält. Ein Beispiel eines DDR2-Stapels, der gemäß einer Ausführungsform hergestellt ist, ist in 7 gezeigt.
  • 7 ist ein Blockschaubild, das eine Ausführungsform zum Verbinden eines Speicherbausteins mit einem DDR2-Speicherbus veranschaulicht. Wie in 7 gezeigt, umfasst der Speicherbaustein 700 Speicherchips 720, die an den DDR2-SDRAM-Schnittstellenchip 710 gekoppelt sind. Der DDR2-SDRAM-Schnittstellenchip 710 wiederum verbindet die Speicherchips 720 mit dem externen DDR2-Speicherbus 730. Wie zuvor beschrieben, kann in einer Ausführungsform ein effektiver p-Chip-Speicherstapel mit p + q Speicherchips und einem Schnittstellenchip hergestellt werden, wobei die q Chips als Ersatzchips verwendet werden können und p und q ganzzahlige Werte sind.
  • Um eine Speicherersetzung innerhalb des Stapels zu implementieren, können die p + q Chips in zwei Chip-Pools aufgeteilt sein: einen Arbeitspool aus p Chips und einem Ersatzpool aus q Chips. Wenn also ein Chip in dem Arbeitspool ausfallen sollte, so kann er durch einen Chip aus dem Ersatzpool ersetzt werden. Die Ersetzung eines ausgefallenen Arbeits-Chips durch einen Ersatzchip kann zum Beispiel durch die Detektion eines Mehrbitausfalls in einem Arbeits-Chip ausgelöst werden, oder wenn die Anzahl der Fehler in den Daten, die aus einem Arbeits-Chip zurückgelesen werden, eine vorgegebene oder programmierbare Fehlerschwelle übersteigt.
  • Da ECC in der Regel über die gesamten 64 Datenbits in dem Speicherkanal und optional über mehrere Speicherkanäle hinweg implementiert wird, erfolgt die Detektion von Einzelbit- oder Mehrbitfehlern in den zurück gelesenen Daten nur durch den Speichercontroller (oder den AMB im Fall eines FB-DIMM). Der Speichercontroller (oder AMB) kann so gestaltet sein, dass er eine laufende Zählung der Fehler in den Daten, die aus jedem DIMM zurückgelesen werden, führt. Sollte diese laufende Zählung von Fehlern eine bestimmte vorgegebene oder programmierte Schwelle übersteigen, so kann der Speichercontroller an den Schnittstellenchip übermitteln, dass der Chip in dem Arbeitspool, der die Fehler erzeugt, durch einen Chip aus dem Ersatzpool ersetzt werden soll.
  • Betrachten wir zum Beispiel den Fall eines DDR2-DIMM. Nehmen wir an, dass der DIMM neun DDR2-Stapel enthält (Stapel 0 bis 8, wobei Stapel 0 den geringst-signifikanten acht Datenbits des 72 Bit breiten Speicherkanals entspricht und Stapel 8 den signifikantesten 8 Datenbits entspricht) und dass jeder DDR2-Stapel aus fünf Chips besteht, von denen vier dem Arbeitspool zugeordnet sind und der fünfte Chip dem Ersatzpool zugeordnet ist. Nehmen wir des Weiteren an, dass der erste Chip in dem Arbeitspool dem Adressbereich [N-1:0] entspricht, der zweite Chip in dem Arbeitspool dem Adressbereich [2N-1:N] entspricht, der dritte Chip in dem Arbeitspool dem Adressbereich [3N-1:2N] entspricht und der vierte Chip in dem Arbeitspool dem Adressbereich [4N-1:3N] entspricht, wobei ”N” ein ganzzahliger Wert ist.
  • Unter normalen Betriebsbedingungen kann der Speichercontroller dafür ausgelegt sein, die Fehler in den Daten aus den Adressbereichen [4N-1:3N], [3N-1:2N], [2N-1:N] und [N-1:0] zu verfolgen. Wenn zum Beispiel die Fehler in den Daten in dem Adressbereich [3N-1:2N] die vorgegebene Schwelle übersteigen würden, so kann der Speichercontroller den Schnittstellenchip in dem Stapel anweisen, den dritten Chip in dem Arbeitspool durch den Ersatzchip in dem Stapel zu ersetzen. Diese Ersetzung kann entweder gleichzeitig in allen neun Stapeln in dem DIMM ausgeführt werden oder kann für jeden Stapel einzeln ausgeführt werden. Nehmen wir an, dass die Fehler in den Daten aus dem Adressbereich [3N-1:2N] auf Datenbits [7:0] von dem DIMM beschränkt sind. Im ersteren Fall wird der dritte Chip in allen Stapeln durch den Ersatzchip in den jeweiligen Stapeln ersetzt. Im letzteren Fall wird nur der dritte Chip im Stapel 0 (dem LSB-Stapel) durch den Ersatzchip in diesem Stapel ersetzt. Der letztere Fall ist flexibler, da er einen ausfallenden Chip in jedem Stapel (der nicht in allen Stapeln der gleiche Chip zu sein braucht) kompensiert oder toleriert, wohingegen der erstere Fall einen ausfallenden Chip über alle Stapel in dem DIMM hinweg kompensiert oder toleriert. So können in dem letzteren Fall bei einem effektiven p-Chip-Stapel, der mit p + q Speicherchips hergestellt ist, bis zu q Chips je Stapel ausfallen und durch Ersatzchips ersetzt werden. Der Speichercontroller (oder AMB) kann die Speicherersetzungsoperation (d. h. den Ersatz eines ausfallenden Arbeits-Chips durch einen Ersatzchip) auslösen, indem er mit den Schnittstellenchips entweder über Inband-Zeichengabe (Inband-Signalisierung; inband signaling) oder über Seitenband-Zeichengabe (Seitenband-Signalisierung; sideband signaling) kommuniziert. Ein Systemmanagementbus (SMBus) ist ein Beispiel einer Seitenband-Zeichengabe.
  • Ausführungsformen für eine Speicherersetzung innerhalb eines Speicherstapels, der gemäß einigen Ausführungsformen konfiguriert ist, sind in den 8a8e gezeigt.
  • 8a ist ein Blockschaubild, das eine Ausführungsform zum Stapeln von Speicherchips auf einem DIMM-Modul veranschaulicht. Bei diesem Beispiel enthält das Speichermodul 800 neun Stapel (810, 820, 830, 840, 850, 860, 870, 880 und 890). Jeder Stapel weist mindestens zwei Speicherchips auf. In einer Ausführungsform ist das Speichermodul 800 dafür konfiguriert, gemäß DDR2-Spezifikationen zu arbeiten.
  • 8b ist ein Blockschaubild, das eine Ausführungsform zum Stapeln von Speicherchips mit Speicherersetzung veranschaulicht. Bei dem in 8b gezeigten beispielhaften Speicherstapel enthält der Speicherbaustein 875 Speicherchips (885, 886, 888 und 892), die zu dem Arbeitsspeicherpool gestapelt sind. Um bei dieser Ausführungsform auf den Arbeitsspeicherpool zuzugreifen, ist den Speicherchips jeweils ein Adressbereich zugeordnet, wie in 8b gezeigt. Der Speicherbaustein 875 enthält auch einen Ersatzspeicherchip 895, der den Ersatzspeicherpool bildet. Jedoch kann der Ersatzspeicherpool jede beliebige Anzahl von Speicherchips aufweisen.
  • 8c ist ein Blockschaubild, das die Funktion eines Arbeitsspeicherpools veranschaulicht. Bei dieser Ausführungsform enthält das Speichermodul 812 mehrere Integrierte-Schaltkreis-Speicherstapel (814, 815, 816, 817, 818, 819, 821, 822 und 823). Bei diesem Beispiel enthält jeder Stapel einen Arbeitsspeicherpool 825 und einen Ersatzspeicherchip 855.
  • 8d ist ein Blockschaubild, das eine Ausführungsform zum Implementieren einer Speicherersetzung für gestapelte Speicherchips veranschaulicht. Bei diesem Beispiel enthält das Speichermodul 824 auch mehrere Integrierte-Schaltkreis-Speicherstapel (826, 827, 828, 829, 831, 832, 833, 834 und 835). Bei dieser Ausführungsform kann eine Speicherersetzung ermöglicht werden, wenn Datenfehler in einem oder mehreren Speicherchips auftreten (d. h. in einem Adressbereich auftreten). Bei dem in 8d veranschaulichten Beispiel sind Datenfehler, die eine vorgegebene Schwelle übersteigen, in DQ[7:0] in dem Adressbereich [3N-1:2N] aufgetreten. Um Speicherersetzung zu implementieren, wird der ausfallende Chip gleichzeitig in allen Stapeln des DIMM ersetzt. Genauer gesagt, wird bei diesem Beispiel der ausfallende Chip 857 in allen Speicherstapeln des DIMM durch den Ersatzchip 855 ersetzt.
  • 8e ist ein Blockschaubild, das eine Ausführungsform zum Implementieren von Speicherersetzung auf Einzelstapelbasis veranschaulicht. Bei dieser Ausführungsform enthält das Speichermodul 836 auch mehrere Integrierte-Schaltkreis-Speicherstapel (837, 838, 839, 841, 842, 843, 844, 846 und 847). Jeder Stapel ist in den Arbeitsspeicherpool und einen Ersatzspeicherpool (zum Beispiel Ersatzchip 861) aufgeteilt. Bei diesem Beispiel ist der Speicherchip 863 in Stapel 847 ausgefallen. Um eine Speicherersetzung zu ermöglichen, ersetzt nur der Ersatzchip in Stapel 847 den ausfallenden Chip, und alle anderen Stapel setzen den Betrieb unter Verwendung des Arbeitspools fort.
  • Eine Speicherspiegelung kann durch Teilen der p + q Chips in jedem Stapel in zwei gleich große Sektionen – die Arbeitssektion und die gespiegelte Sektion – implementiert werden. Alle Daten, die durch den Speichercontroller in den Speicher geschrieben werden, werden an dem gleichen Ort in der Arbeitssektion und in der gespiegelten Sektion gespeichert. Wenn Daten durch den Speichercontroller aus dem Speicher gelesen werden, so liest der Schnittstellenchip nur den entsprechenden Ort in der Arbeitssektion und gibt die Daten an den Speichercontroller zurück. Wenn der Speichercontroller detektiert, dass die zurückgemeldeten Daten zum Beispiel einen Mehrbitfehler aufweisen, oder wenn die kumulativen Fehler in den gelesenen Daten eine vorgegebene oder programmierte Schwelle übersteigen, so kann der Speichercontroller dafür ausgelegt sein, den Schnittstellenchip (mittels Inband- oder Seitenband-Zeichengabe) anzuweisen, die Verwendung der Arbeitssektion einzustellen und statt dessen die gespiegelte Sektion als die Arbeitssektion zu behandeln. Wie im Fall der Speicherersetzung besprochen, kann diese Ersetzung entweder über alle Stapel in dem DIMM hinweg ausgeführt werden oder kann für jeden Stapel einzeln ausgeführt werden. Der letztere Fall ist flexibler, da er einen ausfallenden Chip in jedem Stapel kompensieren oder tolerieren kann, wohingegen der erstere Fall einen ausfallenden Chip über alle Stapel in dem DIMM hinweg kompensieren oder tolerieren kann.
  • Ausführungsformen für eine Speicherspiegelung innerhalb eines Speicherstapels sind in den 9a9e gezeigt.
  • 9a ist ein Blockschaubild, das eine Speicherspiegelung gemäß einer Ausführungsform veranschaulicht. Wie in 9a gezeigt, enthält ein Speicherbaustein 900 einen Schnittstellenchip 910, der den Speicher mit einem externen Speicherbus verbindet. Der Speicher ist in eine Arbeitsspeichersektion 920 und eine gespiegelte Speichersektion 930 geteilt. Während des normalen Betriebes werden Schreiboperationen sowohl in der Arbeitsspeichersektion 920 als auch in der gespiegelten Speichersektion 930 ausgeführt. Jedoch erfolgen Leseoperationen nur von der Arbeitsspeichersektion 920 aus.
  • 9b ist ein Blockschaubild, das eine Ausführungsform eines Speicherbausteins veranschaulicht, welcher eine Speicherspiegelung ermöglicht. Bei diesem Beispiel verwendet der Speicherbaustein 900 eine gespiegelte Speichersektion 930 als Arbeitsspeicher wegen einer Schwelle von Fehlern, die in dem Arbeitsspeicher 920 auftraten. Darum ist die Arbeitsspeichersektion 920 als die nicht-nutzbare Arbeitsspeichersektion gekennzeichnet. Während des Betriebes führt der Schnittstellenchip 910 Schreiboperationen in die gespiegelte Speichersektion 930 und optional in die nicht-nutzbare Arbeitsspeichersektion 920 aus. Wenn die Speicherspiegelung aktiviert ist, so erfolgen jedoch Lesevorgänge von der gespiegelten Speichersektion 930 aus.
  • 9c ist ein Blockschaubild, das eine Ausführungsform eines gespiegelten Speichersystems mit Integrierten-Schaltkreis-Speicherstapeln veranschaulicht. Bei dieser Ausführungsform enthält das Speichermodul 915 mehrere Integrierte-Schaltkreis-Speicherstapel (902, 903, 904, 905, 906, 907, 908, 909 und 912). Wie in 9c gezeigt, ist jeder Stapel in eine Arbeitsspeichersektion 953, die in 9c mit ”W” gekennzeichnet ist, sowie eine gespiegelte Speichersektion 951, die in 9c mit ”M” gekennzeichnet ist, aufgeteilt. Bei diesem Beispiel wird auf die Arbeitsspeichersektion zugegriffen (d. h. der gespiegelte Speicher ist nicht aktiviert).
  • 9d ist ein Blockschaubild, das eine Ausführungsform zum Ermöglichen einer Speicherspiegelung gleichzeitig über alle Stapel einer DIMM hinweg veranschaulicht. Bei dieser Ausführungsform enthält das Speichermodul 925 auch mehrere Integrierte-Schaltkreis-Speicherstapel (921, 922, 923, 924, 926, 927, 928, 929 und 931), die in eine gespiegelte Speichersektion 956 und eine Arbeitsspeichersektion 958 aufgeteilt sind. Wenn bei dieser Ausführungsform die Speicherspiegelung aktiviert ist, so werden alle Chips in der gespiegelte Speichersektion für jeden Stapel in dem DIMM als der Arbeitsspeicher verwendet.
  • 9e ist ein Blockschaubild, das eine Ausführungsform zum Ermöglichen einer Speicherspiegelung auf Einzelstapelbasis veranschaulicht. Bei dieser Ausführungsform enthält das Speichermodul 935 mehrere Integrierte-Schaltkreis-Speicherstapel (941, 942, 943, 944, 945, 946, 947, 948 und 949), die in eine gespiegelte Sektion 961 (mit ”M” gekennzeichnet) und eine Arbeitsspeichersektion 963 (mit ”W” gekennzeichnet) aufgeteilt sind. Wenn bei dieser Ausführungsform eine vorgegebene Fehlerschwelle an einem Abschnitt des Arbeitsspeichers eintritt, so wird der gespiegelte Speicher von dem entsprechenden Stapel durch Arbeitsspeicher ersetzt. Wenn zum Beispiel Datenfehler in DQ[7:0] auftreten und eine Schwelle übersteigen, dann ersetzt die gespiegelte Speichersektion 961 (mit ”Mu” gekennzeichnet) die Arbeitsspeichersektion 963 (mit ”uW” gekennzeichnet) nur für den Stapel 949.
  • In einer Ausführungsform kann Speicher-RAID innerhalb eines (p + 1)-Chipstapels durch Speichern von Daten über p Chips hinweg und durch Speichern der Parität (d. h. des Fehlerkorrekturcodes oder von Fehlerkorrekturinformationen) in einem separaten Chip (d. h. dem Paritätschip) implementiert werden. Wenn also ein Datenblock in den Stapel geschrieben wird, so wird der Block in p gleich große Abschnitte aufgeschlüsselt, und jeder Datenabschnitt wird in einen separaten Chip in dem Stapel geschrieben. Das heißt, die Daten werden über p Chips in dem Stapel hinweg streifenförmig eingeschrieben.
  • Wir wollen veranschaulichen, dass zum Beispiel der Speichercontroller den Datenblock A in den Speicherstapel schreibt. Der Schnittstellenchip teilt diesen Datenblock in p gleich große Abschnitte (A1, A2, A3, ..., Ap) und schreibt A1 in den ersten Chip in dem Stapel, A2 in den zweiten Chip, A3 in den dritte Chip, und so weiter, bis Ap in den p-ten Chip in dem Stapel geschrieben wird. Außerdem werden die Paritätsinformationen für den gesamten Datenblock A durch den Schnittstellenchip berechnet und in dem Paritätschip gespeichert. Wenn der Speichercontroller eine Leseanforderung für den Datenblock A sendet, so liest der Schnittstellenchip A1, A2, A3, ..., Ap jeweils aus dem ersten, zweiten, dritten, ..., p-ten Chip, um den Datenblock A zu bilden. Außerdem liest er die gespeicherten Paritätsinformationen für den Datenblock A. Wenn der Speichercontroller einen Fehler in den Daten detektiert, die aus einem der Chips in dem Stapel zurückgelesen werden, so kann der Speichercontroller den Schnittstellenchip anweisen, die korrekten Daten unter Verwendung der Paritätsinformationen und der korrekten Abschnitte des Datenblocks A wiederherzustellen.
  • Ausführungsformen eines Speicher-RAID innerhalb eines Speicherstapels sind in den 10a und 10b gezeigt.
  • 10a ist ein Blockschaubild, das einen Stapel von Speicherchips mit Speicher-RAID-Fähigkeit während der Ausführung einer Schreiboperation veranschaulicht. Der Speicherbaustein 1000 enthält einen Schnittstellenchip 1010, um eine Verbindung zwischen ”p + 1” Speicherchips (1015, 1020, 1025 und 1030) und einem externen Speicherbus herzustellen. 10a zeigt eine Schreiboperation eines Datenblocks ”A”, wobei Daten für den Datenblock ”A” folgendermaßen in die Speicherchips geschrieben werden. A = Ap ... A2, A1; Parität[A] = (Ap)n ... n(A2), n(A1), wobei ”n” der bitweise exklusive-ODER-Operator ist.
  • 10b ist ein Blockschaubild, das einen Stapel von Speicherchips mit Speicher-RAID-Fähigkeit während einer Leseoperation veranschaulicht. Der Speicherbaustein 1040 enthält einen Schnittstellenchip 1050, ”p” Speicherchips (1060, 1070 und 1080) und einen Paritätsspeicherchip 1090. Für eine Leseoperation besteht der Datenblock ”A” aus A1, A2, ... Ap und Parität[A] und wird aus den jeweiligen Speicherchips ausgelesen, wie in 10b gezeigt.
  • Es ist zu beachten, dass diese Technik gewährleistet, dass die Daten, die in jedem Stapel gespeichert werden, aus einigen Fehlerarten wiederhergestellt werden können. Der Speichercontroller kann eine Fehlerkorrektur über die Daten von allen Speicherstapeln auf einem DIMM hinweg und optional über mehrere DIMMs hinweg implementieren.
  • In anderen Ausführungsformen können die in dem zusätzlichen Chip gespeicherten Bits auch andere Funktionen als die Parität haben. Zum Beispiel kann das Zusatzspeicher- oder verborgene-Bit-Feld verwendet werden, um eine Cache-Zeile mit der Adresse von zugehörigen Cache-Zeilen zu markieren. Nehmen wir also an, dass das letzte Mal, als der Speichercontroller die Cache-Zeile A holte, er dann auch die Cache-Zeile B holte (wobei B eine zufällige Adresse ist). Der Speichercontroller kann dann die Cache-Zeile A mit der Adresse von Cache-Zeile B in das Verborgene-Bit-Feld zurückschreiben. Wenn dann der Speichercontroller das nächste Mal die Cache-Zeile A liest, so liest er auch die Daten in dem Verborgenen-Bit-Feld und lädt die Cache-Zeile B vor. In wieder anderen Ausführungsformen können Metadaten oder Cache-Markierungen oder Prefetch-Informationen in dem Verborgenen-Bit-Feld gespeichert werden.
  • Bei herkömmlichen Hochgeschwindigkeits-DRAMs beinhaltet das Hinzufügen von zusätzlichem Speicher das Hinzufügen zusätzlicher elektrischer Lasten auf dem Hochgeschwindigkeitsspeicherbus, der die Speicherchips mit dem Speichercontroller verbindet, wie in 11 gezeigt.
  • 11 veranschaulicht eine herkömmliche Impedanzbelastung infolge des Hinzufügens von DRAMs zu einem Hochgeschwindigkeitsspeicherbus. Bei dieser Ausführungsform greift der Speichercontroller 1110 auf Speicher auf dem Hochgeschwindigkeitsbus 1115 zu. Die Last eines herkömmlichen DRAM auf dem Hochgeschwindigkeitsspeicherbus 1115 ist in 11 veranschaulicht (1120). Um zusätzliche Speicherkapazität in einer herkömmlichen Weise hinzuzufügen, werden dem Hochgeschwindigkeitsbus 1115 Speicherchips hinzugefügt, und folglich werden auch zusätzliche Lasten (1125 und 1130) zu dem Hochgeschwindigkeitsspeicherbus 1115 hinzugefügt.
  • In dem Maße, wie die Speicherbusgeschwindigkeit zunimmt, nimmt die Anzahl der Chips ab, die parallel mit dem Speicherbus verbunden werden kann. Dies erlegt der maximalen Speicherkapazität eine Obergrenze auf. Oder anders ausgedrückt: In dem Maße, wie die Anzahl paralleler Chips auf dem Speicherbus zunimmt, muss die Geschwindigkeit des Speicherbusses abnehmen. Wir müssen uns also mit einer geringeren Geschwindigkeit (und einer geringeren Speicherleistung) zufrieden geben, um eine hohe Speicherkapazität zu erreichen.
  • Das Trennen eines Hochgeschwindigkeits-DRAM in einen Hochgeschwindigkeitsschnittstellenchip und einen Niedriggeschwindigkeitsspeicherchip erleichtert das einfache Hinzufügen von zusätzlicher Speicherkapazität ohne negative Auswirkung auf die Speicherbusgeschwindigkeit und die Speichersystemleistung. Ein einzelner Hochgeschwindigkeitsschnittstellenchip kann mit einigen oder allen Leitungen eines Speicherbusses verbunden werden, wodurch eine bekannte und unveränderliche Last auf dem Speicherbus erzeugt wird. Da die andere Seite des Schnittstellenchips mit einer geringeren Geschwindigkeit arbeitet, können mehrere Niedriggeschwindigkeitsspeicherchips mit dem Schnittstellenchip (d. h. mit dessen Niedriggeschwindigkeitsseite) verbunden werden, ohne Leistung zu opfern, wodurch die Möglichkeit entsteht, den Speicher aufzurüsten. Dadurch wurde praktisch die elektrische Belastung durch zusätzliche Speicherchips von einem Hochgeschwindigkeitsbus (was heute bei herkömmlichen Hochgeschwindigkeits-DRAMs der Fall ist) zu einem Niedriggeschwindigkeitsbus verschoben. Das Hinzufügen zusätzlicher elektrischer Lasten auf einem Niedriggeschwindigkeitsbus ist immer ein viel einfacher zu lösendes Problem als das des Hinzufügens zusätzlicher elektrischer Lasten auf einem Hochgeschwindigkeitsbus.
  • 12 veranschaulicht eine Impedanzbelastung infolge des Hinzufügens von DRAMs zu einem Hochgeschwindigkeitsspeicherbus gemäß einer Ausführungsform. Bei dieser Ausführungsform greift der Speichercontroller 1210 auf einen Hochgeschwindigkeitsschnittstellenchip 1200 auf dem Hochgeschwindigkeitsspeicherbus 1215 zu. Die Last 1220 von dem Hochgeschwindigkeitsschnittstellenchip ist in 12 gezeigt. Ein Niedriggeschwindigkeitsbus 1240 ist mit dem Hochgeschwindigkeitsschnittstellenchip 1200 gekoppelt. Die Lasten der Speicherchips (1230 und 1225) werden an den Niedriggeschwindigkeitsbus 1240 angelegt. Infolge dessen werden keine zusätzlichen Lasten zu dem Hochgeschwindigkeitsspeicherbus 1215 hinzugefügt.
  • Die Anzahl der Niedriggeschwindigkeitsspeicherchips, die mit dem Schnittstellenchip verbunden werden, kann entweder zum Zeitpunkt der Herstellung des Speicherstapels festgelegt werden oder kann nach der Herstellung geändert werden. Die Fähigkeit des Aufrüstens und Hinzufügens von zusätzlicher Speicherkapazität nach der Herstellung des Speicherstapels ist besonders nützlich in Märkten wie zum Beispiel den Desktop-PCs, wo dem Nutzer möglicherweise das klare Verständnis der Gesamtsystem-Speicherkapazität fehlt, die von den vorgesehenen Anwendungen benötigt wird. Diese Fähigkeit des Hinzufügens zusätzlicher Speicherkapazität erlangt besondere Bedeutung, sobald die PC-Industrie in verschiedenen wichtigen Marktsegmenten, wie zum Beispiel Desktops und Mobilgeräte, zu DDR3-Speichern übergeht. Der Grund dafür ist, dass bei DDR3-Geschwindigkeiten erwartet wird, dass nur ein einziger DIMM je Speicherkanal unterstützt werden kann. Das heißt, dass es für den Endnutzer keine einfache Möglichkeit gibt, zusätzlichen Speicher zu dem System hinzuzufügen, nachdem das System gefertigt und versandt wurde.
  • Um die Fähigkeit bereitzustellen, die Speicherkapazität eines Speicherstapels zu erhöhen, kann ein Stecksockel verwendet werden, um mindestens einen Niedriggeschwindigkeitsspeicherchip hinzuzufügen. In einem Aspekt kann sich der Stecksockel auf derselben Seite der gedruckten Leiterplatte (PCB) wie der Speicherstapel befinden, aber neben dem Speicherstapel angeordnet sein, wobei ein Speicherstapel aus mindestens einem Hochgeschwindigkeitsschnittstellenchip oder mindestens einem Hochgeschwindigkeitsschnittstellenchip und mindestens einem Niedriggeschwindigkeitsspeicherchip bestehen kann.
  • 13 ist ein Blockschaubild, das eine Ausführungsform zum Hinzufügen von Niedriggeschwindigkeitsspeicherchips unter Verwendung eines Stecksockels veranschaulicht. Bei dieser Ausführungsform enthält eine gedruckte Leiterplatte (PCB) 1300, wie zum Beispiel ein DIMM, einen oder mehrere Stapel aus Hochgeschwindigkeitsschnittstellenchips. In anderen Ausführungsformen enthalten die Stapel auch Niedriggeschwindigkeitsspeicherchips. Wie in 13 gezeigt, sind ein oder mehrere Stecksockel (1310) auf der gedruckten Leiterplatte 1300 neben den Stapeln 1320 montiert. Niedriggeschwindigkeitsspeicherchips können zu den Stecksockeln hinzugefügt werden, um die Speicherkapazität der gedruckten Leiterplatte 1300 zu vergrößern. Des Weiteren befinden sich bei dieser Ausführungsform die Stecksockel 1310 auf derselben Seite der gedruckten Leiterplatte 1300 wie die Stapel 1320.
  • In Situationen, wo der Platz auf der gedruckten Leiterplatte begrenzt ist oder die Abmessungen der gedruckten Leiterplatte einem Industriestandard oder Kundenvorgaben entsprechen müssen, kann der Stecksockel für zusätzliche Niedriggeschwindigkeitsspeicherchips so gestaltet sein, dass er sich auf derselben Seite der gedruckten Leiterplatte befindet wie der Speicherstapel und auf dem Speicherstapel sitzt, wie in 14 gezeigt.
  • 14 veranschaulicht eine gedruckte Leiterplatte mit einem Stecksockel, der auf einem Stapel angeordnet ist. Die gedruckte Leiterplatte 1400 enthält mehrere Stapel 1420. Ein Stapel enthält einen Hochgeschwindigkeitsschnittstellenchip und optional einen oder mehrere Niedriggeschwindigkeitsspeicherchips. Bei dieser Ausführungsform sitzt ein Stecksockel 1410 auf einem oder mehreren Stapeln. Speicherchips sind in dem einen oder den mehreren Stecksockeln 1410 angeordnet, um Speicherkapazität zu der gedruckten Leiterplatte (zum Beispiel DIMM) hinzuzufügen. Alternativ kann der Stecksockel für die zusätzlichen Niedriggeschwindigkeitsspeicherchips so ausgelegt sein, dass er sich auf der Seite der gedruckten Leiterplatte befindet, die dem Speicherstapel gegenüberliegt, wie in 15 gezeigt.
  • 15 veranschaulicht eine gedruckte Leiterplatte mit einem Stecksockel, der auf der dem Stapel gegenüberliegenden Seite angeordnet ist. Bei dieser Ausführungsform umfasst die gedruckte Leiterplatte 1500, wie zum Beispiel ein DIMM, einen oder mehrere Stapel 1520, die Hochgeschwindigkeitsschnittstellenchips und optional einen oder mehrere Niedriggeschwindigkeitsspeicherchips enthalten. Bei dieser Ausführungsform sind ein oder mehrere Stecksockel 1510 auf der Seite der gedruckte Leiterplatte montiert, die dem Stapel gegenüberliegt, wie in 15 gezeigt. Die Niedriggeschwindigkeitsspeicherchips können den Speicherstapeln nacheinander hinzugefügt werden. Das heißt, jeder Stapel kann einen zugehörigen Stecksockel haben. In diesem Fall würde das Hinzufügen von zusätzlicher Kapazität zu dem Speichersystem das Hinzufügen eines oder mehrerer Niedriggeschwindigkeitsspeicherchips zu jedem Stapel in einer Speicherrang beinhalten (ein Rang bezeichnet alle Speicherchips oder Stapel, die auf einen Speicherzugriff antworten; d. h. alle Speicherchips oder Stapel, die durch ein gemeinsames ”Chipauswahl”-Signal aktiviert werden). Es ist zu beachten, dass dieselbe Anzahl und Dichte von Speicherchips zu jedem Stapel in einem Rang hinzugefügt werden müssen. Ein alternatives Verfahren könnte darin bestehen, einen gemeinsamen Stecksockel für alle Stapel in einem Rang zu verwenden. In diesem Fall könnte das Hinzufügen zusätzlicher Speicherkapazität das Einsetzen einer gedruckten Leiterplatte in den Stecksockel beinhalten, wobei die gedruckte Leiterplatte mehrere Speicherchips enthält und es mindestens einen Speicherchip für jeden Stapel in dem Rang. Wie oben angesprochen, muss dieselbe Anzahl und Dichte von Speicherchips zu jedem Stapel in dem Rang hinzugefügt werden.
  • Es können viele verschiedene Arten von Stecksockeln verwendet werden. Zum Beispiel kann der Stecksockel vom Aufnahmetyp sein, und die gedruckte Leiterplatte mit den Aufrüst-Speicherchips kann zugehörige Einsteckstifte aufweisen.
  • 16 veranschaulicht eine gedruckte Leiterplatte zum Aufrüsten, die einen oder mehrere Speicherchips enthält. Bei dieser Ausführungsform enthält eine Aufrüst-Leiterplatte 1610 einen oder mehrere Speicherchips 1620. Wie in 16 gezeigt, enthält die gedruckte Leiterplatte 1610 Einsteck-Sockelstifte 1630. Ein Aufnahmesockel 1650 auf einer DIMM-Leiterplatte passt mit den Einsteck-Sockelstiften 1630 zusammen, um die Speicherkapazität durch Aufnahme zusätzlicher Speicherchips 1620 aufzurüsten. Eine andere Herangehensweise wäre, einen Einstecksockel und eine Aufrüst-Leiterplatte mit zugehörigen weiblichen Aufnahmen zu verwenden.
  • Das Trennen eines Hochgeschwindigkeits-DRAM in einen Niedriggeschwindigkeitsspeicherchip und einen Hochgeschwindigkeitsschnittstellenchip und das Stapeln mehrerer Speicherchips hinter einem Schnittstellenchip gewährleistet, dass die Leistungsschwächung, die mit dem Stapeln mehrerer Chips einhergeht, minimiert wird. Jedoch verlangt diese Herangehensweise Änderungen an der Architektur derzeitiger DRAMs, was wiederum die Zeit und die Kosten erhöht, die damit verbunden sind, diese Technologie auf den Markt zu bringen. Eine billigere und schnellere Vorgehensweise ist es, mehrere massenproduzierte Hochgeschwindigkeits-DRAM-Chips hinter einem Pufferchip zu stapeln, jedoch um den Preis einer höheren Latenz.
  • Derzeitige massenproduzierte Hochgeschwindigkeits-DRAMs (wie zum Beispiel DDR2-SDRAMS) verwenden quellensynchrone Strobe-Signale als Zeitsteuerungsreferenz für die bidirektionale Übertragung von Daten. In dem Fall eines 4 Bit breiten DDR- oder DDR2-SDRAM wird den vier Datensignalen des DRAM ein dediziertes Strobe-Signal zugeordnet. In dem Fall eines 8 Bit breiten Chips wird den acht Datensignalen ein dediziertes Strobe-Signal zugeordnet. Bei 16-Bit- und 32-Bit-Chips wird jedem Satz aus acht Datensignalen ein dediziertes Strobe-Signal zugeordnet. Die meisten Speichercontroller sind dafür ausgelegt, ein dediziertes Strobe-Signal für jeweils vier oder acht Datenzeilen in dem Speicherkanal oder -bus zu verarbeiten. Folglich können – aufgrund von Überlegungen zur Signalintegrität und elektrischen Belastung – die meisten Speichercontrollers nur mit neun oder 18 Speicherchips (im Fall eines 72 Bit breiten Speicherkanals) je Rang verbunden werden. Diese Beschränkung der Konnektivität bedeutet, dass heute zwei 4 Bit breite Hochgeschwindigkeitsspeicherchips auf einem industriestandardisierten DIMM übereinander gestapelt werden können, dass aber das Stapeln von mehr als zwei Chips schwierig ist. Es ist anzumerken, dass das Übereinanderstapeln von zwei 4 Bit breiten Chips die Dichte eines DIMM verdoppelt. Die Signalintegritätsprobleme im Zusammenhang mit mehr als zwei DRAMs in einem Stapel machen es heute schwierig, die Dichte eines DIMM um mehr als einen Faktor von zwei unter Verwendung von Stapeltechniken zu erhöhen.
  • Unter Verwendung der unten beschriebenen Stapeltechnik ist es möglich, die Dichte eines DIMM um das Vier-, Sechs- oder Achtfache zu erhöhen, indem vier, sechs oder acht DRAMs entsprechend übereinander gestapelt werden. Zu diesem Zweck wird ein Pufferchip zwischen dem externen Speicherkanal und den DRAM-Chips angeordnet und puffert mindestens eines der Adress-, Steuer- und Datensignale zu und von den DRAM-Chips. Bei einer Implementierung kann ein einzelner Pufferchip je Stapel verwendet werden. Bei anderen Implementierungen können mehrere Pufferchips je Stapel werden verwendet. In wieder anderen Implementierungen kann ein einzelner Pufferchip für mehrere Stapel verwendet werden.
  • 17 ist ein Blockschaubild, das eine Ausführungsform zum Stapeln von Speicherchips veranschaulicht. Bei dieser Ausführungsform ist der Pufferchip 1810 an ein Host-System gekoppelt, in der Regel an den Speichercontroller des Systems. Der Speicherbaustein 1800 enthält mindestens zwei Hochgeschwindigkeitsspeicherchips 1820 (zum Beispiel DRAMs, wie zum Beispiel DDR2-SDRAMS), die hinter den Pufferchip 1810 gestapelt sind (zum Beispiel greift der Pufferchip 1810 auf die Hochgeschwindigkeitsspeicherchips 1820 zu).
  • Es ist klar, dass die in 17 gezeigte Ausführungsform derjenigen ähnelt, die zuvor beschrieben und in 3 veranschaulicht wurde. Der Hauptunterschied ist, dass bei dem in 3 veranschaulichten Schema mehrere Niedriggeschwindigkeitsspeicherchips auf einen Hochgeschwindigkeitsschnittstellenchip gestapelt wurden. Der Hochgeschwindigkeitsschnittstellenchip enthielt eine industriestandardisierte Schnittstelle (wie zum Beispiel DDR-SDRAM oder DDR2-SDRAM) zu dem Host-System, während die Schnittstelle zwischen dem Hochgeschwindigkeitsschnittstellenchip und den Niedriggeschwindigkeitsspeicherchips nicht-standardisiert (d. h. proprietär) sein kann oder einem Industriestandard entsprechen kann. Das in 17 veranschaulichte Schema hingegen stapelt mehrere massenproduzierte Hochgeschwindigkeits-DRAMs auf einen Hochgeschwindigkeits-Pufferchip. Der Pufferchip kann gegebenenfalls eine Protokollübersetzung ausführen (d. h. der Pufferchip kann eine industriestandardisierte Schnittstelle, wie zum Beispiel DDR2, sowohl zu dem externen Speicherkanal als auch zu den Hochgeschwindigkeits-DRAM-Chips aufweisen) und kann einfach die elektrischen Lasten, die durch die Speicherchips dargestellt werden (d. h. die Eingangsparasiten der Speicherchips), von dem Speicherkanal isolieren.
  • In anderen Implementierungen kann der Pufferchip Protokollübersetzungen ausführen. Zum Beispiel kann der Pufferchip eine Übersetzung von DDR3 zu DDR2 ausführen. Auf diese Weise könnten mehrere DDR2-SDRAM-Chips für das Host-System als ein oder mehrere DDR3-SDRAM-Chips erscheinen. Der Pufferchip kann auch aus einer Version eines Protokolls in eine andere Version desselben Protokolls übersetzen. Als ein Beispiel dieser Art von Übersetzung kann der Pufferchip aus einem Satz DDR2-Parameter in einen anderen Satz DDR2-Parameter übersetzen. Auf diese Weise könnte der Pufferchip zum Beispiel einen oder mehrere DDR2-Chips eines Typs (zum Beispiel 4-4-4-DDR2-SDRAM) für das Host-System wie einen von mehreren DDR2-Chips eines anderen Typs (zum Beispiel 6-6-6-DDR2-SDRAM) aussehen lassen. Es ist zu beachten, dass in anderen Implementierungen ein Pufferchip durch mehrere Stapel gemeinsam genutzt werden kann. Des Weiteren kann der Pufferchip auch außerhalb des Stapels angeordnet sein, anstatt ein Teil des Stapels zu sein. Einem Stapel kann auch mehr als ein Pufferchip zugeordnet sein.
  • Das Verwenden eines Pufferchips zum Isolieren der elektrischen Lasten der Hochgeschwindigkeits-DRAMs von dem Speicherkanal ermöglicht es uns, mehrere (in der Regel zwischen zwei und acht) Speicherchips auf einem Pufferchip zu stapeln. In einer Ausführungsform können alle Speicherchips in einem Stapel an denselben Adressbus angeschlossen sein. In einer anderen Ausführungsform können mehrere Adressbusse an die Speicherchips in einem Stapel angeschlossen sein, wobei jeder Adressbus an mindestens einen Speicherchip in dem Stapel angeschlossen ist. Gleichermaßen können in einer Ausführungsform die Daten- und Strobe-Signale aller Speicherchips in einem Stapel mit demselben Datenbus verbunden sein, während in einer anderen Ausführungsform mehrere Datenbusse mit den Daten- und Strobe-Signalen der Speicherchips in einem Stapel verbunden sein können, wobei jeder Speicherchip mit nur einem Datenbus verbunden ist und jeder Datenbus mit mindestens einem Speicherchip in dem Stapel verbunden ist.
  • Die Verwendung eines Pufferchips in dieser Weise gestattet es einer ersten Anzahl von DRAMs mindestens einen DRAM einer zweiten Anzahl zu simulieren. Im Kontext der vorliegenden Beschreibung kann sich die Simulation auf jedes beliebige Simulieren, Emulieren (emulating), Verdecken (disguising) und/oder dergleichen beziehen, das dazu führt, dass mindestens ein Aspekt (in dieser Ausführungsform zum Beispiel eine Anzahl usw.) der DRAMs für das System anders erscheint. In anderen Ausführungsformen kann die Simulation von elektrischer Art oder logischer Art sein und/oder kann auf sonstige gewünschte Weise ausgeführt werden. Zum Beispiel können im Kontext einer elektrischen Simulation eine Anzahl von Anschlussstiften, Drähten, Signalen usw. simuliert werden, während im Kontext einer logischen Simulation eine bestimmte Funktion simuliert werden kann.
  • In weiteren Aspekten der vorliegenden Ausführungsform kann die zweite Anzahl mehr oder weniger als die erste Anzahl sein. Dabei kann im letzteren Fall die zweite Anzahl eins sein, so dass ein einzelner DRAM simuliert wird. Andere optionale Ausführungsformen, die verschiedene Aspekte der vorliegenden Ausführungsform verwenden, werden im Folgenden dargelegt.
  • In noch weiteren Ausführungsformen kann der Pufferchip in der Lage sein, die DRAMs und das System zu verbinden, um mindestens einen DRAM mit mindestens einem Aspekt zu simulieren, der sich von mindestens einem Aspekt von mindestens einem der mehreren DRAMs unterscheidet. Gemäß verschiedenen Aspekten dieser Ausführungsform kann zu diesem Aspekt ein Signal, eine Kapazität, ein Zeitpunkt, eine logische Schnittstelle usw. gehören. Natürlich werden diese Beispiele von Aspekten hier nur zur Veranschaulichung angeführt und sind darum nicht in einem einschränkenden Sinn zu verstehen, da jeder Aspekt im Zusammenhang mit einem oder mehreren der DRAMs in der obigen Weise unterschiedlich simuliert werden kann.
  • Im Fall des Signals kann es sich in diesem Zusammenhang um ein Adresssignal, ein Steuersignal, ein Datensignal und/oder ein sonstiges Signal handeln. Zum Beispiel kann eine Anzahl der oben genannten Signale so simuliert werden, dass sie als weniger oder als mehr Signale erscheinen, oder eine Anzahl der oben genannten Signale kann sogar so simuliert werden, dass sie einem anderen Typ entsprechen. In weiteren Ausführungsformen können mehrere Signale kombiniert werden, um ein anderes Signal zu simulieren. Es kann sogar eine Zeitdauer, über die ein Signal aufgedrückt wird, so simuliert werden, dass sie anders erscheint.
  • Im Fall der Kapazität kann sich dies auf eine Speicherkapazität beziehen (die gegebenenfalls eine Funktion einer Anzahl des DRAMs sein kann). Zum Beispiel kann der Pufferchip in der Lage sein, mindestens einen DRAM mit einer ersten Speicherkapazität zu simulieren, die größer (oder kleiner) als eine zweite Speicherkapazität von mindestens einem der DRAMs ist.
  • In dem Fall, wo der Aspekt zeitbezogen ist, kann sich die Zeit möglicherweise auf eine Latenz beziehen (zum Beispiel eine Zeitverzögerung usw.). In einem Aspekt der vorliegenden Ausführungsform kann es sich bei einer solchen Latenz um eine Spaltenadress-Strobe(Column Address Strobe – CAS)-Latenz (tCAS) handeln, was sich auf eine Latenz bezieht, die mit dem Zugreifen auf eine Datenspalte zusammenhängt. Des Weiteren kann es sich bei der Latenz um eine Zeilenadress-Strobe(Row Address Strobe – RAS)-zu-CAS-Latenz (tRCD) handeln, was sich auf eine Latenz bezieht, die zwischen RAS und CAS erforderlich ist. Des Weiteren kann es sich bei der Latenz um eine Zeilenvorladelatenz (Row Precharge Latency – tRP) handeln, was sich auf eine Latenz bezieht, die zum Beenden des Zugriffs auf eine offene Zeile erforderlich ist. Des Weiteren kann es sich bei der Latenz um eine Aktiv-zu-Vorlade-Latenz (Active to Precharge Latency – tRAS) handeln, was sich auf eine Latenz bezieht, die zum Zugreifen auf eine bestimmte Datenzeile zwischen einer Datenanforderung und einem Vorladebefehl erforderlich ist. In jedem Fall kann der Pufferchip in der Lage sein, mindestens einen DRAM mit einer ersten Latenz zu simulieren, die länger (oder kürzer) als eine zweite Latenz von mindestens einem der DRAMs ist. Im Weiteren werden verschiedene optionale Ausführungsformen dargelegt, die verschiedene Merkmale der vorliegenden Ausführungsform verwenden.
  • In einer weiteren Ausführungsform kann ein Pufferchip in der Lage sein, ein Signal von dem System zu empfangen und das Signal an mindestens einen der DRAMs nach einer Verzögerung zu übermitteln. Auch hier kann es sich in diesem Zusammenhang bei dem Signal um ein Adresssignal, ein Befehlssignal (zum Beispiel ein Aktivierungsbefehlssignal, ein Vorladebefehlssignal, ein Schreibsignal usw.), ein Datensignal oder ein sonstiges Signal handeln. In verschiedenen Ausführungsformen kann diese Verzögerung unveränderlich oder variabel sein.
  • Optional kann es sich bei der Verzögerung um eine kumulative Verzögerung handeln, die mit einer oder mehreren der oben genannten Signale im Zusammenhang steht. Des Weiteren kann die Verzögerung das Signal (mit Bezug auf andere Signale) zeitlich nach vorne und/oder zurück verschieben. Natürlich kann eine solche zeitliche Vor- und Rückverschiebung die gleiche Größenordnung haben, muss es aber nicht. In einer Ausführungsform kann diese Zeitverschiebung durch Verwenden mehrerer Verzögerungsfunktionen bewerkstelligt werden, von denen jede eine andere Verzögerung an ein anderes Signal anlegt.
  • Des Weiteren ist anzumerken, dass der oben abgesprochene Pufferchip ein Register, einen höher entwickelten Speicherpuffer (Advanced Memory Buffer – AMB), eine Komponente, die auf mindestens einem DIMM angeordnet ist, einen Speichercontroller usw. enthalten kann. Ein solches Register kann in verschiedenen Ausführungsformen ein Joint Electron Device Engineering Council(JEDEC)-Register, ein JEDEC-Register, das eine oder mehrere Funktionen enthält, die im vorliegenden Text dargelegt sind, ein Register mit Weiterleitungs-, Speicherungs- und/oder Pufferungsfähigkeiten usw. sein. Im Folgenden werden verschiedene optionale Ausführungsformen, die verschiedene Merkmale verwenden, dargelegt.
  • In verschiedenen Ausführungsformen kann es wünschenswert sein zu bestimmen, ob sich der simulierte DRAM-Schaltkreis gemäß einem gewünschten DRAM-Standard oder einer anderen Designspezifikation verhält. Ein Verhalten vieler DRAM-Schaltkreise wird durch die JEDEC-Standards spezifiziert, und es kann in einigen Ausführungsformen wünschenswert sein, einen bestimmten DRAM nach JEDEC-Standard exakt zu simulieren. Der JEDEC-Standard definiert Befehle, die ein DRAM-Schaltkreis entgegennehmen muss, sowie das Verhalten des DRAM-Schaltkreises infolge solcher Befehle. Zum Beispiel ist die JEDEC-Spezifikation für einen DDR2-DRAM als JESD79-2B bekannt.
  • Wenn es zum Beispiel gewünscht wird zu bestimmen, ob ein JEDEC-Standard erfüllt wird, so kann der folgende Algorithmus verwendet werden. Ein solcher Algorithmus überprüft unter Verwendung eines Satzes Software-Verifizierungstools für eine formale Verifizierung von Logik, dass das Protokollverhalten des simulierten DRAM-Schaltkreises das gleiche ist wie ein gewünschter Standard oder eine andere Designspezifikation. Diese formale Verifizierung ist recht gut durchführbar, weil das in einen DRAM-Standard beschriebene DRAM-Protokoll in der Regel auf einige wenige Protokollbefehle beschränkt ist (zum Beispiel ungefähr 15 Protokollbefehle im Fall der JEDEC-DDR2-Spezifikation).
  • Zu Beispielen der oben angesprochenen Software-Verifizierungstools gehören MAGELLAN von der Firma SYNOPSYS oder andere Software-Verifizierungstools, wie zum Beispiel INCISIVE von der Firma CADENCE, Verifizierungstools von der Firma JASPER, VERIX von der Firma REAL INTENT, 0-IN von der Firma MENTOR CORPORATION, und andere. Diese Software-Verifizierungstools verwenden schriftliche Zusicherungen (assertions), die den Regeln entsprechen, die von dem DRAM-Protokoll und der DRAM-Spezifikation aufgestellt werden. Diese schriftlichen Zusicherungen sind des Weiteren in dem Code enthalten, der die Logikbeschreibung für den Pufferchip bildet. Durch das Schreiben von Zusicherungen, die dem gewünschten Verhalten des simulierten DRAM-Schaltkreises entsprechen, kann ein Nachweis erstellt werden, der bestimmt, ob die gewünschten Designanforderungen erfüllt werden. Auf diese Weise kann man verschiedene Ausführungsformen auf die Einhaltung eines Standards, mehrerer Standards oder anderer Designspezifikation testen.
  • Zum Beispiel kann eine Zusicherung geschrieben werden, dass keine zwei DRAM-Steuersignale an ein Adress-, Steuer- und Taktbus gleichzeitig ausgegeben werden dürfen. Man mag zwar wissen, welche der verschiedenen Pufferchip- und DRAM-Stapel-Konfigurationen und Adressabbildungen, die im vorliegenden Text beschrieben wurden, geeignet sind, doch der oben angesprochene Algorithmus kann es einem Designer ermöglichen nachzuweisen, dass der simulierte DRAM-Schaltkreis exakt den benötigten Standard oder eine sonstige Designspezifikation erfüllt. Wenn zum Beispiel eine Adressabbildung, die einen gemeinsamen Bus für Daten und einen gemeinsamen Bus für Adressen verwendet, einen Steuer- und Taktbus zum Ergebnis hat, der eine erforderliche Spezifikation nicht erfüllt, so können alternative Designs für den Pufferchip mit anderen Busanordnungen oder alternative Designs für die Verbindung zwischen dem Pufferchip und anderen Komponenten verwendet und auf die Einhaltung des gewünschten Standards oder einer sonstigen Designspezifikation getestet werden.
  • Der Pufferchip kann so konstruiert werden, dass er dieselbe Anschlussstiftkonfiguration (oder Anschlusszahl) aufweist wie ein industriestandardisierter DRAM (zum Beispiel eine DDR2-SDRAM-Anschlussstiftkonfiguration). Die Hochgeschwindigkeits-DRAM-Chips, die auf den Pufferchip gestapelt sind, können entweder eine industriestandardisierte Anschlusszahl haben oder können eine nicht-standardisierte Anschlusszahl haben. Dies ermöglicht es uns, eine standardisierte DIMM-Leiterplatte (DIMM PCB) zu verwenden, da jeder Stapel die gleiche Anschlussstiftkonfiguration hat wie ein einziger industriestandardisierte DRAM-Chip. Verschiedene Unternehmen haben proprietäre Wege zum Übereinanderstapeln mehrerer DRAMs entwickelt (zum Beispiel μZ Ball Stack von Tessera, Inc., High Performance Stakpak von Staktek Holdings, Inc.). Die offenbarten Techniken zum Stapeln mehrerer Speicherchips hinter entweder einem Pufferchip (18) oder einem Hochgeschwindigkeitsschnittstellenchip (3) sind mit all den verschiedenen Arten des Stapelns von Speicherchips kompatibel. Es bedarf keiner besonderen Stapeltechnik.
  • Ein doppelseitiger DIMM (d. h. ein DIMM, der Speicherchips auf beiden Seiten der gedruckten Leiterplatte aufweist) ist elektrisch schlechter als ein einseitiger DIMM, besonders wenn die Hochgeschwindigkeitsdaten und Strobe-Signale zu zwei DRAMs geleitet werden müssen, einem auf jeder Seite der Platine. Dies impliziert, dass das Datensignal möglicherweise in zwei Abzweige (d. h. eine T-Topologie) auf dem DIMM aufgespalten werden muss, wobei jeder Abzweig an einem DRAM auf jeder Seite der Platine endet. Eine T-Topologie ist in der Regel vom Standpunkt der Signalintegrität aus betrachtet schlechter als eine Punkt-zu-Punkt-Topologie. Rambus verwendete Spiegelbausteine auf doppelseitigen Rambus In-line Memory-Modulen (RIMMs), so dass die Hochgeschwindigkeitssignale eine Punkt-zu-Punkt-Topologie anstelle einer T-Topologie aufwiesen. Dies ist von den DRAM-Herstellern nicht in großem Stil übernommen worden, was vor allem an Bedenken bezüglich der Lagerbestandhaltung lag. In dieser Offenbarung kann der Pufferchip mit einer industriestandardisierten DRAM-Anschlusszahl und einer gespiegelten Anschlusszahl versehen sein. Die DRAM-Chips, die hinter dem Pufferchip gestapelt sind, können eine gemeinsame industriestandardisierte Anschlusszahl haben, unabhängig davon, ob der Pufferchip eine industriestandardisierte Anschlusszahl oder eine gespiegelte Anschlusszahl aufweist. Dies ermöglicht es uns, doppelseitige DIMMs herzustellen, die sich sowohl durch hohe Geschwindigkeit als auch hohe Kapazität auszeichnen, indem gespiegelte Bausteine bzw. gespiegeltes Stapeln verwendet werden, obwohl massenproduzierte DRAM-Chips benutzt werden. Natürlich erfordert dies die Verwendung einer nicht-standardisierten DIMM-Leiterplatte, da die standardisierten DIMM-Leiterplatten alle dafür konstruiert sind, standardisierte (d. h. nicht-gespiegelte) DRAM-Bausteine auf beiden Seiten der gedruckten Leiterplatte aufzunehmen.
  • Gemäß einem anderen Aspekt kann der Pufferchip nicht nur dafür ausgelegt sein, die elektrischen Lasten der gestapelten Speicherchips von dem Speicherkanal zu isolieren, sondern auch dafür, Redundanzmerkmale wie zum Beispiel Speicherersetzung, Speicherspiegelung und Speicher-RAID bereitzustellen. Dies ermöglicht es uns, hoch-dichte DIMMs herzustellen, die nicht nur die gleiche Anschlussstiftkonfiguration wie industriestandardisierte Speichermodule (d. h. Anschlussstiftkompatibilität) besitzen, sondern auch eine komplette Bandbreite an Redundanzmerkmalen bereitstellen. Diese Fähigkeit ist wichtig für Schlüsselsegmente des Servermarktes, wie zum Beispiel das Blade Serversegment und das 1U-Rack Serversegment, wo die Anzahl der DIMM-Schlitze (oder Verbinder) durch den kleinen Formfaktor der Server-Hauptplatine begrenzt ist. Viele Analysten haben vorhergesagt, dass dies die am schnellsten wachsenden Segmente im Servermarkt sein werden.
  • Die Speicherersetzung (Memory Sparing) kann mit einem oder mehreren Stapeln aus p + q Hochgeschwindigkeitsspeicherchips und einem Pufferchip implementiert werden. Die p Speicherchips von jedem Stapel werden dem Arbeitspool zugeordnet und stehen Systemressourcen wie zum Beispiel dem Betriebssystem (operating system – OS) und der Anwendungssoftware zur Verfügung. Wenn der Speichercontroller (oder optional der AMB) detektiert, dass einer der Speicherchips in dem Arbeitspool des Stapels zum Beispiel einen unkorrigierbaren Mehrbitfehler erzeugt hat oder korrigierbare Fehler erzeugt hat, die eine vorgegebene Schwelle überstiegen haben, so kann er entscheiden, den fehlerhaften Chip durch einen der q Chips zu ersetzen, die in den Ersatzpool gelegt wurden. Wie zuvor besprochen, kann der Speichercontroller entscheiden, das Ersetzen über alle Stapel in einem Rang hinweg vorzunehmen, auch wenn nur ein einziger Arbeits-Chip in einem betreffenden Stapel den Fehlerzustand auslöste, oder er kann entscheiden, die Ersetzungsoperation auf nur den betreffenden Stapel zu beschränken, der den Fehlerzustand auslöste. Das erstere Verfahren ist aus der Sicht des Speichercontrollers einfacher zu implementieren, während das letztere Verfahren fehlertoleranter ist. Eine Speicherersetzung wurde in 8 für Stapel veranschaulicht, die aus einem Hochgeschwindigkeitsschnittstellenchip und mehreren Niedriggeschwindigkeits-DRAMs aufgebaut waren. Das gleiche Verfahren gilt für Stapel, die aus massenproduzierten Hochgeschwindigkeits-DRAMs und einem Pufferchip aufgebaut sind. In anderen Implementierungen braucht der Pufferchip nicht Teil des Stapels zu sein. In wieder anderen Implementierungen kann ein Pufferchip mit mehreren Speicherchipstapeln verwendet werden, oder mehrere Pufferchips können durch einen einzigen Speicherchipstapel verwendet werden.
  • Eine Speicherspiegelung kann durch Teilen der Hochgeschwindigkeitsspeicherchips in einem Stapel in zwei gleiche Sätze implementiert werden: einen Arbeitssatz und einen gespiegelten Satz. Wenn der Speichercontroller Daten in den Speicher schreibt, so schreibt der Pufferchip die Daten in den gleichen Ort sowohl in dem Arbeitssatz als auch in dem gespiegelten Satz. Während Lesevorgängen gibt der Pufferchip die Daten aus dem Arbeitssatz zurück. Wenn die zurückgegebenen Daten einen unkorrigierbaren Fehlerzustand hatten oder wenn der kumulative korrigierbare Fehler in den zurückgegebenen Daten eine vorgegebene Schwelle überschritt, so kann der Speichercontroller den Pufferchip anweisen, ab sofort Daten (bei Speicherauslesungen) aus dem gespiegelten Satz zurückzugeben, bis der Fehlerzustand in dem Arbeitssatz korrigiert wurde. Der Pufferchip kann weiterhin Schreibvorgänge sowohl an den Arbeitssatz als auch an den gespiegelten Satz senden, oder er kann sie auf nur den gespiegelten Satz beschränken. Wie zuvor besprochen, kann die Speicherspiegelungsoperation gleichzeitig in allen Speicherstapeln in einem Rang ausgelöst werden, oder sie kann in jedem Stapel einzeln bei Bedarf ausgeführt werden. Das erstere Verfahren ist einfacher zu implementieren, während das letztere Verfahren fehlertoleranter ist. Die Speicherspiegelung wurde in 9 für Stapel veranschaulicht, die aus einem Hochgeschwindigkeitsschnittstellenchip und mehreren Niedriggeschwindigkeitsspeicherchips aufgebaut waren. Das gleiche Verfahren kann auf Stapel angewendet werden, die aus massenproduzierten Hochgeschwindigkeits-DRAMs und einem Pufferchip aufgebaut sind. In anderen Implementierungen braucht der Pufferchip kein Teil des Stapels zu sein. In wieder anderen Implementierungen kann ein Pufferchip mit mehreren Speicherchipstapeln verwendet werden, oder es können mehrere Pufferchips durch einen einzigen Speicherchipstapel verwendet werden.
  • Die Implementierung einer Speicherspiegelung innerhalb eines Stapels hat einen Nachteil, und zwar, dass sie nicht vor dem Ausfall des Pufferchips schützt, der zu einem Stapel gehört. In diesem Fall werden die Daten in dem Speicher in zwei verschiedenen Speicherchips in einem Stapel gespiegelt, aber beide Chips müssen mit dem Host-System über den gemeinsamen zugehörigen Pufferchip kommunizieren. Wenn also der Pufferchip in einem Stapel ausfallen sollte, so ist die Fähigkeit der Speicherspiegelung nutzlos. Eine Lösung dieses Problems ist es, alle Chips in dem Arbeitssatz zu einem Stapel zu gruppieren und alle Chips in dem gespiegelten Satz zu einem anderen Stapel zu gruppieren. Der Arbeitsstapel kann sich nun auf einer Seite der DIMM-Leiterplatte befinden, während sich der gespiegelte Stapel auf der anderen Seite der DIMM-Leiterplatte befinden kann. Sollte nun der Pufferchip in dem Arbeitsstapel ausfallen, so könnte der Speichercontroller zu dem gespiegelten Stapel auf der anderen Seite der gedruckten Leiterplatte umschalten.
  • Das Umschalten von dem Arbeitssatz zu dem gespiegelten Satz kann durch den Speichercontroller (oder den AMB) ausgelöst werden, wobei ein Inband- oder ein Seitenbandsignal an die Puffer in den jeweiligen Stapeln gesendet wird. Alternativ kann eine Logik zu den Puffern hinzugefügt werden, damit die Puffer selbst die Fähigkeit haben, von dem Arbeitssatz zu dem gespiegelten Satz umzuschalten. Zum Beispiel lesen einige der Server-Speichercontrollerhubs (Memory Controller Hubs – MCH) von Intel einen Speicherort ein zweites Mal, wenn der MCH beim ersten Lesen dieses Speicherortes einen unkorrigierbaren Fehler detektiert. Der Pufferchip kann dafür ausgelegt sein, die Adressen der Last m Lesevorgänge zu verfolgen und die Adresse des momentanen Lesevorgangs mit den gespeicherten m Adressen zu vergleichen. Wenn er eine Übereinstimmung detektiert, so besteht das wahrscheinlichste Szenario darin, dass der MCH einen unkorrigierbaren Fehler in dem Datenrücklesevorgang detektierte und ein zweites Lesen des betreffenden Speicherortes versucht. Der Pufferchip kann nun den Inhalt des Speicherortes aus dem gespiegelten Satz lesen, da er weiß, dass der Inhalt an dem entsprechenden Ort in dem Arbeitssatz einen Fehler hatte. Der Pufferchip kann auch dafür ausgelegt sein, die Anzahl solcher Ereignisse (d. h. ein zweites Lesen eines Ortes aufgrund eines unkorrigierbaren Fehlers) über einen Zeitraum hinweg zu verfolgen. Wenn die Anzahl dieser Ereignisse eine bestimmte Schwelle innerhalb eines gleitenden Zeitfensters überschreitet, so kann der Pufferchip dauerhaft zu dem gespiegelten Satz umschalten und ein externes Gerät informieren, dass der Arbeitssatz deaktiviert wurde.
  • Das Implementieren von Speicher-RAID innerhalb eines Stapels, der aus massenproduzierten Hochgeschwindigkeits-DRAMs besteht, ist schwieriger als das Implementieren von Speicher-RAID innerhalb eines Stapels, der aus nicht-standardisierten DRAMs besteht. Der Grund dafür ist, dass derzeitige Hochgeschwindigkeits-DRAMs eine Mindestburstlänge aufweisen, die erfordert, dass für jeden Lese- bzw. Schreibzugriff eine bestimmte Menge an Informationen aus dem DRAM gelesen oder in den DRAM geschrieben werden muss. Zum Beispiel hat ein n Bit breiter DDR2-SDRAM eine Mindestburstlänge von 4, was bedeutet, dass für jede Lese- oder Schreiboperation 4n Bits aus dem DRAM gelesen oder in den DRAM geschrieben werden müssen. Zum Zweck der Veranschaulichung nehmen wir bei der folgenden Besprechung an, dass alle DRAMs, die zum Herstellen von Stapeln verwendet werden, 8 Bit breite DDR2-SDRAMS sind und dass jeder Stapel einen dedizierten Pufferchip hat.
  • Angesichts der Tatsache, dass 8 Bit breite DDR2-SDRAMS zum Herstellen der Stapel verwendet werden, werden acht Stapel je Speicherrang benötigt (wobei der neunte Stapel ignoriert wird, der für ECC benötigt wird). Da DDR2-SDRAMS eine Mindestburstlänge von vier haben, beinhaltet eine einzelne Lese- oder Schreiboperation das Übertragen von vier Bytes an Daten zwischen dem Speichercontroller und einem Stapel. Das bedeutet, dass der Speichercontroller mindestens 32 Bytes an Daten zu einem Speicherrang (vier Bytes je Stapel × acht Stapel) für jede Lese- oder Schreiboperation übertragen muss. Moderne CPUs verwenden in der Regel eine 64-Byte-Cache-Zeile als die Basiseinheit der Datenübertragung zu und von dem Systemspeicher. Dies impliziert, dass bei einer Lese- oder Schreiboperation acht Bytes an Daten zwischen dem Speichercontroller und jedem Stapel übertragen werden können.
  • Um einen Speicher-RAID innerhalb eines Stapels zu implementieren, können wir einen Stapel herstellen, der drei 8 Bit breite DDR2-SDRAMS und einen Pufferchip enthält. Wir wollen die drei DRAMs in einem Stapel als Chips A, B, und C bezeichnen. Betrachten wir den Fall einer Speicherschreiboperation, wo der Speichercontroller einen Burstschreibvorgang von acht Bytes in jedem Stapel in dem Rang ausführt (d. h. der Speichercontroller sendet 64 Bytes an Daten – eine Cache-Zeile – an den gesamten Rang). Der Pufferchip kann so ausgelegt sein, dass er die ersten vier Bytes (nennen wir sie Bytes Z0, Z1, Z2 und Z3) in die spezifizierten Speicherorte (nennen wir sie Adressen x1, x2, x3 und x4) in Chip A schreibt und die zweiten vier Bytes (nennen wir sie Bytes Z4, Z5, Z6 und Z7) in die gleichen Orte (d. h. Adressen x1, x2, x3 und x4) in Chip B schreibt. Der Pufferchip kann auch so ausgelegt sein, dass er die Paritätsinformationen entsprechend diesen acht Bytes an den gleichen Orten in Chip C speichert. Das heißt, der Pufferchip speichert P[0,4] = Z0 ^ Z4 in Adresse x1 in Chip C, P[1,5] = Z1 ^ Z5 in Adresse x2 in Chip C, P[2,6] = Z2 ^ Z6 in Adresse x3 in Chip C und P[3,7] = Z3 ^ Z7 in Adresse x4 in Chip C, wobei ^ der bitweise exklusives-ODER-Operator ist. So ist zum Beispiel das geringst-signifikante Bit (Bit 0) von P[0,4] das exklusive ODER der geringst-signifikanten Bits von Z0 und Z4; Bit 1 von P[0,4] ist das exklusive ODER von Bit 1 von Z0 und Bit 1 von Z4, und so weiter. Es ist zu beachten, dass auch andere Streifenschreibverfahren verwendet werden können. Zum Beispiel kann der Pufferchip die Bytes Z0, Z2, Z4 und Z6 in Chip A und die Bytes Z1, Z3, Z5 und Z7 in Chip B speichern.
  • Wenn nun der Speichercontroller dieselbe Cache-Zeile zurückliest, so liest der Pufferchip die Orte x1, x2, x3 und x4 in Chip A und in Chip B und gibt Bytes Z0, Z1, Z2 und Z3 von Chip A und dann Bytes Z4, Z5, Z6 und Z7 von Chip B zurück. Nehmen wir nun an, dass der Speichercontroller einen Mehrbitfehler in Byte Z1 detektiert hat. Wie zuvor angesprochen, lesen einige von Intels Server-MCHs den Adressort erneut, wenn sie einen unkorrigierbaren Fehler in den Daten detektieren, die als Antwort auf den ursprünglichen Lesebefehl zurückgegeben wurden. Wenn also der Speichercontroller den Adressort, der dem Byte Z1 entspricht, erneut liest, so kann der Pufferchip dafür ausgelegt sein, das zweite Lesen zu detektieren und P[1,5] ^ Z5 anstelle von Z1 zurückzugeben, da er weiß, dass der Speichercontroller einen unkorrigierbaren Fehler in Z1 detektierte.
  • Es ist zu beachten, dass das Verhalten des Speichercontrollers nach der Detektion eines unkorrigierbaren Fehlers das Fehlerkorrekturverhalten des Pufferchips beeinflusst. Wenn zum Beispiel der Speichercontroller im Fall eines unkorrigierbaren Fehlers die gesamte Cache-Zeile zurückliest, aber den Start des Bursts mit dem fehlerhaften Byte verlangt, dann kann der Pufferchip dafür ausgelegt sein, an den entsprechenden Spaltenadressen nachzusehen, um zu bestimmen, welches Byte dem unkorrigierbaren Fehler entspricht. Nehmen wir zum Beispiel an, dass Byte Z1 dem unkorrigierbaren Fehler entspricht und dass der Speichercontroller verlangt, dass der Stapel die acht Bytes (Z0 bis Z7) zurück an den Controller, mit Byte Z1 beginnend, sendet. Oder anders ausgedrückt: Der Speichercontroller fordert den Stapel auf, die acht Bytes in der folgenden Reihenfolge zurückzusenden: Z1, Z2, Z3, Z0, Z5, Z6, Z7 und ZA (d. h. Burstlänge = 8, Bursttyp = sequenziell und Anfangsspaltenadresse A[2:0] = 001b). Der Pufferchip kann dafür ausgelegt sein zu erkennen, dass dies anzeigt, dass Byte Z1 dem unkorrigierbaren Fehler entspricht, und P[1,5] ^ Z5, Z2, Z3, Z0, Z5, Z6, Z7 und Z4 zurückzugeben. Alternativ kann der Pufferchip dafür ausgelegt sein, P[1,5] ^ Z5, P[2,6] ^ Z6, P[3,7] ^ Z7, P[0,4] ^ Z4, Z5, Z6, Z7 und Z4 zurückzugeben, wenn es gewünscht ist, nicht nur einen unkorrigierbaren Fehler in einem bestimmten Byte zu korrigieren, sondern auch den Fall, wo ein gesamter Chip (in diesem Fall Chip A) ausfällt. Wenn andererseits der Speichercontroller die gesamte Cache-Zeile in der gleichen Reihenfolge sowohl während einer normalen Leseoperation als auch während eines zweiten Lesens, das durch einen unkorrigierbaren Fehler verursacht wird, liest, so muss der Controller dem Pufferchip entweder durch ein Inband-Signal oder durch ein Seitenband-Signal angeben, welches Byte oder welcher Chip dem unkorrigierbaren Fehler entspricht, bevor oder während der Zeit, wo er das zweite Lesen ausführt.
  • Es kann jedoch sein, dass der Speichercontroller einen 64-Byte-Cache-Zeilen-Lese- oder Schreibvorgang in zwei separaten Bursts mit einer Länge 4 (anstatt in einem einzelnen Burst mit einer Länge 8) ausführt. Das kann auch der Fall sein, wenn ein E/A-Gerät den Speicherzugriff initiiert. Das kann auch der Fall sein, wenn die 64-Byte-Cache-Zeile parallel in zwei DIMMs gespeichert wird. In einem solchen Fall könnte die Speicher-RAID-Implementierung die Verwendung des DM(Datenmasken)-Signals erfordern. Betrachten wir auch hier wieder den Fall eines 3-Chip-Stapels, der aus drei 8 Bit breiten DDR2-SDRAMS und einem Pufferchip aufgebaut ist. Speicher-RAID erfordert, dass die 4 Bytes an Daten, die in einen Stapel geschrieben werden, in Streifenform über die zwei Speicherchips hinweg geschrieben wird (d. h. 2 Bytes werden in jeden der Speicherchips geschrieben), während die Parität berechnet und in dem dritten Speicherchip gespeichert wird. Jedoch haben die DDR2-SDRAMS eine Mindestburstlänge von 4, was bedeutet, dass die Mindestmenge an Daten, für deren Übertragung sie ausgelegt sind, 4 Bytes beträgt. Um diese beiden Anforderungen zu erfüllen, kann der Pufferchip dafür ausgelegt sein, das DM-Signal zu verwenden, um zwei der vier Bytes in einem Burst zu Chip A zu lenken, und die anderen zwei Bytes in einem Burst zu Chip B zu lenken. Dieses Konzept wird am besten durch das Beispiel unten veranschaulicht.
  • Nehmen wir an, dass der Speichercontroller Bytes Z0, Z1, Z2 und Z3 an einen bestimmten Stapel sendet, wenn er einen 32-Byte-Schreibvorgang in einer Speicherreihe ausführt, und dass die zugehörigen Adressen x1, x2, x3 und x4 sind. Der Stapel in diesem Beispiel besteht aus drei 8-Bit-DDR2-SDRAMS (Chips A, B und C) und einem Pufferchip. Der Pufferchip kann dafür ausgelegt sein, einen Schreibbefehl an die Orte x1, x2, x3 und x4 auf allen drei Chips A, B und C zu erzeugen und die folgenden Aktionen auszuführen:
    Schreiben von Z0 und Z2 in Chip A und Ausblenden (mask) der Schreibvorgänge von Z1 und Z3 in Chip A
    Schreiben von Z1 und Z3 in Chip B und Ausblenden der Schreibvorgänge von Z0 und Z2 in Chip B
    Schreiben von (Z0 ^ Z1) und (Z2 ^ Z3) in Chip C und Ausblenden der anderen zwei Schreibvorgänge
  • Das erfordert natürlich, dass der Pufferchip die Fähigkeit besitzt, eine einfache Adressübersetzung auszuführen, um die Implementierungsdetails des Speicher-RAID vor dem Speichercontroller zu verbergen.
  • 18 ist ein Zeitablaufdiagramm zum Implementieren von Speicher-RAID unter Verwendung eines Datenmasken(DM)-Signals in einem Drei-Chip-Stapel, der aus 8 Bit breiten DDR2-SDRAMS zusammengesetzt ist. Das erste Signal des Zeitablaufdiagramms von 18 stellt Daten dar, die von dem Host-System an den Stapel gesendet werden. Das zweite und das dritte Signal, die mit DQ_A und DM_A gekennzeichnet sind, stellen die Daten- und Datenmaskensignale dar, die durch den Pufferchip während einer Schreiboperation in Chip A an den Chip A gesendet werden. Gleichermaßen stellen die Signale DQ_B und DM_B Signale dar, die durch den Pufferchip während einer Schreiboperation in Chip B an den Chip B gesendet werden; und die Signale DQ_C und DM_C stellen Signale dar, die durch den Pufferchip während einer Schreiboperation in Chip C an den Chip C gesendet werden.
  • Wenn nun der Speichercontroller die Bytes Z0, Z1, Z2 und Z3 aus dem Stapel zurückliest, so liest der Pufferchip die Orte x1, x2, x3 und x4 aus beiden Chips A und B, wählt die entsprechenden zwei Bytes aus den vier Bytes, die durch jeden Chip zurückgegeben wurden, aus, rekonstruiert die Originaldaten und sendet sie zurück an den Speichercontroller. Es ist zu beachten, dass das streifenförmige Datenschreiben über die zwei Chips hinweg auch auf andere Weise erfolgen kann. Zum Beispiel können die Bytes Z0 und Z1 in den Chip A geschrieben werden, und die Bytes Z2 und Z3 können in den Chip B geschrieben werden. Außerdem kann dieses Konzept auch auf Stapel ausgedehnt werden, die aus einer anderen Anzahl von Chips aufgebaut sind. Zum Beispiel kann in dem Fall des Stapels, der aus fünf 8 Bit breiten DDR2-SDRAM-Chips und einem Pufferchip besteht, ein 4-Byte-Burst zu einem Stapel streifenförmig über vier Chips hinweg geschrieben werden, indem ein einzelnes Byte in jeden Chip geschrieben wird und das DM-Signal zum Ausblenden (Maskieren) der übrigen drei Schreibvorgänge in dem Burst verwendet wird. Die Paritätsinformationen können in dem fünften Chip gespeichert werden, wofür ebenfalls wieder das zugehörige DM-Signal verwendet wird.
  • Wie zuvor beschrieben, kann, wenn der Speichercontroller (oder der AMB) einen unkorrigierbaren Fehler in den zurückgelesenen Daten detektiert, der Pufferchip dafür ausgelegt sein, die fehlerhaften Daten unter Verwendung der Daten in den anderen Chips sowie der Paritätsinformationen zu rekonstruieren. Der Pufferchip kann diese Operation entweder ausführen, wenn er ausdrücklich dazu durch den Speichercontroller angewiesen wird, oder durch Überwachen der Leseanforderungen, die durch den Speichercontroller gesendet wurden, und Detektieren von mehreren Lesevorgängen an derselben Adresse innerhalb eines Zeitraums, oder durch sonstige Mittel.
  • Das Rekonstruieren fehlerhafter Daten unter Verwendung der Daten aus den anderen Speicherchips in dem Speicher-RAID und der Paritätsdaten erfordert eine zusätzliche Menge an Zeit. Das heißt, die Speicherleselatenz für den Fall, wo der Pufferchip die fehlerhaften Daten rekonstruieren muss, kann höchstwahrscheinlich höher sein als die normale Leselatenz. Dies kann auf verschiedene Weise bewerkstelligt werden. Nehmen wir an, dass die normale Leselatenz 4 Taktzyklen beträgt, während die Leselatenz, wenn der Pufferchip die fehlerhaften Daten rekonstruieren muss, 5 Taktzyklen beträgt. Der Speichercontroller kann einfach entscheiden, 5 Taktzyklen als die Leselatenz für alle Leseoperationen zu verwenden. Alternativ kann der Controller als standardmäßige Voreinstellung 4 Taktzyklen für alle normalen Leseoperationen verwenden, aber zu 5 Taktzyklen umschalten, wenn der Pufferchip die Daten rekonstruieren muss. Eine andere Option würde darin bestehen, dass der Pufferchip den Speichercontroller anhält, wenn er einen Teil der Daten rekonstruieren muss. Diese und weitere Verfahren fallen in den Geltungsbereich dieser Offenbarung.
  • Wie oben erläutert, können wir Speicher-RAID unter Verwendung einer Kombination aus Speicherchips und einem Pufferchip in einem Stapel implementieren. Dies gibt uns die Fähigkeit, Mehrbitfehler entweder innerhalb eines einzelnen Speicherchips oder über mehrere Speicherchips in einem Rang (rank) hinweg zu korrigieren. Wir können jedoch einen zusätzlichen Redundanzgrad durch Hinzufügen zusätzlicher Speicherchips in den Stapel schaffen. Das heißt, wenn das Speicher-RAID über n Chips hinweg implementiert wird (wobei die Daten streifenförmig über n – 1 Chips hinweg geschrieben werden und die Parität in dem n-ten Chip gespeichert wird), so können wir einen anderen Redundanzgrad schaffen, indem wir den Stapel mit mindestens n + 1 Speicherchips herstellen. Zum Zweck der Veranschaulichung nehmen wir an, dass wir die Daten streifenförmig über zwei Speicherchips (nennen wir sie Chips A und B) hinweg schreiben wollen. Wir brauchen einen dritten Chip (nennen wir ihn Chip C) zum Speichern der Paritätsinformationen. Durch Hinzufügen eines vierten Chips (Chip D) zu dem Stapel können wir einen zusätzlichen Redundanzgrad schaffen. Nehmen wir an, dass Chip B entweder ausgefallen ist oder einen inakzeptabel hohen Grad an unkorrigierbaren Fehlern erzeugt. Der Pufferchip in dem Stapel kann die Daten in Chip B unter Verwendung der Daten in Chip A und der Paritätsinformationen in Chip C in den gleichen Weise rekonstruieren, die in bestens bekannten Festplatten-RAID-Systemen verwendet wird. Offensichtlich kann die Leistungsfähigkeit (performance) des Speichersystems verschlechtert werden (aufgrund der möglicherweise höheren Latenzen, die mit der Rekonstruktion der Daten in Chip B verbunden sind), bis Chip B effektiv ersetzt wurde. Da wir jedoch einen unbenutzten Speicherchip in dem Stapel haben (Chip D), können wir ihn bis zur nächsten Wartungsoperation an die Stelle von Chip B setzen. Der Pufferchip kann dafür ausgelegt sein, die Daten in Chip B (unter Verwendung der Daten in Chip A und der Paritätsinformationen in Chip C) zu rekonstruieren und sie in Chip D zu schreiben. Nachdem das geschehen ist, kann Chip B verworfen werden (d. h. er wird nicht länger durch den Pufferchip verwendet). Die Rekonstruktion der Daten in Chip B und die Übertragung der rekonstruierten Daten zu Chip D kann man im Hintergrund ablaufen lassen (d. h. während der Zyklen, wo der Rang, welcher die Chips A, B, C und D enthält, nicht verwendet wird), oder diese Vorgänge können während Zyklen ausgeführt werden, die ausdrücklich durch den Speichercontroller für die Datenwiederherstellungsoperation eingeplant wurden.
  • Die Logik, die zum Implementieren der höheren Grade an Speicherschutz, wie zum Beispiel Speicherersetzung, Speicherspiegelung und Speicher-RAID, benötigt wird, kann in einen Pufferchip eingebettet werden, der jedem Stapel zugeordnet ist, oder kann in einem ”globaleren” Pufferchip implementiert werden (d. h. einem Pufferchip, der mehr Datenbits puffert, als einem einzelnen Stapel zugeordnet sind). Zum Beispiel kann diese Logik in den AMB eingebettet werden. Diese Variante fällt ebenfalls in den Rahmen dieser Offenbarung.
  • Es ist das Verfahren zum Hinzufügen zusätzlicher Niedriggeschwindigkeitsspeicherchips hinter einer Hochgeschwindigkeitsschnittstelle mit Hilfe eines Stecksockels offenbart worden. Die gleichen Konzepte (siehe 12, 13, 14 und 15) finden auf das Stapeln von massenproduzierten Hochgeschwindigkeits-DRAM-Chips hinter einem Pufferchip Anwendung. Dies fällt ebenfalls in den Rahmen dieser Erfindung.
  • Obgleich die vorliegende Erfindung anhand konkreter beispielhafter Ausführungsformen beschrieben wurde, versteht es sich, dass durch den Fachmann verschiedene Modifikationen und Änderungen vorgenommen werden könnten, ohne dass der Geist und der Geltungsbereich der Erfindung verlassen werden.

Claims (22)

  1. Ein Speicherbaustein (700), aufweisend: mehrere integrierte dynamische Direktzugriffsspeicher(”DRAM”)-Schaltkreise (720), die in einer vertikalen Richtung gestapelt sind und einen Speicherkern aus mehreren Zellen aufweisen, auf den mit einer ersten Geschwindigkeit zugegriffen werden kann, wobei die mehreren integrierten DRAM-Schaltkreise einen Arbeitspool (885, 886) von integrierten DRAM-Schaltkreisen und einen Ersatzpool (895) von integrierten DRAM-Schaltkreisen aufweisen; und einen integrierten Schnittstellenschaltkreis (710) zum Bilden einer Schnittstelle zwischen den integrierten DRAM-Schaltkreisen und einem Speicherbus (730) mit einer Geschwindigkeit, die größer als die erste Geschwindigkeit ist, wobei der integrierte Schnittstellenschaltkreis konfiguriert ist, um zumindest einen integrierten DRAM-Schaltkreis von dem Arbeitspool von integrierten DRAM-Schaltkreisen durch zumindest einen integrierten DRAM-Schaltkreis von dem Ersatzpool von integrierten DRAM-Schaltkreisen zu ersetzen.
  2. Speicherbaustein nach Anspruch 1, wobei der integrierte Schnittstellenschaltkreis des Weiteren dazu dient, eine konstante Last auf dem Speicherbus unabhängig von einer Anzahl der integrierten DRAM-Schaltkreise zu bilden.
  3. Speicherbaustein nach Anspruch 1, wobei ein integrierter DRAM-Schaltkreis integrierte DRAM-Schaltkreis-Einzelchips aufweist.
  4. Speicherbaustein nach Anspruch 1, wobei ein integrierter DRAM-Schaltkreis gehäuste integrierte DRAM-Schaltkreis-Bausteine aufweist.
  5. Speicherbaustein nach Anspruch 1, wobei der integrierte Schnittstellenschaltkreis gemäß einer von der Industrie festgelegten Spezifikation arbeitet.
  6. Speicherbaustein nach Anspruch 1, wobei der integrierte Schnittstellenschaltkreis gemäß einer DDR2-SRAM-Spezifikation arbeitet.
  7. Speicherbaustein nach Anspruch 1, ferner aufweisend eine Speicherersetzung, wobei die gestapelten integrierten DRAM-Schaltkreise p + q integrierte DRAM Schaltkreise aufweisen, wobei „p” integrierte DRAM-Schaltkreise eine Anzahl von integrierten DRAM-Schaltkreisen aufweisen, die als ein Arbeitspool aus integrierten Speicherschaltkreisen verwendet werden, und wobei „q” integrierte DRAM-Schaltkreise eine Anzahl von integrierten DRAM-Schaltkreisen aufweisen, die als ein Ersatzpool aus integrierten Speicherschaltkreisen verwendet werden, wobei „p” und „q” ganzzahlige Werte aufweisen.
  8. Speicherbaustein nach Anspruch 7, wobei: ein Speichercontroller vorgesehen ist zum Bestimmen, ob eine vorgegebene Anzahl von Fehlern in dem Arbeitspool aus integrierten Speicherschaltkreisen auftrat, und zum Signalisieren an den integrierten Schnittstellenschaltkreis, die Fehler anzuzeigen; und der integrierte Schnittstellenschaltkreis vorgesehen ist zum Ersetzen mindestens eines integrierten DRAM-Schaltkreises aus dem Arbeitspool aus integrierten Speicherschaltkreisen durch mindestens einen integrierten DRAM-Schaltkreis aus dem Ersatzpool aus integrierten Speicherschaltkreisen.
  9. Speicherbaustein nach Anspruch 8, wobei der Speichercontroller des Weiteren vorgesehen ist zum Signalisieren der Fehler unter Verwendung von Inband-Zeichengabe.
  10. Speicherbaustein nach Anspruch 8, wobei der Speichercontroller des Weiteren vorgesehen ist zum Signalisieren der Fehler unter Verwendung von Seitenband-Zeichengabe.
  11. Speicherbaustein nach Anspruch 1, ferner aufweisend eine Speicherspiegelung wobei die gestapelten integrierten DRAM-Schaltkreise p + q integrierte DRAM-Schaltkreise aufweisen, wobei „p” integrierte DRAM-Schaltkreise eine Anzahl von integrierten DRAM-Schaltkreisen aufweisen, die als ein Arbeitspool aus integrierten Speicherschaltkreisen verwendet werden, und wobei „q” integrierte DRAM-Schaltkreise eine Anzahl von integrierten DRAM-Schaltkreisen aufweisen, die als ein gespiegelter Pool aus integrierten Speicherschaltkreisen verwendet werden, wobei „p” und „q” ganzzahlige Werte aufweisen.
  12. Speicherbaustein nach Anspruch 11, wobei: ein Speichercontroller vorgesehen ist zum Bestimmen, ob eine vorgegebene Anzahl von Fehlern in dem Arbeitspool aus integrierten Speicherschaltkreisen auftrat, und zum Signalisieren an den integrierten Schnittstellenschaltkreis, die Fehler anzuzeigen; und der integrierte Schnittstellenschaltkreis vorgesehen ist zum Ersetzen mindestens eines integrierten DRAM-Schaltkreises aus dem Arbeitspool aus integrierten Speicherschaltkreisen durch mindestens einen integrierten DRAM-Schaltkreis aus dem gespiegelten Pool aus integrierten Speicherschaltkreisen.
  13. Speicherbaustein nach Anspruch 12, wobei der Speichercontroller des Weiteren vorgesehen ist zum Signalisieren der Fehler unter Verwendung von Inband-Zeichengabe.
  14. Speicherbaustein nach Anspruch 12, wobei der Speichercontroller des Weiteren vorgesehen ist zum Signalisieren der Fehler unter Verwendung von Seitenband-Zeichengabe.
  15. Speicherbaustein nach Anspruch 11, wobei die Anzahl von integrierten DRAM-Schaltkreisen, die gleich „p” ist, gleich der Anzahl von integrierten DRAM-Schaltkreisen ist, die gleich „q” ist.
  16. Speicherbaustein nach Anspruch 1, ferner aufweisend ein Speicherschema, wobei die gestapelten integrierten DRAM-Schaltkreise p + 1 integrierte DRAM-Schaltkreise aufweisen, wobei „p” integrierte DRAM-Schaltkreise eine Anzahl von integrierten DRAM-Schaltkreisen aufweisen, die als ein Arbeitsspeicherbaustein zum Speichern von Daten über die „p” integrierten DRAM-Schaltkreise hinweg verwendet werden, und wobei mindestens ein integrierter DRAM-Schaltkreis zum Speichern zusätzlicher Informationen für Daten dient, die in den „p” integrierten DRAM-Schaltkreisen gespeichert sind, wobei „p” einen ganzzahligen Wert aufweist.
  17. Speicherbaustein nach Anspruch 16, wobei das Speicherschema ein RAID-Speicherschema aufweist und die zusätzlichen Informationen Paritätsinformationen aufweisen.
  18. Speicherbaustein nach Anspruch 16, wobei die zusätzlichen Informationen Prefetch-Informationen aufweisen.
  19. Speicherbaustein nach Anspruch 1, ferner aufweisend einen Stecksockel, der mit einem Stapel gekoppelt ist, zum Hinzufügen von mindestens einem zusätzlichen integrierten DRAM-Schaltkreis zu dem Stapel.
  20. Speicherbaustein nach Anspruch 1, wobei eine Anzahl der integrierten DRAM-Schaltkreise entweder eine unveränderliche Anzahl von integrierten DRAM-Schaltkreisen zum Zeitpunkt der Herstellung des Speicherbausteins oder eine variable Anzahl von integrierten DRAM-Schaltkreisen nach einem Zeitpunkt der Herstellung des Speicherbausteins aufweist.
  21. Speicherbaustein nach Anspruch 1, wobei mindestens ein integrierter DRAM-Schaltkreis zu verschiedenen Zeiten hinzugefügt wird.
  22. Speicherbaustein nach Anspruch 1, aufweisend einen Stecksockel zum Montieren mehrerer integrierter DRAM-Schaltkreise in einem Rang an einer gedruckten Leiterplatte.
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Families Citing this family (235)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8250295B2 (en) 2004-01-05 2012-08-21 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
DE102005009806A1 (de) * 2005-03-03 2006-09-14 Infineon Technologies Ag Pufferbaustein für ein Speichermodul, Speichermodul und Speichersystem
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US7609567B2 (en) 2005-06-24 2009-10-27 Metaram, Inc. System and method for simulating an aspect of a memory circuit
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
KR101318116B1 (ko) 2005-06-24 2013-11-14 구글 인코포레이티드 집적 메모리 코어 및 메모리 인터페이스 회로
US7386656B2 (en) 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US7580312B2 (en) * 2006-07-31 2009-08-25 Metaram, Inc. Power saving system and method for use with a plurality of memory circuits
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US20080028136A1 (en) * 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8041881B2 (en) * 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US7392338B2 (en) 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US20080126690A1 (en) * 2006-02-09 2008-05-29 Rajan Suresh N Memory module with memory stack
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US7327592B2 (en) * 2005-08-30 2008-02-05 Micron Technology, Inc. Self-identifying stacked die semiconductor components
US7379316B2 (en) * 2005-09-02 2008-05-27 Metaram, Inc. Methods and apparatus of stacking DRAMs
US20070051949A1 (en) * 2005-09-06 2007-03-08 Peter Schneider Method and arrangment for testing a stacked die semiconductor device
US7562271B2 (en) 2005-09-26 2009-07-14 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
US7464225B2 (en) 2005-09-26 2008-12-09 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
US11328764B2 (en) 2005-09-26 2022-05-10 Rambus Inc. Memory system topologies including a memory die stack
JP4790386B2 (ja) * 2005-11-18 2011-10-12 エルピーダメモリ株式会社 積層メモリ
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
US7362651B2 (en) * 2006-05-12 2008-04-22 International Business Machines Corporation Using common mode differential data signals of DDR2 SDRAM for control signal transmission
US7379361B2 (en) * 2006-07-24 2008-05-27 Kingston Technology Corp. Fully-buffered memory-module with redundant memory buffer in serializing advanced-memory buffer (AMB) for repairing DRAM
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
US20080028137A1 (en) * 2006-07-31 2008-01-31 Schakel Keith R Method and Apparatus For Refresh Management of Memory Modules
US20080025136A1 (en) * 2006-07-31 2008-01-31 Metaram, Inc. System and method for storing at least a portion of information received in association with a first operation for use in performing a second operation
US8074022B2 (en) * 2006-09-28 2011-12-06 Virident Systems, Inc. Programmable heterogeneous memory controllers for main memory with different memory modules
JP4245180B2 (ja) * 2006-10-30 2009-03-25 エルピーダメモリ株式会社 積層メモリ
DE102006051514B4 (de) * 2006-10-31 2010-01-21 Qimonda Ag Speichermodul und Verfahren zum Betreiben eines Speichermoduls
US8233303B2 (en) 2006-12-14 2012-07-31 Rambus Inc. Multi-die memory device
US20080162807A1 (en) * 2006-12-29 2008-07-03 Rothman Michael A Method and apparatus for redundant memory arrays
US7613049B2 (en) * 2007-01-08 2009-11-03 Macronix International Co., Ltd Method and system for a serial peripheral interface
US8886892B2 (en) * 2007-01-26 2014-11-11 Hewlett-Packard Development Company, L.P. Memory module and method employing a multiplexer to replace a memory device
US20080235542A1 (en) * 2007-03-22 2008-09-25 Duncan Gurley Electronic testing device for memory devices and related methods
KR20100015603A (ko) * 2007-03-30 2010-02-12 램버스 인코포레이티드 조정 가능한 폭 스트로브 인터페이스
US7996710B2 (en) * 2007-04-25 2011-08-09 Hewlett-Packard Development Company, L.P. Defect management for a semiconductor memory system
US8102671B2 (en) 2007-04-25 2012-01-24 Hewlett-Packard Development Company, L.P. Serial connection external interface riser cards avoidance of abutment of parallel connection external interface memory modules
US8151009B2 (en) * 2007-04-25 2012-04-03 Hewlett-Packard Development Company, L.P. Serial connection external interface from printed circuit board translation to parallel memory protocol
US7996602B1 (en) * 2007-04-30 2011-08-09 Hewlett-Packard Development Company, L.P. Parallel memory device rank selection
US7711887B1 (en) * 2007-04-30 2010-05-04 Hewlett-Packard Development Company, L.P. Employing a native fully buffered dual in-line memory module protocol to write parallel protocol memory module channels
US9405339B1 (en) 2007-04-30 2016-08-02 Hewlett Packard Enterprise Development Lp Power controller
US7739441B1 (en) * 2007-04-30 2010-06-15 Hewlett-Packard Development Company, L.P. Communicating between a native fully buffered dual in-line memory module protocol and a double data rate synchronous dynamic random access memory protocol
US8041990B2 (en) * 2007-06-28 2011-10-18 International Business Machines Corporation System and method for error correction and detection in a memory system
US7633785B2 (en) * 2007-07-10 2009-12-15 Samsung Electronics Co., Ltd. Semiconductor memory device and method of generating chip enable signal thereof
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US7511644B2 (en) * 2007-07-20 2009-03-31 Micron Technology, Inc. Variable resistance logic
US8230145B2 (en) * 2007-07-31 2012-07-24 Hewlett-Packard Development Company, L.P. Memory expansion blade for multiple architectures
US8347005B2 (en) * 2007-07-31 2013-01-01 Hewlett-Packard Development Company, L.P. Memory controller with multi-protocol interface
US8108761B2 (en) * 2007-08-23 2012-01-31 Intel Corporation Optimizing the size of memory devices used for error correction code storage
US7840748B2 (en) * 2007-08-31 2010-11-23 International Business Machines Corporation Buffered memory module with multiple memory device data interface ports supporting double the memory capacity
US7818497B2 (en) * 2007-08-31 2010-10-19 International Business Machines Corporation Buffered memory module supporting two independent memory channels
US7865674B2 (en) * 2007-08-31 2011-01-04 International Business Machines Corporation System for enhancing the memory bandwidth available through a memory module
US7899983B2 (en) * 2007-08-31 2011-03-01 International Business Machines Corporation Buffered memory module supporting double the memory device data width in the same physical space as a conventional memory module
US7584308B2 (en) * 2007-08-31 2009-09-01 International Business Machines Corporation System for supporting partial cache line write operations to a memory module to reduce write data traffic on a memory channel
US7861014B2 (en) * 2007-08-31 2010-12-28 International Business Machines Corporation System for supporting partial cache line read operations to a memory module to reduce read data traffic on a memory channel
US8086936B2 (en) * 2007-08-31 2011-12-27 International Business Machines Corporation Performing error correction at a memory device level that is transparent to a memory channel
US8082482B2 (en) * 2007-08-31 2011-12-20 International Business Machines Corporation System for performing error correction operations in a memory hub device of a memory module
US7558887B2 (en) * 2007-09-05 2009-07-07 International Business Machines Corporation Method for supporting partial cache line read and write operations to a memory module to reduce read and write data traffic on a memory channel
US8019919B2 (en) * 2007-09-05 2011-09-13 International Business Machines Corporation Method for enhancing the memory bandwidth available through a memory module
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
US8898368B2 (en) * 2007-11-07 2014-11-25 Inphi Corporation Redriven/retimed registered dual inline memory module
US20090150721A1 (en) * 2007-12-10 2009-06-11 International Business Machines Corporation Utilizing A Potentially Unreliable Memory Module For Memory Mirroring In A Computing System
US7925824B2 (en) * 2008-01-24 2011-04-12 International Business Machines Corporation System to reduce latency by running a memory channel frequency fully asynchronous from a memory device frequency
US7925826B2 (en) * 2008-01-24 2011-04-12 International Business Machines Corporation System to increase the overall bandwidth of a memory channel by allowing the memory channel to operate at a frequency independent from a memory device frequency
US7930469B2 (en) * 2008-01-24 2011-04-19 International Business Machines Corporation System to provide memory system power reduction without reducing overall memory system performance
US7925825B2 (en) * 2008-01-24 2011-04-12 International Business Machines Corporation System to support a full asynchronous interface within a memory hub device
US7770077B2 (en) * 2008-01-24 2010-08-03 International Business Machines Corporation Using cache that is embedded in a memory hub to replace failed memory cells in a memory subsystem
US8140936B2 (en) * 2008-01-24 2012-03-20 International Business Machines Corporation System for a combined error correction code and cyclic redundancy check code for a memory channel
US7930470B2 (en) * 2008-01-24 2011-04-19 International Business Machines Corporation System to enable a memory hub device to manage thermal conditions at a memory device level transparent to a memory controller
US20090193175A1 (en) * 2008-01-28 2009-07-30 Advanced Micro Devices, Inc. Identification of an onboard memory buffer device from a system address
US9229887B2 (en) * 2008-02-19 2016-01-05 Micron Technology, Inc. Memory device with network on chip methods, apparatus, and systems
JP5157515B2 (ja) * 2008-02-21 2013-03-06 株式会社リコー プリント回路基板
US8396582B2 (en) 2008-03-08 2013-03-12 Tokyo Electron Limited Method and apparatus for self-learning and self-improving a semiconductor manufacturing tool
US8190543B2 (en) 2008-03-08 2012-05-29 Tokyo Electron Limited Autonomous biologically based learning tool
US8154901B1 (en) 2008-04-14 2012-04-10 Netlist, Inc. Circuit providing load isolation and noise reduction
US8001434B1 (en) 2008-04-14 2011-08-16 Netlist, Inc. Memory board with self-testing capability
WO2009137522A2 (en) * 2008-05-06 2009-11-12 Rambus Inc. Method and apparatus for power sequence timing to mitigate supply resonance in power distribution network
US8521979B2 (en) * 2008-05-29 2013-08-27 Micron Technology, Inc. Memory systems and methods for controlling the timing of receiving read data
US7979757B2 (en) 2008-06-03 2011-07-12 Micron Technology, Inc. Method and apparatus for testing high capacity/high bandwidth memory devices
JP5700907B2 (ja) * 2008-06-26 2015-04-15 ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. 半導体記憶装置
US7717752B2 (en) * 2008-07-01 2010-05-18 International Business Machines Corporation 276-pin buffered memory module with enhanced memory system interconnect and features
US20100005214A1 (en) * 2008-07-01 2010-01-07 International Business Machines Corporation Enhancing bus efficiency in a memory system
US20100005220A1 (en) * 2008-07-01 2010-01-07 International Business Machines Corporation 276-pin buffered memory module with enhanced memory system interconnect and features
US20100005212A1 (en) * 2008-07-01 2010-01-07 International Business Machines Corporation Providing a variable frame format protocol in a cascade interconnected memory system
US20100005219A1 (en) * 2008-07-01 2010-01-07 International Business Machines Corporation 276-pin buffered memory module with enhanced memory system interconnect and features
US20100005218A1 (en) * 2008-07-01 2010-01-07 International Business Machines Corporation Enhanced cascade interconnected memory system
US8234540B2 (en) 2008-07-01 2012-07-31 International Business Machines Corporation Error correcting code protected quasi-static bit communication on a high-speed bus
US20100005206A1 (en) * 2008-07-01 2010-01-07 International Business Machines Corporation Automatic read data flow control in a cascade interconnect memory system
US7855931B2 (en) 2008-07-21 2010-12-21 Micron Technology, Inc. Memory system and method using stacked memory device dice, and system using the memory system
US8756486B2 (en) * 2008-07-02 2014-06-17 Micron Technology, Inc. Method and apparatus for repairing high capacity/high bandwidth memory devices
US8289760B2 (en) 2008-07-02 2012-10-16 Micron Technology, Inc. Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes
US7978721B2 (en) 2008-07-02 2011-07-12 Micron Technology Inc. Multi-serial interface stacked-die memory architecture
US8127204B2 (en) 2008-08-15 2012-02-28 Micron Technology, Inc. Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system
US8086913B2 (en) 2008-09-11 2011-12-27 Micron Technology, Inc. Methods, apparatus, and systems to repair memory
US8281074B2 (en) * 2008-10-07 2012-10-02 Micron Technology, Inc. Interface device for memory in a stack, storage devices and a processor
JP2010102640A (ja) * 2008-10-27 2010-05-06 Nec Computertechno Ltd メモリコントローラ、コンピュータ、およびメモリミラーリング方法
US20100162037A1 (en) * 2008-12-22 2010-06-24 International Business Machines Corporation Memory System having Spare Memory Devices Attached to a Local Interface Bus
KR101529675B1 (ko) * 2008-12-26 2015-06-29 삼성전자주식회사 멀티 칩 패키지 메모리 장치
US7929368B2 (en) 2008-12-30 2011-04-19 Micron Technology, Inc. Variable memory refresh devices and methods
KR20100079378A (ko) * 2008-12-31 2010-07-08 삼성전자주식회사 메모리 모듈 테스트 장치
US8032804B2 (en) * 2009-01-12 2011-10-04 Micron Technology, Inc. Systems and methods for monitoring a memory system
US8261174B2 (en) * 2009-01-13 2012-09-04 International Business Machines Corporation Protecting and migrating memory lines
US20100180154A1 (en) * 2009-01-13 2010-07-15 International Business Machines Corporation Built In Self-Test of Memory Stressor
US8572320B1 (en) 2009-01-23 2013-10-29 Cypress Semiconductor Corporation Memory devices and systems including cache devices for memory modules
US8725983B2 (en) 2009-01-23 2014-05-13 Cypress Semiconductor Corporation Memory devices and systems including multi-speed access of memory modules
US7894230B2 (en) 2009-02-24 2011-02-22 Mosaid Technologies Incorporated Stacked semiconductor devices including a master device
JP2010282511A (ja) * 2009-06-05 2010-12-16 Elpida Memory Inc メモリモジュール及びこれを備えるメモリシステム
EP2441007A1 (de) 2009-06-09 2012-04-18 Google, Inc. Programmierung von dimm-abschlusswiderstandswerten
KR101044507B1 (ko) * 2009-06-29 2011-06-27 주식회사 하이닉스반도체 메모리 칩 패키지 장치
DE102009031011A1 (de) * 2009-06-29 2010-08-19 Siemens Aktiengesellschaft USB-Speicher-Stick
US8327225B2 (en) * 2010-01-04 2012-12-04 Micron Technology, Inc. Error correction in a stacked memory
US8966208B2 (en) * 2010-02-25 2015-02-24 Conversant Ip Management Inc. Semiconductor memory device with plural memory die and controller die
US9235531B2 (en) 2010-03-04 2016-01-12 Microsoft Technology Licensing, Llc Multi-level buffer pool extensions
US8712984B2 (en) * 2010-03-04 2014-04-29 Microsoft Corporation Buffer pool extension for database server
US8484536B1 (en) * 2010-03-26 2013-07-09 Google Inc. Techniques for data storage, access, and maintenance
US9123552B2 (en) 2010-03-30 2015-09-01 Micron Technology, Inc. Apparatuses enabling concurrent communication between an interface die and a plurality of dice stacks, interleaved conductive paths in stacked devices, and methods for forming and operating the same
KR20110119087A (ko) 2010-04-26 2011-11-02 삼성전자주식회사 스택형 반도체 장치
US8868826B2 (en) 2010-05-20 2014-10-21 Cisco Technology, Inc. Facilitating communication between memory devices and CPUs
WO2011156746A2 (en) * 2010-06-11 2011-12-15 California Institute Of Technology Systems and methods for rapid processing and storage of data
US8719675B1 (en) 2010-06-16 2014-05-06 Google Inc. Orthogonal coding for data storage, access, and maintenance
EP2590083A4 (de) 2010-06-30 2016-04-20 Fujitsu Ltd Datenwiederherstellungsprogramm, datenwiederherstellungsvorrichtung und datenwiederherstellungsverfahren
US8582373B2 (en) * 2010-08-31 2013-11-12 Micron Technology, Inc. Buffer die in stacks of memory dies and methods
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
US9606863B2 (en) * 2010-10-25 2017-03-28 SMART High Reliability Solutions, LLC Fabric-based solid state drive architecture
US9009391B2 (en) * 2010-10-25 2015-04-14 Fastor Systems, Inc. Solid state drive architecture
JP2012099189A (ja) * 2010-11-04 2012-05-24 Elpida Memory Inc 半導体装置
US8400808B2 (en) 2010-12-16 2013-03-19 Micron Technology, Inc. Phase interpolators and push-pull buffers
KR101214285B1 (ko) * 2010-12-30 2012-12-20 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
US8578208B2 (en) * 2011-01-13 2013-11-05 Micron Technology, Inc. Determining location of error detection data
JP5710992B2 (ja) * 2011-01-28 2015-04-30 ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. 半導体装置
US9477597B2 (en) * 2011-03-25 2016-10-25 Nvidia Corporation Techniques for different memory depths on different partitions
US8667325B2 (en) * 2011-03-29 2014-03-04 Intel Corporation Method, apparatus and system for providing memory sparing information
US8930647B1 (en) 2011-04-06 2015-01-06 P4tents1, LLC Multiple class memory systems
US9176671B1 (en) 2011-04-06 2015-11-03 P4tents1, LLC Fetching data between thread execution in a flash/DRAM/embedded DRAM-equipped system
US9170744B1 (en) 2011-04-06 2015-10-27 P4tents1, LLC Computer program product for controlling a flash/DRAM/embedded DRAM-equipped system
US9164679B2 (en) 2011-04-06 2015-10-20 Patents1, Llc System, method and computer program product for multi-thread operation involving first memory of a first memory class and second memory of a second memory class
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US9158546B1 (en) 2011-04-06 2015-10-13 P4tents1, LLC Computer program product for fetching from a first physical memory between an execution of a plurality of threads associated with a second physical memory
US8701057B2 (en) 2011-04-11 2014-04-15 Nvidia Corporation Design, layout, and manufacturing techniques for multivariant integrated circuits
US8694857B2 (en) * 2011-04-13 2014-04-08 Inphi Corporation Systems and methods for error detection and correction in a memory module which includes a memory buffer
US9256279B2 (en) 2011-06-29 2016-02-09 Rambus Inc. Multi-element memory device with power control for individual elements
US8621317B1 (en) 2011-07-25 2013-12-31 Google Inc. Modified orthogonal coding techniques for storing data
US9529712B2 (en) 2011-07-26 2016-12-27 Nvidia Corporation Techniques for balancing accesses to memory having different memory types
US9417754B2 (en) 2011-08-05 2016-08-16 P4tents1, LLC User interface system, method, and computer program product
US8745323B2 (en) * 2011-09-01 2014-06-03 Dell Products L.P. System and method for controller independent faulty memory replacement
KR101900423B1 (ko) * 2011-09-19 2018-09-21 삼성전자주식회사 반도체 메모리 장치
US8615698B1 (en) 2011-09-28 2013-12-24 Google Inc. Skewed orthogonal coding techniques
US10296480B2 (en) * 2011-10-20 2019-05-21 SK Hynix Inc. Data processing system having combined memory block and stack package
US8624626B2 (en) * 2011-11-14 2014-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. 3D IC structure and method
US8804394B2 (en) 2012-01-11 2014-08-12 Rambus Inc. Stacked memory with redundancy
US8856619B1 (en) 2012-03-09 2014-10-07 Google Inc. Storing data across groups of storage nodes
US9773531B2 (en) 2012-06-08 2017-09-26 Hewlett Packard Enterprise Development Lp Accessing memory
US8869007B2 (en) * 2012-06-14 2014-10-21 International Business Machines Corporation Three dimensional (3D) memory device sparing
US8874979B2 (en) 2012-06-14 2014-10-28 International Business Machines Corporation Three dimensional(3D) memory device sparing
US9147628B2 (en) * 2012-06-27 2015-09-29 Infineon Technoloiges Austria AG Package-in-packages and methods of formation thereof
KR101975528B1 (ko) 2012-07-17 2019-05-07 삼성전자주식회사 패스트 어레이 영역을 갖는 반도체 메모리 셀 어레이 및 그것을 포함하는 반도체 메모리
US8853847B2 (en) 2012-10-22 2014-10-07 International Business Machines Corporation Stacked chip module with integrated circuit chips having integratable and reconfigurable built-in self-maintenance blocks
US8872322B2 (en) 2012-10-22 2014-10-28 International Business Machines Corporation Stacked chip module with integrated circuit chips having integratable built-in self-maintenance blocks
US9194912B2 (en) 2012-11-29 2015-11-24 International Business Machines Corporation Circuits for self-reconfiguration or intrinsic functional changes of chips before vs. after stacking
EP3651154A1 (de) 2012-11-30 2020-05-13 INTEL Corporation Vorrichtung, verfahren und system zur bereitstellung eines abschlusses für mehrere chips in einem paket mit integrierter schaltung
US8966348B2 (en) 2012-11-30 2015-02-24 Hewlett-Packard Development Company, L.P. Memory error identification based on corrupted symbol patterns
US9229803B2 (en) * 2012-12-19 2016-01-05 Advanced Micro Devices, Inc. Dirty cacheline duplication
US9304703B1 (en) * 2015-04-15 2016-04-05 Symbolic Io Corporation Method and apparatus for dense hyper IO digital retention
US9190133B2 (en) 2013-03-11 2015-11-17 Micron Technology, Inc. Apparatuses and methods for a memory die architecture including an interface memory
TWI570738B (zh) * 2013-03-29 2017-02-11 萬國商業機器公司 具有使用歷程記錄的主記憶體模組以及此主記憶體模組於電腦系統之應用
WO2015015319A2 (en) * 2013-05-03 2015-02-05 Blackcomb Design Automation Inc. Architecture of spare wiring structures for improved engineering change orders
KR102140783B1 (ko) * 2013-06-17 2020-08-04 삼성전자주식회사 반도체 메모리 장치 및 반도체 패키지
KR20140147218A (ko) * 2013-06-19 2014-12-30 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 시스템
JP6200236B2 (ja) 2013-08-09 2017-09-20 ルネサスエレクトロニクス株式会社 電子装置
US20150063039A1 (en) * 2013-08-29 2015-03-05 Taiwan Semiconductor Manufacturing Company Ltd. Redundancy in stacked memory structure
US9171597B2 (en) 2013-08-30 2015-10-27 Micron Technology, Inc. Apparatuses and methods for providing strobe signals to memories
US9826638B2 (en) 2013-10-15 2017-11-21 Rambus Inc. Load reduced memory module
US9568940B2 (en) 2013-12-05 2017-02-14 International Business Machines Corporation Multiple active vertically aligned cores for three-dimensional chip stack
US9312199B2 (en) 2013-12-05 2016-04-12 International Business Machines Corporation Intelligent chip placement within a three-dimensional chip stack
US9265152B2 (en) 2013-12-17 2016-02-16 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Dual side staggered surface mount dual in-line memory module
US9880971B2 (en) 2013-12-20 2018-01-30 Rambus Inc. Memory appliance for accessing memory
US9606944B2 (en) * 2014-03-20 2017-03-28 International Business Machines Corporation System and method for computer memory with linked paths
US9123441B1 (en) 2014-04-04 2015-09-01 Inphi Corporation Backward compatible dynamic random access memory device and method of testing therefor
US9484113B2 (en) * 2014-04-15 2016-11-01 Advanced Micro Devices, Inc. Error-correction coding for hot-swapping semiconductor devices
KR20150135004A (ko) 2014-05-23 2015-12-02 삼성전자주식회사 어드레스 미러링 기능을 갖는 메모리 모듈
US8908450B1 (en) 2014-07-21 2014-12-09 I'M Intelligent Memory Limited Double capacity computer memory device
KR102204391B1 (ko) 2014-08-18 2021-01-18 삼성전자주식회사 공유 가능한 ecc 셀 어레이를 갖는 메모리 장치
US10359961B2 (en) 2014-09-12 2019-07-23 Toshiba Memory Corporation Storage device
RU2682843C1 (ru) 2015-03-10 2019-03-21 Тосиба Мемори Корпорейшн Устройство памяти и система памяти
US9965193B2 (en) * 2015-06-26 2018-05-08 Xitore, Inc. Apparatus, system, and method of sequencing, shadowing, and queuing operations in a non-volatile storage memory
CN108139978B (zh) * 2015-10-01 2023-03-03 拉姆伯斯公司 具有高速缓存的存储器模块操作的存储器系统
US10409742B2 (en) 2015-10-07 2019-09-10 Rambus Inc. Interface for memory readout from a memory component in the event of fault
US10198187B1 (en) 2015-10-16 2019-02-05 Rambus Inc. Buffering device with status communication method for memory controller
US10013212B2 (en) 2015-11-30 2018-07-03 Samsung Electronics Co., Ltd. System architecture with memory channel DRAM FPGA module
KR20170082798A (ko) * 2016-01-07 2017-07-17 에스케이하이닉스 주식회사 메모리 모듈
WO2017126014A1 (ja) 2016-01-18 2017-07-27 ウルトラメモリ株式会社 積層型半導体装置及びその製造方法
CN107180000B (zh) * 2016-03-10 2020-04-14 华为技术有限公司 存储装置及数据访问方法
US10339072B2 (en) * 2016-04-01 2019-07-02 Intel Corporation Read delivery for memory subsystem with narrow bandwidth repeater channel
US10153251B2 (en) 2016-06-06 2018-12-11 Micron Technology, Inc. Apparatuses and methods for scalable memory
KR20180002939A (ko) * 2016-06-29 2018-01-09 삼성전자주식회사 메모리 장치, 그것을 포함하는 메모리 패키지, 및 그것을 포함하는 메모리 모듈
KR102612003B1 (ko) 2016-07-11 2023-12-08 삼성전자주식회사 솔리드 스테이트 드라이브 장치 및 이를 포함하는 저장 시스템
US10679722B2 (en) 2016-08-26 2020-06-09 Sandisk Technologies Llc Storage system with several integrated components and method for use therewith
KR102633091B1 (ko) 2016-09-19 2024-02-06 삼성전자주식회사 메모리 셀의 에러 확인 기능을 갖는 메모리 장치 및 이를 포함하는 메모리 모듈
JP6370953B1 (ja) * 2017-03-23 2018-08-08 ファナック株式会社 マルチランクsdram制御方法及びsdramコントローラ
KR102399490B1 (ko) * 2017-06-20 2022-05-19 에스케이하이닉스 주식회사 다양한 동작 모드를 수행하는 반도체 메모리 장치, 이를 포함하는 메모리 모듈 및 시스템
US10459809B2 (en) * 2017-06-30 2019-10-29 Intel Corporation Stacked memory chip device with enhanced data protection capability
KR102457825B1 (ko) 2018-04-10 2022-10-24 에스케이하이닉스 주식회사 반도체시스템
US11609816B2 (en) 2018-05-11 2023-03-21 Rambus Inc. Efficient storage of error correcting code information
US11048597B2 (en) * 2018-05-14 2021-06-29 Micron Technology, Inc. Memory die remapping
US11055167B2 (en) 2018-05-14 2021-07-06 Micron Technology, Inc. Channel-scope proximity disturb and defect remapping scheme for non-volatile memory
US10838831B2 (en) * 2018-05-14 2020-11-17 Micron Technology, Inc. Die-scope proximity disturb and defect remapping scheme for non-volatile memory
US10685736B2 (en) 2018-07-24 2020-06-16 Dell Products, L.P. Maintaining highest performance of DDR5 channel with marginal signal integrity
US10871906B2 (en) 2018-09-28 2020-12-22 Intel Corporation Periphery shoreline augmentation for integrated circuits
JP2020057257A (ja) * 2018-10-03 2020-04-09 富士通株式会社 情報処理装置及び修復管理プログラム
EP3864567B1 (de) * 2018-10-12 2023-08-09 Rimage Corporation Herausgeber von automatisierten speichereinheiten
KR20210041655A (ko) 2019-10-07 2021-04-16 삼성전자주식회사 메모리 칩, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
CN110750406B (zh) * 2019-10-29 2023-10-31 湖南国科微电子股份有限公司 一种检测方法、装置和soc芯片
US11164847B2 (en) 2019-12-03 2021-11-02 Intel Corporation Methods and apparatus for managing thermal behavior in multichip packages
JP7282699B2 (ja) * 2020-01-21 2023-05-29 キオクシア株式会社 半導体記憶装置
CN113393887B (zh) * 2020-03-11 2022-04-12 长鑫存储技术有限公司 存储器的测试方法及相关设备
KR20220034540A (ko) 2020-09-11 2022-03-18 삼성전자주식회사 반도체 메모리 소자
US20230132146A1 (en) * 2021-10-22 2023-04-27 Tachyum Ltd. Layout for dual in-line memory to support 128-byte cache line processor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4706166A (en) * 1986-04-25 1987-11-10 Irvine Sensors Corporation High-density electronic modules--process and product
US6317352B1 (en) * 2000-09-18 2001-11-13 Intel Corporation Apparatus for implementing a buffered daisy chain connection between a memory controller and memory modules
US6487102B1 (en) * 2000-09-18 2002-11-26 Intel Corporation Memory module having buffer for isolating stacked memory devices

Family Cites Families (736)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US620169A (en) * 1899-02-28 Means for transmitting power
US3800292A (en) 1972-10-05 1974-03-26 Honeywell Inf Systems Variable masking for segmented memory
US4069452A (en) * 1976-09-15 1978-01-17 Dana Laboratories, Inc. Apparatus for automatically detecting values of periodically time varying signals
IT1109655B (it) 1978-06-28 1985-12-23 Cselt Centro Studi Lab Telecom Memoria di massa allo stato solido organizzata a bit autocorrettiva e riconfigurabile per un sistema di controllo a programma registrato
JPS5847793B2 (ja) 1979-11-12 1983-10-25 富士通株式会社 半導体記憶装置
US4334307A (en) 1979-12-28 1982-06-08 Honeywell Information Systems Inc. Data processing system with self testing and configuration mapping capability
US4323965A (en) 1980-01-08 1982-04-06 Honeywell Information Systems Inc. Sequential chip select decode apparatus and method
US4646128A (en) 1980-09-16 1987-02-24 Irvine Sensors Corporation High-density electronic processing package--structure and fabrication
US4525921A (en) 1981-07-13 1985-07-02 Irvine Sensors Corporation High-density electronic processing package-structure and fabrication
US4500958A (en) * 1982-04-21 1985-02-19 Digital Equipment Corporation Memory controller with data rotation arrangement
US4566082A (en) 1983-03-23 1986-01-21 Tektronix, Inc. Memory pack addressing system
US4628407A (en) 1983-04-22 1986-12-09 Cray Research, Inc. Circuit module with enhanced heat transfer and distribution
JPS59200327A (ja) 1983-04-26 1984-11-13 Nec Corp 周辺装置の制御方式
US4538241A (en) 1983-07-14 1985-08-27 Burroughs Corporation Address translation buffer
US4592019A (en) 1983-08-31 1986-05-27 At&T Bell Laboratories Bus oriented LIFO/FIFO memory
US4698748A (en) 1983-10-07 1987-10-06 Essex Group, Inc. Power-conserving control system for turning-off the power and the clocking for data transactions upon certain system inactivity
US4780843A (en) 1983-11-07 1988-10-25 Motorola, Inc. Wait mode power reduction system and method for data processor
KR890004820B1 (ko) 1984-03-28 1989-11-27 인터내셔널 비지네스 머신즈 코포레이션 배저장밀도의 메모리 모듈 및 보드와 그 형성방법
EP0229144B1 (de) 1985-07-12 1992-01-15 Anamartic Limited Scheibenbereichsschaltungsintegrierter speicher
US4935734A (en) 1985-09-11 1990-06-19 Pilkington Micro-Electronics Limited Semi-conductor integrated circuits/systems
US4794597A (en) 1986-03-28 1988-12-27 Mitsubishi Denki Kabushiki Kaisha Memory device equipped with a RAS circuit
US4710903A (en) 1986-03-31 1987-12-01 Wang Laboratories, Inc. Pseudo-static memory subsystem
US4862347A (en) 1986-04-22 1989-08-29 International Business Machine Corporation System for simulating memory arrays in a logic simulation machine
JPS63163912A (ja) * 1986-12-26 1988-07-07 Toshiba Corp マイクロコンピユ−タシステム
US4764846A (en) 1987-01-05 1988-08-16 Irvine Sensors Corporation High density electronic package comprising stacked sub-modules
US4922451A (en) 1987-03-23 1990-05-01 International Business Machines Corporation Memory re-mapping in a microcomputer system
US4888687A (en) 1987-05-04 1989-12-19 Prime Computer, Inc. Memory control system
KR970003915B1 (ko) * 1987-06-24 1997-03-22 미다 가쓰시게 반도체 기억장치 및 그것을 사용한 반도체 메모리 모듈
US5025364A (en) 1987-06-29 1991-06-18 Hewlett-Packard Company Microprocessor emulation system with memory mapping using variable definition and addressing of memory space
JPS6484496A (en) 1987-09-26 1989-03-29 Mitsubishi Electric Corp Semiconductor memory
US4796232A (en) * 1987-10-20 1989-01-03 Contel Corporation Dual port memory controller
US4983533A (en) 1987-10-28 1991-01-08 Irvine Sensors Corporation High-density electronic modules - process and product
US4887240A (en) 1987-12-15 1989-12-12 National Semiconductor Corporation Staggered refresh for dram array
US4807191A (en) * 1988-01-04 1989-02-21 Motorola, Inc. Redundancy for a block-architecture memory
US4937791A (en) 1988-06-02 1990-06-26 The California Institute Of Technology High performance dynamic ram interface
US4916575A (en) 1988-08-08 1990-04-10 Asten Francis C Van Multiple circuit board module
US5408190A (en) 1991-06-04 1995-04-18 Micron Technology, Inc. Testing apparatus having substrate interconnect for discrete die burn-in for nonpackaged die
US4899107A (en) * 1988-09-30 1990-02-06 Micron Technology, Inc. Discrete die burn-in for nonpackaged die
US4956694A (en) 1988-11-04 1990-09-11 Dense-Pac Microsystems, Inc. Integrated circuit chip stacking
US5430681A (en) 1989-05-08 1995-07-04 Hitachi Maxell, Ltd. Memory cartridge and its memory control method
US5369749A (en) 1989-05-17 1994-11-29 Ibm Corporation Method and apparatus for the direct transfer of information between application programs running on distinct processors without utilizing the services of one or both operating systems
US5104820A (en) 1989-07-07 1992-04-14 Irvine Sensors Corporation Method of fabricating electronic circuitry unit containing stacked IC layers having lead rerouting
EP0407697A1 (de) 1989-07-10 1991-01-16 Seiko Epson Corporation Speichereinrichtung
US5907512A (en) 1989-08-14 1999-05-25 Micron Technology, Inc. Mask write enablement for memory devices which permits selective masked enablement of plural segments
US5453434A (en) 1989-11-13 1995-09-26 Allergan, Inc. N-substituted derivatives of 3R,4R-ethyl-[(1-methyl-1H-imidazol-5-yl)methyl]-2-pyrrolidone
US6751696B2 (en) 1990-04-18 2004-06-15 Rambus Inc. Memory device having a programmable register
US5995443A (en) 1990-04-18 1999-11-30 Rambus Inc. Synchronous memory device
IL96808A (en) 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US6324120B2 (en) 1990-04-18 2001-11-27 Rambus Inc. Memory device having a variable data output length
EP0454447A3 (en) 1990-04-26 1993-12-08 Hitachi Ltd Semiconductor device assembly
US5396635A (en) 1990-06-01 1995-03-07 Vadem Corporation Power conservation apparatus having multiple power reduction levels dependent upon the activity of the computer system
US5252807A (en) 1990-07-02 1993-10-12 George Chizinsky Heated plate rapid thermal processor
US5544347A (en) 1990-09-24 1996-08-06 Emc Corporation Data storage system controlled remote data mirroring with respectively maintained data indices
JPH04230508A (ja) 1990-10-29 1992-08-19 Internatl Business Mach Corp <Ibm> 低電力消費メモリ装置
US5257233A (en) 1990-10-31 1993-10-26 Micron Technology, Inc. Low power memory module using restricted RAM activation
US5193072A (en) 1990-12-21 1993-03-09 Vlsi Technology, Inc. Hidden refresh of a dynamic random access memory
JPH0511876A (ja) 1990-12-25 1993-01-22 Mitsubishi Electric Corp デイジタル回路装置
US5278796A (en) * 1991-04-12 1994-01-11 Micron Technology, Inc. Temperature-dependent DRAM refresh circuit
US5302891A (en) 1991-06-04 1994-04-12 Micron Technology, Inc. Discrete die burn-in for non-packaged die
DE69226150T2 (de) 1991-11-05 1999-02-18 Hsu Fu Chieh Redundanzarchitektur für Schaltungsmodul
US5309324A (en) * 1991-11-26 1994-05-03 Herandez Jorge M Device for interconnecting integrated circuit packages to circuit boards
JPH05298134A (ja) 1991-12-16 1993-11-12 Internatl Business Mach Corp <Ibm> コンピュータシステムにおける処理誤りの処理機構及び方法
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5559990A (en) 1992-02-14 1996-09-24 Advanced Micro Devices, Inc. Memories with burst mode access
US5222014A (en) * 1992-03-02 1993-06-22 Motorola, Inc. Three-dimensional multi-chip pad array carrier
GB2264794B (en) * 1992-03-06 1995-09-20 Intel Corp Method and apparatus for automatic power management in a high integration floppy disk controller
JPH05274227A (ja) * 1992-03-24 1993-10-22 Shikoku Nippon Denki Software Kk 電子ディスク装置
US5282177A (en) 1992-04-08 1994-01-25 Micron Technology, Inc. Multiple register block write method and circuit for video DRAMs
US5241266A (en) 1992-04-10 1993-08-31 Micron Technology, Inc. Built-in test circuit connection for wafer level burnin and testing of individual dies
JPH05298192A (ja) * 1992-04-23 1993-11-12 Mitsubishi Electric Corp 情報処理装置
US5384745A (en) * 1992-04-27 1995-01-24 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device
US5629876A (en) 1992-07-10 1997-05-13 Lsi Logic Corporation Method and apparatus for interim in-situ testing of an electronic system with an inchoate ASIC
JPH06194415A (ja) 1992-09-30 1994-07-15 American Teleph & Telegr Co <Att> 論理回路の試験方法とその装置
US5519832A (en) 1992-11-13 1996-05-21 Digital Equipment Corporation Method and apparatus for displaying module diagnostic results
US5347428A (en) 1992-12-03 1994-09-13 Irvine Sensors Corporation Module comprising IC memory stack dedicated to and structurally combined with an IC microprocessor chip
US5594139A (en) 1993-01-29 1997-01-14 Agouron Pharmaceuticals, Inc. Processes for preparing antiproliferative garft-inhibiting compounds
US5644161A (en) 1993-03-29 1997-07-01 Staktek Corporation Ultra-high density warp-resistant memory module
JP3354937B2 (ja) 1993-04-23 2002-12-09 イルビン センサーズ コーポレーション それぞれが積層体表面に固定されたicチップと相互作用するicチップの積層体を含んだ電子モジュール
US5392251A (en) * 1993-07-13 1995-02-21 Micron Semiconductor, Inc. Controlling dynamic memory refresh cycle time
EP0713609B1 (de) 1993-08-13 2003-05-07 Irvine Sensors Corporation Ic-stapel als ersatz für einzelnen ic
JP3304531B2 (ja) * 1993-08-24 2002-07-22 富士通株式会社 半導体記憶装置
US5390078A (en) * 1993-08-30 1995-02-14 At&T Global Information Solutions Company Apparatus for using an active circuit board as a heat sink
US5502667A (en) 1993-09-13 1996-03-26 International Business Machines Corporation Integrated multichip memory module structure
US5561622A (en) 1993-09-13 1996-10-01 International Business Machines Corporation Integrated memory cube structure
US5467455A (en) 1993-11-03 1995-11-14 Motorola, Inc. Data processing system and method for performing dynamic bus termination
US5677291A (en) 1993-12-10 1997-10-14 Hoechst Marion Roussel, Inc. Method of lowering serum cholesterol levels with 2,6-di-alkyl-4-silyl-phenols
US6295572B1 (en) 1994-01-24 2001-09-25 Advanced Micro Devices, Inc. Integrated SCSI and ethernet controller on a PCI local bus
US6026027A (en) * 1994-01-31 2000-02-15 Norand Corporation Flash memory system having memory cache
US20010052062A1 (en) 1994-03-01 2001-12-13 G. Jack Lipovski Parallel computer within dynamic random access memory
US5502333A (en) * 1994-03-30 1996-03-26 International Business Machines Corporation Semiconductor stack structures and fabrication/sparing methods utilizing programmable spare circuit
US5910010A (en) 1994-04-26 1999-06-08 Hitachi, Ltd. Semiconductor integrated circuit device, and process and apparatus for manufacturing the same
US5834339A (en) 1996-03-07 1998-11-10 Tessera, Inc. Methods for providing void-free layers for semiconductor assemblies
US5448511A (en) 1994-06-01 1995-09-05 Storage Technology Corporation Memory stack with an integrated interconnect and mounting structure
US5696917A (en) 1994-06-03 1997-12-09 Intel Corporation Method and apparatus for performing burst read operations in an asynchronous nonvolatile memory
JPH0816327A (ja) * 1994-06-27 1996-01-19 Shikoku Nippon Denki Software Kk ディスクアレイ装置
JP3304893B2 (ja) 1994-06-28 2002-07-22 日本電気株式会社 メモリ選択回路及び半導体メモリ装置
US5654204A (en) 1994-07-20 1997-08-05 Anderson; James C. Die sorter
US5530836A (en) 1994-08-12 1996-06-25 International Business Machines Corporation Method and apparatus for multiple memory bank selection
US5798961A (en) 1994-08-23 1998-08-25 Emc Corporation Non-volatile memory module
US5796673A (en) 1994-10-06 1998-08-18 Mosaid Technologies Incorporated Delay locked loop implementation in a synchronous dynamic random access memory
US6047073A (en) 1994-11-02 2000-04-04 Advanced Micro Devices, Inc. Digital wavetable audio synthesizer with delay-based effects processing
JPH08278916A (ja) 1994-11-30 1996-10-22 Hitachi Ltd マルチチャネルメモリシステム、転送情報同期化方法及び信号転送回路
US5513135A (en) 1994-12-02 1996-04-30 International Business Machines Corporation Synchronous memory packaged in single/dual in-line memory module and method of fabrication
EP0717358B1 (de) * 1994-12-15 2001-10-10 Hewlett-Packard Company, A Delaware Corporation Fehlererkennungssystem für einen gespiegelten Speicher in einer duplizierten Steuerung eines Plattenspeicherungssystems
US5606710A (en) * 1994-12-20 1997-02-25 National Semiconductor Corporation Multiple chip package processor having feed through paths on one die
US6421754B1 (en) 1994-12-22 2002-07-16 Texas Instruments Incorporated System management mode circuits, systems and methods
US5682354A (en) 1995-11-06 1997-10-28 Micron Technology, Inc. CAS recognition in burst extended data out DRAM
US5668773A (en) 1994-12-23 1997-09-16 Micron Technology, Inc. Synchronous burst extended data out DRAM
US5652724A (en) 1994-12-23 1997-07-29 Micron Technology, Inc. Burst EDO memory device having pipelined output buffer
US5526320A (en) 1994-12-23 1996-06-11 Micron Technology Inc. Burst EDO memory device
US5610864A (en) 1994-12-23 1997-03-11 Micron Technology, Inc. Burst EDO memory device with maximized write cycle timing
US5640364A (en) 1994-12-23 1997-06-17 Micron Technology, Inc. Self-enabling pulse trapping circuit
US5729503A (en) 1994-12-23 1998-03-17 Micron Technology, Inc. Address transition detection on a synchronous design
US5721859A (en) 1994-12-23 1998-02-24 Micron Technology, Inc. Counter control circuit in a burst memory
US5598376A (en) 1994-12-23 1997-01-28 Micron Technology, Inc. Distributed write data drivers for burst access memories
US5675549A (en) 1994-12-23 1997-10-07 Micron Technology, Inc. Burst EDO memory device address counter
JPH08179994A (ja) * 1994-12-26 1996-07-12 Toshiba Corp コンピュータシステム
US5717654A (en) 1995-02-10 1998-02-10 Micron Technology, Inc. Burst EDO memory device with maximized write cycle timing
WO1996025701A1 (en) 1995-02-14 1996-08-22 Vlsi Technology, Inc. Method and apparatus for reducing power consumption in digital electronic circuits
US5731945A (en) 1995-02-22 1998-03-24 International Business Machines Corporation Multichip semiconductor structures with consolidated circuitry and programmable ESD protection for input/output nodes
US5608262A (en) 1995-02-24 1997-03-04 Lucent Technologies Inc. Packaging multi-chip modules without wire-bond interconnection
US5737748A (en) 1995-03-15 1998-04-07 Texas Instruments Incorporated Microprocessor unit having a first level write-through cache memory and a smaller second-level write-back cache memory
JP3476991B2 (ja) * 1995-03-28 2003-12-10 株式会社東芝 不揮発性半導体メモリ
US5901105A (en) 1995-04-05 1999-05-04 Ong; Adrian E Dynamic random access memory having decoding circuitry for partial memory blocks
US5692121A (en) 1995-04-14 1997-11-25 International Business Machines Corporation Recovery unit for mirrored processors
JP3607407B2 (ja) 1995-04-26 2005-01-05 株式会社日立製作所 半導体記憶装置
US5850368A (en) 1995-06-01 1998-12-15 Micron Technology, Inc. Burst EDO memory address counter
US6053948A (en) 1995-06-07 2000-04-25 Synopsys, Inc. Method and apparatus using a memory model
US5819065A (en) 1995-06-28 1998-10-06 Quickturn Design Systems, Inc. System and method for emulating memory
US5860106A (en) * 1995-07-13 1999-01-12 Intel Corporation Method and apparatus for dynamically adjusting power/performance characteristics of a memory subsystem
US5752045A (en) 1995-07-14 1998-05-12 United Microelectronics Corporation Power conservation in synchronous SRAM cache memory blocks of a computer system
JP2701802B2 (ja) 1995-07-17 1998-01-21 日本電気株式会社 ベアチップ実装用プリント基板
FR2737592B1 (fr) 1995-08-03 1997-10-17 Sgs Thomson Microelectronics Circuit hdlc a bus interne partage
FR2737591B1 (fr) 1995-08-03 1997-10-17 Sgs Thomson Microelectronics Dispositif d'organisation d'acces a un bus memoire
US5724288A (en) 1995-08-30 1998-03-03 Micron Technology, Inc. Data communication for memory
US5696929A (en) 1995-10-03 1997-12-09 Intel Corporation Flash EEPROM main memory in a computer system
JP3780580B2 (ja) 1995-10-16 2006-05-31 セイコーエプソン株式会社 半導体記憶装置及びそれを用いた電子機器
US5924111A (en) 1995-10-17 1999-07-13 Huang; Chu-Kai Method and system for interleaving data in multiple memory bank partitions
US5748914A (en) 1995-10-19 1998-05-05 Rambus, Inc. Protocol for communication with dynamic memory
US6035369A (en) 1995-10-19 2000-03-07 Rambus Inc. Method and apparatus for providing a memory with write enable information
US5590071A (en) 1995-11-16 1996-12-31 International Business Machines Corporation Method and apparatus for emulating a high capacity DRAM
US5604714A (en) 1995-11-30 1997-02-18 Micron Technology, Inc. DRAM having multiple column address strobe operation
US5729504A (en) 1995-12-14 1998-03-17 Micron Technology, Inc. Continuous burst edo memory device
US5765203A (en) 1995-12-19 1998-06-09 Seagate Technology, Inc. Storage and addressing method for a buffer memory control system for accessing user and error imformation
US5825697A (en) 1995-12-22 1998-10-20 Micron Technology, Inc. Circuit and method for enabling a function in a multiple memory device module
KR970051229A (ko) 1995-12-22 1997-07-29 김광호 비동기 발생신호를 사용하는 반도체 메모리 장치
US5692202A (en) 1995-12-29 1997-11-25 Intel Corporation System, apparatus, and method for managing power in a computer system
US5966724A (en) 1996-01-11 1999-10-12 Micron Technology, Inc. Synchronous memory device with dual page and burst mode operations
US5627791A (en) 1996-02-16 1997-05-06 Micron Technology, Inc. Multiple bank memory with auto refresh to specified bank
US5680342A (en) 1996-04-10 1997-10-21 International Business Machines Corporation Memory module package with address bus buffering
US6001671A (en) 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
US5781766A (en) 1996-05-13 1998-07-14 National Semiconductor Corporation Programmable compensating device to optimize performance in a DRAM controller chipset
US5661677A (en) 1996-05-15 1997-08-26 Micron Electronics, Inc. Circuit and method for on-board programming of PRD Serial EEPROMS
US5748547A (en) 1996-05-24 1998-05-05 Shau; Jeng-Jye High performance semiconductor memory devices having multiple dimension bit lines
US5802395A (en) 1996-07-08 1998-09-01 International Business Machines Corporation High density memory modules with improved data bus performance
JP3761635B2 (ja) 1996-07-12 2006-03-29 株式会社ダックス メモリボード、メモリアクセス方法及びメモリアクセス装置
US5991850A (en) 1996-08-15 1999-11-23 Micron Technology, Inc. Synchronous DRAM modules including multiple clock out signals for increasing processing speed
US5761703A (en) 1996-08-16 1998-06-02 Unisys Corporation Apparatus and method for dynamic memory refresh
ATE225961T1 (de) * 1996-08-16 2002-10-15 Tokyo Electron Device Ltd Halbleiterspeicheranordnung mit fehlerdetektion und -korrektur
US5760478A (en) 1996-08-20 1998-06-02 International Business Machines Corporation Clock skew minimization system and method for integrated circuits
US5838165A (en) 1996-08-21 1998-11-17 Chatter; Mukesh High performance self modifying on-the-fly alterable logic FPGA, architecture and method
US6047361A (en) 1996-08-21 2000-04-04 International Business Machines Corporation Memory control device, with a common synchronous interface coupled thereto, for accessing asynchronous memory devices and different synchronous devices
US5787457A (en) 1996-10-18 1998-07-28 International Business Machines Corporation Cached synchronous DRAM architecture allowing concurrent DRAM operations
US5917758A (en) 1996-11-04 1999-06-29 Micron Technology, Inc. Adjustable output driver circuit
US5949254A (en) 1996-11-26 1999-09-07 Micron Technology, Inc. Adjustable output driver circuit
US5923611A (en) 1996-12-20 1999-07-13 Micron Technology, Inc. Memory having a plurality of external clock signal inputs
US6279069B1 (en) 1996-12-26 2001-08-21 Intel Corporation Interface for flash EEPROM memory arrays
KR100231605B1 (ko) 1996-12-31 1999-11-15 김영환 반도체 메모리 소자의 전력소모 방지 장치
US5838177A (en) 1997-01-06 1998-11-17 Micron Technology, Inc. Adjustable output driver circuit having parallel pull-up and pull-down elements
US6429029B1 (en) 1997-01-15 2002-08-06 Formfactor, Inc. Concurrent design and subsequent partitioning of product and test die
US6708144B1 (en) 1997-01-27 2004-03-16 Unisys Corporation Spreadsheet driven I/O buffer synthesis process
JPH10214235A (ja) * 1997-01-30 1998-08-11 Nec Corp 電子ディスク装置
US5929650A (en) 1997-02-04 1999-07-27 Motorola, Inc. Method and apparatus for performing operative testing on an integrated circuit
US5953263A (en) 1997-02-10 1999-09-14 Rambus Inc. Synchronous memory device having a programmable register and method of controlling same
JPH10247388A (ja) 1997-03-05 1998-09-14 Toshiba Corp 記憶装置
US5870347A (en) 1997-03-11 1999-02-09 Micron Technology, Inc. Multi-bank memory input/output line selection
KR100268429B1 (ko) 1997-03-18 2000-11-01 윤종용 동기형반도체메모리장치의데이터의입력회로및데이터입력방법
US6381668B1 (en) 1997-03-21 2002-04-30 International Business Machines Corporation Address mapping for system memory
KR100253282B1 (ko) 1997-04-01 2000-05-01 김영환 메모리소자의소모전력자동감소회로
JP2964983B2 (ja) 1997-04-02 1999-10-18 日本電気株式会社 三次元メモリモジュール及びそれを用いた半導体装置
JP3504104B2 (ja) 1997-04-03 2004-03-08 富士通株式会社 シンクロナスdram
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US5913072A (en) 1997-04-08 1999-06-15 Wieringa; Fred Image processing system in which image processing programs stored in a personal computer are selectively executed through user interface of a scanner
US5903500A (en) 1997-04-11 1999-05-11 Intel Corporation 1.8 volt output buffer on flash memories
JP3189727B2 (ja) 1997-04-15 2001-07-16 日本電気株式会社 コプロセッサ内蔵パケット型メモリlsi、それを用いたメモリシステム及びそれらの制御方法
US5960468A (en) 1997-04-30 1999-09-28 Sony Corporation Asynchronous memory interface for a video processor with a 2N sized buffer and N+1 bit wide gray coded counters
US5870350A (en) 1997-05-21 1999-02-09 International Business Machines Corporation High performance, high bandwidth memory bus architecture utilizing SDRAMs
US5818788A (en) * 1997-05-30 1998-10-06 Nec Corporation Circuit technique for logic integrated DRAM with SIMD architecture and a method for controlling low-power, high-speed and highly reliable operation
US5875142A (en) 1997-06-17 1999-02-23 Micron Technology, Inc. Integrated circuit with temperature detector
US6181640B1 (en) * 1997-06-24 2001-01-30 Hyundai Electronics Industries Co., Ltd. Control circuit for semiconductor memory device
JPH1125678A (ja) 1997-06-27 1999-01-29 Samsung Electron Co Ltd 出力ドライバ及び半導体メモリ装置
JP2006236388A (ja) 1997-06-27 2006-09-07 Renesas Technology Corp メモリモジュール及びデータ処理システム
WO1999000734A1 (fr) * 1997-06-27 1999-01-07 Hitachi, Ltd. Module memoire et systeme de traitement de donnees
US5953284A (en) * 1997-07-09 1999-09-14 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing of a clock signal used to latch digital signals, and memory device using same
US5995424A (en) 1997-07-16 1999-11-30 Tanisys Technology, Inc. Synchronous memory test system
US6073223A (en) 1997-07-21 2000-06-06 Hewlett-Packard Company Memory controller and method for intermittently activating and idling a clock signal for a synchronous memory
US6134638A (en) 1997-08-13 2000-10-17 Compaq Computer Corporation Memory controller supporting DRAM circuits with different operating speeds
JP3790021B2 (ja) 1997-08-13 2006-06-28 株式会社東芝 半導体記憶装置
US5963429A (en) 1997-08-20 1999-10-05 Sulzer Intermedics Inc. Printed circuit substrate with cavities for encapsulating integrated circuits
JP3092557B2 (ja) 1997-09-16 2000-09-25 日本電気株式会社 半導体記憶装置
JPH1196081A (ja) * 1997-09-22 1999-04-09 Chishiki Joho Kenkyusho:Kk 記憶装置の制御方法および記憶装置ならびに記憶装置の製造方法
US6186987B1 (en) 1997-09-30 2001-02-13 Ronald K. Grooters Aortic cannula with spoon-shaped lip
US6075730A (en) 1997-10-10 2000-06-13 Rambus Incorporated High performance cost optimized memory with delayed memory writes
AU1075599A (en) 1997-10-10 1999-05-03 Rambus Incorporated Dram core refresh with reduced spike current
US6263448B1 (en) 1997-10-10 2001-07-17 Rambus Inc. Power control system for synchronous memory device
US6226709B1 (en) 1997-10-24 2001-05-01 Compaq Computer Corporation Memory refresh control system
KR100252048B1 (ko) 1997-11-18 2000-05-01 윤종용 반도체 메모리장치의 데이터 마스킹 회로 및 데이터 마스킹방법
US5953215A (en) 1997-12-01 1999-09-14 Karabatsos; Chris Apparatus and method for improving computer memory speed and capacity
US5835435A (en) 1997-12-02 1998-11-10 Intel Corporation Method and apparatus for dynamically placing portions of a memory in a reduced power consumtion state
AU1798999A (en) 1997-12-05 1999-06-28 Intel Corporation Memory system including a memory module having a memory module controller
US20040236877A1 (en) 1997-12-17 2004-11-25 Lee A. Burton Switch/network adapter port incorporating shared memory resources selectively accessible by a direct execution logic element and one or more dense logic devices in a fully buffered dual in-line memory module format (FB-DIMM)
US5956233A (en) 1997-12-19 1999-09-21 Texas Instruments Incorporated High density single inline memory module
US6343019B1 (en) * 1997-12-22 2002-01-29 Micron Technology, Inc. Apparatus and method of stacking die on a substrate
US6058451A (en) 1997-12-22 2000-05-02 Emc Corporation Method and apparatus for refreshing a non-clocked memory
US6298426B1 (en) 1997-12-31 2001-10-02 Intel Corporation Controller configurable for use with multiple memory organizations
JP3335898B2 (ja) 1998-01-08 2002-10-21 株式会社東芝 構内交換システムとその構内交換装置
US6222739B1 (en) 1998-01-20 2001-04-24 Viking Components High-density computer module with stacked parallel-plane packaging
US7024518B2 (en) 1998-02-13 2006-04-04 Intel Corporation Dual-port buffer-to-memory interface
US6968419B1 (en) 1998-02-13 2005-11-22 Intel Corporation Memory module having a memory module controller controlling memory transactions for a plurality of memory devices
US6970968B1 (en) 1998-02-13 2005-11-29 Intel Corporation Memory module controller for providing an interface between a system memory controller and a plurality of memory devices on a memory module
US6742098B1 (en) 2000-10-03 2004-05-25 Intel Corporation Dual-port buffer-to-memory interface
US5963464A (en) 1998-02-26 1999-10-05 International Business Machines Corporation Stackable memory card
JP3490887B2 (ja) 1998-03-05 2004-01-26 シャープ株式会社 同期型半導体記憶装置
US6154821A (en) 1998-03-10 2000-11-28 Rambus Inc. Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain
JP3285815B2 (ja) 1998-03-12 2002-05-27 松下電器産業株式会社 リードフレーム,樹脂封止型半導体装置及びその製造方法
US6233650B1 (en) 1998-04-01 2001-05-15 Intel Corporation Using FET switches for large memory arrays
JP4017248B2 (ja) * 1998-04-10 2007-12-05 株式会社日立製作所 半導体装置
US6512392B2 (en) * 1998-04-17 2003-01-28 International Business Machines Corporation Method for testing semiconductor devices
US6173382B1 (en) * 1998-04-28 2001-01-09 International Business Machines Corporation Dynamic configuration of memory module using modified presence detect data
US6016282A (en) * 1998-05-28 2000-01-18 Micron Technology, Inc. Clock vernier adjustment
US6199151B1 (en) 1998-06-05 2001-03-06 Intel Corporation Apparatus and method for storing a device row indicator for use in a subsequent page-miss memory cycle
US6226730B1 (en) 1998-06-05 2001-05-01 Intel Corporation Achieving page hit memory cycles on a virtual address reference
JPH11353228A (ja) * 1998-06-10 1999-12-24 Mitsubishi Electric Corp メモリモジュールシステム
JP3109479B2 (ja) 1998-06-12 2000-11-13 日本電気株式会社 放熱体及び放熱体を装着したメモリモジュール
US6557071B2 (en) 1998-06-22 2003-04-29 Intel Corporation Memory system including a memory controller having a data strobe generator and method for accesing a memory using a data storage
US5978304A (en) 1998-06-30 1999-11-02 Lsi Logic Corporation Hierarchical, adaptable-configuration dynamic random access memory
US6260127B1 (en) * 1998-07-13 2001-07-10 Compaq Computer Corporation Method and apparatus for supporting heterogeneous memory in computer systems
US6154370A (en) 1998-07-21 2000-11-28 Lucent Technologies Inc. Recessed flip-chip package
KR100385370B1 (ko) * 1998-07-21 2003-05-27 시게이트 테크놀로지 엘엘씨 개선된 메모리 시스템 장치 및 방법
US6510503B2 (en) 1998-07-27 2003-01-21 Mosaid Technologies Incorporated High bandwidth memory interface
US6910152B2 (en) * 1998-08-28 2005-06-21 Micron Technology, Inc. Device and method for repairing a semiconductor memory
US6029250A (en) * 1998-09-09 2000-02-22 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same
US6526471B1 (en) * 1998-09-18 2003-02-25 Digeo, Inc. Method and apparatus for a high-speed memory subsystem
JP4156721B2 (ja) 1998-09-18 2008-09-24 富士通株式会社 半導体集積回路装置
US6618267B1 (en) 1998-09-22 2003-09-09 International Business Machines Corporation Multi-level electronic package and method for making same
US6668242B1 (en) 1998-09-25 2003-12-23 Infineon Technologies North America Corp. Emulator chip package that plugs directly into the target system
US6587912B2 (en) 1998-09-30 2003-07-01 Intel Corporation Method and apparatus for implementing multiple memory buses on a memory module
US6438670B1 (en) 1998-10-02 2002-08-20 International Business Machines Corporation Memory controller with programmable delay counter for tuning performance based on timing parameter of controlled memory storage device
EP1004959B1 (de) 1998-10-06 2018-08-08 Texas Instruments Incorporated Prozessor mit Pipelineschutz
US6101612A (en) 1998-10-30 2000-08-08 Micron Technology, Inc. Apparatus for aligning clock and data signals received from a RAM
US6108795A (en) 1998-10-30 2000-08-22 Micron Technology, Inc. Method for aligning clock and data signals received from a RAM
US6480929B1 (en) 1998-10-31 2002-11-12 Advanced Micro Devices Inc. Pseudo-concurrency between a volatile memory and a non-volatile memory on a same data bus
US6038673A (en) 1998-11-03 2000-03-14 Intel Corporation Computer system with power management scheme for DRAM devices
US20020124195A1 (en) 1998-11-04 2002-09-05 Puthiya K. Nizar Method and apparatus for power management in a memory subsystem
US6392304B1 (en) 1998-11-12 2002-05-21 United Memories, Inc. Multi-chip memory apparatus and associated method
US6526484B1 (en) * 1998-11-16 2003-02-25 Infineon Technologies Ag Methods and apparatus for reordering of the memory requests to achieve higher average utilization of the command and data bus
JP3549751B2 (ja) 1998-11-30 2004-08-04 富士通株式会社 半導体集積回路装置
US6044032A (en) 1998-12-03 2000-03-28 Micron Technology, Inc. Addressing scheme for a double data rate SDRAM
TW394469U (en) 1998-12-24 2000-06-11 Foxconn Prec Components Co Ltd Memory bus module
KR100355226B1 (ko) 1999-01-12 2002-10-11 삼성전자 주식회사 뱅크별로 선택적인 셀프 리프레쉬가 가능한 동적 메모리장치
US6324071B2 (en) 1999-01-14 2001-11-27 Micron Technology, Inc. Stacked printed circuit board memory module
US6657634B1 (en) 1999-02-25 2003-12-02 Ati International Srl Dynamic graphics and/or video memory power reducing circuit and method
US6178133B1 (en) 1999-03-01 2001-01-23 Micron Technology, Inc. Method and system for accessing rows in multiple memory banks within an integrated circuit
KR100304705B1 (ko) 1999-03-03 2001-10-29 윤종용 포스티드 카스 레이턴시 기능을 가지는 동기식 반도체 메모리 장치 및 카스 레이턴시 제어 방법
US6658016B1 (en) 1999-03-05 2003-12-02 Broadcom Corporation Packet switching fabric having a segmented ring with token based resource control protocol and output queuing control
US6389514B1 (en) 1999-03-25 2002-05-14 Hewlett-Packard Company Method and computer system for speculatively closing pages in memory
KR100287190B1 (ko) * 1999-04-07 2001-04-16 윤종용 선택되는 메모리 모듈만을 데이터 라인에 연결하는 메모리 모듈 시스템 및 이를 이용한 데이터 입출력 방법
US6625692B1 (en) 1999-04-14 2003-09-23 Micron Technology, Inc. Integrated semiconductor memory chip with presence detect data capability
US6327664B1 (en) 1999-04-30 2001-12-04 International Business Machines Corporation Power management on a memory card having a signal processing element
US6341347B1 (en) * 1999-05-11 2002-01-22 Sun Microsystems, Inc. Thread switch logic in a multiple-thread processor
US6414868B1 (en) 1999-06-07 2002-07-02 Sun Microsystems, Inc. Memory expansion module including multiple memory banks and a bank control circuit
JP3420120B2 (ja) 1999-06-29 2003-06-23 日本電気株式会社 同期型半導体メモリシステム
US6453402B1 (en) 1999-07-13 2002-09-17 Micron Technology, Inc. Method for synchronizing strobe and data signals from a RAM
US6111812A (en) 1999-07-23 2000-08-29 Micron Technology, Inc. Method and apparatus for adjusting control signal timing in a memory device
US7243185B2 (en) 2004-04-05 2007-07-10 Super Talent Electronics, Inc. Flash memory system with a high-speed flash controller
JP2001052479A (ja) 1999-08-06 2001-02-23 Mitsubishi Electric Corp メモリ装置
US6336174B1 (en) * 1999-08-09 2002-01-01 Maxtor Corporation Hardware assisted memory backup system and method
US6307769B1 (en) 1999-09-02 2001-10-23 Micron Technology, Inc. Semiconductor devices having mirrored terminal arrangements, devices including same, and methods of testing such semiconductor devices
US6572387B2 (en) 1999-09-24 2003-06-03 Staktek Group, L.P. Flexible circuit connector for stacked chip module
KR100344927B1 (ko) 1999-09-27 2002-07-19 삼성전자 주식회사 적층 패키지 및 그의 제조 방법
US6473831B1 (en) 1999-10-01 2002-10-29 Avido Systems Corporation Method and system for providing universal memory bus and module
JP2001167001A (ja) * 1999-10-28 2001-06-22 Hewlett Packard Co <Hp> 自己回復するメモリ構成
US6166991A (en) 1999-11-03 2000-12-26 Cypress Semiconductor Corp. Circuit, architecture and method for reducing power consumption in a synchronous integrated circuit
US6629282B1 (en) 1999-11-05 2003-09-30 Advantest Corp. Module based flexible semiconductor test system
US6683372B1 (en) 1999-11-18 2004-01-27 Sun Microsystems, Inc. Memory expansion module with stacked memory packages and a serial storage unit
TW451193B (en) 1999-11-30 2001-08-21 Via Tech Inc A method to determine the timing setting value of dynamic random access memory
KR100336573B1 (ko) 1999-11-30 2002-05-16 박종섭 램버스 디램
US6317381B1 (en) 1999-12-07 2001-11-13 Micron Technology, Inc. Method and system for adaptively adjusting control signal timing in a memory device
US6457095B1 (en) 1999-12-13 2002-09-24 Intel Corporation Method and apparatus for synchronizing dynamic random access memory exiting from a low power state
KR100421774B1 (ko) 1999-12-16 2004-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
GB2357602A (en) 1999-12-22 2001-06-27 Nokia Mobile Phones Ltd Memory controller for a memory array comprising different memory types
US6274395B1 (en) 1999-12-23 2001-08-14 Lsi Logic Corporation Method and apparatus for maintaining test data during fabrication of a semiconductor wafer
US7363422B2 (en) * 2000-01-05 2008-04-22 Rambus Inc. Configurable width buffered module
US7356639B2 (en) 2000-01-05 2008-04-08 Rambus Inc. Configurable width buffered module having a bypass circuit
US6502161B1 (en) * 2000-01-05 2002-12-31 Rambus Inc. Memory system including a point-to-point linked memory subsystem
US7017002B2 (en) * 2000-01-05 2006-03-21 Rambus, Inc. System featuring a master device, a buffer device and a plurality of integrated circuit memory devices
US7404032B2 (en) 2000-01-05 2008-07-22 Rambus Inc. Configurable width buffered module having switch elements
US6621760B1 (en) * 2000-01-13 2003-09-16 Intel Corporation Method, apparatus, and system for high speed data transfer using source synchronous data strobe
US6766469B2 (en) 2000-01-25 2004-07-20 Hewlett-Packard Development Company, L.P. Hot-replace of memory
JP3940539B2 (ja) * 2000-02-03 2007-07-04 株式会社日立製作所 半導体集積回路
JP4569913B2 (ja) 2000-03-10 2010-10-27 エルピーダメモリ株式会社 メモリモジュール
JP3745185B2 (ja) 2000-03-13 2006-02-15 沖電気工業株式会社 ダイナミックランダムアクセスメモリ
US6731009B1 (en) 2000-03-20 2004-05-04 Cypress Semiconductor Corporation Multi-die assembly
US6826104B2 (en) 2000-03-24 2004-11-30 Kabushiki Kaisha Toshiba Synchronous semiconductor memory
US6522018B1 (en) 2000-05-16 2003-02-18 Micron Technology, Inc. Ball grid array chip packages having improved testing and stacking characteristics
US7247932B1 (en) * 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
US6466491B2 (en) 2000-05-19 2002-10-15 Fujitsu Limited Memory system and memory controller with reliable data latch operation
TWI228259B (en) 2000-05-22 2005-02-21 Samsung Electronics Co Ltd Method and circuit for inputting and outputting data, and system using semiconductor memory device including the same
US6434660B1 (en) 2000-05-23 2002-08-13 Centennial Technologies, Inc. Emulating one tape protocol of flash memory to a different type protocol of flash memory
JP2001338489A (ja) 2000-05-24 2001-12-07 Mitsubishi Electric Corp 半導体装置
GB0012420D0 (en) 2000-05-24 2000-07-12 Ibm Microcard interposer
US6356105B1 (en) 2000-06-28 2002-03-12 Intel Corporation Impedance control system for a center tapped termination bus
DE10030994A1 (de) 2000-06-30 2002-01-17 Infineon Technologies Ag Halbleiter-Chip
US7104804B2 (en) 2000-07-03 2006-09-12 Advanced Interconnect Solutions Method and apparatus for memory module circuit interconnection
JP4345204B2 (ja) 2000-07-04 2009-10-14 エルピーダメモリ株式会社 半導体記憶装置
US20020004897A1 (en) 2000-07-05 2002-01-10 Min-Cheng Kao Data processing apparatus for executing multiple instruction sets
US6523089B2 (en) * 2000-07-19 2003-02-18 Rambus Inc. Memory controller with power management logic
JP3902909B2 (ja) 2000-07-19 2007-04-11 沖電気工業株式会社 低消費電力型ダイナミックランダムアクセスメモリ
FR2812417A1 (fr) 2000-07-27 2002-02-01 St Microelectronics Sa Processeur dsp a architecture parallele
US6445591B1 (en) 2000-08-10 2002-09-03 Nortel Networks Limited Multilayer circuit board
US6757751B1 (en) 2000-08-11 2004-06-29 Harrison Gene High-speed, multiple-bank, stacked, and PCB-mounted memory module
US6711043B2 (en) 2000-08-14 2004-03-23 Matrix Semiconductor, Inc. Three-dimensional memory cache system
US6356500B1 (en) 2000-08-23 2002-03-12 Micron Technology, Inc. Reduced power DRAM device and method
TW473965B (en) 2000-09-04 2002-01-21 Siliconware Precision Industries Co Ltd Thin type semiconductor device and the manufacturing method thereof
JP4497683B2 (ja) 2000-09-11 2010-07-07 ローム株式会社 集積回路装置
JP2002093164A (ja) 2000-09-12 2002-03-29 Seiko Epson Corp 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器
KR100360408B1 (ko) 2000-09-16 2002-11-13 삼성전자 주식회사 독출동작시 데이터 스트로브 신호와 동일한 신호를출력하는 데이터 마스킹핀을 갖는 반도체 메모리장치 및이를 구비하는 메모리 시스템
US6553450B1 (en) 2000-09-18 2003-04-22 Intel Corporation Buffer to multiply memory interface
US6820163B1 (en) 2000-09-18 2004-11-16 Intel Corporation Buffering data transfer between a chipset and memory modules
US6862653B1 (en) 2000-09-18 2005-03-01 Intel Corporation System and method for controlling data flow direction in a memory system
US6492726B1 (en) 2000-09-22 2002-12-10 Chartered Semiconductor Manufacturing Ltd. Chip scale packaging with multi-layer flip chip arrangement and ball grid array interconnection
US6618791B1 (en) 2000-09-29 2003-09-09 Intel Corporation System and method for controlling power states of a memory device via detection of a chip select signal
US6697888B1 (en) 2000-09-29 2004-02-24 Intel Corporation Buffering and interleaving data transfer between a chipset and memory modules
US6349050B1 (en) 2000-10-10 2002-02-19 Rambus, Inc. Methods and systems for reducing heat flux in memory systems
US6658530B1 (en) 2000-10-12 2003-12-02 Sun Microsystems, Inc. High-performance memory module
KR100402391B1 (ko) 2000-10-26 2003-10-22 삼성전자주식회사 메모리 카드 시스템
JP2002151648A (ja) 2000-11-07 2002-05-24 Mitsubishi Electric Corp 半導体モジュール
JP2002157883A (ja) 2000-11-20 2002-05-31 Fujitsu Ltd 同期型半導体装置及び同期型半導体装置における入力信号のラッチ方法
US6590827B2 (en) 2000-11-21 2003-07-08 Via Technologies, Inc. Clock device for supporting multiplicity of memory module types
KR100374641B1 (ko) 2000-11-24 2003-03-04 삼성전자주식회사 스탠바이 모드에서 지연동기 루프회로의 전력소모를감소시키기 위한 제어회로를 구비하는 반도체 메모리장치및 이의 파우워 다운 제어방법
US6434033B1 (en) * 2000-11-30 2002-08-13 Pien Chien DRAM module and method of using SRAM to replace damaged DRAM cell
US6954463B1 (en) 2000-12-11 2005-10-11 Cisco Technology, Inc. Distributed packet processing architecture for network access servers
US6898683B2 (en) 2000-12-19 2005-05-24 Fujitsu Limited Clock synchronized dynamic memory and clock synchronized integrated circuit
US6785767B2 (en) 2000-12-26 2004-08-31 Intel Corporation Hybrid mass storage system and method with two different types of storage medium
US20020089831A1 (en) 2001-01-09 2002-07-11 Forthun John A. Module with one side stacked memory
JP2004538540A (ja) 2001-01-17 2004-12-24 ハネウェル・インターナショナル・インコーポレーテッド 改良型メモリモジュールアーキテクチャ
US6418068B1 (en) * 2001-01-19 2002-07-09 Hewlett-Packard Co. Self-healing memory
JP2002244920A (ja) 2001-02-15 2002-08-30 Oki Electric Ind Co Ltd Dramインターフェース回路
JP4817510B2 (ja) 2001-02-23 2011-11-16 キヤノン株式会社 メモリコントローラ及びメモリ制御装置
JP3436254B2 (ja) 2001-03-01 2003-08-11 松下電器産業株式会社 リードフレームおよびその製造方法
JP3436253B2 (ja) 2001-03-01 2003-08-11 松下電器産業株式会社 樹脂封止型半導体装置およびその製造方法
US6631456B2 (en) 2001-03-06 2003-10-07 Lance Leighnor Hypercache RAM based disk emulation and method
JP2002288037A (ja) 2001-03-27 2002-10-04 Sony Corp メモリ制御装置及び方法
TW588235B (en) * 2001-04-02 2004-05-21 Via Tech Inc Motherboard with less power consumption
DE10116861A1 (de) 2001-04-04 2002-10-31 Infineon Technologies Ag Programmgesteuerte Einheit
DE10116914B4 (de) 2001-04-05 2005-08-04 Infineon Technologies Ag Schaltungsanordnung mit einem Speicherfeld
JP4212257B2 (ja) 2001-04-26 2009-01-21 株式会社東芝 半導体集積回路
US6560158B2 (en) 2001-04-27 2003-05-06 Samsung Electronics Co., Ltd. Power down voltage control method and apparatus
US6978352B2 (en) 2001-05-03 2005-12-20 Hewlett-Packard Development Company, L.P. Memory controller emulator for controlling memory devices in a memory system
US6590822B2 (en) 2001-05-07 2003-07-08 Samsung Electronics Co., Ltd. System and method for performing partial array self-refresh operation in a semiconductor memory device
SG103832A1 (en) 2001-05-08 2004-05-26 Micron Technology Inc Interposer, packages including the interposer, and methods
US6779075B2 (en) 2001-05-15 2004-08-17 Leadtek Research Inc. DDR and QDR converter and interface card, motherboard and memory module interface using the same
SG95651A1 (en) 2001-05-21 2003-04-23 Micron Technology Inc Method for encapsulating intermediate conductive elements connecting a semiconductor die to a substrate and semiconductor devices so packaged
JP2002353398A (ja) 2001-05-25 2002-12-06 Nec Kyushu Ltd 半導体装置
JP2002358231A (ja) 2001-05-31 2002-12-13 Fujitsu Ltd メモリ制御システム
JP2002367369A (ja) 2001-06-05 2002-12-20 Nec Corp 半導体記憶装置
US6964005B2 (en) * 2001-06-08 2005-11-08 Broadcom Corporation System and method for interleaving data in a communication device
JP4049297B2 (ja) 2001-06-11 2008-02-20 株式会社ルネサステクノロジ 半導体記憶装置
US6914786B1 (en) 2001-06-14 2005-07-05 Lsi Logic Corporation Converter device
US6714433B2 (en) 2001-06-15 2004-03-30 Sun Microsystems, Inc. Memory module with equal driver loading
US6563337B2 (en) 2001-06-28 2003-05-13 Intel Corporation Driver impedance control mechanism
US6801989B2 (en) 2001-06-28 2004-10-05 Micron Technology, Inc. Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same
US6535387B2 (en) 2001-06-28 2003-03-18 Intel Corporation Heat transfer apparatus
DE10131939B4 (de) * 2001-07-02 2014-12-11 Qimonda Ag Elektronische Leiterplatte mit mehreren bauartgleichen gehäusegefaßten Halbleiterspeichern
JP3588599B2 (ja) * 2001-07-05 2004-11-10 株式会社東芝 半導体バッファ能力調整方法、半導体バッファ能力調整システム、及び半導体装置
US6438057B1 (en) 2001-07-06 2002-08-20 Infineon Technologies Ag DRAM refresh timing adjustment device, system and method
US6731527B2 (en) 2001-07-11 2004-05-04 Micron Technology, Inc. Architecture for a semiconductor memory device for minimizing interference and cross-coupling between control signal lines and power lines
US6912778B2 (en) 2001-07-19 2005-07-05 Micron Technology, Inc. Methods of fabricating full-wafer silicon probe cards for burn-in and testing of semiconductor devices
KR100389928B1 (ko) * 2001-07-20 2003-07-04 삼성전자주식회사 액티브 터미네이션 제어를 위한 반도체 메모리 시스템
KR100417858B1 (ko) * 2001-07-27 2004-02-05 주식회사 하이닉스반도체 저전력형 램버스 디램
KR100589742B1 (ko) 2001-07-31 2006-06-19 인피니언 테크놀로지스 아게 퓨즈 프로그램가능한 ι/ο 기구를 포함하는 반도체 회로
JP2003045179A (ja) 2001-08-01 2003-02-14 Mitsubishi Electric Corp 半導体素子及びそれを用いた半導体メモリモジュール
US6476476B1 (en) 2001-08-16 2002-11-05 Amkor Technology, Inc. Integrated circuit package including pin and barrel interconnects
US20030041295A1 (en) 2001-08-24 2003-02-27 Chien-Tzu Hou Method of defects recovery and status display of dram
SG111919A1 (en) 2001-08-29 2005-06-29 Micron Technology Inc Packaged microelectronic devices and methods of forming same
JP4034949B2 (ja) * 2001-09-06 2008-01-16 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US6820169B2 (en) * 2001-09-25 2004-11-16 Intel Corporation Memory control with lookahead power management
US6785793B2 (en) 2001-09-27 2004-08-31 Intel Corporation Method and apparatus for memory access scheduling to reduce memory access latency
US6684292B2 (en) 2001-09-28 2004-01-27 Hewlett-Packard Development Company, L.P. Memory module resync
TW533413B (en) * 2001-10-11 2003-05-21 Cascade Semiconductor Corp Asynchronous hidden refresh of semiconductor memory
US6754132B2 (en) 2001-10-19 2004-06-22 Samsung Electronics Co., Ltd. Devices and methods for controlling active termination resistors in a memory system
WO2003036445A1 (en) 2001-10-22 2003-05-01 Rambus Inc. Timing calibration apparatus and method for a memory device signaling system
US7248585B2 (en) 2001-10-22 2007-07-24 Sun Microsystems, Inc. Method and apparatus for a packet classifier
KR100393232B1 (ko) 2001-10-23 2003-07-31 삼성전자주식회사 제1 또는 제2메모리 아키텍쳐로의 구현이 가능한 반도체메모리 장치 및 이를 이용한 메모리 시스템
US6665227B2 (en) 2001-10-24 2003-12-16 Hewlett-Packard Development Company, L.P. Method and apparatus for reducing average power in RAMs by dynamically changing the bias on PFETs contained in memory cells
US7026708B2 (en) 2001-10-26 2006-04-11 Staktek Group L.P. Low profile chip scale stacking system and method
US6914324B2 (en) 2001-10-26 2005-07-05 Staktek Group L.P. Memory expansion and chip scale stacking system and method
US7053478B2 (en) 2001-10-26 2006-05-30 Staktek Group L.P. Pitch change and chip scale stacking system
JP3883126B2 (ja) 2001-10-26 2007-02-21 富士通株式会社 半導体集積回路装置、それが組み込まれた電子装置、及び消費電力低減方法
JP2003141204A (ja) 2001-10-30 2003-05-16 Oki Electric Ind Co Ltd 論理シミュレーションモデル生成方法、装置、記録媒体、及びプログラム
US6950910B2 (en) 2001-11-08 2005-09-27 Freescale Semiconductor, Inc. Mobile wireless communication device architectures and methods therefor
US7006618B1 (en) * 2001-11-09 2006-02-28 Cisco Technology, Inc. Method and apparatus for managing incoming and outgoing calls at an endpoint placed on hold
TWI245293B (en) 2001-11-26 2005-12-11 Winbond Electronics Corp Method of testing memory with continuous, varying data
US6816991B2 (en) 2001-11-27 2004-11-09 Sun Microsystems, Inc. Built-in self-testing for double data rate input/output
US20030105932A1 (en) 2001-11-30 2003-06-05 David Howard S. Emulation of memory clock enable pin and use of chip select for memory power control
US7007095B2 (en) 2001-12-07 2006-02-28 Redback Networks Inc. Method and apparatus for unscheduled flow control in packet form
US6910092B2 (en) 2001-12-10 2005-06-21 International Business Machines Corporation Chip to chip interface for interconnecting chips
US6714891B2 (en) 2001-12-14 2004-03-30 Intel Corporation Method and apparatus for thermal management of a power supply to a high performance processor in a computer system
US6690191B2 (en) * 2001-12-21 2004-02-10 Sun Microsystems, Inc. Bi-directional output buffer
KR100408723B1 (ko) 2001-12-21 2003-12-11 주식회사 하이닉스반도체 반도체 메모리 소자의 파워-업 신호 발생장치
KR100406543B1 (ko) 2001-12-24 2003-11-20 주식회사 하이닉스반도체 동기식 메모리의 파이프 래치 제어회로
US6981089B2 (en) 2001-12-31 2005-12-27 Intel Corporation Memory bus termination with memory unit having termination control
CA2366397A1 (en) 2001-12-31 2003-06-30 Tropic Networks Inc. An interface for data transfer between integrated circuits
US6799241B2 (en) 2002-01-03 2004-09-28 Intel Corporation Method for dynamically adjusting a memory page closing policy
US6490161B1 (en) 2002-01-08 2002-12-03 International Business Machines Corporation Peripheral land grid array package with improved thermal performance
JP2003204015A (ja) 2002-01-10 2003-07-18 Oki Electric Ind Co Ltd 半導体装置、半導体装置の製造方法、及びインターポーザ基板の製造方法
US6754129B2 (en) 2002-01-24 2004-06-22 Micron Technology, Inc. Memory module with integrated bus termination
KR100475433B1 (ko) 2002-01-25 2005-03-10 삼성전자주식회사 동적 반도체 메모리 장치들을 구비한 시스템 및 이시스템의 리플레쉬 방법
US6771526B2 (en) 2002-02-11 2004-08-03 Micron Technology, Inc. Method and apparatus for data transfer
US20030158995A1 (en) 2002-02-15 2003-08-21 Ming-Hsien Lee Method for DRAM control with adjustable page size
US6968416B2 (en) 2002-02-15 2005-11-22 International Business Machines Corporation Method, system, and program for processing transaction requests during a pendency of a delayed read request in a system including a bus, a target device and devices capable of accessing the target device over the bus
US6933610B2 (en) 2002-02-20 2005-08-23 Silicon Pipe, Inc. Method of bonding a semiconductor die without an ESD circuit and a separate ESD circuit to an external lead, and a semiconductor device made thereby
US9122808B2 (en) 2002-02-25 2015-09-01 Csr Technology Inc. Network interface to a video device
US6773959B2 (en) 2002-03-01 2004-08-10 Sampson Taiwan Ltd. Method for stacking semiconductor package units and stacked package
SG111935A1 (en) 2002-03-04 2005-06-29 Micron Technology Inc Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods
JP2003258154A (ja) 2002-03-05 2003-09-12 Fujitsu Ltd 半導体素子の実装構造
US6751113B2 (en) 2002-03-07 2004-06-15 Netlist, Inc. Arrangement of integrated circuits in a memory module
US6707756B2 (en) 2002-03-12 2004-03-16 Smart Modular Technologies, Inc. System and method for translation of SDRAM and DDR signals
US6798711B2 (en) 2002-03-19 2004-09-28 Micron Technology, Inc. Memory with address management
US6795899B2 (en) 2002-03-22 2004-09-21 Intel Corporation Memory system with burst length shorter than prefetch length
US20030183934A1 (en) 2002-03-29 2003-10-02 Barrett Joseph C. Method and apparatus for stacking multiple die in a flip chip semiconductor package
US6687172B2 (en) 2002-04-05 2004-02-03 Intel Corporation Individual memory page activity timing method and system
US6838331B2 (en) 2002-04-09 2005-01-04 Micron Technology, Inc. Method and system for dynamically operating memory in a power-saving error correction mode
US6781911B2 (en) 2002-04-09 2004-08-24 Intel Corporation Early power-down digital memory device and method
US7103730B2 (en) 2002-04-09 2006-09-05 Intel Corporation Method, system, and apparatus for reducing power consumption of a memory
JP2003308246A (ja) 2002-04-17 2003-10-31 Fujitsu Ltd メモリコントローラのクロック制御装置及び方法
US6730540B2 (en) 2002-04-18 2004-05-04 Tru-Si Technologies, Inc. Clock distribution networks and conductive lines in semiconductor integrated circuits
US7143298B2 (en) 2002-04-18 2006-11-28 Ge Fanuc Automation North America, Inc. Methods and apparatus for backing up a memory device
US6545895B1 (en) 2002-04-22 2003-04-08 High Connection Density, Inc. High capacity SDRAM memory module with stacked printed circuit boards
US7028215B2 (en) 2002-05-03 2006-04-11 Hewlett-Packard Development Company, L.P. Hot mirroring in a computer system with redundant memory subsystems
US6795361B2 (en) 2002-05-06 2004-09-21 Micron Technology, Inc. Low power consumption memory device having row-to-column short
US6819602B2 (en) 2002-05-10 2004-11-16 Samsung Electronics Co., Ltd. Multimode data buffer and method for controlling propagation delay time
KR100415092B1 (ko) 2002-05-13 2004-01-13 주식회사 하이닉스반도체 모드 레지스터를 갖는 반도체 메모리 장치 및 상기 반도체메모리 장치에서의 디프 파워 다운 모드의 제어 방법
US7028200B2 (en) 2002-05-15 2006-04-11 Broadcom Corporation Method and apparatus for adaptive power management of memory subsystem
US6807655B1 (en) 2002-05-17 2004-10-19 Lsi Logic Corporation Adaptive off tester screening method based on intrinsic die parametric measurements
US7003686B2 (en) 2002-05-20 2006-02-21 Hitachi Ltd. Interface circuit
US6665224B1 (en) 2002-05-22 2003-12-16 Infineon Technologies Ag Partial refresh for synchronous dynamic random access memory (SDRAM) circuits
US6807650B2 (en) 2002-06-03 2004-10-19 International Business Machines Corporation DDR-II driver impedance adjustment control algorithm and interface circuits
KR100450677B1 (ko) 2002-06-04 2004-10-01 삼성전자주식회사 고주파 잡음을 감소시키는 데이터 버스 구조를 가지는반도체 메모리 장치
US6731548B2 (en) 2002-06-07 2004-05-04 Micron Technology, Inc. Reduced power registered memory module and method
US6667929B1 (en) 2002-06-14 2003-12-23 International Business Machines Corporation Power governor for dynamic RAM
US6741515B2 (en) 2002-06-18 2004-05-25 Nanoamp Solutions, Inc. DRAM with total self refresh and control circuit
JP2004021916A (ja) * 2002-06-20 2004-01-22 Renesas Technology Corp データバス
US7043599B1 (en) 2002-06-20 2006-05-09 Rambus Inc. Dynamic memory supporting simultaneous refresh and data-access transactions
US7089438B2 (en) 2002-06-25 2006-08-08 Micron Technology, Inc. Circuit, system and method for selectively turning off internal clock drivers
US7082495B2 (en) 2002-06-27 2006-07-25 Microsoft Corporation Method and apparatus to reduce power consumption and improve read/write performance of hard disk drives using non-volatile memory
US7573136B2 (en) 2002-06-27 2009-08-11 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor device components
US6639820B1 (en) 2002-06-27 2003-10-28 Intel Corporation Memory buffer arrangement
US6906415B2 (en) 2002-06-27 2005-06-14 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor devices and methods
KR100472460B1 (ko) * 2002-07-04 2005-03-10 삼성전자주식회사 메모리의 결함 복구 방법 및 그에 적합한 장치
US6854043B2 (en) * 2002-07-05 2005-02-08 Hewlett-Packard Development Company, L.P. System and method for multi-modal memory controller system operation
US7149824B2 (en) 2002-07-10 2006-12-12 Micron Technology, Inc. Dynamically setting burst length of memory device by applying signal to at least one external pin during a read or write transaction
US6650594B1 (en) 2002-07-12 2003-11-18 Samsung Electronics Co., Ltd. Device and method for selecting power down exit
US6659512B1 (en) 2002-07-18 2003-12-09 Hewlett-Packard Development Company, L.P. Integrated circuit package employing flip-chip technology and method of assembly
US7010736B1 (en) 2002-07-22 2006-03-07 Advanced Micro Devices, Inc. Address sequencer within BIST (Built-in-Self-Test) system
US6631086B1 (en) 2002-07-22 2003-10-07 Advanced Micro Devices, Inc. On-chip repair of defective address of core flash memory cells
KR100437454B1 (ko) 2002-07-30 2004-06-23 삼성전자주식회사 소오스 싱크로너스 전송 방식을 이용한 비동기 메모리 및그것을 포함한 시스템
US7200711B2 (en) * 2002-08-15 2007-04-03 Network Appliance, Inc. Apparatus and method for placing memory into self-refresh state
US6851032B2 (en) * 2002-08-16 2005-02-01 Micron Technology, Inc. Latency reduction using negative clock edge and read flags
KR100468761B1 (ko) * 2002-08-23 2005-01-29 삼성전자주식회사 분할된 시스템 데이터 버스에 연결되는 메모리 모듈을구비하는 반도체 메모리 시스템
US6930949B2 (en) 2002-08-26 2005-08-16 Micron Technology, Inc. Power savings in active standby mode
US7194559B2 (en) 2002-08-29 2007-03-20 Intel Corporation Slave I/O driver calibration using error-nulling master reference
US7764715B2 (en) 2002-08-30 2010-07-27 Finisar Corporation Circuits and methods for data multiplexing
US6713856B2 (en) 2002-09-03 2004-03-30 Ultratera Corporation Stacked chip package with enhanced thermal conductivity
US6789998B2 (en) 2002-09-06 2004-09-14 Honeywell International Inc. Aperiodic struts for enhanced blade responses
JP4499982B2 (ja) 2002-09-11 2010-07-14 株式会社日立製作所 メモリシステム
DE10343525B4 (de) * 2002-09-27 2011-06-16 Qimonda Ag Verfahren zum Betreiben von Halbleiterbausteinen, Steuervorrichtung für Halbleiterbausteine und Anordnung zum Betreiben von Speicherbausteinen
US7028234B2 (en) 2002-09-27 2006-04-11 Infineon Technologies Ag Method of self-repairing dynamic random access memory
US6910106B2 (en) 2002-10-04 2005-06-21 Microsoft Corporation Methods and mechanisms for proactive memory management
US6952794B2 (en) 2002-10-10 2005-10-04 Ching-Hung Lu Method, system and apparatus for scanning newly added disk drives and automatically updating RAID configuration and rebuilding RAID data
JP4229674B2 (ja) * 2002-10-11 2009-02-25 Necエレクトロニクス株式会社 半導体記憶装置及びその制御方法
US20040083324A1 (en) 2002-10-24 2004-04-29 Josef Rabinovitz Large array of mass data storage devices connected to a computer by a serial link
US7035150B2 (en) * 2002-10-31 2006-04-25 Infineon Technologies Ag Memory device with column select being variably delayed
JP3742051B2 (ja) * 2002-10-31 2006-02-01 エルピーダメモリ株式会社 メモリモジュール、メモリチップ、及びメモリシステム
US7130229B2 (en) * 2002-11-08 2006-10-31 Intel Corporation Interleaved mirrored memory systems
US7549066B2 (en) 2002-11-15 2009-06-16 Intel Corporation Automatic power savings stand-by control for non-volatile memory
KR100464437B1 (ko) 2002-11-20 2004-12-31 삼성전자주식회사 온칩 dc 전류 소모를 최소화할 수 있는 odt 회로와odt 방법 및 이를 구비하는 메모리장치를 채용하는메모리 시스템
US7142461B2 (en) * 2002-11-20 2006-11-28 Micron Technology, Inc. Active termination control though on module register
DE60221407T2 (de) 2002-11-21 2008-08-07 Qimonda Ag Speichersystem und Speichersubsystem
US7082512B2 (en) 2002-11-21 2006-07-25 Microsoft Corporation Dynamic data structures for tracking file system free space in a flash memory device
SG114585A1 (en) 2002-11-22 2005-09-28 Micron Technology Inc Packaged microelectronic component assemblies
US7613880B2 (en) * 2002-11-28 2009-11-03 Renesas Technology Corp. Memory module, memory system, and information device
DE10255872B4 (de) 2002-11-29 2004-09-30 Infineon Technologies Ag Speichermodul und Verfahren zum Betrieb eines Speichermoduls in einem Datenspeichersystem
CA2447204C (en) 2002-11-29 2010-03-23 Memory Management Services Ltd. Error correction scheme for memory
EP1570474A1 (de) 2002-12-04 2005-09-07 Koninklijke Philips Electronics N.V. Tragbarer medienspieler mit adaptiver wiedergabepuffersteurung
US7043611B2 (en) 2002-12-11 2006-05-09 Lsi Logic Corporation Reconfigurable memory controller
US7089509B2 (en) 2002-12-23 2006-08-08 Sun Microsystems, Inc. Controlling the propagation of a control signal by means of variable I/O delay compensation using a programmable delay circuit and detection sequence
KR100520219B1 (ko) 2003-01-03 2005-10-11 삼성전자주식회사 고주파수 동작에 적합한 메모리 모듈장치
US6931338B2 (en) 2003-01-07 2005-08-16 Guide Technology, Inc. System for providing a calibrated path for multi-signal cables in testing of integrated circuits
US6971034B2 (en) 2003-01-09 2005-11-29 Intel Corporation Power/performance optimized memory controller considering processor power states
DE10300781B4 (de) 2003-01-11 2014-02-06 Qimonda Ag Speicherbaustein, Testsystem und Verfahren zum Testen eines oder mehrerer Speicherbausteine
KR100510515B1 (ko) 2003-01-17 2005-08-26 삼성전자주식회사 공정의 변화에 따라서 클럭신호의 듀티 사이클을 보정하는듀티 사이클 보정회로를 구비하는 반도체 장치
US6705877B1 (en) 2003-01-17 2004-03-16 High Connection Density, Inc. Stackable memory module with variable bandwidth
DE10302128B3 (de) 2003-01-21 2004-09-09 Infineon Technologies Ag Pufferverstärkeranordnung
KR100468783B1 (ko) 2003-02-11 2005-01-29 삼성전자주식회사 반도체 모듈로부터 발생되는 열을 소산시키는 집게형 장치
KR100510521B1 (ko) 2003-03-04 2005-08-26 삼성전자주식회사 더블 데이터 레이트 동기식 디램 반도체 장치
US7054874B2 (en) 2003-03-05 2006-05-30 Sun Microsystems, Inc. Modeling overlapping of memory references in a queueing system model
DE10309919B4 (de) 2003-03-07 2008-09-25 Qimonda Ag Pufferbaustein und Speichermodule
US6847582B2 (en) * 2003-03-11 2005-01-25 Micron Technology, Inc. Low skew clock input buffer and method
US6917219B2 (en) 2003-03-12 2005-07-12 Xilinx, Inc. Multi-chip programmable logic device having configurable logic circuitry and configuration data storage on different dice
US7480774B2 (en) 2003-04-01 2009-01-20 International Business Machines Corporation Method for performing a command cancel function in a DRAM
KR100518564B1 (ko) 2003-04-03 2005-10-04 삼성전자주식회사 이중 데이터율 동기식 메모리장치의 출력 멀티플렉싱 회로및 방법
US20050158303A1 (en) * 2003-04-04 2005-07-21 Genentech, Inc. Methods of treating IgE-mediated disorders comprising the administration of high concentration anti-IgE antibody formulations
US7117309B2 (en) 2003-04-14 2006-10-03 Hewlett-Packard Development Company, L.P. Method of detecting sequential workloads to increase host read throughput
US7234099B2 (en) 2003-04-14 2007-06-19 International Business Machines Corporation High reliability memory module with a fault tolerant address and command bus
DE10317370B4 (de) 2003-04-15 2010-05-12 Infineon Technologies Ag Scheduler zum Melden einer Ablaufzeit
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US6968440B2 (en) 2003-05-09 2005-11-22 Hewlett-Packard Development Company, L.P. Systems and methods for processor memory allocation
KR100541045B1 (ko) 2003-05-13 2006-01-10 삼성전자주식회사 듀얼 뱅크 시스템, 이 시스템에 사용을 위한 메모리, 및이 메모리의 온 다이 종단 방법
KR100543915B1 (ko) 2003-05-16 2006-01-23 주식회사 하이닉스반도체 메모리소자의 데이터 입력장치
US7120727B2 (en) 2003-06-19 2006-10-10 Micron Technology, Inc. Reconfigurable memory module and method
US7428644B2 (en) 2003-06-20 2008-09-23 Micron Technology, Inc. System and method for selective memory module power management
JP4462852B2 (ja) 2003-06-23 2010-05-12 株式会社日立製作所 ストレージシステム及びストレージシステムの接続方法
US6961269B2 (en) 2003-06-24 2005-11-01 Micron Technology, Inc. Memory device having data paths with multiple speeds
US7016249B2 (en) 2003-06-30 2006-03-21 Intel Corporation Reference voltage generator
DE10330811B4 (de) * 2003-07-08 2009-08-13 Qimonda Ag Halbleiterspeichermodul
DE10330812B4 (de) * 2003-07-08 2006-07-06 Infineon Technologies Ag Halbleiterspeichermodul
US6908314B2 (en) 2003-07-15 2005-06-21 Alcatel Tailored interconnect module
US7412588B2 (en) * 2003-07-25 2008-08-12 International Business Machines Corporation Network processor system on chip with bridge coupling protocol converting multiprocessor macro core local bus to peripheral interfaces coupled system bus
DE10334779B4 (de) 2003-07-30 2005-09-29 Infineon Technologies Ag Halbleiterspeichermodul
US7143236B2 (en) * 2003-07-30 2006-11-28 Hewlett-Packard Development Company, Lp. Persistent volatile memory fault tracking using entries in the non-volatile memory of a fault storage unit
US7752380B2 (en) * 2003-07-31 2010-07-06 Sandisk Il Ltd SDRAM memory device with an embedded NAND flash controller
US20050044302A1 (en) * 2003-08-06 2005-02-24 Pauley Robert S. Non-standard dual in-line memory modules with more than two ranks of memory per module and multiple serial-presence-detect devices to simulate multiple modules
JP4346369B2 (ja) 2003-08-08 2009-10-21 株式会社メルコホールディングス メモリモジュールおよびメモリ用補助モジュール
US7149825B2 (en) 2003-08-08 2006-12-12 Hewlett-Packard Development Company, L.P. System and method for sending data at sampling rate based on bit transfer period
KR100585099B1 (ko) * 2003-08-13 2006-05-30 삼성전자주식회사 적층형 메모리 모듈 및 메모리 시스템.
US7210059B2 (en) 2003-08-19 2007-04-24 Micron Technology, Inc. System and method for on-board diagnostics of memory modules
JP4450586B2 (ja) 2003-09-03 2010-04-14 株式会社ルネサステクノロジ 半導体集積回路
US6961281B2 (en) 2003-09-12 2005-11-01 Sun Microsystems, Inc. Single rank memory module for use in a two-rank memory module system
US6953891B2 (en) 2003-09-16 2005-10-11 Micron Technology, Inc. Moisture-resistant electronic device package and methods of assembly
US7353329B2 (en) * 2003-09-29 2008-04-01 Intel Corporation Memory buffer device integrating refresh logic
US7099994B2 (en) * 2003-09-29 2006-08-29 Hewlett-Packard Development Company, L.P. RAID memory system
US7386765B2 (en) 2003-09-29 2008-06-10 Intel Corporation Memory device having error checking and correction
JP4272968B2 (ja) * 2003-10-16 2009-06-03 エルピーダメモリ株式会社 半導体装置および半導体チップ制御方法
US7243276B2 (en) * 2003-11-06 2007-07-10 International Business Machines Corporation Method for performing a burn-in test
JP4386706B2 (ja) * 2003-11-06 2009-12-16 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
JP4205553B2 (ja) * 2003-11-06 2009-01-07 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US20050108460A1 (en) 2003-11-14 2005-05-19 Intel Corporation Partial bank DRAM refresh
KR101198981B1 (ko) 2003-12-09 2012-11-07 톰슨 라이센싱 메모리 제어기
US7127566B2 (en) 2003-12-18 2006-10-24 Intel Corporation Synchronizing memory copy operations with memory accesses
US7127567B2 (en) 2003-12-18 2006-10-24 Intel Corporation Performing memory RAS operations over a point-to-point interconnect
US20050138267A1 (en) 2003-12-23 2005-06-23 Bains Kuljit S. Integral memory buffer and serial presence detect capability for fully-buffered memory modules
US7023700B2 (en) 2003-12-24 2006-04-04 Super Talent Electronics, Inc. Heat sink riveted to memory module with upper slots and open bottom edge for air flow
JP3896112B2 (ja) 2003-12-25 2007-03-22 エルピーダメモリ株式会社 半導体集積回路装置
US7085152B2 (en) 2003-12-29 2006-08-01 Intel Corporation Memory system segmented power supply and control
US7173863B2 (en) * 2004-03-08 2007-02-06 Sandisk Corporation Flash controller cache architecture
US7111143B2 (en) 2003-12-30 2006-09-19 Infineon Technologies Ag Burst mode implementation in a memory device
US7133960B1 (en) 2003-12-31 2006-11-07 Intel Corporation Logical to physical address mapping of chip selects
US8250295B2 (en) 2004-01-05 2012-08-21 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
TWI252399B (en) 2004-01-14 2006-04-01 Sunplus Technology Co Ltd Memory control device capable of estimating the memory power consumption
US20050018495A1 (en) * 2004-01-29 2005-01-27 Netlist, Inc. Arrangement of integrated circuits in a memory module
DE102004004562A1 (de) * 2004-01-29 2005-08-25 Infineon Technologies Ag Vorrichtung und Verfahren zur Datenspeicherung mit redundanter Speicherverwaltung
US7234081B2 (en) 2004-02-04 2007-06-19 Hewlett-Packard Development Company, L.P. Memory module with testing logic
DE102004009055B4 (de) 2004-02-23 2006-01-26 Infineon Technologies Ag Kühlanordnung für Geräte mit Leistungshalbleitern und Verfahren zum Kühlen derartiger Geräte
JP4205613B2 (ja) 2004-03-01 2009-01-07 エルピーダメモリ株式会社 半導体装置
US20050195629A1 (en) 2004-03-02 2005-09-08 Leddige Michael W. Interchangeable connection arrays for double-sided memory module placement
JP3910598B2 (ja) 2004-03-04 2007-04-25 松下電器産業株式会社 樹脂封止型半導体装置およびその製造方法
US7289386B2 (en) 2004-03-05 2007-10-30 Netlist, Inc. Memory module decoder
US7286436B2 (en) 2004-03-05 2007-10-23 Netlist, Inc. High-density memory module utilizing low-density memory components
US7532537B2 (en) 2004-03-05 2009-05-12 Netlist, Inc. Memory module with a circuit providing load isolation and memory domain translation
US7020818B2 (en) 2004-03-08 2006-03-28 Intel Corporation Method and apparatus for PVT controller for programmable on die termination
US20050204111A1 (en) 2004-03-10 2005-09-15 Rohit Natarajan Command scheduling for dual-data-rate two (DDR2) memory devices
US6992501B2 (en) * 2004-03-15 2006-01-31 Staktek Group L.P. Reflection-control system and method
KR100558065B1 (ko) 2004-03-15 2006-03-10 삼성전자주식회사 방열체가 구비된 반도체 모듈
US8128871B2 (en) 2005-04-22 2012-03-06 Alverix, Inc. Lateral flow assay systems and methods
KR100564621B1 (ko) 2004-04-08 2006-03-28 삼성전자주식회사 버퍼형 메모리 모듈 패키지 및 이를 포함하는 버퍼형메모리 모듈 스택 패키지
US7254036B2 (en) 2004-04-09 2007-08-07 Netlist, Inc. High density memory module using stacked printed circuit boards
JP4448370B2 (ja) 2004-04-15 2010-04-07 Ihi建機株式会社 クローラクレーンのラチスジブへのロープシーブの取付け構造
US7269708B2 (en) 2004-04-20 2007-09-11 Rambus Inc. Memory controller for non-homogenous memory system
KR100642414B1 (ko) 2004-04-20 2006-11-03 주식회사 하이닉스반도체 반도체 메모리 소자의 제어 회로
US7075175B2 (en) 2004-04-22 2006-07-11 Qualcomm Incorporated Systems and methods for testing packaged dies
KR100596443B1 (ko) 2004-04-27 2006-07-05 주식회사 하이닉스반도체 다수 뱅크 구조 디램을 위한 리프레시 제어회로 및 그 방법
KR100567065B1 (ko) * 2004-04-28 2006-04-04 주식회사 하이닉스반도체 메모리 장치용 입력 회로
US7412614B2 (en) 2004-04-29 2008-08-12 Hewlett-Packard Development Company, L.P. Power management using a pre-determined thermal characteristic of a memory module
JP2005322109A (ja) 2004-05-11 2005-11-17 Renesas Technology Corp Icカードモジュール
US7079446B2 (en) 2004-05-21 2006-07-18 Integrated Device Technology, Inc. DRAM interface circuits having enhanced skew, slew rate and impedance control
US8151030B2 (en) 2004-05-26 2012-04-03 Ocz Technology Group, Inc. Method of increasing DDR memory bandwidth in DDR SDRAM modules
US7126399B1 (en) 2004-05-27 2006-10-24 Altera Corporation Memory interface phase-shift circuitry to support multiple frequency ranges
KR100640580B1 (ko) 2004-06-08 2006-10-31 삼성전자주식회사 측면이 봉지재로 감싸진 반도체 패키지 및 그 제조방법
US7079396B2 (en) 2004-06-14 2006-07-18 Sun Microsystems, Inc. Memory module cooling
JP2006004108A (ja) 2004-06-16 2006-01-05 Oki Electric Ind Co Ltd 半導体集積回路とその省電力制御方法
JP2006004079A (ja) 2004-06-16 2006-01-05 Sony Corp 記憶装置
US6980021B1 (en) 2004-06-18 2005-12-27 Inphi Corporation Output buffer with time varying source impedance for driving capacitively-terminated transmission lines
US20060010339A1 (en) * 2004-06-24 2006-01-12 Klein Dean A Memory system and method having selective ECC during low power refresh
TWI299497B (en) 2004-06-24 2008-08-01 Via Tech Inc Method and related apparatus for accessing memory apparatus
JP4662740B2 (ja) 2004-06-28 2011-03-30 日本電気株式会社 積層型半導体メモリ装置
US7318130B2 (en) 2004-06-29 2008-01-08 Intel Corporation System and method for thermal throttling of memory modules
JP4534132B2 (ja) 2004-06-29 2010-09-01 エルピーダメモリ株式会社 積層型半導体メモリ装置
US7149145B2 (en) 2004-07-19 2006-12-12 Micron Technology, Inc. Delay stage-interweaved analog DLL/PLL
US7539800B2 (en) 2004-07-30 2009-05-26 International Business Machines Corporation System, method and storage medium for providing segment level sparing
US7224595B2 (en) 2004-07-30 2007-05-29 International Business Machines Corporation 276-Pin buffered memory module with enhanced fault tolerance
US7669027B2 (en) * 2004-08-19 2010-02-23 Micron Technology, Inc. Memory command delay balancing in a daisy-chained memory topology
US7126393B2 (en) 2004-08-20 2006-10-24 Micron Technology, Inc. Delay circuit with reset-based forward path static delay
US7289383B2 (en) * 2004-08-23 2007-10-30 Apple Inc. Reducing the number of power and ground pins required to drive address signals to memory modules
US7437497B2 (en) * 2004-08-23 2008-10-14 Apple Inc. Method and apparatus for encoding memory control signals to reduce pin count
US7061823B2 (en) 2004-08-24 2006-06-13 Promos Technologies Inc. Limited output address register technique providing selectively variable write latency in DDR2 (double data rate two) integrated circuit memory devices
US7205789B1 (en) 2004-08-26 2007-04-17 Chris Karabatsos Termination arrangement for high speed data rate multi-drop data bit connections
US7200062B2 (en) 2004-08-31 2007-04-03 Micron Technology, Inc. Method and system for reducing the peak current in refreshing dynamic random access memory devices
US6965537B1 (en) * 2004-08-31 2005-11-15 Micron Technology, Inc. Memory system and method using ECC to achieve low power refresh
US7046538B2 (en) 2004-09-01 2006-05-16 Micron Technology, Inc. Memory stacking system and method
US7606049B2 (en) 2004-09-03 2009-10-20 Entorian Technologies, Lp Module thermal management system and method
US7301831B2 (en) 2004-09-15 2007-11-27 Rambus Inc. Memory systems with variable delays for write data signals
US7317250B2 (en) * 2004-09-30 2008-01-08 Kingston Technology Corporation High density memory card assembly
US7305518B2 (en) 2004-10-20 2007-12-04 Hewlett-Packard Development Company, L.P. Method and system for dynamically adjusting DRAM refresh rate
DE102004051345B9 (de) 2004-10-21 2014-01-02 Qimonda Ag Halbleiter-Bauelement, Verfahren zum Ein- und/oder Ausgeben von Testdaten, sowie Speichermodul
US7490197B2 (en) 2004-10-21 2009-02-10 Microsoft Corporation Using external memory devices to improve system performance
KR100564635B1 (ko) 2004-10-25 2006-03-28 삼성전자주식회사 메모리 모듈 내에서의 인터페이스 타이밍을 제어하는메모리 시스템 및 그 방법
DE102004053316A1 (de) 2004-11-04 2006-05-18 Infineon Technologies Ag Verfahren zur Ein- und Ausgabe von Betriebsparametern eines integrierten Halbleiterspeichers
US7433992B2 (en) 2004-11-18 2008-10-07 Intel Corporation Command controlling different operations in different chips
US20060112219A1 (en) 2004-11-19 2006-05-25 Gaurav Chawla Functional partitioning method for providing modular data storage systems
US7336490B2 (en) 2004-11-24 2008-02-26 Hewlett-Packard Development Company, L.P. Multi-chip module with power system
TW200617955A (en) * 2004-11-24 2006-06-01 Cheerteck Inc Method for applying downgraded dram to the electronic device and the electronic device thereof
US20060117160A1 (en) 2004-12-01 2006-06-01 Intel Corporation Method to consolidate memory usage to reduce power consumption
US7082073B2 (en) 2004-12-03 2006-07-25 Micron Technology, Inc. System and method for reducing power consumption during extended refresh periods of dynamic random access memory devices
US7334150B2 (en) 2004-12-03 2008-02-19 Infineon Technologies Ag Memory module with a clock signal regeneration circuit and a register circuit for temporarily storing the incoming command and address signals
DE102004058528B3 (de) 2004-12-04 2006-05-04 Hyperstone Ag Speichersystem mit Sektorbuffern
US20060118933A1 (en) 2004-12-07 2006-06-08 Tessera, Inc. Stackable frames for packaging microelectronic devices
US7200021B2 (en) 2004-12-10 2007-04-03 Infineon Technologies Ag Stacked DRAM memory chip for a dual inline memory module (DIMM)
US20060129712A1 (en) 2004-12-10 2006-06-15 Siva Raghuram Buffer chip for a multi-rank dual inline memory module (DIMM)
US7266639B2 (en) 2004-12-10 2007-09-04 Infineon Technologies Ag Memory rank decoder for a multi-rank Dual Inline Memory Module (DIMM)
US20060129740A1 (en) 2004-12-13 2006-06-15 Hermann Ruckerbauer Memory device, memory controller and method for operating the same
US20060136791A1 (en) 2004-12-16 2006-06-22 Klaus Nierle Test method, control circuit and system for reduced time combined write window and retention testing
US7342841B2 (en) 2004-12-21 2008-03-11 Intel Corporation Method, apparatus, and system for active refresh management
US7366931B2 (en) 2004-12-30 2008-04-29 Intel Corporation Memory modules that receive clock information and are placed in a low power state
KR100691583B1 (ko) 2004-12-31 2007-03-09 학교법인 포항공과대학교 다중 종단 저항들을 갖는 멀티 드롭 버스 구조의 메모리시스템
US7138823B2 (en) 2005-01-20 2006-11-21 Micron Technology, Inc. Apparatus and method for independent control of on-die termination for output buffers of a memory device
US20060195631A1 (en) 2005-01-31 2006-08-31 Ramasubramanian Rajamani Memory buffers for merging local data from memory modules
US7321950B2 (en) 2005-02-03 2008-01-22 International Business Machines Corporation Method and apparatus for managing write-to-read turnarounds in an early read after write memory system
US7079441B1 (en) 2005-02-04 2006-07-18 Infineon Technologies Ag Methods and apparatus for implementing a power down in a memory device
US7426649B2 (en) 2005-02-09 2008-09-16 International Business Machines Corporation Power management via DIMM read operation limiter
US7337293B2 (en) 2005-02-09 2008-02-26 International Business Machines Corporation Streaming reads for early processing in a cascaded memory subsystem with buffered memory devices
US7421598B2 (en) 2005-02-09 2008-09-02 International Business Machines Corporation Dynamic power management via DIMM read operation limiter
US20060174431A1 (en) 2005-02-09 2006-08-10 Dr. Fresh, Inc. Electric toothbrush
US7167401B2 (en) 2005-02-10 2007-01-23 Micron Technology, Inc. Low power chip select (CS) latency option
US7099215B1 (en) 2005-02-11 2006-08-29 North Carolina State University Systems, methods and devices for providing variable-latency write operations in memory devices
US20060180926A1 (en) 2005-02-11 2006-08-17 Rambus, Inc. Heat spreader clamping mechanism for semiconductor modules
US7791889B2 (en) 2005-02-16 2010-09-07 Hewlett-Packard Development Company, L.P. Redundant power beneath circuit board
US7053470B1 (en) 2005-02-19 2006-05-30 Azul Systems, Inc. Multi-chip package having repairable embedded memories on a system chip with an EEPROM chip storing repair information
JP4824936B2 (ja) 2005-03-10 2011-11-30 株式会社日立製作所 ダイナミック・ランダム・アクセス・メモリ装置の検査方法
US8301938B2 (en) 2005-03-21 2012-10-30 Hewlett-Packard Development Company, L.P. Managing memory health
JP4309368B2 (ja) 2005-03-30 2009-08-05 エルピーダメモリ株式会社 半導体記憶装置
US7620773B2 (en) 2005-04-15 2009-11-17 Microsoft Corporation In-line non volatile memory disk read cache and write buffer
US7543102B2 (en) 2005-04-18 2009-06-02 University Of Maryland System and method for performing multi-rank command scheduling in DDR SDRAM memory systems
US7218566B1 (en) 2005-04-28 2007-05-15 Network Applicance, Inc. Power management of memory via wake/sleep cycles
US7033861B1 (en) * 2005-05-18 2006-04-25 Staktek Group L.P. Stacked module systems and method
JP4423453B2 (ja) * 2005-05-25 2010-03-03 エルピーダメモリ株式会社 半導体記憶装置
US20060277355A1 (en) 2005-06-01 2006-12-07 Mark Ellsberry Capacity-expanding memory device
US7472220B2 (en) 2006-07-31 2008-12-30 Metaram, Inc. Interface circuit system and method for performing power management operations utilizing power management signals
US7609567B2 (en) 2005-06-24 2009-10-27 Metaram, Inc. System and method for simulating an aspect of a memory circuit
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US20060294295A1 (en) 2005-06-24 2006-12-28 Yukio Fukuzo DRAM chip device well-communicated with flash memory chip and multi-chip package comprising such a device
US8077535B2 (en) * 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
KR101318116B1 (ko) 2005-06-24 2013-11-14 구글 인코포레이티드 집적 메모리 코어 및 메모리 인터페이스 회로
US7386656B2 (en) 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US7580312B2 (en) * 2006-07-31 2009-08-25 Metaram, Inc. Power saving system and method for use with a plurality of memory circuits
US20080126690A1 (en) 2006-02-09 2008-05-29 Rajan Suresh N Memory module with memory stack
US7590796B2 (en) * 2006-07-31 2009-09-15 Metaram, Inc. System and method for power management in memory systems
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US7392338B2 (en) 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US8359187B2 (en) * 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8089795B2 (en) * 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US7454639B2 (en) 2005-06-30 2008-11-18 Intel Corporation Various apparatuses and methods for reduced power states in system memory
US8010764B2 (en) 2005-07-07 2011-08-30 International Business Machines Corporation Method and system for decreasing power consumption in memory arrays having usage-driven power management
US7441064B2 (en) 2005-07-11 2008-10-21 Via Technologies, Inc. Flexible width data protocol
DE102005036528B4 (de) 2005-07-29 2012-01-26 Qimonda Ag Speicherbaustein und Verfahren zum Betreiben eines Speicherbausteins
US7414917B2 (en) 2005-07-29 2008-08-19 Infineon Technologies Re-driving CAwD and rD signal lines
US7307863B2 (en) 2005-08-02 2007-12-11 Inphi Corporation Programmable strength output buffer for RDIMM address register
US7379316B2 (en) 2005-09-02 2008-05-27 Metaram, Inc. Methods and apparatus of stacking DRAMs
US7464225B2 (en) 2005-09-26 2008-12-09 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
US7496777B2 (en) 2005-10-12 2009-02-24 Sun Microsystems, Inc. Power throttling in a memory system
US7549034B2 (en) 2005-11-10 2009-06-16 International Business Machines Corporation Redistribution of memory to reduce computer system power consumption
JP4790386B2 (ja) * 2005-11-18 2011-10-12 エルピーダメモリ株式会社 積層メモリ
US7409491B2 (en) * 2005-12-14 2008-08-05 Sun Microsystems, Inc. System memory board subsystem using DRAM with stacked dedicated high speed point to point links
US8914557B2 (en) 2005-12-16 2014-12-16 Microsoft Corporation Optimizing write and wear performance for a memory
US7279795B2 (en) 2005-12-29 2007-10-09 Intel Corporation Stacked die semiconductor package
US7738252B2 (en) 2006-01-09 2010-06-15 Ocz Technology, Group, Inc. Method and apparatus for thermal management of computer memory modules
DE102006002090A1 (de) 2006-01-17 2007-07-26 Infineon Technologies Ag Speichermodul-Kühlkörper
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
US7411283B2 (en) 2006-02-14 2008-08-12 Sun Microsystems, Inc. Interconnect design for reducing radiated emissions
CN100482060C (zh) 2006-02-22 2009-04-22 富准精密工业(深圳)有限公司 散热装置
US7479799B2 (en) 2006-03-14 2009-01-20 Inphi Corporation Output buffer with switchable output impedance
JP4863749B2 (ja) 2006-03-29 2012-01-25 株式会社日立製作所 フラッシュメモリを用いた記憶装置、その消去回数平準化方法、及び消去回数平準化プログラム
US20070247194A1 (en) 2006-04-24 2007-10-25 Inphi Corporation Output buffer to drive AC-coupled terminated transmission lines
US7486104B2 (en) 2006-06-02 2009-02-03 Rambus Inc. Integrated circuit with graduated on-die termination
US7716411B2 (en) 2006-06-07 2010-05-11 Microsoft Corporation Hybrid memory device with single interface
US7506098B2 (en) 2006-06-08 2009-03-17 Bitmicro Networks, Inc. Optimized placement policy for solid state storage devices
US7620784B2 (en) 2006-06-09 2009-11-17 Microsoft Corporation High speed nonvolatile memory device using parallel writing among a plurality of interfaces
US20070290333A1 (en) 2006-06-16 2007-12-20 Intel Corporation Chip stack with a higher power chip on the outside of the stack
US20080002447A1 (en) * 2006-06-29 2008-01-03 Smart Modular Technologies, Inc. Memory supermodule utilizing point to point serial data links
US7379361B2 (en) * 2006-07-24 2008-05-27 Kingston Technology Corp. Fully-buffered memory-module with redundant memory buffer in serializing advanced-memory buffer (AMB) for repairing DRAM
US20080025136A1 (en) * 2006-07-31 2008-01-31 Metaram, Inc. System and method for storing at least a portion of information received in association with a first operation for use in performing a second operation
US20080028137A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and Apparatus For Refresh Management of Memory Modules
US20080028135A1 (en) 2006-07-31 2008-01-31 Metaram, Inc. Multiple-component memory interface system and method
US7724589B2 (en) * 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
US7480147B2 (en) 2006-10-13 2009-01-20 Dell Products L.P. Heat dissipation apparatus utilizing empty component slot
US7870459B2 (en) 2006-10-23 2011-01-11 International Business Machines Corporation High density high reliability memory module with power gating and a fault tolerant address and command bus
JP4245180B2 (ja) * 2006-10-30 2009-03-25 エルピーダメモリ株式会社 積層メモリ
US20080126624A1 (en) 2006-11-27 2008-05-29 Edoardo Prete Memory buffer and method for buffering data
JP2008140220A (ja) * 2006-12-04 2008-06-19 Nec Corp 半導体装置
JP4946423B2 (ja) 2006-12-22 2012-06-06 日本電気株式会社 メモリコントローラ、コンピュータ、データ読み出し方法
KR100881393B1 (ko) 2006-12-28 2009-02-02 주식회사 하이닉스반도체 미러 기능을 갖는 반도체 메모리 장치
JP2008179994A (ja) 2007-01-25 2008-08-07 Shin Nikkei Co Ltd 機能パネル
US7945840B2 (en) 2007-02-12 2011-05-17 Micron Technology, Inc. Memory array error correction apparatus, systems, and methods
US7660952B2 (en) 2007-03-01 2010-02-09 International Business Machines Corporation Data bus bandwidth scheduling in an FBDIMM memory system operating in variable latency mode
US7408393B1 (en) 2007-03-08 2008-08-05 Inphi Corporation Master-slave flip-flop and clocking scheme
US7865660B2 (en) 2007-04-16 2011-01-04 Montage Technology Group Ltd. Calibration of read/write memory access via advanced memory buffer
US20080282341A1 (en) 2007-05-09 2008-11-13 Sony Computer Entertainment Inc. Methods and apparatus for random number generation in a multiprocessor system
US7958371B2 (en) 2007-05-09 2011-06-07 Sony Computer Entertainment Inc. Methods and apparatus for secure operating system distribution in a multiprocessor system
JP2008299997A (ja) * 2007-06-01 2008-12-11 Toshiba Corp 半導体記憶装置
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US8006095B2 (en) 2007-08-31 2011-08-23 Standard Microsystems Corporation Configurable signature for authenticating data or program code
US7984329B2 (en) 2007-09-04 2011-07-19 International Business Machines Corporation System and method for providing DRAM device-level repair via address remappings external to the device
JP5087347B2 (ja) 2007-09-06 2012-12-05 株式会社日立製作所 半導体記憶装置及び半導体記憶装置の制御方法
US7861053B2 (en) 2007-09-28 2010-12-28 Intel Corporation Supporting un-buffered memory modules on a platform configured for registered memory modules
TWM340493U (en) 2007-11-09 2008-09-11 Zhi-Yi Zhang Memory heat dissipating device with increasing cooling area
US20100005218A1 (en) * 2008-07-01 2010-01-07 International Business Machines Corporation Enhanced cascade interconnected memory system
US8116144B2 (en) 2008-10-15 2012-02-14 Hewlett-Packard Development Company, L.P. Memory module having a memory device configurable to different data pin configurations
US7990797B2 (en) 2009-02-11 2011-08-02 Stec, Inc. State of health monitored flash backed dram module

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4706166A (en) * 1986-04-25 1987-11-10 Irvine Sensors Corporation High-density electronic modules--process and product
US6317352B1 (en) * 2000-09-18 2001-11-13 Intel Corporation Apparatus for implementing a buffered daisy chain connection between a memory controller and memory modules
US6487102B1 (en) * 2000-09-18 2002-11-26 Intel Corporation Memory module having buffer for isolating stacked memory devices

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